KR101175257B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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Abstract

본 발명은 콘택 불량 발생을 최소화할 수 있는 반도체 장치 및 그 제조방법에 관한 것으로, 본 제조방법은 기판상에 복수의 활성영역을 정의하는 단계; 상기 활성영역의 에지부에 제1랜딩플러그를 형성하는 단계; 및 상기 제1랜딩플러그 상에 랜딩면적이 제1랜딩플러그 보다 더 넓은 제2랜딩플러그를 형성하는 단계를 포함하는 반도체 장치의 제조 방법을 포함하는 것을 특징으로 한다. 또한, 전술한 제2랜딩플러그를 형성하는 단계 후에, 상기 제2랜딩플러그상에 제2랜딩플러그와 연결되는 스토리지노드컨택플러그를 형성하는 단계를 더 포함하고, 상기 스토리지노드컨택플러그의 장축은 워드라인 방향과 예각을 이루는 것을 특징으로 한다. 본 발명의 일 실시 예에 따른 반도체 장치의 제1랜딩플러그와 제1랜딩플러그보다 면적이 넓은 제2랜딩플러그를 구비함으로써, 보다 넓은 랜딩면적을 제공하는 반도체 장치를 제공할 수 있다. 또한, 제2랜딩플러그 상에 제2랜딩플러그의 장축과 예각을 갖는 스토리지노드콘택플러그를 형성함으로써, 스토리지노드콘택플러그와 이웃하여 형성되는 비트라인 콘택과 브릿지되는 불량을 방지할 수 있다.

Description

반도체 장치 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND THE METHOD OF THEREOF}
본 발명은 반도체 장치 및 그 제조방법에 관한 것이다.
DRAM 등의 반도체 장치가 소형화되면서, 상부의 전도성 소자와 하부의 전도성 소자를 전기적으로 연결하는 콘택 형성이 어려워지고 있다. 특히, DRAM 등의 메모리 소자의 경우, 콘택이 랜딩할 지역이 점점 좁아짐에 따라 콘택 형성에 있어서 오정렬이 발생하여 브릿지 불량이 발생하고 있다. 특히, 스토리지 노드 콘택의 경우, 캐패시터의 정전용량을 확보하기 위하여 높은 종횡비(aspect-ratio)을 갖는 구조를 가지므로 오정렬이 발생할 위험이 크다.
본 발명은 전술한 바와 같은 문제점을 해결하기 위하여 제안된 것으로, 콘택 불량 발생을 최소화할 수 있는 반도체 장치 및 그 제조방법을 제공하는 것을 목적으로 한다.
전술한 바와 같은 목적을 달성하기 위하여 본 발명은 기판상에 복수의 활성영역을 정의하는 단계; 상기 활성영역의 에지부에 제1랜딩플러그를 형성하는 단계; 및 상기 제1랜딩플러그 상에 랜딩면적이 제1랜딩플러그 보다 더 넓은 제2랜딩플러그를 형성하는 단계를 포함하는 반도체 장치의 제조 방법을 포함하는 것을 특징으로 한다.
또한, 전술한 제2랜딩플러그를 형성하는 단계 후에, 상기 제2랜딩플러그상에 제2랜딩플러그와 연결되는 스토리지노드컨택플러그를 형성하는 단계를 더 포함하고, 상기 스토리지노드컨택플러그의 장축은 워드라인 방향과 예각을 이루는 것을 특징으로 한다.
본 발명의 일 실시 예에 따른 반도체 장치의 제1랜딩플러그와 제1랜딩플러그보다 면적이 넓은 제2랜딩플러그를 구비함으로써, 보다 넓은 랜딩면적을 제공하는 반도체 장치를 제공할 수 있다. 또한, 제2랜딩플러그 상에 제2랜딩플러그의 장축과 예각을 갖는 스토리지노드콘택플러그를 형성함으로써, 스토리지노드콘택플러그와 이웃하여 형성되는 비트라인 콘택과 브릿지되는 불량을 방지할 수 있다.
도 1a 내지 도 7은 본 발명의 일 실시에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면
이하에서는, 본 발명의 가장 바람직한 실시 예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 내지 도 7은 본 발명의 일 실시에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 여기서, 각 도의 "a"도는 평면도이고, "b"도는 a도의 B-B'선을 자른 단면도이며, "c"도는 a도의 c-c'선을 자른 단면도이다.
도 1a 내지 도 1c를 참조하면, 반도체 기판(31)에 소자분리막(34)을 형성하여 복수의 활성영역(35)을 정의한다. 이를 위하여, 기판(31)에 제1패드산화막(32)과 제1하드마스크막(33)을 형성한다. 제1하드마스크막(33)은 폴리실리콘막이거나 질화막일 수 있다. 이어서, 소자분리마스크(미도시)를 식각베리어로 제1하드마스크막(33)과 제1패드산화막(32)를 식각한 후, 제1하드마스크막(33) 및 제1패드산화막(32)을 식각베리어로 이용하여 기판(31)을 일정깊이 식각하여 제1트렌치(T1)를 형성한다. 이때, 활성영역(35)의 레이아웃은 도 1a에 도시된 바와 같이, 6F2이하의 고집적화 디자인 룰에 대응하도록, 워드라인 방향과 일정한 예각을 가지는 사선 방향의 섬 형태(island type)일 수 있다.
이어서, 제1트렌치(T1)를 매립하는 절연막을 형성한 후에 평탄화 공정 등을 진행하여 제1트렌치(T1) 내에 매립된 소자분리막(34)를 형성한다. 소자분리막(34)으로 사용되는 절연막은 고밀도플라즈마산화막(High Density Plasma oxide, HDP) 또는 스핀온절연막(Spin On Dielectric, SOD)일 수 있다.
이어서, 도 2a 내지 도 2c를 참조하면, 제1랜딩플러그(36A, 36B) 및 라인형의 게이트(38)를 형성한다.
이를 위하여, 제1하드마스크막(33) 및 제1패드산화막(32)를 제거한 후, 제거된 부분에 제1랜딩플러그용 도전물질을 매립한다. 여기서, 제1랜딩플러그용 도전 물질은 폴리실리콘막 또는 메탈막일 수 있다.
이어서, 감광막 도포, 노광 및 현상 공정을 통해 매립게이트마스크(102)를 형성한다. 이어서, 매립게이트마스크(102)를 식각베리어로 상기 제1랜딩플러그용 도전 물질 및 반도체 기판(31)(소자분리막(34) 또는 활성영역(35))을 식각하여 제2트렌치(101)를 형성한다. 이때, 도 2a의 평면도를 참조하면, 제2트렌치(101)는 워드라인 방향으로 연장되는 라인 형상일 수 있다.
여기서, 상기 제1랜딩플러그용 도전물질은 제2트렌치(101)에 의하여 분리되면서, 활성영역(35)의 가장자리(E1,E2) 상에 형성되며, 후속 공정을 통하여 스토리지노드컨택이 랜딩될 제1랜딩플러그(36A)와, 활성영역(35)의 중앙부(C1) 상에 형성되는 비트라인이 랜딩될 제1랜딩플러그(36B)로 분리된다.
이어서, 게이트 산화 공정을 진행하여, 제2트렌치(101)의 표면에 게이트 절연막(37)을 형성한다. 이어서, 제2트렌치(101) 내에 티타늄질화막(TiN), 탄탈륨질화막(TaN), 텅스텐막(W) 등의 도전막을 일부 매립하여 매립게이트전극(38)을 형성한후, 제2트렌치(101) 내에 나머지를 매립하는 제1갭필막(39)을 형성한다. 이때, 제1갭필막(39)은 산화막 또는 질화막을 포함할 수 있고, 또한 질화막을 얇게 실링한 후에 산화막을 갭필할 수 있다.
매립게이트전극은 제2트렌치(101)내에 형성되며, 그에 따라, 2개의 매립게이트전극(미도시)은 하나의 활성영역(36)을 가로지르는 형태로 워드라인 방향으로 연장하는 라인 형상을 갖는다.
도 3a 내지 도 3c를 참조하면, 매립게이트마스크(102)을 제거한 후, 제1랜딩플러그(36A,36B)를 포함하는 전체 구조물 상에 제1층간절연막(41)을 형성한다. 여기서, 제1층간절연막(41)은 산화막일 수 있다.
이어서, 감광막 도포, 노광 및 현상을 통하여 제1층간절연막(41) 상에 제2랜딩플러그마스크(105)를 형성한다.
여기서, 제2랜딩플러그마스크(105)는 워드라인 방향으로 이웃하는 활성영역(35)의 제1랜딩플러그(36A)들을 완전히 노출하는 오픈부를 갖는다. 이때, 제2랜딩플러그마스크(105)의 오픈부는 제1랜딩플러그(36A)보다 넓은 면적을 갖는다.
이어서, 제2랜딩플러그마스크(105)를 식각베리어로, 제1층간절연막(41)을 식각하여 제3트렌치(T3)를 형성한 후, 제3트렌치(T3) 내에 도전물질을 매랍하여, 제2랜딩플러그(40)를 형성한다. 제2랜딩플러그(40)는 폴리실리콘막 또는 메탈막을 포함할 수 있다. 이때, 제2랜딩플러그(40)는 장축(L2)과 단축을 갖는 직사각형의 형상을 갖는다. 이때, 장축은 워드라인 방향으로서 이웃하는 활성영역(35)의 에지부(E1) 방향이다. 제2랜딩플러그(40)은 제1랜딩플러그(36A)에 비하여 상대적으로 넓은 면적을 가지면서 형성되므로, 후속 공정에서 제2랜딩플러그(40)에 스토리지노드컨택이 안정적으로 랜딩될 수 있다. 즉, 후속공정에서 제2랜딩플러그(40) 상에 스토리지노드컨택이 랜딩될 때 , 스토리지노드컨택이 어긋나면서 랜딩되더라도, 제2랜딩플러그(40)의 면적이 보다 넓어짐으로 인하여 공정상 랜딩 불량(fail)이 일어날 가능성이 줄어든다.
도 4a 내지 도 4c를 참조하면, 제2랜딩플러그마스크(105)를 제거한 후, 제2랜딩플러그(40) 및 제1층간절연막(41) 상에 제2층간절연막(42)을 형성한다. 이어서, 감광막 도포, 노광 및 현상 공정을 통해 제2층간절연막(42) 상에 스토리지노드컨택마스크(106)을 형성한다.
이때, 스토리지노드컨택마스크(106)의 오픈부(O1)는 장축과 단축을 갖는 직사각형의 형성을 가진다. 여기서, 오픈부(O1)의 장축(L1)은 제2랜딩플러그(40)의 장축(L2)과 예각을 갖도록 배치된다. 즉, 스토리지노드컨택마스크(106)의 오픈부(01)는 제2랜딩플러그(40) 상에 어긋나도록 배치된다. 이어서, 스토리지노드컨택마스크(106)를 식각베리어로 제2층간절연막(42)를 식각하여 제4트렌치(T4)를 형성한다.
이어서, 도 5a 내지 도 5c를 참조하면, 스토리지노드컨택마스크(106)을 제거한 후, 제4트렌치(T4) 내에 도전막을 매립하여 스토리지노드컨택플러그(43)을 형성한다. 여기서, 스토리지노드컨택플러그(43)는 폴리실리콘막 또는 메탈막일 수 있다.
스토리지노드컨택플러그(43)는 제2랜딩플러그(40)와 데이터 저장을 위한 반도체 장치의 캐패시터 구조물인 스터리지노드를 전기적으로 연결한다.
도 6a 내지 도 6c를 참조하면, 스토리지노드컨택플러그(43) 및 제2층간절연막(42) 상에 하드마스크막 물질을 형성한 후, 감광막 도포, 노광 및 현상을 통해 상기 하드마스크막 물질 상에 비트라인마스크(미도시)를 형성한후, 비트라인마스크(미도시)를 식각베리어로 상기 하드마스크막 물질을 식각하여 하드마스크막(45)을 형성한다. 이때, 하드마스크막(45)은 비트라인을 형성하기 위한 식각베리어로서, 오픈 부는 비트라인 방향의 라인형으로 배치되는데, 게이트가 형성되는 워드 라인 방향인 제2트렌치(101) 방향과 직교한다. 또한, 하드마스크막(45)의 오픈부는 활성영역(35)의 중앙부(C1)에 형성되는 제1랜딩플러그(36B)와 중첩되도록 배치된다.
이어서, 하드마스크막(45)을 식각베리어로 제2층간절연막(42) 및/또는 스토리지노드컨택플러그(43), 제1층간절연막(41) 및/또는 제2랜딩플러그(40)를 식각하여 비트라인 홀(H1)을 형성한다.
이때, 이웃하는 활성영역(35)의 에지부(E1) 간에 연결된 스토리지노드컨택플러그(43) 및 제2랜딩플러그(40)은 분리된다.
이어서, 동 도면에서는 미도시 되었으나 비트라인 홀(H1)의 전면에 스페이서를 형성한다.
그리고, 별도의 식각 공정으로 제1랜딩플러그(36B)를 오픈하는 비트라인 콘택 홀을 형성한 후, 스페이서가 형성된 비트라인 홀(H1) 및 비트라인 콘택 홀 내에 도전물질을 매립하여 비트라인 및 비트라인 콘택을 형성한다.
도 7은 비트라인 콘택형성을 위한 마스크 패턴을 설명하기 위한 도면이다.
동 도면을 참조하면, 마스크 패턴의 오픈 부(50)는 제1랜딩플러그(36B)에 정렬되도록 형성된다. 그러나, 마진 부족으로, 오픈 부(50)가 오정렬될 수 있다. 오픈 부(50)가 오정렬되는 경우 이웃하는 스토리지노드콘택플러그(43)와 비트라인은 브릿지되어 불량을 발생시킬 수 있다. 그러나, 본 발명의 일 실시 예에 따른 반도체 장치는 스토리지노드콘택플러그(43)의 장축 L1은 제2랜딩플러그(40)의 장축 L2와 예각을 가지도록 형성되므로, 충분한 마진을 확보할 수 있어 오정렬로 인한 브릿지 불량을 최소화할 수 있다. 특히, 제2랜딩플러그(40)와 스토리지노드콘택플러그(43)을 동일한 크기로 형성하는 경우, 비트라인 콘택 형성을 위한 식각마진을 확보하면서도, 스토리지노드콘택플러그(43)의 랜딩마진을 확보할 수 있는 장점이 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내의 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
31 : 기판 32 : 패드산화막 33 : 제1하드마스크막
34 : 소자분리막 35 : 활성영역 36 : 제1랜딩플러그
37 : 게이트절연막 38 : 게이트 도전막 39 : 제1갭필막
40 : 제2랜딩플러그 41 : 제1층간절연막 42 : 제2층간절연막
43 : 스토리지노드컨택플러그 50 : 비트라인 콘택

Claims (9)

  1. 기판상에 복수의 활성영역을 정의하는 단계;
    상기 활성영역의 에지부에 제1랜딩플러그를 형성하는 단계; 및
    상기 제1랜딩플러그 상에 랜딩면적이 제1랜딩플러그 보다 더 넓은 제2랜딩플러그를 형성하는 단계;
    를 포함하는 반도체 장치의 제조 방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제2랜딩플러그를 형성하는 단계 후에,
    상기 제2랜딩플러그상에 제2랜딩플러그와 연결되는 스토리지노드컨택플러그를 형성하는 단계를 더 포함하고,
    상기 스토리지노드컨택플러그의 장축은 워드라인 방향과 예각을 이루는
    반도체 장치의 제조 방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 복수의 활성영역을 정의하는 단계는
    상기 활성영역의 장축이 사선방향으로 정렬되도록 배치하는 단계를 포함하는
    반도체 장치의 제조 방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제1랜딩플러그를 형성하는 단계는
    상기 활성영역을 덮는 제1도전막을 형성하는 단계; 및
    상기 제1도전막 및 상기 활성영역을 가로지르는 제1방향의 제1트렌치를 형성하여 제1도전막을 분리하는 단계
    를 포함하고, 상기 제1방향은 워드라인 방향인
    는 반도체 장치의 제조 방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제2랜딩플러그를 형성하는 단계는
    상기 제1랜딩플러그를 포함하는 구조물 상에 절연막을 형성하는 단계;
    제1방향으로 이웃하는 제1랜딩플러그 들을 오픈하는 제2트렌치를 형성하는 단계;
    상기 제2트렌치에 제2도전막을 형성하는 단계;
    상기 제2도전막을 가로지르는 제2방향의 제3트렌치를 형성하여 제2도전막을 분리하는 단계
    를 포함하고,
    상기 제1방향은 워드라인 방향이고, 상기 제2방향은 비트라인 방향인
    반도체 장치의 제조 방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제4항에 있어서,
    상기 제1랜딩플러그 및 상기 제2랜딩플러그는
    폴리실리콘막을 포함하는
    반도체 장치의 제조 방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제2항에 있어서,
    상기 스토리지노드컨택플러그를 형성하는 단계는
    상기 제2랜딩플러그를 포함하는 구조물 상에 절연막을 형성하는 단계;
    제1방향으로 이웃하는 제2랜딩플러그들을 오픈하는 제4트렌치를 형성하되, 상기 제4트렌치의 장축은 제1방향과 예각을 이루도록 형성하는 단계;
    상기 제4트렌치에 제3도전막을 형성하는 단계; 및
    상기 제3도전막을 가로지르는 제2방향의 제5트렌치를 형성하여 제3도전막을 분리하는 단계를 포함하고,
    상기 제1방향은 워드라인 방향이고, 상기 제2방향은 비트라인 방향인
    반도체 장치의 제조 방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 스토리지노드컨택플러그를 형성한 후,
    비트라인을 형성하는 단계를 더 포함하는
    반도체 장치의 제조 방법.
  9. 복수의 게이트 및 접합영역을 포함하는 액티브영역;
    상기 액티브 영역의 접합영역 상에 형성되는 제1랜딩플러그;
    상기 제1랜딩플러그 상에 형성되며, 상기 제1랜딩플러그보다 면적이 넓은 제2랜딩플러그;
    상기 제2랜딩플러그 상에 형성되는 스토리지노드컨택플러그; 및
    상기 스토리지노드컨택플러그상에 형성되는 스토리지노드;
    를 포함하고,
    상기 스토리지노드컨택플러그는 제2랜딩플러그와 장축을 서로 달리하는
    반도체 장치.
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