KR101161770B1 - 반도체 장치 제조방법 - Google Patents

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Abstract

본 발명은 반도체 장치 제조방법에 관한 것으로, 기판에 소자분리막을 형성하여 복수의 활성영역을 정의하는 단계; 상기 기판에 상기 활성영역과 상기 소자분리막을 동시에 가로지르는 매립게이트를 형성하는 단계; 상기 기판상에 층간절연막을 형성하는 단계; 상기 층간절연막을 선택적으로 식각하여 제1비트라인홀을 형성하는 단계; 상기 제1비트라인홀을 일부 매립하는 제1비트라인을 형성하는 단계; 나머지 상기 제1비트라인홀을 매립하도록 제1희생막을 형성하는 단계; 상기 층간절연막을 선택적으로 식각하여 스토리지노드콘택홀을 형성하는 단계; 상기 스토리지노드콘택홀 측벽 및 상기 제1비트라인 측벽에 제1스페이서를 형성하는 단계; 및 상기 스토리지노드콘택홀을 매립하고, 상기 제1비트라인에 의하여 분리되는 스토리지노드콘택플러그를 형성하는 단계를 포함하고 있으며, 상술한 본 발명에 따르면, 제1비트라인을 먼저 형성한 후에 스토리지노드콘택홀을 형성하고, 인접한 스토리지노드콘택플러그 사이를 제1비트라인으로 분리시킴으로서, 스토리지노드콘택플러그의 콘택저항을 감소시킬 수 있는 효과가 있다.

Description

반도체 장치 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 6F2 셀 구조(Cell Architecture)를 갖는 반도체 장치의 제조방법에 관한 것이다.
반도체 장치의 제조기술이 발달함에 따라 반도체 장치의 크기를 작아지고, 집적도는 급격히 증가하고 있다. 디램(DRAM: Dynamic Random Access Memory)과 같은 메모리 장치의 경우 고집적화가 가속화됨에 따라 셀 구조가 8F2 구조에서 6F2 구조로 변화되고 있는 추세이다. 여기서 F는 디자인 룰에 적용된 최소 선폭을 의미한다.
도 1은 종래기술에 따른 6F2 셀 구조를 갖는 반도체 장치를 도시한 평면도이고, 도 2a 내지 도 2d는 도 1에 도시된 I-I'절취선 및 Ⅱ-Ⅱ'절취선을 따라 도시한 공정단면도이다. 그리고, 도 3a 및 도 3b는 종래기술에 따른 반도체 장치의 문제점을 나타낸 이미지이다.
도 1을 참조하여 종래기술에 따른 반도체 장치를 살펴보면, 복수개의 워드라인 즉, 매립게이트(101)와 비트라인(22)이 서로 교차되어 배치되고, 매립게이트(101) 또는 비트라인(22)을 기준으로 소정 각도 기울어진 사선방향으로 활성영역(13)이 배치되어 있다. 활성영역(13)의 중앙부를 비트라인이 가로지르며, 활성영역(13) 양측 가장자리에는 스토리지노드콘택플러그가 연결된다. 이하, 도 2a 내지 도 2d를 참조하여 상술한 배치관계를 갖는 반도체 장치의 구조 및 제조방법에 대하여 구체적으로 설명한다.
도 2a에 도시된 바와 같이, 기판(11) 상에 도전막으로 이루어진 하드마스크패턴(14)을 이용하여 활성영역(13)을 정의하는 소자분리막(12)을 형성한 후에, 활성영역(13)과 소자분리막(12)을 동시에 가로지르는 복수개의 매립게이트(101)를 형성한다. 매립게이트(101)는 기판(11)에 형성된 트렌치(15), 트렌치(15) 표면 상에 형성된 게이트절연막(미도시), 트렌치(15)를 일부를 매립하는 게이트전극(16) 및 게이트전극(16) 상에서 나머지 트렌치(15)를 매립하는 실링막(17)을 포함한다.
매립게이트(101) 형성공정이 완료된 시점에서 활성영역(13)의 기판(11) 상에 잔류하는 하드마스크패턴(14)은 랜딩플러그로 작용한다.
도 2b에 도시된 바와 같이, 기판(11) 전면에 층간절연막(18)을 형성한 후에 층간절연막(18)을 관통하여 활성영역(13) 양측 가장자리에 접하는 스토리지노드콘택플러그용 도전막(19)을 형성한다.
도 2c에 도시된 바와 같이, 층간절연막(18) 및 스토리지노드콘택플러그용 도전막(19)을 선택적으로 식각하여 활성영역(13) 중앙부를 노출시키는 비트라인홀(20)을 형성함과 동시에 스토리지노드콘택플러그(19A)를 형성한다.
도 2d에 도시된 바와 같이, 비트라인홀(20) 측벽에 비트라인스페이서(21)를 형성하고, 비트라인홀(20) 일부를 매립하는 비트라인(22)을 형성한다. 이어서, 비트라인(22) 상에 나머지 비트라인홀(20)을 매립하는 실링막(23)을 형성한다.
종래기술에서는 스토리지노드콘택플러그(19A) 형성공정시 인접한 활성영역(13) 가장자리에 동시에 접하는 스토리지노드콘택플러그용 도전막(19)을 형성한 후에 이를 비트라인홀(20) 형성공정시 분리하는 방법을 사용하여 스토리지노드콘택플러그(19A)를 형성한다. 이때, 스토리지노드콘택플러그(19A)를 형성하기 위한 비트라인홀(20) 형성공정시 서로 다른 물질로 이루어진 층간절연막(18)과 스토리지노드콘택플러그용 도전막(19)을 동시에 식각하여 형성하기 때문에 스토리지노드콘택플러그(19A)의 체적 및 콘택면적이 감소하여 콘택저항이 증가하는 문제점이 발생한다. 이러한 문제점은 도 3a 및 도 3b에 나타낸 바와 같이, 층간절연막(18)을 가로지르는 영역에서의 비트라인(22, BL) 선폭보다 스토리지노드콘택플러그(19A, SNC)를 가로지르는 영역에서 비트라인(22) 선폭이 더 큰 도그본(Dog-bone) 형태를 형성된 것을 통해 확인할 수 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 스토리지노드콘택플러그의 콘택저항이 증가하는 것을 방지할 수 있는 반도체 장치 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 기판에 소자분리막을 형성하여 복수의 활성영역을 정의하는 단계; 상기 기판에 상기 활성영역과 상기 소자분리막을 동시에 가로지르는 매립게이트를 형성하는 단계; 상기 기판상에 층간절연막을 형성하는 단계; 상기 층간절연막을 선택적으로 식각하여 제1비트라인홀을 형성하는 단계; 상기 제1비트라인홀을 일부 매립하는 제1비트라인을 형성하는 단계; 나머지 상기 제1비트라인홀을 매립하도록 제1희생막을 형성하는 단계; 상기 층간절연막을 선택적으로 식각하여 스토리지노드콘택홀을 형성하는 단계; 상기 스토리지노드콘택홀 측벽 및 상기 제1비트라인 측벽에 제1스페이서를 형성하는 단계; 및 상기 스토리지노드콘택홀을 매립하고, 상기 제1비트라인에 의하여 분리되는 스토리지노드콘택플러그를 형성하는 단계를 포함하는 반도체 장치 제조방법을 제공한다.
상기 제1비트라인홀은 복수의 상기 활성영역 중앙부를 가로지르는 라인타입으로 형성하거나, 또는 상기 활성영역의 중앙부를 노출시키는 홀타입으로 형성할 수 있다. 상기 스토리지노드콘택홀을 형성하는 단계는, 상기 층간절연막 상에 감광막패턴을 형성하는 단계; 및 상기 감광막패턴으로 상기 층간절연막을 식각하는 단계를 포함하고, 상기 감광막패턴은 상기 활성영역의 상부를 오픈하는 형태, 상기 활성영역의 상부 및 인접한 활성영역의 가장자리를 동시에 오픈하는 형태 및 상기 활성영역의 가장자리를 오픈하는 홀타입 형태로 이루어진 그룹으로 선택된 어느 하나의 형태로 형성할 수 있다. 상기 스토리지노드콘택플러그는 상기 제1비트라인과 동일한 높이를 갖거나, 또는 더 낮은 높이를 갖도록 형성할 수 있다. 상기 소자분리막은 상기 기판상의 도전막으로 이루어진 하드마스크패턴을 이용하여 형성할 수 있다. 그리고, 상기 제1희생막은 상기 층간절연막과 동종계열 물질로 형성하되, 상기 층간절연막보다 막질이 치밀한 물질로 형성할 수 있다.
또한, 본 발명의 반도체 장치 제조방법은 상기 기판 전면에 제2희생막을 형성하는 단계; 상기 제1 및 제2희생막을 선택적으로 식각하여 상기 제1비트라인을 노출시키는 제2비트라인홀을 형성하는 단계; 상기 제1비트라인과 접하고, 상기 제2비트라인홀을 일부 매립하는 제2비트라인을 형성하는 단계; 나머지 상기 제2비트라인홀을 매립하는 실링막을 형성하는 단계; 나머지 상기 제2희생막을 제거하는 단계; 및 상기 제2비트라인 측벽 및 상기 실링막 측벽에 제2스페이서를 형성하는 단계를 더 포함할 수 있다.
상기 제2비트라인홀은 복수의 상기 활성영역 중앙부를 가로지르는 라인타입으로 형성할 수 있다. 그리고, 상기 제2희생막은 상기 층간절연막과 식각선택비를 갖는 물질로 형성할 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 비트라인을 먼저 형성한 이후에 층간절연막만을 식각하여 스토리지노드콘택홀을 형성함으로써, 스토리지노드콘택플러그의 콘택저항 증가를 방지할 수 있는 효과가 있다.
또한, 인접한 스토리지노드콘택플러그 사이를 기형성된 비트라인을 이용하여 분리시킴으로써, 스토리지노드콘택플러그의 콘택저항 증가를 보다 효과적으로 방지할 수 있는 효과가 있다.
도 1은 종래기술에 따른 6F2 셀 구조를 갖는 반도체 장치를 도시한 평면도.
도 2a 내지 도 2d는 도 1에 도시된 I-I'절취선 및 Ⅱ-Ⅱ'절취선을 따라 도시한 공정단면도.
도 3a 및 도 3b는 종래기술에 따른 반도체 장치의 문제점을 나타낸 이미지.
도 4a 내지 도 4g는 본 발명의 일실시예에 따른 반도체 장치의 제조방법을 도시한 공정단면도.
도 5a 및 도 5b는 도 4b에 도시된 제1비트라인 형태에 대한 일례를 도시한 평면도.
도 6a 내지 도 6c는 도 4c에 도시된 감광막패턴 형태에 대한 일례를 도시한 평면도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술할 본 발명은 6F2 셀 구조를 갖는 반도체 장치 또는 매립게이트를 구비한 반도체 장치에서 스토리지노드콘택플러그의 콘택저항이 증가하는 것을 방지할 수 있는 반도체 장치 제조방법을 제공한다. 이를 위해, 본 발명은 스토리지노드콘택플러그보다 비트라인을 먼저 형성한 후에 스토리지노드콘택플러그를 형성하되, 인접한 스토리지노드콘택플러그 사이를 비트라인으로 분리시켜 스토리지노드콘택플러그의 콘택면적을 최대화시키는 것을 기술 사항으로 한다. 이하, 본 발명의 일실시예를 통해 본 발명의 기술 사상에 대하여 구체적으로 설명한다.
도 4a 내지 도 4g는 본 발명의 일실시예에 따른 반도체 장치의 제조방법을 도시한 공정단면도이다. 여기서는, 설명의 편의를 위하여 도 1에 도시된 I-I'절취선을 따라 도시한 단면도를 참조하여 설명한다.
도 4a에 도시된 바와 같이, 기판(31)에 하드마스크패턴(34)을 형성하고, 하드마스크패턴(34)을 이용하여 사선방향으로 배치된 복수개의 활성영역(33)을 정의하는 소자분리막(32)을 형성한다. 이때, 하드마스크패턴(34)은 후속 공정을 통해 랜딩플러그로 작용하도록 도전막으로 형성한다. 일례로, 하드마스크패턴(34)은 실리콘막(예컨대, 폴리실리콘막)으로 형성할 수 있다.
다음으로, 기판(31)에 소자분리막(32)과 활성영역(33)을 동시에 가로지르는 라인타입의 워드라인 즉, 매립게이트(201)를 형성한다. 매립게이트(201)는 기판(31)에 형성된 트렌치(35), 트렌치(35) 표면상에 형성된 게이트절연막(미도시), 트렌치(35)를 일부 매립하는 게이트전극(36) 및 게이트전극(36) 상에서 나머지 트렌치(35)를 매립하는 실링막(37)을 포함한다.
도 4b에 도시된 바와 같이, 매립게이트(201)가 형성된 기판(31) 전면에 층간절연막(38)을 형성한다. 층간절연막(38)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다. 일례로, 층간절연막(38)은 산화막으로 형성한다.
다음으로, 층간절연막(38)을 선택적으로 식각하여 제1비트라인홀(39)을 형성한다. 제1비트라인홀(39)의 형태에 대한 일례를 도시한 도 5a 및 도 5b를 참조하면, 제1비트라인홀(39)은 비트라인마스크(Bit Line mask)를 사용하여 복수의 활성영역(33) 중앙부를 가로지르는 라인타입으로 형성하거나(도 5a 참조), 또는 비트라인콘택마스크(Bit Line Contacnt mask)를 사용하여 활성영역(33)의 중앙부를 노출시키는 홀타입으로 형성할 수 있다(도 5b 참조). 참고로, 도 4b는 제1비트라인홀(39)을 홀타입으로 형성한 경우를 도시한 것이다.
다음으로, 제1비트라인홀(39)을 일부 매립하는 제1비트라인(41)을 형성한다. 이때, 제1비트라인(41)은 제1비트라인홀(39)을 매립하도록 도전막을 증착한 후에 전면식각공정 예컨대, 에치백을 실시하여 도전막이 두께(또는 높이)를 감소시키는 일련의 공정과정을 통해 형성할 수 있다.
다음으로, 제1비트라인(41) 상에 나머지 제1비트라인홀(39)을 매립하는 제1희생막(42)을 형성한다. 제1희생막(42)은 후속 공정간 제1비트라인(41)이 손상되는 것을 방지하는 역할을 수행한다. 제1희생막(42)은 후속 공정에 대한 효율을 증가시키기 위하여 층간절연막(38)과 동일계열(또는 동종계열)의 물질로 형성하되, 층간절연막(38)보다 막질이 치밀한 물질로 형성하는 것이 바람직하다. 일례로, 제1희생막(42)은 산화막으로 형성할 수 있으며, 층간절연막(38)을 BPSG(Boro-Phospho Silicate Glass)로 형성한 경우에 제1희생막(42)은 고밀도플라즈마산화막(High Density Plasma oxide, HDP oxide)으로 형성한다.
도 4c에 도시된 바와 같이, 층간절연막(38) 상에 스토리지노드콘택홀을 형성하기 위한 감광막패턴(40)을 형성한다. 감광막패턴(40)의 형태에 대한 일례를 도시한 도 6a 내지 도 6c를 참조하면, 감광막패턴(40)은 개구부(40A)가 활성영역(33)의 상부를 오픈하도록 사선방항으로 배치된 직사각형 형태로 형성하거나(도 6a 참조), 활성영역(33)의 상부 및 인접한 활성영역(33) 가장자리 상부를 동시에 오픈하는 지그재그형태로 형성하거나(도 6b 참조), 또는 활성영역(33) 가장자리 상부를 오픈하는 홀타입의 형태로 형성할 수 있다(도 6c 참조). 참고로, 도 4c는 감광막패턴(40)을 활성영역(33) 상부를 오픈하는 직사각형 형태를 갖도록 형성한 경우를 도시한 것이다.
다음으로, 감광막패턴(40)을 식각장벽으로 층간절연막(38)을 식각하여 스토리지노드콘택홀(43)을 형성한다. 이때, 스토리지노드콘택홀(43) 형성공정시 층간절연막(38)만을 식각하기 때문에 종래의 서로 다른 물질을 한번에 식각함에 따른 문제점을 원천적으로 방지할 수 있다. 즉, 스토리지노드콘택홀(43)의 바텀선폭을 최대한 확보할 수 있다.
한편, 층간절연막(38)과 제1희생막(42)은 동종계열의 물질이기 때문에 스토리지노드콘택홀(43)을 형성하는 과정에서 제1희생막(42)도 식각되나, 층간절연막(38)보다 제1희생막(42)의 막질이 더 치밀하기 때문에 모두 식각되지 않고 일부가 잔류하여 제1비트라인(41)을 보호한다.
도 4d에 도시된 바와 같이, 스토리지노드콘택홀(43)을 포함한 구조물 표면을 따라 절연막을 증착한 후에 전면식각공정 예컨대, 에치백을 실시하여 스토리지노드콘택홀(43) 측벽 및 제1비트라인(41) 측벽에 제1스페이서(44)를 형성한다.
다음으로, 스토리지노드콘택홀(43)을 매립하는 스토리지노드콘택플러그(45)를 형성한다. 이때, 인접한 스토리지노드콘택플러그(45)는 구조적으로 제1비트라인(41)에 의해 분리되고, 전기적으로는 스페이서(44) 및 층간절연막(38)에 의하여 분리된다. 스토리지노드콘택플러그(45)는 스토리지노드콘택홀(43)을 매립하도록 기판(31) 전면에 도전막을 증착한 후에 상부면이 제1비트라인(41)의 상부면과 동일하거나, 또는 더 낮도록 전면식각공정 예컨대, 에치백을 실시하는 일련의 공정과정을 통해 형성할 수 있다.
여기서, 종래에는 스토리지노드콘택플러그용 도전막을 형성한 후에 비트라인을 이용하여 스토리지노드콘택플러그용 도전막을 분리시켜 스토리지노드콘택플러그(43)를 형성함에 따라 스토리지노드콘택플러그(43)의 콘택저항이 증가하였다. 하지만, 본 발명의 일실시예에 따르면, 제1비트라인(41)을 먼저 형성하고, 제1비트라인을 이용하여 인접한 스토리지노드콘택플러그(43)를 분리시킴으로써, 스토리지노드콘택플러그(43)의 콘택면적 및 체적을 증가시킬 수 있다. 이를 통해, 스토리지노드콘택플러그(43)의 콘택저항을 감소시킬 수 있다.
도 4e에 도시된 바와 같이, 스토리지노드콘택플러그(45)를 포함한 구조물 전면에 제2희생막(46)을 형성한다. 제2희생막(46)은 산화막, 질화막, 산화질화막 및탄소함유막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있으며, 층간절연막(38)과 식각선택비를 갖는 물질로 형성한다.
다음으로, 제2희생막(46) 상에 비트라인마스크를 사용하여 라인타입의 개구부를 갖는 감광막패턴(미도시)을 형성한 후에 감광막패턴을 식각장벽으로 제2희생막(46) 및 제1희생막(42)을 식각하여 제1비트라인(41)을 노출시키는 제2비트라인홀(47)을 형성한다.
도 4f에 도시된 바와 같이, 제1비트라인(41) 상에 제2비트라인홀(47)을 일부 매립하는 제2비트라인(48)을 형성하고, 제2비트라인(48) 상에 나머지 제2비트라인홀(47)을 매립하는 실링막(49)을 형성한다. 이때, 제1비트라인(41)을 홀타입으로 형성한 경우에 제2비트라인(48)은 실질적인 비트라인으로 작용하고, 제1비트라인(41)을 라인타입으로 형성한 경우에 제2비트라인(48)은 제1비트라인(41)과 더불어서 비트라인의 신호전달 특성을 향상시키는 역할을 수행한다.
도 4g에 도시된 바와 같이, 제2희생막(46)을 제거하고, 구조물 표면을 따라 절연막을 증착한 후에 전면식각공정 예컨대, 에치백을 실시하여 제2비트라인(48) 및 실링막(49) 측벽에 제2스페이서(50)를 형성한다.
상술한 공정과정을 통해 스토리지노드콘택플러그(43)의 콘택저항이 감소된 반도체 장치를 제공할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
31 : 기판 32 : 소자분리막
33 : 활성영역 34 : 하드마스크패턴
35 : 트렌치 36 : 게이트전극
37, 45 : 실링막 38 : 층간절연막
39 : 제1비트라인홀 40 : 감광막패턴
41 : 제1비트라인 42 : 제1희생막
44 : 제1스페이서 43 : 스토리지노드콘택홀
46 : 제2희생막 45 : 스토리지노드콘택플러그
47 : 제2비트라인홀 48 : 제2비트라인
49 : 실링막 50 : 제2스페이서

Claims (9)

  1. 기판에 복수의 활성영역을 정의하는 소자분리막을 형성하는 단계;
    상기 기판에 매립게이트를 형성하는 단계;
    상기 기판상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 선택적으로 식각하여 제1비트라인홀을 형성하는 단계;
    상기 제1비트라인홀을 일부 매립하는 제1비트라인을 형성하는 단계;
    나머지 상기 제1비트라인홀을 매립하도록 제1희생막을 형성하는 단계;
    상기 층간절연막을 식각하여 스토리지노드콘택홀을 형성하는 단계;
    상기 스토리지노드콘택홀 측벽 및 상기 제1비트라인 측벽에 제1스페이서를 형성하는 단계;
    상기 스토리지노드콘택홀을 매립하고, 상기 제1비트라인에 의하여 분리되는 스토리지노드콘택플러그를 형성하는 단계;
    상기 기판 전면에 제2희생막을 형성하는 단계;
    상기 제1 및 제2희생막을 선택적으로 식각하여 상기 제1비트라인을 노출시키는 제2비트라인홀을 형성하는 단계;
    상기 제2비트라인홀을 일부 매립하는 제2비트라인을 형성하는 단계;
    나머지 상기 제2비트라인홀을 매립하는 실링막을 형성하는 단계;
    나머지 상기 제2희생막을 제거하는 단계; 및
    상기 제2비트라인 측벽 및 상기 실링막 측벽에 제2스페이서를 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제1비트라인홀은 복수의 상기 활성영역 중앙부를 가로지르는 라인타입으로 형성하거나, 또는 상기 활성영역의 중앙부를 노출시키는 홀타입으로 형성하는 반도체 장치 제조방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 스토리지노드콘택홀을 형성하는 단계는,
    상기 층간절연막 상에 감광막패턴을 형성하는 단계; 및
    상기 감광막패턴으로 상기 층간절연막을 식각하는 단계를 포함하고,
    상기 감광막패턴은 상기 활성영역의 상부를 오픈하는 형태, 상기 활성영역의 상부 및 인접한 활성영역의 가장자리를 동시에 오픈하는 형태 및 상기 활성영역의 가장자리를 오픈하는 홀타입 형태로 이루어진 그룹으로 선택된 어느 하나의 형태를 갖는 반도체 장치 제조방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 스토리지노드콘택플러그는 상기 제1비트라인과 동일한 높이를 갖거나, 또는 더 낮은 높이를 갖는 반도체 장치 제조방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 소자분리막은 상기 기판상의 도전막으로 이루어진 하드마스크패턴을 이용하여 형성하는 반도체 장치 제조방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제1희생막은 상기 층간절연막과 동종계열 물질로 형성하되, 상기 층간절연막보다 막질이 치밀한 물질로 형성하는 반도체 장치 제조방법.
  7. 삭제
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제2비트라인홀은 복수의 상기 활성영역 중앙부를 가로지르는 라인타입으로 형성하는 반도체 장치 제조방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제2희생막은 상기 층간절연막과 식각선택비를 갖는 물질로 형성하는 반도체 장치 제조방법.
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