KR101161747B1 - 반도체 장치 제조방법 - Google Patents

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Abstract

본 발명은 반도체 장치 제조방법에 관한 것으로, 기판상에 층간절연막을 형성하는 단계; 상기 층간절연막 상에 제1감광막패턴을 형성하는 단계; 상기 제1감광막패턴으로 상기 층간절연막을 소정 두께 식각하는 단계; 상기 층간절연막 상에 제2감광막패턴을 형성하는 단계; 상기 제1 및 제2감광막패턴으로 상기 층간절연막을 식각하여 스토리지노드콘택홀을 형성하는 단계; 상기 스토리지노드콘택홀을 매립하도록 도전막을 형성하는 단계; 상기 층간절연막이 노출될때까지 평탄화공정을 실시하여 스토리지노드콘택플러그를 형성하는 단계; 및 상기 스토리지노드콘택플러그를 식각장벽으로 상기 층간절연막을 식각하여 비트라인홀을 형성하는 단계를 포함하고 있으며, 상술한 본 발명에 따르면, 스토리지노드콘택플러그를 식각장벽으로 층간절연막만을 식각하여 비트라인홀을 형성하기 때문에 비트라인홀의 바텀선폭 감소 및 낫오픈을 방지함과 동시에 랜딩플러그와 비트라인 사이의 콘택저항 및 비트라인의 저항이 증가하는 것을 방지할 수 있는 효과가 있다.

Description

반도체 장치 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 6F2 셀 구조(Cell Architecture)를 갖는 반도체 장치의 제조방법에 관한 것이다.
반도체 장치의 제조기술이 발달함에 따라 반도체 장치의 크기를 작아지고, 집적도는 급격히 증가하고 있다. 디램(DRAM: Dynamic Random Access Memory)과 같은 메모리 장치의 경우 고집적화가 가속화됨에 따라 셀 구조가 8F2 구조에서 6F2 구조로 변화되고 있는 추세이다. 여기서 F는 디자인 룰에 적용된 최소 선폭을 의미한다.
도 1은 종래기술에 따른 6F2 셀 구조를 갖는 반도체 장치를 도시한 평면도이고, 도 2a 내지 도 2d는 도 1에 도시된 I-I'절취선 및 Ⅱ-Ⅱ'절취선을 따라 도시한 공정단면도이다.
도 1을 참조하여 종래기술에 따른 반도체 장치를 살펴보면, 복수개의 워드라인 즉, 매립게이트(101)와 비트라인(22)이 서로 교차되어 배치되고, 매립게이트(101) 또는 비트라인(22)을 기준으로 소정 각도 기울어진 사선방향으로 활성영역(13)이 배치되어 있다. 활성영역(13)의 중앙부를 비트라인이 가로지르며, 활성영역(13) 양측 가장자리에는 스토리지노드콘택플러그가 연결된다. 이하, 도 2a 내지 도 2d를 참조하여 상술한 배치관계를 갖는 반도체 장치의 구조 및 제조방법에 대하여 구체적으로 설명한다.
도 2a에 도시된 바와 같이, 기판(11) 상에 도전막으로 이루어진 하드마스크패턴(14)을 이용하여 활성영역(13)을 정의하는 소자분리막(12)을 형성한 후에, 활성영역(13)과 소자분리막(12)을 동시에 가로지르는 복수개의 매립게이트(101)를 형성한다. 매립게이트(101)는 기판(11)에 형성된 트렌치(15), 트렌치(15) 표면 상에 형성된 게이트절연막(미도시), 트렌치(15)를 일부를 매립하는 게이트전극(16) 및 게이트전극(16) 상에서 나머지 트렌치(15)를 매립하는 실링막(17)을 포함한다.
매립게이트(101) 형성공정이 완료된 시점에서 활성영역(13)의 기판(11) 상에 잔류하는 하드마스크패턴(14)은 랜딩플러그로 작용한다.
도 2b에 도시된 바와 같이, 기판(11) 전면에 층간절연막(18)을 형성한 후에 층간절연막(18)을 관통하여 활성영역(13) 양측 가장자리에 접하는 스토리지노드콘택플러그용 도전막(19)을 형성한다.
도 2c에 도시된 바와 같이, 층간절연막(18) 및 스토리지노드콘택플러그용 도전막(19)을 선택적으로 식각하여 활성영역(13) 중앙부를 노출시키는 비트라인홀(20)을 형성함과 동시에 스토리지노드콘택플러그(19A)를 형성한다.
도 2d에 도시된 바와 같이, 비트라인홀(20) 측벽에 비트라인스페이서(21)를 형성하고, 비트라인홀(20) 일부를 매립하는 비트라인(22)을 형성한다. 이어서, 비트라인(22) 상에 나머지 비트라인홀(20)을 매립하는 실링막(23)을 형성한다.
종래기술에서는 스토리지노드콘택플러그(19A) 형성공정시 인접한 활성영역(13) 가장자리에 동시에 접하는 스토리지노드콘택플러그용 도전막(19)을 형성한 후에 이를 비트라인홀(20) 형성공정시 분리하는 방법을 사용하여 스토리지노드콘택플러그(19A)를 형성한다.
이때, 스토리지노드콘택플러그(19A)를 형성하기 위해서는 서로 다른 물질로 이루어진 층간절연막(18)과 스토리지노드콘택플러그용 도전막(19)을 동시에 식각함으로, 비트라인홀(20)이 'V'자 형태로 형성되어 바텀선폭(Bottom CD)이 감소하거나, 심할경우 낫오픈(Not open)이 발생하는 문제점이 있다. 또한, 바텀선폭의 감소 및 낫오픈을 개선하기 위하여 과도식각(over etch)을 진행하는 경우에 하부 구조물 즉, 랜딩플러그로 작용하는 하드마스크패턴(14) 또는 소자분리막(12)에 손상이 발생하는 문제점이 있다. 특히, 하드마스크패턴(14)에 발생된 손상은 비트라인(22)과의 콘택저항 증가를 유발한다.
또한, 비트라인홀(20) 내부 공간(또는, 체적)이 감소하여 비트라인(22)의 저항이 증가하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 비트라인홀의 바텀선폭 감소 및 낫오픈을 방지할 수 있는 반도체 장치의 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 랜딩플러그와 비트라인 사이의 콘택저항 및 비트라인의 저항이 증가하는 것을 방지할 수 있는 반도체 장치의 제조방법을 제공하는데 다른 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 기판상에 층간절연막을 형성하는 단계; 상기 층간절연막 상에 제1감광막패턴을 형성하는 단계; 상기 제1감광막패턴으로 상기 층간절연막을 소정 두께 식각하는 단계; 상기 층간절연막 상에 제2감광막패턴을 형성하는 단계; 상기 제1 및 제2감광막패턴으로 상기 층간절연막을 식각하여 스토리지노드콘택홀을 형성하는 단계; 상기 스토리지노드콘택홀을 매립하도록 도전막을 형성하는 단계; 상기 층간절연막이 노출될때까지 평탄화공정을 실시하여 스토리지노드콘택플러그를 형성하는 단계; 및 상기 스토리지노드콘택플러그를 식각장벽으로 상기 층간절연막을 식각하여 비트라인홀을 형성하는 단계를 포함하는 반도체 장치 제조방법을 제공한다.
또한, 본 발명의 반도체 장치 제조방법은 상기 층간절연막을 형성하기 이전에, 상기 기판상에 하드마스크패턴을 형성하는 단계; 상기 하드마스크패턴을 이용하여 복수의 활성영역을 정의하는 소자분리막을 형성하는 단계; 및 상기 기판에 상기 활성영역과 상기 소자분리막을 동시에 가로지르는 복수개의 매립게이트를 형성하는 단계를 더 포함할 수 있다. 이때, 상기 하드마스크패턴은 도전막으로 형성할 수 있다.
또한, 본 발명의 반도체 장치 제조방법은 상기 제2감광막패턴을 형성하기 이전에, 상기 제1감광막패턴에 대한 프리징 공정을 실시하는 단계를 더 포함할 수 있다.
또한, 본 발명의 반도체 장치 제조방법은 상기 비트라인홀 측벽에 비트라인스페이서를 형성하는 단계; 상기 비트라인홀을 일부 매립하는 비트라인을 형성하는 단계; 나머지 상기 비트라인홀을 매립하는 실링막을 형성하는 단계; 및 상기 스토리지노드콘택플러그가 상기 스토리지노드콘택홀 내부에만 잔류하도록 평탄화공정을 실시하는 단계를 더 포함할 수 있다. 이때, 상기 평탄화공정은 화학적기계적연마법을 사용하여 실시할 수 있다.
상기 제1감광막패턴은 비트라인마스크를 사용하여 형성할 수 있고, 상기 제2감광막패턴은 인접한 활성영역 가장자리를 동시에 노출시키는 스토리지노드콘택플러그마스크를 사용하여 형성할 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 스토리지노드콘택플러그를 식각장벽으로 층간절연막만을 식각하여 비트라인홀을 형성하기 때문에 비트라인홀의 바텀선폭 감소 및 낫오픈을 방지함과 동시에 랜딩플러그와 비트라인 사이의 콘택저항 및 비트라인의 저항이 증가하는 것을 방지할 수 있는 효과가 있다.
도 1은 종래기술에 따른 6F2 셀 구조를 갖는 반도체 장치를 도시한 평면도.
도 2a 내지 도 2d는 도 1에 도시된 I-I'절취선 및 Ⅱ-Ⅱ'절취선을 따라 도시한 공정단면도.
도 3a 내지 도 3g는 본 발명의 일실시예에 따른 반도체 장치의 제조방법을 도시한 공정평면도.
도 4a 내지 도 4g는 각각 도 3a 내지 도 3g에 도시된 I-I'절취선 및 Ⅱ-Ⅱ'절취선을 따라 도시한 공정단면도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술할 본 발명은 6F2 셀 구조를 갖는 반도체 장치 또는 매립게이트를 구비한 반도체 장치에서 비트라인홀의 바텀선폭 감소 및 낫오픈을 방지함과 동시에 랜딩플러그와 비트라인 사이의 콘택저항 및 비트라인의 저항이 증가하는 것을 방지할 수 있는 반도체 장치의 제조방법을 제공한다. 이를 위해, 본 발명은 스토리지노드콘택플러그를 식각장벽으로 층간절연막만을 식각하여 비트라인홀을 형성하는 것을 기술 사상으로 한다. 이하, 본 발명의 일실시예를 통해 본 발명의 기술 사상에 대하여 구체적으로 설명한다.
도 3a 내지 도 3g는 본 발명의 일실시예에 따른 반도체 장치의 제조방법을 도시한 공정평면도이다. 그리고, 도 4a 내지 도 4g는 각각 도 3a 내지 도 3g에 도시된 I-I'절취선 및 Ⅱ-Ⅱ'절취선을 따라 도시한 공정단면도이다.
도 3a 및 도 4a에 도시된 바와 같이, 기판(31)에 하드마스크패턴(34)을 형성하고, 하드마스크패턴(34)을 이용하여 사선방향으로 배치된 복수개의 활성영역(33)을 정의하는 소자분리막(32)을 형성한다. 이때, 하드마스크패턴(34)은 후속 공정을 통해 랜딩플러그로 작용하도록 도전막으로 형성한다. 일례로, 하드마스크패턴(34)은 실리콘막(예컨대, 폴리실리콘막)으로 형성할 수 있다.
다음으로, 기판(31)에 소자분리막(32)과 활성영역(33)을 동시에 가로지르는 라인타입의 워드라인 즉, 매립게이트(201)를 형성한다. 매립게이트(201)는 기판(31)에 형성된 트렌치(35), 트렌치(35) 표면상에 형성된 게이트절연막(미도시), 트렌치(35)를 일부 매립하는 게이트전극(36) 및 게이트전극(36) 상에서 나머지 트렌치(35)를 매립하는 실링막(37)을 포함한다.
도 3b 및 도 4b에 도시된 바와 같이, 매립게이트(201)가 형성된 기판(31) 전면에 층간절연막(38)을 형성한다. 층간절연막(38)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다. 일례로, 층간절연막(38)은 산화막으로 형성한다.
다음으로, 비트라인마스크(Bit line mask)를 사용하여 층간절연막(38) 상에 라인타입의 제1감광막패턴(39)을 형성하고, 이어서 제1감광막패턴(39)에 대한 프리징(Freezing) 공정을 실시한다. 여기서, 프리징 공정은 제1감광막패턴(39)에 대한 추가적인 노광공정을 진행하더라도 제1감광막패턴(39)이 노광원에 반응하지 않도록하는 일련의 공정을 의미한다.
다음으로, 제1감광막패턴(39)을 식각장벽으로 층간절연막(38)을 소정 두께 식각하여 비트라인 예정지역의 층간절연막(38)을 돌출시킨다.
도 3c 및 도 4c에 도시된 바와 같이, 스토리지콘택플러그마스크(SNC mask)를 사용하여 층간절연막(38) 상에 제2감광막패턴(40)을 형성한다. 이때, 제1감광막패턴(39)은 프리징공정을 통해 제2감광막패턴(40) 형성공정시 그 형태를 유지하기 때문에 제2감광막패턴(40)의 개구부를 제1감광막패턴(39)이 가로지르는 구조를 갖는다. 구체적으로, 제2감광막패턴(40)의 개구부는 인접한 활성영역(33)의 가장자리를 동시에 노출시키는 형태를 갖는데, 제1감광막패턴(39)으로 인하여 각각의 활성영역(33) 가장자리를 노출시키는 형태를 갖게 된다.
도 3d 및 도 4d에 도시된 바와 같이, 제1 및 제2감광막패턴(39, 40)을 식각장벽으로 층간절연막(38)을 식각하여 스토리지노드콘택홀(41)을 형성한다. 이때, 스토리지노드콘택홀(41)은 층간절연막(38)만을 식각하여 형성하기 때문에 측벽이 수직프로파일을 갖도록 형성할 수 있다.
다음으로, 제1 및 제2감광막패턴(39, 40)을 제거한다. 제1감광막패턴(39)을 식각장벽으로 층간절연막(38)을 소정 두께 식각한 이후에 제2감광막패턴(40)을 형성하기 때문에 제1 및 제2감광막패턴(39, 40)이 제거한 이후의 층간절연막(38) 상부면은 단차를 갖는다.
도 3e 및 도 4e에 도시된 바와 같이, 스토리지노드콘택홀(41)을 매립하도록 기판(31) 전면에 스토리지노드콘택플러그용 도전막을 증착한 후에 층간절연막(38)이 노출될때까지 평탄화공정을 실시하여 스토리지노드콘택플러그(42)를 형성한다. 이때, 평탄화공정은 화학적기계적연마법(CMP)을 사용하여 실시할 수 있다.
스토리지노드콘택플러그(42)는 층간절연막(38)의 단차로 인하여 스토리지노드콘택홀(41)에 매립되어 플러그로 작용하는 영역과 층간절연막(38) 상부면 상에 형성되어 후속 공정시 하드마스크로 작용하는 영역으로 구분할 수 있다.
도 3f 및 도 4f에 도시된 바와 같이, 스토리지노드콘택플러그(42)를 식각장벽으로 층간절연막(38)을 식각하여 활성영역(33)의 중앙부에 형성된 랜딩플러그 즉, 하드마스크패턴(34)을 노출시키는 비트라인홀(43)을 형성한다. 이때, 비트라인홀(43)은 매립게이트(201)가 연장된 방향과 직교하는 방향으로 연장된 라인패턴일 수 있다.
여기서, 종래에는 비트라인홀(43)을 형성공정시 서로 다른 물질로 이루어진 스토리지노드콘택플러그용 도전막과 층간절연막(38)을 동시에 식각하기 때문에 비트라인홀(43)의 바텀선폭 감소, 낫오픈 및 랜딩플러그 손상이 발생하였다. 하지만, 본 발명의 일실시예에서는 스토리지노드콘택플러그(42)를 식각장벽으로 층간절연막(38)만을 식각하여 비트라인홀(43)을 형성하기 때문에 상술한 바텀선폭 감소, 낫오픈 및 랜딩플러그 손상을 방지할 수 있다. 또한, 비트라인홀(43)의 측벽이 수직프로파일을 갖도록 형성할 수 있으며, 이를 통해 비트라인홀(43) 내부의 공간이 감소하는 것을 방지할 수 있다. 또한, 비트라인홀(43)을 형성하기 위한 별도의 마스크공정을 필요로하지 않기 때문에 공정을 단순화시킬 수 있다.
도 3g 및 도 4g에 도시된 바와 같이, 비트라인홀(43) 측벽에 비트라인스페이서(46)를 형성한 후에 비트라인홀(43)을 일부 매립하는 비트라인(44)을 형성한다.
여기서, 비트라인홀(43) 형성공정시 내부 공간(또는 체적)이 감소하는 것을 방지함으로써, 비트라인(44)의 저항이 증가하는 것을 방지할 수 있다. 또한, 비트라인홀(43) 형성공정시 랜딩플러그 즉, 하드마스크패턴(34)의 손상을 방지함으로써, 비트라인(44)과 랜딩플러그 사이의 콘택저항이 증가하는 것을 방지할 수 있다.
다음으로, 비트라인(44) 상에 나머지 비트라인홀(43)을 매립하는 실링막(45)을 형성한 이후에 평탄화공정을 실시한다. 이때, 평탄화공정은 화학적기계적연마법을 사용하여 실시할 수 있으며, 스토리지노드콘택홀(41)에 매립되어 플러그로 작용하는 스토리지노드콘택플러그(42)를 제외한 나머지를 제거하는 타겟으로 진행한다. 즉, 평탄화공정을 통해 스토리지노드콘택플러그(42)에서 층간절연막(38) 상부면 상에 형성되어 하드마스크로 작용하는 영역을 제거한다. 이는 후속 스토리지노드 형성공정시 인접한 스토리지노드 사이의 쇼트를 방지하기 위함이다. 이하, 평탄화공정이 완료된 시점에서의 스토리지노드콘택플러그(42)의 도면부호를 '42A'로 변경하여 표기한다.
상술한 본 발명의 일실시예에 따른 반도체 장치 제조방법은 비트라인홀(43)의 바텀선폭 감소 및 낫오픈을 방지함과 동시에 랜딩플러그와 비트라인(44) 사이의 콘택저항 및 비트라인(44)의 저항이 증가하는 것을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
31 : 기판 32 : 소자분리막
33 : 활성영역 34 : 하드마스크패턴
35 : 트렌치 36 : 게이트전극
37, 45 : 실링막 38 : 층간절연막
39 : 제1감광막패턴 40 : 제2감광막패턴
43 : 비트라인홀 44 : 비트라인
46 : 비트라인스페이서 41 : 스토리지노드콘택홀
42, 42A : 스토리지노드콘택플러그

Claims (8)

  1. 기판상에 층간절연막을 형성하는 단계;
    상기 층간절연막 상에 제1감광막패턴을 형성하는 단계;
    상기 제1감광막패턴으로 상기 층간절연막을 소정 두께 식각하는 단계;
    상기 층간절연막 상에 제2감광막패턴을 형성하는 단계;
    상기 제1 및 제2감광막패턴으로 상기 층간절연막을 식각하여 스토리지노드콘택홀을 형성하는 단계;
    상기 스토리지노드콘택홀을 매립하도록 도전막을 형성하는 단계;
    상기 층간절연막이 노출될때까지 평탄화공정을 실시하여 스토리지노드콘택플러그를 형성하는 단계; 및
    상기 스토리지노드콘택플러그를 식각장벽으로 상기 층간절연막을 식각하여 비트라인홀을 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 층간절연막을 형성하기 이전에,
    상기 기판상에 하드마스크패턴을 형성하는 단계;
    상기 하드마스크패턴을 이용하여 복수의 활성영역을 정의하는 소자분리막을 형성하는 단계; 및
    상기 기판에 상기 활성영역과 상기 소자분리막을 동시에 가로지르는 복수개의 매립게이트를 형성하는 단계
    를 더 포함하는 반도체 장치 제조방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제2항에 있어서,
    상기 하드마스크패턴은 도전막으로 형성하는 반도체 장치 제조방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제2감광막패턴을 형성하기 이전에,
    상기 제1감광막패턴에 대한 프리징 공정을 실시하는 단계를 더 포함하는 반도체 장치 제조방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 비트라인홀 측벽에 비트라인스페이서를 형성하는 단계;
    상기 비트라인홀을 일부 매립하는 비트라인을 형성하는 단계;
    나머지 상기 비트라인홀을 매립하는 실링막을 형성하는 단계; 및
    상기 스토리지노드콘택플러그가 상기 스토리지노드콘택홀 내부에만 잔류하도록 평탄화공정을 실시하는 단계
    를 더 포함하는 반도체 장치 제조방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제1항 또는 제5항에 있어서,
    상기 평탄화공정은 화학적기계적연마법을 사용하여 실시하는 반도체 장치 제조방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제1감광막패턴은 비트라인마스크를 사용하여 형성하는 반도체 장치 제조방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제2감광막패턴은 인접한 활성영역 가장자리를 동시에 노출시키는 스토리지노드콘택플러그마스크를 사용하여 형성하는 반도체 장치 제조방법.
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