KR20120038070A - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 스토리지노드콘택플러그와 랜딩플러그 사이의 접촉면적(또는 콘택면적)을 확보할 수 있는 반도체 장치 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판에 형성되어 다수의 활성영역을 정의하는 소자분리막; 상기 기판 상에 형성되어 상기 활성영역 일측 가장자리와 인접한 상기 활성영역의 타측 가장자리를 연결하는 형태를 갖는 랜딩플러그; 상기 랜딩플러그 상에 형성된 스토리지노드콘택플러그; 및 인접한 상기 활성영역 사이의 상기 랜딩플러그 및 상기 스토리지노드콘택플러그를 전기적으로 분리하는 비트라인을 포함한 반도체 장치를 제공한다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 6F2 셀 구조(Cell Architecture)를 갖는 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치의 제조기술이 발달함에 따라 반도체 장치의 크기를 작아지고, 집적도는 급격히 증가하고 있다. 디램(DRAM: Dynamic Random Access Memory)과 같은 메모리 장치의 경우 고집적화가 가속화됨에 따라 셀 구조가 8F2 구조에서 6F2 구조로 변화되고 있는 추세이다. 여기서 F는 디자인 룰에 적용된 최소 선폭을 의미한다.
도 1은 종래기술에 따른 6F2 셀 구조를 갖는 반도체 장치를 도시한 평면도이고, 도 2a 내지 도 2d는 도 1에 도시된 I-I'절취선 및 Ⅱ-Ⅱ'절취선을 따라 도시한 공정단면도이다.
도 1을 참조하여 종래기술에 따른 6F2 셀 구조를 갖는 반도체 장치를 살펴보면, 복수개의 워드라인 즉, 매립게이트(101)와 비트라인(22)이 서로 교차되어 배치되고, 매립게이트(101) 또는 비트라인(22)을 기준으로 소정 각도 기울어진 사선방향으로 활성영역(13)이 배치되어 있다. 활성영역(13)의 중앙부를 비트라인이 가로지르며, 활성영역(13) 양측 가장자리에는 스토리지노드콘택플러그가 연결된다. 이하, 도 2a 내지 도 2d를 참조하여 상술한 배치관계를 갖는 반도체 장치의 구조 및 제조방법에 대하여 구체적으로 설명한다.
도 2a에 도시된 바와 같이, 기판(11) 상에 도전막으로 이루어진 하드마스크패턴(14)을 이용하여 활성영역(13)을 정의하는 소자분리막(12)을 형성한 후에, 활성영역(13)과 소자분리막(12)을 동시에 가로지르는 복수개의 매립게이트(101)를 형성한다. 매립게이트(101)는 기판(11)에 형성된 트렌치(15), 트렌치(15) 표면 상에 형성된 게이트절연막(미도시), 트렌치(15)를 일부를 매립하는 게이트전극(16) 및 게이트전극(16) 상에서 나머지 트렌치(15)를 매립하는 실링막(17)을 포함한다.
매립게이트(101) 형성공정이 완료된 시점에서 활성영역(13)의 기판(11) 상에 잔류하는 하드마스크패턴(14)은 랜딩플러그로 작용한다.
도 2b에 도시된 바와 같이, 기판(11) 전면에 층간절연막(18)을 형성한 후에 층간절연막(18)을 관통하여 활성영역(13) 양측 가장자리에 접하는 스토리지노드콘택플러그용 도전막(19)을 형성한다.
도 2c에 도시된 바와 같이, 층간절연막(18) 및 스토리지노드콘택플러그용 도전막(19)을 선택적으로 식각하여 활성영역(13) 중앙부를 노출시키는 비트라인홀(20)을 형성함과 동시에 스토리지노드콘택플러그(19A)를 형성한다.
도 2d에 도시된 바와 같이, 비트라인홀(20) 측벽에 비트라인스페이서(21)를 형성하고, 비트라인홀(20) 일부를 매립하는 비트라인(22)을 형성한다. 이어서, 비트라인(22) 상에 나머지 비트라인홀(20)을 매립하는 실링막(23)을 형성한다.
종래기술에서는 소자분리막(12) 형성공정시 사용되는 하드마스크패턴(14)이 매립게이트(101) 형성공정 이후에도 잔류하여 랜딩플러그로 작용한다. 이때, 반도체 장치의 집적도가 증가함에 따라 소자분리막(12) 형성공정 및 매립게이트(101) 형성공정에 대한 마진이 감소하여 활성영역(13) 양측 가장자리에 잔류하는 하드마스크패턴(14)의 면적을 확보하기 어려운 문제점이 있다.
상술한 문제점은 종래기술이 스토리지노드콘택플러그(19A) 형성공정시 인접한 활성영역(13) 가장자리에 동시에 접하는 스토리지노드콘택플러그용 도전막(19)을 형성한 후에 이를 비트라인홀(20) 형성공정시 분리하는 방법을 사용하여 스토리지노드콘택플러그(19A)를 형성하기 때문에 비트라인홀(20) 형성공정시 약간의 오정렬이 발생하여도 스토리지노드콘택플러그(19A)와 랜딩플러그가 접촉하지 못하는 문제점을 유발한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 스토리지노드콘택플러그와 랜딩플러그 사이의 접촉면적(또는 콘택면적)을 확보할 수 있는 반도체 장치 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 기판에 형성되어 다수의 활성영역을 정의하는 소자분리막; 상기 기판 상에 형성되어 상기 활성영역 일측 가장자리와 인접한 상기 활성영역의 타측 가장자리를 연결하는 형태를 갖는 랜딩플러그; 상기 랜딩플러그 상에 형성된 스토리지노드콘택플러그; 및 인접한 상기 활성영역 사이의 상기 랜딩플러그 및 상기 스토리지노드콘택플러그를 전기적으로 분리하는 비트라인을 포함한다.
또한, 본 발명의 반도체 장치는 상기 기판에 형성되어 상기 활성영역과 상기 소자분리막을 동시에 가로지르고, 상기 비트라인과 교차하는 다수의 매립게이트를 더 포함할 수 있다.
또한, 본 발명의 반도체 장치는 상기 비트라인과 상기 랜딩플러그 및 상기 스토리지노드콘택플러그 사이에 개재된 비트라인스페이서를 더 포함할 수 있다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명은 기판상에 도전막으로 하드마스크패턴을 형성하는 단계; 상기 하드마스크패턴을 이용하여 상기 기판에 다수의 활성영역을 정의하는 소자분리막을 형성하는 단계; 상기 기판상에 인접한 상기 활성영역의 가장자리 및 상기 활성영역 가장자리 사이의 소자분리막을 오픈하는 감광막패턴을 형성하는 단계; 상기 감광막패턴을 식각장벽으로 상기 소자분리막을 식각하여 홈을 형성하는 단계; 상기 홈을 도전막으로 매립하여 상기 도전막과 상기 하드마스크패턴으로 이루어진 랜딩플러그를 형성하는 단계; 상기 기판 전면에 층간절연막을 형성하는 단계; 상기 층간절연막을 관통하여 상기 랜딩플러그에 접하는 콘택플러그용 도전막을 형성하는 단계; 상기 층간절연막 및 상기 콘택플러그용 도전막을 선택적으로 식각하여 비트라인홀을 형성함과 동시에 스토리지노드콘택플러그를 형성하는 단계; 및 상기 비트라인홀 아래 랜딩플러그를 식각하여 인접한 상기 활성영역를 연결하는 랜딩플러그를 전기적으로 분리시키는 단계를 포함하는 반도체 장치 제조방법을 제공한다.
또한, 본 발명의 반도체 장치 제조방법은 상기 비트라인홀 양측벽에 비트라인스페이서를 형성하는 단계; 상기 비트라인홀을 일부 매립하는 비트라인을 형성하는 단계; 및 나머지 상기 비트라인홀을 매립하는 비트라인하드마스크막을 형성하는 단계를 더 포함할 수 있다.
또한, 본 발명의 반도체 장치 제조방법은 상기 층간절연막을 형성하기 이전에 상기 소자분리막과 상기 활성영역을 동시에 가로지르는 다수의 매립게이트를 형성하는 단계를 더 포함할 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 인접한 활성영역 사이를 연결하는 형태를 갖고, 비트라인에 의하여 전기적으로 분리된 랜딩플러그를 구비함으로서, 반도체 장치의 집적도가 증가하더라도 스토리지노드콘택플러그와 랜딩플러그 사이의 접촉면적(또는 콘택면적)을 확보할 수 있는 효과가 있다.
또한, 본 발명은 매립게이트 형성공정 및 비트라인 형성공정에 대한 마진을 증가시켜 이들 형성공정시 오정렬이 발생하더라도 스토리지노드콘택플러그와 랜딩플러그 사이의 접촉면적(또는 콘택면적)이 감소하는 것을 방지할 수 있는 효과가 있다.
도 1은 종래기술에 따른 6F2 셀 구조를 갖는 반도체 장치를 도시한 평면도.
도 2a 내지 도 2d는 도 1에 도시된 I-I'절취선 및 Ⅱ-Ⅱ'절취선을 따라 도시한 공정단면도.
도 3은 본 발명의 일실시예에 따른 6F2 셀 구조를 갖는 반도체 장치를 도시한 평면도.
도 4는 도 3에 도시된 I-I'절취선 및 Ⅱ-Ⅱ'절취선을 따라 도시한 단면도.
도 5는 종래기술에 따른 랜딩플러그 노출면적과 본 발명의 일실시예에 따른 랜딩플러그 노출면적을 비교하여 도시한 평면도.
도 6a 내지 도 6h는 본 발명의 일실시예에 따른 6F2 셀 구조를 갖는 반도체 장치의 제조방법을 도시한 공정평면도.
도 7a 내지 도 7h는 도 6a 내지 도 6h에 도시된 I-I'절취선 및 Ⅱ-Ⅱ'절취선을 따라 도시한 공정단면도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술할 본 발명은 6F2 셀 구조를 갖는 반도체 장치에서 스토리지노드콘택플러그와 랜딩플러그 사이의 충분한 접촉면적(또는 콘택면적)을 확보할 수 있는 반도체 장치 및 그 제조방법을 제공한다. 이를 위해, 본 발명은 인접한 활성영역 가장자리 사이를 연결하는 형태로 랜딩플러그를 형성하여 스토리지노드콘택플러그가 연결될 랜딩플러그의 면적을 확보하고, 비트라인을 이용하여 인접한 활성영역 사이의 랜딩플러그를 전기적으로 분리시키는 것을 기술 사상으로 한다.
도 3은 본 발명의 일실시예에 따른 6F2 셀 구조를 갖는 반도체 장치를 도시한 평면도이고, 도 4는 도 3에 도시된 I-I'절취선 및 Ⅱ-Ⅱ'절취선을 따라 도시한 단면도이다.
도 3 및 도 4에 도시된 바와 같이, 본 발명의 일실시예에 따른 6F2 셀 구조를 갖는 반도체 장치는 기판(31)에 형성되어 다수의 활성영역(34)을 정의하는 소자분리막(33)이 형성되어 있다. 소자분리막(33)에 의하여 정의된 활성영역(34)은 직사각형 형태를 갖고, 장축이 사선방향으로 연장된 구조로 배치되어 있다.
기판(31)에는 소자분리막(33)과 활성영역(34)을 동시에 가로지르는 다수의 매립게이트(201)가 형성되어 있다. 매립게이트(201)는 기판(31)에 형성된 라인타입의 트렌치(39), 트렌치(39) 표면 상에 형성된 게이트절연막(미도시), 트렌치(39)를 일부 매립하는 게이트전극(41) 및 게이트전극(41) 상에서 나머지 트렌치(39)를 매립하는 실링막(41)을 포함한다.
스토리지노드콘택플러그(44A)는 층간절연막(42)을 관통하여 랜딩플러그(38A)에 접하고, 인접한 스토리지노드콘택플러그(44A)는 비트라인(47)에 의하여 분리되어 있다.
랜딩플러그(38A) 및 스토리지노드콘택플러그(44A)를 분리시키는 비트라인(47)은 층간절연막(42)에 형성되고, 매립게이트(201)와 교차하는 방향으로 연장된 라인타입의 비트라인홀(45)에 매립된 구조를 갖는다. 비트라인(47)은 스토리지노드콘택플러그(44A)와 같이 랜딩플러그(38A)를 통해 활성영역(34)에 연결되지 않고, 비트라인(47)이 활성영역(34)에 직접 연결된 다이렉트 콘택을 갖는다.
비트라인홀(45) 양측벽에는 비트라인스페이서(46)가 형성되어 있고, 비트라인(47)은 비트라인홀(45)을 일부 매립하는 구조를 갖는다. 나머지 비트라인홀(45)에는 비트라인하드마스크막(48)이 매립되어 있다.
활성영역(34) 상에는 랜딩플러그(38A)가 형성되어 있다. 이때, 활성영역(34)의 가장자리에 위치하는 랜딩플러그(38A)는 구조적으로 인접한 활성영역(34) 사이를 연결하는 형태를 갖되, 전기적으로는 비트라인(47)에 의하여 분리되어 있다. 이때, 랜딩플러그(38A)가 인접한 활성영역(34) 사이를 연결하는 구조를 갖되, 비트라인에 의하여 분리됨으로써, 스토리지노드콘택플러그(44A)와 랜딩플러그(38A) 사이의 충분한 접촉면적(또는 콘택면적)을 확보할 수 있다. 이를 도 5를 참조하여 보다 구체적으로 설명한다.
도 5는 종래기술에 따른 랜딩플러그 노출면적과 본 발명의 일실시예에 따른 랜딩플러그 노출면적을 비교하여 도시한 평면도이다. 여기서, 종래기술은 도 1에 도시된 'A' 영역을 확대하여 도시한 평면도이고, 본 발명은 도 3에 도시된 'A' 영역을 확대하여 도시한 평면도이다.
도 5를 참조하여 종래기술과 본 발명의 일실시예에 따른 반도체 장치에서 스토리지노드콘택플러그와 접하는 랜딩플러그(14, 38) 즉, 활성영역의 가장자리 상에 잔류하는 하드마스크패턴이 매립게이트(101, 201) 및 비트라인(22, 47)에 의하여 노출되는 면적을 비교하면, 종래기술에 비하여 본 발명의 일실시예에 따른 반도체 장치에서 보다 넓은 면적이 노출되는 것을 확인할 수 있다. 이는 본 발명의 랜딩플러그가 인접한 활성영역의 가장자리를 서로 연결하는 형태로 활성영역 가장자리 사이의 공간에까지 랜딩플러그를 확장시킴으로써, 종래기술보다 스토리지노드콘택플러그와 접하는 면적을 보다 증가시킬 수 있기 때문이다.
이를 통해, 본 발명은 반도체 장치의 집적도가 증가하더라도 스토리지노드콘택플러그(44A)와 랜딩플러그(38A) 사이의 접촉면적(또는 콘택면적)을 확보할 수 있다. 아울러, 매립게이트(201) 형성공정 및 비트라인(47) 형성공정에 대한 마진을 증가시켜 이들 형성공정시 오정렬이 발생하더라도 스토리지노드콘택플러그(44A)와 랜딩플러그(38A) 사이의 접촉면적(또는 콘택면적)이 감소하는 것을 방지할 수 있다.
도 6a 내지 도 6h는 본 발명의 일실시예에 따른 6F2 셀 구조를 갖는 반도체 장치의 제조방법을 도시한 공정평면도이고, 도 7a 내지 도 7h는 도 6a 내지 도 6h에 도시된 I-I'절취선 및 Ⅱ-Ⅱ'절취선을 따라 도시한 공정단면도이다.
도 6a 및 도 7a에 도시된 바와 같이, 기판(31) 상에 하드마스크패턴(32)을 형성한다. 이때, 하드마스크패턴(32)은 도전막 예컨대, 폴리실리콘막으로 형성할 수 있다.
다음으로, 하드마스크패턴(32)을 식각장벽으로 기판(31)을 식각하여 소자분리를 위한 트렌치를 형성한 후에 트렌치를 절연물질로 매립하여 소자분리막(33)을 형성한다. 이때, 소자분리막(33)이 형성되지 않은 지역이 활성영역(34)으로 정의된다. 여기서, 활성영역(34)은 직사각형 형태를 갖고, 장축이 사선방향으로 연장된 구조로 배치되고, 활성영역(34)의 기판(31) 상에 잔류하는 하드마스크패턴(32)도 직사각형 형태를 갖고, 장축이 사선방향으로 연장된 구조로 배치된다.
도 6b 및 도 7b에 도시된 바와 같이, 기판(31) 상에 인접한 활성영역(34)의 가장자리를 동시에 오픈하는 개구부(35A)를 갖는 감광막패턴(35)을 형성한다. 즉, 감광막패턴(35)의 개구부(35A)는 어느 하나의 활성영역(34) 일측 가장자리와 어느 하나의 활성영역(34)과 인접한 다른 하나의 활성영역(34) 타측 가장자리를 동시에 오픈하는 구조를 갖는다. 이때, 실질적으로는 감광막패턴(35)으로 인해 활성영역(34) 상에 잔류하는 하드마스크패턴(32)이 노출되며, 감광막패턴(35)으로 인해 인접한 활성영역(34) 사이의 소자분리막(33)도 노출된다. 상술한 개구부(35A)를 갖는 감광막패턴(35)은 스토리지노드콘택플러그 형성용 마스크를 사용하여 형성할 수 있다.
도 6c 및 도 7c에 도시된 바와 같이, 감광막패턴(35)을 식각장벽으로 노출된 소자분리막(33)을 식각하여 홈(36)을 형성한다. 이때, 홈(36)의 깊이는 하드마스크패턴(32)의 상부면을 기준으로 하드마스크패턴(32)의 두께와 동일하거나, 또는 더 작게 형성한다.
다음으로, 감광막패턴(32)을 제거한다. 감광막패턴(32)은 애싱(ashing)공정을 통해 제거할 수 있다.
도 6d 및 도 7d에 도시된 바와 같이, 홈(36)을 완전히 매립하도록 기판(31) 전면에 도전막(37)을 증착한 후에 소자분리막(33)이 노출될때까지 평탄화공정을 실시한다. 이때, 도전막(37)은 하드마스크패턴(32)과 동일한 물질로 형성하며, 평탄화공정은 화학적기계적연마법(CMP)을 사용하여 실시할 수 있다. 일례로, 도전막(37)은 폴리실리콘막으로 형성할 수 있다.
홈(36)을 매립하는 도전막(37)은 반도체 장치의 집적도가 증가함에 따라 감소하는 스토리지노드콘택플러그와 랜딩플러그 사이의 접촉면적(또는 콘택면적)을 보상 및 증가시키는 역할을 수행한다.
상술한 공정과정을 통해 하드마스크패턴(32)과 도전막(37)으로 이루어진 랜딩플러그(38)를 형성할 수 있다. 현 단계에서 랜딩플러그(38)는 인접한 활성영역(34) 사이를 지그재그 형태로 연결하는 구조를 갖는다.
도 6e 및 도 7e에 도시된 바와 같이, 기판(31)에 활성영역(34)과 소자분리막(33)을 동시에 가로지르는 복수개의 매립게이트(201)를 형성한다. 매립게이트(201)는 기판(31), 랜딩플러그(38) 및 소자분리막(33)을 선택적으로 식각하여 라인타입의 트렌치(39)를 형성하고, 트렌치(39) 표면 상에 게이트절연막(미도시)을 형성한 다음, 게이트절연막 상에 트렌치(39)를 일부 매립하는 게이트전극(40) 및 게이트전극(40) 상에 나머지 트렌치(39)를 매립하는 실링막(41)을 순차적으로 형성하는 일련의 공정과정을 통해 형성할 수 있다.
도 6f 및 도 7f에 도시된 바와 같이, 매립게이트(201)가 형성된 기판(31) 전면에 층간절연막(42)을 형성한다. 층간절연막(42)은 산화막으로 형성할 수 있다.
다음으로, 층간절연막(42)을 선택적으로 식각하여 랜딩플러그(38)를 노출시키는 스토리지노드콘택홀(43)을 형성한다. 스토리지노드콘택홀(43)은 인접한 활성영역(34)의 일측 가장자리와 타측 가장자리를 동시에 오픈하는 구조를 가질 수 있다. 즉, 층간절연막(42) 상에 도 6b 및 도 7b에 도시된 감광막패턴(35)을 형성하고, 감광막패턴(35)을 식각장벽으로 층간절연막(42)을 식각하여 스토리지노드콘택홀(43)을 형성할 수 있다.
다음으로, 스토리지노드콘택홀(43)을 콘택플러그용 도전막(44)으로 매립한다. 콘택플러그용 도전막(44)으로는 폴리실리콘막 또는 금속성막을 사용할 수 있다.
도 6g 및 도 7g에 도시된 바와 같이, 비트라인 마스크를 사용하여 층간절연막(42) 및 콘택플러그용 도전막(44)을 식각하여 매립게이트(201)와 교차하는 라인타입의 비트라인홀(45)을 형성한다. 이때, 비트라인홀(45)을 형성함으로써, 인접한 활성영역(34) 사이의 콘택플러그용 도전막(44)이 서로 분리되어 스토리지노드콘택플러그(44A)가 형성된다.
다음으로, 인접한 활성영역(34) 사이에 연결된 랜딩플러그(38)를 분리하기 위하여 비트라인홀(45)로 인하여 노출된 랜딩플러그(38)를 소자분리막(33)이 노출될때까지 식각하여 분리시킨다. 이하, 비트라인홀(45)에 의하여 분리된 랜딩플러그(38)의 도면부호를 '38A'로 변경하여 표기한다.
도 6h 및 도 7h에 도시된 바와 같이, 비트라인홀(45) 양측벽에 비트라인스페이서(46)를 형성한다. 비트라인스페이서(46)는 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들이 적층된 적층막으로 형성할 수 있으며, 후속 공정을 통해 형성될 비트라인(47)과 인접한 스토리지노드콘택플러그(44A) 및 랜딩플러그(38A) 사이를 분리하는 역할을 수행한다.
다음으로, 비트라인홀(45)을 일부 매립하는 비트라인(47)을 형성하고, 나머지 비트라인홀(45)을 매립하는 비트라인하드마스크막(48)을 형성한다.
상술한 공정과정을 통해 형성된 반도체 장치는 스토리지노드콘택플러그(44A)를 형성하기 이전에 스토리지노드콘택플러그 형성용 마스크를 사용하여 랜딩플러그(38A)를 확장시킴으로써, 반도체 장치의 집적도가 증가하더라도 스토리지노드콘택플러그(44A)와 랜딩플러그(38A) 사이의 접촉면적(또는 콘택면적)을 확보할 수 있다. 아울러, 매립게이트(201) 형성공정 및 비트라인(47) 형성공정에 대한 마진을 증가시켜 이들 형성공정시 오정렬이 발생하더라도 스토리지노드콘택플러그(44A)와 랜딩플러그(38A) 사이의 접촉면적(또는 콘택면적)이 감소하는 것을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
31 : 기판 32 : 하드마스크패턴
33 : 소자분리막 34 : 활성영역
35 : 감광막패턴 35A : 개구부
36 : 홈 37 : 도전막
38, 38A : 랜딩플러그 39 : 트렌치
40 : 게이트전극 41 : 실링막
42 : 층간절연막 43 : 스토리지노드콘택홀
44 : 콘택플러그용 도전막 45 : 비트라인홀
46 : 비트라인스페이서 44A : 스토리지노드콘택플러그
47 : 비트라인 48 : 비트라인하드마스크막
201 : 매립게이트

Claims (10)

  1. 기판에 형성되어 다수의 활성영역을 정의하는 소자분리막;
    상기 기판 상에 형성되어 상기 활성영역 일측 가장자리와 인접한 상기 활성영역의 타측 가장자리를 연결하는 형태를 갖는 랜딩플러그;
    상기 랜딩플러그 상에 형성된 스토리지노드콘택플러그; 및
    인접한 상기 활성영역 사이의 상기 랜딩플러그 및 상기 스토리지노드콘택플러그를 전기적으로 분리하는 비트라인
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 기판에 형성되어 상기 활성영역과 상기 소자분리막을 동시에 가로지르고, 상기 비트라인과 교차하는 다수의 매립게이트를 더 포함하는 반도체 장치.
  3. 제1항에 있어서,
    상기 비트라인과 상기 랜딩플러그 및 상기 스토리지노드콘택플러그 사이에 개재된 비트라인스페이서를 더 포함하는 반도체 장치.
  4. 제1항에 있어서,
    상기 비트라인은 상기 활성영역과 다이렉트 콘택을 갖는 반도체 장치.
  5. 기판상에 도전막으로 하드마스크패턴을 형성하는 단계;
    상기 하드마스크패턴을 이용하여 상기 기판에 다수의 활성영역을 정의하는 소자분리막을 형성하는 단계;
    상기 기판상에 인접한 상기 활성영역의 가장자리 및 상기 활성영역 가장자리 사이의 소자분리막을 오픈하는 감광막패턴을 형성하는 단계;
    상기 감광막패턴을 식각장벽으로 상기 소자분리막을 식각하여 홈을 형성하는 단계;
    상기 홈을 도전막으로 매립하여 상기 도전막과 상기 하드마스크패턴으로 이루어진 랜딩플러그를 형성하는 단계;
    상기 기판 전면에 층간절연막을 형성하는 단계;
    상기 층간절연막을 관통하여 상기 랜딩플러그에 접하는 콘택플러그용 도전막을 형성하는 단계;
    상기 층간절연막 및 상기 콘택플러그용 도전막을 선택적으로 식각하여 비트라인홀을 형성함과 동시에 스토리지노드콘택플러그를 형성하는 단계; 및
    상기 비트라인홀 아래 랜딩플러그를 식각하여 인접한 상기 활성영역를 연결하는 랜딩플러그를 전기적으로 분리시키는 단계
    를 포함하는 반도체 장치 제조방법.
  6. 제5항에 있어서,
    상기 비트라인홀 양측벽에 비트라인스페이서를 형성하는 단계;
    상기 비트라인홀을 일부 매립하는 비트라인을 형성하는 단계; 및
    나머지 상기 비트라인홀을 매립하는 비트라인하드마스크막을 형성하는 단계
    를 더 포함하는 반도체 장치 제조방법.
  7. 제5항에 있어서,
    상기 층간절연막을 형성하기 이전에 상기 소자분리막과 상기 활성영역을 동시에 가로지르는 다수의 매립게이트를 형성하는 단계를 더 포함하는 반도체 장치 제조방법.
  8. 제5항에 있어서,
    상기 하드마스크패턴 및 상기 도전막은 서로 동일한 물질로 형성하는 반도체 장치 제조방법.
  9. 제5항에 있어서,
    상기 감광막패턴을 형성하는 단계 및 상기 콘택플러그용 도전막을 형성하는 단계는 서로 동일한 마스크를 사용하여 실시하는 반도체 장치 제조방법.
  10. 제5항에 있어서,
    상기 홈을 형성하는 단계는,
    상기 하드마스크패턴의 두께와 동일한 깊이를 갖도록 형성하거나, 또는 더 작은 깊이를 갖도록 형성하는 반도체 장치 제조방법.

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