KR101096166B1 - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 스토리지노드콘택플러그와 활성영역 사이의 콘택마진을 확보할 수 있는 반도체 장치 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계; 상기 기판을 선택적으로 식각하여 상기 활성영역 및 상기 소자분리막을 동시에 가로지르는 제1트렌치를 형성하는 단계; 상기 기판을 선택적으로 식각하여 상기 제1트렌치 아래에 상기 활성영역이 연장된 방향으로 인접한 상기 활성영역 사이를 분리시키는 제2트렌치를 형성하는 단계; 및 상기 제1 및 제2트렌치를 매립하는 게이트전극을 형성하는 단계를 포함하는 반도체 장치 제조방법을 제공하며, 상술한 본 발명에 따르면, 활성영역이 연장된 방향으로 인접한 활성영역 사이를 분리시키기 이전에 게이트를 위한 제1트렌치를 형성함으로써, 게이트 형성공정시 정렬마진이 감소하는 문제점 및 활성영역이 연장된 방향으로 기설정된 길이보다 활성영역의 길이가 짧게 형성되는 문제점을 원천적으로 방지하여 스토리지노드콘택플러그와 활성영역 사이의 콘택마진을 용이하게 확보할 수 있는 효과가 있다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 자기정렬 소자분리(Self-align Isolation)를 이용한 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치의 제조기술이 발달함에 따라 반도체 장치의 크기를 작아지고, 집적도는 급격히 증가하고 있다. 디램(DRAM: Dynamic Random Access Memory)과 같은 반도체 메모리 장치의 경우 고집적화가 가속화됨에 따라 셀 구조가 8F2 구조에서 6F2 구조로 변화되고 있는 추세이다. 여기서 F는 디자인 룰에 적용된 최소 선폭을 의미한다.
도 1a 내지 도 1c, 도 2a 내지 도 2c 및 도 3a 내지 도 3c는 종래기술에 따른 반도체 장치를 도시한 공정도로, 도 1a 내지 도 1c는 평면도, 도 2a 내지 도 2c는 도 1a 내지 도 1c에 도시된 I-I'절취선에 따른 단면도, 도 3a 내지 도 3c는 도 1a 내지 도 1c에 도시된 Ⅱ-Ⅱ'절취선에 따른 단면도이다. 그리고, 도 4a 및 도 4b는 종래기술에 따른 문제점을 나타낸 이미지이다.
도 1a, 도 2a 및 도 3a에 도시된 바와 같이, 기판(11) 상에 사선방향으로 연장된 라인타입(Line type)의 하드마스크패턴(12)을 형성한다.
도 1b, 도 2b 및 도 3b에 도시된 바와 같이, 소자분리 컷마스크(ISO CUT MASK, 101)를 사용하여 하드마스크패턴(12)을 선택적으로 식각한다. 이하, 소자분리 컷마스크를 사용하여 식각된 아일랜드타입(Ireland type)의 하드마스크패턴(12) 도면부호를 '12A'로 변경하여 표기한다.
다음으로, 하드마스크패턴(12A)을 식각장벽으로 기판(11)을 식각하여 소자분리를 위한 트렌치를 형성하고, 트렌치에 절연물질을 매립하여 소자분리막(13)을 형성한다. 이로써, 장축과 단축을 갖는 아일랜드타입의 활성영역(14)이 정의된다.
다음으로, 하드마스크패턴(12A), 활성영역(14)의 기판(11) 및 소자분리막(13)을 선택적으로 식각하여 활성영역(14)과 소자분리막(13)을 동시에 가로지르는 라인타입의 트렌치(15)를 형성한다. 이하, 트렌치(15) 형성공정시 식각된 하드마스크패턴(12A)의 도면부호를 '12B'로 변경하여 표기한다.
다음으로, 트렌치(15) 표면상에 게이트절연막(미도시)을 형성하고, 트렌치(15)를 일부 매립하는 게이트전극(16) 및 나머지 트렌치(15)를 매립하는 실링막을 순차적으로 형성하여 매립게이트를 완성한다.
하지만, 종래기술은 라인타입의 하드마스크패턴(12)을 형성한 이후 소자분리 컷마스크를 사용하여 아일랜드타입의 하드마스크패턴(12A)을 형성하고, 이를 이용하여 활성영역(14)을 형성함에 따라 반도체 장치의 특성 및 신뢰성이 열화되는 문제점이 발생한다.
구체적으로, 아일랜드타입의 하드마스크패턴(12A)은 리닝(Leaning)현상이 빈번하게 발생하는 문제점이 있다(도 4a 참조). 또한, 소자분리 컷마스크를 사용하여 형성된 아일랜드타입의 하드마스크패턴(12A)으로 인해 장축방향으로 활성영역(14)의 크기 및 위치가 미리 정의되기 때문에 매립게이트 형성공정시 정렬마진을 감소시키는 문제점 및 장축방향으로 기설정된 길이보다 활성영역(14) 길이가 짧게 형성되는 문제점이 발생하여 후속 공정을 통해 형성될 스토리지노드콘택플러그(SNC)와 활성영역(14) 사이의 콘택마진이 감소하는 문제점이 있다(도 4b 도면부호 'A' 참조).
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 활성영역을 정의하는 하드마스크패턴의 리닝현상을 방지할 수 있는 반도체 장치 및 그 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 스토리지노드콘택플러그와 활성영역 사이의 콘택마진을 확보할 수 있는 반도체 장치 및 그 제조방법을 제공하는데 다른 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 기판에 형성되어 활성영역을 정의하는 소자분리막; 상기 기판에 형성되어 상기 활성영역과 상기 소자분리막을 동시에 가로지르는 제1트렌치; 상기 제1트렌치 아래 기판에 형성되어 상기 활성영역이 연장된 방향으로 인접한 상기 활성영역 사이를 분리시키는 제2트렌치; 및 상기 제1 및 제2트렌치에 매립된 게이트전극을 포함하는 반도체 장치를 제공한다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명은 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계; 상기 기판을 선택적으로 식각하여 상기 활성영역 및 상기 소자분리막을 동시에 가로지르는 제1트렌치를 형성하는 단계; 상기 기판을 선택적으로 식각하여 상기 제1트렌치 아래에 상기 활성영역이 연장된 방향으로 인접한 상기 활성영역 사이를 분리시키는 제2트렌치를 형성하는 단계; 및 상기 제1 및 제2트렌치를 매립하는 게이트전극을 형성하는 단계를 포함하는 반도체 장치 제조방법을 제공한다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 활성영역이 연장된 방향으로 인접한 활성영역 사이를 분리시키기 이전에 게이트를 위한 제1트렌치를 형성함으로써, 게이트 형성공정시 정렬마진이 감소하는 문제점 및 활성영역이 연장된 방향으로 기설정된 길이보다 활성영역의 길이가 짧게 형성되는 문제점을 원천적으로 방지할 수 있는 효과가 있다. 또한, 후속 공정을 통해 형성될 스토리지노드콘택플러그와 활성영역 사이의 콘택마진을 용이하게 확보할 수 있는 효과가 있다.
도 1a 내지 도 1c는 종래기술에 따른 반도체 장치를 도시한 평면도.
도 2a 내지 도 2c는 도 1a 내지 도 1c에 도시된 I-I'절취선에 따른 단면도.
도 3a 내지 도 3c는 도 1a 내지 도 1c에 도시된 Ⅱ-Ⅱ'절취선에 따른 단면도.
도 4a 및 도 4b는 종래기술에 따른 문제점을 나타낸 이미지.
도 5a 내지 도 5d는 본 발명의 일실시예에 따른 반도체 장치를 도시한 도면.
도 6a 내지 도 6f는 본 발명의 일실시예에 따른 반도체 장치의 제조방법을 도시한 평면도.
도 7a 내지 도 7f는 도 6a 내지 도 6f에 도시된 I-I'절취선을 따라 도시한 단면도.
도 8a 내지 도 8f는 도 6a 내지 도 6f에 도시된 Ⅱ-Ⅱ'절취선을 따라 도시한 단면도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다. 후술할 본 발명은 6F2 셀 구조를 갖는 반도체 장치에서 활성영역을 정의하는 하드마스크패턴의 리닝현상을 방지하고, 스토리지노드콘택플러그와 활성영역 사이의 콘택마진을 확보할 수 있는 반도체 장치 및 그 제조방법을 제공한다. 이를 위해, 본 발명은 어느 한 방향으로 연장된 라인타입으로 활성영역 및 소자분리막을 형성한 다음, 자기정렬 소자분리(Self-align Isolation)를 이용하여 활성영역이 연장된 방향(즉, 장축방향)으로 인접한 활성영역 사이를 분리시키는 것을 기술사상으로 한다.
도 5a 내지 도 5d는 본 발명의 일실시예에 따른 반도체 장치를 도시한 도면으로, 도 5a는 평면도, 도 5b 및 도 5c는 도 5a에 도시된 I-I'절취선을 따라 도시한 단면도, 도 5d는 도 5a에 도시된 Ⅱ-Ⅱ'절취선을 따라 도시한 단면도이다.
도 5a 내지 도 5d에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 장치는 기판(31)에 형성되어 활성영역(34)을 정의하는 소자분리막(33), 기판(31)에 형성되어 활성영역(34)과 소자분리막(33)을 동시에 가로지르는 제1트렌치(37), 제1트렌치(37) 아래 기판(31)에 형성되어 활성영역(34)이 연장된 방향(즉, 제1방향)으로 인접한 활성영역(34) 사이를 전기적으로 분리시키는 제2트렌치(39), 제1 및 제2트렌치(37, 39)에 매립된 게이트전극(41)을 포함한다.
활성영역(34) 및 소자분리막(33)은 제1방향으로 연장된 라인타입의 패턴일 수 있다. 여기서, 활성영역(34) 및 소자분리막(33)은 라인타입의 하드마스크패턴(32A)을 이용하여 형성할 수 있다. 이때, 하드마스크패턴(32A)을 도전막으로 형성한 경우에는 제1트렌치(37)에 의하여 분리된 하드마스크패턴(32A)이 랜딩플러그로 작용할 수 있다.
제1트렌치(37)는 게이트가 형성될 공간을 제공하기 위한 것으로, 제1방향과 소정 각도 기울어져 교차하는 제2방향으로 연장된 라인타입의 패턴일 수 있다(도 5c 참조). 제1트렌치(37)는 활성영역(34)에 형성된 제1패턴(35)과 소자분리막(33)에 형성된 제2패턴(36)을 포함할 수 있다. 이때, 소자분리막(33)의 표면 또는 하드마스크패턴(32A)의 표면을 기준으로 제1패턴(35)의 깊이(H1)는 제2패턴(36)의 깊이(H2)와 동일하거나(H1 = H2), 또는 제2패턴(36)의 깊이(H2)가 제1패턴(35)의 깊이(H1)보다 클 수 있다. 여기서, 제2패턴(36)의 깊이(H2)가 제1패턴(35)의 깊이(H1)보다 큰 경우에는 채널폭방향(즉, 제2방향)으로 활성영역(34)의 측벽이 노출되기 때문에(즉, 채널폭이 증가하기 때문에) 게이트제어력을 향상시킬 수 있는 장점이 있다. 또한, 제1 및 제2패턴(35, 36)은 단면형태가 사각형, 다각형 또는 벌브(Bulb)형태를 가질 수 있다.
제1방향으로 인접한 활성영역(34) 사이를 전기적으로 분리시키는 제2트렌치(39)는 소자분리 컷마스크(ISO CUT MASK, 도 1b의 도면부호 '101' 참조)를 사용하여 형성될 것일 수 있다. 제2트렌치(39)는 제1트렌치(37)와 연결되고, 제1트렌치(37) 아래에 배치된 형태를 가질 수 있다. 제2트렌치(39)는 인접한 활성영역(34) 사이를 효과적으로 분리시키기 위하여 소자분리막(33)의 저면보다 더 낮은 저면을 가질 수 있다.
또한, 본 발명의 일실시예에 따른 반도체 장치는 제2트렌치(39) 아래 기판(31)에 형성되어 다수의 양이온을 포함한 불순물영역(40)을 더 포함할 수 있다. 불순물영역(40)은 제2트렌치(39)와 더불어서 인접한 활성영역(34) 사이를 전기적으로 분리시키는 역할을 수행하는 것으로, 모바일전자를 포획할 수 있는 불순물을 기판(31)에 주입하여 형성된 것일 수 있다. 이때, 모바일전자를 포획할 수 있는 불순물은 기판(31)을 구성하는 물질보다 최외각전자의 갯수가 작은 물질을 의미한다. 일례로, 기판(31)으로 실리콘기판을 사용하는 경우에 불순물영역(40)은 붕소(B) 또는 갈륨(Ga)을 포함할 수 있다.
게이트전극(41)은 도면에 도시된 것처럼 제2트렌치(39)를 완전히 매립하고, 제1트렌치(37)를 일부 매립하는 매립게이트(Buried Gate) 형태를 가질 수 있다. 이 경우에 게이트전극(41) 상에 형성되어 나머지 제1트렌치(37)를 매립하는 실링막(42)을 더 포함할 수 있다. 또한, 게이트전극(41) 제1 및 제2트렌치(37, 39)를 매립하고, 일부가 기판(31) 위로 돌출된 리세스게이트(Recess Gate) 형태를 가질 수도 있다. 그리고, 도면에 도시하지는 않았지만, 기판(31)과 게이트전극(41) 사이에는 게이트절연막(미도시)이 개재되어 있다.
상술한 구조를 갖는 본 발명의 일실시예에 따른 반도체 장치는 라인타입인 활성영역과 소자분리막을 동시에 가로지르는 제1트렌치 아래에 배치된 제2트렌치를 구비하여 인접한 활성영역(34) 사이를 자기정렬 소자분리(Self-align Isolation)시킴으로써, 게이트 형성공정시 정렬마진이 감소하는 문제점 및 활성영역이 연장된 방향으로 기설정된 길이보다 활성영역의 길이가 짧게 형성되는 문제점을 원천적으로 방지할 수 있다. 또한, 스토리지노드콘택플러그와 활성영역 사이의 콘택마진을 용이하게 확보할 수 있다.
도 6a 내지 도 6f, 도 7a 내지 도 7f 및 도 8a 내지 도 8f는 본 발명의 일실시예에 따른 반도체 장치의 제조방법을 도시한 공정도로, 도 6a 내지 도 6f는 평면도, 도 7a 내지 도 7f는 도 6a 내지 도 6f에 도시된 I-I'절취선을 따라 도시한 단면도, 도 8a 내지 도 8f는 도 6a 내지 도 6f에 도시된 Ⅱ-Ⅱ'절취선을 따라 도시한 단면도이다.
도 6a, 도 7a 및 도 8a에 도시된 바와 같이, 기판(31) 상에 제1방향으로 연장된 라인타입(Line type)의 하드마스크패턴(32)을 형성한다. 하드마스크패턴(32)은 도전막 또는 절연막으로 형성할 수 있다. 여기서, 하드마스크패턴(32)을 도전막으로 형성하는 경우에는 소정의 공정이 완료된 이후 잔류하는 하드마스크패턴(32)이 랜딩플러그로 작용한다. 라인타입의 하드마스크패턴(32)은 반도체 장치가 집적화됨에 따라 미세한 활성영역 및 소자분리막을 형성하기 위해 더블패터닝공정(Double Patterning Technology, DPT) 또는 스페이서패터닝공정(Spacer Patterning Technology, SPT)을 사용하여 형성할 수 있다.
다음으로, 하드마스크패턴(32)을 식각장벽으로 기판(31)을 식각하여 소자분리를 위한 트렌치를 형성한 다음, 트렌치에 절연물질을 매립하고, 하드마스크패턴(32)이 노출될때까지 평탄화공정을 실시하여 소자분리막(33)을 형성한다. 이때, 평탄화공정을 화학적기계적연마법(CMP)으로 실시할 수 있다.
여기서, 소자분리막(33)을 형성함에 따라 활성영역(34)이 정의되며, 소자분리막(33) 및 활성영역(34)은 제1방향으로 연장된 라인타입의 하드마스크패턴(32)을 이용하여 형성함에 따라 모두 라인타입의 패턴으로 형성된다. 즉, 종래와 같이 소자분리 컷마스크(ISO CUT MASK)를 사용하지 않고 라인타입의 하드마스크패턴(32)을 사용하여 활성영역(34) 및 소자분리막(33)을 형성함에 따라 하드마스크패턴(32)의 리닝현상을 방지할 수 있다.
도 6b, 도 7b 및 도 8b에 도시된 바와 같이, 하드마스크패턴(32), 활성영역(34) 및 소자분리막(33)을 선택적으로 식각하여 하드마스크패턴(32)이 연장된 방향(즉, 제1방향)과 교차하는 제2방향으로 연장된 라인타입의 제1트렌치(37)를 형성한다. 이때, 제1트렌치(37)는 게이트가 형성될 공간을 제공하는 역할을 수행한다. 이하, 제1트렌치(37)를 형성함에 따라 식각된 하드마스크패턴(32)의 도면부호를 '32A'로 변경하여 표기하며, 하드마스크패턴(32)을 도전막으로 형성한 경우에는 제1트렌치(37)를 형성한 이후에 잔류하는 하드마스크패턴(32A)이 랜딩플러그로 작용한다.
제1트렌치(37)는 활성영역(34)에 형성된 제1패턴(35)과 소자분리막(36)에 형성된 제2패턴(36)을 포함한다. 이때, 소자분리막(33)의 표면 또는 하드마스크패턴(32A)의 표면을 기준으로 제1패턴(35)의 깊이(H1)와 제2패턴(36)의 깊이(H2)는 서로 동일하거나(H1 = H2), 또는 제2패턴(36)의 깊이(H2)가 제1패턴(35)의 깊이(H1)보다 클 수 있다(H2 > H1). 여기서, 제2패턴(36)의 깊이(H2)를 제1패턴(35)의 깊이(H1)보다 크게 형성하는 경우에는 채널폭방향(즉, 제2방향)으로 활성영역(34)의 측벽이 노출되기 때문에(즉, 채널폭이 증가하기 때문에) 게이트제어력을 향상시킬 수 있는 장점이 있다. 또한, 제1 및 제2패턴(35, 36)은 단면형태가 사각형, 다각형 또는 벌브(Bulb)형태를 가질 수 있다.
도 6c, 도 7c 및 도 8c에 도시된 바와 같이, 제1트렌치(37)를 매립하고 기판(31) 전면을 덮도록 감광막을 형성한 다음, 노광 및 현상공정을 실시하여 제1방향(또는 장축방향)으로 인접한 활성영역(34) 사이를 분리시키기 위한 감광막패턴(38)을 형성한다. 이때, 감광막패턴(38)은 소자분리 컷마스크(ISO CUT MASK, 도 1b의 도면부호 '101' 참조)를 사용하여 형성할 수 있다. 따라서, 감광막패턴(38)의 개구부(38A)는 제1트렌치(37) 내 특정 활성영역(34) 및 활성영역(34) 양측에 위치하는 소자분리막(33)을 노출시키는 형태를 갖는다.
도 6d, 도 7d 및 도 8d에 도시된 바와 같이, 감광막패턴(38)을 식각장벽으로 노출된 활성영역(34) 및 소자분리막(33)을 식각하여 제1트렌치(37)와 연결되고, 제1트렌치(37) 아래에 배치되는 제2트렌치(39)를 형성한다. 이때, 제2트렌치(39)는 제1방향으로 인접한 활성영역(34) 사이를 효과적으로 분리시키기 위하여 소자분리막(33)의 저면보다 더 낮은 저면을 갖도록 형성하는 것이 바람직하다.
도 6e, 도 7e 및 도 8e에 도시된 바와 같이, 감광막패턴(38)을 이온주입장벽으로 제2트렌치(39) 아래 기판(31)에 모바일전자(mobile electron)를 포획할 수 있는 불순물을 이온주입하여 불순물영역(40)을 형성한다. 이때, 불순물영역(40)은 제2트렌치(39)와 더불어서 제1방향 및 제2방향으로 인접한 활성영역(34) 사이를 보다 효과적으로 분리시키는 역할을 수행한다.
여기서, 모바일전자를 포획할 수 있는 불순물로는 기판(31)을 구성하는 물질보다 최외각전자(peripheral electron)의 갯수가 작은 물질을 사용할 수 있다. 일례로, 기판(31)으로 최외각전자의 갯수가 4개인 실리콘을 사용하는 경우에는 전자의 이동을 차단하는 불순물로는 최외각전자가 3개 이하인 붕소(B), 갈륨(Ga)등을 사용할 수 있다. 따라서, 불순물영역(40)은 다수의 양이온을 포함하고, 불순물영역(40)의 양이온은 인접한 활성영역(34) 사이를 이동하는 모바일전자를 포획하는 역할을 수행한다.
도 6f, 도 7f 및 도 8f에 도시된 바와 같이, 감광막패턴(38)을 제거하고, 제1 및 제2트렌치(37, 39) 표면상에 게이트절연막(미도시)을 형성한 다음, 제1 및 제2트렌치(37, 39)를 매립하는 게이트전극(41)을 형성한다. 이때, 게이트전극(41)은 도면에 도시된 것과 같이 제2트렌치(39)를 완전히 매립하고 제1트렌치(37)를 일부 매립하는 형태 즉, 매립게이트(Buried gate) 형태로 형성할 수 있다. 또한, 도면에 도시하지는 않았지만, 게이트전극(41)은 제1 및 제2트렌치(37, 39)를 매립하고 일부가 기판(31) 위로 돌출된 형태 즉, 리세스게이트(Recess Gate) 형태로 형성할 수도 있다.
다음으로, 나머지 제1트렌치(37)를 매립하도록 기판(31) 전면에 실링막(42)을 형성한 다음 하드마스크패턴(32A)이 노출될때까지 평탄화공정을 실시한다. 이때, 실링막(42)은 절연막으로 형성할 수 있고, 평탄화공정을 화학적기계적연마법을 사용하여 실시할 수 있다.
상술한 본 발명의 일실시예에 따르면, 제1방향으로 인접한 활성영역(34) 사이를 분리시키기 이전에 게이트를 위한 제1트렌치(37)를 형성함으로써, 게이트 형성공정시 정렬마진이 감소하는 문제점 및 제1방향으로 기설정된 길이보다 활성영역(34)의 길이가 짧게 형성되는 문제점을 원천적으로 방지할 수 있다. 따라서, 후속 공정을 통해 형성될 스토리지노드콘택플러그(SNC)와 활성영역(34) 사이의 콘택마진을 용이하게 확보할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
31 : 기판 32, 32A : 하드마스크패턴
33 : 소자분리막 34 : 활성영역
35 : 제1패턴 36 : 제2패턴
37 : 제1트렌치 38 : 감광막패턴
39 : 제2트렌치 40 : 불순물영역
41 : 게이트전극 42 : 실링막

Claims (27)

  1. 기판에 형성되어 활성영역을 정의하는 소자분리막;
    상기 기판에 형성되어 상기 활성영역과 상기 소자분리막을 동시에 가로지르는 제1트렌치;
    상기 제1트렌치 아래 기판에 형성되어 상기 활성영역이 연장된 방향으로 인접한 상기 활성영역 사이를 분리시키는 제2트렌치; 및
    상기 제1 및 제2트렌치에 매립된 게이트전극
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제2트렌치 아래 기판에 형성되어 다수의 양이온을 포함한 불순물영역을 더 포함하는 반도체 장치.
  3. 제2항에 있어서,
    상기 불순물영역은 상기 기판을 구성하는 물질보다 최외각전자의 갯수가 작은 물질을 포함하는 반도체 장치.
  4. 제1항에 있어서,
    상기 활성영역 상에 형성되고, 상기 제1트렌치에 의하여 분리된 랜딩플러그를 더 포함하는 반도체 장치.
  5. 제1항에 있어서,
    상기 활성영역 및 상기 소자분리막은 사선방향으로 연장된 라인타입의 패턴인 반도체 장치.
  6. 제5항에 있어서,
    상기 제1트렌치를 상기 활성영역 및 상기 소자분리막과 교차하는 방향으로 연장된 라인패턴인 반도체 장치.
  7. 제1항에 있어서,
    상기 제2트렌치의 저면은 상기 소자분리막의 저면보다 더 낮은 반도체 장치.

  8. 제1항에 있어서,
    상기 제1트렌치는,
    상기 활성영역에 형성된 제1패턴; 및
    상기 소자분리막에 형성된 제2패턴
    을 포함하는 반도체 장치.
  9. 제8항에 있어서,
    상기 제1패턴의 깊이는 상기 제2패턴의 깊이와 동일하거나, 또는 상기 제2패턴의 깊이가 상기 제1패턴의 깊이보다 큰 반도체 장치.
  10. 제8항에 있어서,
    상기 제1 및 제2패턴은 사각형, 다각형 또는 벌브형을 갖는 반도체 장치.
  11. 제1항에 있어서,
    상기 게이트전극은 상기 제2트렌치를 완전히 매립하고, 상기 제1트렌치를 일부 매립하는 형태를 갖는 반도체 장치.
  12. 제1항에 있어서,
    상기 게이트전극은 상기 제1 및 제2트렌치를 매립하고, 일부가 상기 기판 위로 돌출된 형태를 갖는 반도체 장치.
  13. 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계;
    상기 기판을 선택적으로 식각하여 상기 활성영역 및 상기 소자분리막을 동시에 가로지르는 제1트렌치를 형성하는 단계;
    상기 기판을 선택적으로 식각하여 상기 제1트렌치 아래에 상기 활성영역이 연장된 방향으로 인접한 상기 활성영역 사이를 분리시키는 제2트렌치를 형성하는 단계; 및
    상기 제1 및 제2트렌치를 매립하는 게이트전극을 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  14. 제13항에 있어서,
    상기 게이트전극을 형성하기 이전에,
    상기 제2트렌치 아래 기판에 다수의 양이온을 포함한 불순물영역을 형성하는 단계를 더 포함하는 반도체 장치 제조방법.
  15. 제14항에 있어서,
    상기 불순물영역을 형성하는 단계는,
    상기 제2트렌치 아래 기판에 모바일전자를 포획할 수 있는 불순물을 이온주입하여 형성하는 반도체 장치 제조방법.
  16. 제15항에 있어서,
    상기 불순물은 상기 기판을 구성하는 물질보다 최외각전자의 갯수가 작은 물질을 포함하는 반도체 장치 제조방법.
  17. 제16항에 있어서,
    상기 기판은 실리콘을 포함하고, 상기 불순물은 붕소 또는 갈륨을 포함하는 반도체 장치 제조방법.
  18. 제13항에 있어서,
    상기 활성영역 및 상기 소자분리막은 사선방향으로 연장된 라인타입으로 형성하는 반도체 장치 제조방법.
  19. 제18항에 있어서,
    상기 활성영역을 정의하는 소자분리막을 형성하는 단계는,
    기판상에 사선방향으로 연장된 라인타입의 하드마스크패턴을 형성하는 단계;
    상기 하드마스크패턴을 식각장벽으로 상기 기판을 식각하여 소자분리를 위한 트렌치를 형성하는 단계; 및
    상기 트렌치에 절연물질을 매립하는 단계
    를 포함하는 반도체 장치 제조방법.
  20. 제18항에 있어서,
    상기 제1트렌치는 상기 활성영역 및 상기 소자분리막과 교차하는 방향으로 연장된 라인타입으로 형성하는 반도체 장치 제조방법.
  21. 제13항에 있어서,
    상기 제2트렌치는 상기 소자분리막의 저면보다 더 낮은 저면을 갖도록 형성하는 반도체 장치 제조방법.

  22. 제13항에 있어서,
    상기 제2트렌치를 형성하는 단계는,
    상기 기판상에 소자분리 컷마스크를 이용하여 감광막패턴을 형성하는 단계; 및
    상기 감광막패턴을 식각장벽으로 상기 기판을 식각하는 단계
    를 포함하는 반도체 장치 제조방법.
  23. 제13항에 있어서,
    상기 제1트렌치를 형성하는 단계는,
    상기 활성영역에 제1패턴을 형성하고, 상기 소자분리막에 제2패턴을 형성하는 반도체 장치 제조방법.
  24. 제23항에 있어서,
    상기 제1트렌치를 형성하는 단계는,
    상기 제1패턴의 깊이와 상기 제2패턴의 깊이가 서로 동일하도록 형성하거나, 또는 상기 제2패턴의 깊이가 상기 제1패턴의 깊이보다 크도록 형성하는 반도체 장치 제조방법.
  25. 제23항에 있어서,
    상기 제1트렌치를 형성하는 단계는,
    상기 제1패턴 및 상기 제2패턴이 사각형, 다각형 또는 벌브형을 갖도록 형성하는 반도체 장치 제조방법.
  26. 제13항에 있어서,
    상기 게이트전극을 형성하는 단계는,
    상기 게이트전극이 상기 제2트렌치를 완전히 매립하고, 상기 제1트렌치를 일부 매립하는 형태로 형성하는 반도체 장치 제조방법.
  27. 제13항에 있어서,
    상기 게이트전극을 형성하는 단계는,
    상기 게이트전극이 상기 제1 및 제2트렌치를 매립하고, 일부가 상기 기판 위로 돌출된 형태로 형성하는 반도체 장치 제조방법.
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