TWI565006B - 記憶元件的製造方法 - Google Patents

Description

記憶元件的製造方法

本發明是有關於一種半導體元件的製造方法，且特別是有關於一種記憶元件的製造方法。

非揮發性記憶體（non-volatile memory）由於可進行多次資料的存入、讀取、抹除等操作，且具有當電源供應中斷時，所儲存的資料不會消失的優點。因此，非揮發性記憶體已成為許多電子產品中必須具備的記憶元件。

隨著半導體元件的尺寸日益縮減，傳統水平式記憶元件的短通道效應（short channel effect）日漸嚴重。此現象將導致記憶元件中第二位元效應（2nd bit effect）以及程式化干擾（program disturbance）的惡化。因此，為了改善上述現象，近年來發展出垂直式記憶元件（vertical memory device），使得在尺寸縮小的同時也可維持相同的通道長度，以避免短通道效應的發生。

然而，由於垂直式記憶元件是將各部件往上堆疊，因此在製造的過程中也相對水平式記憶元件複雜。故如何簡化垂直式記憶元件的製程步驟為當前所需研究的課題。

本發明提供一種記憶元件的製造方法，可簡化垂直式記憶元件的製程步驟，並與現有製程相容。

本發明提供一種記憶元件的製造方法，其包括以下步驟。提供基底，基底包括第一部分與第二部分。於第一部分的基底上形成多數個半導體鰭狀結構。每一半導體鰭狀結構沿著第一方向延伸，且包括第一摻雜區與基體區。第一摻雜區位於基體區上。相鄰兩個半導體鰭狀結構之間具有溝渠。於半導體鰭狀結構的基體區與溝渠底部的基底中形成第二摻雜區，並延伸到第二部分的基底中。

在本發明的一實施例中，其中形成上述半導體鰭狀結構的方法包括以下步驟。在基底上形成摻雜層。圖案化摻雜層與基底，以形成半導體鰭狀結構。

在本發明的一實施例中，更包括以下步驟。在圖案化上述摻雜層與基底之前，在摻雜層上形成硬罩幕層。在硬罩幕層上形成圖案化的罩幕層。以圖案化的罩幕層為罩幕，圖案化硬罩幕層、摻雜層與基底，以形成多數個圖案化的硬罩幕層、第一摻雜區與基體區。

在本發明的一實施例中，其中上述硬罩幕層的材料包括氧化矽、氮化矽、先進圖案化薄膜或其組合。

在本發明的一實施例中，其中形成上述第二摻雜區的方法包括以上述圖案化的硬罩幕層為罩幕，對基底進行離子植入製程，將摻質植入基底中，以形成第二摻雜區。移除上述圖案化的硬罩幕層。

在本發明的一實施例中，其中形成上述半導體鰭狀結構的方法包括以下步驟。在基底上形成堆疊層，上述堆疊層由上而下包括第一摻雜層、基體層與第二摻雜層。圖案化第一摻雜層與基體層，以形成上述半導體鰭狀結構，其中第二摻雜層做為第二摻雜區。

在本發明的一實施例中，記憶元件的製造方法更包括以下步驟。於基底的第二部分中形成多數個隔離結構。於上述隔離結構之間的基底中形成第三摻雜區。上述第三摻雜區與第二摻雜區電性連接。每一第一接觸窗透過第三摻雜區電性連接第二摻雜區。

在本發明的一實施例中，記憶元件的製造方法更包括以下步驟。於基底上形成多數個字元線。每一字元線沿著第二方向延伸，覆蓋各半導體鰭狀結構的部分側壁與部分頂部。第二方向與第一方向不同。於半導體鰭狀結構與字元線之間形成電荷儲存層。於基底的第二部分上形成多數個第一接觸窗，且沿著第一方向排列。每一第一接觸窗電性連接第二摻雜區。於基底的第一部分上形成多數個第二接觸窗。每一第二接觸窗電性連接所對應的第一摻雜區。

在本發明的一實施例中，記憶元件的製造方法更包括在上述第二部分的基底中形成多數個接觸孔。上述接觸孔的底面裸露出第二摻雜區，每一第一接觸窗與每一接觸孔底部的第二摻雜區電性連接。

在本發明的一實施例中，其中上述第二摻雜區連接每一半導體鰭狀結構。

基於上述，本發明提供的記憶元件的製造方法，藉由在半導體鰭狀結構的基體區與溝渠底部的基底中形成第二摻雜區，以使得第二摻雜區連接每一半導體鰭狀結構。同時，將第二摻雜區延伸到第二部分的基底中，使得第一接觸窗電性連接第二摻雜區。如此一來，第一接觸窗可電性連接每一半導體鰭狀結構。上述製造方法可使垂直式記憶元件的內部之間的連接更為容易，不僅大幅簡化垂直式記憶元件的製程步驟，更可簡化記憶元件之間的相對關係以及堆疊結構的架構，維持原有的操作效能，並與現有製程相容。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1為依照本發明的一實施例所繪示的記憶元件的上視示意圖。圖2A至圖2G分別為沿圖1的A-A’線的記憶元件的製造方法的剖面示意圖。

請同時參照圖1以及圖2A，提供基底10。以第一方向D1來看，基底10包括第一部分P1與第二部分P2。第一部分P1例如是記憶元件100的陣列區，第二部分P2例如是陣列的周邊區域。以第二方向D2來看，基底10包括多數個第一區塊B1與多數個第二區塊B2。第一區塊B1與第二區塊B2相互交替。每一第一區塊B1包括兩個第一區R1與一個第二區R2。第二區R2位於第一區塊R1之間。

基底10例如是半導體基底、半導體化合物基底或絕緣體上矽（silicon on insulator, SOI）基底。基底10可經摻雜或未經摻雜。基底10可包括離子植入區域，例如具有P型或N型離子植入區。基底10可包括單層結構或多層結構。基底10中還可包括淺溝渠隔離（shallow trench isolation, STI）結構。在一實施例中，基底10例如是P型矽基底或P型的多晶矽。

接著，在基底10上形成摻雜層12。摻雜層12可為第一導電型，第一導電型例如是N型。形成摻雜層12的方法例如是對基底10進行離子植入製程，以將摻質植入於基底10的表面。摻雜層12的摻質例如是磷或砷，摻雜的劑量例如是1´10¹³ /cm² 至1´10¹⁴ /cm² 。

請參照圖2B，在摻雜層12上形成硬罩幕層19。硬罩幕層19可為單層或多層。硬罩幕層19的材料包括氧化矽、氮化矽、先進圖案化薄膜（advanced patterning film, APF）或其組合。在一實施例中，硬罩幕層19可包括氧化層14、氮化層16以及先進圖案化薄膜層18。形成硬罩幕層19的方法例如是利用化學氣相沈積法在摻雜層12上依序形成氧化層14、氮化層16以及先進圖案化薄膜層18。氧化層14的厚度例如是50至100埃。氮化層16的厚度例如是500至2000埃。先進圖案化薄膜層18的厚度例如是1000至3000埃。在另一實施例中，硬罩幕層19可包括上述三層中的任意兩者。然後，在硬罩幕層19上形成圖案化的罩幕層20。罩幕層20的材料例如是光阻。

請參照圖2C，以圖案化的罩幕層20為罩幕，對硬罩幕層19、摻雜層12與基底10進行蝕刻製程，以形成多數個圖案化的硬罩幕層19a、多數個摻雜區12a、多數個基體區10a與多數個溝渠T。蝕刻製程例如是非等向性蝕刻，如乾式蝕刻法。乾式蝕刻法可以是電漿蝕刻、反應性離子蝕刻等。在一實施例中，圖案化的硬罩幕層19a可包括圖案化的氧化層14a、圖案化的氮化層16a以及圖案化的先進圖案化薄膜層18a。基體區10a可經摻雜或未經摻雜。在一實施例中，基體區10a可為第二導電型，第二導電型例如是P型。基體區10a的摻雜濃度例如是小於摻雜區12a的摻雜濃度。基體區10a的厚度例如是大於摻雜區12a的厚度。基體區10a的厚度例如是30奈米至500奈米。摻雜區12a的厚度例如是20奈米至200奈米。

溝渠T的深度例如是介於1500埃至6000埃之間。在一實施例中，溝渠T的側壁例如是與其底面垂直，以防止後續對溝渠T的底部進行離子植入製程時，將摻質植入於基體區10a中。並且，溝渠T的兩個底角例如是直角、倒角或圓角。在一實施例中，溝渠T的兩個底角例如是倒角或圓角，以使得後續進行離子植入製程時，溝渠T底部的摻質容易擴散。

接著，請參照圖2C與圖2D，移除圖案化的罩幕層20與圖案化的先進圖案化薄膜層18a。移除圖案化的罩幕層20與圖案化的先進圖案化薄膜層18a的方法例如是進行乾式或濕式剝除/蝕刻製程。

之後，以圖案化的氮化層16a為罩幕，對基底10進行離子植入製程，將摻質植入溝渠T1底部的基底10中，以形成摻雜區11。摻雜區11可為第一導電型，第一導電型例如是N型。摻雜區11的摻質例如是磷或砷，摻雜的劑量例如是1´10¹³ /cm² 至1´10¹⁴ /cm² 。摻雜區11與摻雜區12a的摻雜濃度可相同或不相同。在一實施例中，由於位於摻雜區12a上方的圖案化的氮化層16a可阻擋（Block）離子植入形成摻雜區11時同時植入摻雜區12a，因此可分別調整摻雜區11與摻雜區12a的摻雜濃度。

值得注意的是，在一實施例中，由於上述溝渠T1的底角為倒角或圓角，如此一來使得植入摻雜區11的摻質擴散範圍較廣，進而擴散至基體區10a底部的基底10中，以於基體區10a與溝渠T1底部的基底10中形成摻雜區11。在另一實施例中，可在進行離子植入製程之後，再對基底10進行熱回火製程，以使植入的摻質擴散至基體區10a底部的基底10中。在又一實施例中，摻雜區11可延伸到第二部分P2的基底10中。

請同時參照圖1及圖2E，移除圖案化的氧化層14a及圖案化的氮化層16a，以於第一部分P1的基底10上形成多數個半導體鰭狀結構40。每一半導體鰭狀結構40沿著第一方向D1延伸，且包括摻雜區12a與基體區10a。摻雜區12a位於基體區10a上。相鄰兩個半導體鰭狀結構40之間具有溝渠T2。摻雜區11/基體區10a/摻雜區12a例如是做為源極/基體/汲極。值得一提的是，由於摻雜區11位於半導體鰭狀結構40的基體區10a與溝渠T2底部的基底10中，故摻雜區11可連接每一半導體鰭狀結構40。當摻雜區11做為源極時，每一半導體鰭狀結構40的源極可彼此電性連接。在本發明的一實施例中，也可省略移除圖案化的氧化層14a及圖案化的氮化層16a的步驟。

圖5A至圖5B是依照本發明的又一實施例所繪示的記憶元件的部分構件的製造方法的剖面示意圖。圖6A至圖6B是依照本發明的再一實施例所繪示的記憶元件的部分構件的製造方法的剖面示意圖。

在本發明的又一實施例中，上述半導體鰭狀結構40如圖5B所示之半導體鰭狀結構42。請參照圖5A，半導體鰭狀結構40的形成方法例如是在基底10上形成堆疊層50。堆疊層50由下而上包括摻雜層52、基體層54與摻雜層56。上述摻雜層52、基體層54與摻雜層56可分別利用化學氣相沈積法形成。之後，請參照圖5B，進行微影與蝕刻製程，圖案化基體層54與摻雜層56，以形成半導體鰭狀結構42。每一半導體鰭狀結構42包括基體區54a與摻雜區56a。上述摻雜層52又可稱為摻雜區。摻雜層（摻雜區）52/基體區54a/摻雜區56a例如是做為源極/基體/汲極。值得一提的是，由於上述摻雜層52並未進行圖案化的步驟，故做為源極時，每一半導體鰭狀結構42的源極可彼此電性連接。

在本發明的再一實施例中，上述半導體鰭狀結構40如圖6B所示之半導體鰭狀結構44。請參照圖6A，半導體鰭狀結構44的形成方法例如是先在基底10上形成堆疊層60。堆疊層60由下而上包括摻雜層52、阻障層62、基體層54、阻障層64與摻雜層56。阻障層62與阻障層64的厚度應能夠阻擋摻雜層52、基體層54以及摻雜層56中摻質的擴散，並且能夠使電荷載子（例如是電子或電洞）容易穿隧。在一實施例中，阻障層62與阻障層64的材料包括氧化物、氮化物、氮氧化物或其組合。形成阻障層62與阻障層64的方法例如是化學氣相沈積法。之後，請參照圖6B，圖案化阻障層62、基體層54、阻障層64與摻雜層56，以形成半導體鰭狀結構44。半導體鰭狀結構44相較於半導體鰭狀結構42更包括圖案化的阻障層62a以及圖案化的阻障層64a。

請參照圖2F，在形成半導體鰭狀結構40（或半導體鰭狀結構42或44）之後，於基底10上形成電荷儲存層22。電荷儲存層22沿著半導體鰭狀結構40的頂面與側面共形地形成。由於電荷儲存層22位於半導體鰭狀結構40的頂面與側面，因此，電荷儲存層22不僅具有電荷儲存功用，亦具有將摻雜區11、摻雜區12a與後續製程中形成的字元線24（如圖2G所示）電性隔離的作用。在一實施例中，電荷儲存層22例如是由氧化層/氮化層/氧化層（Oxide-Nitride-Oxide, ONO）所構成的複合層，此複合層可為三層或更多層。電荷儲存層22的材料包括氧化矽、氮化矽或其組合。電荷儲存層22的形成方法例如是化學氣相沈積法或熱氧化法等。

請同時參照圖1以及圖2G，在電荷儲存層22上形成字元線24。字元線24的材料例如是N+摻雜多晶矽、P+摻雜多晶矽、金屬材料或其組合。每一字元線24沿著第二方向D2延伸，覆蓋各半導體鰭狀結構40的部分側壁與部分頂部。也就是說，上述電荷儲存層22位於半導體鰭狀結構40與字元線24之間。字元線24例如是做為控制閘極。上述第一方向D1與第二方向D2不同。在一示範實施例中，第一方向D1與第二方向D2實質上垂直。

圖3為依照本發明的一實施例所繪示沿圖1的B-B’線的剖面示意圖。圖4為依照本發明的另一實施例所繪示沿圖1的B-B’線的剖面示意圖。

請參照圖3，在形成字元線24之後，於基底10上形成介電層26。然後，利用微影與蝕刻製程，移除部分介電層26以及部分電荷儲存層22，以在第二部分P2的基底10中形成多數個接觸孔32a。同時，於第一部分P1的基底10中形成多數個接觸孔34a。每一接觸孔32a的底面裸露出摻雜區11。每一接觸孔34a的底面裸露出半導體鰭狀結構40的摻雜區12a。

之後，於接觸孔32a與接觸孔34a中分別形成第一接觸窗32與第二接觸窗34。第一接觸窗32位於基底10的第二部分P2上，且沿著第一方向D1排列，每一第一接觸窗32與每一接觸孔32a底部的摻雜區11電性連接。第二接觸窗34位於基底10的第一部分P1上，每一第二接觸窗34電性連接所對應的摻雜區12a。第一接觸窗32與第二接觸窗34的形成方法例如是先在基底10上形成導體材料層。導體材料層例如是鎢、鋁、銅或其合金。導體材料層的形成方法可以是物理氣相沈積法，例如是濺鍍法。之後，再以化學機械研磨法或是回蝕刻法移除接觸孔32a與接觸孔34a以外的導體材料層。

請參照圖4，在另一實施例中，在形成上述介電層26之前，可在基底10的第二部分P2中形成多數個隔離結構28。隔離結構28例如是淺溝渠隔離區（shallow trench isolation, STI）。接著，於隔離結構28之間的基底10中形成摻雜區13。摻雜區13位於摻雜區11上方，且摻雜區13與摻雜區11電性連接。在一實施例中，摻雜區11、摻雜區12a與摻雜區13皆為第一導電型，例如是N型。摻雜區13的摻質例如是磷或砷，摻雜的劑量例如是1´10¹³ /cm² 至1´10¹⁴ /cm² 。

其後，在第二部分P2的基底10上方形成介電層30。然後，再形成介電層26、第一接觸窗32與第二接觸窗34。形成介電層26、第一接觸窗32與第二接觸窗34的方法如上述，於此不再加以贅述。值得注意的是，在此實施例中，由於每一接觸孔32a的底面與摻雜區13接觸，而摻雜區13位於摻雜區11上方，故每一第一接觸窗32可透過摻雜區13電性連接摻雜區11。

值得一提的是，由於摻雜區11可連接每一半導體鰭狀結構40。故當摻雜區11做為源極時，每一半導體鰭狀結構40的源極可彼此電性連接。並且，由於第一接觸窗32電性連接摻雜區11，故第一接觸窗32可電性連接每一半導體鰭狀結構40中的源極。

在一實施例中，後續的製程可包括於第一接觸窗32與第二接觸窗34上方形成導線，以使得摻雜區11與摻雜區12a藉由導線電性連接至外部構件。然而，本發明不以此為限。

綜上所述，本發明藉由在半導體鰭狀結構的基體區與溝渠底部的基底中形成摻雜區，以使得摻雜區連接每一半導體鰭狀結構。同時，將摻雜區延伸到第二部分的基底中，使得第一接觸窗電性連接摻雜區。如此一來，第一接觸窗可電性連接每一半導體鰭狀結構。上述製造方法可使垂直式的記憶元件內部之間的連接更為容易，不僅大幅簡化垂直式記憶元件的製程步驟，更可簡化記憶元件之間的相對關係以及堆疊結構的架構，維持原有的操作效能，並與現有製程相容。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10‧‧‧基底
10a、54a‧‧‧基體區
11、12a、13、52a、56a‧‧‧摻雜區
12、52、56‧‧‧摻雜層
14‧‧‧氧化層
14a‧‧‧圖案化的氧化層
16‧‧‧氮化層
16a‧‧‧圖案化的氮化層
18‧‧‧先進圖案化薄膜層
18a‧‧‧圖案化的先進圖案化薄膜層
19‧‧‧硬罩幕層
19a‧‧‧圖案化的硬罩幕層
20‧‧‧罩幕層
22‧‧‧電荷儲存層
24‧‧‧字元線
26‧‧‧介電層
28‧‧‧隔離結構
30‧‧‧介電層
32、34‧‧‧接觸窗
32a、34a‧‧‧接觸孔
40、42、44‧‧‧半導體鰭狀結構
50、60‧‧‧堆疊層
54‧‧‧基體層
62、64‧‧‧阻障層
62a、64a‧‧‧圖案化的阻障層
100‧‧‧記憶元件
B1、B2‧‧‧區塊
D1、D2‧‧‧方向
P1、P2‧‧‧部分
R1、R2‧‧‧區
T、T1、T2‧‧‧溝渠

圖1為依照本發明的一實施例所繪示的記憶元件的上視示意圖。 圖2A至圖2G分別為沿圖1的A-A’線的記憶元件的製造方法的剖面示意圖。 圖3為依照本發明的一實施例所繪示沿圖1的B-B’線的剖面示意圖。 圖4為依照本發明的另一實施例所繪示沿圖1的B-B’線的剖面示意圖。 圖5A至圖5B是依照本發明的又一實施例所繪示的記憶元件的部分構件的製造方法的剖面示意圖。 圖6A至圖6B是依照本發明的再一實施例所繪示的記憶元件的部分構件的製造方法的剖面示意圖。

10‧‧‧基底

10a‧‧‧基體區

11、12a‧‧‧摻雜區

22‧‧‧電荷儲存層

26‧‧‧介電層

32、34‧‧‧接觸窗

32a、34a‧‧‧接觸孔

40‧‧‧半導體鰭狀結構

P1、P2‧‧‧部分

Claims (10)

1. 一種記憶元件的製造方法，包括： 提供一基底，該基底包括一第一部分與一第二部分； 形成多數個半導體鰭狀結構，於該第一部分的該基底上，每一半導體鰭狀結構沿著一第一方向延伸，且包括一第一摻雜區與一基體區，該第一摻雜區位於該基體區上，其中相鄰兩個半導體鰭狀結構之間具有一溝渠；以及 形成一第二摻雜區，於該些半導體鰭狀結構的該些基體區與該些溝渠底部的該基底中，並延伸到該第二部分的該基底中。
2. 如申請專利範圍第1項所述的記憶元件的製造方法，其中形成該些半導體鰭狀結構的方法包括： 在該基底上形成一摻雜層；以及 圖案化該摻雜層與該基底，以形成該些半導體鰭狀結構。
3. 如申請專利範圍第2項所述的記憶元件的製造方法，更包括： 在圖案化該摻雜層與該基底之前，在該摻雜層上形成一硬罩幕層，並在該硬罩幕層上形成一圖案化的罩幕層；以及 以該圖案化的罩幕層為罩幕，圖案化該硬罩幕層、該摻雜層與該基底，以形成多數個圖案化的硬罩幕層、該些第一摻雜區與該些基體區。
4. 如申請專利範圍第3項所述的記憶元件的製造方法，其中該硬罩幕層的材料包括氧化矽、氮化矽、先進圖案化薄膜或其組合。
5. 如申請專利範圍第3項所述的記憶元件的製造方法，其中形成該第二摻雜區的方法包括： 以該些圖案化的硬罩幕層為罩幕，對該基底進行一離子植入製程，將摻質植入該基底中，以形成該第二摻雜區；以及移除該些圖案化的硬罩幕層。
6. 如申請專利範圍第1項所述的記憶元件的製造方法，其中形成該些半導體鰭狀結構的方法包括： 在該基底上形成一堆疊層，該堆疊層由上而下包括一第一摻雜層、一基體層與一第二摻雜層；以及 圖案化該第一摻雜層與該基體層，以形成該些半導體鰭狀結構，其中該第二摻雜層做為該第二摻雜區。
7. 如申請專利範圍第1項所述的記憶元件的製造方法，更包括： 形成多數個字元線，於該基底上，每一字元線沿著一第二方向延伸，覆蓋各該些半導體鰭狀結構的部分側壁與部分頂部，該第二方向與該第一方向不同； 形成一電荷儲存層，於該些半導體鰭狀結構與該些字元線之間； 形成多數個第一接觸窗，於該基底的該第二部分上，且沿著該第一方向排列，每一第一接觸窗電性連接該第二摻雜區；以及 形成多數個第二接觸窗，於該基底的該第一部分上，每一第二接觸窗電性連接所對應的該第一摻雜區。
8. 如申請專利範圍第7項所述的記憶元件的製造方法，更包括： 形成多數個隔離結構，於該基底的該第二部分中；以及 形成一第三摻雜區，於該些隔離結構之間的該基底中，該第三摻雜區與該第二摻雜區電性連接， 其中每一第一接觸窗透過該第三摻雜區電性連接該第二摻雜區。
9. 如申請專利範圍第7項所述的記憶元件的製造方法，更包括在該第二部分的該基底中形成多數個接觸孔，每一接觸孔的底面裸露出該第二摻雜區，每一第一接觸窗與對應的接觸孔底部的該第二摻雜區電性連接。
10. 如申請專利範圍第1項所述的記憶元件的製造方法，其中該第二摻雜區連接每一半導體鰭狀結構。