TW201431092A - 半導體元件及其製造方法 - Google Patents

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Shigenobu Maeda
Tsukasa Matsuda
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Abstract

本發明提供一種半導體元件。此半導體元件包括配置於基板上的第一鰭片、形成於此基板上且與此第一鰭片相交的第一閘極電極、配置於此第一鰭片上並位於此第一閘極電極的兩側的第一高位源/汲極，以及配置於前述第一高位源/汲極的上表面以及側壁的第一金屬合金層。

Description

半導體元件及其製造方法 【相關申請案】
本案主張於2013年1月24號對韓國智慧財產局(KIPO)所提出的韓國專利申請案第10-2013-0008118號的優先權，其整體內容以引用方式併入本文。
本發明是有關於一種半導體裝置及其製造方法。
一種使用多閘極式電晶體以增加半導體元件密度的微縮技術已被提出，其中一半導體鰭片形成於一基板上而一閘極則形成於此半導體鰭片的表面。
在此多閘極式電晶體中使用三維通道，此三維通道可促進半導體元件的微縮。另外，即使不增加多閘極式電晶體的閘極長度，電流控制能力亦能得以改善。此外，汲極電壓影響通道區域的電位之短通道效應(short channel effect,SCE)可有效地被抑制。
本發明概念提供一種半導體元件，其可減少操作電流消耗。
本發明概念還提供一種減少操作電流消耗的半導體元件的製造方法。
本發明概念的目的並不限於此，而本發明其他的目的則將在下述實施例中描述或是在下述實施例中為顯而易見的。
根據本發明概念的一個態樣，提供一種半導體元件，其包括配置於一基板上的一第一鰭片、形成於此基板上且與此第一鰭片相交的一第一閘極電極、配置於此第一鰭片上並位於此第一閘極電極的一側的一第一高位源/汲極，以及配置於前述第一高位源/汲極的上表面以及側壁的一第一金屬合金層。
根據本發明概念的另一態樣，提供一種半導體元件，其包括配置於一基板上的一第一鰭片、形成於此基板上且與此第一鰭片相交的一第一閘極電極、配置於此第一鰭片上並位於此第一閘極電極的一側的一第一高位源/汲極、位於第一高位源/汲極上且位於第一鰭片的相對側的一接觸窗，以及延著前述第一高位源/汲極的外圍配置並直接接觸第一鰭片與接觸窗的一第一金屬合金層。
根據本發明概念的另一態樣，提供一種半導體元件，此半導體元件包括配置於一基板上的多個第一鰭片、形成於此基板上且與此些第一鰭片相交的一第一閘極電極、分別形成於此些第一鰭片上並在此第一閘極電極的兩側的多個第一高位源/汲極、分別形成於此些第一高位源/汲極的上表面以及側壁的多個第一金屬合金層、同時暴露此些第一金屬合金層的部份的一接觸孔，以及將接觸孔填滿的一接觸窗。
根據本發明概念的另一態樣，提供一種半導體元件，其包括具有一第一區域以及一第二區域的一基板、一第一鰭片型電晶體以及一第二 鰭片型電晶體。其中，前述第一鰭片型電晶體位於第一區域中並包括一第一鰭片、形成於基板上且與第一鰭片相交的一第一閘極電極、配置於第一鰭片上並位於第一閘極電極的兩側的一第一高位源/汲極，以及配置於前述第一高位源/汲極的上表面以及側壁的一第一金屬合金層。除此之外，前述第二鰭片型電晶體位於第二區域中並包括一第二鰭片、形成於基板上且與第二鰭片相交的一第二閘極電極、配置於第二鰭片上並位於第二閘極電極的兩側的一第二高位源/汲極，以及配置於前述第二高位源/汲極的上表面且不形成在此第二高位源/汲極的側壁上的一第二金屬合金層。
根據本發明概念的另一態樣，提供一半導體元件，其包括配置於一基板上的一鰭片、配置於基板以及鰭片上的一閘極電極、配置於鰭片上並位於閘極電極的一側的一高位源/汲極、位於高位源/汲極上且位於鰭片的相對側的一接觸窗，以及配置於高位源/汲極的外表面以作為鰭片與接觸窗之間的主要電性路徑的一金屬合金層。
1-7‧‧‧半導體元件
100‧‧‧基板
110‧‧‧元件隔離膜
121‧‧‧溝渠
141‧‧‧第一虛擬閘極絕緣薄膜
143‧‧‧第一虛擬閘極電極
145‧‧‧第一閘極絕緣薄膜
147‧‧‧第一閘極電極
151‧‧‧第一間隔物
152‧‧‧第二間隔物
161、161-1、161-2、161-3‧‧‧第一高位源/汲極
161a‧‧‧側壁
161b‧‧‧上表面
161c‧‧‧下表面
161d‧‧‧第一部份
161e‧‧‧第二部份
162、162-1、162-2、162-3‧‧‧第一金屬合金層
162a‧‧‧接觸表面
162b‧‧‧無接觸表面
171‧‧‧第一層間絕緣薄膜
172‧‧‧第二層間絕緣薄膜
179a、179b‧‧‧空氣間隙
181‧‧‧接觸窗
181a‧‧‧接觸孔
198‧‧‧金屬層
199、199-1、199-2、199-3‧‧‧凹陷
200‧‧‧基板
210‧‧‧元件隔離膜
241‧‧‧第二虛擬閘極絕緣薄膜
243‧‧‧第二虛擬閘極電極
245‧‧‧第二閘極絕緣薄膜
247‧‧‧第二閘極電極
251‧‧‧第三間隔物
252‧‧‧第四間隔物
261-1、261-2、261-3‧‧‧第二高位源/汲極
262-1、262-2、262-3‧‧‧第二金屬合金層
265‧‧‧側壁絕緣薄膜
271‧‧‧第三層間絕緣薄膜
272‧‧‧第四層間絕緣薄膜
279a、279b‧‧‧空氣間隙
281‧‧‧接觸窗
281a‧‧‧接觸孔
311‧‧‧輸入/輸出墊
313‧‧‧ESD
315‧‧‧內部電路
1100‧‧‧電子系統
1110‧‧‧控制器
1120‧‧‧輸入/輸出元件
1130‧‧‧記憶體元件
1140‧‧‧界面
1150‧‧‧匯流排
1161‧‧‧高位源/汲極
1162‧‧‧金屬合金層
1171‧‧‧第一層間絕緣薄膜
1172‧‧‧第二層間絕緣薄膜
1181‧‧‧接觸窗
2100‧‧‧基板
2103、2104、2104a‧‧‧遮罩圖案
2110‧‧‧元件隔離膜
2161-1、2161-2、2161-3‧‧‧第三高位源/汲極
262-1、2162-2、2162-3‧‧‧第三金屬合金層
2171‧‧‧第一層間絕緣薄膜
2172‧‧‧第二層間絕緣薄膜
2179a、2179b‧‧‧空氣間隙
2181‧‧‧第三接觸窗
2181a‧‧‧第三接觸孔
2204、2204a‧‧‧遮罩薄膜
F1、F11、F12、F13‧‧‧第一鰭片
F21、F22、F23‧‧‧第二鰭片
I1、I2‧‧‧電流
I‧‧‧第一區域
II‧‧‧第二區域
III‧‧‧第三區域
MG1‧‧‧第一金屬層
MG2‧‧‧第二金屬層
MG11、MG12、MG21、MG22‧‧‧金屬層
X1‧‧‧第一方向
X2‧‧‧第四方向
Y1‧‧‧第二方向
Y2‧‧‧第五方向
Z1‧‧‧第三方向
下文將參考如下所附圖式並詳細敘述本發明概念的具體實施例，使得本發明概念的前述和其他特徵更顯而易見：圖1是依照本發明概念的第一實施例的一種半導體元件的透視示意圖。
圖2、3和4是圖1的半導體元件分別沿線A-A、B-B以及C-C的剖視示意圖。
圖5是一組比較本發明第一實施例的半導體元件以及先前技術元件的剖視示意圖。
圖6是依照本發明概念的第二實施例的一種半導體元件的剖視 示意圖。
圖7是依照本發明概念的第三實施例的一種半導體元件的剖視示意圖。
圖8是依照本發明概念的第四實施例的一種半導體元件的剖視示意圖。
圖9是沿圖8的線C-C的剖視示意圖。
圖10是依照本發明概念的第五實施例的一種半導體元件的剖視示意圖。
圖11是依照本發明概念的第六實施例的一種半導體元件的剖視示意圖。
圖12、13和14是圖11的半導體元件分別沿線A-A、B-B以及C-C的剖視示意圖。
圖15是依照本發明概念的第七實施例的一種半導體元件的剖視示意圖。
圖16是繪示圖15的半導體元件的第三區域III的範例方塊圖。
圖17至28是依照本發明概念的第一實施例的半導體元件的製造方法的中間步驟示意圖。
圖29至35是依照本發明概念的第六實施例的半導體元件的製造方法的中間步驟示意圖。
圖36是一種電子系統的方塊圖，該電子系統包括依照本發明概念的一些實施例的半導體元件。
圖37及38繪示可使用依照本發明概念的一些實施例的半導體元件的範例半導體系統。
以下將參考繪示本發明概念的範例實施例的隨附圖式更加完整地敘述本發明的概念。然而，本發明概念可以不同的方式實現，且不應解釋為受限於此處提出的實施例。當然，這些實施例的提供是為了使揭露內容詳盡與完備，並全面傳遞本發明概念的範圍給本技術領域中具有通常知識者。說明書中相同的元件符號代表相同的元件。在圖式中，為了清楚起見，各層的厚度以及各區的大小可能會被誇大。
應當被理解的是，當一層被稱為在另一層或基板「上」，所述層可直接在所述另一層或基板上，或也可存在介入層。相反來說，當一元件被稱為「直接」在另一元件「上」時，不存在介入元件。
空間相對術語，諸如「底下」、「下方」、「下面」、「上方」、「上面」以及類似術語，在本案中為了便於描述圖中所示的一元件或特徵與另一元件或特徵的關係而使用。應當被理解的是，除了圖中所示的方位外，空間相對術語意圖包括裝置在使用或者操作時的不同方位。例如說，如果反轉圖中的裝置，則描述為位於其他元件或特徵「底下」或「下方」的元件將位於上述其他元件或特徵的「上方」。因此，示範性術語「下方」可包含上方和下方兩個方位。元件可按其他方式定向(旋轉90度或處於其他定向)，且對本文所使用之空間相對描述應相應地作出解釋。
除非本文中另有指示或明顯與上下文相抵觸，否則在描述本發明一般概念的上下文中(尤其在隨附申請專利範圍的上下文中)的術語「一」及「該」以及類似術語的使用應理解為涵蓋單數形式與複數形式兩者。除非另有注明，否則術語「包括」、「具有」、「包含」以及「含有」應解釋為開放式術語(亦即，意謂「包含但不限於」)。
應當被理解的是，儘管術語第一、第二等可在本文中用以描述 各種元件，但此等元件不應受此等術語限制。此等術語僅用以區分不同元件。因此，舉例來說，以下所述的第一元件、第一構件或是第一部分亦可以被稱為第二元件、第二構件或是第二部分而不會悖離本發明概念的教示。
圖1是依照本發明概念第一實施例的半導體元件1的透視示意圖。圖2、3和4是圖1的半導體元件分別沿線A-A、B-B以及C-C的剖視示意圖。圖5是一組比較本發明第一實施例的半導體元件以及先前技術元件的剖視示意圖。為了提供半導體元件1更完整的示意圖，第一以及第二層間絕緣薄膜171與172並未繪示於圖1，但繪示於圖2至5。
首先，請參照圖1至圖4，依照本發明概念的第一實施例的半導體元件1可以包括基板100、第一鰭片F1、第一閘極電極147、第一高位源/汲極161、第一金屬合金層162、第一接觸窗181、第一層間絕緣薄膜171、第二層間絕緣薄膜172以及相似構件。
基板100可由例如一個或一個以上的選自由矽(Si)、鍺(Ge)、矽鍺(SiGe)、磷化鎵(GaP)、砷化鎵(GaAs)、碳化矽(SiC)、矽鍺碳(SiGeC)、砷化銦(InAs)以及磷化銦(InP)所組成之族群的半導體材料所製成。此外，也可使用絕緣體上矽(silicon-on-insulator,SOI)基板。
第一鰭片F1可沿著第二方向Y1延伸。第一鰭片F1可為基板100的一部分，及/或可包括由基板100生長的磊晶層。元件隔離膜110可覆蓋在第一鰭片F1的側表面。
第一閘極電極147可形成在第一鰭片F1上以與第一鰭片F1相交。第一閘極電極147可沿著第一方向X1延伸。
第一閘極電極147可包括金屬層MG1與MG2。如圖所示，第一閘極電極147可藉由堆疊兩層或更多層金屬層MG1與MG2而形成。第 一金屬層MG1適於調整功函數(work function)，且第二金屬層MG2適於填滿由第一金屬層MG1所形成的空間。舉例而言，第一金屬層MG1可包括氮化鈦(TiN)、氮化鉭(TaN)、碳化鈦(TiC)與碳化鉭(TaC)其中至少一種。另外，第二金屬層MG2可包括鎢(W)或鋁(Al)。或者，第一閘極電極147可由非金屬的矽、矽鍺或類似材料製成。第一閘極電極147可透過例如替換製程(replacement process)所形成，但並不限於此。
第一閘極絕緣薄膜145可在第一鰭片F1與第一閘極電極147之間形成。如圖2所示，第一閘極絕緣薄膜145可在第一鰭片F1的上表面或是第一鰭片F1的側表面的上部上形成。另外，第一閘極絕緣薄膜145可配置於第一閘極電極147與元件隔離膜110之間。第一閘極絕緣薄膜145可包括高介電常數(high-k)材料，其介電常數比氧化矽膜更高。舉例而言，第一閘極絕緣薄膜145可包括二氧化鉿(HfO2)、二氧化鋯(ZrO2)或五氧化二鉭(Ta2O5)。
間隔物151可包括氮化物薄膜與氮氧化物薄膜其中至少一種。間隔物151可位於第一閘極電極147的側壁與閘極絕緣薄膜145的側壁。
第一高位源/汲極161可形成於第一鰭片F1上並且位於第一閘極電極147的一側。通常來說，第一高位源/汲極161可以設置在第一鰭片F1上並且位於第一閘極電極147的每一側。
第一高位源/汲極161可具有各種形狀。舉例來說，第一高位源/汲極可為菱形、圓形、矩形或是具有五或更多邊的多邊形其中至少一種。在圖1至4中，使用菱形形狀(或是五邊形或六邊形)為例。
舉例來說，第一高位源/汲極161可包括側壁161a、上表面161b以及下表面161c，如圖4所示。下表面161c可與第一鰭片F1接觸，而側壁161a為連接至下表面161c的區域。取決於第一高位源/汲極161的形 狀，由於側壁161a可為傾斜的，因此當由上往下看時，側壁161a有可能無法被看見。也就是說，在圖4中，側壁161a的右側部分可以形成相對於第一鰭片F1的上表面逆時針方向的銳角。上表面161b可為連接至側壁161a的區域，且可接觸接觸窗181。
如圖4所示，第一高位源/汲極161可包括第一部份161d以及第二部份161e。第一部份161d相較於第二部份161e更加接近第一鰭片F1，且第一部份161d的寬度可小於第二部份161e的寬度。
若依照本發明概念之第一實施例的半導體元件1為PMOS電晶體，則第一高位源/汲極161可包括壓應力材料。舉例來說，壓應力材料可為晶格常數比矽更大之材料，且例如可為矽鍺。藉由壓應力材料施加壓應力於第一鰭片F1，通道區域的載子的遷移率(mobility)可被改善。
另一方面，若半導體元件1為NMOS電晶體，第一高位源/汲極161則可包括相同於基板100的材料或拉應力材料。舉例來說，在以矽製成基板100的例子中，第一高位源/汲極161可包括矽或晶格常數比矽更小的材料(例如：碳化矽)。
第一金屬合金層162可以形成於第一高位源/汲極161的側壁161a以及上表面161b上。由於第一高位源/汲極161的下表面161c接觸到第一鰭片F1，因此第一金屬合金層162可不形成於下表面161c上。
雖然第一高位源/汲極161的側壁161a為傾斜的，第一金屬合金層162還是可以形成於側壁161a上。第一金屬合金層162可以包括例如是矽化物。如後述，在藉由電鍍方法將金屬層形成於第一高位源/汲極161後，矽化物可藉由熱處理形成。其中熱處理使得第一高位源/汲極161與金屬層反應，以形成第一金屬合金層162。由於使用電鍍方法，因此無論第一高位源/汲極161的形狀為何，矽化物可形成於第一高位源/汲極161的 側壁161a以及上表面161b上。取決於金屬層的類型，可使用無電電鍍或電鍍法。
另外，第一金屬合金層162可包括無接觸表面162b以及接觸表面162a。其中，無接觸表面162b並不接觸接觸窗181，而接觸表面162a接觸接觸窗181。也就是說，第一金屬合金層162也可形成於不與接觸窗181接觸的區域。
第一金屬合金層162可延著第一高位源/汲極161的外圍形成並直接接觸第一鰭片F1與接觸窗181，如圖4清晰所示。
接觸窗181將半導體元件的布線(wiring)電性連接至第一高位源/汲極161。鋁(Al)、銅(Cu)、鎢(W)或類似材料可用於接觸窗181，但需要了解的是，亦可使用或加入其他材料。接觸窗181可以形成為能夠穿過第一層間絕緣薄膜171以及第二層間絕緣薄膜172，但並不限於此。舉例來說，如圖3所示，第一層間絕緣薄膜171的上表面可以與第一閘極電極147的上表面共面。藉由平坦化製程(例如化學機械研磨製程)，第一層間絕緣薄膜171的上表面可以與第一閘極電極147的上表面共面。第二層間絕緣薄膜172可以形成以覆蓋第一閘極電極147與第一層間絕緣薄膜171。第一層間絕緣薄膜171以及第二層間絕緣薄膜172可包括氧化物薄膜、氮化物薄膜與氮氧化物薄膜其中至少一種。
在下文中，將參照圖5並敘述依照本發明概念的第一實施例的半導體元件1的效果。
請參照圖5，在依照本發明概念的第一實施例的半導體元件1(如圖中左邊所示)中，第一金屬合金層162可延著第一高位源/汲極161的外圍形成並直接接觸第一鰭片F1與接觸窗181。換句話說，第一金屬合金層162可形成於第一高位源/汲極161的側壁161a以及上表面161b上。
基於上述，在依照本發明概念的第一實施例的半導體元件1的操作中，電流I1主要可以藉由接觸窗181以及第一金屬合金層162到達第一鰭片F1。由於第一高位源/汲極161相較於第一金屬合金層162具有較高的電阻，只有很小比例的電流I1可以經過第一高位源/汲極161。
另一方面，在比較元件(如圖5右邊所示)中，金屬合金層1162只形成於高位源/汲極1161的上表面。換句話說，金屬合金層1162只形成於高位源/汲極1161與接觸窗1181接觸的接觸表面。因此，在圖5所示的比較元件中，金屬合金層1162直接接觸接觸窗1181，但並不接觸鰭片F。
因此，在比較元件的操作中，電流I2可以藉由接觸窗1181、金屬合金層1162以及高位源/汲極1161到達鰭片F。電流I2必須經過比金屬合金層1162具有較高電阻的高位源/汲極1161。
因此，在依照本發明概念的第一實施例的半導體元件1中，由於第一金屬合金層162直接接觸第一鰭片F1以及接觸窗181，半導體元件1的操作電流消耗將可以降低。
圖6是依照本發明概念的第二實施例的一種半導體元件的剖視示意圖。為了讓描述更加簡單，關於圖6的描述會集中在此實施例與圖1至5所描述的實施例的不同之處。
首先，請參照圖6，在依照本發明概念的第二實施例的一種半導體元件2中，第一高位源/汲極161的剖面可以為圓形。第一金屬合金層162可延著第一高位源/汲極161的外圍形成並直接接觸第一鰭片F1與接觸窗181。
由於第一高位源/汲極161的剖面為圓形形狀，上表面161b以及側壁161a可連接成為平滑曲線，而側壁161a以及下表面161c可連接成為 平滑曲線。
圖7是依照本發明概念的第三實施例的一種半導體元件的剖視示意圖。為了讓描述更加簡單，關於圖7的描述會集中在此實施例與圖1至5所描述的實施例的不同之處。
請參照圖7，在依照本發明概念的第三實施例的一種半導體元件3中，第一高位源/汲極161的剖面可以為大致為矩形的形狀。第一高位源/汲極161可以包括側壁161a、上表面161b以及下表面161c。側壁161a可以沿著與基板100的上表面(或是第一鰭片F1的上表面)垂直的方向形成。接觸窗181可以與上表面161b的一部分接觸，而第一鰭片F1可以與下表面161c的一部分接觸。第一金屬合金層162可形成於上表面161b以及側壁161a上，並且亦形成於下表面161c的一部分之上。舉例來說，在形成第一高位源/汲極161之後，元件隔離膜110的上表面的一部分可以被稍微蝕刻，從而在第一高位源/汲極161與元件隔離膜110形成一間隔。在此之後，藉由實施矽化製程，第一金屬合金層162也可形成於下表面161c的一部份以及上表面161b與側壁161a上。因此，第一金屬合金層162可延著第一高位源/汲極161的外圍形成並直接接觸第一鰭片F1與接觸窗181。
圖8是依照本發明概念的第四實施例的一種半導體元件的剖視示意圖。圖9是沿圖8的線C-C的剖視示意圖。為了讓描述更加簡單，關於圖8與9的描述會集中在此實施例與圖1至5所描述的實施例的不同之處。
請參照圖8與9，在依照本發明第四實施例的一種半導體元件4中，多個第一鰭片F11、F12以及F13可沿著基板100上的第二方向Y1延伸。第一閘極電極147可以與第一鰭片F11、F12以及F13相交。多個第 一高位源/汲極161-1、161-2以及161-3可以分別形成於第一鰭片F11、F12以及F13上並且位於第一閘極電極147的兩側。第一高位源/汲極161-1、161-2以及161-3可以有各種形狀。舉例來說，每一第一高位源/汲極161-1、161-2以及161-3可為菱形、圓形以及矩形其中至少一種。雖然圖8使用菱形(或是五邊形)為例子，但不限於此。更進一步來說，每一第一高位源/汲極161-1、161-2以及161-3可包括側壁、上表面以及下表面。由於在一些實施例中，側壁可以是傾斜的，因此當從上往下看時，側壁可能不會被看見。
多個第一金屬合金層162-1、162-2以及162-3可以分別形成於第一高位源/汲極161-1、161-2以及161-3的上表面以及側壁。換句話說，第一金屬合金層162-1、162-2以及162-3可延著第一高位源/汲極161-1、161-2以及161-3的外圍形成並各自直接接觸第一鰭片F11、F12以及F13與接觸窗181。在這種情況下，接觸孔181a可以形成以暴露第一高位源/汲極161-1、161-2以及161-3各自的上表面的一部份。接觸窗181可以形成以填充接觸孔181a。因此，第一鰭片F11、F12以及F13可以電性連接至同一個接觸窗181。
與此同時，如圖所示，由於第一高位源/汲極161-1、161-2以及161-3彼此之間被充分的隔開，第一金屬合金層162-1、162-2以及162-3彼此之間也可隔開。因此，第一層間絕緣薄膜171可以插入第一金屬合金層162-1、162-2以及162-3之間。
圖10是依照本發明概念的第五實施例的一種半導體元件的剖視示意圖。為了讓描述更加簡單，關於圖10的描述會集中在此實施例與圖8與9所描述的實施例的不同之處。
請參照圖10，在依照本發明概念的第五實施例的一種半導體元 件5中，第一高位源/汲極161-1、161-2以及161-3彼此之間可能未被充分隔開。因此，如圖所示，每一第一金屬合金層162-1、162-2以及162-3可直接接觸一或多層的其他的第一金屬合金層162-1、162-2以及162-3。因此，第一層間絕緣薄膜171可能無法形成於第一金屬合金層162-1、162-2以及162-3之間。取而代之，空氣間隙179a與179b可配置於第一金屬合金層162-1、162-2以及162-3之間。
圖11是依照本發明概念的第六實施例的一種半導體元件的剖視示意圖。圖12至14是圖11的半導體元件分別沿線A-A、B-B以及C-C的剖視示意圖。為了讓描述更加簡單，第一以及第二層間絕緣薄膜171與172並未繪示於圖11。關於圖11至14的描述會集中在此實施例與圖1至5所描述的實施例的不同。
請參照圖11至14，在依照本發明概念的第六實施例的半導體元件6中，基板100可以包括第一區域I以及第二區域II。第一區域I可以為形成第一導電型(例如n型)的第一鰭片型電晶體所在的區域，而第二區域II可以為形成不同於第一導電型的第二導電型(例如p型)的第二鰭片型電晶體所在的區域。
在第一區域I中所形成的第一鰭片型電晶體可以包括第一鰭片F11、F12以及F13，而第一閘極電極147可以形成，以與第一鰭片F11、F12相交。第一高位源/汲極161-1、161-2以及161-3可以分別形成於第一鰭片F11、F12以及F13上並且位於第一閘極電極147的兩側，而第一金屬合金層162-1、162-2以及162-3則分別形成於第一高位源/汲極161-1、161-2以及161-3的上表面與側壁上。第一鰭片F11、F12以及F13可沿著第二方向Y1延伸，而第一閘極電極147可沿著第一方向X1延伸。
在第二區域II中所形成的第二鰭片型電晶體可以包括多個第二 鰭片F21、F22以及F23、與第二鰭片F21、F22以及F23相交的第二閘極電極247、分別形成於第二鰭片F21、F22以及F23上且位於第二閘極電極247的兩側的多個第二高位源/汲極261-1、261-2以及261-3，以及分別形成於第二高位源/汲極261-1、261-2以及261-3的上表面與側壁上的多個第二金屬合金層262-1、262-2以及262-3。第二鰭片F21、F22以及F23可沿著第五方向Y2延伸，而第二閘極電極247可沿著第四方向X2延伸。第四方向X2、第五方向Y2以及第六方向Z2可以分別與第方向X1、第二方向Y1以及第三方向Z1平行，但本發明概念不限於此。
由於第一鰭片型電晶體與第二鰭片型電晶體具有不同的導電類型，第一高位源/汲極161-1、161-2以及161-3與第二高位源/汲極261-1、261-2以及261-3可以被不同導電類型的摻質摻雜。
第一金屬合金層162-1、162-2以及162-3可分別延著第一高位源/汲極161-1、161-2以及161-3的外圍形成並各自直接接觸第一鰭片F11、F12以及F13與接觸窗181。第二金屬合金層262-1、262-2以及262-3可分別延著第二高位源/汲極261-1、261-2以及261-3的外圍形成並各自直接接觸第二鰭片F21、F22以及F23與接觸窗281。
在此情況下，第一金屬合金層162-1、162-2以及162-3與第二金屬合金層262-1、262-2以及262-3可以包括不同的材料。當第一鰭片型電晶體為p型電晶體時，舉例來說，第一金屬合金層162-1、162-2以及162-3可以包括鉑(Pt)、鈀(Pd)、鎳硼(NiB)以及鎳鉑(NiPt)其中至少一種。 當第二鰭片型電晶體為n型電晶體時，舉例來說，第二金屬合金層262-1、262-2以及262-3可以包括鈷(Co)、鉻(Cr)、鎢(W)、鉬(Mo)、鉭(Ta)、鉺(Er)以及鎳磷(NiP)其中至少一種。
在其他的實施例中，第一金屬合金層162-1、162-2以及162-3 與第二金屬合金層262-1、262-2以及262-3可以包括同樣的材料。在此情況下，第一金屬合金層162-1、162-2以及162-3與第二金屬合金層262-1、262-2以及262-3可以包括例如是矽化鎳(NiSi)或矽化鈦(TiSi)。
第一接觸窗181可以與第一鰭片F11、F12以及F13電性連接，而第一接觸窗281可以與第二鰭片F21、F22以及F23電性連接。
請參照圖13，在第一區域I中，第一層間絕緣薄膜171的上表面與第一閘極電極147的上表面共面。舉例來說，藉由平坦化製程(例如化學機械拋光製程，CMP)，第一層間絕緣薄膜171的上表面可以與第一閘極電極147的上表面形成共面。第二層間絕緣薄膜172可以形成以覆蓋第一閘極電極147。第一間隔物151可形成於第一閘極電極147的側壁。第二間隔物152可沿著第一間隔物151的側表面形成。也就是說，第二間隔物可形成為I型，而非L型。
在第二區域II中，第三層間絕緣薄膜271的上表面與第二閘極電極247的上表面共面。舉例來說，藉由平坦化製程(例如化學機械拋光製程，CMP)，第三層間絕緣薄膜271的上表面可以與第二閘極電極247的上表面形成共面。第四層間絕緣薄膜272可以形成以覆蓋第二閘極電極247。第三間隔物251可形成於第二閘極電極247的側壁。第四間隔物252可沿著第二金屬合金層262的上表面以及第三間隔物251的側表面形成。也就是說，第四間隔物252可以為L型。
第一間隔物151與第三間隔物251可以包括相同的材料，而第三間隔物251與第四間隔物252可以包括相同的材料。此現象是由於製造過程所造成(請參照之後會敘述的圖30及其敘述與圖32及其敘述)。
請參照圖14，在第二區域II中所形成的第二鰭片型電晶體可以進一步包括側壁絕緣薄膜265。側壁絕緣薄膜265配置於第二金屬合金層 262-1、262-2以及262-3與第三層間絕緣薄膜271之間，且其可共形地沿著第二金屬合金層262-1、262-2以及262-3的側壁形成。如圖所示，側壁絕緣薄膜265可形成於第二金屬合金層262-1、262-2以及262-3的上表面的一部分上。第二金屬合金層262-1、262-2以及262-3可包括氧化物薄膜、氮化物薄膜與氮氧化物薄膜其中至少一種。
圖15是依照本發明概念的第七實施例的一種半導體元件的剖視示意圖。圖16是繪示圖15的半導體元件的第三區域III的範例方塊圖。
首先，請參照圖15，在依照本發明概念的第七實施例的半導體元件7中，基板100可以包括第一區域I與第三區域III。
在第一區域I中，第一金屬合金層162-1、162-2以及162-3可分別形成於第一高位源/汲極161-1、161-2以及161-3的上表面與側壁上。第一金屬合金層162-1、162-2以及162-3可分別延著第一高位源/汲極161-1、161-2以及161-3的外圍形成，以直接接觸第一鰭片F11、F12以及F13與接觸窗181兩者。接觸孔181a可以形成以暴露第一高位源/汲極161-1、161-2以及161-3的上表面的一部份。接觸窗181可以形成於接觸孔181a中並且實質上填滿接觸孔181a。因此，每一第一鰭片F11、F12以及F13可以電性連接至同一個接觸窗181。
相反來說，在第三區域III中，多個第三金屬合金層2162-1、2162-2以及2162-3可以只分別形成於多個第三高位源/汲極2161-1、2161-2以及2161-3的上表面上。換句話說，第三金屬合金層2162-1、2162-2以及2162-3只形成在第三高位源/汲極2161-1、2161-2以及2161-3與第三接觸窗2181的接觸表面上。因此，第三金屬合金層2162-1、2162-2以及2162-3直接接觸第三接觸窗2181，但並未直接接觸鰭片F21、F22以及F23。
舉例來說，第三區域III可以是輸入/輸出元件的靜電放電(ESD)電路區域。也就是說，在一個具有ESD的鰭片型電晶體中，第三金屬合金層2162-1、2162-2以及2162-3可以只形成在對應的第三高位源/汲極2161-1、2161-2以及2161-3的上表面上。在此情況下，請參照圖16，輸入/輸出元件可以包括輸入/輸出墊311、ESD 313、內部電路315以及相似構件。ESD 313是靜電放電保護電路方塊。也就是說，當瞬間或是接近瞬間的高偏壓(正或負偏壓)被施加至輸入/輸出墊311時，高偏壓會朝例如接地電壓的方向釋放，以保護內部電路315。
在下文中將參照圖17至28敘述依照本發明概念的第一實施例的一種製造半導體元件的方法。圖17至28是依照本發明概念的第一實施例的半導體元件的製造方法的中間步驟示意圖。
請參照圖17，其中第一鰭片F1形成於基板100上。
具體來說，在形成遮罩圖案2103於基板100之後，第一鰭片F1是藉由實施將遮罩圖案2103作為蝕刻遮罩的蝕刻製程形成。第一鰭片F1可以沿著第二方向Y2延伸。溝渠121藉由蝕刻製程圍繞形成於第一鰭片F1之外。遮罩圖案2103可以由包括氧化矽薄膜、氮化矽薄膜與氮氧化矽薄膜其中至少一種的材料所形成。
請參照圖18，元件隔離膜110形成以將溝渠121填滿。元件隔離膜110可以由包括氧化矽薄膜、氮化矽薄膜與氮氧化矽薄膜其中至少一種的材料所形成。
請參照圖19，使元件隔離膜110的上部份凹陷，以暴露第一鰭片F1的上部份。凹陷製程可以包括選擇性蝕刻製程。遮罩圖案2103可以在形成元件隔離膜110之前去除，亦可以在凹陷製程後去除。
在一些實施例中，第一鰭片F1往上突出於元件隔離膜110之上 的一部分可以由磊晶製程形成。具體來說，在形成元件隔離膜110之後，第一鰭片F1的一部分可以藉由將由元件隔離膜110暴露的第一鰭片F1的上表面的部分作為晶種的磊晶成長製程形成。在此實施例中，使得元件隔離膜110凹陷可為非必要。
另外，第一鰭片F1可以被摻雜，以調整形成的鰭片型電晶體101的臨界電壓。若鰭片型電晶體101為NMOS電晶體，則雜質例如是硼(boron,B)，其可藉由任何合適的方式(例如說離子植入法、在生長中摻雜以及擴散作用等)摻雜至第一鰭片F1中。若鰭片型電晶體101為PMOS電晶體，則雜質例如可為磷(phosphorous,P)或砷(arsenic,As)。
請參照圖20，藉由實施沈積製程與使用遮罩圖案2104的蝕刻製程，第一虛擬閘極絕緣薄膜141以及第一虛擬閘極電極143可沿著第一方向X1形成並與第一鰭片F1相交。
舉例來說，虛擬閘極絕緣薄膜141可為氧化矽薄膜，而第一虛擬閘極電極143則可由多晶矽製成。
請參考圖21，第一間隔物151可以形成於第一虛擬閘極電極143的側壁。第一間隔物151可以覆蓋遮罩圖案2104的側壁，但可使得遮罩圖案2104的上表面暴露出來。第一間隔物151例如可以是氮化矽薄膜或氮氧化矽薄膜。
在這之後，凹陷199可藉由去除第一鰭片F1暴露在第一虛擬閘極電極143兩側的部份而形成。
請參照圖22，第一高位源/汲極161形成於第一鰭片F1之上(也就是說，在凹陷199中)並可位於虛擬閘極電極143的任一側。
第一高位源/汲極161可以藉由磊晶成長製程形成。第一高位源/汲極161的材料可取決於依照本發明概念的第一實施例的半導體元件1是 n型電晶體或是p型電晶體而有所不同。更進一步來說，如有需要，雜質例如可以藉由在磊晶成長製程期間的原位摻雜等方法摻雜。
第一高位源/汲極161可具有，舉例來說，菱形、圓形與矩形等形狀中的至少一種。在圖22中，使用菱形形狀(或是五邊形或六邊形)為例。
請參照圖23，金屬層198形成於第一高位源/汲極161上。
具體來說，金屬層198可形成於第一虛擬閘極電極143、元件隔離膜110以及第一高位源/汲極161上。金屬層198可藉由無電電鍍形成。 無電電鍍具有良好的覆蓋特性。由於無電電鍍並不具有選擇性，因此在形成矽化物後，還需要去除未反應的金屬層(請參照圖25)。
自己本身能夠通過無電電鍍而鍍上的材料可以為鈷(Co)、鎳(Ni)、銅(Cu)、釕(Ru)、銠(Rh)、鈀(Pd)、銀(Ag)、鎘(Cd)、銦(In)、錫(Sn)、銻(Sb)、鉑(Pt)、金(Au)、鉛(Pb)、鉍(Bi)等。
以合金形式能夠通過無電電鍍而鍍上的材料可以為釩(V)、鉻(Cr)、錳(Mn)、鐵(Fe)、鉬(Mo)、鎢(W)、錸(Re)、鉈(Tl)、硼(B)、磷(P)、砷(As)等。
無電電鍍的原理可如以下說明。在此情況下，R指的是還原劑。
R+H2O→Ox+H++E-
Mn++ne-→M0
2H++2e-→H2
具體來說，若金屬層198是由鎳所製成，無電電鍍的進行則如下所示。通過無電電鍍，鎳可以鍍至大多數類型的金屬、塑膠以及陶瓷上。
(H2PO2)-+H2O→(H2PO3)-+2e-+2H+
Ni2++2e-→Ni0
舉另一個例子來說，若金屬層198是由鎳-磷合金所製成，無電電鍍的進行則如下所示。
(H2PO2)-+H2O→(H2PO3)-+2e-+2H+
Ni2++2e-→Ni0
2H++2e-→H2
(H2PO2)-+H++e-→P0+OH-+H2O
舉又一個例子來說，若金屬層198是由鈀所製成，無電電鍍的進行則如下所示。此鈀的無電電鍍是一替換類型。
Cu0→Cu2++2e-
Pd2++2e-→Pd0
舉又一個例子來說，若金屬層198是由鉑所製成，無電電鍍的進行則如下所示。鉑的無電電鍍可以藉由使用Pt(NH3)2(NO2)2來實行，且可在陶瓷上實施鉑的無電電鍍。
Cu0→Cu2++2e-
2Pt2++N2H4+4OH-→2Pt0+4H++4OH-
同時，金屬層198可通過電鍍法形成。由於電鍍法具有選擇性，因此在形成矽化物後，不需要去除未反應的金屬層。
可以在水溶液中通過電鍍而鍍上的材料包括鉻(Cr)、錳(Mn)、鐵(Fe)、鈷(Co)、鎳(Ni)、銅(Cu)、鋅(Zn)、鎵(Ga)、鍺(Ge)、砷(As)、釕(Ru)、銠(Rh)、鈀(Pd)、銀(Ag)、鎘(Cd)、銦(In)、錫(Sn)、銻(Sb)、鋨(Os)、銥(Ir)、鉑(Pt)、金(Au)、汞(Hg)、鉈(Tl)、鉛(Pb)、鉍(Bi)、釙(Po)等。
以合金形式能夠通過電鍍而鍍上的材料可以為鈦(Ti)、釩(V)、鉬(Mo)、鎢(W)、錸(Re)、硼(B)、碳(C)、鋁(Al)、矽(Si)、磷(P)、硫(S)、硒(Se)等。
可以在非水溶液中通過電鍍而鍍上的材料包括鋰(Li)、鈹(Be)、鈉(Na)、鎂(Mg)、鉀(K)、鈣(Ca)、銣(Rb)、鍶(Sr)、銫(Cs)、鋇(Ba)、鍅(Fr)、鐳(Ra)、鉬(Mo)、鋁(Al)等。
更進一步來說，金屬層198的材料可取決於依照本發明概念的第一實施例的半導體元件1是n型電晶體或是p型電晶體而有所不同。舉例來說，若半導體元件1為n型電晶體，則金屬層198可由例如是鈷(Co)、鉻(Cr)、鎢(W)、鉬(Mo)、鉭(Ta)、鉺(Er)或鎳磷(NiP)等所製成，但不限於此。若半導體元件1為p型電晶體，則金屬層198可由例如是鉑(Pt)、鈀(Pd)、鎳硼(NiB)或鎳鉑(NiPt)等所製成，但不限於此。當需要時，上述能被用於無電電鍍/電鍍法的材料亦可被使用。
請參照圖24，第一金屬合金層162(亦即矽化物)是藉由使得第一高位源/汲極161與金屬層198反應的熱處理形成。熱處理的溫度/時間等可基於各種情況(例如是金屬層198的材料與第一金屬合金層162的厚度)而有所調整。
請參照圖25，在熱處理的過程中去除未反應的金屬層198。
請參照圖26，第一層間絕緣薄膜171形成於如圖25所得到的結構之上。第一層間絕緣薄膜171可以是氧化物薄膜、氮化物薄膜與氮氧化物薄膜其中至少一種。
在這之後，將第一層間絕緣薄膜171平坦化直至暴露出第一虛擬閘極電極143的上表面。然後，遮罩圖案2104可以被去除以暴露出第一虛擬閘極電極143的上表面。
在這之後，移除第一虛擬閘極絕緣薄膜141與第一虛擬閘極電極143。藉由移除第一虛擬閘極絕緣薄膜141與第一虛擬閘極電極143可形成溝渠123，暴露出元件隔離膜110。
請參照圖27，其中第一閘極絕緣薄膜145以及第一閘極電極147形成於溝渠123中。
第一閘極絕緣薄膜145可包括具有比氧化矽膜更高的高介電常數(high-k)之高介電常數材質。舉例而言，第一閘極絕緣薄膜145可包括二氧化鉿(HfO2)、二氧化鋯(ZrO2)或五氧化二鉭(Ta2O5)。第一閘極絕緣薄膜145可實質共形地沿著溝渠123的側壁與下表面形成。
第一閘極電極147可包括金屬層MG1與MG2。如圖所示，第一閘極電極147可藉由堆疊兩層或更多層金屬層MG1與MG2所形成。第一金屬層MG1適於調整功函數(work function)，且第二金屬層MG2適於填滿由第一金屬層MG1所形成的空間。舉例而言，第一金屬層MG1可包括氮化鈦(TiN)、氮化鉭(TaN)、碳化鈦(TiC)與碳化鉭(TaC)其中至少一種。另外，第二金屬層MG2可包括鎢(W)或鋁(Al)。或者，第一閘極電極147可由非金屬的矽、鍺化矽或相似材料製成。
請參照圖28，第二層間絕緣薄膜172形成於如圖27所得到的結構之上。第二層間絕緣薄膜172可以例如是氧化物薄膜、氮化物薄膜與氮氧化物薄膜其中至少一種。
接著，接觸孔181a形成，穿過第一層間絕緣薄膜171以及第二層間絕緣薄膜172，以暴露出第一金屬合金層162的一部分(亦即上表面)。
在此之後，接觸窗181可以形成於各個接觸孔181a中並且實質上填滿接觸孔181a。
在下文中將參照圖29至35敘述依照本發明概念的第六實施例的一種製造半導體元件的方法。圖29至35是依照本發明概念的第六實施例的半導體元件的製造方法的中間步驟示意圖。為了讓描述更加簡單，以下描述將會集中在此實施例與圖17至28所描述的實施例的不同之處。
請參考圖29，在基板100內定義第一區域I與第二區域II。第一區域I可以為形成第一導電型(例如n型)的第一鰭片型電晶體所在的區域，而第二區域II可以為形成不同於第一導電型的第二導電型(例如p型)中的第二鰭片型電晶體所在的區域。
在第一區域I中形成多個第一鰭片F11、F12以及F13與第一虛擬閘極電極143，其中第一虛擬閘極電極143與第一鰭片F11、F12以及F13相交。第一虛擬閘極絕緣薄膜141可位於第一虛擬閘極電極143之下，而遮罩圖案2104可位於第一虛擬閘極電極143上。
在第二區域II中形成多個第二鰭片F21、F22以及F23與第二虛擬閘極電極243，其中第二虛擬閘極電極243與第二鰭片F21、F22以及F23相交。第二虛擬閘極絕緣薄膜241可位於第二虛擬閘極電極243之下，而遮罩圖案2104a可位於第二虛擬閘極電極243上。
請參照圖30，其中遮罩薄膜2204形成以覆蓋第一區域I。在第二區域II中，第三間隔物251形成於第二虛擬閘極電極243的側壁。具體來說，第一絕緣薄膜形成於第一區域I與第二區域II上，而第一絕緣薄膜形成於第二區域II上的部份會被回蝕刻，且第一絕緣薄膜形成於第一區域I上的部份將不會受到蝕刻。因此，遮罩薄膜2204可形成於第一區域I而第三間隔物251可形成於第二區域II。第三間隔物251可形成於第二虛擬閘極電極243的側壁，但也可使得遮罩圖案2104a的上表面暴露出來。
緊接著，多個凹陷299-1、299-2以及299-3可藉由去除第二鰭 片F21、F22以及F23暴露在第二虛擬閘極電極243兩側的部份而形成。
請參照圖31，多個第二高位源/汲極261-1、261-2以及261-3形成於位於第二區域II中的第二鰭片F21、F22以及F23上(亦即，在凹陷299-1、299-2以及299-3中)。第二高位源/汲極261-1、261-2以及261-3可由磊晶成長製程形成。
接著，多個第二金屬合金層262-1、262-2以及262-3形成於第二高位源/汲極261-1、261-2以及261-3的上表面與側壁上。具體來說，在一金屬層藉由例如是電鍍法形成於第二高位源/汲極261-1、261-2以及261-3上之後，第二金屬合金層262-1、262-2以及262-3可藉由熱處理形成。而未反應的金屬層則被去除，以暴露第二金屬合金層262-1、262-2以及262-3。
請參照圖32，其中遮罩薄膜2204a形成以覆蓋第二區域II。而在第一區域中，第一間隔物151與第二間隔物152形成於第一虛擬閘極電極143的側壁。具體來說，如上所述，遮罩薄膜2204存在於第一區域I中。在此情況下，第二絕緣薄膜(並無繪示)形成於第一區域I與第二區域II上，而遮罩薄膜2204與第二絕緣薄膜形成於第一區域I上的部份會被回蝕刻，且第二絕緣薄膜形成於第二區域II上的部份將不會受到蝕刻。因此，第一間隔物151與第二間隔物152可形成於第一區域I而遮罩薄膜2204a可形成於第二區域II。在此情況下，第一間隔物151與第二間隔物152可形成於第一虛擬閘極電極143的側壁，並且可使得遮罩圖案2104的上表面暴露出來。
緊接著，多個凹陷199-1、199-2以及199-3可藉由去除第一鰭片F11、F12以及F13暴露在第一虛擬閘極電極143兩側的部份而形成。
請參照圖33，多個第一高位源/汲極161-1、161-2以及161-3形 成於位於第一區域I中的第一鰭片F11、F12以及F13上(亦即，在凹陷199-1、199-2以及199-3中)。第一高位源/汲極161-1、161-2以及161-3可由磊晶成長製程形成。
接著，多個第一金屬合金層162-1、162-2以及162-3形成於第一高位源/汲極161-1、161-2以及161-3的上表面與側壁上。具體來說，在一金屬層藉由例如是電鍍法形成於第一高位源/汲極161-1、161-2以及161-3上之後，第一金屬合金層162-1、162-2以及162-3可藉由熱處理形成。而未反應的金屬層則被去除。在此情況下，金屬層可藉由化學氣相沈積法(Chemical vapor deposition,CVD)取代電鍍法而形成。
請參照圖34，第一層間絕緣薄膜171形成於第一區域I，第三層間絕緣薄膜271形成於第二區域II。第一層間絕緣薄膜171以及第三層間絕緣薄膜271各自可例如是氧化物薄膜、氮化物薄膜與氮氧化物薄膜其中至少一種。
在這之後，將第一層間絕緣薄膜171與第三層間絕緣薄膜271平坦化直至暴露出第一虛擬閘極電極143與第二虛擬閘極電極243的上表面。作為平坦化處理的結果，遮罩薄膜2204a位於第二虛擬閘極電極243之上的部分可以被去除，從而完成側壁絕緣薄膜265。
緊接著，移除第一虛擬閘極絕緣薄膜141、第一虛擬閘極電極143、第二虛擬閘極絕緣薄膜241以及第二虛擬閘極電極243。藉此，第一以及第二溝渠可形成以暴露元件隔離膜110。
在這之後，形成第一閘極絕緣薄膜145與第一閘極電極147於第一溝渠中，並形成第二閘極絕緣薄膜245與第二閘極電極247於第二溝渠中。第一閘極電極147可包括金屬層MG11與MG12，第二閘極電極247可包括金屬層MG21與MG22。在此情況下，調整n型鰭片型電晶體 的功函數的金屬層MG11可與調整p型鰭片型電晶體的功函數的金屬層MG12不同。
請參照圖35，第二層間絕緣薄膜172以及第四層間絕緣薄膜272形成於如圖34所得到的結構之上。第二層間絕緣薄膜172以及第四層間絕緣薄膜272各自可例如是氧化物薄膜、氮化物薄膜與氮氧化物薄膜其中至少一種。
接著，第一接觸孔181a形成，穿過第一層間絕緣薄膜171以及第二層間絕緣薄膜172，以暴露出第一金屬合金層162的一部分(亦即上表面)。第二接觸孔281a形成，穿過第三層間絕緣薄膜271以及第四層間絕緣薄膜272，以暴露出第二金屬合金層262的一部分(亦即上表面)。
在此之後，形成第一以及第二接觸窗181與182以填滿第一以及第二接觸孔181a與281a。
接著，以下將敘述使用參照圖1至16所述的半導體元件的電子系統的例子。
圖36是一種電子系統的方塊圖，該電子系統包括依照本發明概念的一些實施例的半導體元件。
請參照圖36，依照本發明概念的實施例的一種電子系統1100可包括控制器1110、輸入/輸出(I/O)元件1120、記憶體元件1130、界面1140與匯流排1150。控制器1110、I/O元件1120、記憶體元件1130及/或界面1140可透過匯流排1150耦接至另一者。匯流排1150對應於資料傳遞的路徑。
控制器1110可包括微處理器、數位信號處理器、微控制器與邏輯控制元件以及能夠執行類似其功能的元件其中至少一種。I/O元件1120可包括小鍵盤、鍵盤與顯示裝置等。記憶體元件1130可儲存資料及/或指 令等。界面1140可作為傳遞/接收資料到/來自通訊網路之用。界面1140可為有線或無線界面。舉例來說，界面1140可包括天線或有線/無線接收器等。雖然未繪示，電子系統1100更可包括高速DRAM及/或SRAM等，作為改善控制器1110的操作的操作記憶體。根據本發明概念的一些實施例的半導體元件可被設置於記憶體元件1130內或作為控制器1110與I/O元件1120等的一部分。
電子系統1100可應用於個人數位助理(Personal Digital Assistant,PDA)、可攜式電腦、網路平板電腦、無線電話、行動電話、數位音樂播放器、記憶卡，或所有在無線環境中能傳遞及/或接收資訊的電子裝置。
圖37及38繪示可使用依照本發明概念的一些實施例的半導體元件的範例半導體系統。圖37繪示平板個人電腦，而圖38繪示筆記型電腦。依照本發明概念的所述實施例的半導體元件其中至少一種可應用於平板個人電腦或筆記型電腦等。對於所屬技術領域中具有通常知識者而言，顯而易見的是，依照本發明概念的一些實施例的半導體元件可應用於其他積體電路裝置(未繪示)。
雖然本發明概念已參考其例示性實施例來特定地繪示及描述，但一般本技術領域中具有通常知識者應理解可在其中進行形式及細節方面之各種變化而不脫離由所附申請專利範圍所定義之本發明概念之精神及範疇。因此，本實施例的所有態樣均應被視為說明性的且非限制性的，需參考所附申請專利範圍而非參考前述描述以指示本發明概念之範疇。
1‧‧‧半導體元件
100‧‧‧基板
110‧‧‧元件隔離膜
145‧‧‧第一閘極絕緣薄膜
147‧‧‧第一閘極電極
151‧‧‧第一間隔物
161‧‧‧第一高位源/汲極
162‧‧‧第一金屬合金層
181‧‧‧接觸窗
F1‧‧‧第一鰭片
MG1、MG2‧‧‧金屬層
X1‧‧‧第一方向
Y1‧‧‧第二方向
Z1‧‧‧第三方向

Claims (30)

  1. 一種半導體元件，包括：一第一鰭片，位於一基板上；一第一閘極電極，位於該基板上並與該第一鰭片相交；一第一高位源/汲極，位於該第一鰭片上且位於該第一閘極電極的一側；以及一第一金屬合金層，位於該第一高位源/汲極的上表面以及側壁上。
  2. 如申請專利範圍第1項所述的半導體元件，其中該第一高位源/汲極包括一第一部分以及一第二部份，該第一部份相較於該第二部份更加接近該第一鰭片，且該第一部份的寬度小於該第二部份的寬度。
  3. 如申請專利範圍第2項所述的半導體元件，其中該第一金屬合金層形成於該第一高位源/汲極的該第一部分與該第二部份兩者上。
  4. 如申請專利範圍第1項所述的半導體元件，其中該第一金屬合金層直接接觸該第一鰭片與該半導體元件的一接觸窗兩者。
  5. 如申請專利範圍第1項所述的半導體元件，更包括一第二鰭片、與該第二鰭片相交的一第二閘極電極、配置於該第二鰭片上並位於該第二閘極電極的一側的一第二高位源/汲極，以及配置於該第二高位源/汲極的上表面及側壁上的一第二金屬合金層。
  6. 如申請專利範圍第5項所述的半導體元件，其中該第一高位源/汲極與該第二高位源/汲極是不同導電型，且該第一金屬合金層與該第二金屬合金層包括相同材料。
  7. 如申請專利範圍第6項所述的半導體元件，其中該第一金屬合金層與該第二金屬合金層包括矽化鎳或矽化鈦。
  8. 如申請專利範圍第5項所述的半導體元件，其中該第一高位源/ 汲極與該第二高位源/汲極是不同導電型，且該第二金屬合金層包括與第一金屬合金層不相同的材料。
  9. 如申請專利範圍第8項所述的半導體元件，其中該第一金屬合金層包括鉑、鈀、鎳硼以及鎳鉑其中至少一種，且該第二金屬合金層包括鈷、鉻、鎢、鉬、鉭、鉺以及鎳磷其中至少一種。
  10. 如申請專利範圍第5項所述的半導體元件，更包括一層間絕緣薄膜，覆蓋於該第一高位源/汲極、該第一金屬合金層、該第二高位源/汲極、該第二金屬合金層上；以及一側壁絕緣薄膜，位於該第二金屬合金層與該層間絕緣薄膜之間，且共形地沿著該第二金屬合金層的側壁形成。
  11. 如申請專利範圍第1項所述的半導體元件，其中該第一高位源/汲極是菱形、圓形以及矩形其中至少一種。
  12. 如申請專利範圍第1項所述的半導體元件，其中該第一金屬合金層包括矽化物。
  13. 一種半導體元件，包括：一第一鰭片，位於一基板上；一第一閘極電極，位於該基板上並與該第一鰭片相交；一第一高位源/汲極，位於該第一鰭片上且位於該第一閘極電極的一側；一接觸窗，位於該第一高位源/汲極上且位於該第一鰭片的相對側；以及一第一金屬合金層，延著該第一高位源/汲極的一外圍配置並直接接觸該第一鰭片與該接觸窗。
  14. 如申請專利範圍第13項所述的半導體元件，其中該第一高位源/汲極包括一第一部分以及一第二部份，其中該第一部份相較於該第二部份 更加接近該第一鰭片，其中該第一部份的寬度小於該第二部份的寬度，且其中該第一金屬合金層位於該第一高位源/汲極的該第一部分與該第二部分上。
  15. 如申請專利範圍第13項所述的半導體元件，其中該第一高位源/汲極是菱形、圓形以及矩形其中至少一種。
  16. 一種半導體元件，包括：多個第一鰭片，位於一基板上；一第一閘極電極，位於該基板上並與該些第一鰭片相交；多個第一高位源/汲極，分別形成於該些第一鰭片上並位在該第一閘極電極的兩側；多個第一金屬合金層，分別形成於該些第一高位源/汲極的上表面以及側壁；一接觸孔，同時暴露該些第一金屬合金層的部份；以及一接觸窗，將該接觸孔填滿。
  17. 如申請專利範圍第16項所述的半導體元件，其中該些第一金屬合金層彼此互相接觸。
  18. 如申請專利範圍第17項所述的半導體元件，其中空氣間隙配置於彼此相互接觸的該些第一金屬合金層之間。
  19. 如申請專利範圍第16項所述的半導體元件，其中每一該第一高位源/汲極包括一第一部分以及一第二部份，該第一部份相較於該第二部份更加接近該第一鰭片，且該第一部份的寬度小於該第二部份的寬度，每一該第一金屬合金層形成於每一該第一高位源/汲極的該第一部分與該第二部分上。
  20. 一種半導體元件，包括： 一基板，其包括一第一區域以及一第二區域；位於該第一區域的一第一鰭片型電晶體，其包括一第一鰭片、與該第一鰭片相交的一第一閘極電極、配置於該第一鰭片上並位於該第一閘極電極的兩側的一第一高位源/汲極，以及配置於該第一高位源/汲極的上表面以及側壁的一第一金屬合金層；以及位於該第二區域的一第二鰭片型電晶體，其包括一第二鰭片、與該第二鰭片相交的一第二閘極電極、配置於該第二鰭片上並位於該第二閘極電極的兩側的一第二高位源/汲極，以及配置於該第二高位源/汲極的上表面且不形成在該第二高位源/汲極的側壁上的一第二金屬合金層。
  21. 如申請專利範圍第20項所述的半導體元件，其中該第二區域是一靜電放電(electrostatic discharge,ESD)電路區域。
  22. 一種半導體元件，包括：一鰭片，位於一基板上；一閘極電極，位於該基板上與該鰭片上；一高位源/汲極，位於該鰭片上並位於該閘極電極的一側；一接觸窗，位於該高位源/汲極上且位於該鰭片的相對側；以及一金屬合金層，位於該高位源/汲極的外表面以提供該鰭片與該接觸窗之間的一主要電性路徑。
  23. 如申請專利範圍第22項所述的半導體元件，其中該金屬合金層直接接觸該鰭片與該接觸窗兩者。
  24. 如申請專利範圍第22項所述的半導體元件，其中該高位源/汲極是菱形、圓形、矩形或是具至少五邊的多邊形其中至少一種。
  25. 如申請專利範圍第22項所述的半導體元件，其中該高位源/汲極包括一第一高位源/汲極，且該金屬合金層包括一第一金屬合金層以及一第 二金屬合金層，而該半導體元件更包括：一第二鰭片，位於該基板上，且經配置使得該閘極電極與該第二鰭片相交；一第二高位源/汲極，位於該第二鰭片上並位於該閘極電極的一側；其中該接觸窗亦是位於該第二高位源/汲極上且位於該第二鰭片的相對側，而該第二金屬合金層提供該第二鰭片與該接觸窗之間的一主要電性路徑。
  26. 如申請專利範圍第25項所述的半導體元件，其中該第一金屬合金層直接接觸該第二金屬合金層。
  27. 如申請專利範圍第25項所述的半導體元件，其中一間隙設置於該第一金屬合金層與該第二金屬合金層之間。
  28. 如申請專利範圍第25項所述的半導體元件，其中該第一金屬合金層直接接觸該第一鰭片以及該接觸窗，且該第二金屬合金層直接接觸該第二鰭片以及該接觸窗。
  29. 如申請專利範圍第22項所述的半導體元件，其中該高位源/汲極具有一側壁，相對於由該基板的底表面所定義出的平面，該側壁是傾斜側壁。
  30. 如申請專利範圍第22項所述的半導體元件，其中該金屬合金層包括一矽化物層。
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