KR20140095297A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 상기 반도체 장치는 기판 상에 형성된 제1 핀; 상기 기판 상에, 상기 제1 핀을 교차하도록 형성된 제1 게이트 전극; 상기 제1 게이트 전극의 양측에, 상기 제1 핀 상에 형성된 제1 상승된 소오스/드레인(elevated source/drain); 및 상기 제1 상승된 소오스/드레인의 상면 및 측벽에 형성된 제1 금속합금층을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and fabricated method thereof}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 반도체 핀(fin)을 형성하고 반도체 핀의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 동작 전류 소모를 최소화한 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 동작 전류 소모를 최소화한 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 면(aspect)은 기판 상에 형성된 제1 핀; 상기 기판 상에, 상기 제1 핀을 교차하도록 형성된 제1 게이트 전극; 상기 제1 게이트 전극의 양측에, 상기 제1 핀 상에 형성된 제1 상승된 소오스/드레인(elevated source/drain); 및 상기 제1 상승된 소오스/드레인의 상면 및 측벽에 형성된 제1 금속합금층을 포함한다.
여기서, 상기 제1 상승된 소오스/드레인은 제1 부분과 제2 부분을 포함하고, 상기 제1 부분은 상기 제2 부분보다 상기 제1 핀과 가깝고, 상기 제1 부분의 폭은 상기 제2 부분의 폭보다 좁을 수 있다. 또한, 상기 제1 금속합금층은 상기 제1 상승된 소오스/드레인의 상기 제1 부분 및 상기 제2 부분에 형성될 수 있다.
여기서, 상기 제1 금속합금층은 컨택과 접촉하는 접촉면과, 상기 컨택과 비접촉하는 비접촉면을 포함할 수 있다.
여기서, 상기 제1 금속합금층은 상기 제1 핀과 컨택을 직접 접촉할 수 있다.
한편, 제2 핀과, 상기 제2 핀을 교차하도록 형성된 제2 게이트 전극과, 상기 제2 게이트 전극의 양측에 상기 제2 핀 상에 형성된 제2 상승된 소오스/드레인과, 상기 제2 상승된 소오스/드레인의 상면 및 측벽에 형성되는 제2 금속합금층을 더 포함할 수 있다.
여기서, 상기 제1 소오스/드레인과 상기 제2 소오스/드레인은 서로 다른 도전형이고, 상기 제1 금속합금층과 상기 제2 금속합금층은 서로 동일한 물질일 수 있다. 상기 제1 금속합금층과 상기 제2 금속합금층은 NiSi 또는 TiSi를 포함할 수 있다.
상기 제1 소오스/드레인과 상기 제2 소오스/드레인은 서로 다른 도전형이고, 상기 제2 금속합금층은 상기 제1 금속합금층과 다른 물질을 포함할 수 있다. 상기 제1 금속합금층은 Pt, Pd, NiB, NiPt 중 적어도 하나를 포함하고, 상기 제2 금속합금층은 Co, Cr, W, Mo, Ta, Er, NiP 중 적어도 하나를 포함할 수 있다.
상기 제1 상승된 소오스/드레인, 상기 제1 금속합금층, 상기 제2 상승된 소오스/드레인 및 상기 제2 금속합금층을 커버하는 층간 절연막을 더 포함하고, 상기 제2 금속합금층과 상기 층간 절연막 사이에 배치되고, 상기 제2 금속합금층의 측벽을 따라서 컨포말하게 형성된 측벽절연막을 더 포함할 수 있다.
또한, 상기 제1 상승된 소오스/드레인은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다.
또한, 상기 제1 금속합금층은 실리사이드를 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 면은 기판 상에 형성된 제1 핀; 상기 기판 상에, 상기 제1 핀을 교차하도록 형성된 제1 게이트 전극; 상기 제1 게이트 전극의 양측에, 상기 제1 핀 상에 형성된 제1 상승된 소오스/드레인; 상기 제1 상승된 소오스/드레인 상에 형성된 컨택; 및 상기 제1 상승된 소오스/드레인의 둘레를 따라 형성되어, 상기 제1 핀과 상기 컨택을 직접 접촉하는 제1 금속합금층을 포함할 수 있다.
여기서, 상기 제1 상승된 소오스/드레인은 제1 부분과 제2 부분을 포함하고, 상기 제1 부분은 상기 제2 부분보다 상기 제1 핀과 가깝고, 상기 제1 부분의 폭은 상기 제2 부분의 폭보다 좁고, 상기 제1 금속합금층은 상기 제1 상승된 소오스/드레인의 상기 제1 부분 및 상기 제2 부분에 형성될 수 있다.
또한, 상기 다수의 제1 상승된 소오스/드레인 각각은, 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 면은 기판 상에 형성된 다수의 제1 핀; 상기 기판 상에, 상기 다수의 제1 핀을 교차하도록 형성된 제1 게이트 전극; 상기 제1 게이트 전극의 양측에, 상기 다수의 제1 핀 상에 각각 형성된 다수의 제1 상승된 소오스/드레인; 상기 다수의 제1 상승된 소오스/드레인의 상면 및 측벽에 각각 형성된 다수의 제1 금속합금층; 상기 다수의 제1 금속합금층의 일부를 동시에 노출하는 컨택홀; 및 상기 컨택홀을 채우는 컨택을 포함할 수 있다.
또한, 상기 다수의 제1 금속합금층은 서로 접할 수 있다.
또한, 상기 서로 접하는 상기 다수의 제1 금속합금층 사이에는, 에어갭(airgap)이 배치될 수 있다.
상기 다수의 제1 상승된 소오스/드레인 각각은 제1 부분과 제2 부분을 포함하고, 상기 제1 부분은 상기 제2 부분보다 상기 제1 핀과 가깝고, 상기 제1 부분의 폭은 상기 제2 부분의 폭보다 좁고, 상기 제1 금속합금층은 상기 제1 상승된 소오스/드레인의 상기 제1 부분 및 상기 제2 부분에 형성될 수 있다.
상기 다수의 제1 금속합금층 각각은 컨택과 접촉하는 접촉면과 상기 컨택과 비접촉하는 비접촉면을 포함할 수 있다.
상기 다수의 제1 금속합금층 각각은 대응되는 상기 제1 핀과 컨택을 직접 접촉할 수 있다.
상기 다수의 제1 상승된 소오스/드레인 각각은, 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 면은 제1 영역과 제2 영역을 포함하는 기판; 상기 제1 영역에 형성된 제1 핀형 트랜지스터으로서, 상기 제1 핀형 트랜지스터는 제1 핀과, 상기 제1 핀을 교차하도록 형성된 제1 게이트 전극과, 상기 제1 게이트 전극의 양측에 상기 제1 핀 상에 형성된 제1 상승된 소오스/드레인과, 상기 제1 상승된 소오스/드레인의 상면 및 측벽에 형성된 제1 금속합금층을 포함하는 제1 핀형 트랜지스터; 및 상기 제2 영역에 형성된 제2 핀형 트랜지스터으로서, 상기 제2 핀형 트랜지스터는 제2 핀과, 상기 제2 핀을 교차하도록 형성된 제2 게이트 전극과, 상기 제2 게이트 전극의 양측에 상기 제2 핀 상에 형성된 제2 상승된 소오스/드레인과, 상기 제2 상승된 소오스/드레인의 상면에 형성되고 측벽에 비형성된 제2 금속합금층을 포함하는 제2 핀형 트랜지스터를 포함할 수 있다.
상기 제2 영역은 ESD(Electrostatic Discharge) 회로 영역일 수 있다.
상기 제1 상승된 소오스/드레인은 제1 부분과 제2 부분을 포함하고, 상기 제1 부분은 상기 제2 부분보다 상기 제1 핀과 가깝고, 상기 제1 부분의 폭은 상기 제2 부분의 폭보다 좁고, 상기 제1 금속합금층은 상기 제1 상승된 소오스/드레인의 상기 제1 부분 및 상기 제2 부분에 형성될 수 있다.
상기 다수의 제1 금속합금층 각각은 컨택과 접촉하는 접촉면과 상기 컨택과 비접촉하는 비접촉면을 포함할 수 있다.
상기 제1 금속합금층은 상기 제1 핀과 컨택을 직접 접촉할 수 있다.
상기 제1 상승된 소오스/드레인은, 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 일 면은 기판 상에 제1 핀을 형성하고, 상기 기판 상에, 상기 제1 핀을 교차하도록 제1 게이트 전극을 형성하고, 상기 제1 게이트 전극의 양측에, 상기 제1 핀 상에 제1 상승된 소오스/드레인을 형성하고, 상기 제1 상승된 소오스/드레인의 상면 및 측벽에, 제1 금속합금층을 형성하는 것을 포함할 수 있다.
여기서, 상기 제1 금속합금층을 형성하는 것은, 상기 제1 상승된 소오스/드레인 상에 금속층을 형성하고, 열처리하여 상기 제1 상승된 소오스/드레인과 상기 금속층을 반응시키는 것을 포함할 수 있다.
또한, 상기 금속층을 형성하는 것은, 무전해도금(electroless plating)을 이용할 수 있다. 또는, 상기 금속층을 형성하는 것은, 전기도금(electro-plating)을 이용할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 2, 도 3 및 도 4는 각각 도 1의 반도체 장치의 A-A, B-B, C-C를 따라서 절단한 단면도이다.
도 5는 도 1의 반도체 장치의 효과를 설명하기 위한 도면이다
도 6은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 8은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 9는 도 8의 C-C를 따라서 절단한 단면도이다.
도 10은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 11은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 12, 도 13 및 도 14는 각각 도 11의 반도체 장치의 A-A, B-B, C-C를 따라서 절단한 단면도이다.
도 15은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 16은 도 15의 제3 영역(III)을 설명하기 위한 예시적 블록도이다.
도 17 내지 도 28은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 29 내지 도 35은 본 발명의 제6 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 36는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 37 및 도 38은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 2, 도 3 및 도 4는 각각 도 1의 반도체 장치의 A-A, B-B, C-C를 따라서 절단한 단면도이다. 도 5는 도 1의 반도체 장치의 효과를 설명하기 위한 도면이다. 설명의 편의를 위해서, 도 1에서는 제1 및 제2 층간절연막(171, 172)을 도시하지 않는다.
우선, 도 1 내지 도 4를 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)는 기판(100), 제1 핀(F1), 제1 게이트 전극(147), 제1 상승된 소오스/드레인(161), 제1 금속합금층(162), 제1 컨택(181), 제1 층간 절연막(171), 제2 층간 절연막(172) 등을 포함할 수 있다.
구체적으로, 기판(101)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, SOI(silicon on insulator) 기판을 사용하여도 무방하다.
제1 핀(F1)은 제2 방향(Y1)을 따라서 길게 연장될 수 있다. 제1 핀(F1)은 기판(101)의 일부일 수도 있고, 기판(101)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 소자 분리막(110)은 제1 핀(F1)의 측면을 덮을 수 있다.
제1 게이트 전극(147)은 제1 핀(F1) 상에, 제1 핀(F1)과 교차하도록 형성될 수 있다. 제1 게이트 전극(147)은 제1 방향(X1)으로 연장될 수 있다.
제1 게이트 전극(147)은 금속층(MG1, MG2)을 포함할 수 있다. 제1 게이트 전극(147)은 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(MG1) TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 W 또는 Al을 포함할 수 있다. 또는, 제1 게이트 전극(147)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다. 이러한 제1 게이트 전극(147)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
제1 게이트 절연막(145)은 제1 핀(F1)과 제1 게이트 전극(147) 사이에 형성될 수 있다. 도 2에 도시된 것과 같이, 제1 게이트 절연막(145)은 제1 핀(F1)의 상면과 측면의 상부에 형성될 수 있다. 또한, 제1 게이트 절연막(145)은 제1 게이트 전극(147)과 소자 분리막(110) 사이에 배치될 수 있다. 이러한 제1 게이트 절연막(145)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 제1 게이트 절연막(145)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다.
스페이서(151)는 질화막, 산질화막 중 적어도 하나를 포함할 수 있다.
제1 상승된(elevated) 소오스/드레인(161)은 제1 게이트 전극(147)의 양측에, 제1 핀(F1) 상에 형성될 수 있다.
한편, 제1 상승된 소오스/드레인(161)은 다양한 형상일 수 있다. 예를 들어, 제1 상승된 소오스/드레인(161)은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다. 도 1 및 도 4에서는 예시적으로 다이아몬드 형상(또는 오각형 형상 또는 육각형 형상)을 도시하였다.
예를 들어, 제1 상승된 소오스/드레인(161)은 도 4에 도시된 것과 같이, 측벽(161a), 상면(161b), 하면(161c)를 포함할 수 있다. 하면(161c)은 제1 핀(F1)과 접촉하는 영역이고, 측벽(161a)은 하면(161c)과 연결되는 영역이다. 측벽(161a)은 형상에 따라서, 측벽(161a)은 기울어져 있어서 상측에서 보았을 때 보이지 않을 수도 있다. 즉, 도 4에서 우측 측벽(161a)은 제1 핀(F1)의 상면과 시계반대방향으로 예각을 이룰 수 있다. 상면(161b)은 측벽(161a)과 연결되는 영역으로, 주로 컨택(181)이 접촉할 수 있다.
다르게 설명하면, 제1 상승된 소오스/드레인(161)은 제1 부분(161d)과 제2 부분(161e)을 포함하고, 제1 부분(161d)은 제2 부분(161e)보다 제1 핀(F1)과 가깝고, 제1 부분(161d)의 폭은 제2 부분(161e)의 폭보다 좁을 수 있다.
본 발명의 제1 실시예에 따른 반도체 장치(1)가 PMOS 트랜지스터인 경우, 제1 상승된 소오스/드레인(161)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 제1 핀(F1)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
이와는 달리, 반도체 장치(1)가 NMOS 트랜지스터인 경우, 제1 상승된 소오스/드레인(161)은 기판(100)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판(100)이 Si일 때, 제1 상승된 소오스/드레인(161)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다.
제1 금속합금층(162)은 제1 상승된 소오스/드레인(161)의 상면(161b), 측벽(161a)에 형성될 수 있다. 제1 상승된 소오스/드레인(161)의 하면(161c)은 제1 핀(F1)과 접촉하고 있으므로, 제1 금속합금층(162)이 형성되지 않을 수 있다.
제1 상승된 소오스/드레인(161)의 측벽(161a)이 기울어져 있더라도, 제1 금속합금층(162)은 측벽(161a)에 형성될 수 있다. 제1 금속합금층(162)은 예를 들어, 실리사이드를 포함할 수 있다. 후술하겠으나, 제1 상승된 소오스/드레인(161) 상에 도금(plating) 방식으로 금속층을 형성하고, 열처리하여 제1 상승된 소오스/드레인(161)과 금속층을 반응시켜 실리사이드를 형성함으로써, 제1 금속합금층(162)을 완성할 수 있다. 도금 방식을 이용하기 때문에, 제1 상승된 소오스/드레인(161)의 형상에 무관하게, 제1 상승된 소오스/드레인(161)의 측벽(161a) 및 상면(161b)에 실리사이드가 형성될 수 있다. 금속층의 종류에 따라서, 무전해 도금 (electroless plating) 또는 전해 도금(electro-plating)을 이용할 수 있다.
또한, 제1 금속합금층(162)은 컨택(181)과 접촉하는 접촉면(162a)뿐만 아니라, 컨택(181)과 비접촉하는 비접촉면(162b)을 포함할 수 있다. 즉, 제1 금속합금층(162)은 제1 상승된 소오스/드레인(161) 중 컨택(181)과 접촉하지 않는 영역에도 형성되어 있다.
제1 금속합금층(162)은 제1 상승된 소오스/드레인(161)의 둘레를 따라 형성되어, 제1 핀(F1)과 컨택(181)을 직접 접촉하도록 형성될 수 있다.
컨택(181)은 배선과 제1 상승된 소오스/드레인(161)을 전기적으로 연결한다. 컨택(181)은 예를 들어, Al, Cu, W 등이 사용될 수 있으나 이에 한정되지 않는다. 컨택(181)은 제1 층간 절연막(171)과 제2 층간 절연막(172)을 관통하여 형성될 수 있으나, 이에 한정되지 않는다. 예를 들어, 도 3에 도시된 것처럼, 제1 층간 절연막(171)의 상면은, 제1 게이트 전극(147)의 상면과 나란할 수 있다. 평탄화 공정(예를 들어, CMP 공정)을 통해서 제1 층간 절연막(171)과 제1 게이트 전극(147)의 상면이 나란해 질 수 있다. 제2 층간 절연막(172)은 제1 게이트 전극(147)을 덮도록 형성될 수 있다. 제1 층간 절연막(171) 및 제2 층간 절연막(172)은 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다.
여기서, 도 5를 참조하여, 본 발명의 제1 실시예에 따른 반도체 장치(1)의 효과를 설명한다.
도 5를 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)(왼쪽에 도시됨)에서, 제1 금속합금층(162)은 제1 상승된 소오스/드레인(161)의 둘레를 따라 형성되어, 제1 핀(F1)과 컨택(181)을 직접 접촉하도록 형성될 수 있다. 달리 설명하면, 제1 금속합금층(162)은 제1 상승된 소오스/드레인(161)의 상면(161b)과 측벽(161a)에 형성될 수 있다.
따라서, 본 발명의 제1 실시예에 따른 반도체 장치(1)의 동작 중에, 전류(I1)는 주로 컨택(181), 제1 금속합금층(162)을 통해서 제1 핀(F1)까지 도달할 수 있다. 전류(I1)는 제1 금속합금층(162)보다 높은 저항을 갖는 제1 상승된 소오스/드레인(161)을 거의 통과하지 않는다.
반면, 비교 대상 장치(오른쪽에 도시됨)에서, 금속합금층(1162)은 상승된 소오스/드레인(1161)의 상면에만 형성되어 있다. 달리 설명하면, 상승된 소오스/드레인(1161) 중에서 컨택(1181)과 접촉하는 접촉면에만, 금속합금층(1162)이 형성된다. 또는, 금속합금층(1162)은 컨택(1181)과 집적 접촉하지만, 핀(F)과는 접촉하지 않는다.
따라서, 비교 대상 장치의 동작 중에, 전류(I2)는 컨택(1181), 금속합금층(1162), 상승된 소오스/드레인(1161)을 통해서 핀(F)까지 도달할 수 있다. 전류(I2)는 금속합금층(1162)보다 높은 저항을 갖는 상승된 소오스/드레인(1161)을 통과해야 한다.
결과적으로, 본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 제1 금속합금층(162)은 제1 핀(F1)과 컨택(181)을 직접 접촉하기 때문에, 반도체 장치(1)의 동작전류 소모가 적게 된다.
도 6은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
먼저, 도 6을 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치(2)에서, 제1 상승된 소오스/드레인(161)의 단면은 원 형상일 수 있다. 제1 금속합금층(162)은 제1 상승된 소오스/드레인(161)의 둘레를 따라 형성되어, 제1 핀(F1)과 컨택(181)을 직접 접촉하도록 형성될 수 있다.
제1 상승된 소오스/드레인(161)의 단면이 원 형상이기 때문에, 상면(161b)과 측벽(161a)이 부드러운 곡선처럼 연결되고, 측벽(161a)과 하면(161c)이 부드러운 곡선처럼 연결될 수 있다.
도 7은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 7을 참조하면, 본 발명의 제3 실시예에 따른 반도체 장치(3)에서, 제1 상승된 소오스/드레인(161)의 단면은 직사각형 형상일 수 있다. 제1 상승된 소오스/드레인(161)은 측벽(161a), 상면(161b), 하면(161c)를 포함할 수 있다. 측벽(161a)은 기판(100)의 상면(또는 제1 핀(F1)의 상면)과 수직한 방향으로 형성될 수 있다. 컨택(181)은 상면(161b)의 일부와 접촉하고 있고, 제1 핀(F1)은 하면(161c)의 일부와 접촉할 수 있다. 제1 금속합금층(162)은 상면(161b), 측벽(161a)에 형성되고, 하면(161c)의 일부에도 형성될 수 있다. 예를 들어, 제1 상승된 소오스/드레인(161)을 형성한 후에, 소자 분리막(110)의 상면의 일부를 약간 식각하여, 제1 상승된 소오스/드레인(161)과 소자 분리막(110) 사이의 간격을 띄운다. 이어서, 실리사이드 공정을 진행하면, 상면(161b), 측벽(161a)뿐만 아니라 하면(161c)의 일부에도 제1 금속합금층(162)가 형성될 수 있다. 따라서, 제1 금속합금층(162)은 제1 상승된 소오스/드레인(161)의 둘레를 따라 형성되어, 제1 핀(F1)과 컨택(181)을 직접 접촉하도록 형성될 수 있다.
도 8은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 9는 도 8의 C-C를 따라서 절단한 단면도이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 8 및 도 9를 참조하면, 본 발명의 제4 실시예에 따른 반도체 장치(4)에서, 다수의 제1 핀(F11, F12, F13)은 기판(100) 상에 제2 방향(Y1)을 따라서 길게 연장될 수 있다. 제1 게이트 전극(147)은 다수의 제1 핀(F11, F12, F13)을 교차하도록 형성될 수 있다. 또한, 다수의 제1 상승된 소오스/드레인(161_1, 161_2, 161_3) 각각은 제1 게이트 전극(147)의 양측에, 다수의 제1 핀(F11, F12, F13) 상에 각각 형성될 수 있다. 제1 상승된 소오스/드레인(161_1, 161_2, 161_3)은 다양한 형상일 수 있다. 예를 들어, 제1 상승된 소오스/드레인(161_1, 161_2, 161_3) 각각은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다. 도 8에서는 예시적으로 다이아몬드 형상(또는 오각형 형상)을 도시하였으나, 이에 한정되지 않는다. 또한, 제1 상승된 소오스/드레인(161_1, 161_2, 161_3)은 측벽, 상면, 하면을 포함할 수 있다. 측벽은 기울어져 있어서 상측에서 보았을 때 보이지 않을 수도 있다.
다수의 제1 금속합금층(162_1, 162_2, 162_3) 각각은 다수의 제1 상승된 소오스/드레인(161_1, 161_2, 161_3)의 상면 및 측벽에 형성될 수 있다. 다르게 설명하면, 다수의 제1 금속합금층(162_1, 162_2, 162_3) 각각은 다수의 제1 상승된 소오스/드레인(161_1, 161_2, 161_3)의 둘레를 따라 형성되어, 다수의 제1 핀(F11, F12, F13)과 컨택(181)을 직접 접촉하도록 형성될 수 있다. 여기서, 컨택홀(181a)은 다수의 제1 상승된 소오스/드레인(161_1, 161_2, 161_3)의 상면의 일부를 노출시키도록 형성될 수 있다. 컨택(181)은 이러한 컨택홀(181a)을 채우도록 형성될 수 있다. 따라서, 다수의 제1 핀(F11, F12, F13)은 동일한 컨택(181)과 전기적으로 연결될 수 있다.
한편, 도시된 것과 같이, 다수의 제1 상승된 소오스/드레인(161_1, 161_2, 161_3)은 서로 충분히 이격되어 있기 때문에, 다수의 제1 금속합금층(162_1, 162_2, 162_3)도 서로 이격될 수 있다. 따라서, 서로 접하는 다수의 제1 금속합금층(162_1, 162_2, 162_3) 사이에도, 제1 층간 절연막(171)이 채워질 수 있다.
도 10은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 설명의 편의상, 도 8 및 도 9를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 10을 참조하면, 본 발명의 제5 실시예에 따른 반도체 장치(5)에서, 다수의 제1 상승된 소오스/드레인(161_1, 161_2, 161_3)은 서로 충분히 이격되지 않을 수 있다. 따라서, 도시된 것과 같이, 다수의 제1 금속합금층(162_1, 162_2, 162_3)은 서로 접할 수 있다. 따라서, 서로 접하는 다수의 제1 금속합금층(162_1, 162_2, 162_3) 사이에는, 제1 층간 절연막(171)이 형성되지 않아서, 에어갭(airgap)(179a, 179b)이 배치될 수 있다.
도 11은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 12, 도 13 및 도 14는 각각 도 11의 반도체 장치의 A-A, B-B, C-C를 따라서 절단한 단면도이다. 설명의 편의를 위해서, 도 11에서는 제1 및 제2 층간절연막을 도시하지 않는다. 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 11 내지 도 14를 참조하면, 본 발명의 제6 실시예에 따른 반도체 장치(6)에서, 기판(100)은 제1 영역(I)과 제2 영역(II)을 포함할 수 있다. 제1 영역(I)은 제1 도전형(예를 들어, n형)의 제1 핀형 트랜지스터가 형성되는 영역이고, 제2 영역(II)은 제1 도전형과 다른 제2 도전형(예를 들어, p형)의 제2 핀형 트랜지스터가 형성되는 영역일 수 있다.
제1 영역(I)에 형성되는 제1 핀형 트랜지스터는, 다수의 제1 핀(F11, F12, F13)과, 다수의 제1 핀(F11, F12, F13)을 교차하도록 형성된 제1 게이트 전극(147)과, 제1 게이트 전극(147)의 양측에 다수의 제1 핀(F11, F12, F13) 상에 각각 형성된 다수의 제1 상승된 소오스/드레인(161_1, 161_2, 161_3)과, 다수의 제1 상승된 소오스/드레인(161_1, 161_2, 161_3) 각각의 상면 및 측벽에 형성되는 다수의 제1 금속합금층(162_1, 162_2, 163_3)을 포함할 수 있다. 다수의 제1 핀(F11, F12, F13)은 제2 방향(Y1)을 따라서 길게 연장될 수 있고, 제1 게이트 전극(147)은 제1 방향(X1)으로 연장될 수 있다.
제2 영역(II)에 형성되는 제2 핀형 트랜지스터는, 다수의 제2 핀(F21, F22, F23)과, 다수의 제2 핀(F21, F22, F23)을 교차하도록 형성된 제2 게이트 전극(247)과, 제2 게이트 전극(247)의 양측에 다수의 제2 핀(F21, F22, F23) 상에 각각 형성된 다수의 제2 상승된 소오스/드레인(261_1, 261_2, 261_3)과, 다수의 제2 상승된 소오스/드레인(261_1, 261_2, 261_3) 각각의 상면 및 측벽에 형성되는 다수의 제2 금속합금층(262_1, 262_2, 262_3)을 포함할 수 있다. 다수의 제2 핀(F21, F22, F23)은 제5 방향(Y2)을 따라서 길게 연장될 수 있고, 제2 게이트 전극(247)은 제4 방향(X2)으로 연장될 수 있다. 제4 방향(X2), 제5 방향(Y2), 제6 방향(Z2)은 각각 제1 방향(X1), 제2 방향(Y1), 제3 방향(Z1)과 평행한 방향일 수 있으나, 이에 한정되지 않는다.
한편, 제1 핀형 트랜지스터와 제2 핀형 트랜지스터는 서로 다른 도전형이기 때문에, 제1 상승된 소오스/드레인(161_1, 161_2, 161_3)과 제2 상승된 소오스/드레인(261_1, 261_2, 261_3)은 서로 다른 도전형이 도핑될 수 있다.
다수의 제1 금속합금층(162_1, 162_2, 163_3) 각각은 다수의 제1 상승된 소오스/드레인(161_1, 161_2, 161_3)의 둘레를 따라 형성되어, 다수의 제1 핀(F11, F12, F13)과 제1 컨택(181)을 직접 접촉하도록 형성될 수 있다. 다수의 제2 금속합금층(262_1, 262_2, 262_3) 각각은 다수의 제2 상승된 소오스/드레인(261_1, 261_2, 261_3)의 둘레를 따라 형성되어, 제2 핀(F21, F22, F23)과 제2 컨택(281)을 직접 접촉하도록 형성될 수 있다.
여기서, 제1 금속합금층(162_1, 162_2, 163_3)과 제2 금속합금층(262_1, 262_2, 262_3)은 서로 다른 물질을 포함할 수 있다. 제1 핀형 트랜지스터가 p형일때, 예를 들어, 제1 금속합금층(162_1, 162_2, 163_3)은 Pt, Pd, NiB, NiPt 중 적어도 하나를 포함할 수 있다. 제2 핀형 트랜지스터가 n형일 때, 예를 들어, 제2 금속합금층(262_1, 262_2, 262_3)은 Co, Cr, W, Mo, Ta, Er, NiP 중 적어도 하나를 포함할 수 있다.
반면, 제1 금속합금층(162_1, 162_2, 163_3)과 제2 금속합금층(262_1, 262_2, 262_3)은 서로 동일한 물질일 수 있다. 이러한 경우, 제1 금속합금층(162_1, 162_2, 163_3)과 제2 금속합금층(262_1, 262_2, 262_3)은 NiSi 또는 TiSi를 포함할 수 있다.
제1 컨택(181)은 다수의 제1 핀(F11, F12, F13)과 전기적으로 연결되고, 제2 컨택(181)은 다수의 제2 핀(F21, F22, F23)과 전기적으로 연결될 수 있다.
한편, 도 13을 참조하면, 제1 영역(I)에서, 제1 층간 절연막(171)의 상면은 다수의 제1 게이트 전극(147)의 상면과 나란하다. 예를 들어, 평탄화 공정(예를 들어, CMP 공정)을 통해서 제1 층간 절연막(171)과 다수의 제1 게이트 전극(147)의 상면이 나란해 질 수 있다. 제2 층간 절연막(172)은 다수의 제1 게이트 전극(147)를 덮도록 형성될 수 있다. 다수의 제1 게이트 전극(147) 각각의 측벽에는 제1 스페이서(151)가 형성된다. 여기서, 제2 스페이서(152)는 제1 스페이서(151)의 측면을 따라서 형성될 수 있다. 즉, 제2 스페이서(152)는 L자형이 아니라, I자형으로 형성될 수 있다.
제2 영역(II)에서, 제3 층간 절연막(271)의 상면은 다수의 제2 게이트 전극(247)의 상면과 나란해 질 수 있다. 예를 들어, 평탄화 공정(예를 들어, CMP 공정)을 통해서 제3 층간 절연막(271)과 다수의 제2 게이트 전극(247)의 상면이 나란해 질 수 있다. 제4 층간 절연막(272)은 다수의 제2 게이트 전극(247)을 덮도록 형성될 수 있다. 다수의 제2 게이트 전극(247) 각각의 측벽에는 제3 스페이서(251)가 형성된다. 여기서, 제4 스페이서(252)는 제2 금속합금층(262)의 상면과, 제3 스페이서(251)의 측면을 따라서 형성될 수 있다. 즉, 제4 스페이서(252)는 L자형으로 형성될 수 있다.
제1 스페이서(151)와 제3 스페이서(251)는 동일한 물질일 수 있고, 제2 스페이서(251)와 제4 스페이서(252)는 동일한 물질일 수 있다. 이는 제조 과정에 기인한 것이다(후술할 도 30 및 그 설명 참조, 도 32 및 그 설명 참조).
여기서, 도 14를 참조하면, 제2 영역(II)에 형성되는 제2 핀형 트랜지스터는 측벽절연막(265)를 더 포함할 수 있다. 측벽절연막(265)은 제2 금속합금층(262_1, 262_2, 262_3)과 제3 층간 절연막(271) 사이에 배치되고, 제2 금속합금층(262_1, 262_2, 262_3)의 측벽을 따라서 컨포말하게 형성될 수 있다. 도시된 것과 같이, 측벽절연막(265)은 제2 금속합금층(262_1, 262_2, 262_3)의 상면 일부까지 형성될 수도 있다. 이러한 측벽 절연막(262_1, 262_2, 262_3)은 산화막, 질화막, 산질화막 중 적어도 하나를 포함할 수 있다.
도 15은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 16은 도 15의 제3 영역(III)을 설명하기 위한 예시적 블록도이다.
우선 도 15를 참조하면, 본 발명의 제7 실시예에 따른 반도체 장치(7)에서, 기판(100)은 제1 영역(I)과 제3 영역(III)을 포함할 수 있다.
제1 영역(I)에서, 다수의 제1 금속합금층(162_1, 162_2, 162_3) 각각은 다수의 제1 상승된 소오스/드레인(161_1, 161_2, 161_3)의 상면 및 측벽에 형성될 수 있다. 다르게 설명하면, 다수의 제1 금속합금층(162_1, 162_2, 162_3) 각각은 다수의 제1 상승된 소오스/드레인(161_1, 161_2, 161_3)의 둘레를 따라 형성되어, 제1 핀(F11, F12, F13)과 컨택(181)을 직접 접촉하도록 형성될 수 있다. 여기서, 컨택홀(181a)은 다수의 제1 상승된 소오스/드레인(161_1, 161_2, 161_3)의 상면의 일부를 노출시키도록 형성될 수 있다. 컨택(181)은 이러한 컨택홀(181a)을 채우도록 형성될 수 있다. 따라서, 다수의 제1 핀(F11, F12, F13)은 동일한 컨택(181)과 전기적으로 연결될 수 있다.
반면, 제3 영역(III)에서, 다수의 제3 금속합금층(2161_1, 2161_2, 2161_3) 각각은 다수의 제3 상승된 소오스/드레인(2161_1, 2161_2, 2161_3)의 상면에만 형성될 수 있다. 달리 설명하면, 제3 상승된 소오스/드레인(2161_1, 2161_2, 2161_3) 중에서 제3 컨택(2181)과 접촉하는 접촉면에만, 제3 금속합금층(2162_1, 2162_2, 2162_3)이 형성된다. 또는, 제3 금속합금층(2162_1, 2162_2, 2162_3)은 컨택(2181)과 집적 접촉하지만, 핀(F)과는 접촉하지 않는다.
예를 들어, 이와 같은 제3 영역(III)은 입출력 장치의 ESD(Electrostatic Discharge) 회로 영역일 수 있다. 즉, ESD를 구성하는 핀형 트랜지스터는, 다수의 제3 상승된 소오스/드레인(2161_1, 2161_2, 2161_3)의 상면에만 제3 금속합금층(2161_1, 2161_2, 2161_3)이 형성될 수 있다. 여기서, 도 16을 참조하면, 입출력 장치는 입출력 패드(311), ESD(313), 내부 회로(315) 등을 포함할 수 있다. ESD(313)는 정전기 방전 보호 회로 블록이다. 즉, 순간적으로 높은 바이어스(positive or negative bias)가 입출력 패드(311)로 들어올 때, 높은 바이어스를 예를 들어, 접지 전압 방향으로 배출하여 내부 회로(315)를 보호한다.
이하, 도 17 내지 도 28을 이용하여, 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 17 내지 도 28은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 17을 참조하면, 기판(100) 상에 제1 핀(F1)을 형성한다.
구체적으로, 기판(100) 상에 마스크 패턴(2103)을 형성한 후, 식각 공정을 진행하여 제1 핀(F1)을 형성한다. 제1 핀(F1)은 제2 방향(Y1)을 따라 연장될 수 있다. 제1 핀(F1) 주변에는 트렌치(121)가 형성된다. 마스크 패턴(2103)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
도 18을 참조하면, 트렌치(121)를 채우는 소자 분리막(110)을 형성한다. 소자 분리막(110)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
도 19를 참조하면, 소자 분리막(110)의 상부를 리세스하여, 제1 핀(F1)의 상부를 노출시킨다. 리세스 공정은 선택적 식각 공정을 포함할 수 있다. 마스크 패턴(2103)은 소자 분리막(110)의 형성 이전에 제거되거나, 리세스 공정 이후에 제거될 수 있다.
한편, 소자 분리막(110) 위로 돌출된 제1 핀(F1)의 일부는, 에피 공정에 의하여 형성될 수도 있다. 구체적으로, 소자 분리막(110) 형성 후, 리세스 공정없이 소자 분리막(110)에 의하여 노출된 제1 핀(F1)의 상면을 씨드로 하는 에피 공정에 의하여 제1 핀(F1)의 일부가 형성될 수 있다.
또한, 제1 핀(F1)에 문턱 전압 조절용 도핑이 수행될 수 있다. 핀형 트랜지스터(101)가 NMOS 트랜지스터인 경우, 불순물은 붕소(B)일 수 있다. 핀형 트랜지스터(101)가 PMOS 트랜지스터인 경우, 불순물은 인(P) 또는 비소(As)일 수 있다.
도 20을 참조하면, 마스크 패턴(2104)를 이용하여 식각 공정을 진행하여, 제1 핀(F1)과 교차하여 제1 방향(X1)으로 연장되는 제1 더미 게이트 절연막(141), 제1 더미 게이트 전극(143)을 형성한다.
예를 들어, 제1 더미 게이트 절연막(141)은 실리콘 산화막일 수 있고, 제1 더미 게이트 전극(143)은 폴리 실리콘일 수 있다.
도 21을 참조하면, 제1 스페이서(151)는 제1 더미 게이트 전극(143)의 측벽에 형성되고, 마스크 패턴(2104)의 상면을 노출할 수 있다. 제1 스페이서(151)는 실리콘 질화막 또는 실리콘 산질화막일 수 있다.
이어서, 제1 더미 게이트 전극(143)의 양측에 노출된 제1 핀(F1)의 일부를 제거하여 리세스(199)를 형성한다.
도 22를 참조하면, 제1 핀(F1) 상에(즉, 리세스(199)에) 제1 상승된 소오스/드레인(161)을 형성한다.
제1 상승된 소오스/드레인(161)은 에피 공정에 의해서 형성할 수 있다. 본 발명의 제1 실시예에 따른 반도체 장치(1)가 n형 트랜지스터인지, p형 트랜지스터인지에 따라서, 제1 상승된 소오스/드레인(161)의 물질이 달라질 수 있다. 또한, 필요에 따라서, 에피 공정시 불순물을 인시츄 도핑할 수도 있다.
제1 상승된 소오스/드레인(161)은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다. 도 22에서는 예시적으로 다이아몬드 형상(또는 오각형 형상 또는 육각형 형상)을 도시하였다.
도 23을 참조하면, 제1 상승된 소오스/드레인(161) 상에 금속층(198)을 형성한다.
구체적으로, 금속층(198)은 제1 상승된 소오스/드레인(161) 뿐만 아니라 제1 게이트 전극(147), 소자 분리막(110) 위에도 형성될 수 있다. 이와 같이 금속층(198)을 형성하는 것은 무전해도금(electroless plating)을 이용할 수 있다. 무전해 도금은 커버리지(coverage) 특성이 뛰어나다. 무전해 도금은 선택성(selectivity)가 없기 때문에, 실리사이드를 형성한 후에 미반응 금속층을 제거할 필요가 있다(도 25 참조).
자체적으로(by itself) 무전해 도금이 가능한 물질은 Co, Ni, Cu, Ru, Rh, Pd, Ag, Cd, In, Sn, Sb, Pt, Au, Pb, Bi 등이 있다.
합금 형태로(as alloy) 무전해 도금이 가능한 물질은 V, Cr, Mn, Fe, Mo, W, Re, Tl, B, P, As 등이 있다.
무전해 도금의 원리를 설명하면 다음과 같다. 여기서, R은 환원제(reductant)를 의미한다.
R + H2O →Ox + H+ +E-
Mn + + ne- →M0
2H+ + 2e- →H2
구체적으로, 금속층(198)이 Ni일 경우에, 무전해 도금은 다음과 같이 진행된다. Ni를 대부분의 금속, 플라스틱, 세라믹 위에 무전해 도금하는 것이 가능하다.
(H2PO2)- + H2O →(H2PO3)- + 2e- + 2H+
Ni2 + + 2e- →Ni0
다른 예로서, 금속층(198)이 Ni-P 합금일 경우에, 무전해 도금은 다음과 같이 진행된다.
(H2PO2)- + H2O →(H2PO3)- + 2e- + 2H+
Ni2 + + 2e- →Ni0
2H+ + 2e- →H2
(H2PO2)- + H+ + e- →P0 + OH- + H2O
또 다른 예로서, 금속층(198)이 Pd일 경우에, 무전해 도금은 다음과 같이 진행된다. Pd 무전해 도금은 리플레이스먼트 타입(replacement type)이다.
Cu0 →Cu2 + + 2e-
Pd2 + + 2e- →Pd0
또 다른 예로서, 금속층(198)이 Pt일 경우에, 무전해 도금은 다음과 같이 진행된다. Pt 무전해 도금은 Pt(NH3)2(NO2)2 을 사용하고, 세라믹 위해 Pt 무전해 도금을 할 수 있다.
Cu0 →Cu2 + + 2e-
2Pt2 + + N2H4 + 4OH- →2Pt0 + 4H+ + 4OH-
한편, 금속층(198)은 전해 도금을 이용하여 형성할 수도 있다. 전해 도금은 선택성(selectivity)이 있기 때문에, 실리사이드를 형성한 후에 미반응 금속층을 제거할 필요가 없다.
수용액(aqueous solution) 내에서 전해 도금이 가능한 물질은, Cr, Mn, Fe, Co, Ni, Cu, Zn, Ga, Ge, As, Ru, Rh, Pd, Ag, Cd, In, Sn, Sb, Os, Ir, Pt, Au, Hg, Tl, Pb, Bi, Po 등이 있다.
합금 형태로(as alloy) 전해 도금이 가능한 물질은 Ti, V, Mo, W, Re, B, C, Al, Si, P, S, Se 등이 있다.
비수용액(non-aqueous solution) 내에서 전해 도금이 가능한 물질은, Li, Be, Na, Mg, K, Ca, Rb, Sr, Cs, Ba, Fr, Ra, Mo, Al 등이 있다.
또한, 본 발명의 제1 실시예에 따른 반도체 장치(1)가 n형 트랜지스터인지, p형 트랜지스터인지에 따라서, 금속층(198)의 물질이 달라질 수 있다. 예를 들어, 반도체 장치(1)가 n형 트랜지스터인 경우에, 금속층(198)은 예를 들어, Co, Cr, W, Mo, Ta, Er, NiP 일 수 있으나, 이에 한정되지 않는다. 반도체 장치(1)가 p형 트랜지스터인 경우에, 금속층(198)은 예를 들어, Pt, Pd, NiB, NiPt 일 수 있으나, 이에 한정되지 않는다. 전술한 비전해 도금/전해 도금이 가능한 물질들이 필요에 따라서 사용될 수 있다.
도 24를 참조하면, 열처리하여, 제1 상승된 소오스/드레인(161)과 금속층(198)을 반응시켜 제1 금속합금층(162)(즉, 실리사이드)을 형성한다. 열처리의 온도/시간 등은 금속층(198)의 물질, 제1 금속합금층(162)의 두께 등 여러가지 조건에 따라 조절될 수 있다.
도 25를 참조하면, 열처리할 때 미반응한 금속층(198)을 제거한다.
도 26을 참조하면, 도 25의 결과물 상에, 제1 층간 절연막(171)을 형성한다. 제1 층간 절연막(171)은 예를 들어, 산화막, 질화막, 산질화막 중 적어도 하나일 수 있다.
이어서, 제1 더미 게이트 전극(143)의 상면이 노출될 때까지, 제1 층간 절연막(171)을 평탄화한다. 그 결과, 마스크 패턴(2104)이 제거되고 제1 더미 게이트 전극(143)의 상면이 노출될 수 있다.
이어서, 제1 더미 게이트 절연막(141) 및 제1 더미 게이트 전극(143)을 제거한다. 제1 더미 게이트 절연막(141) 및 제1 더미 게이트 전극(143)의 제거함에 따라, 소자 분리막(110)을 노출하는 트렌치(123)가 형성된다.
도 27을 참조하면, 트렌치(123) 내에 제1 게이트 절연막(145) 및 제1 게이트 전극(147)을 형성한다.
제1 게이트 절연막(145)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 제1 게이트 절연막(145)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다. 제1 게이트 절연막(145)은 트렌치(123)의 측벽 및 하면을 따라 실질적으로 컨포멀하게 형성될 수 있다.
제1 게이트 전극(147)은 금속층(MG1, MG2)을 포함할 수 있다. 제1 게이트 전극(147)은 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(MG1) TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 W 또는 Al을 포함할 수 있다. 또는, 제1 게이트 전극(147)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다.
도 28을 참조하면, 도 27의 결과물 상에, 제2 층간 절연막(172)을 형성한다. 제2 층간 절연막(172)은 예를 들어, 산화막, 질화막, 산질화막 중 적어도 하나일 수 있다.
이어서, 제1 층간 절연막(171)과 제2 층간 절연막(172)을 관통하고, 제1 금속합금층(162)의 일부(즉, 상면)을 노출하는 컨택홀(181a)을 형성한다.
이어서, 컨택홀(181a)을 채우도록, 컨택(181)을 형성한다.
이하, 도 29 내지 도 35을 이용하여, 본 발명의 제6 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 29 내지 도 35은 본 발명의 제6 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의상, 도 17 내지 도 28을 이용하여 설명한 것과 다른 점은 위주로 설명한다.
도 29를 참조하면, 기판(100)에는 제1 영역(I)과 제2 영역(II)이 정의되어 있다. 제1 영역(I)은 제1 도전형(예를 들어, n형)의 제1 핀형 트랜지스터가 형성되는 영역이고, 제2 영역(II)은 제1 도전형과 다른 제2 도전형(예를 들어, p형)의 제2 핀형 트랜지스터가 형성되는 영역일 수 있다.
제1 영역(I)에는, 다수의 제1 핀(F11, F12, F13)과, 다수의 제1 핀(F11, F12, F13)을 교차하도록 형성된 제1 더미 게이트 전극(143)이 형성되어 있다. 제1 더미 게이트 전극(143) 아래에는 제1 더미 게이트 절연막(141)이 위치하고, 제1 더미 게이트 전극(143) 상에는 마스크 패턴(2104)가 위치할 수 있다.
제2 영역(II)에는, 다수의 제2 핀(F21, F22, F23)과, 다수의 제1 핀(F21, F22, F23)을 교차하도록 형성된 제2 더미 게이트 전극(243)이 형성되어 있다. 제2 더미 게이트 전극(243) 아래에는 제2 더미 게이트 절연막(241)이 위치하고, 제2 더미 게이트 전극(243) 상에는 마스크 패턴(2104a)가 위치할 수 있다.
도 30을 참조하면, 제1 영역(I)을 커버하는 마스크막(2204)을 형성하고, 제2 영역(II)에는 제2 더미 게이트 전극(243)의 측벽에 제3 스페이서(251)을 형성한다. 구체적으로, 제1 영역(I) 및 제2 영역(II) 상에 제1 절연막을 형성하고, 제1 영역(I)에 형성된 제1 절연막을 식각하지 않고 제2 영역(II)에 형성된 제1 절연막을 에치백한다. 따라서, 제1 영역(I)에는 마스크막(2204)을 형성하고 제2 영역(II)에는 제3 스페이서(251)를 형성할 수 있다. 여기서, 제3 스페이서(251)는 제2 더미 게이트 전극(243)의 측벽에 형성되고, 마스크 패턴(2104a)의 상면을 노출할 수 있다.
이어서, 제2 더미 게이트 전극(243)의 양측에 노출된 다수의 제2 핀(F21, F22, F23)의 일부를 제거하여, 다수의 리세스(299_1, 299_2, 299_3)를 형성한다.
도 31을 참조하면, 제2 영역(II) 내의 다수의 제2 핀(F21, F22, F23) 상에(즉, 리세스(299_1, 299_2, 299_3)에) 다수의 제2 상승된 소오스/드레인(261_1, 261_2, 261_3)을 형성한다. 다수의 제2 상승된 소오스/드레인(261_1, 261_2, 261_3)은 에피 공정에 의해서 형성할 수 있다.
이어서, 다수의 제2 상승된 소오스/드레인(261_1, 261_2, 261_3)의 상면과 측벽에 다수의 제2 금속합금층(262_1, 262_2, 262_3)을 형성한다. 구체적으로, 다수의 제2 상승된 소오스/드레인(261_1, 261_2, 261_3) 상에 도금 방식으로 금속층을 형성하고, 열처리를 하여 제2 금속합금층(262_1, 262_2, 262_3)을 형성하고, 미반응한 금속층을 제거한다.
도 32를 참조하면, 제2 영역(II)을 커버하는 마스크막(2204a)을 형성하고, 제1 영역(I)에는 제1 더미 게이트 전극(143)의 측벽에 제1 스페이서(151), 제2 스페이서(152)를 형성한다. 구체적으로, 전술한 것과 같이, 제1 영역(I)에 마스크막(2204)가 있는 상태이다. 여기서, 제1 영역(I) 및 제2 영역(II) 상에 제2 절연막(미도시)을 형성하고, 제2 영역(II)에 형성된 제2 절연막을 식각하지 않고 제1 영역(I)에 형성된 마스크막(2204)과 제2 절연막을 에치백한다. 따라서, 제1 영역(I)에는 제1 스페이서(151) 및 제2 스페이서(152)를 형성하고, 제2 영역(II)에는 마스크막(2204a)을 형성할 수 있다. 여기서, 제1 스페이서(151) 및 제2 스페이서(152)은 제1 더미 게이트 전극(143)의 측벽에 형성되고, 마스크 패턴(2104)의 상면을 노출할 수 있다.
이어서, 제1 더미 게이트 전극(143)의 양측에 노출된 다수의 제1 핀(F11, F12, F13)의 일부를 제거하여, 다수의 리세스(199_1, 199_2, 199_3)를 형성한다.
도 33을 참조하면, 제1 영역(I) 내의 다수의 제1 핀(F11, F12, F13) 상에(즉, 리세스(199_1, 199_2, 199_3)에) 다수의 제1 상승된 소오스/드레인(161_1, 161_2, 161_3)을 형성한다. 다수의 제1 상승된 소오스/드레인(161_1, 161_2, 161_3)은 에피 공정에 의해서 형성할 수 있다.
이어서, 다수의 제1 상승된 소오스/드레인(161_1, 161_2, 161_3)의 상면과 측벽에 다수의 제1 금속합금층(162_1, 162_2, 162_3)을 형성한다. 구체적으로, 다수의 제1 상승된 소오스/드레인(161_1, 161_2, 161_3) 상에 도금 방식으로 금속층을 형성하고, 열처리를 하여 제1 금속합금층(162_1, 162_2, 162_3)을 형성하고, 미반응한 금속층을 제거한다. 여기서, 금속층을 도금 방식으로 형성하지 않고, CVD 방식으로 형성할 수도 있다.
도 34를 참조하면, 제1 영역(I)에 제1 층간 절연막(171)을 형성하고, 제2 영역(II)에 제3 층간 절연막(271)을 형성한다. 제1 층간 절연막(171), 제3 층간 절연막(271)은 예를 들어, 산화막, 질화막, 산질화막 중 적어도 하나일 수 있다.
이어서, 제1 더미 게이트 전극(143), 제2 더미 게이트 전극(243)의 상면이 노출될 때까지, 제1 층간 절연막(171), 제3 층간 절연막(271)을 평탄화한다. 평탄화 과정 결과, 제2 더미 게이트 전극(243)의 상면에 위치하던 마스크막(2204a)의 일부가 제거되어, 측벽절연막(265)이 완성된다.
이어서, 제1 더미 게이트 절연막(141) 및 제1 더미 게이트 전극(143), 제2 더미 게이트 절연막(241) 및 제2 더미 게이트 전극(243)을 제거한다. 이에 따라, 소자 분리막(110)을 노출하는 트렌치가 형성된다.
이어서, 트렌치 내에 제1 게이트 절연막(145) 및 제1 게이트 전극(147), 제2 게이트 절연막(245) 및 제2 게이트 전극(247)을 형성한다. 제1 게이트 전극(147)은 금속층(MG11, MG12)을 포함하고, 제2 게이트 전극(247)은 금속층(MG21, MG22)을 포함할 수 있다. 여기서, n형 핀형 트랜지스터의 일함수를 조절하는 금속층(MG11)와 p형 핀형 트랜지스터의 일함수를 조절하는 금속층(MG12)은 서로 다를 수 있다.
도 35를 참조하면, 도 34의 결과물 상에, 제2 층간 절연막(172), 제4 층간 절연막(272)을 형성한다. 제2 층간 절연막(172), 제4 층간 절연막(272)은 예를 들어, 산화막, 질화막, 산질화막 중 적어도 하나일 수 있다.
이어서, 제1 층간 절연막(171)과 제2 층간 절연막(172)을 관통하고, 제1 금속합금층(162)의 일부(즉, 상면)을 노출하는 제1 컨택홀(181a)을 형성한다. 제3 층간 절연막(271)과 제4 층간 절연막(272)을 관통하고, 제2 금속합금층(262)의 일부(즉, 상면)을 노출하는 제2 컨택홀(281a)을 형성한다.
이어서, 제1 및 제2 컨택홀(181a, 281a)을 채우도록, 제1 및 제2 컨택(181, 281)을 형성한다.
이어서, 도 1 내지 도 16을 이용하여 설명한 반도체 장치를 이용하는 전자 시스템의 예를 설명한다.
도 36는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 36를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 37 및 도 38은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다. 도 37은 태블릿 PC이고, 도 38은 노트북을 도시한 것이다. 본 발명의 몇몇 실시예들에 따른 반도체 장치 중 적어도 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1~7: 반도체 장치 F1, F2, F11~F13, F21~F23: 핀
161: 제1 상승된 소오스/드레인 162: 제1 금속합금층
171: 제1 층간 절연막 172: 제2 층간 절연막
181: 제1 컨택

Claims (20)

  1. 기판 상에 형성된 제1 핀;
    상기 기판 상에, 상기 제1 핀을 교차하도록 형성된 제1 게이트 전극;
    상기 제1 게이트 전극의 양측에, 상기 제1 핀 상에 형성된 제1 상승된 소오스/드레인(elevated source/drain); 및
    상기 제1 상승된 소오스/드레인의 상면 및 측벽에 형성된 제1 금속합금층을 포함하는 반도체 장치.
  2. 제 1항에 있어서, 상기 제1 상승된 소오스/드레인은 제1 부분과 제2 부분을 포함하고,
    상기 제1 부분은 상기 제2 부분보다 상기 제1 핀과 가깝고, 상기 제1 부분의 폭은 상기 제2 부분의 폭보다 좁은 반도체 장치.
  3. 제 2항에 있어서,
    상기 제1 금속합금층은 상기 제1 상승된 소오스/드레인의 상기 제1 부분 및 상기 제2 부분에 형성된 반도체 장치.
  4. 제 1항에 있어서,
    상기 제1 금속합금층은 컨택과 접촉하는 접촉면과, 상기 컨택과 비접촉하는 비접촉면을 포함하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 제1 금속합금층은 상기 제1 핀과 컨택을 직접 접촉하는 반도체 장치.
  6. 제 1항에 있어서,
    제2 핀과,
    상기 제2 핀을 교차하도록 형성된 제2 게이트 전극과,
    상기 제2 게이트 전극의 양측에 상기 제2 핀 상에 형성된 제2 상승된 소오스/드레인과,
    상기 제2 상승된 소오스/드레인의 상면 및 측벽에 형성되는 제2 금속합금층을 더 포함하는 반도체 장치.
  7. 제 6항에 있어서,
    상기 제1 소오스/드레인과 상기 제2 소오스/드레인은 서로 다른 도전형이고,
    상기 제1 금속합금층과 상기 제2 금속합금층은 서로 동일한 물질인 반도체 장치.
  8. 제 7항에 있어서,
    상기 제1 금속합금층과 상기 제2 금속합금층은 NiSi 또는 TiSi를 포함하는 반도체 장치.
  9. 제 6항에 있어서,
    상기 제1 소오스/드레인과 상기 제2 소오스/드레인은 서로 다른 도전형이고,
    상기 제2 금속합금층은 상기 제1 금속합금층과 다른 물질을 포함하는 반도체 장치.
  10. 제 9항에 있어서,
    상기 제1 금속합금층은 Pt, Pd, NiB, NiPt 중 적어도 하나를 포함하고,
    상기 제2 금속합금층은 Co, Cr, W, Mo, Ta, Er, NiP 중 적어도 하나를 포함하는 반도체 장치.
  11. 제 6항에 있어서,
    상기 제1 상승된 소오스/드레인, 상기 제1 금속합금층, 상기 제2 상승된 소오스/드레인 및 상기 제2 금속합금층을 커버하는 층간 절연막을 더 포함하고,
    상기 제2 금속합금층과 상기 층간 절연막 사이에 배치되고, 상기 제2 금속합금층의 측벽을 따라서 컨포말하게 형성된 측벽절연막을 더 포함하는 반도체 장치.
  12. 제 1항에 있어서,
    상기 제1 상승된 소오스/드레인은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나인 반도체 장치.
  13. 제 1항에 있어서,
    상기 제1 금속합금층은 실리사이드를 포함하는 반도체 장치.
  14. 기판 상에 형성된 제1 핀;
    상기 기판 상에, 상기 제1 핀을 교차하도록 형성된 제1 게이트 전극;
    상기 제1 게이트 전극의 양측에, 상기 제1 핀 상에 형성된 제1 상승된 소오스/드레인;
    상기 제1 상승된 소오스/드레인 상에 형성된 컨택; 및
    상기 제1 상승된 소오스/드레인의 둘레를 따라 형성되어, 상기 제1 핀과 상기 컨택을 직접 접촉하는 제1 금속합금층을 포함하는 반도체 장치.
  15. 제 14항에 있어서,
    상기 제1 상승된 소오스/드레인은 제1 부분과 제2 부분을 포함하고,
    상기 제1 부분은 상기 제2 부분보다 상기 제1 핀과 가깝고,
    상기 제1 부분의 폭은 상기 제2 부분의 폭보다 좁고,
    상기 제1 금속합금층은 상기 제1 상승된 소오스/드레인의 상기 제1 부분 및 상기 제2 부분에 형성된 반도체 장치.
  16. 기판 상에 형성된 다수의 제1 핀;
    상기 기판 상에, 상기 다수의 제1 핀을 교차하도록 형성된 제1 게이트 전극;
    상기 제1 게이트 전극의 양측에, 상기 다수의 제1 핀 상에 각각 형성된 다수의 제1 상승된 소오스/드레인;
    상기 다수의 제1 상승된 소오스/드레인의 상면 및 측벽에 각각 형성된 다수의 제1 금속합금층;
    상기 다수의 제1 금속합금층의 일부를 동시에 노출하는 컨택홀; 및
    상기 컨택홀을 채우는 컨택을 포함하는 반도체 장치.
  17. 제1 영역과 제2 영역을 포함하는 기판;
    상기 제1 영역에 형성된 제1 핀형 트랜지스터으로서, 상기 제1 핀형 트랜지스터는 제1 핀과, 상기 제1 핀을 교차하도록 형성된 제1 게이트 전극과, 상기 제1 게이트 전극의 양측에 상기 제1 핀 상에 형성된 제1 상승된 소오스/드레인과, 상기 제1 상승된 소오스/드레인의 상면 및 측벽에 형성된 제1 금속합금층을 포함하는 제1 핀형 트랜지스터; 및
    상기 제2 영역에 형성된 제2 핀형 트랜지스터으로서, 상기 제2 핀형 트랜지스터는 제2 핀과, 상기 제2 핀을 교차하도록 형성된 제2 게이트 전극과, 상기 제2 게이트 전극의 양측에 상기 제2 핀 상에 형성된 제2 상승된 소오스/드레인과, 상기 제2 상승된 소오스/드레인의 상면에 형성되고 측벽에 비형성된 제2 금속합금층을 포함하는 제2 핀형 트랜지스터를 포함하는 반도체 장치.
  18. 기판 상에 제1 핀을 형성하고,
    상기 기판 상에, 상기 제1 핀을 교차하도록 제1 게이트 전극을 형성하고,
    상기 제1 게이트 전극의 양측에, 상기 제1 핀 상에 제1 상승된 소오스/드레인을 형성하고,
    상기 제1 상승된 소오스/드레인의 상면 및 측벽에, 제1 금속합금층을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  19. 제 18항에 있어서, 상기 제1 금속합금층을 형성하는 것은,
    상기 제1 상승된 소오스/드레인 상에 금속층을 형성하고,
    열처리하여, 상기 제1 상승된 소오스/드레인과 상기 금속층을 반응시키는 것을 포함하는 반도체 장치의 제조 방법.
  20. 제 19항에 있어서,
    상기 금속층을 형성하는 것은, 무전해도금(electroless plating)을 이용하는 반도체 장치의 제조 방법.
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