KR20160116103A - 반도체 소자 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title abstract description 41
- 239000000758 substrate Substances 0.000 claims abstract description 72
- 238000000034 method Methods 0.000 claims description 46
- 238000002955 isolation Methods 0.000 claims description 29
- 239000011810 insulating material Substances 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 65
- 239000011229 interlayer Substances 0.000 description 40
- 208000011913 Zygodactyly type 2 Diseases 0.000 description 32
- 208000022859 zygodactyly type 1 Diseases 0.000 description 32
- 230000008569 process Effects 0.000 description 27
- 230000015654 memory Effects 0.000 description 23
- 238000005530 etching Methods 0.000 description 16
- 125000006850 spacer group Chemical group 0.000 description 15
- 238000012546 transfer Methods 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 229910052710 silicon Inorganic materials 0.000 description 12
- 239000010703 silicon Substances 0.000 description 12
- 229910052751 metal Inorganic materials 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- 239000000463 material Substances 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 239000004020 conductor Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000005669 field effect Effects 0.000 description 6
- 229910021332 silicide Inorganic materials 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- 238000000231 atomic layer deposition Methods 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 238000003860 storage Methods 0.000 description 5
- 101001003569 Homo sapiens LIM domain only protein 3 Proteins 0.000 description 4
- 101000639972 Homo sapiens Sodium-dependent dopamine transporter Proteins 0.000 description 4
- 102100026460 LIM domain only protein 3 Human genes 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 102100038849 Uroplakin-1a Human genes 0.000 description 2
- 108050006485 Uroplakin-1a Proteins 0.000 description 2
- 102100038853 Uroplakin-1b Human genes 0.000 description 2
- 108050006486 Uroplakin-1b Proteins 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 239000000872 buffer Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 229910052735 hafnium Inorganic materials 0.000 description 2
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910021341 titanium silicide Inorganic materials 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- -1 tungsten nitride Chemical class 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910001928 zirconium oxide Inorganic materials 0.000 description 2
- GFQYVLUOOAAOGM-UHFFFAOYSA-N zirconium(iv) silicate Chemical compound [Zr+4].[O-][Si]([O-])([O-])[O-] GFQYVLUOOAAOGM-UHFFFAOYSA-N 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000012464 large buffer Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000003936 working memory Effects 0.000 description 1
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Abstract
본 발명은 반도체 소자에 관한 것으로, 기판으로부터 돌출된 제1 내지 제3 활성 패턴들, 상기 제1 내지 제3 활성 패턴들을 가로지르는 게이트 구조체, 상기 게이트 구조체의 일측의 상기 제1 내지 제3 활성 패턴들 상에 각각 배치되는 제1 내지 제3 소스/드레인 영역들 및 상기 제1 내지 제3 활성 패턴들을 가로지르며, 상기 제1 내지 제3 소스/드레인 영역들과 공통적으로 연결되는 소스/드레인 콘택을 포함하는 반도체 소자가 제공된다.
Description
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 핀 전계 효과 트랜지스터를 포함하는 반도체 소자에 관한 것이다.
반도체 소자는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 의해 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 갖는 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 전기적 특성이 향상된 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는 기판으로부터 돌출된 제1 내지 제3 활성 패턴들, 상기 제1 및 제2 활성 패턴들은 제1 거리만큼 서로 이격되고, 상기 제3 활성 패턴은 상기 제2 활성 패턴으로부터 상기 제1 거리보다 큰 제2 거리만큼 이격되고; 상기 제1 내지 제3 활성 패턴들을 가로지르는 게이트 구조체; 상기 게이트 구조체의 일측의 상기 제1 내지 제3 활성 패턴들 상에 각각 배치되는 제1 내지 제3 소스/드레인 영역들; 및 상기 제1 내지 제3 활성 패턴들을 가로지르며, 상기 제1 내지 제3 소스/드레인 영역들과 공통적으로 연결되는 소스/드레인 콘택을 포함하고, 상기 소스/드레인 콘택은, 상기 제1 내지 제3 소스/드레인 영역들과 각각 접하는 제1 내지 제3 접촉면들, 및 상기 제1 내지 제3 접촉면들보다 아래에 위치하고 상기 제2 및 제3 활성 패턴들 사이에 개재되는 연장부를 포함하되, 상기 연장부는 상기 제2 및 제3 활성 패턴들의 측벽들로부터 이격된다.
일 실시예에 따르면, 상기 제1 내지 제3 접촉면들 각각은 상기 기판의 상면에 실질적으로 평행한 평탄면; 및 상기 평탄면의 일단으로부터 아래로 연장되는 경사면을 포함하되, 일 단면의 관점에서, 상기 경사면의 길이는 상기 평탄면의 길이보다 클 수 있다.
일 실시예에 따르면, 상기 제2 접촉면은 상기 제1 소스/드레인 영역에 인접한 제1 경사면 및 상기 제3 소스/드레인 영역에 인접한 제2 경사면을 포함하되, 상기 제1 경사면과 상기 제2 경사면은 비대칭적일 수 있다.
일 실시예에 따르면, 일 단면의 관점에서, 상기 제2 경사면의 길이는 상기 제1 경사면의 길이보다 클 수 있다.
일 실시예에 따르면, 상기 제1 경사면은 상기 기판의 상면에 평행한 방향에 대해 제1 경사각을 갖고, 상기 제2 경사면은 상기 기판의 상면에 평행한 방향에 대해 제2 경사각을 가지되, 상기 제2 경사각은 상기 제1 경사각 보다 클 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 경사면들은 상기 소스/드레인 콘택을 향하는 방향으로 오목한 곡면을 가질 수 있다.
일 실시예에 따르면, 상기 제1 및 제3 접촉면들은 굴곡진 곡면을 갖고, 상기 제2 접촉면은 상기 소스/드레인 콘택을 향하는 방향으로 오목한 곡면을 가질 수 있다.
일 실시예에 따르면, 상기 제1 내지 제3 활성 패턴들 각각은, 상기 게이트 구조체 아래의 제1 영역 및 상기 게이트 구조체의 상기 일측의 제2 영역을 포함하되, 상기 제2 영역의 상면은 상기 제1 영역의 상면보다 낮고, 상기 제1 내지 제3 소스/드레인 영역들은 상기 제1 내지 제3 활성 패턴들의 상기 제2 영역 상에 각각 배치되되, 상기 제1 및 제2 소스/드레인 영역들은 제1 도전형을 갖고, 상기 제3 소스/드레인 영역은 상기 제1 도전형과 다른 제2 도전형을 가질 수 있다.
일 실시예에 따르면, 상기 제1 활성 패턴의 제2 영역의 상면, 및 상기 제2 활성 패턴의 제2 영역의 상면은 상기 제3 활성 패턴의 제2 영역의 상면보다 높을 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 소스/드레인 영역들 각각의 최상부는 상기 제3 소스/드레인 영역의 최상부보다 높을 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 소스/드레인 영역들 각각은 상기 제2 영역의 측벽들의 일부와 접하되, 상기 제1 및 제2 소스/드레인 영역들 각각의 최하부는 상기 측벽들과 이격될 수 있다.
일 실시예에 따르면, 상기 기판 상에 배치되고, 상기 제1 내지 제3 활성 패턴들의 측벽들의 일부를 덮는 소자분리 패턴을 더 포함하되, 상기 소자분리 패턴은 상기 게이트 구조체 아래의 제1 부분; 및 상기 게이트 구조체의 상기 일 측의 제2 부분을 포함하고, 상기 제2 부분은, 그 바닥면의 높이가 상기 제1 부분의 상면보다 낮은 복수의 리세스 영역들을 포함할 수 있다.
일 실시예에 따르면, 상기 복수의 리세스 영역들은 상기 제1 활성 패턴의 일측의 제1 리세스 영역, 상기 제1 활성 패턴의 타측과 상기 제2 활성 패턴 사이의 제2 리세스 영역, 상기 제2 활성 패턴과 상기 제3 활성 패턴의 일측 사이의 제3 리세스 영역, 및 상기 제3 활성 패턴의 타측의 제4 리세스 영역을 포함하되, 상기 제2 리세스 영역의 바닥면은 상기 제2 내지 제4 리세스 영역들 각각의 바닥면 보다 높을 수 있다.
일 실시예에 따르면, 상기 제1 내지 제4 리세스 영역들의 내면을 덮으며, 상기 제1 내지 제3 소스/드레인 영역들의 상부 및 상기 게이트 구조체의 측벽들 상으로 연장되는 콘택 식각 정지막을 더 포함하되, 상기 연장부는 상기 제3 리세스 영역의 상기 바닥면 상의 상기 콘택 식각 정지막과 접할 수 있다.
일 실시예에 따르면, 상기 제2 리세스 영역은 에어갭을 포함하되, 상기 에어갭은 상기 제2 리세스 영역의 내면을 덮는 상기 콘택 식각 정지막에 의해 정의될 수 있다.
일 실시예에 따르면, 상기 제2 및 제3 활성 패턴들의 상기 측벽들과 상기 연장부 사이에 개재되는 절연물질을 더 포함할 수 있다.
일 실시예에 따르면, 상기 제1 내지 제3 소스/드레인 영역들을 덮으며 상기 게이트 구조체의 상면을 노출하는 층간 절연막을 더 포함하되, 상기 층간 절연막은 상기 절연물질과 동일한 물질을 포함할 수 있다.
상기 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자는 제1 영역 및 제2 영역을 포함하는 기판; 상기 제1 영역의 기판으로부터 돌출되는 복수의 제1 활성 패턴들, 및 상기 제2 영역의 기판으로부터 돌출되는 제2 활성 패턴; 상기 복수의 제1 활성 패턴들 및 상기 제2 활성 패턴을 가로지르는 게이트 구조체; 상기 게이트 구조체 일측의 상기 복수의 제1 활성 패턴들 및 상기 제2 활성 패턴 상에 각각 배치되는 복수의 소소/드레인 영역들; 및 상기 복수의 제1 활성 패턴들 및 상기 제2 활성 패턴을 가로지르며, 상기 복수의 소스/드레인 영역들과 공통적으로 연결되는 소스/드레인 콘택을 포함하고, 상기 소스/드레인 콘택은, 상기 복수의 소스/드레인 영역들과 각각 접하는 복수의 접촉면들, 및 상기 복수의 접촉면들보다 아래에 위치하는 연장부를 포함하되,상기 연장부는, 상기 복수의 제1 활성 패턴들 중 상기 제2 영역에 인접한 제1 활성 패턴과 상기 제2 활성 패턴 사이에 개재되고, 상기 제2 영역에 인접한 제1 활성 패턴 및 상기 제2 활성 패턴으로부터 이격된다.
일 실시예에 따르면, 상기 접촉면들의 일부는 상기 기판의 상면에 실질적으로 평행한 평탄면; 및 상기 평탄면의 일단으로부터 아래로 연장되는 경사면을 포함하되, 일 단면의 관점에서, 상기 경사면의 길이는 상기 평탄면의 길이보다 클 수 있다.
일 실시예에 따르면, 상기 접촉면들의 일부는 굴곡진 곡면을 갖고, 상기 접촉면들의 다른 일부는 상기 소스/드레인 콘택을 향하는 방향으로 오목한 곡면을 가질 수 있다.
일 실시예에 따르면, 상기 접촉면들 중 상기 제2 영역에 인접한 상기 제1 활성 패턴 상의 소스/드레인 영역과 접하는 접촉면은, 상기 제2 영역으로부터 먼 제1 경사면 및 상기 제2 영역에 인접한 제2 경사면을 포함하되, 상기 제1 경사면과 상기 제2 경사면은 비대칭적일 수 있다.
일 실시예에 따르면, 일 단면의 관점에서, 상기 제2 경사면의 길이는 상기 제1 경사면의 길이보다 클 수 있다.
일 실시예에 따르면, 상기 제1 경사면은 상기 기판의 상면에 평행한 방향에 대해 제1 경사각을 갖고, 상기 제2 경사면은 상기 기판의 상면에 평행한 방향에 대해 제2 경사각을 가지되, 상기 제2 경사각은 상기 제1 경사각 보다 클 수 있다.
일 실시예에 따르면, 상기 복수의 제1 활성 패턴들 사이의 간격은, 상기 제2 영역에 인접한 상기 제1 활성 패턴과 상기 제2 활성 패턴 사이의 간격보다 작을 수 있다.
일 실시예에 따르면, 상기 게이트 구조체 중 일부, 및 상기 제1 영역의 소스/드레인 영역들은 제1 트랜지스터를 구성하고, 상기 게이트 구조체 중 다른 일부, 및 상기 제2 영역의 소스/드레인 영역은 상기 제1 트렌지스터와 다른 타입의 제2 트랜지스터를 구성할 수 있다.
상기 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 소자는 제1 영역 및 제2 영역을 포함하는 기판; 상기 제1 영역에 제공되는 제1 트랜지스터, 상기 제1 트랜지스터는 제1 게이트 전극; 및 상기 제1 게이트 전극의 일측의 제1 소스/드레인 영역을 포함하고, 상기 제1 소스/드레인 영역은, 상기 제1 영역의 기판으로부터 돌출되는 복수의 제1 활성 패턴들 상에 각각 배치되는 복수의 제1 에피택시얼 패턴들을 포함하고; 상기 제2 영역에 제공되는 제2 트랜지스터, 상기 제2 트랜지스터는 제2 게이트 전극; 및 상기 제2 게이트 전극 일측의 제2 소스/드레인 영역을 포함하되, 상기 제2 소스/드레인 영역은, 상기 제2 영역의 기판으로부터 돌출되는 제2 활성 패턴 상에 배치되는 제2 에피택시얼 패턴을 포함하고; 및 상기 복수의 제1 활성 패턴들 및 상기 제2 활성 패턴을 가로지르며, 상기 제1 및 제2 소스/드레인 영역들과 공통적으로 연결되는 소스/드레인 콘택을 포함하되, 상기 소스/드레인 콘택은 상기 복수의 제1 에피택시얼 패턴들 및 상기 제2 에피택시얼 패턴과 각각 접하는 접촉면들, 및 상기 접촉면들 아래로 연장되는 연장부를 포함하고, 상기 연장부는 상기 복수의 제1 활성 패턴들 중 상기 제2 영역에 인접한 상기 제1 활성 패턴과 상기 제2 활성 패턴 사이에 개재된다.
일 실시예에 따르면, 상기 접촉면들 중 상기 제2 영역에 인접한 상기 제1 활성 패턴 상의 제1 소스/드레인 영역과 접하는 접촉면은, 상기 제2 영역으로부터 먼 제1 경사면 및 상기 제2 영역에 인접한 제2 경사면을 포함하되, 상기 제1 경사면과 상기 제2 경사면은 비대칭적일 수 있다.
일 실시예에 따르면, 일 단면의 관점에서, 상기 제2 경사면의 길이는 상기 제1 경사면의 길이보다 크고, 상기 제1 경사면은 상기 기판의 상면에 평행한 방향에 대해 제1 경사각을 갖고, 상기 제2 경사면은 상기 기판의 상면에 평행한 방향에 대해 제2 경사각을 가지되, 상기 제2 경사각은 상기 제1 경사각 보다 클 수 있다.
일 실시예에 따르면, 상기 복수의 제1 활성 패턴들 사이의 간격은, 상기 제2 영역에 인접한 상기 제1 활성 패턴과 상기 제2 활성 패턴 사이의 간격보다 작을 수 있다.
일 실시예에 따르면, 상기 제1 게이트 전극과 상기 제2 게이트 전극은 서로 연결되어 일체를 이룰 수 있다.
본 발명의 실시예들에 따르면, 복수의 소스/드레인 영역들과 공통적으로 연결되는 소스/드레인 콘택의 접촉 면적이 증대될 수 있다. 그 결과, 복수의 소스/드레인 영역들과 접하는 소스/드레인 콘택의 저항이 감소되어, 반도체 소자의 전기적 특성이 향상될 수 있다.
도 1은 본 발명의 일 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 2a는 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 에 따른 단면도이고, 도 2b는 도 1의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ' 에 따른 단면도이다.
도 3a 내지 도 3c는 도 2a의 A 부분에 대응하는 확대도들이다.
도 4a 내지 도4c는 도 3a의 B 부분에 대응하는 확대도들이다.
도 5a 내지 도 13a는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 것으로, 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 에 대응하는 단면도들이다. 도 5b 내지 도 13b는 도 1의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ' 에 대응하는 단면도들이다.
도 14는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 시모스 에스램 셀(CMOS SRAM cell)의 등가 회로도이다.
도 15는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 16은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 장치의 구성을 보여주는 블록도이다.
도 17은 전자 시스템이 모바일 폰에 적용되는 예를 도시한다.
도 2a는 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 에 따른 단면도이고, 도 2b는 도 1의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ' 에 따른 단면도이다.
도 3a 내지 도 3c는 도 2a의 A 부분에 대응하는 확대도들이다.
도 4a 내지 도4c는 도 3a의 B 부분에 대응하는 확대도들이다.
도 5a 내지 도 13a는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 것으로, 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 에 대응하는 단면도들이다. 도 5b 내지 도 13b는 도 1의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ' 에 대응하는 단면도들이다.
도 14는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 시모스 에스램 셀(CMOS SRAM cell)의 등가 회로도이다.
도 15는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 16은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 장치의 구성을 보여주는 블록도이다.
도 17은 전자 시스템이 모바일 폰에 적용되는 예를 도시한다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 일 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 2a는 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 에 따른 단면도이고, 도 2b는 도 1의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ' 에 따른 단면도이다. 도 3a 내지 도 3c는 도 2a의 A 부분에 대응하는 확대도들이다. 도 4a 내지 도4c는 도 3a의 B 부분에 대응하는 확대도들이다.
도 1, 도 2a, 도 2b, 및 도 3a를 참조하면, NMOSFET 영역(NR) 및 PMOSFET 영역(PR)을 포함하는 기판(100)이 제공된다. 기판(100)은 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다. 본 실시예에서, NMOSFET 영역(NR)은 하나의 n형 트랜지스터가 배치되는 활성 영역으로 정의될 수 있고, PMOSFET 영역(PR)은 하나의 p형 트랜지스터가 배치되는 활성 영역으로 정의될 수 있다. NMOSFET 영역(NR) 및 PMOSFET 영역(PR)은, 일 예로 제1 방향(D1)을 따라 배열될 수 있다.
각 활성 영역들(NR, PR) 상에 활성 패턴들이 제공될 수 있다. 활성 패턴들은 NMOSFET 영역(NR) 상에 배치되는 제1 활성 패턴(AP1), 및 PMOSFET 영역(PR) 상에 배치되는 제2 활성 패턴(AP2)을 포함할 수 있다. 제1 활성 패턴(AP1)은 p형의 도전형을 가질 수 있고, 제2 활성 패턴(AP2)은 n형의 도전형을 가질 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제1 방향(D1)을 따라 배치될 수 있고, 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)으로부터 기판(100)의 상면에 수직한 방향으로 돌출될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부이거나, 기판(100) 상에 형성된 에피층일 수 있다. 본 발명의 개념에 따르면, 제1 활성 패턴(AP1)은 복수 개로 제공될 수 있다. 일 예로, NMOSFET 영역(NR) 상에 2개의 제1 활성 패턴들(AP1)이 배치될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다. 도시된 바와 달리, NMOSFET 영역(NR) 상에는 3개 이상의 제1 활성 패턴들(AP1)이 제공될 수 있다. 마찬가지로, PMOSFET 영역(PR) 상에 하나의 제2 활성 패턴(AP2)이 되는 것으로 도시되었으나, 본 발명이 이에 한정되는 것은 아니다. 이하 설명의 편의를 위해, NMOSFET 영역(NR) 상에 한쌍의 제1 활성 패턴들(AP1)이 배치되고, PMOSFET 영역(PR)에는 하나의 제2 활성 패턴(AP2)이 배치되는 경우를 기준으로 설명한다.
일 실시예에 따르면, 제1 활성 패턴들(AP1)은 제1 거리(d1)만큼 서로 이격될 수 있고, 제2 활성 패턴(AP2)은 제1 활성 패턴들(AP1)로부터 제2 거리(d2)만큼 이격될 수 있다. 제2 거리(d2)는 제1 거리(d1)보다 클 수 있다. 제2 거리(d2)는 서로 다른 도전형을 갖는 NMOSFET 영역(NR) 및 PMOSFET 영역(PR)을 분리하기 위해 필요한 최소한의 이격 거리일 수 있다.
기판(100) 상에 게이트 구조체(GS)가 배치될 수 있다. 게이트 구조체(GS)는 제1 방향(D1)으로 연장되어 제1 활성 패턴들(AP1) 및 제2 활성 패턴(AP2)을 가로지를 수 있다. 게이트 구조체(GS)는 제1 활성 패턴들(AP1)의 측벽들 및 제2 활성 패턴(AP2)의 측벽들의 일부를 덮을 수 있다. 본 실시예에서, 게이트 구조체(GS)가 제1 활성 패턴들(AP1) 및 제2 활성 패턴(AP2)을 가로지르는 것으로 도시되었으나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예에 따르면, 도시된 바와 달리, 게이트 구조체(GS)는 제1 활성 패턴들(AP1)을 가로지르되, 제2 활성 패턴(AP2) 상에는 배치되지 않을 수 있다.
제1 활성 패턴들(AP1) 각각은 게이트 구조체(GS) 아래의 제1 영역(R1) 및 게이트 구조체(GS) 양측의 제2 영역들(R2)을 포함할 수 있다. 제2 활성 패턴(AP2)은 게이트 구조체(GS) 아래의 제3 영역(R3) 및 게이트 구조체(GS) 양측의 제4 영역들(R4)을 포함할 수 있다. 제2 영역들(R2)의 상면(U1b)의 높이는 제1 영역(R1)의 상면(U1a)의 높이보다 낮을 수 있고, 제4 영역들(R4)의 상면(U2b)의 높이는 제3 영역의 상면(U2a)의 높이보다 낮을 수 있다. 이에 더해, 제4 영역들(R4)의 상면(U2b)의 높이는 제2 영역들(R2)의 상면(U1b)의 높이보다 낮을 수 있다. 한편, 도시된 바와 달리, 제2 및 제4 영역들(R2, R4)의 상면(U1b, U2b)이 라운드 진 경우, 제2 및 제4 영역들(R2, R4)의 상면(U1b, U2b)의 높이는 각각 제2 및 제4 영역들(R2, R4)의 최상부의 높이를 의미할 수 있다.
기판(100) 상에, 제1 활성 패턴들(AP1) 및 제2 활성 패턴(AP2)의 측벽의 일부를 덮는 소자분리 패턴(103)이 배치될 수 있다. 즉, 제1 활성 패턴들(AP1) 및 제2 활성 패턴(AP2)의 상부는 소자분리 패턴(103)에 의해 노출될 수 있다. 상세하게, 소자분리 패턴(103)은 게이트 구조체(GS) 아래의 제5 영역(R5) 및 게이트 구조체(GS) 양측의 제6 영역들(R6)을 포함할 수 있다. 소자분리 패턴(103)의 제5 영역(R5)은 제1 활성 패턴들(AP1)의 제1 영역(R1)의 상부 및 제2 활성 패턴(AP2)의 제3 영역(R3)의 상부를 노출할 수 있다. 노출된 제1 영역(R1)의 상부는 제1 활성 핀(AF1)으로 정의될 수 있고, 노출된 제3 영역(R3)의 상부는 제2 활성 핀(AF2)으로 정의될 수 있다. 제1 및 제2 활성 핀들(AF1, AF2)은 각각 제1 및 제2 채널 영역들(CH1, CH2)을 포함할 수 있다. 한편, 소자분리 패턴(103)의 제6 영역들(R6)의 상부는 리세스 될 수 있다. 즉, 소자분리 패턴(103)의 제6 영역들(R6)은 복수의 리세스 영역들을 포함할 수 있다. 일 예로, 복수의 리세스 영역들은 제1 활성 패턴들(AP1)의 일측의 제1 리세스 영역(127a), 제1 활성 패턴들(AP1) 사이의 제2 리세스 영역(127b), 제1 활성 패턴들(AP1)의 타측과 제2 활성 패턴(AP2)의 일측 사이의 제3 리세스 영역(127c), 및 제2 활성 패턴(AP2)의 타측의 제4 리세스 영역(127d)을 포함할 수 있다. 리세스 영역들의 리세스된 깊이는 패턴 밀도에 따라 서로 다를 수 있다. 즉, 활성 패턴들 사이의 간격이 좁은 영역은, 그 간격이 넓은 영역보다 얕게 리세스될 수 있다. 일 예로, 제2 리세스 영역(127b)의 바닥면(BS2)은 제1, 제3 및 제4 리세스 영역들(127a, 127b, 127d)의 바닥면들(BS1, BS2, BS4)보다 높을 수 있다. 일 실시예에 따르면, 제1 활성 패턴들(AP1)의 제2 영역들(R2)의 측벽들은 소자분리 패턴(103)의 제6 영역들(R6)에 의해 노출될 수 있다. 이에 반해, 제2 활성 패턴(AP2)의 제4 영역들(R4)의 측벽들은 제6 영역들(R6)에 의해 노출되지 않을 수 있다. 다른 실시예에 따르면, 도시된 바와 달리, 제2 활성 패턴(AP2)의 제4 영역들(R4)의 측벽들도 소자분리 패턴(103)의 제6 영역들(R6)에 의해 노출될 수 있다. 소자분리 패턴(103)은 일 예로, 실리콘 산화물을 포함할 수 있다.
게이트 구조체(GS)의 양 측에 소스/드레인 영역들이 배치될 수 있다. 소스/드레인 영역들은 제1 활성 패턴들(AP1) 상에 배치되는 제1 소스/드레인 영역들(SD1), 및 제2 활성 패턴(AP2) 상에 배치되는 제2 소스/드레인 영역들(SD2)을 포함할 수 있다. 구체적으로, 제1 소스/드레인 영역들(SD1)은 제1 활성 패턴들(AP1)의 제2 영역들(R2) 상에 각각 배치되는 제1 서브 소스/드레인 영역들(SD1a) 및 제2 서브 소스/드레인 영역들(SD1b)을 포함할 수 있다. 제2 소스/드레인 영역들(SD2)은 제2 활성 패턴(AP2)의 제4 영역들(R4) 상에 배치될 수 있다. 본 실시예에서, 제1 및 제2 서브 소스/드레인 영역들(SD1a, SD1b)은 n형의 도전형을 가질 수 있고, 제2 소스/드레인 영역들(SD2)은 p형의 도전형을 가질 수 있다. 일 실시예에 따르면, 제1 및 제2 서브 소스/드레인 영역들(SD1a, SD1b) 및 제2 소스/드레인 영역들(SD2)은 각각 그 아래의 활성 패턴들(AP1, AP2)을 씨드층으로 하여 형성된 에피택시얼 패턴들일 수 있다. 이 경우, 제1 및 제2 서브 소스/드레인 영역들(SD1a, SD1b)은 제1 채널 영역들(CH1)에 인장성 스트레인을 제공하는 물질을 포함할 수 있고, 제2 소스/드레인 영역들(SD2)은 제2 채널 영역(CH2)에 압축성 스트레인을 제공하는 물질을 포함할 수 있다. 일 예로, 기판(100)이 실리콘 기판인 경우, 제1 및 제2 서브 소스/드레인 영역들(SD1a, SD1b)은 Si보다 격자 상수가 작은 SiC층, 또는 기판(100)과 실질적으로 동일한 격자 상수를 갖는 Si층을 포함할 수 있다. 그리고, 제2 소스/드레인 영역(SD2)은 Si보다 격자 상수가 큰 SiGe층을 포함할 수 있다. 제1 활성 핀들(AF1) 각각은 수평적 위치에 있어서, 인접한 제1 소스/드레인 영역들(SD1) 사이에 위치할 수 있고, 제2 활성 핀(AF2)은 수평적 위치에 있어서, 인접한 제2 소스/드레인 영역들(SD2) 사이에 위치할 수 있다.
도 3c를 참조하면, 일 단면의 관점에서, 제1 및 제2 서브 소스/드레인 영역들(SD1a, SD1b)은 제2 소스/드레인 영역들(SD2)과 다른 형상을 가질 수 있다. 여기서, 도 3c는 소스/드레인 콘택과 접하지 않는 소스/드레인 영역들의 일 단면을 도시한다. 상세하게, 제1 서브 소스/드레인 영역들(SD1a)은, 그 아래의 제2 영역들(R2)의 마주하는 측벽들 상에 배치되는 제1 부분(P1a), 기판(100)으로부터 멀어질수록 실질적으로 증가하는 폭을 갖는 제2 부분(P2a), 및 기판(100)으로부터 멀어질수록 실질적으로 감소하는 폭을 갖는 제3 부분(P3a)을 포함할 수 있다. 이 때, 제1 부분(P1a)은 제2 영역들(R2)의 상면(U1b)보다 낮은 레벨에 위치할 수 있고, 제2 및 제3 부분들(P2a, P3a)은 제2 영역들(R2)의 상면(U1b)보다 높은 레벨에 위치할 수 있다. 이에 더해, 제1 부분(P1a)의 최하부(LP1a)는 제2 영역들(R2)의 측벽들과 이격될 수 있다. 제2 서브 소스/드레인 영역들(SD1b)은 제1 서브 소스/드레인 영역들(SD1a)과 실질적으로 동일한 형상을 가질 수 있다. 즉, 일 단면의 관점에서, 제2 서브 소스/드레인 영역들(SD1b)의 제1 내지 제3 부분들(P1b, P2b, P3c)은 각각 제1 소스/드레인 영역들(SD1)의 제1 내지 제3 부분들(P1a, P2a, P3a)에 상응하는 형상을 가질 수 있다. 아울러, 제2 서브 소스/드레인 영역들(SD1b)의 제1 부분(P1b)의 최하부(LP1b)는 제2 영역들(R2)의 측벽들과 이격될 수 있다. 이에 반해, 제2 소스/드레인 영역들(SD2)은 제2 활성 패턴(AP2)의 제4 영역들(R4)의 상면(U2b)과 접하며, 기판(100)으로부터 멀어질수록 실질적으로 증가하는 폭을 갖는 제1 부분(P1c), 및 제1 부분(P1c)으로부터 연장되고, 기판(100)으로부터 멀어질수록 실질적으로 감소하는 폭을 갖는 제2 부분(P2c)을 포함할 수 있다. 이에 더해, 제1 및 제2 서브 소스/드레인 영역들(SD1a, SD1b)의 최상부들(UP1a, UP1b)은 제2 소스/드레인 영역들(SD2)의 최상부(UP2)보다 높을 수 있다.
계속해서, 도 1, 도 2a, 도 2b, 및 도 3a를 참조하면, 기판(100) 상에 콘택 식각 정지막(125)이 배치될 수 있다. 콘택 식각 정지막(125)은 소자분리 패턴(103)의 리세스 영역들(일 예로, 제1 내지 제4 리세스 영역들(127a~127d))의 내면을 덮으며, 제1 및 제2 소스/드레인 영역들(SD1, SD2)의 상부 및 게이트 구조체(GS)의 양 측벽들 상으로 연장될 수 있다. 콘택 식각 정지막(125)은 후술할 제1 층간 절연막(130)과 식각 선택성이 있은 물질을 포함할 수 있다. 일 예로, 콘택 식각 정지막(125)은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다.
기판(100) 상에, 제1 및 제2 소스/드레인 영역들(SD1, SD2) 및 게이트 구조체(GS)의 양 측벽들을 덮는 제1 층간 절연막(130)이 배치될 수 있다. 제1 층간 절연막(130)의 상면은 게이트 구조체(GS)의 상면과 공면을 이룰 수 있다. 일 실시예에 따르면, 제1 층간 절연막(130)은 콘택 식각 정지막(125)이 형성된 소자분리 패턴(103)의 리세스 영역들(일 예로, 제1 내지 제4 리세스 영역들(127a~127d))을 전부 채울 수 있다. 다른 실시예에 따르면, 리세스 영역들 중 일부는 제1 층간 절연막(130)에 의해 채워지지 않을 수 있다. 도 3b에 도시된 바와 같이, 제2 리세스 영역(127b)은 제1 층간 절연막(130)에 의해 채워지지 않을 수 있다. 즉, 제2 리세스 영역(127b)에 에어갭(AG)이 형성될 수 있다. 에어갭(AG)은 고상 물질이 제공되지 않는 영역으로, 실질적으로 빈 공간일 수 있다. 제1 활성 패턴들(AP1) 사이의 간격이 좁게 형성됨에 따라, 서로 인접한 제1 및 제2 서브 소스/드레인 영역들(SD1a, SD1b)의 측벽들 상의 콘택 식각 정지막(125)이 서로 연결되어 제2 리세스 영역(127b)에 에어갭(AG)이 형성될 수 있다. 즉, 에어갭(AG)은 제2 리세스 영역(127b)의 내면을 덮는 콘택 식각 정지막(125)에 의해 정의될 수 있다. 제2 리세스 영역(127b)에 에어갭(AG)이 형성됨으로써, 제1 활성 패턴들(AP1) 사이의 기생 캐패시터가 감소될 수 있다. 제1 층간 절연막(130)은 일 예로, 실리콘 산화막 또는 저유전막들 중 적어도 하나를 포함할 수 있다.
게이트 구조체(GS)는 게이트 전극(GE), 게이트 전극(GE)과 제1 층간 절연막(130) 사이의 게이트 스페이서(121), 및 게이트 전극(GE)과 게이트 스페이서(121) 사이의 게이트 유전 패턴(GD)을 포함할 수 있다. 게이트 유전 패턴(GD)은 게이트 전극(GE)과 활성 핀들(AF1, AF2) 사이에도 배치될 수 있고, 활성 핀들(AF1, AF2)로부터 수평적으로 연장되어 소자분리 패턴(103)의 제5 영역(R5)의 상면을 덮을 수 있다. 게이트 유전 패턴(GD)은 게이트 전극(GE)의 바닥면을 따라 연장될 수 있다.
게이트 전극(GE)은 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물 등) 및 금속(일 예로, 알루미늄, 텅스텐 등) 중 적어도 하나를 포함할 수 있다. 게이트 스페이서(121)는 질화물(일 예로, 실리콘 질화물)을 포함할 수 있다. 게이트 유전 패턴(GD)은 고유전막들 중 적어도 하나를 포함할 수 있다. 일 예로, 게이트 유전 패턴(GD)은 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트 중 적어도 하나를 포함할 수 있으나, 이러한 물질들에 한정되는 것은 아니다.
NMOSFET 영역(NR) 상에 배치되는 게이트 전극(GE) 및 게이트 유전 패턴(GD)과, 제1 소스 드레인 영역들(SD1)은 n형의 제1 트랜지스터(TR1)을 구성할 수 있다. 즉, 제1 트랜지스터(TR1)는 n형의 멀티 핀 전계 효과 트랜지스터로 구현될 있다. 이에 따라, 제1 트랜지스터(TR1)의 온(on) 전류 특성이 개선될 수 있다. PMOSFET 영역(PR) 상에 배치되는 게이트 전극(GE) 및 게이트 유전 패턴(GD)과, 제2 소스 드레인 영역들(SD2)은 p형의 제2 트랜지스터(TR2)를 구성할 수 있다. 즉, 제2 트랜지스터(TR2)는 p형의 단일 핀 전계 효과 트랜지스터로 구현될 수 있다.
기판(100) 상에, 제2 층간 절연막(150)이 배치될 수 있다. 제2 층간 절연막(150)은 제1 층간 절연막(130) 및 게이트 구조체(GS)를 덮을 수 있다. 제2 층간 절연막(150)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다. 일 실시예에 따르면, 제2 층간 절연막(150)과 게이트 구조체(GS) 사이, 및 제2 층간 절연막(150)과 제1 층간 절연막(130) 사이에 게이트 캡핑막(145)이 배치될 수 있다. 즉, 게이트 캡핑막(145)은 게이트 구조체(GS)의 상면을 덮으며 제1 층간 절연막(130)의 상면 상으로 연장될 수 있다. 다른 실시예에 따르면, 도시된 바와 달리, 게이트 캡핑막(145)은 게이트 전극(GE)의 상면 상에 국소적으로 배치되어, 제1 층간 절연막(130)의 상면을 덮지 않을 수 있다. 또 다른 실시예에 따르면, 게이트 캡핑막(145)은 생략될 수 있다. 게이트 캡핑막(145)은 일 예로, 실리콘 질화막을 포함할 수 있다.
게이트 구조체(GS)의 양측에 소스/드레인 콘택들이 배치될 수 있다. 소스/드레인 콘택들은 제2 층간 절연막(150), 게이트 캡핑막(145), 제1 층간 절연막(130), 및 콘택 식각 정지막(125)을 관통하여 소스/드레인 영역들과 연결될 수 있다. 상세하게, 소스/드레인 콘택들은 게이트 구조체(GS)의 일측에 배치되는 제1 및 제2 소스/드레인 콘택들(CT1, CT2), 및 게이트 구조체(GS)의 타측에 배치되는 제3 소스/드레인 콘택(CT3)을 포함할 수 있다. 제1 소스/드레인 콘택(CT1)은 게이트 구조체(GS) 일측의 제1 및 제2 서브 소스/드레인 영역들(SD1a, SD1b)과 공통적으로 연결될 수 있고, 제2 소스/드레인 콘택(CT2)은 게이트 구조체(GS) 일측의 제2 소스/드레인 영역(SD2)과 연결될 수 있다. 제3 소스/드레인 콘택(CT3)은 게이트 구조체(GS) 타측의 제1 및 제2 서브 소스/드레인 영역들(SD1a, SD1b), 및 제2 소스/드레인 영역(SD2)과 공통적으로 연결될 수 있다. 평면적 관점에서, 제1 소스/드레인 콘택(CT1)은 제1 활성 패턴들(AP1)을 가로지를 수 있고, 제2 소스/드레인 콘택(CT2)은 제2 활성 패턴(AP2)을 가로지를 수 있다. 그리고, 제3 소스/드레인 콘택(CT3)은 제1 활성 패턴들(AP1) 및 제2 활성 패턴(AP2)을 가로지를 수 있다. 제1 내지 제3 소스/드레인 콘택들(CT1~CT3)은 각각 제1 도전막(160) 및 제1 도전막(160) 상의 제2 도전막(165)을 포함할 수 있다. 제1 도전막(160)은 배리어 도전막일 수 있다. 일 예로, 제1 도전막(160)은 티타늄 질화막, 텅스텐 질화막, 또는 탄탈륨 질화막 중 적어도 하나를 포함할 수 있다. 제2 도전막(165)은 금속막일 수 있다. 일 예로, 제2 도전막(165)은 텅스텐, 티타늄 및 탄탈륨 중 적어도 하나를 포함할 수 있다. 다른 실시예에서, 제1 내지 제3 소스/드레인 콘택들(CT1~CT3)은 도핑된 반도체 물질을 포함할 수 있다. 도시하지는 않았지만, 제1 내지 제3 소스/드레인 콘택들(CT1~CT3)은 각각의 제1 도전막(160)과 각각의 소스/드레인 영역들 사이에 개재되는 금속 실리사이드막을 더 포함할 수 있다. 금속 실리사이드막은 일 예로, 티타늄-실리사이드, 탄탈륨-실리사이드, 및 텅스텐-실리사이드 중 적어도 하나를 포함할 수 있다. 제1 내지 제3 소스/드레인 콘택들(CT1~CT3)은 동시에 형성되어 실질적으로 동일한 상면을 가질 수 있다. 그러나, 제1 내지 제3 소스/드레인 콘택들(CT1~CT3)의 하면의 프로파일은 서로 다를 수 있다. 이하, 도 4a 내지 도 4c를 참조하여, 제3 소스/드레인 콘택(CT3)의 형상에 대해 좀 더 자세히 설명한다.
도 4a를 참조하면, 제3 소스/드레인 콘택(CT3)은 게이트 구조체(GS)의 일측의 제1 및 제2 서브 소스/드레인 영역들(SD1a, SD1b), 및 제2 소스/드레인 영역과 접하는 접촉면들을 가질 수 있다. 제3 소스/드레인 콘택(CT3)의 접촉면들은 제1 서브/소스 드레인 영역(SD1a)과 접하는 제1 접촉면(CS1), 제2 서브/소스 드레인 영역(SD1b)과 접하는 제2 접촉면(CS2), 및 제2 소스/드레인 영역(SD2)과 접하는 제3 접촉면(CS3)을 포함할 수 있다. 달리 얘기하면, 제3 소스/드레인 콘택(CT3)과 접하는 제1 및 제2 서브 소스/드레인 영역들(SD1a, SD1b), 및 제2 소스/드레인 영역(SD2)의 각각은 제1 내지 제3 접촉면들(CS1~CS3)을 가질 수 있다.
일 실시예에 따르면, 제1 내지 제3 접촉면들(CS1~CS3) 각각은 기판(100)의 상면에 실질적으로 평행한 평탄면 및 평탄면의 일단으로부터 연장되어 아래로 경사진 경사면을 포함할 수 있다. 상세하게, 제1 접촉면(CS1)은 제1 평탄면(CS1a) 및 제1 평탄면(CS1a)으로부터 연장되어 아래로 경사진 제1 경사면(CS1b)을 포함할 수 있다. 제2 접촉면(CS2)은 제2 평탄면(CS2a) 및 제2 경사면을 포함할 수 있다. 제2 접촉면(CS2)의 제2 경사면은 제2 평탄면(CS2a)의 양단으로부터 각각 연장되어 아래로 경사진 2개의 경사면을 포함할 수 있다. 즉, 제2 경사면은 제1 서브 소스/드레인 영역(SD1a)에 인접한 제1 서브 경사면(CS2b), 및 제2 소스/드레인 영역(SD2)에 인접한 제2 서브 경사면(CS2c)을 포함할 수 있다. 제3 접촉면(CS3)은 제3 평탄면(CS3a) 및 제3 평탄면(CS3a)의 일단으로부터 연장되어 아래로 경사진 제3 경사면(CS3b)을 포함할 수 있다. 본 발명의 개념에 따르면, 일 단면의 관점에서, 각각의 평탄면들은 인접한 경사면들보다 짧은 길이를 가질 수 있다. 즉, 일 단면의 관점에서, 제1 평탄면(CS1a)의 길이(lp1)는 제1 경사면(CS1b)의 길이(ls1)보다 짧을 수 있고, 제2 평탄면(CS2a)의 길이(lp2)는 제1 및 제2 서브 경사면들(CS2b, CS2c)의 길이들(ls2a, ls2b)보다 짧을 수 있다. 마찬가지로, 제3 평탄면(CS3a)의 길이(lp3)는 제3 경사면(CS3b)의 길이(ls3)보다 짧을 수 있다. 이에 더해, 제1 서브 경사면(CS2b)과 제2 서브 경사면(CS2c)은 비대칭적일 수 있다. 일 예로, 제2 서브 경사면(CS2c)의 길이(ls2b)는 제1 서브 경사면(CS2b)의 길이(ls2a)보다 클 수 있다. 다른 예로, 제2 서브 경사면(CS2c)의 제2 경사각(θ2)은 제1 서브 경사면(CS2b)의 제1 경사각((θ1)보다 더 클 수 있다. 여기서, 경사각은 기판(100)의 상면에 평행한 방향에 대해 경사면이 기울어진 각도로 정의될 수 있다.
다른 실시예에 따르면, 도 4b에 도시된 바와 같이, 제1 내지 제3 접촉면들(CS1~CS3)은 경사면들만 포함할 수 있다. 이 경우에도, 제2 접촉면(CS2)의 제1 서브 경사면(CS2b)과 제2 서브 경사면(CS2c)은 비대칭적일 수 있다. 즉, 일 단면의 관점에서, 제2 서브 경사면(CS2c)의 길이(ls2b)는 제1 서브 경사면(CS2b)의 길이(ls2a)보다 클 수 있고, 제2 서브 경사면(CS2c)의 제2 경사각(θ2)은 제1 서브 경사면(CS2b)의 제1 경사각((θ1)보다 더 클 수 있다.
또 다른 실시예에 따르면, 도 3c에 도시된 바와 같이, 제3 소스/드레인 콘택(CT3)의 접촉면들은 굴곡지거나 라운드진 형상을 가질 수 있다. 일 예로, 제1 및 제3 접촉면들(CS1, CS3)은 굴곡진 곡면을 가질 수 있고, 제2 접촉면(CS2)은 제3 소스/드레인 콘택(CT3)을 향하는 방향으로 오목한 곡면을 가질 수 있다. 이 경우에도, 제2 접촉면(CS2)은 비대칭적일 수 있다. 일 예로, 제2 접촉면(CS2)은 제1 곡면(CS2b)과 제2 곡면(CS2c)을 가질 수 있고, 일 단면의 관점에서, 제2 곡면(CS2c)의 길이(ls2b)는 제1 곡면(CS2b)의 길이(ls2a)보다 클 수 있다. 여기서, 제1 곡면(CS2b)은 제2 접촉면(CS2)의 최상부를 중심으로 제1 서브 소스/드레인 영역(SD1a)에 인접한 제2 접촉면(CS2)의 일부로 정의될 수 있고, 제2 곡면(CS2c)은 제2 소스/드레인 영역(SD2)에 인접한 제2 접촉면(CS2)의 다른 부분으로 정의될 수 있다. 여기서, 일 단면의 관점에 따른 곡면의 길이는, 곡면의 단면 프로파일을 따라 측정한 길이로 정의될 수 있다.
본 발명의 실시예들에 따르면, 제3 소스/드레인 콘택(CT3)이 상술한 바와 같은 접촉면들을 가짐에 따라, 제3 소스/드레인 콘택(CT3)과 소스/드레인 영역들의 접촉 면적이 증대될 수 있다. 결과적으로, 소스/드레인 영역들과 접하는 제3 소스/드레인 콘택(CT3)의 저항이 감소되어, 반도체 소자의 전기적 특성이 향상될 수 있다.
도 1, 도 2a, 도 2b, 및 도 3a를 참조하면, 제3 소스/드레인 콘택(CT3)의 일부는 제3 리세스 영역(127c) 내로 연장될 수 있다. 즉, 제3 소스/드레인 콘택(CT3)은 제3 소스/드레인 콘택(CT3)의 접촉면들(CS1~CS3) 아래에 위치하고, 서로 인접한 제1 및 제2 활성 패턴들(AP1, AP2) 사이에 개재되는 연장부(EP)를 포함할 수 있다. 일 실시예에 따르면, 연장부(EP)는 제3 리세스 영역(127c)의 바닥면(BS3) 상의 콘택 식각 정지막(125)과 접할 수 있다. 이에 더해, 연장부(EP)는 서로 인접한 제1 및 제2 활성 패턴들(AP1, AP2)의 측벽들로부터 이격될 수 있다. 즉, 인접한 제1 활성 패턴(AP1)의 측벽과 연장부(EP) 사이, 및 제2 활성 패턴(AP2)의 측벽과 연장부(EP) 사이에 절연물질(즉, 콘택 식각 정지막(125) 및 제1 층간 절연막(130))이 개재될 수 있다.
도시하지는 않았지만, 제2 층간 절연막(150) 상에 제1 내지 제3 소스/드레인 콘택들(CT1~CT3)과 각각 접속하는 배선들이 배치될 수 있다. 배선들은 제1 내지 제3 소스/드레인 콘택들(CT1~CT3)을 통해 제1 및 제2 소스/드레인 영역들(SD1, SD2)에 전기적으로 연결될 수 있다. 배선들은 도전 물질을 포함할 수 있다.
도 5a 내지 도 13a, 및 도 5b 내지 도 13b를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명한다.
도 5a 내지 도 13a는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 것으로, 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 에 대응하는 단면도들이다. 도 5b 내지 도 13b는 도 1의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ' 에 대응하는 단면도들이다.
도 5a 및 도 5b를 참조하면, NMOSFET 영역(NR) 및 PMOSFET 영역(PR)을 포함하는 기판(100)이 제공된다. 기판(100)은 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다. NMOSFET 영역(NR)은 하나의 n형 트랜지스터가 배치되는 활성 영역으로 정의될 수 있고, PMOSFET 영역(PR)은 하나의 p형 트랜지스터가 배치되는 활성 영역으로 정의될 수 있다. NMOSFET 영역(NR) 및 PMOSFET 영역(PR)은, 일 예로 제1 방향(D1)을 따라 배열될 수 있다.
기판(100)을 패터닝하여 활성 패턴들을 정의하는 트렌치들(101)이 형성될 수 있다. 활성 패턴들은 NMOSFET 영역(NR) 상에 형성되는 제1 활성 패턴들(AP1), 및 PMOSFET 영역(PR) 상에 배치되는 제2 활성 패턴(AP2)을 포함할 수 있다. 제1 활성 패턴들(AP1)은 p형의 도전형을 가지도록 불순물로 도핑될 수 있고, 제2 활성 패턴(AP2)은 n형의 도전형을 가지도록 불순물로 도핑될 수 있다. 제1 활성 패턴들(AP1) 및 제2 활성 패턴(AP2)은 제1 방향(D1)을 따라 배치되고, 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되는 형태로 형성될 수 있다. 제1 활성 패턴들(AP1) 및 제2 활성 패턴(AP2)은 기판(100)으로부터 기판(100)의 상면에 수직한 방향으로 돌출될 수 있다. 일 실시예에 따르면, 제1 활성 패턴들(AP1)은 제1 거리(d1)만큼 서로 이격될 수 있고, 제2 활성 패턴(AP2)은 제1 활성 패턴들(AP1)로부터 제2 거리(d2)만큼 이격될 수 있다. 제2 거리(d2)는 제1 거리(d1)보다 클 수 있다. 제2 거리(d2)는 서로 다른 도전형을 갖는 NMOSFET 영역(NR) 및 PMOSFET 영역(PR)을 분리하기 위해 필요한 최소한의 이격 거리일 수 있다.
트렌치들(101) 내에 소자분리 패턴(103)이 형성될 수 있다. 소자분리 패턴(103)은 제1 활성 패턴들(AP1)의 상부 및 제2 활성 패턴(AP2)의 상부가 노출되도록 형성될 수 있다. 소자분리 패턴(103)에 의해 노출된 활성 패턴들의 상부는 각각 제1 및 제2 활성 핀들(AF1, AF2)로 정의될 수 있다.
도 6a 및 도 6b를 참조하면, 기판(100) 상에, 차례로 적층된 식각 정지 패턴(105), 희생 게이트 패턴(110) 및 게이트 마스크 패턴(115)을 포함하는 희생 게이트 구조체가 형성될 수 있다. 희생 게이트 구조체는 제1 활성 핀들(AF1) 및 제2 활성 핀(AF2)을 가로지르도록 형성될 수 있다. 즉, 식각 정지 패턴(105) 및 희생 게이트 패턴(110)은 제1 및 제2 활성 핀들(AF1, AF2)의 상면 및 측벽들을 덮으며, 소자분리 패턴(103)의 상면 상으로 연장될 수 있다. 게이트 마스크 패턴(115)은 희생 게이트 패턴(110)의 상면 상에 배치되어, 희생 게이트 패턴(110)의 상면을 따라 연장될 수 있다. 희생 게이트 구조체는 기판(100) 상에 활성 핀들(AF1, AF2)을 덮는 식각 정지막, 희생 게이트막 및 게이트 마스크막을 순차적으로 형성하고, 이를 패터닝하여 형성될 수 있다. 식각 정지막은 일 예로, 실리콘 산화물을 포함할 수 있다. 희생 게이트막은 식각 정지막에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 일 예로, 희생 게이트막은 폴리 실리콘을 포함할 수 있다. 희생 게이트막은 CVD(Chemical Vapor Deposition:), PVD(Physical Vapor Deposition), 또는 ALD(Atomic Layer Deposition) 공정에 의해 형성될 수 있다. 게이트 마스크막은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다.
희생 게이트 패턴(110)이 제1 활성 핀들(AF1) 및 제2 활성 핀(AF2)을 가로지르도록 형성됨에 따라, 제1 영역(R1) 및 제2 영역들(R2)이 제1 활성 패턴들(AP1)에 각각 정의될 수 있고, 제3 영역(R3) 및 제4 영역들(R4)이 제2 활성 패턴(AP2)에 정의될 수 있다. 제1 영역(R1)은, 희생 게이트 패턴(110) 아래에 위치하고 희생 게이트 패턴(110)과 중첩되는, 제1 활성 패턴(AP1)의 일부분이다. 제2 영역들(R2)은, 희생 게이트 패턴(110)의 양측에 위치하고 제1 영역(R1)에 의해 수평적으로 분리된 제1 활성 패턴(AP)의 다른 부분들이다. 마찬가지로, 제3 영역(R3)은, 희생 게이트 패턴(110) 아래에 위치하고 희생 게이트 패턴(110)과 중첩되는, 제2 활성 패턴(AP2)의 일부분이다. 제4 영역들(R4)은, 희생 게이트 패턴(110)의 양측에 위치하고 제3 영역(R3)에 의해 수평적으로 분리된 제2 활성 패턴(AP2)의 다른 부분들이다. 또한, 소자분리 패턴(103)의 제5 영역(R5)과 제6 영역들(R6)이 정의될 수 있다. 제5 영역(R5)은, 희생 게이트 패턴(110) 아래에 위치하고 희생 게이트 패턴(110)과 중첩되는, 소자분리 패턴(103)의 일부분이다. 제6 영역들(R6)은, 희생 게이트 패턴(110)의 양측에 위치하고 제5 영역(R5)에 의해 수평적으로 분리된 소자분리 패턴(103)의 다른 부분들이다.
이어서, 기판(100) 상에, 희생 게이트 구조체를 콘포말하게 덮는 게이트 스페이서막(120)이 형성될 수 있다. 게이트 스페이서막(120)은 일 예로, 실리콘 질화물을 포함할 수 있다. 다른 예로, 게이트 스페이서막(120)은 SiCN 또는 SiOCN과 같은 low-k 질화물을 포함할 수 있다. 게이트 스페이서막(120)은 CVD 또는 ALD와 같은 증착 공정에 의해 형성될 수 있다.
도 7a 및 도 7b를 참조하면, PMOSFET 영역(PR)을 노출하는 제1 마스크 패턴(M1)을 형성하고, 이를 식각 마스크로 하는 식각 공정이 수행될 수 있다. 그 결과, 제2 활성 패턴(AP2)의 제4 영역들(R4)의 상부가 제거될 수 있다. 이에 따라, 제2 활성 패턴(AP2)의 제4 영역들(R4)의 상면(U2b)의 높이는 제3 영역(R3)의 상면(U2a)의 높이보다 낮을 수 있다. 제4 영역들(R4)의 상부가 제거되는 동안, 제1 마스크 패턴(M1)에 의해 노출된 게이트 스페이서막(120)이 제거되어, PMOSFET 영역(PR)의 희생 게이트 패턴(110) 상에 게이트 스페이서(121)가 형성될 수 있다. 한편, 제1 마스크 패턴(M1)에 의해 노출된 희생 게이트 패턴(110)의 상면은 게이트 마스크 패턴(115)에 의해 보호될 수 있다. 제4 영역들(R4)의 제거를 위한 식각 공정은 건식 및/또는 습식 식각 공정을 포함할 수 있다.
도 8a 및 도 8b를 참조하면, PMOSFET 영역(PR)의 희생 게이트 패턴(110)의 양측에 제2 소스/드레인 영역들(SD2)이 형성될 수 있다. 제2 소스/드레인 영역들(SD2)은 제2 활성 패턴(AP2)의 제4 영역들(R4) 상에 형성될 수 있다. 제2 소스/드레인 영역들(SD2)은 선택적 에피택시얼 성장 공정을 수행하여 형성될 수 있다. 즉, 제2 소스/드레인 영역들(SD2)은 제4 영역들(R4)의 상면(U2b)을 씨드로 하여 성장된 에피택시얼 패턴일 수 있다. 제2 소스/드레인 영역들(SD2)은 제2 채널 영역(CH2)에 압축성 스트레인(compressive strain)을 유발할 수 있도록 형성될 수 있다. 일 예로, 기판(100)이 실리콘 기판인 경우, 제2 소스/드레인 영역들(SD2)은 SiGe층으로 형성될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다. 에피택시얼 성장 공정과 동시에 또는 에피택시얼 성장 공정 후, 제2 소스/드레인 영역들(SD2)(130)에 불순물이 도핑될 수 있다. 제2 소스/드레인 영역들(SD2)은 p형의 도전형을 가질 수 있다. 제2 소스/드레인 영역들(SD2)의 형성 후 제1 마스크 패턴(M1)은 제거될 수 있다.
도 9a 및 도 9b를 참조하면, NMOSFET 영역(NR)을 노출하는 제2 마스크 패턴(M2)을 형성하고, 이를 식각 마스크로 하는 식각 공정이 수행될 수 있다. 그 결과, 제1 활성 패턴들(AP1)의 제2 영역들(R2)의 상부가 제거될 수 있다. 이에 따라, 제1 활성 패턴들(AP1)의 제2 영역들(R2)의 상면(U1b)의 높이는 제1 영역(R1)의 상면(U1a)의 높이보다 낮을 수 있다. 일 실시예에 따르면, 제2 영역들(R2)의 상부를 제거하는 식각량은 제2 활성 패턴(AP2)의 제4 영역들(R4)의 상부를 제거하는 식각량보다 작을 수 있다. 이에 따라, 제2 영역들(R2)의 상면(U1b)은 제4 영역들(R4)의 상면(U2b)보다 높은 레벨에 위치할 수 있다. 제2 영역들(R2)의 상부가 제거되는 동안, 제2 마스크 패턴(M2)에 의해 노출된 게이트 스페이서막(120)이 제거되어, NMOSFET 영역(NR)의 희생 게이트 패턴(110) 상에 게이트 스페이서(121)가 형성될 수 있다.
이 후, 제2 마스크 패턴(M2)에 의해 노출된 소자분리 패턴(103)의 상부가 리세스될 수 있다. 그 결과, 제1 활성 패턴들(AP1)의 제2 영역들(R2)의 측벽들이 일부 노출될 수 있다. 소자분리 패턴(103)의 리세스는, 일 예로 습식 식각 공정을 이용하여 수행될 수 있다. 소자분리 패턴(103)의 리세스되는 동안, 제2 영역들(R2)의 양 측벽들 상에 소자분리 패턴(103)의 일부가 식각되지 않고 남은 에지부들(ED)이 형성될 수 있다.
제2 영역들(R2)의 상면(U1b) 및 노출된 제2 영역들(R2)의 측벽들을 씨드로하는 선택적 에피택시얼 성장 공정을 수행하여, NMOSFET 영역(NR)의 희생 게이트 패턴(110)의 양측에 제1 소스/드레인 영역들(SD1)이 형성될 수 있다. 즉, 제1 소스/드레인 영역들(SD1)은 에피택시얼 패턴일 수 있다. 제1 소스/드레인 영역들(SD1)은 제1 활성 패턴들(AP1) 상에 각각 형성되는 제1 및 제2 서브 소스/드레인 영역들(SD1a, SD1b)을 포함할 수 있다. 제1 및 제2 서브 소스/드레인 영역들(SD1a, SD1b)의 최상부들(UP1a, UP1b)는 제2 소스/드레인 영역들(SD2)의 최상부(UP2)보다 높도록 형성될 수 있다. 이는 제2 영역들(R2)의 상면(U1b)의 높이를 제4 영역들(R4)의 상면(U2b)보다 높게 형성함과 더불어, 에피택시얼 성장 공정 동안 제1 및 제2 서브 소스/드레인 영역들(SD1a, SD1b)의 성장량을 조절함으로써 구현할 수 있다. 한편, 에지부들(ED)의 존재로 인해, 제1 및 제2 서브 소스/드레인 영역들(SD1a, SD1b)의 최하부들(LP1a, LP1b) 제2 영역들(R2)의 측벽들과 이격될 수있다.
제1 및 제2 서브 소스/드레인 영역들(SD1a, SD1b)은 제1 채널 영역들(CH1)에 인장성 스트레인(tensile strain)을 유발할 수 있도록 형성될 수 있다. 일 예로, 기판(100)이 실리콘 기판인 경우, 제1 및 제2 서브 소스/드레인 영역들(SD1a, SD1b)은 Si층 또는 SiC층으로 형성될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다. 에피택시얼 성장 공정과 동시에 또는 에피택시얼 성장 공정 후, 제1 및 제2 서브 소스/드레인 영역들(SD1a, SD1b)에 불순물이 도핑될 수 있다. 제1 및 제2 서브 소스/드레인 영역들(SD1a, SD1b)은 n형의 도전형을 가질 수 있다.
도 10a 및 도 10b를 참조하면, 제1 소스/드레인 영역들(SD1)의 형성 후 제2 마스크 패턴(M2)은 제거될 수 있다. 이 후, 소자분리 패턴(103)의 제6 영역들(R6)의 상부가 리세스 될 수 있다. 그 결과, 소자분리 패턴(103)의 제6 영역들(R6)에 복수의 리세스 영역들이 형성될 수 있다. 복수의 리세스 영역들은 리세스된 제6 영역들(R6)의 상부에 의해 정의될 수 있다. 일 예로, 복수의 리세스 영역들은 제1 활성 패턴들(AP1)의 일측의 제1 리세스 영역(127a), 제1 활성 패턴들(AP1) 사이의 제2 리세스 영역(127b), 제1 활성 패턴들(AP1)의 타측과 제2 활성 패턴(AP2)의 일측 사이의 제3 리세스 영역(127c), 및 제2 활성 패턴(AP2)의 타측의 제4 리세스 영역(127d)을 포함할 수 있다. 리세스 영역들의 리세스된 깊이는 패턴 밀도에 따라 서로 다를 수 있다. 즉, 활성 패턴들 사이의 간격이 좁은 영역은, 그 간격이 넓은 영역보다 얕게 리세스될 수 있다. 일 예로, 제2 리세스 영역(127b)의 바닥면(BS2)은 제1, 제3 및 제4 리세스 영역들(127a, 127b, 127d)의 바닥면들(BS1, BS2, BS4)보다 높을 수 있다. 일 실시예에 따르면, 제6 영역들(R6)이 리세스 되는 동안, 제2 활성 패턴(AP2)의 제4 영역들(R4)의 측벽들은 노출되지 않을 수 있다. 다른 실시예에 따르면, 도시된 바와 달리, 제2 활성 패턴(AP2)의 제4 영역들(R4)의 측벽들도 노출될 수 있다.
이 후, 기판(100) 상에 콘택 식각 정지막(125)이 콘포말하게 형성될 수 있다. 콘택 식각 정지막(125)은 소자분리 패턴(103)의 리세스 영역들의 내면을 덮으며, 제1 및 제2 소스/드레인 영역들(SD1, SD2) 및 게이트 마스크 패턴(115) 상으로 연장될 수 있다. 콘택 식각 정지막(125)은 후술할 제1 층간 절연막(130)과 식각 선택성이 있은 물질로 형성될 수 있다. 일 예로, 콘택 식각 정지막(125)은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다. 콘택 식각 정지막(125)은 CVD 공정 또는 ALD 공정에 의해 형성될 수 있다.
도 11a 및 도 11b를 참조하면, 콘택 식각 정지막(125)이 형성된 기판(100) 상에 제1 층간 절연막(130)이 형성될 수 있다. 제1 층간 절연막(130)은 제1 및 제2 소스/드레인 영역들(SD1, SD2) 및 희생 게이트 패턴(110)을 덮도록 형성될 수 있다. 제1 층간 절연막(130)은 실리콘 산화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다.
이 후, 희생 게이트 패턴(110)들의 상면이 노출될 때까지 제1 층간 절연막(130)을 평탄화하는 공정이 수행될 수 있다. 평탄화 공정은 에치백(etch back) 및/또는 CMP(chemical mechanical polishing) 공정을 포함할 수 있다. 노출된 희생 게이트 패턴(110)을 제거하여, 게이트 스페이서들(121)사이에서 제1 및 제2 활성 핀들(AF1, AF2)을 노출하는 갭 영역(140)이 형성될 수 있다. 갭 영역(140)은 희생 게이트 패턴(110) 및 식각 정지 패턴(105)을 선택적으로 제거하는 식각 공정을 수행하여 형성될 수 있다.
도 12a 및 도 12b를 참조하면, 갭 영역(140)을 채우는 게이트 유전 패턴(GD) 및 게이트 전극(GE)이 형성될 수 있다. 구체적으로, 갭 영역(140)을 포함하는 기판(100) 상에 게이트 유전막이 형성되어, 갭 영역(140)의 일부를 채울 수 있다. 게이트 유전막은 제1 및 제2 활성 핀들(AF1, AF2)을 덮도록 형성될 수 있다. 게이트 유전막은 고유전막들 중 적어도 하나를 포함할 수 있다. 일 예로, 게이트 유전막은 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트 중 적어도 하나를 포함할 수 있으나, 이러한 물질들에 한정되는 것은 아니다. 게이트 유전막은 일 예로, 원자층 증착 공정을 수행하여 형성될 수 있다. 게이트 유전막 상에 게이트막이 형성되어, 갭 영역(140)의 잔부를 채울 수 있다. 게이트막은 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물 등) 및 금속(일 예로, 알루미늄, 텅스텐 등) 중 적어도 하나를 포함할 수 있다. 차례로 적층된 게이트 유전막 및 게이트 막을 평탄화하여 게이트 유전 패턴(GD) 및 게이트 전극(GE)이 형성될 수 있다. 평탄화 공정에 의해 제1 층간 절연막(130) 및 게이트 스페이서(121)의 상면들이 노출될 수 있다. 게이트 유전 패턴(GD)은 게이트 전극(GE)의 바닥면을 따라 연장될 수 있고, 게이트 전극(GE)의 양 측벽들 상에 배치되어 게이트 전극(GE)과 게이트 스페이서(121) 사이에 개재될 수 있다.
게이트 전극(GE) 아래에 배치되는 제1 및 제2 활성 핀들(AF1, AF2)은 각각 제1 및 제2 채널 영역들(CH1, CH2)(CHR)로 정의된다. 제1 채널 영역들(CHR)은 각각 제1 및 제2 서브 소스/드레인 영역들(SD1a, SD1b) 사이에 개재될 수 있고, 제2 채널 영역은 제2 소스/드레인 영역들(SD2) 사이에 개재될 수 있다. 게이트 유전 패턴(GD), 게이트 전극(GE), 및 게이트 스페이서(121)는 게이트 구조체(GS)로 정의된다.
도 13a 및 도 13b를 참조하면, 게이트 전극(GE)을 포함하는 결과물 상에 게이트 캡핑막(145) 및 제2 층간 절연막(150)이 순차적으로 형성될 수 있다. 게이트 캡핑막(145)은 게이트 구조체(GS) 및 제1 층간 절연막(130)을 덮을 수 있다. 게이트 캡핑막(145)은 일 예로, 실리콘 질화막을 포함할 수 있다. 제2 층간 절연막(150)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다. 게이트 캡핑막(145) 및 제2 층간 절연막(150) 각각은 일 예로, CVD 공정에 의해 형성될 수 있다.
이어서, 제2 층간 절연막(150), 게이트 캡핑막(145), 제1 층간 절연막(130), 및 콘택 식각 정지막(125)을 관통하여 제1 및 제2 소스/드레인 영역들(SD1, SD2)을 노출하는 제1 내지 제3 콘택 홀들(H1~H3)이 형성될 수 있다. 제1 콘택 홀(H1)은 게이트 구조체(GS) 일측의 제1 및 제2 서브 소스/드레인 영역들(SD1a, SD1b)을 노출할 수 있고, 제2 콘택 홀(H2)은 게이트 구조체(GS) 일측의 제2 소스/드레인 영역(SD2)을 노출할 수 있다. 제3 콘택 홀(H3)은 게이트 구조체(GS) 타측의 제1 및 제2 서브 소스/드레인 영역들(SD1a, SD1b), 및 제2 소스/드레인 영역(SD2)을 노출할 수 있다. 제1 내지 제3 콘택 홀들(H1~H3)은 제2 층간 절연막(150) 상에 마스크 패턴(미도시)을 형성한 후, 이를 식각 마스크로 하는 이방성 식각 공정을 수행되어 형성될 수 있다. 본 발명의 개념에 따르면, 이방성 식각 공정은 제1 내지 제3 콘택 홀들(H1~H3)에 노출되는 제1 및 제2 서브 소스/드레인 영역들(SD1a, SD1b) 및 제2 소스/드레인 영역들(SD2)의 상부를 부분적으로 더 식각하도록 수행될 수 있다. 이에 따라, 제1 및 제2 서브 소스/드레인 영역들(SD1a, SD1b) 및 제2 소스/드레인 영역들(SD2) 각각은 기판(100)의 상면에 실질적으로 평행한 평탄면 및 경사면을 가지도록 형성될 수 있다. 이 때, 패턴 밀도 차이에 의한 식각량의 차이에 의해, 제2 서브 소스/드레인 영역(SD1b)과 제2 소스/드레인 영역(SD2) 사이의 제1 층간 절연막(130)은 제1 및 제2 서브 소스/드레인 영역들 사이의 제1 층간 절연막(130)보다 과식각 될 수 있다. 일 실시예에 따르면, 이방성 식각 공정은 제3 리세스 영역(127c)의 바닥면(BS3) 상의 콘택 식각 정지막이 노출될 때까지 수행될 수 있다. 한편, 제1 내지 제3 콘택 홀들(H1~H3)에 노출되는 제1 및 제2 서브 소스/드레인 영역들(SD1a, SD1b) 및 제2 소스/드레인 영역들(SD2)의 상면의 형상은 이방성 식각 공정의 식각 정도에 따라 다양하게 구현될 수 있다. 일 예로, 제3 콘택 홀(H3)에 의해 노출되는 제1 및 제2 서브 소스/드레인 영역들(SD1a, SD1b) 및 제2 소스/드레인 영역의 상면은, 도 3a 내지 도 3c에서 설명한 바와 같이, 도 4a 내지 도 4c의 제1 내지 제3 접촉면들(CS1~CS3)에 상응하여 다양하게 형성될 수 있다.
다시 도 2a 및 도 2b를 참조하면, 제1 내지 제3 콘택 홀들(H1~H3, 도 13a 및 도 13b 참조) 내에 각각 제1 내지 제3 소스/드레인 콘택들(CT1~CT3)이 형성될 수 있다. 구체적으로, 제1 내지 제3 소스/드레인 콘택들(CT1~CT3)은 기판(100) 상에 제1 내지 제3 콘택 홀들(H1~H3)을 채우는 도전성 물질막을 형성한 후, 제2 층간 절연막(150)의 상면이 노출될 때까지 도전성 물질막을 평탄화하여 형성될 수 있다. 일 실시예에 있어서, 도전성 물질막을 형성하는 것은 제1 도전막(160) 및 제2 도전막(165)을 순차적으로 증착하는 것을 포함할 수 있다. 제1 도전막(160)은 배리어 도전막일 수 있다. 일 예로, 제1 도전막(160)은 티타늄 질화막, 텅스텐 질화막, 또는 탄탈륨 질화막 중 적어도 하나를 포함할 수 있다. 제2 도전막(165)은 금속막일 수 있다. 일 예로, 제2 도전막(165)은 텅스텐, 티타늄 및 탄탈륨 중 적어도 하나를 포함할 수 있다. 도시하지는 않았지만, 제1 도전막(160)의 형성 후 열처리 공정이 수행되어 제1 도전막(160)과 각각의 소스/드레인 영역들 사이에 금속 실리사이드막이 형성될 수 있다. 금속 실리사이드막은 일 예로, 티타늄-실리사이드, 탄탈륨-실리사이드, 및 텅스텐-실리사이드 중 적어도 하나를 포함할 수 있다.
도시하지는 않았지만, 제2 층간 절연막(150) 상에 제1 내지 제3 소스/드레인 콘택들(CT1~CT3)과 각각 접속하는 배선들이 형성될 수 있다. 배선들은 도전 물질을 포함할 수 있다.
도 14는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 시모스 에스램 셀(CMOS SRAM cell)의 등가 회로도이다. 도 14를 참조하면, 시모스 에스램 셀은 한 쌍의 구동 트랜지스터들(driver transistors: TD1, TD2), 한 쌍의 전송 트랜지스터들(transfer transistors: TT1, TT2), 및 한 쌍의 부하 트랜지스터들(load transistors: TL1, TL2)을 포함할 수 있다. 구동 트랜지스터들(TD1, TD2)은 풀다운 트랜지스터(pull-down transistor)일 수 있고, 전송 트랜지스터들(TT1, TT2)은 패스 트랜지스터(paSS transistor)일 수 있고, 부하 트랜지스터들(TL1, TL2)은 풀업 트랜지스터(pull-up transistor)일 수 있다. 구동 트랜지스터들(TD1, TD2) 및 전송 트랜지스터들(TT1, TT2)은 NMOS 트랜지스터들일 수 있고, 부하 트랜지스터들(TL1, TL2)은 PMOS 트랜지스터들일 수 있다. 본 발명의 실시예들에 따른 제1 트랜지스터(TR1, 도 1 참조)는 구동 트랜지스터들(TD1, TD2) 및 전송 트랜지스터들(TT1, TT2) 중 하나일 수 있고, 제2 트렌지스터(TR2, 도 1 참조)는 부하 트랜지스터들(TL1, TL2)중 하나일 수 있다.
제 1 구동 트랜지스터(TD1)와 제 1 전송 트랜지스터(TT1)는 서로 직렬로 연결될 수 있다. 제 1 구동 트랜지스터(TD1)의 소스 영역은 접지선(VSS)에 전기적으로 연결되고, 제 1 전송 트랜지스터(TT1)의 드레인 영역은 제 1 비트 라인(BL1)에 전기적으로 연결될 수 있다. 제 2 구동 트랜지스터(TD2)와 제 2 전송 트랜지스터(TT2)는 직렬로 연결될 수 있다. 제 2 구동 트랜지스터(TD2)의 소스 영역은 접지선(VSS)에 전기적으로 연결되고, 제 2 전송 트랜지스터(TT2)의 드레인 영역은 제 2 비트 라인(BL2)에 전기적으로 연결될 수 있다.
제 1 부하 트랜지스터(TL1)의 소스 영역 및 드레인 영역은 각각 전원선(Vcc) 및 제 1 구동 트랜지스터(TD1)의 드레인 영역에 전기적으로 연결될 수 있다. 제 2 부하 트랜지스터(TL2)의 소스 영역 및 드레인 영역은 전원선(Vcc) 및 제 2 구동 트랜지스터(TD2)의 드레인 영역에 전기적으로 연결될 수 있다. 제 1 부하 트랜지스터(TL1)의 드레인 영역, 제 1 구동 트랜지스터(TD1)의 드레인 영역 및 제 1 전송 트랜지스터(TT1)의 소스 영역은 제 1 노드(N1)에 해당한다. 제 2 부하 트랜지스터(TL2)의 드레인 영역, 제 2 구동 트랜지스터(TD2)의 드레인 영역 및 제 2 전송 트랜지스터(TT2)의 소스 영역은 제 2 노드(N2)에 해당한다. 제 1 구동 트랜지스터(TD1)의 게이트 전극 및 제 1 부하 트랜지스터(TL1)의 게이트 전극은 제 2 노드(N2)에 전기적으로 연결되고, 제 2 구동 트랜지스터(TD2)의 게이트 전극 및 제 2 부하 트랜지스터(TL2)의 게이트 전극은 제 1 노드(N1)에 전기적으로 연결될 수 있다. 제 1 및 제 2 전송 트랜지스터들(TT1, TT2)의 게이트 전극들은 워드라인(WL)에 전기적으로 연결될 수 있다. 제 1 구동 트랜지스터(TD1), 제 1 전송 트랜지스터(TT1), 및 제 1 부하 트랜지스터(TL1)는 제 1 하프 셀(H1)을 구성하고, 제 2 구동 트랜지스터(TD2), 제 2 전송 트랜지스터(TT2), 및 제 2 부하 트랜지스터(TL2)는 제 2 하프 셀(H2)을 구성할 수 있다.
도 15는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 15를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110, controller), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 반도체 소자는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital aSSistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireleSS phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 16은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 장치의 구성을 보여주는 블록도이다.
도 16을 참조하면, 전자 장치(1200)는 반도체 칩(1210)을 포함할 수 있다. 반도체 칩(1210)은 프로세서(Processor; 1211), 임베디드 메모리(Embedded Memory; 1213) 및 캐시 메모리(Cache Memory; 1215)를 포함할 수 있다.
프로세서(1211)는 하나 이상의 프로세서 코어들(Processor Core; C1-Cn)을 포함할 수 있다. 하나 이상의 프로세서 코어들(C1-Cn)은 데이터 및 신호를 처리할 수 있다.
전자 장치(1200)는 처리된 데이터 및 신호를 이용하여 고유의 기능을 수행할 수 있다. 일 예로, 프로세서(1211)는 어플리케이션 프로세서(Application Processor)일 수 있다.
임베디드 메모리(1213)는 프로세서(1211)와 제1 데이터(DAT1)를 교환할 수 있다. 제1 데이터(DAT1)는 하나 이상의 프로세서 코어들(C1-Cn)에 의해 처리된 또는 처리될 데이터이다. 임베디드 메모리(1213)는 제1 데이터(DAT1)를 관리할 수 있다. 예를 들어, 임베디드 메모리(1213)는 제1 데이터(DAT1)를 버퍼링(Buffering)할 수 있다. 즉, 임베디드 메모리(1213)는 프로세서(1211)의 버퍼 메모리 또는 워킹 메모리(Working Memory)로서 작동할 수 있다.
일 실시예에 따르면, 전자 장치(1200)는 웨어러블(Wearable) 전자 장치에 적용될 수 있다. 웨어러블 전자 장치는 많은 양의 연산을 필요로 하는 기능보다 적은 양의 연산을 필요로 하는 기능을 더 많이 수행할 수 있다. 따라서, 전자 장치(1200)가 웨어러블 전자 장치에 적용될 경우, 임베디드 메모리(1213)는 큰 버퍼 용량을 갖지 않아도 무방할 수 있다.
임베디드 메모리(1213)는 SRAM일 수 있다. SRAM은 DRAM 보다 빠른 속도로 작동할 수 있다. SRAM이 반도체 칩(1210)에 임베디드되면, 작은 크기를 갖고 빠른 속도로 작동하는 전자 장치(1200)가 구현될 수 있다. 나아가, SRAM이 반도체 칩(1210)에 임베디드되면, 전자 장치(1200)의 작동 전력(Active Power)의 소모량이 감소할 수 있다. SRAM은 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있다.
캐시 메모리(1215)는 하나 이상의 프로세서 코어들(C1 내지 Cn)과 함께 반도체 칩(1210) 위에 실장될 수 있다. 캐시 메모리(1215)는 캐시 데이터(DATc)를 저장할 수 있다. 캐시 데이터(DATc)는 하나 이상의 프로세서 코어들(C1 내지 Cn)에 의해 이용되는 데이터일 수 있다. 캐시 메모리(1215)는 적은 저장 용량을 갖지만, 매우 빠른 속도로 작동할 수 있다. 캐시 메모리(1215)는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 SRAM(Static Random Access Memory)을 포함할 수 있다. 캐시 메모리(1215)가 이용되는 경우, 프로세서(1211)가 임베디드 메모리(1213)에 접근하는 횟수 및 시간이 감소할 수 있다. 따라서, 캐시 메모리(1215)가 이용되는 경우, 전자 장치(1200)의 작동 속도가 빨라질 수 있다.
이해를 돕기 위해, 도 16에서, 캐시 메모리(1215)는 프로세서(1211)와 별개의 구성 요소로 도시되었다. 그러나, 캐시 메모리(1215)는 프로세서(1211)에 포함되도록 구성될 수 있다. 도 16은 본 발명의 기술 사상의 보호 범위를 제한하기 위한 것은 아니다.
프로세서(1211), 임베디드 메모리(1213) 및 캐시 메모리(1215)는 다양한 인터페이스 규약에 기초하여 데이터를 전송할 수 있다. 예컨대, 프로세서(1211), 임베디드 메모리(1213) 및 캐시 메모리(1215)는 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI(Peripheral Component Interconnect) Express, ATA(Advanced Technology Attachment), PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI), IDE(Integrated Drive Electronics), UFS(Universal Flash Storage) 등 중에서 하나 이상의 인터페이스 규약에 기초하여 데이터를 전송할 수 있다.
전자 시스템(도 15의 1100)은 다양한 전자기기들의 전자 제어 장치에 적용될 수 있다. 도 17은 전자 시스템(도 15의 1100)이 모바일 폰(2000)에 적용되는 예를 도시한다. 그 밖에, 전자 시스템(도 15의 1100)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전 제품(Household appliances)에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (20)
- 기판으로부터 돌출된 제1 내지 제3 활성 패턴들, 상기 제1 및 제2 활성 패턴들은 제1 거리만큼 서로 이격되고, 상기 제3 활성 패턴은 상기 제2 활성 패턴으로부터 상기 제1 거리보다 큰 제2 거리만큼 이격되고;
상기 제1 내지 제3 활성 패턴들을 가로지르는 게이트 구조체;
상기 게이트 구조체의 일측의 상기 제1 내지 제3 활성 패턴들 상에 각각 배치되는 제1 내지 제3 소스/드레인 영역들; 및
상기 제1 내지 제3 활성 패턴들을 가로지르며, 상기 제1 내지 제3 소스/드레인 영역들과 공통적으로 연결되는 소스/드레인 콘택을 포함하고,
상기 소스/드레인 콘택은, 상기 제1 내지 제3 소스/드레인 영역들과 각각 접하는 제1 내지 제3 접촉면들, 및 상기 제1 내지 제3 접촉면들보다 아래에 위치하고 상기 제2 및 제3 활성 패턴들 사이에 개재되는 연장부를 포함하되,
상기 연장부는 상기 제2 및 제3 활성 패턴들의 측벽들로부터 이격되는 반도체 소자. - 제 1 항에 있어서,
상기 제1 내지 제3 접촉면들 각각은:
상기 기판의 상면에 실질적으로 평행한 평탄면; 및
상기 평탄면의 일단으로부터 아래로 연장되는 경사면을 포함하되,
일 단면의 관점에서, 상기 경사면의 길이는 상기 평탄면의 길이보다 큰 반도체 소자. - 제 1 항에 있어서,
상기 제2 접촉면은 상기 제1 소스/드레인 영역에 인접한 제1 경사면 및 상기 제3 소스/드레인 영역에 인접한 제2 경사면을 포함하되,
상기 제1 경사면과 상기 제2 경사면은 비대칭적인 반도체 소자. - 제 3 항에 있어서,
일 단면의 관점에서, 상기 제2 경사면의 길이는 상기 제1 경사면의 길이보다 큰 반도체 소자. - 제 3 항에 있어서,
상기 제1 경사면은 상기 기판의 상면에 평행한 방향에 대해 제1 경사각을 갖고, 상기 제2 경사면은 상기 기판의 상면에 평행한 방향에 대해 제2 경사각을 가지되,
상기 제2 경사각은 상기 제1 경사각 보다 큰 반도체 소자. - 제 1 항에 있어서,
상기 제1 및 제3 접촉면들은 굴곡진 곡면을 갖고,
상기 제2 접촉면은 상기 소스/드레인 콘택을 향하는 방향으로 오목한 곡면을 갖는 반도체 소자. - 제 1 항에 있어서,
상기 제1 내지 제3 활성 패턴들 각각은, 상기 게이트 구조체 아래의 제1 영역 및 상기 게이트 구조체의 상기 일측의 제2 영역을 포함하되, 상기 제2 영역의 상면은 상기 제1 영역의 상면보다 낮고,
상기 제1 내지 제3 소스/드레인 영역들은 상기 제1 내지 제3 활성 패턴들의 상기 제2 영역 상에 각각 배치되되, 상기 제1 및 제2 소스/드레인 영역들은 제1 도전형을 갖고, 상기 제3 소스/드레인 영역은 상기 제1 도전형과 다른 제2 도전형을 갖는 반도체 소자. - 제 7 항에 있어서,
상기 제1 활성 패턴의 제2 영역의 상면, 및 상기 제2 활성 패턴의 제2 영역의 상면은 상기 제3 활성 패턴의 제2 영역의 상면보다 높은 반도체 소자. - 제 7 항에 있어서,
상기 제1 및 제2 소스/드레인 영역들 각각의 최상부는 상기 제3 소스/드레인 영역의 최상부보다 높은 반도체 소자. - 제 7 항에 있어서,
상기 제1 및 제2 소스/드레인 영역들 각각은 상기 제2 영역의 측벽들의 일부와 접하되,
상기 제1 및 제2 소스/드레인 영역들 각각의 최하부는 상기 측벽들과 이격되는 반도체 소자. - 제 1 항에 있어서,
상기 기판 상에 배치되고, 상기 제1 내지 제3 활성 패턴들의 측벽들의 일부를 덮는 소자분리 패턴을 더 포함하되,
상기 소자분리 패턴은:
상기 게이트 구조체 아래의 제1 부분; 및
상기 게이트 구조체의 상기 일 측의 제2 부분을 포함하고,
상기 제2 부분은, 그 바닥면의 높이가 상기 제1 부분의 상면보다 낮은 복수의 리세스 영역들을 포함하는 반도체 소자. - 제 11 항에 있어서,
상기 복수의 리세스 영역들은 상기 제1 활성 패턴의 일측의 제1 리세스 영역, 상기 제1 활성 패턴의 타측과 상기 제2 활성 패턴 사이의 제2 리세스 영역, 상기 제2 활성 패턴과 상기 제3 활성 패턴의 일측 사이의 제3 리세스 영역, 및 상기 제3 활성 패턴의 타측의 제4 리세스 영역을 포함하되,
상기 제2 리세스 영역의 바닥면은 상기 제1, 제2 및 제3 리세스 영역들 각각의 바닥면 보다 높은 반도체 소자. - 제 12 항에 있어서,
상기 제1 내지 제4 리세스 영역들의 내면을 덮으며, 상기 제1 내지 제3 소스/드레인 영역들의 상부 및 상기 게이트 구조체의 측벽들 상으로 연장되는 콘택 식각 정지막을 더 포함하되,
상기 연장부는 상기 제3 리세스 영역의 상기 바닥면 상의 상기 콘택 식각 정지막과 접하는 반도체 소자. - 제 13 항에 있어서,
상기 제2 리세스 영역은 에어갭을 포함하되, 상기 에어갭은 상기 제2 리세스 영역의 내면을 덮는 상기 콘택 식각 정지막에 의해 정의되는 반도체 소자. - 제 1 항에 있어서,
상기 제2 및 제3 활성 패턴들의 상기 측벽들과 상기 연장부 사이에 개재되는 절연물질을 더 포함하는 반도체 소자. - 제1 영역 및 제2 영역을 포함하는 기판;
상기 제1 영역에 제공되는 제1 트랜지스터, 상기 제1 트랜지스터는:
제1 게이트 전극; 및
상기 제1 게이트 전극의 일측의 제1 소스/드레인 영역을 포함하고,
상기 제1 소스/드레인 영역은, 상기 제1 영역의 기판으로부터 돌출되는 복수의 제1 활성 패턴들 상에 각각 배치되는 복수의 제1 에피택시얼 패턴들을 포함하고;
상기 제2 영역에 제공되는 제2 트랜지스터, 상기 제2 트랜지스터는:
제2 게이트 전극; 및
상기 제2 게이트 전극 일측의 제2 소스/드레인 영역을 포함하되,
상기 제2 소스/드레인 영역은, 상기 제2 영역의 기판으로부터 돌출되는 제2 활성 패턴 상에 배치되는 제2 에피택시얼 패턴을 포함하고; 및
상기 복수의 제1 활성 패턴들 및 상기 제2 활성 패턴을 가로지르며, 상기 제1 및 제2 소스/드레인 영역들과 공통적으로 연결되는 소스/드레인 콘택을 포함하되,
상기 소스/드레인 콘택은 상기 복수의 제1 에피택시얼 패턴들 및 상기 제2 에피택시얼 패턴과 각각 접하는 접촉면들, 및 상기 접촉면들 아래로 연장되는 연장부를 포함하고,
상기 연장부는 상기 복수의 제1 활성 패턴들 중 상기 제2 영역에 인접한 상기 제1 활성 패턴과 상기 제2 활성 패턴 사이에 개재되는 반도체 소자. - 제 16 항에 있어서,
상기 접촉면들 중 상기 제2 영역에 인접한 상기 제1 활성 패턴 상의 제1 소스/드레인 영역과 접하는 접촉면은, 상기 제2 영역으로부터 먼 제1 경사면 및 상기 제2 영역에 인접한 제2 경사면을 포함하되,
상기 제1 경사면과 상기 제2 경사면은 비대칭적인 반도체 소자. - 제 17 항에 있어서,
일 단면의 관점에서, 상기 제2 경사면의 길이는 상기 제1 경사면의 길이보다 크고,
상기 제1 경사면은 상기 기판의 상면에 평행한 방향에 대해 제1 경사각을 갖고, 상기 제2 경사면은 상기 기판의 상면에 평행한 방향에 대해 제2 경사각을 가지되, 상기 제2 경사각은 상기 제1 경사각 보다 큰 반도체 소자. - 제 16 항에 있어서,
상기 복수의 제1 활성 패턴들 사이의 간격은, 상기 제2 영역에 인접한 상기 제1 활성 패턴과 상기 제2 활성 패턴 사이의 간격보다 작은 반도체 소자. - 제 16 항에 있어서,
상기 제1 게이트 전극과 상기 제2 게이트 전극은 서로 연결되어 일체를 이루는 반도체 소자.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150041637A KR102340329B1 (ko) | 2015-03-25 | 2015-03-25 | 반도체 소자 |
| US15/054,852 US9941277B2 (en) | 2015-03-25 | 2016-02-26 | Semiconductor devices including increased area contacts |
| CN201610176766.4A CN106024888B (zh) | 2015-03-25 | 2016-03-25 | 包括面积增加的接触件的半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150041637A KR102340329B1 (ko) | 2015-03-25 | 2015-03-25 | 반도체 소자 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20160116103A true KR20160116103A (ko) | 2016-10-07 |
| KR102340329B1 KR102340329B1 (ko) | 2021-12-21 |
Family
ID=56975706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020150041637A KR102340329B1 (ko) | 2015-03-25 | 2015-03-25 | 반도체 소자 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US9941277B2 (ko) |
| KR (1) | KR102340329B1 (ko) |
| CN (1) | CN106024888B (ko) |
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| US11715777B2 (en) | 2020-05-29 | 2023-08-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and method |
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|---|---|
| US9941277B2 (en) | 2018-04-10 |
| CN106024888B (zh) | 2021-03-26 |
| CN106024888A (zh) | 2016-10-12 |
| KR102340329B1 (ko) | 2021-12-21 |
| US20160284700A1 (en) | 2016-09-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |