KR102373630B1 - 반도체 장치 - Google Patents

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Abstract

반도체 장치가 제공된다. 반도체 장치는, 기판 상에, 트렌치에 의해 정의되는 제1 측벽 및 제2 측벽을 포함하는 핀형 패턴, 제1 측벽 및 제2 측벽과 접하고, 트렌치를 채우는 필드 절연막, 및 핀형 패턴 상에, 제1 에피층과 제1 에피층 상의 제2 에피층을 포함하는 에피택셜 패턴을 포함하고, 핀형 패턴은 트렌치의 바닥면과 수직인 핀 중심선을 포함하고, 핀 중심선은 필드 절연막의 상면과 제1 측벽이 만나는 제1 지점과, 필드 절연막의 상면과 제2 측벽이 만나는 제2 지점을 연결하는 핀 경계선의 중심을 지나고, 제2 에피층은 핀 중심선을 경계로 배치되는 제1 부분 및 제2 부분을 포함하고, 트렌치의 바닥면을 기준으로 제1 높이에서, 제1 부분의 폭은 제2 부분의 폭과 다르다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다. 구체적으로, 본 발명은 에피택셜 패턴을 포함하는 반도체 장치에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티-게이트(multi-gate) 트랜지스터가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 제품 신뢰성 및 동작 특성이 향상된 반도체 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 기판 상에, 트렌치에 의해 정의되는 제1 측벽 및 제2 측벽을 포함하는 핀형 패턴, 제1 측벽 및 제2 측벽과 접하고, 트렌치를 채우는 필드 절연막, 및 핀형 패턴 상에, 제1 에피층과 제1 에피층 상의 제2 에피층을 포함하는 에피택셜 패턴을 포함하고, 핀형 패턴은 트렌치의 바닥면과 수직인 핀 중심선을 포함하고, 핀 중심선은 필드 절연막의 상면과 제1 측벽이 만나는 제1 지점과, 필드 절연막의 상면과 제2 측벽이 만나는 제2 지점을 연결하는 핀 경계선의 중심을 지나고, 제2 에피층은 핀 중심선을 경계로 배치되는 제1 부분 및 제2 부분을 포함하고, 트렌치의 바닥면을 기준으로 제1 높이에서, 제1 부분의 폭은 제2 부분의 폭과 다르다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 기판 상에, 트렌치에 의해 정의되는 제1 측벽 및 제2 측벽을 포함하고, 제1 방향으로 연장되는 핀형 패턴, 제1 측벽 및 제2 측벽과 접하고, 트렌치를 채우는 필드 절연막, 및 핀형 패턴 상에, 제1 에피층과 제1 에피층 상의 제2 에피층을 포함하는 에피택셜 패턴을 포함하고, 핀형 패턴은 트렌치의 바닥면과 수직인 핀 중심선을 포함하고, 핀 중심선은 필드 절연막의 상면과 제1 측벽이 만나는 제1 지점과, 필드 절연막의 상면과 제2 측벽이 만나는 제2 지점을 연결하는 핀 경계선의 중심을 지나고, 제2 에피층은 핀 중심선을 경계로 배치되는 제1 부분 및 제2 부분을 포함하고, 제1 방향과 수직하는 제1 부분의 단면의 면적은, 제1 방향과 수직하는 제2 부분의 단면의 면적과 다르다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 기판 상에, 트렌치에 의해 정의되는 제1 측벽 및 제2 측벽을 포함하는 제1 핀형 패턴, 제1 측벽으로부터 제1 거리로 이격되는 제2 핀형 패턴, 제2 측벽으로부터 제1 거리보다 짧은 제2 거리로 이격되는 제3 핀형 패턴, 제1 측벽과 접하고, 제1 핀형 패턴과 제2 핀형 패턴 사이를 채우는 제1 필드 절연막, 제2 측벽과 접하고, 제1 핀형 패턴과 제3 핀형 패턴 사이를 채우는 제2 필드 절연막, 및 제1 핀형 패턴 상의 제1 에피택셜 패턴을 포함하고, 제1 에피택셜 패턴은 트렌치의 바닥면과 수직인 핀 중심선을 포함하고, 핀 중심선은 제1 필드 절연막의 상면과 제1 측벽이 만나는 제1 지점과, 제2 필드 절연막의 상면과 제2 측벽이 만나는 제2 지점을 연결하는 핀 경계선의 중심을 지나고, 제1 에피택셜 패턴은 핀 중심선을 기준으로 비대칭인 형상을 갖는다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 기판 상에, 트렌치에 의해 정의되는 제1 측벽 및 제2 측벽을 포함하는 핀형 패턴, 제1 측벽 및 제2 측벽과 접하고, 트렌치를 채우는 필드 절연막, 및 핀형 패턴 상에 제1 농도의 제1 물질을 포함하는 제1 에피층과, 제1 에피층 상에 제1 농도와 다른 제2 농도의 제1 물질을 포함하는 제2 에피층을 포함하는 에피택셜 패턴을 포함하고, 핀형 패턴은 트렌치의 바닥면과 수직인 핀 중심선을 포함하고, 핀 중심선은 필드 절연막의 상면과 제1 측벽이 만나는 제1 지점과, 필드 절연막의 상면과 제2 측벽이 만나는 제2 지점을 연결하는 핀 경계선의 중심을 지나고, 제2 에피층은, 핀 중심선을 기준으로 비대칭인 형상을 갖는다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 2는 도 1의 A1-A1'를 따라 절단한 단면도이다.
도 3은 도 1의 A2-A2'를 따라 절단한 단면도이다.
도 4는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 5는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 6은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 7은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 8은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 9는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 10은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 11은 도 10의 B-B' 및 C-C'을 따라 절단한 단면도이다.
도 12는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 13은 도 12의 D-D'를 따라 절단한 단면도이다.
도 14는 도 12의 E-E'를 따라 절단한 단면도이다.
도 15는 도 12의 F-F'를 따라 절단한 단면도이다.
이하에서, 도 1 내지 도 3을 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 2는 도 1의 A1-A1'를 따라 절단한 단면도이다. 도 3은 도 1의 A2-A2'를 따라 절단한 단면도이다.
도 1 내지 도 3을 참조하면, 몇몇 실시예에 따른 반도체 장치는 기판(100), 핀형 패턴(110), 필드 절연막(120), 게이트 전극(150), 게이트 절연막(140) 및 에피택셜 패턴(130)을 포함한다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수도 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
핀형 패턴(110)은 기판(100)으로부터 돌출되어 제1 방향(X)을 따라 길게 연장될 수 있다. 핀형 패턴(110)은 기판(100) 상의 트렌치(TR)에 의해 정의될 수 있다. 구체적으로, 핀형 패턴(110)은, 기판 상에서 트렌치(TR)에 의해 정의되는 제1 측벽(110a) 및 제2 측벽(110b)을 포함할 수 있다. 핀형 패턴(110)의 제1 측벽(110a) 및 제2 측벽(110b)은 제1 방향(X)을 따라 연장될 수 있다.
공정에 따라, 핀형 패턴(110)의 상면은 다양한 형상을 가질 수 있다. 예시적으로, 도 2 및 도 3에서, 핀형 패턴(110)의 상면은 곡면을 형성하는 것으로 도시되었다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 핀형 패턴(110)의 상면은 평평할 수도 있다.
핀형 패턴(110)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수도 있다. 핀형 패턴(110)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 핀형 패턴(110)은 화합물 반도체, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
구체적으로, 핀형 패턴(110)이 IV-IV족 화합물 반도체를 포함하는 경우를 예로 들면, 핀형 패턴(110)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물을 포함할 수 있다. 핀형 패턴(110)이 III-V족 화합물 반도체를 포함하는 경우를 예로 들면, 핀형 패턴(110)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나를 포함할 수 있다. 몇몇 실시예에 따른 반도체 장치에서, 핀형 패턴(110)은 실리콘을 포함하는 실리콘 핀형 패턴인 것으로 설명한다.
필드 절연막(120)은 기판(100) 상에서 핀형 패턴(110)의 측면을 덮을 수 있다. 즉, 필드 절연막(120)은 핀형 패턴(110)의 제1 측벽(110a) 및 제2 측벽(110b)을 정의하는 트렌치(TR)를 채울 수 있다. 이에 따라, 필드 절연막(120)은 제1 측벽(110a) 및 제2 측벽(110b)과 접할 수 있다. 이하에서, 제1 측벽(110a)과 접하는 필드 절연막(120)의 일부를 제1 필드 절연막(120a)으로 정의하고, 제2 측벽(110b)과 접하는 필드 절연막(120)의 일부를 제2 필드 절연막(120b)으로 정의한다.
핀형 패턴(110)의 적어도 일부는 필드 절연막(120)보다 위로 돌출될 수 있다. 즉, 도 2 및 도 3에 도시된 것처럼, 핀형 패턴(110)의 상면 중 적어도 일부는 제1 필드 절연막(120a) 및 제2 필드 절연막(120b)의 상면보다 위로 돌출될 수 있다.
도 3에서, 제1 필드 절연막(120a)의 상면과 제1 측벽(110a)이 만나는 지점을 제1 지점(P11)으로 정의한다. 또한, 제2 필드 절연막(120b)의 상면과 제2 측벽(110b)이 만나는 지점을 제2 지점(P12)으로 정의한다. 트렌치(TR)의 바닥면을 기준으로, 제1 지점(P11)과 제2 지점(P12)의 높이는 동일한 것으로 도시되었다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제1 지점(P11)과 제2 지점(P12)의 높이는 서로 다를 수도 있다. 예를 들어, 트렌치(TR)의 바닥면을 기준으로, 제1 지점(P11)의 높이는 제2 지점(P12)의 높이보다 낮을 수 있다.
핀형 패턴(110)은 핀 경계선(BL1) 및 핀 중심선(CL1)을 포함할 수 있다. 제1 지점(P11) 및 제2 지점(P12)은 핀형 패턴(110)의 핀 경계선(BL1) 및 핀 중심선(CL1)을 정의할 수 있다.
구체적으로, 핀 경계선(BL1)은 제1 지점(P11)과 제2 지점(P12)을 연결하는 직선으로 정의된다. 핀형 패턴(110)의 상면 중 적어도 일부는 제1 필드 절연막(120a) 및 제2 필드 절연막(120b)보다 위로 돌출되므로, 핀 경계선(BL1)은 핀형 패턴(110)을 분할할 수 있다.
또한, 핀 중심선(CL1)은 트렌치(TR)의 바닥면과 수직하며 핀 경계선(BL1)의 중심을 지나는 직선으로 정의한다. 트렌치(TR)의 바닥면을 기준으로 제1 지점(P11)의 높이와 제2 지점(P12)의 높이가 동일한 경우에, 핀 중심선(CL1)은 핀 경계선(BL1)과 수직할 수 있다.
핀형 패턴(110)과 접하는 필드 절연막(120)의 상면은 트렌치(TR)의 바닥면에 대해 경사를 가질 수 있다. 구체적으로, 제1 지점(P11)에서, 제1 측벽(110a)과 제1 필드 절연막(120a)의 상면은 제1 각(A11)을 형성할 수 있다. 제1 각(A11)은 제1 측벽(110a)과 제1 필드 절연막(120a)의 상면이 이루는 예각일 수 있다. 또한, 제2 지점(P12)에서, 제2 측벽(110b)과 제2 필드 절연막(120b)의 상면은 제2 각(A12)을 형성할 수 있다. 제2 각(A12)은 제2 측벽(110b)과 제2 필드 절연막(120b)의 상면이 이루는 예각일 수 있다.
몇몇 실시예에서, 제2 각(A12)은 제1 각(A11)보다 클 수 있다. 즉, 제2 지점(P12)의 제2 필드 절연막(120b)의 상면은, 제1 지점(P11)의 제1 필드 절연막(120a)의 상면보다 트렌치(TR)의 바닥면에 대해 완만한 경사를 가질 수 있다.
또한, 필드 절연막(120)의 상면은 핀형 패턴(110)과 멀어짐에 따라 점점 완만한 경사를 가질 수 있다. 즉, 트렌치(TR)의 바닥면을 기준으로, 필드 절연막(120)의 상면의 높이는 핀형 패턴(110)과 멀어짐에 따라 낮아질 수 있다. 예를 들어, 제1 필드 절연막(120a)의 상면이 제1 지점(P11)으로부터 멀어짐에 따라, 제1 필드 절연막(120a)의 상면의 높이는 점점 낮아지다가 일정한 높이를 유지할 수 있다. 또한, 제2 필드 절연막(120b)의 상면이 제2 지점(P12)으로부터 멀어짐에 따라, 제2 필드 절연막(120b)의 상면의 높이는 점점 낮아지다가 일정한 높이를 유지할 수 있다.
몇몇 실시예에서, 제2 각(A12)이 제1 각(A11)보다 큰 경우에, 일정한 높이로 유지되는 제1 필드 절연막(120a)의 상면의 높이는, 일정한 높이로 유지되는 제2 필드 절연막(120b)의 상면의 높이보다 낮을 수 있다.
필드 절연막(120)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합 중 하나를 포함할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
게이트 전극(150)은, 핀형 패턴(110) 및 필드 절연막(120) 상에서 제1 방향(X)과 교차하는 제2 방향(Y)으로 연장될 수 있다. 이에 따라, 게이트 전극(150)은 핀형 패턴(110)과 교차하도록 형성될 수 있다.
게이트 전극(150)은 금속층을 포함할 수 있다. 도시된 것처럼, 게이트 전극(150)은 제1 금속층(152) 및 제2 금속층(154)이 적층되어 형성될 수 있다. 제1 금속층(152)은 일함수를 조절하고, 제2 금속층(154)은 제1 금속층(152)에 의해 형성된 공간을 채울 수 있다.
제1 금속층(152)은 예를 들어, TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(154)은 예를 들어, W 또는 Al을 포함할 수 있다. 또는, 게이트 전극(150)은 금속이 아닌, 실리콘 또는 실리콘 게르마늄 등으로 이루어질 수도 있다. 이러한 게이트 전극(150)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
게이트 절연막(140)은 핀형 패턴(110)과 게이트 전극(150) 사이에 개재될 수 있다. 게이트 절연막(140)은 필드 절연막(120)보다 위로 돌출된 핀형 패턴(110)의 측벽 및 상면을 따라 형성될 수 있다. 또한, 게이트 절연막(140)은 게이트 전극(150)과 필드 절연막(120) 사이에 개재될 수 있다.
게이트 절연막(140)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(140)은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate) 또는 이들의 조합 중 적어도 하나를 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
에피택셜 패턴(130)은, 게이트 전극(150)의 양 측의 핀형 패턴(110) 상에 형성될 수 있다. 그러나, 에피택셜 패턴(130)은 게이트 전극(150)과 절연될 수 있다. 에피택셜 패턴(130)은 게이트 전극(150)을 포함하는 트랜지스터의 소오스/드레인으로 기능할 수 있다.
몇몇 실시예에서, 에피택셜 패턴(130)은 상승된 소오스/드레인일 수 있다. 즉, 에피택셜 패턴(130)의 최상부는 핀형 패턴(110)의 상면보다 위로 돌출될 수 있다. 또한, 몇몇 실시예에서, 에피택셜 패턴(130)은 복수의 게이트 전극에 공통되는 공유 소오스/드레인일 수 있다.
에피택셜 패턴(130)은 다중층으로 형성될 수 있다. 구체적으로, 에피택셜 패턴(130)은 시드 에피층(131), 제1 에피층(132) 및 제2 에피층(134)을 포함할 수 있다.
시드 에피층(131)은 핀형 패턴(110) 상에 형성될 수 있다. 예를 들어, 시드 에피층(131)은 핀형 패턴(110)으로부터 에피택셜 성장(epitaxial growth)에 의해 형성될 수 있다. 시드 에피층(131)은 제1 에피층(132) 및 제2 에피층(134)을 형성하기 위한 시드층(seed layer)의 역할을 할 수 있다. 그러나, 몇몇 실시예에서, 시드 에피층(131)은 생략될 수도 있다.
도 3에 도시된 것처럼, 핀형 패턴(110)의 상면이 곡면을 형성하는 경우에, 시드 에피층(131)의 상면은 트렌치(TR)의 바닥면에 대해 경사를 갖는 경사면을 포함할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 핀형 패턴(110)의 상면이 평평한 경우에, 시드 에피층(131)의 상면은 평평할 수도 있다.
제1 에피층(132)은 시드 에피층(131) 상에 형성될 수 있다. 예를 들어, 제1 에피층(132)은 핀형 패턴(110) 또는 시드 에피층(131)으로부터 에피택셜 성장에 의해 형성될 수 있다.
제1 에피층(132)은 핀 중심선(CL1)을 경계로 배치되는 제1 부분(132a) 및 제2 부분(132b)을 포함할 수 있다. 또한, 제1 에피층(132)의 외면은 복수의 경사면을 포함할 수 있다. 구체적으로, 제1 부분(132a)의 상부는 제1 상부 경사면(132au)을 포함하고, 제1 부분(132a)의 하부는 제1 하부 경사면(132ad)을 포함할 수 있다. 또한, 제2 부분(132b)의 상부는 제2 상부 경사면(132bu)을 포함하고, 제2 부분(132b)의 하부는 제2 하부 경사면(132bd)을 포함할 수 있다.
제1 에피층(132)의 최상부로부터 높이가 낮아짐에 따라, 제1 상부 경사면(132au)과 핀 중심선(CL1) 사이의 거리, 및 제2 상부 경사면(132bu)과 핀 중심선(CL1) 사이의 거리는 점점 증가할 수 있다. 또한, 제1 에피층(132)의 최하부로부터 높이가 높아짐에 따라, 제1 하부 경사면(132ad)과 핀 중심선(CL1) 사이의 거리, 및 제2 하부 경사면(132bd)과 핀 중심선(CL1) 사이의 거리는 점점 증가할 수 있다.
몇몇 실시예에서, 제1 상부 경사면(132au)은 제2 하부 경사면(132bd)과 실질적으로 평행하고, 제1 하부 경사면(132ad)은 제2 상부 경사면(132bu)과 실질적으로 평행할 수 있다. 결과적으로, 제1 에피층(132)의 외주면은 다이아몬드 형상을 가질 수 있다. 예를 들어, 제1 상부 경사면(132au), 제1 하부 경사면(132ad), 제2 상부 경사면(132bu) 및 제2 하부 경사면(132bd)은 {111} 결정면을 가질 수 있다.
몇몇 실시예에서, 제1 에피층(132)은 핀 중심선(CL1)을 기준으로 대칭인 형상을 가질 수 있다. 구체적으로, 도 3에서, 제1 부분(132a)의 폭은 제2 부분(132b)의 폭과 실질적으로 동일할 수 있다. 여기서, "동일"이란, 완전히 동일한 것뿐만 아니라, 공정 상의 마진 등으로 인해 발생할 수 있는 미세한 차이를 포함하는 의미이다.
더 구체적으로, 트렌치(TR)의 바닥면을 기준으로, 제1 에피층(132)이 형성되는 높이 중 임의의 높이인 제1 높이(H11)에서, 제1 부분(132a)의 폭인 제1 폭(W11a)은 제2 부분(132b)의 폭인 제2 폭(W11b)과 실질적으로 동일할 수 있다. 여기서, 제1 폭(W11a)은, 제1 높이(H11)에서 제1 부분(132a)의 외면과 핀 중심선(CL1) 사이의 거리로 정의될 수 있다. 또한, 제2 폭(W11b)은, 제1 높이(H11)에서 제2 부분(132b)의 외면과 핀 중심선(CL1) 사이의 거리로 정의될 수 있다.
예를 들어, 제1 높이(H11)에서, 핀 중심선(CL1)과 제1 상부 경사면(132au) 사이의 거리는, 핀 중심선(CL1)과 제2 상부 경사면(132bu) 사이의 거리와 실질적으로 동일할 수 있다. 또한, 도 3에서, 제1 높이(H11)는 제1 에피층(132)이 형성되는 높이 중 임의의 높이이므로, 제1 부분(132a)의 면적은 제2 부분(132b)의 면적과 실질적으로 동일할 수 있다.
제2 에피층(134)은 제1 에피층(132) 상에 형성될 수 있다. 예를 들어, 제2 에피층(134)은 핀형 패턴(110), 시드 에피층(131), 또는 제1 에피층(132)으로부터 에피택셜 성장에 의해 형성될 수 있다.
제2 에피층(134)은 핀 중심선(CL1)을 경계로 배치되는 제3 부분(134a) 및 제4 부분(134b)을 포함할 수 있다. 또한, 제1 에피층(132)과 마찬가지로, 제2 에피층(134)의 외면은 복수의 경사면을 포함할 수 있다. 구체적으로, 제3 부분(134a)의 상부는 제3 상부 경사면(134au)을 포함하고, 제3 부분(134a)의 하부는 제3 하부 경사면(134ad)을 포함할 수 있다. 또한, 제4 부분(134b)의 상부는 제4 상부 경사면(134bu)을 포함하고, 제4 부분(134b)의 하부는 제4 하부 경사면(134bd)을 포함할 수 있다.
제2 에피층(134)의 최상부로부터 높이가 낮아짐에 따라, 제3 상부 경사면(134au)과 핀 중심선(CL1) 사이의 거리, 및 제4 상부 경사면(134bu)과 핀 중심선(CL1) 사이의 거리는 점점 증가할 수 있다. 또한, 제2 에피층(134)의 최하부로부터 높이가 높아짐에 따라, 제3 하부 경사면(134ad)과 핀 중심선(CL1) 사이의 거리, 및 제4 하부 경사면(134bd)과 핀 중심선(CL1) 사이의 거리는 점점 증가할 수 있다.
몇몇 실시예에서, 제3 상부 경사면(134au)은 제4 하부 경사면(134bd)과 실질적으로 평행하고, 제3 하부 경사면(134ad)은 제4 상부 경사면(134bu)과 실질적으로 평행할 수 있다. 결과적으로, 제2 에피층(134)의 외주면은 다이아몬드 형상을 가질 수 있다. 예를 들어, 제3 상부 경사면(134au), 제3 하부 경사면(134ad), 제4 상부 경사면(134bu) 및 제4 하부 경사면(134bd)은 {111} 결정면을 가질 수 있다.
몇몇 실시예에서, 제2 에피층(134)은 핀 중심선(CL1)을 기준으로 비대칭인 형상을 가질 수 있다. 구체적으로, 도 3에서, 제3 부분(134a)의 폭은 제4 부분(134b)의 폭과 다를 수 있다.
더 구체적으로, 트렌치(TR)의 바닥면을 기준으로, 제2 에피층(134)이 형성되는 높이 중 특정한 높이인 제2 높이(H12)에서, 제3 부분(134a)의 폭인 제3 폭(W12a)은 제4 부분(134b)의 폭인 제4 폭(W12b)과 다를 수 있다. 여기서, 제3 폭(W12a)은, 제2 높이(H12)에서 핀 중심선(CL1)과 제3 부분(134a)의 외면 사이의 거리로 정의될 수 있다. 또한, 제4 폭(W12b)은, 제2 높이(H12)에서 핀 중심선(CL1)과 제4 부분(134b)의 외면 사이의 거리로 정의될 수 있다.
예를 들어, 제2 높이(H12)에서, 핀 중심선(CL1)과 제3 하부 경사면(134ad) 사이의 거리는, 핀 중심선(CL1)과 제4 하부 경사면(134bd) 사이의 거리보다 짧을 수 있다. 또한, 도 3에서, 제3 부분(134a)의 면적은 제4 부분(134b)의 면적과 다를 수 있다.
그러나, 몇몇 실시예에서, 제2 에피층(134)이 형성되는 높이 중 특정한 높이인 제2 높이(H12)에서, 제3 폭(W12a)은 제4 폭(W12b)과 실질적으로 동일할 수도 있다. 예를 들어, 제3 상부 경사면(134au) 및 제4 상부 경사면(134bu)이 형성되는 제2 높이(H12)에서, 제3 폭(W12a)은 제4 폭(W12b)과 실질적으로 동일할 수도 있다.
몇몇 실시예에서, 제2 에피층(134)은 필드 절연막(120)과 직접(directly) 접촉될 수 있다. 구체적으로, 제3 부분(134a)은 제1 필드 절연막(120a)과 직접 접촉되고, 제4 부분(134b)은 제2 필드 절연막(120b)과 직접 접촉될 수 있다. 이러한 경우에, 제3 부분(134a)이 제1 필드 절연막(120a)과 접촉되는 면적은, 제4 부분(134b)이 제2 필드 절연막(120b)과 접촉되는 면적과 다를 수 있다.
예를 들어, 제3 부분(134a)이 제1 필드 절연막(120a)과 접촉되는 면적은, 제4 부분(134b)이 제2 필드 절연막(120b)과 접촉되는 면적보다 작을 수 있다. 이는 제1 각(A11)이 제2 각(A12)보다 작은 것에 기인할 수 있다. 제1 각(A11)이 제2 각(A12)보다 작으므로, 제2 지점(P12)의 제2 필드 절연막(120b)의 상면은 제1 지점(P11)의 제1 필드 절연막(120a)의 상면보다 완만한 경사를 이룰 수 있다. 제2 에피층(134)은 핀형 패턴(110)에 인접하는 필드 절연막(120)의 상면을 따라 성장될 수도 있으므로, 제4 부분(134b)은 완만한 경사를 갖는 제2 필드 절연막(120b)의 상면을 따라 성장되어 제3 부분(134a)보다 크게 형성될 수 있다. 이에 따라, 제3 폭(W12a)은 제4 폭(W12b)보다 작을 수 있다.
몇몇 실시예에 따른 반도체 장치가 PMOS 트랜지스터인 경우에, 에피택셜 패턴(130)은 p형 불순물 또는 p형 불순물의 확산을 방지하기 위한 불순물을 포함할 수 있다. 예를 들어, 에피택셜 패턴(130)은 B, C, In, Ga, 및 Al 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.
또한, 몇몇 실시예에 따른 반도체 장치가 PMOS 트랜지스터인 경우에, 에피택셜 패턴(130)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 핀형 패턴(110)이 Si인 경우에, 에피택셜 패턴(130)은 Si에 비해 격자 상수가 큰 물질을 포함할 수 있고, 예를 들어 SiGe를 포함할 수 있다. 압축 스트레스 물질은 핀형 패턴(110)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
이와 달리, 몇몇 실시예에 따른 반도체 장치가 NMOS 트랜지스터인 경우에, 에피택셜 패턴(130)은 n형 불순물 도는 n형 불순물의 확산을 방지하기 위한 불순물을 포함할 수 있다. 예를 들어, 에피택셜 패턴(130)은 P, Sb, As 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.
또한, 몇몇 실시예에 따른 반도체 장치가 NMOS 트랜지스터인 경우에, 에피택셜 패턴(130)은 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 핀형 패턴(110)이 Si인 경우에, 에피택셜 패턴(130)은 Si에 비해 격자 상수가 작은 물질을 포함할 수 있고, 예를 들어 SiC를 포함할 수 있다. 인장 스트레스 물질은 핀형 패턴(110)에 인장 스트레스를 가하여 채널 영역의 캐리어의 이동도를 향상시킬 수 있다.
몇몇 실시예에서, 시드 에피층(131), 제1 에피층(132) 및 제2 에피층(134)은 다양한 농도의 제1 물질을 포함할 수 있다. 예를 들어, 몇몇 실시예에 따른 반도체 장치가 PMOS 트랜지스터인 경우에, 시드 에피층(131)은 압축 스트레스 물질인 제1 물질을 제1 농도로 포함할 수 있다. 시드 에피층(131), 제1 에피층(132) 및 제2 에피층(134)이 Si를 포함하는 경우에, 제1 물질은 예를 들어, Ge일 수 있다.
이 때, 제1 에피층(132)은 제1 농도와 다른 제2 농도의 제1 물질을 포함할 수 있고, 제2 에피층(134)은 제2 농도와 다른 제3 농도의 제1 물질을 포함할 수 있다. 예를 들어, 제1 농도 및 제3 농도는 10% 내지 30%일 수 있고, 제2 농도는 40% 내지 65%일 수 있다.
제1 물질의 농도가 커질수록 채널 영역에 가해지는 압축 스트레스는 증가한다. 이에 따라, 제1 농도 및 제3 농도보다 높은 제2 농도의 제1 물질을 포함하는 제1 에피층(132)은, 캐리어의 이동도를 향상시키는 역할을 할 수 있다. 또한, 제1 물질의 농도가 커질수록 에피층은 쉽게 식각될 수 있다. 이에 따라, 제2 농도보다 낮은 제3 농도의 제1 물질을 포함하는 제2 에피층(134)은 식각 공정으로부터 제1 에피층(132)을 보호할 수 있다.
에피택셜 패턴(130)이 다중층으로 형성되는 경우에, 각각의 에피층의 성장 조건을 조절함으로써, 다양한 형상의 에피택셜 패턴(130)을 형성할 수 있다.
예를 들어, 필드 절연막(120)이 핀형 패턴(110)과 접촉하는 각도를 조절함으로써, 다양한 형상의 에피택셜 패턴을 형성할 수 있다. 예를 들어, 제3 부분(134a)의 폭이 제4 부분(134b)의 폭보다 작은 제2 에피층(134)을 포함하는 에피택셜 패턴(130)을 형성할 수 있다. 즉, 필드 절연막(120)이 핀형 패턴(110)과 접촉하는 각도를 조절함으로써, 비대칭인 형상을 갖는 제2 에피층(134)을 형성할 수 있다.
반도체 장치를 제조하기 위한 다양한 공정에 따라, 다양한 형상의 에피택셜 패턴이 요구될 수 있다. 예를 들어, 에피택셜 패턴 상의 컨택(contact)을 형성하는 공정에서, 오정렬(misalignment)이 빈번하게 발생할 수 있다. 이러한 경우에, 비대칭인 형상을 갖는 제2 에피층(134)은, 오정렬에 따른 컨택과 에피택셜 사이의 접촉 불량을 개선시킬 수 있다. 이에 따라, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는 제품 신뢰성을 향상시킬 수 있다.
또한, 제2 에피층(134)의 성장 조건을 조절하여 보다 크게 성장되는 제2 에피층(134)은, 컨택과의 전기적 저항을 감소시킬 수 있다. 이에 따라, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는 동작 특성이 향상될 수 있다.
도 4는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의를 위해, 도 1 내지 도 3을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 4를 참조하면, 몇몇 실시예에 따른 반도체 장치는 에피택셜 패턴(130')을 포함한다. 에피택셜 패턴(130')은 제1 에피층(132'), 제2 에피층(134'), 제3 에피층(136') 및 캡핑 에피층(138)을 포함한다.
제1 에피층(132')은 도 3의 제1 에피층(132)에 대응될 수 있다. 즉, 제1 에피층(132')은 핀 중심선(CL1)을 기준으로 대칭인 형상을 가질 수 있다. 구체적으로, 임의의 제1 높이(H11')에서, 제1 부분(132a')의 폭인 제1 폭(W11a')은 제2 부분(132b')의 폭인 제2 폭(W11b')과 실질적으로 동일할 수 있다.
제2 에피층(134')은 도 3의 제2 에피층(134)에 대응될 수 있다. 즉, 제2 에피층(134')은 핀 중심선(CL1)을 기준으로 비대칭인 형상을 가질 수 있다. 구체적으로, 특정한 제2 높이(H12')에서, 제3 부분(134a')의 폭인 제3 폭(W12a')은 제4 부분(134b')의 폭인 제4 폭(W12b')과 다를 수 있다.
제3 에피층(136')은 제1 에피층(132')과 제2 에피층(134') 사이에 개재될 수 있다. 몇몇 실시예에서, 제3 에피층(136')은 핀 중심선(CL1)을 기준으로 대칭인 형상을 가질 수 있다. 구체적으로, 제3 에피층(136')은 핀 중심선(CL1)을 경계로 배치되는 제5 부분(136a') 및 제6 부분(136b')을 포함할 수 있다. 이 때, 임의의 제3 높이(H13)에서, 제5 부분(136a')의 폭인 제5 폭(W13a)은 제6 부분(136b')의 폭인 제6 폭(W13b)과 실질적으로 동일할 수 있다.
그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제3 에피층(136')의 성장 조건에 따라, 제3 에피층(136')은 핀 중심선(CL1)을 기준으로 비대칭인 형상을 가질 수도 있다.
캡핑 에피층(138)은 제2 에피층(134') 상에 형성될 수 있다. 또한, 캡핑 에피층(138)은 시드 에피층(131), 제1 에피층(132'), 제2 에피층(134') 및 제3 에피층(136')을 덮도록 형성될 수 있다. 캡핑 에피층(138)은 에피택셜 패턴(130') 상의 컨택을 형성하는 공정에서, 에피택셜 패턴(130')의 과도한 식각을 방지하기 위해 형성될 수 있다.
몇몇 실시예에서, 각각의 에피층은 다양한 농도의 제1 물질을 포함할 수 있다. 예를 들어, 몇몇 실시예에 따른 반도체 장치가 PMOS 트랜지스터인 경우에, 시드 에피층(131)은 압축 스트레스 물질인 제1 물질을 제1 농도로 포함할 수 있다.
이 때, 제1 에피층(132')은 제1 농도와 다른 제2 농도의 제1 물질을 포함할 수 있고, 제3 에피층(136')은 제2 농도와 다른 제3 농도의 제1 물질을 포함할 수 있다. 또한, 제2 에피층(134')은 제3 농도와 다른 제4 농도의 제1 물질을 포함할 수 있고, 캡핑 에피층(138)은 제4 농도와 다른 제5 농도의 제1 물질을 포함할 수 있다. 예를 들어, 제1 농도 및 제3 농도는 10% 내지 30%일 수 있고, 제2 농도 및 제4 농도는 40% 내지 65%일 수 있다. 예를 들어, 캡핑 에피층(138)은 제1 물질을 포함하지 않을 수도 있다.
이에 따라, 제1 에피층(132') 및 제2 에피층(134')은, 캐리어의 이동도를 향상시키는 역할을 할 수 있다. 또한, 제3 에피층(136')은 식각 공정으로부터 제1 에피층(132')을 보호할 수 있고, 캡핑 에피층(138)은 식각 공정으로부터 제2 에피층(134')을 보호할 수 있다.
도 5는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의를 위해, 도 1 내지 도 3을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 5를 참조하면, 몇몇 실시예에 따른 반도체 장치는 에피택셜 패턴(130'')을 포함한다. 에피택셜 패턴(130'')은 제1 에피층(132'') 및 제2 에피층(134'')을 포함한다.
제1 에피층(132'')은 도 3의 제1 에피층(132)에 대응될 수 있다. 즉, 제1 에피층(132'')은 핀 중심선(CL1)을 기준으로 대칭인 형상을 가질 수 있다.
제2 에피층(134'')은 도 3의 제2 에피층(134)에 대응될 수 있다. 즉, 제2 에피층(134'')은 핀 중심선(CL1)을 기준으로 비대칭인 형상을 가질 수 있다.
이 때, 제1 상부 경사면(132au')과 제3 상부 경사면(134au') 사이의 거리를 제1 두께(Tau)로 정의하고, 제2 상부 경사면(132bu')과 제4 상부 경사면(134bu') 사이의 거리를 제2 두께(Tbu)로 정의할 수 있다. 또한, 제1 하부 경사면(132ad')과 제3 하부 경사면(134ad') 사이의 거리를 제3 두께(Tad)로 정의하고, 제2 하부 경사면(132bd')과 제4 하부 경사면(134bd') 사이의 거리를 제4 두께(Tbd)로 정의할 수 있다.
몇몇 실시예에서, 제1 두께(Tau)는 제2 두께(Tbu)보다 작고, 제3 두께(Tad)는 제4 두께(Tbd)보다 작을 수 있다. 또한, 몇몇 실시예에서, 제1 두께(Tau)와 제3 두께(Tad)는 실질적으로 동일하고, 제2 두께(Tbu)와 제4 두께(Tbd)는 실질적으로 동일할 수 있다. 그러나, 제2 에피층(134'')의 성장 조건에 따라, 제2 두께(Tbu)와 제4 두께(Tbd)는 다를 수도 있다. 예를 들어, 제2 두께(Tbu)는 제4 두께(Tbd)보다 클 수 있다.
도 6은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의를 위해, 도 1 내지 도 3을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 6를 참조하면, 몇몇 실시예에 따른 반도체 장치는 에피택셜 패턴(230)을 포함한다. 에피택셜 패턴(230)은 제1 에피층(232) 및 제2 에피층(234)을 포함한다.
제1 에피층(132'')은 핀형 패턴(110) 상에 형성될 수 있다. 제1 에피층(232)의 외면은 다양한 형상을 가질 수 있다. 예시적으로, 도 6에서, 제1 에피층(232)의 형상은 도 3의 시드 에피층(131)의 형상과 유사한 것으로 도시하였다. 즉, 제1 에피층(232)은 제2 에피층(234)을 형성하기 위한 시드층의 역할을 할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제1 에피층(232)의 외면은 예를 들어, 다이아몬드 형상, 원 형상 또는 직사각형 형상 등일 수도 있다.
제1 에피층(232)은 도 3의 제1 에피층(132)에 대응될 수 있다. 즉, 제1 에피층(232)은 핀 중심선(CL2)을 기준으로 대칭인 형상을 가질 수 있다. 구체적으로, 임의의 제1 높이(H21)에서, 제1 폭(W21a)은 제2 폭(W21b)과 실질적으로 동일할 수 있다.
제2 에피층(234)은 도 3의 제2 에피층(134)에 대응될 수 있다. 즉, 제2 에피층(234)은 핀 중심선(CL2)을 기준으로 비대칭인 형상을 가질 수 있다. 구체적으로, 특정한 제2 높이(H22)에서, 제3 부분(234a)의 폭인 제3 폭(W22a)은 제4 부분(234b)의 폭인 제4 폭(W22b)과 다를 수 있다.
몇몇 실시예에서, 제2 에피층(234)의 외면의 적어도 일부는 라운드진(rounded) 형상을 가질 수 있다. 예를 들어, 제3 부분(234a)의 상부는 제1 상부 경사면(234au)을 포함하고, 제3 부분(234a)의 하부는 제1 하부 경사면(234ad)을 포함할 수 있다. 또한, 제4 부분(234b)의 상부는 제2 상부 경사면(234bu)을 포함하고, 제4 부분(234b)의 하부는 제1 곡면(234bd)을 포함할 수 있다.
도 7은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의를 위해, 도 1 내지 도 3 및 도 6을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 7을 참조하면, 몇몇 실시예에 따른 반도체 장치는 에피택셜 패턴(230')을 포함한다. 에피택셜 패턴(230')은 제1 에피층(232'), 제2 에피층(234') 및 제3 에피층(236)을 포함한다.
제1 에피층(232')은 도 6의 제1 에피층(232)에 대응될 수 있다. 즉, 제1 에피층(232')은 핀 중심선(CL2)을 기준으로 대칭인 형상을 가질 수 있다. 구체적으로, 임의의 제1 높이(H21')에서, 제1 폭(W21a')은 제2 폭(W21b')과 실질적으로 동일할 수 있다.
제2 에피층(234')은 도 3의 제2 에피층(234)에 대응될 수 있다. 즉, 제2 에피층(234')은 핀 중심선(CL2)을 기준으로 비대칭인 형상을 가질 수 있다. 구체적으로, 특정한 제2 높이(H22')에서, 제3 부분(234a')의 폭인 제3 폭(W22a')은 제4 부분(234b')의 폭인 제4 폭(W22b')과 다를 수 있다.
제3 에피층(236)은 제1 에피층(232')과 제2 에피층(234') 사이에 개재될 수 있다. 제3 에피층(236)의 외면은 다양한 형상을 가질 수 있다. 예시적으로, 도 7에서, 제3 에피층(236)의 전체적으로 라운드진 형상을 갖는 것으로 도시하였다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제3 에피층(236)의 외면은 예를 들어, 다이아몬드 형상, 원 형상 또는 직사각형 형상 등일 수도 있다.
몇몇 실시예에서, 제3 에피층(236)은 핀 중심선(CL2)을 기준으로 비대칭인 형상을 가질 수 있다. 구체적으로, 제3 에피층(236)은 핀 중심선(CL2)을 경계로 배치되는 제5 부분(236a) 및 제6 부분(236b)을 포함할 수 있다. 이 때, 임의의 제3 높이(H23)에서, 제5 부분(236a)의 폭인 제5 폭(W23a)은 제6 부분(236b)의 폭인 제6 폭(W23b)과 실질적으로 동일할 수 있다.
그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제3 에피층(136')의 성장 조건에 따라, 제3 에피층(136')은 핀 중심선(CL1)을 기준으로 대칭인 형상을 가질 수도 있다.
도 8은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의를 위해, 도 1 내지 도 3을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 8을 참조하면, 몇몇 실시예에 따른 반도체 장치는 제1 필드 절연막(220a), 제2 필드 절연막(220b) 및 에피택셜 패턴(330)을 포함한다. 에피택셜 패턴(330)은 제1 에피층(332) 및 제2 에피층(334)을 포함한다.
도 8에서, 제1 필드 절연막(220a)의 상면과 제1 측벽(110a)이 만나는 지점을 제1 지점(P31)으로 정의한다. 또한, 제2 필드 절연막(220b)의 상면과 제2 측벽(110b)이 만나는 지점을 제2 지점(P32)으로 정의한다.
제1 지점(P31)에서, 제1 측벽(110a)과 제1 필드 절연막(220a)의 상면은 제1 각(A31)을 형성할 수 있다. 또한, 제2 지점(P32)에서, 제2 측벽(110b)과 제2 필드 절연막(220b)의 상면은 제2 각(A32)을 형성할 수 있다.
몇몇 실시예에서, 제1 각(A31)은 제2 각(A32)과 실질적으로 동일할 수 있다. 즉, 제2 지점(P32)의 제2 필드 절연막(220b)의 상면은, 제1 지점(P31)의 제1 필드 절연막(220a)의 상면과 트렌치(TR)의 바닥면에 대해 실질적으로 동일한 경사를 가질 수 있다.
제1 에피층(332)은 도 3의 제1 에피층(132)에 대응될 수 있다. 즉, 제1 에피층(332)은 핀 중심선(CL3)을 기준으로 대칭인 형상을 가질 수 있다. 구체적으로, 제1 부분(332a)의 제1 폭(W31a)은 제2 부분(332b)의 제2 폭(W31b)과 실질적으로 동일할 수 있다.
제2 에피층(134')은 도 3의 제2 에피층(134)에 대응될 수 있다. 즉, 제2 에피층(334)은 핀 중심선(CL3)을 기준으로 비대칭인 형상을 가질 수 있다. 구체적으로, 제3 부분(334a)의 제3 폭(W32a)은 제4 부분(334b)의 제4 폭(W32b)과 실질적으로 동일할 수 있다.
제2 에피층(334)은 제2 에피층(334)의 다양한 성장 조건에 따라, 비대칭인 형상을 가질 수 있다. 예를 들어, 제2 에피층(334)의 성장 온도, 게르마늄(Ge) 소스량과 같은 공정 조건에 따라, 제2 에피층(334)은 비대칭인 형상을 가질 수 있다.
도 9는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의를 위해, 도 1 내지 도 3, 도 4 및 도 8을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 9를 참조하면, 몇몇 실시예에 따른 반도체 장치는 에피택셜 패턴(330')을 포함한다. 에피택셜 패턴(330')은 제1 에피층(332'), 제2 에피층(334'), 제3 에피층(336) 및 캡핑 에피층(338)을 포함한다.
제1 에피층(332')은 도 3의 제1 에피층(132)에 대응될 수 있다. 즉, 제1 에피층(332')은 핀 중심선(CL3)을 기준으로 대칭인 형상을 가질 수 있다. 구체적으로, 제1 부분(332a')의 폭인 제1 폭(W31a')은 제2 부분(332b')의 폭인 제2 폭(W31b')과 실질적으로 동일할 수 있다.
제2 에피층(334')은 제1 에피층(332') 상에 형성될 수 있다. 몇몇 실시예에서, 제2 에피층(334')은 핀 중심선(CL3)을 기준으로 대칭인 형상을 가질 수 있다. 구체적으로, 제3 부분(334a')의 폭인 제3 폭(W32a')은 제4 부분(334b')의 폭인 제4 폭(W32b')과 실질적으로 동일할 수 있다.
제3 에피층(136')은 제2 에피층(334') 상에 형성될 수 있다. 몇몇 실시예에서, 제3 에피층(336)은 핀 중심선(CL3)을 기준으로 대칭인 형상을 가질 수 있다. 구체적으로, 제3 에피층(336)은 핀 중심선(CL3)을 경계로 배치되는 제5 부분(336a) 및 제6 부분(336b)을 포함할 수 있다. 이 때, 제5 부분(336a)의 폭인 제5 폭(W33a)은 제6 부분(336b)의 폭인 제6 폭(W33b)과 실질적으로 동일할 수 있다.
캡핑 에피층(338)은 도 4의 캡핑 에피층(138)에 대응될 수 있다. 즉, 캡핑 에피층(338)은 시드 에피층(331'), 제1 에피층(332'), 제2 에피층(334') 및 제3 에피층(336)을 덮도록 형성될 수 있다.
도 10은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 11은 도 10의 B-B' 및 C-C'을 따라 절단한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 3을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 10 및 도 11을 참조하면, 몇몇 실시예에 따른 반도체 장치는 제1 영역(I) 및 제2 영역(II)을 포함한다.
제1 영역(I) 및 제2 영역(II)은 각각 서로 다른 도전형의 반도체 장치를 포함할 수 있다. 예를 들어, 제1 영역(I)은 PMOS 트랜지스터를 포함할 수 있고, 제2 영역(II)은 NMOS 트랜지스터를 포함할 수 있다.
제1 영역(I)의 반도체 장치는 도 1 내지 도 3의 반도체 장치와 실질적으로 동일하다. 따라서, 이하에서 자세한 설명은 생략한다.
제2 영역(II)의 반도체 장치는 기판(1000), 핀형 패턴(1100), 제1 필드 절연막(1200a), 제2 필드 절연막(1200b), 게이트 전극(1500), 게이트 절연막(1400) 및 에피택셜 패턴(1300)을 포함한다.
제1 필드 절연막(1200a)의 상면은 핀형 패턴(1100)의 일 측벽과 만나 제1 각(A110)을 형성할 수 있다. 또한, 제2 필드 절연막(1200b)의 상면은 핀형 패턴(1100)의 타 측벽과 만나 제2 각(A120)을 형성할 수 있다. 몇몇 실시예에서, 제2 각(A120)은 제1 각(A110)보다 클 수 있다.
에피택셜 패턴(1300)은 시드 에피층(1310), 제1 에피층(1320) 및 제2 에피층(1340)을 포함할 수 있다.
제2 영역(II)의 시드 에피층(1310)은 제1 영역(I)의 시드 에피층(131)과 실질적으로 동일할 수 있다.
제1 에피층(1320)은 핀 중심선(CL10)을 기준으로 대칭인 형상을 가질 수 있다. 구체적으로, 제1 에피층(1320)은 핀 중심선(CL10)을 경계로 배치되는 제1 부분(1320a) 및 제2 부분(1320b)을 포함할 수 있다. 이 때, 임의의 제1 높이(H110)에서, 제1 부분(1320a)의 폭인 제1 폭(W110a)은 제2 부분(1320b)의 폭인 제2 폭(W110b)과 실질적으로 동일할 수 있다.
몇몇 실시예에서, 제1 에피층(1320)의 외면은 라운드진 형상을 가질 수 있다. 예를 들어, 제1 부분(1320a) 외면은 제1 지점(P110)으로부터 아래로 연장되고, 이어서 곡면을 그리며 핀형 패턴(1100) 상으로 연장될 수 있다. 마찬가지로, 제2 부분(1320b)의 외면은 제2 지점(P120)으로부터 아래로 연장되고, 이어서 곡면을 그리며 핀형 패턴(1100) 상으로 연장될 수 있다.
제2 에피층(1340)은 핀 중심선(CL10)을 기준으로 비대칭인 형상을 가질 수 있다. 구체적으로, 제2 에피층(1340)은 핀 중심선(CL10)을 경계로 배치되는 제3 부분(1340a) 및 제4 부분(1340b)을 포함할 수 있다. 이 때, 특정한 제2 높이(H120)에서, 제3 부분(1340a)의 폭인 제3 폭(W120a)은 제4 부분(1340b)의 폭인 제4 폭(W120b)과 다를 수 있다.
몇몇 실시예에서, 제1 에피층(1320)과 마찬가지로, 제2 에피층(1340)의 외면은 라운드진 형상을 가질 수 있다.
도 12는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 13은 도 12의 D-D'를 따라 절단한 단면도이다. 도 14는 도 12의 E-E'를 따라 절단한 단면도이다. 도 15는 도 12의 F-F'를 따라 절단한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 3을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 12 내지 도 15를 참조하면, 몇몇 실시예에 따른 반도체 장치는 기판(400), 제1 핀형 패턴(F11), 제2 핀형 패턴(F12), 제3 핀형 패턴(F13), 필드 절연막(320), 게이트 전극(250), 게이트 절연막(240), 게이트 스페이서(260) 및 제1 에피택셜 패턴(430), 제2 에피택셜 패턴(530), 제3 에피택셜 패턴(630) 및 컨택(270)을 포함한다.
제1 핀형 패턴(F11), 제2 핀형 패턴(F12) 및 제3 핀형 패턴(F13)은 서로 이격되어 나란히 연장될 수 있다. 구체적으로, 제1 핀형 패턴(F11)의 일측에서 제2 핀형 패턴(F12)이 연장될 수 있고, 제1 핀형 패턴(F11)의 타측에서 제3 핀형 패턴(F13)이 연장될 수 있다.
도 13에 도시된 것처럼, 제2 핀형 패턴(F12)은 제1 핀형 패턴(F11)의 제1 측벽(F11a)으로부터 제1 거리(D1)로 이격될 수 있다. 또한, 제3 핀형 패턴(F13)은 제1 핀형 패턴(F11)의 제2 측벽(F11b)으로부터 제2 거리(D2)로 이격될 수 있다. 몇몇 실시예에서, 제2 거리(D2)는 제1 거리(D1)보다 짧을 수 있다.
제1 필드 절연막(320a)은 제1 핀형 패턴(F11)과 제2 핀형 패턴(F12) 사이를 채울 수 있다. 이에 따라, 제1 필드 절연막(320a)의 상면은 제1 측벽(F11a)과 접하여 제1 지점(P41)을 정의할 수 있다.
제2 필드 절연막(320b)은 제1 핀형 패턴(F11)과 제3 핀형 패턴(F13) 사이를 채울 수 있다. 이에 따라, 제2 필드 절연막(320b)의 상면은 제2 측벽(F11b)과 접하여 제2 지점(P42)을 정의할 수 있다.
마찬가지로, 필드 절연막(320)의 상면은 제2 핀형 패턴(F12)과 접하여 제3 지점(P51) 및 제4 지점(P52)을 정의할 수 있다. 구체적으로, 제1 필드 절연막(320a)의 상면은 제2 핀형 패턴(F12)과 접하여 제4 지점(P52)을 정의하고, 제3 지점(P51)은 제4 지점(P52)과 대향될 수 있다. 또한, 필드 절연막(320)의 상면은 제3 핀형 패턴(F13)과 접하여 제5 지점(P61) 및 제6 지점(P62)을 정의할 수 있다. 구체적으로, 제2 필드 절연막(320b)의 상면은 제3 핀형 패턴(F13)과 접하여 제5 지점(P61)을 정의하고, 제6 지점(P62)은 제5 지점(P61)과 대향될 수 있다.
제1 지점(P41)에서, 제1 측벽(F11a)과 제1 필드 절연막(320a)의 상면은 제1 각(A41)을 형성할 수 있다. 또한, 제2 지점(P42)에서, 제2 측벽(F11b)과 제2 필드 절연막(320b)의 상면은 제2 각(A42)을 형성할 수 있다. 몇몇 실시예에서, 제2 각(A42)은 제1 각(A41)보다 클 수 있다. 이는 제2 거리(D2)가 제1 거리(D1)보다 짧다는 것에 기인할 수 있다. 예를 들어, 필드 절연막(320)을 식각하는 공정에서, 좁은 거리를 갖는 제2 필드 절연막(320b)은 넓은 거리를 갖는 제1 필드 절연막(320a)에 비해 덜 식각될 수 있다. 이에 따라, 제2 지점(P42)의 제2 필드 절연막(320b)의 상면은, 제1 지점(P41)의 제1 필드 절연막(320a)의 상면에 비해 완만한 경사를 이룰 수 있다.
마찬가지로, 제3 지점(P51) 및 제4 지점(P52)에서, 제2 핀형 패턴(F12)과 제1 필드 절연막(320a)의 상면은 각각 제3 각(A51) 및 제4 각(A52)을 형성할 수 있다. 또한, 제5 지점(P61) 및 제6 지점(P62)에서, 제3 핀형 패턴(F13)과 제2 필드 절연막(320b)의 상면은 각각 제5 각(A61) 및 제6 각(A62)을 형성할 수 있다. 몇몇 실시예에서, 제1 각(A41)과 제4 각(A52)은 실질적으로 동일하고, 제2 각(A42)과 제5 각(A61)은 실질적으로 동일할 수 있다.
게이트 전극(250)은 금속층을 포함할 수 있다. 도시된 것처럼, 게이트 전극(250)은 제1 금속층(MG1) 및 제2 금속층(MG2)이 적층되어 형성될 수 있다. 제1 금속층(MG1)은 일함수를 조절하고, 제2 금속층(MG2)은 제1 금속층(MG1)에 의해 형성된 공간을 채울 수 있다.
게이트 스페이서(260)는 게이트 전극(250)의 측벽 상에 형성될 수 있다. 게이트 스페이서(260)는 단일막으로 도시되었지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 게이트 스페이서(260)는 다중막의 구조를 가질 수도 있다.
게이트 스페이서(260)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 에피택셜 패턴(430)은, 게이트 전극(250)의 양 측의 제1 핀형 패턴(F11) 상에 형성될 수 있다. 제1 에피택셜 패턴(430)은 제1 시드 에피층(431), 제1 에피층(432), 제2 에피층(434) 및 제1 캡핑 에피층(438)을 포함할 수 있다.
제1 에피층(432)은 제1 핀 중심선(CL4)을 기준으로 대칭인 형상을 가질 수 있다. 제2 에피층(434)은 제1 핀 중심선(CL4)을 기준으로 비대칭인 형상을 가질 수 있다. 이에 따라, 제1 에피택셜 패턴(430)은 제1 핀 중심선(CL4)을 기준으로 비대칭인 형상을 가질 수 있다.
제2 에피택셜 패턴(530)은, 게이트 전극(250)의 양 측의 제2 핀형 패턴(F12) 상에 형성될 수 있다. 제2 에피택셜 패턴(530)은 제2 시드 에피층(531), 제3 에피층(532), 제4 에피층(534) 및 제2 캡핑 에피층(538)을 포함할 수 있다.
제3 에피층(532) 및 제4 에피층(534)은 제2 핀 중심선(CL5)을 기준으로 대칭인 형상을 가질 수 있다. 이에 따라, 제2 에피택셜 패턴(530)은 제2 핀 중심선(CL5)을 기준으로 대칭인 형상을 가질 수 있다.
제3 에피택셜 패턴(630)은, 게이트 전극(250)의 양 측의 제3 핀형 패턴(F13) 상에 형성될 수 있다. 제3 에피택셜 패턴(630)은 제3 시드 에피층(631), 제5 에피층(632), 제6 에피층(634) 및 제3 캡핑 에피층(638)을 포함할 수 있다.
제5 에피층(632)은 제3 핀 중심선(CL3)을 기준으로 대칭인 형상을 가질 수 있다. 제6 에피층(634)은 제3 핀 중심선(CL3)을 기준으로 비대칭인 형상을 가질 수 있다. 이에 따라, 제3 에피택셜 패턴(630)은 제3 핀 중심선(CL6)을 기준으로 비대칭인 형상을 가질 수 있다.
몇몇 실시예에서, 제2 에피층(434)과 제6 에피층(634)은 서로 연결되고, 제1 캡핑 에피층(438)과 제3 캡핑 에피층(638)은 서로 연결될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
컨택(270)은 실리사이드막(276), 제1 도전막(274) 및 제2 도전막(272)을 포함할 수 있다. 컨택(270)은 각각의 에피택셜 패턴들(430, 530, 630)을 배선과 전기적으로 연결할 수 있다.
실리사이드막(276)은 컨택(270)의 하면에 형성되어, 제1 에피택셜 패턴(430), 제2 에피택셜 패턴(530) 또는 제3 에피택셜 패턴(630)과 접촉할 수 있다. 실리사이드막(276)은 예를 들어, Pt, Ni, Co 등을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 도전막(274)은 실리사이드막(276) 상에서, 컨택홀(CH)의 측벽 및 바닥면을 따라 컨포멀하게(conformally) 형성될 수 있다. 제2 도전막(272)은 컨택홀(CH)의 나머지 부분을 채우도록 형성될 수 있다.
제1 도전막(274)은 예를 들어, Ti 또는 TiN을 포함할 수 있고, 제2 도전막(272)은 예를 들어, W, Al 또는 Cu 등을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 핀형 패턴
120: 필드 절연막 130: 에피택셜 패턴
131: 시드 에피층 132: 제1 에피층
134: 제2 에피층 150: 게이트 전극
P11, P12: 지점 BL1: 핀 경계선
CL1: 핀 중심선

Claims (10)

  1. 기판 상에, 트렌치에 의해 정의되는 제1 측벽 및 제2 측벽을 포함하는 핀형 패턴;
    상기 제1 측벽 및 상기 제2 측벽과 접하고, 상기 트렌치를 채우는 필드 절연막; 및
    상기 핀형 패턴 상에, 제1 에피층과 상기 제1 에피층 상의 제2 에피층을 포함하는 에피택셜 패턴을 포함하고,
    상기 핀형 패턴은 상기 트렌치의 바닥면과 수직인 핀 중심선을 포함하고,
    상기 핀 중심선은 상기 필드 절연막의 상면과 상기 제1 측벽이 만나는 제1 지점과, 상기 필드 절연막의 상면과 상기 제2 측벽이 만나는 제2 지점을 연결하는 핀 경계선의 중심을 지나고,
    상기 제2 에피층은 상기 핀 중심선을 경계로 배치되는 제1 부분 및 제2 부분을 포함하고,
    상기 트렌치의 바닥면을 기준으로 제1 높이에서, 상기 제1 부분의 폭은 상기 제2 부분의 폭보다 작고,
    상기 제1 측벽과 상기 필드 절연막의 상면이 이루는 예각인 제1 각은, 상기 제2 측벽과 상기 필드 절연막의 상면이 이루는 예각인 제2 각보다 작은 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 에피층은 상기 핀 중심선을 경계로 배치되는 제3 부분 및 제4 부분을 포함하고,
    상기 트렌치의 바닥면을 기준으로 제2 높이에서, 상기 제3 부분의 폭은 상기 제4 부분의 폭과 동일한 반도체 장치.
  3. 제 1항에 있어서,
    상기 제1 부분은 제1 상부 경사면 및 제1 하부 경사면을 포함하고,
    상기 제2 부분은 제2 상부 경사면 및 제2 하부 경사면을 포함하고,
    상기 제1 상부 경사면은 상기 제2 하부 경사면과 평행하고,
    상기 제1 하부 경사면은 상기 제2 상부 경사면과 평행한 반도체 장치.
  4. 제 1항에 있어서,
    상기 제1 부분은 제1 상부 경사면 및 제1 하부 경사면을 포함하고,
    상기 제2 부분의 외면의 적어도 일부는 라운드진(rounded) 형상을 갖는 반도체 장치.
  5. 제 1항에 있어서,
    상기 에피택셜 패턴은, 상기 제1 에피층과 상기 제2 에피층 사이에 개재되는 제3 에피층을 더 포함하고,
    상기 제3 에피층은 상기 핀 중심선을 경계로 배치되는 제3 부분 및 제4 부분을 포함하고,
    상기 트렌치의 바닥면을 기준으로 제2 높이에서, 상기 제3 부분의 폭은 상기 제4 부분의 폭과 동일한 반도체 장치.
  6. 제 1항에 있어서,
    상기 에피택셜 패턴은, 상기 제1 에피층과 상기 제2 에피층 사이에 개재되는 제3 에피층을 더 포함하고,
    상기 제3 에피층은 상기 핀 중심선을 경계로 배치되는 제3 부분 및 제4 부분을 포함하고,
    상기 트렌치의 바닥면을 기준으로 제1 높이에서, 상기 제1 부분의 폭은 상기 제2 부분의 폭보다 작고,
    상기 트렌치의 바닥면을 기준으로 제2 높이에서, 상기 제3 부분의 폭은 상기 제4 부분의 폭보다 작은 반도체 장치.
  7. 제 1항에 있어서,
    상기 제1 에피층은 제1 농도의 제1 물질을 포함하고,
    상기 제2 에피층은 상기 제1 농도와 다른 제2 농도의 상기 제1 물질을 포함하는 반도체 장치.
  8. 기판 상에, 트렌치에 의해 정의되는 제1 측벽 및 제2 측벽을 포함하는 제1 핀형 패턴;
    상기 제1 측벽으로부터 제1 거리로 이격되는 제2 핀형 패턴;
    상기 제2 측벽으로부터 상기 제1 거리보다 짧은 제2 거리로 이격되는 제3 핀형 패턴;
    상기 제1 측벽과 접하고, 상기 제1 핀형 패턴과 상기 제2 핀형 패턴 사이를 채우는 제1 필드 절연막;
    상기 제2 측벽과 접하고, 상기 제1 핀형 패턴과 상기 제3 핀형 패턴 사이를 채우는 제2 필드 절연막; 및
    상기 제1 핀형 패턴 상의 제1 에피택셜 패턴을 포함하고,
    상기 제1 에피택셜 패턴은 상기 트렌치의 바닥면과 수직인 핀 중심선을 포함하고,
    상기 핀 중심선은 상기 제1 필드 절연막의 상면과 상기 제1 측벽이 만나는 제1 지점과, 상기 제2 필드 절연막의 상면과 상기 제2 측벽이 만나는 제2 지점을 연결하는 핀 경계선의 중심을 지나고,
    상기 제1 에피택셜 패턴은 상기 핀 중심선을 경계로 상기 제2 핀형 패턴과 대향되는 제1 부분 및 상기 제3 핀형 패턴과 대향되는 제2 부분을 포함하고,
    상기 제1 부분의 폭은 상기 제2 부분의 폭보다 작고,
    상기 제1 측벽과 상기 제1 필드 절연막의 상면이 이루는 예각인 제1 각은, 상기 제2 측벽과 상기 제2 필드 절연막의 상면이 이루는 예각인 제2 각보다 작은 반도체 장치.
  9. 제 8항에 있어서,
    상기 제1 측벽 상에서 상기 제1 부분과 상기 제1 필드 절연막의 상면이 접촉하는 면적은, 상기 제2 측벽 상에서 상기 제2 부분과 상기 제2 필드 절연막의 상면이 접촉하는 면적보다 작은 반도체 장치.
  10. 기판 상에, 트렌치에 의해 정의되는 제1 측벽 및 제2 측벽을 포함하는 핀형 패턴;
    상기 제1 측벽 및 상기 제2 측벽과 접하고, 상기 트렌치를 채우는 필드 절연막; 및
    상기 핀형 패턴 상에 제1 농도의 제1 물질을 포함하는 제1 에피층과, 상기 제1 에피층 상에 상기 제1 농도와 다른 제2 농도의 상기 제1 물질을 포함하는 제2 에피층을 포함하는 에피택셜 패턴을 포함하고,
    상기 핀형 패턴은 상기 트렌치의 바닥면과 수직인 핀 중심선을 포함하고,
    상기 핀 중심선은 상기 필드 절연막의 상면과 상기 제1 측벽이 만나는 제1 지점과, 상기 필드 절연막의 상면과 상기 제2 측벽이 만나는 제2 지점을 연결하는 핀 경계선의 중심을 지나고,
    상기 제2 에피층은 상기 핀 중심선을 경계로 배치되는 제1 부분 및 제2 부분을 포함하고,
    상기 제1 부분의 폭은 상기 제2 부분의 폭보다 작고,
    상기 제1 측벽 상에서 상기 제1 부분과 상기 필드 절연막의 상면이 접촉하는 면적은, 상기 제2 측벽 상에서 상기 제2 부분과 상기 필드 절연막의 상면이 접촉하는 면적보다 작은 반도체 장치.
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