KR102284888B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR102284888B1
KR102284888B1 KR1020150007315A KR20150007315A KR102284888B1 KR 102284888 B1 KR102284888 B1 KR 102284888B1 KR 1020150007315 A KR1020150007315 A KR 1020150007315A KR 20150007315 A KR20150007315 A KR 20150007315A KR 102284888 B1 KR102284888 B1 KR 102284888B1
Authority
KR
South Korea
Prior art keywords
fin
shaped pattern
sidewall
centerline
upper portion
Prior art date
Application number
KR1020150007315A
Other languages
English (en)
Other versions
KR20160088079A (ko
Inventor
유정균
박세완
성백민
정보철
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020150007315A priority Critical patent/KR102284888B1/ko
Priority to US14/983,904 priority patent/US9601628B2/en
Priority to CN201610028951.9A priority patent/CN105826384B/zh
Priority to CN201710605943.0A priority patent/CN107359200B/zh
Publication of KR20160088079A publication Critical patent/KR20160088079A/ko
Priority to US15/461,934 priority patent/US10199377B2/en
Priority to US16/233,301 priority patent/US10692864B2/en
Priority to US16/794,029 priority patent/US10910373B2/en
Application granted granted Critical
Publication of KR102284888B1 publication Critical patent/KR102284888B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0688—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions characterised by the particular shape of a junction between semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H01L29/7854—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection with rounded corners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)

Abstract

핀과 같은 형상의 전계 효과 트랜지스터(FINFET)의 채널 형상 조절을 통한 폭 효과(width effect)를 증가시킴으로써, 성능을 개선할 수 있는 반도체 장치를 제공하는 것이다. 상기 반도체 장치는 서로 마주보는 제1 측벽 및 제2 측벽을 포함하는 제1 핀형 패턴, 및 상기 제1 핀형 패턴의 일부와 접촉하는 필드 절연막을 포함하고, 상기 제1 핀형 패턴은 상기 필드 절연막과 접하는 하부와, 상기 필드 절연막과 비접촉하는 상부와, 상기 제1 핀형 패턴의 하부와 상기 제1 핀형 패턴의 상부 사이의 제1 경계선과, 상기 제1 경계선과 직교하고 상기 제1 핀형 패턴의 상부의 최상부와 만나는 제1 핀 중심선을 포함하고, 상기 제1 핀 중심선을 기준으로, 상기 제1 핀형 패턴의 상부의 제1 측벽과 상기 제1 핀형 패턴의 상부의 제2 측벽은 비대칭이다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티-게이트(multi-gate) 트랜지스터가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 핀과 같은 형상의 전계 효과 트랜지스터(FINFET)의 채널 형상 조절을 통한 폭 효과(width effect)를 증가시킴으로써, 성능을 개선할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 서로 마주보는 제1 측벽 및 제2 측벽을 포함하는 제1 핀형 패턴, 및 상기 제1 핀형 패턴의 일부와 접촉하는 필드 절연막을 포함하고, 상기 제1 핀형 패턴은 상기 필드 절연막과 접하는 하부와, 상기 필드 절연막과 비접촉하는 상부와, 상기 제1 핀형 패턴의 하부와 상기 제1 핀형 패턴의 상부 사이의 제1 경계선과, 상기 제1 경계선과 직교하고 상기 제1 핀형 패턴의 상부의 최상부와 만나는 제1 핀 중심선을 포함하고, 상기 제1 핀 중심선을 기준으로, 상기 제1 핀형 패턴의 상부의 제1 측벽과 상기 제1 핀형 패턴의 상부의 제2 측벽은 비대칭이다.
본 발명의 몇몇 실시예에서, 상기 제1 경계선으로부터 제1 거리의 상기 제1 핀형 패턴의 상부에서, 상기 제1 측벽의 기울기는 제1 기울기이고, 상기 제2 측벽의 기울기는 제2 기울기이고, 상기 제1 핀 중심선과 상기 제1 측벽 사이의 폭은 제1 폭이고, 상기 제1 핀 중심선과 상기 제2 측벽 사이의 폭은 제2 폭이고, 상기 제1 기울기 및 상기 제2 기울기는 서로 다르거나, 상기 제1 폭과 상기 제2 폭은 서로 다르다.
본 발명의 몇몇 실시예에서, 상기 제1 측벽은 제1 변곡점을 포함하고, 상기 제2 측벽은 제2 변곡점을 포함하고, 상기 제1 경계선으로부터 상기 제1 변곡점까지의 거리는 상기 제1 경계선에서 상기 제2 변곡점까지의 거리와 다르다.
본 발명의 몇몇 실시예에서, 상기 제1 변곡점 및 상기 제2 변곡점은 상기 필드 절연막의 상면보다 위에 위치한다.
본 발명의 몇몇 실시예에서, 상기 제1 핀 중심선을 기준으로, 상기 제1 핀형 패턴의 하부의 제1 측벽과 상기 제1 핀형 패턴의 하부의 제2 측벽은 비대칭이다.
본 발명의 몇몇 실시예에서, 서로 마주보는 제3 측벽 및 제4 측벽을 포함하고, 상기 제1 핀형 패턴에 최인접하는 제2 핀형 패턴과, 서로 마주보는 상기 제1 핀형 패턴의 제2 측벽 및 상기 제2 핀형 패턴의 제3 측벽 사이에 형성되는 제1 트렌치와, 상기 제1 핀형 패턴의 제1 측벽 및 상기 제2 핀형 패턴의 제4 측벽에 인접하여 형성되는 제2 트렌치를 더 포함하고, 상기 필드 절연막은 상기 제1 트렌치의 일부 및 상기 제2 트렌치의 일부를 채우고, 상기 제2 핀형 패턴은 상기 필드 절연막과 접하는 하부와, 상기 필드 절연막과 비접촉하는 상부와, 상기 제2 핀형 패턴의 하부와 상기 제2 핀형 패턴의 상부 사이의 제2 경계선과, 상기 제2 경계선과 직교하고 상기 제2 핀형 패턴의 상부의 최상부와 만나는 제2 핀 중심선을 포함하고, 상기 제2 핀 중심선을 기준으로, 상기 제2 핀형 패턴의 상부의 제3 측벽과 상기 제2 핀형 패턴의 상부의 제4 측벽은 비대칭이다.
본 발명의 몇몇 실시예에서, 상기 제1 트렌치는 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴을 정의하는 트렌치이고, 상기 제1 트렌치의 제1 깊이는 상기 제2 트렌치의 제2 깊이보다 얕고, 상기 제1 핀 중심선과 상기 제2 핀 중심선 사이에, 상기 제1 핀 중심선 및 상기 제2 핀 중심선으로부터 동일 거리에 위치하는 필드 중심선이 정의되고, 상기 필드 중심선을 기준으로, 상기 제1 핀형 패턴의 상부의 제2 측벽과 상기 제2 핀형 패턴의 상부의 제3 측벽은 대칭이다.
본 발명의 몇몇 실시예에서, 상기 제2 트렌치는 액티브 영역을 정의한다.
본 발명의 몇몇 실시예에서, 상기 제1 트렌치는 상기 제2 핀형 패턴의 양측에 형성되고, 상기 제2 핀형 패턴과 상기 제2 트렌치 사이에, 상기 제1 트렌치에 의해 정의되고, 서로 마주보는 제5 측벽과 제6 측벽을 포함하는 제3 핀형 패턴을 더 포함하고, 상기 제3 핀형 패턴은 상기 필드 절연막과 접하는 하부와, 상기 필드 절연막과 비접촉하는 상부와, 상기 제3 핀형 패턴의 하부와 상기 제3 핀형 패턴의 상부 사이의 제3 경계선과, 상기 제3 경계선과 직교하고 상기 제3 핀형 패턴의 상부의 최상부와 만나는 제3 핀 중심선을 포함하고, 상기 제3 핀 중심선을 기준으로, 상기 제3 핀형 패턴의 상부의 제5 측벽과 상기 제3 핀형 패턴의 상부의 제6 측벽은 비대칭이다.
본 발명의 몇몇 실시예에서, 상기 제1 트렌치의 제1 깊이는 상기 제2 트렌치의 제2 깊이와 같거나 얕고, 상기 제1 트렌치 및 상기 제2 트렌치는 액티브 영역을 정의한다.
본 발명의 몇몇 실시예에서, 서로 마주보는 제3 측벽 및 제4 측벽을 포함하는 제2 핀형 패턴을 더 포함하고, 상기 제2 핀형 패턴은 상기 필드 절연막과 접하는 제2 핀형 패턴의 하부와, 상기 필드 절연막과 비접촉하는 제2 핀형 패턴의 상부와, 상기 제2 핀형 패턴의 하부와 상기 제2 핀형 패턴의 상부 사이의 제2 경계선과, 상기 제2 경계선과 직교하고 상기 제2 핀형 패턴의 상부의 최상부와 만나는 제2 핀 중심선을 포함하고, 상기 제2 핀 중심선을 기준으로, 상기 제2 핀형 패턴의 제3 측벽과 상기 제2 핀형 패턴의 제4 측벽은 대칭이다.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 패턴을 가로지르도록 형성되는 게이트 전극을 더 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 제1 핀형 패턴을 정의하는 제1 깊이의 제1 트렌치, 상기 제1 핀형 패턴의 양측에 형성되고, 상기 제1 깊이보다 더 깊은 제2 깊이의 제2 트렌치, 및 상기 제1 트렌치의 일부 및 상기 제2 트렌치의 일부를 채우는 필드 절연막을 포함하고, 상기 제1 핀형 패턴은 상기 필드 절연막과 접하는 하부와, 상기 필드 절연막과 비접촉하는 상부와, 상기 제1 핀형 패턴의 하부와 상기 제1 핀형 패턴의 상부 사이의 제1 경계선과, 상기 제1 경계선과 직교하고 상기 제1 핀형 패턴의 상부의 최상부와 만나는 제1 핀 중심선을 포함하고, 상기 제1 핀 중심선을 기준으로, 상기 제1 핀형 패턴의 제1 측벽과 상기 제1 핀형 패턴의 제2 측벽은 비대칭이다.
본 발명의 몇몇 실시예에서, 상기 제1 경계선으로부터 제1 거리의 상기 제1 핀형 패턴에서, 상기 제1 측벽의 기울기는 제1 기울기이고, 상기 제2 측벽의 기울기는 제2 기울기이고, 상기 제1 중심선과 상기 제1 측벽 사이의 폭은 제1 폭이고, 상기 제1 중심선과 상기 제2 측벽 사이의 폭은 제2 폭이고, 상기 제1 기울기 및 상기 제2 기울기는 서로 다르거나, 상기 제1 폭과 상기 제2 폭은 서로 다르다.
본 발명의 몇몇 실시예에서, 상기 제1 경계선으로부터 상기 제1 거리의 상기 제1 핀형 패턴은 상기 제1 핀형 패턴의 상부이다.
본 발명의 몇몇 실시예에서, 상기 제1 트렌치에 의해 정의되고, 상기 제1 핀형 패턴과 상기 제2 트렌치 사이에 배치되는 제2 핀형 패턴을 더 포함하고, 상기 제2 핀형 패턴은 상기 필드 절연막과 접하는 하부와, 상기 필드 절연막과 비접촉하는 상부와, 상기 제2 핀형 패턴의 하부와 상기 제2 핀형 패턴의 상부 사이의 제2 경계선과, 상기 제2 경계선과 직교하고 상기 제2 핀형 패턴의 상부의 최상부와 만나는 제2 핀 중심선을 포함하고, 상기 제2 핀 중심선을 기준으로, 상기 제2 핀형 패턴의 제3 측벽과 상기 제2 핀형 패턴의 제4 측벽은 비대칭이다.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 패턴의 제2 측벽과 상기 제2 핀형 패턴의 제3 측벽은 상기 필드 절연막을 사이에 두고 서로 마주보고, 상기 제1 핀 중심선과 상기 제2 핀 중심선 사이에, 상기 제1 핀 중심선 및 상기 제2 핀 중심선으로부터 동일 거리에 위치하는 필드 중심선이 정의되고, 상기 필드 중심선을 기준으로, 상기 제1 핀형 패턴의 제2 측벽과 상기 제2 핀형 패턴의 제3 측벽은 대칭이다.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 패턴과 상기 제2 핀형 패턴 사이에, 상기 제1 트렌치에 의해 정의되는 제3 핀형 패턴을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제2 트렌치는 액티브 영역을 정의한다.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 패턴을 가로지르도록 형성되는 게이트 전극을 더 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 서로 분리된 제1 액티브 영역과 제2 액티브 영역을 정의하는 제1 깊이의 제1 트렌치, 상기 제1 액티브 영역 내에 제1 핀형 패턴을 정의하고, 상기 제1 깊이보다 얕은 제2 깊이의 제2 트렌치, 상기 제2 액티브 영역 내에 제2 핀형 패턴 및 제3 핀형 패턴을 정의하고, 상기 제1 깊이보다 얕은 제3 깊이의 제3 트렌치, 및 상기 제1 트렌치의 일부, 상기 제2 트렌치의 일부 및 상기 제3 트렌치의 일부를 채우는 필드 절연막을 포함하고, 상기 제1 핀형 패턴은 상기 필드 절연막과 접하는 하부와, 상기 필드 절연막과 비접촉하는 상부와, 상기 제1 핀형 패턴의 하부와 상기 제1 핀형 패턴의 상부 사이의 제1 경계선과, 상기 제1 경계선과 직교하고 상기 제1 핀형 패턴의 상부의 최상부와 만나는 제1 핀 중심선을 포함하고, 상기 제2 핀형 패턴은 상기 필드 절연막과 접하는 하부와, 상기 필드 절연막과 비접촉하는 상부와, 상기 제2 핀형 패턴의 하부와 상기 제2 핀형 패턴의 상부 사이의 제2 경계선과, 상기 제2 경계선과 직교하고 상기 제2 핀형 패턴의 상부의 최상부와 만나는 제2 핀 중심선을 포함하고, 상기 제1 핀 중심선을 기준으로, 상기 제1 핀형 패턴의 제1 측벽과 상기 제1 핀형 패턴의 제2 측벽은 비대칭이고, 상기 제2 핀 중심선을 기준으로, 상기 제2 핀형 패턴의 제3 측벽과 상기 제2 핀형 패턴의 제4 측벽은 비대칭이다.
본 발명의 몇몇 실시예에서, 상기 제3 핀형 패턴은 상기 필드 절연막과 접하는 하부와, 상기 필드 절연막과 비접촉하는 상부와, 상기 제3 핀형 패턴의 하부와 상기 제3 핀형 패턴의 상부 사이의 제3 경계선과, 상기 제3 경계선과 직교하고 상기 제3 핀형 패턴의 상부의 최상부와 만나는 제3 핀 중심선을 포함하고, 상기 제3 핀 중심선을 기준으로, 상기 제3 핀형 패턴의 제5 측벽과 상기 제3 핀형 패턴의 제6 측벽은 비대칭이다.
본 발명의 몇몇 실시예에서, 상기 제2 핀형 패턴과 상기 제3 핀형 패턴은 서로 간에 최인접하고, 상기 제2 핀형 패턴의 제4 측벽과 상기 제3 핀형 패턴의 제5 측벽은 상기 필드 절연막을 사이에 두고 서로 마주보고, 상기 제2 핀 중심선과 상기 제3 핀 중심선 사이에, 상기 제2 핀 중심선 및 상기 제3 핀 중심선으로부터 동일 거리에 위치하는 필드 중심선이 정의되고, 상기 필드 중심선을 기준으로, 상기 제2 핀형 패턴의 제4 측벽과 상기 제3 핀형 패턴의 제5 측벽은 대칭이다.
본 발명의 몇몇 실시예에서, 상기 제2 트렌치에 의해 정의되는 제4 핀형 패턴 및 제5 핀형 패턴을 더 포함하고, 상기 제4 핀형 패턴은 제4 핀 중심선을 포함하고, 상기 제4 핀 중심선을 기준으로, 상기 제4 핀형 패턴은 비대칭이다.
본 발명의 몇몇 실시예에서, 상기 제5 핀형 패턴은 제5 핀 중심선을 포함하고, 상기 제5 핀 중심선을 기준으로, 상기 제5 핀형 패턴은 비대칭이다.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 패턴과 상기 제4 핀형 패턴은 상기 필드 절연막을 사이에 두고 최인접하고, 상기 제1 핀 중심선과 상기 제4 핀 중심선 사이에, 상기 제1 핀 중심선 및 상기 제4 핀 중심선으로부터 동일 거리에 위치하는 필드 중심선이 정의되고, 상기 필드 중심선을 기준으로, 상기 제1 핀형 패턴 및 상기 제4 핀형 패턴은 대칭이다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2는 도 1의 A - A를 따라서 절단한 단면도이다.
도 3a는 도 1의 B - B를 따라서 절단한 단면도이다.
도 3b는 도 3a에서 제1 게이트 전극을 제외하고 도시한 도면이다.
도 3c는 본 발명의 제1 실시예에 따른 반도체 장치의 변형예를 설명하기 위한 도면이다.
도 4는 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 5는 도 4의 B - B를 따라서 절단한 단면도이다.
도 6은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 7은 도 6의 B - B를 따라서 절단한 단면도이다.
도 8은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 9는 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 10은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 11은 도 10의 B - B를 따라서 절단한 단면도이다.
도 12는 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 13은 도 12의 C - C를 따라서 절단한 단면도이다.
도 14는 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 15는 본 발명의 제9 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 16은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 메모리 카드의 블록도이다.
도 17은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 정보 처리 시스템의 블록도이다.
도 18은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 3b를 참조하여, 본 발명의 제1 실시예에 따른 반도체 장치에 대해 설명한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 2는 도 1의 A - A를 따라서 절단한 단면도이다. 도 3a는 도 1의 B - B를 따라서 절단한 단면도이고, 도 3b는 도 3a에서 제1 게이트 전극을 제외하고 도시한 도면이다.
도 1 내지 도 3a를 참고하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)는 제1 핀형 패턴(110)과, 제1 게이트 전극(210) 등을 포함할 수 있다.
제1 핀형 패턴(110)은 기판(100)의 제1 액티브 영역(ACT1) 내에 형성될 수 있다. 제1 핀형 패턴(110)은 제1 방향(X)을 따라서 길게 연장될 수 있다.
기판(100)은 예를 들어, 실리콘 기판, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 예를 들어, 게르마늄과 같은 원소 반도체, 또는 IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체와 같은 화합물 반도체를 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
IV-IV족 화합물 반도체를 예로 들면, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 실시예들에 따른 반도체 장치에서, 제1 핀형 패턴(110)은 실리콘을 포함하는 실리콘 핀형 액티브 패턴인 것으로 설명한다.
도 1에서, 제1 핀형 패턴(110)은 직사각형 형태인 것으로 도시하였지만, 이에 한정되는 것은 아니다. 제1 핀형 패턴(110)이 직사각형 형태인 경우, 장변(long side)과 단변(short side)을 포함할 수 있다.
필드 절연막(105)은 기판(100) 상에 형성되고, 제1 핀형 패턴(110) 주변에 배치될 수 있다. 필드 절연막(105)은 제1 핀형 패턴(110)의 일부를 둘러싸도록 형성될 수 있다. 제1 핀형 패턴(110)은 필드 절연막(105)에 의해 정의될 수 있다.
필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막일 수 있다.
제1 핀형 패턴(110) 및 필드 절연막(105)에 관한 설명은 도 3b를 이용하여 상술한다.
제1 게이트 전극(210)은 제2 방향(Y)으로 연장되어, 제1 핀형 패턴(110)을 가로지르도록 형성될 수 있다. 제1 게이트 전극(210)은 제1 핀형 패턴(110) 및 필드 절연막(105) 상에 배치될 수 있다.
제1 게이트 전극(210)은 금속층(MG1, MG2)을 포함할 수 있다. 제1 게이트 전극(210)은 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG1)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(MG1) 예를 들어, TiN, WN, TiAl, TiAlN, TaN, TiC, TaC, TaCN, TaSiN 또는 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 또한, 제2 금속층(MG2)은 예를 들어, W, Al, Cu, Co, Ti, Ta, poly-Si, SiGe 또는 금속 합금 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 이러한 제1 게이트 전극(210)은 예를 들어, 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
제1 게이트 절연막(115, 212)은 제1 핀형 패턴(110)과 제1 게이트 전극(210) 사이에 형성될 수 있다. 제1 게이트 절연막(115, 212)은 계면막(115)과 고유전율 절연막(212)을 포함할 수 있다.
계면막(115)은 제1 핀형 패턴(110)의 일부를 산화시켜 형성될 수 있다. 계면막(115)은 필드 절연막(105)의 상면보다 위로 돌출된 제1 핀형 패턴(110)의 프로파일을 따라서 형성될 수 있다. 제1 핀형 패턴(110)이 실리콘을 포함하는 실리콘 핀형 패턴이 경우, 계면막(115)은 실리콘 산화막을 포함할 수 있다.
고유전율 절연막(212)은 계면막(115)과 제1 게이트 전극(210) 사이에 형성될 수 있다. 필드 절연막(105)의 상면보다 위로 돌출된 제1 핀형 패턴(110)의 프로파일을 따라서 형성될 수 있다. 또한, 고유전율 절연막(212)은 제1 게이트 전극(210)과 필드 절연막(105) 사이에 형성될 수 있다.
고유전율 절연막(212)은 예를 들어, 실리콘 산질화물, 실리콘 질화물, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
게이트 스페이서(214)는 제2 방향(Y)으로 연장된 제1 게이트 전극(210)의 측벽 상에 배치될 수 있다. 게이트 스페이서(214)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
소오스/드레인(117)은 제1 게이트 전극(210)의 양측에, 제1 핀형 패턴(110) 상에 형성될 수 있다. 소오스/드레인(117)은 에피 공정에 의해 형성될 수 있다. 소오스/드레인(117)은 예를 들어, 상승된 소오스/드레인일 수 있다.
본 발명의 실시예에 따른 반도체 장치(1)가 PMOS 트랜지스터인 경우, 소오스/드레인(117)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 예를 들어, 압축 스트레스 물질은 제1 핀형 패턴(110)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
이와는 달리, 본 발명의 실시예에 따른 반도체 장치(1)가 NMOS 트랜지스터인 경우, 소오스/드레인(117)은 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 제1 핀형 패턴(110)이 실리콘일 때, 소오스/드레인(117)은 실리콘보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다. 예를 들어, 인장 스트레스 물질은 제1 핀형 패턴(110)에 인장 스트레스를 가하여 채널 영역의 캐리어의 이동도를 향상시킬 수 있다.
한편, 도 1 및 도 3b를 참조하면, 제1 핀형 패턴(110)은 제1 깊이의 제1 얕은 트렌치(shallow trench)(T1)에 의해 정의되고, 제1 액티브 영역(ACT1)은 제1 얕은 트렌치(T1)보다 깊은 제2 깊이의 제1 깊은 트렌치(deep trench)(DT1)에 의해 정의될 수 있다.
본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 제1 얕은 트렌치(T1) 및 제1 깊은 트렌치(DT1)는 제1 핀형 패턴(110)의 양측에 배치될 수 있다.
여기서, 제1 얕은 트렌치(T1)와 제1 깊은 트렌치(DT1)는 바로 인접하여 배치될 수 있다. 여기서, 바로 인접한다는 의미는, 제1 깊은 트렌치(DT1)와 제1 얕은 트렌치(T1) 사이에, 다른 제1 깊이의 얕은 트렌치가 배치되지 않는다는 의미이다.
필드 절연막(105)은 제1 얕은 트렌치(T1)의 일부 및 제1 깊은 트렌치(DT1)의 일부를 채우도록 형성될 수 있다.
제1 핀형 패턴(110)은 서로 마주보는 제1 측벽(110a)과 제2 측벽(110b)을 포함할 수 있다. 제1 핀형 패턴(110)은 상부(112)와 하부(111)을 포함할 수 있다. 또한, 제1 핀형 패턴(110)은 제1 핀형 패턴의 상부(112) 및 제1 핀형 패턴의 하부(111) 사이의 제1 경계선(113)을 포함할 수 있다.
필드 절연막(105)은 제1 핀형 패턴(110)의 일부와 접촉할 수 있다. 제1 핀형 패턴(110) 중, 제1 핀형 패턴의 하부(111)는 필드 절연막(105)과 접할 수 있고, 제1 핀형 패턴의 상부(112)는 필드 절연막(105)과 접촉하지 않을 수 있다.
즉, 제1 경계선(113)은 필드 절연막(105)과 접하는 제1 핀형 패턴의 하부(111)와, 필드 절연막(105)과 접하지 않는 제1 핀형 패턴의 상부(112) 사이의 경계일 수 있다. 제1 경계선(113)은 필드 절연막(105)이 제1 측벽(110a) 및 제2 측벽(110b)과 만나는 지점을 연결하는 선일 수 있다.
또한, 제1 핀형 패턴(110)은 제1 경계선(113)과 직교하고, 제1 핀형 패턴(110)의 최상부와 만나는 제1 핀 중심선(FAC1)을 포함할 수 있다. 즉, 제1 핀 중심선(FAC1)은 제1 핀형 패턴의 상부(112)의 최상부와 만날 수 있다.
여기서, 제1 핀형 패턴(110)의 최상부는 제1 경계선(113)과 평행인 선을 이동하여, 제1 핀형 패턴(110)과 마지막까지 만나는 지점일 수 있다. 또한, 제1 핀형 패턴(110)의 최상부가 평평한 면을 이루고 있을 경우, 제1 핀형 패턴(110)의 최상부는 평평한 면의 중간 지점일 수 있다.
본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 제1 핀형 패턴(110)의 제1 측벽(110a)과, 제2 측벽(110b)은 제1 핀 중심선(FAC1)을 기준으로 비대칭일 수 있다. 제1 핀 중심선(FAC1)을 기준으로, 제1 핀형 패턴(110)은 비대칭일 수 있다. 예를 들어, 제1 핀 중심선(FAC1)을 기준으로, 제1 핀형 패턴의 상부(112)의 제1 측벽(110a)과, 제1 핀형 패턴의 상부(112)의 제2 측벽(110b)은 비대칭일 수 있다.
덧붙여, 제1 핀 중심선(FAC1)을 기준으로, 제1 핀형 패턴의 하부(111)의 제1 측벽(110a)과, 제1 핀형 패턴의 하부(111)의 제2 측벽(110b)은 비대칭일 수 있지만, 이에 제한되는 것은 아니다. 즉, 제1 핀형 패턴의 상부(112)는 비대칭이지만, 제1 핀형 패턴의 하부(111)는 대칭일 수 있음은 물론이다.
여기서, 제1 핀 중심선(FAC1)을 기준으로, 제1 핀형 패턴(110)의 비대칭은 다음과 같이 정의될 수 있다.
먼저, 제1 경계선(113)으로부터 임의의 거리인 제1 거리(L)를 정의할 수 있다.
제1 경계선(113)으로부터 제1 거리(L)의 제1 핀형 패턴(110)에서, 제1 측벽(110a)의 기울기는 제1 기울기(S11)이고, 제2 측벽(110b)의 기울기는 제2 기울기(S12)일 수 있다. 제1 경계선(113)으로부터 제1 거리(L)의 제1 핀형 패턴(110)에서, 제1 측벽(110a) 및 제2 측벽(110b)이 곡선일 경우, 제1 기울기(S11) 및 제2 기울기(S12)는 접선의 기울기일 수 있다. 또한, 제1 기울기(S11) 및 제2 기울기(S12)는 절대값일 수 있다.
또한, 제1 경계선(113)으로부터 제1 거리(L)의 제1 핀형 패턴(110)에서, 제1 핀 중심선(FAC1)과 제1 측벽(110a) 사이의 폭은 제1 폭(W11)이고, 제1 핀 중심선(FAC1)과 제2 측벽(110b) 사이의 폭은 제2 폭(W12)일 수 있다.
이 때, 제1 경계선(113)으로부터 제1 거리(L)의 제1 핀형 패턴(110)에서, 제1 측벽(110a)의 기울기(S11)은 제2 측벽(110b)의 기울기(S12)와 다르거나, 제1 핀 중심선(FAC1)과 제1 측벽(110a) 사이의 폭(W11)은 제1 핀 중심선(FAC1)과 제2 측벽(110b) 사이의 폭(W12)와 다를 수 있다.
즉, 제1 경계선(113)으로부터 제1 거리(L)의 제1 핀형 패턴(110)에서, 기울기 또는 폭이 다르거나, 기울기 및 폭이 다를 수 있다.
도 3b에서, 제1 경계선(113)으로부터 제1 거리(L)의 제1 핀형 패턴(110)은 제1 핀형 패턴의 상부(112)인 것으로 도시하였지만, 이에 제한되는 것은 아니다.
덧붙여, 제1 핀형 패턴(110)의 제1 측벽(110a)은 제1 변곡점(P1)을 포함하고, 제1 핀형 패턴의 제2 측벽(110b)은 제2 변곡점(P2)을 포함할 수 있다. 제1 경계선(113)으로부터 제1 변곡점(P1)까지의 거리는 h1이고, 제1 경계선(113)으로부터 제2 변곡점(P2)까지의 거리는 h2일 수 있다.
본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 제1 측벽(110a)의 제1 변곡점(P1)까지의 거리(h1)는 제2 측벽(110b)의 제2 변곡점(P2)까지의 거리(h2)와 다를 수 있다.
예를 들어, 제1 측벽(110a)의 제1 변곡점(P1) 및 제2 측벽(110b)의 제2 변곡점(P2)은 제1 핀형 패턴의 상부(112)에 포함될 수 있다. 즉, 제1 측벽(110a)의 제1 변곡점(P1) 및 제2 측벽(110b)의 제2 변곡점(P2)은 필드 절연막(105)의 상면보다 위에 위치할 수 있다.
도 3c는 본 발명의 제1 실시예에 따른 반도체 장치의 변형예를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 3b를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 3c를 참고하면, 본 발명의 제1 실시예에 따른 반도체 장치의 변형예(1a)는 돌출 구조(protrusion structure)(PRT)을 더 포함할 수 있다.
돌출 구조(PRT)는 제1 얕은 트렌치(T1)의 바닥에서 돌출되어 형성되고, 필드 절연막(105)의 상면보다는 낮도록 형성될 수 있다. 돌출 구조(PRT)는 제1 얕은 트렌치(T1)과 제1 깊은 트렌치(DT1)의 경계에 위치할 수 있다.
도 3c에서, 돌출 구조(PRT)는 제1 핀형 패턴(110)의 일측에 형성되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 돌출 구조(PRT)는 제1 핀형 패턴(110)의 양측에 형성될 수 있음은 물론이다.
도 4는 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 5는 도 4의 B - B를 따라서 절단한 단면도이다. 설명의 편의성을 위해, 도 1 내지 도 3b를 이용하여 설명한 것과 다른 점을 위주로 설명한다. 또한, 도 5는 제1 게이트 전극 등을 제외하고 핀형 패턴 및 필드 절연막을 도시하였다.
도 4 및 도 5를 참고하면, 본 발명의 제2 실시예에 따른 반도체 장치(2)는 제2 핀형 패턴(120)을 더 포함할 수 있다. 제2 핀형 패턴(120)은 제1 핀형 패턴(110)과 최인접하여 형성될 수 있다.
제2 핀형 패턴(120)은 기판(100)의 제1 액티브 영역(ACT1) 내에 형성될 수 있다. 제2 핀형 패턴(120)은 제1 방향(X)을 따라서 길게 연장될 수 있다. 필드 절연막(105)은 제2 핀형 패턴(120)의 일부와 접촉할 수 있다.
제2 핀형 패턴(120)은 제1 깊이의 제1 얕은 트렌치(T1)에 의해 정의될 수 있다. 제1 얕은 트렌치(T1)은 제1 핀형 패턴(110)과 제2 핀형 패턴(120) 사이에 배치되어, 제1 핀형 패턴(110)과 제2 핀형 패턴(120)을 구분할 수 있다. 제2 핀형 패턴(120)의 양측에, 제1 얕은 트렌치(T1)가 배치될 수 있다.
제2 핀형 패턴(120)은 서로 마주보는 제3 측벽(120a)과 제4 측벽(120b)을 포함할 수 있다. 제2 핀형 패턴(120)은 상부(122)와 하부(121)을 포함할 수 있다. 또한, 제2 핀형 패턴(120)은 제2 핀형 패턴의 상부(122) 및 제2 핀형 패턴의 하부(121) 사이의 제2 경계선(123)을 포함할 수 있다.
제1 핀형 패턴(110)과 제2 핀형 패턴(120)을 구분하는 제1 얕은 트렌치(T1)는 제1 핀형 패턴(110)의 제2 측벽(110b)과 제2 핀형 패턴(120)의 제3 측벽(120a) 사이에 배치될 수 있다. 제1 액티브 영역(ACT1)을 정의하는 제1 깊은 트렌치(DT1)는 제1 핀형 패턴(110)의 제1 측벽(110a)과 제2 핀형 패턴(120)의 제4 측벽(120b)에 각각 인접하여 형성될 수 있다.
필드 절연막(105)은 제2 핀형 패턴(120)의 일부와 접촉할 수 있다. 제2 핀형 패턴(120) 중, 제2 핀형 패턴의 하부(121)는 필드 절연막(105)과 접할 수 있고, 제2 핀형 패턴의 상부(122)는 필드 절연막(105)과 접촉하지 않을 수 있다.
또한, 제2 핀형 패턴(120)은 제2 경계선(123)과 직교하고, 제2 핀형 패턴(120)의 최상부와 만나는 제2 핀 중심선(FAC2)을 포함할 수 있다. 즉, 제2 핀 중심선(FAC2)은 제2 핀형 패턴의 상부(122)의 최상부와 만날 수 있다.
본 발명의 제2 실시예에 따른 반도체 장치(2)에서, 제1 핀형 패턴(110)의 제1 측벽(110a)과, 제2 측벽(110b)은 제1 핀 중심선(FAC1)을 기준으로 비대칭이고, 제2 핀형 패턴(120)의 제3 측벽(120a)과, 제4 측벽(120b)은 제2 핀 중심선(FAC2)을 기준으로 비대칭일 수 있다.
예를 들어, 제2 핀 중심선(FAC2)을 기준으로, 제2 핀형 패턴의 상부(122)의 제3 측벽(120a)과, 제2 핀형 패턴의 상부(122)의 제4 측벽(120b)은 비대칭일 수 있다.
제2 경계선(123)으로부터 제1 거리(L)의 제2 핀형 패턴(120)에서, 제3 측벽(120a)의 기울기는 제3 기울기(S21)이고, 제4 측벽(120b)의 기울기는 제4 기울기(S22)일 수 있다. 또한, 제2 경계선(123)으로부터 제1 거리(L)의 제2 핀형 패턴(120)에서, 제2 핀 중심선(FAC2)과 제3 측벽(120a) 사이의 폭은 제3 폭(W21)이고, 제2 핀 중심선(FAC2)과 제4 측벽(120b) 사이의 폭은 제4 폭(W22)일 수 있다.
이 때, 제2 경계선(123)으로부터 제1 거리(L)의 제2 핀형 패턴(120)에서, 제3 측벽(120a)의 기울기(S21)은 제4 측벽(120b)의 기울기(S22)와 다르거나, 제2 핀 중심선(FAC2)과 제3 측벽(120a) 사이의 폭(W21)은 제2 핀 중심선(FAC2)과 제4 측벽(120b) 사이의 폭(W22)와 다를 수 있다.
덧붙여, 제1 핀 중심선(FAC1)과, 제2 핀 중심선(FAC2) 사이에, 제1 핀 중심선(FAC1) 및 제2 핀 중심선(FAC2)으로부터 동일한 거리에 위치하는 제1 필드 중심선(FOC1)이 정의될 수 있다.
본 발명의 제2 실시예에 따른 반도체 장치(2)에서, 제1 핀형 패턴(110)과 제2 핀형 패턴(120)은 제1 필드 중심선(FOC1)을 기준으로 대칭일 수 있다. 제1 필드 중심선(FOC1)을 기준으로, 제1 핀형 패턴(110)의 제2 측벽(110b)과 제2 핀형 패턴(120)의 제3 측벽(120a)은 대칭이고, 제1 핀형 패턴(110)의 제1 측벽(110a)과 제2 핀형 패턴(120)의 제4 측벽(120b)은 대칭일 수 있다.
예를 들어, 제3 측벽(120a)의 기울기(S21)는 제2 측벽(110b)의 기울기(S12)와 실질적으로 동일하고, 제4 측벽(120b)의 기울기(S22)는 제1 측벽(110a)의 기울기(S11)와 실질적으로 동일할 수 있다. 또한, 제1 핀 중심선(FAC1)과 제1 측벽(110a) 사이의 폭(W11)은 제2 핀 중심선(FAC2)과 제4 측벽(120b) 사이의 폭(W22)과 실질적으로 동일하고, 제1 핀 중심선(FAC1)과 제2 측벽(110b) 사이의 폭(W12)은 제2 핀 중심선(FAC2)과 제3 측벽(120a) 사이의 폭(W21)과 실질적으로 동일할 수 있다.
도 6은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 7은 도 6의 B - B를 따라서 절단한 단면도이다. 설명의 편의성을 위해, 도 4 및 도 5를 이용하여 설명한 것과 다른 점을 위주로 설명한다. 또한, 도 7은 제1 게이트 전극 등을 제외하고 핀형 패턴 및 필드 절연막을 도시하였다.
도 6 및 도 7을 참고하면, 본 발명의 제3 실시예에 따른 반도체 장치(3)는 제3 핀형 패턴(130)을 더 포함할 수 있다. 제3 핀형 패턴(130)은 제2 핀형 패턴(120)과 제1 깊은 트렌치(DT1) 사이에 형성될 수 있다.
제3 핀형 패턴(130)은 기판(100)의 제1 액티브 영역(ACT1) 내에 형성될 수 있다. 제3 핀형 패턴(130)은 제1 방향(X)을 따라서 길게 연장될 수 있다. 필드 절연막(105)은 제3 핀형 패턴(130)의 일부와 접촉할 수 있다.
제3 핀형 패턴(130)은 제1 깊이의 제1 얕은 트렌치(T1)에 의해 정의될 수 있다. 제1 얕은 트렌치(T1)은 제2 핀형 패턴(120)과 제3 핀형 패턴(130) 사이에 배치되어, 제2 핀형 패턴(120)과 제3 핀형 패턴(130)을 구분할 수 있다. 제3 핀형 패턴(130)의 양측에, 제1 얕은 트렌치(T1)가 배치될 수 있다.
제3 핀형 패턴(130)은 서로 마주보는 제5 측벽(130a)과 제6 측벽(130b)을 포함할 수 있다. 제3 핀형 패턴(130)은 상부(132)와 하부(131)를 포함할 수 있다. 또한, 제3 핀형 패턴(130)은 제3 핀형 패턴의 상부(132) 및 제3 핀형 패턴의 하부(131) 사이의 제3 경계선(133)을 포함할 수 있다.
제3 핀형 패턴(130) 중, 제3 핀형 패턴의 하부(131)는 필드 절연막(105)과 접할 수 있고, 제3 핀형 패턴의 상부(132)는 필드 절연막(105)과 접촉하지 않을 수 있다.
또한, 제3 핀형 패턴(130)은 제3 경계선(133)과 직교하고, 제3 핀형 패턴(130)의 최상부와 만나는 제3 핀 중심선(FAC3)을 포함할 수 있다. 즉, 제3 핀 중심선(FAC3)은 제3 핀형 패턴의 상부(132)의 최상부와 만날 수 있다.
본 발명의 제3 실시예에 따른 반도체 장치(3)에서, 제3 핀형 패턴(130)의 제5 측벽(130a)과, 제6 측벽(130b)은 제3 핀 중심선(FAC3)을 기준으로 비대칭일 수 있다. 예를 들어, 제3 핀 중심선(FAC3)을 기준으로, 제3 핀형 패턴의 상부(132)의 제5 측벽(130a)과, 제3 핀형 패턴의 상부(132)의 제6 측벽(130b)은 비대칭일 수 있다.
덧붙여, 제2 핀 중심선(FAC2)과, 제3 핀 중심선(FAC3) 사이에, 제2 핀 중심선(FAC2) 및 제3 핀 중심선(FAC3)으로부터 동일한 거리에 위치하는 제2 필드 중심선(FOC2)이 정의될 수 있다.
본 발명의 제3 실시예에 따른 반도체 장치(3)에서, 제2 핀형 패턴(120)과 제3 핀형 패턴(130)은 제2 필드 중심선(FOC2)을 기준으로 대칭일 수 있다. 제2 필드 중심선(FOC2)을 기준으로, 제2 핀형 패턴(120)의 제4 측벽(120b)과 제3 핀형 패턴(130)의 제5 측벽(130a)은 대칭이고, 제2 핀형 패턴(120)의 제3 측벽(120a)과 제3 핀형 패턴(130)의 제6 측벽(130b)은 대칭일 수 있다.
도 8은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의성을 위해, 도 6 및 도 7을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 8을 참고하면, 본 발명의 제4 실시예에 따른 반도체 장치(4)에서, 제3 핀형 패턴(130)은 제3 핀 중심선(FAC3)을 기준으로 대칭일 수 있다.
구체적으로, 제3 핀 중심선(FAC3)을 기준으로, 제3 핀형 패턴(130)의 제5 측벽(130a)과, 제3 핀형 패턴(130)의 제6 측벽(130b)은 서로 대칭일 수 있다.
이에 따라, 제2 핀형 패턴(120) 및 제3 핀형 패턴(130)은 비대칭일 수 있다.
도 8에서 도시된 것과 달리, 제3 핀 중심선(FAC3)을 기준으로 대칭인 제3 핀형 패턴(130)은 제1 액티브 영역(ACT1)이 아닌 다른 액티브 영역에 형성될 수도 있다.
도 9는 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의성을 위해, 도 6 및 도 7을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 9를 참고하면, 본 발명의 제5 실시예에 따른 반도체 장치(5)에서, 제3 핀형 패턴(130)은 제1 핀형 패턴(110)과 제2 핀형 패턴(120) 사이에 배치될 수 있다. 제3 핀형 패턴(130)은 제3 핀 중심선(FAC3)을 기준으로 대칭일 수 있다.
또한, 제1 핀 중심선(FAC1)과 제2 핀 중심선(FAC2) 사이에, 제1 핀 중심선(FAC1) 및 제2 핀 중심선(FAC2)으로부터 동일한 거리에 위치하는 제1 필드 중심선(FOC1)은 제3 핀형 패턴(130) 내에 정의될 수 있다.
도 9에서, 제3 핀 중심선(FAC3)과, 제1 필드 중심선(FOC1)이 동일한 위치에 정의되는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
도 10은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 11은 도 10의 B - B를 따라서 절단한 단면도이다. 설명의 편의성을 위해, 도 4 및 도 5를 이용하여 설명한 것과 다른 점을 위주로 설명한다. 또한, 도 11은 제1 게이트 전극 등을 제외하고 핀형 패턴 및 필드 절연막을 도시하였다.
도 10 및 도 11을 참고하면, 본 발명의 제6 실시예에 다른 반도체 장치(6)에서, 제1 핀형 패턴(110)은 제1 액티브 영역(ACT1) 내에 형성되고, 제2 핀형 패턴(120)은 제2 액티브 영역(ACT2) 내에 형성될 수 있다.
제1 핀형 패턴(110) 및 제2 핀형 패턴(120)은 각각 제1 깊이의 제1 얕은 트렌치(T1)에 의해 정의될 수 있다.
하지만, 제1 액티브 영역(ACT1) 및 제2 액티브 영역(ACT2)은 제2 깊이의 제1 깊은 트렌치(DT1) 및 제3 깊이의 제2 깊은 트렌치(DT2)에 의해 정의될 수 있다. 제1 액티브 영역(ACT1) 및 제2 액티브 영역(ACT2) 사이는 제3 깊이의 제2 깊은 트렌치(DT2)에 의해 분리될 수 있다.
즉, 서로 마주보는 제1 핀형 패턴(110)의 제2 측벽(110b)과, 제2 핀형 패턴(120)의 제3 측벽(120a) 사이에는 제3 깊이의 제2 깊은 트렌치(DT2)가 위치한다. 제2 깊이의 제1 깊은 트렌치(DT1)는 제1 핀형 패턴(110)의 제1 측벽(110a) 및 제2 핀형 패턴(120)의 제4 측벽(120b)에 인접하여 각각 형성된다.
본 발명의 제6 실시예에 따른 반도체 장치(6)에서, 제1 깊은 트렌치(DT1)의 제2 깊이는 제2 깊은 트렌치(DT2)의 제3 깊이와 같거나 깊을 수 있다.
제1 핀형 패턴(110) 및 제2 핀형 패턴(120)의 로딩 효과(loading effect)에 의해, 제2 깊은 트렌치(DT2)의 제3 깊이는 제1 깊은 트렌치(DT1)의 제2 깊이보다 얕을 수 있다.
본 발명의 제6 실시예에 따른 반도체 장치(6)에서, 제1 핀형 패턴(110)의 제1 측벽(110a)과, 제2 측벽(110b)은 제1 핀 중심선(FAC1)을 기준으로 비대칭이고, 제2 핀형 패턴(120)의 제3 측벽(120a)과, 제4 측벽(120b)은 제2 핀 중심선(FAC2)을 기준으로 비대칭일 수 있다.
도 11에서, 제1 핀형 패턴(110) 및 제2 핀형 패턴(120)은 제2 깊은 트렌치(DT2)를 기준으로 대칭인 것처럼 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
도 12는 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 13은 도 12의 C - C를 따라서 절단한 단면도이다. 설명의 편의성을 위해, 도 1 내지 도 3b를 이용하여 설명한 것과 다른 점을 위주로 설명한다. 또한, 도 13은 제1 게이트 전극 및 제2 게이트 전극 등을 제외하고 핀형 패턴 및 필드 절연막을 도시하였다.
도 12 및 도 13을 참고하면, 서로 분리된 제1 액티브 영역(ACT1) 및 제3 액티브 영역(ACT3)은 제2 깊이의 제1 깊은 트렌치(DT1)에 의해 정의될 수 있다.
제1 핀형 패턴(110)은 기판(100)의 제1 액티브 영역(ACT1) 내에 형성되고, 제4 핀형 패턴(140) 및 제5 핀형 패턴(150)은 기판(100)의 제3 액티브 영역(ACT3) 내에 형성될 수 있다. 제4 핀형 패턴(140) 및 제5 핀형 패턴(150)은 서로 간에 최인접할 수 있다.
제1 핀형 패턴(110)은 제1 깊은 트렌치(DT1)보다 얕은 제1 깊이의 제1 얕은 트렌치(T1)에 의해 정의될 수 있다.
제4 핀형 패턴(140) 및 제5 핀형 패턴(150)은 제1 깊은 트렌치(DT1)보다 얕은 제4 깊이의 제2 얕은 트렌치(T2)에 의해 정의될 수 있다. 제2 얕은 트렌치(T2)은 제4 핀형 패턴(140)과 제5 핀형 패턴(150) 사이에 배치되어, 제4 핀형 패턴(140)과 제5 핀형 패턴(150)을 구분할 수 있다.
필드 절연막(105)은 제1 얕은 트렌치(T1)의 일부, 제2 얕은 트렌치(T2)의 일부 및 제1 깊은 트렌치(DT1)의 일부를 채우도록 형성될 수 있다.
제1 게이트 전극(210)은 제2 방향(Y)으로 연장되어, 제1 핀형 패턴(110)을 가로지르도록 형성되고, 제2 게이트 전극(220)은 제2 방향(Y)으로 연장되어, 제4 핀형 패턴(140) 및 제5 핀형 패턴(150)을 가로지르도록 형성될 수 있다.
제2 게이트 전극(220)에 대한 설명은 제1 게이트 전극(210)에 대한 설명과 실질적으로 동일하므로, 생략한다.
도 12에서 도시된 것과 달리, 제1 게이트 전극(210) 및 제2 게이트 전극(220)은 서로 간에 연결되어 있을 수 있음은 물론이다.
제4 핀형 패턴(140)은 서로 마주보는 제7 측벽(140a)과 제8 측벽(140b)을 포함할 수 있다. 제4 핀형 패턴(140)은 필드 절연막(105)과 접촉하지 않는 상부(142)와, 필드 절연막(105)과 접하는 하부(141)을 포함할 수 있다. 제4 핀형 패턴(140)은 제4 핀형 패턴의 상부(142) 및 제4 핀형 패턴의 하부(141) 사이의 제4 경계선(143)을 포함할 수 있다. 또한, 제4 핀형 패턴(140)은 제4 경계선(143)과 직교하고, 제4 핀형 패턴(140)의 최상부와 만나는 제4 핀 중심선(FAC4)을 포함할 수 있다.
제5 핀형 패턴(150)은 서로 마주보는 제9 측벽(150a)과 제10 측벽(150b)을 포함할 수 있다. 제5 핀형 패턴(150)은 필드 절연막(105)과 접촉하지 않는 상부(152)와, 필드 절연막(105)과 접하는 하부(151)를 포함할 수 있다. 제5 핀형 패턴(150)은 제5 핀형 패턴의 상부(152) 및 제5 핀형 패턴의 하부(151) 사이의 제5 경계선(153)을 포함할 수 있다. 또한, 제5 핀형 패턴(150)은 제5 경계선(153)과 직교하고, 제5 핀형 패턴(150)의 최상부와 만나는 제5 핀 중심선(FAC5)을 포함할 수 있다.
본 발명의 제7 실시예에 따른 반도체 장치(7)에서, 제4 핀형 패턴(140)의 제7 측벽(140a)과, 제8 측벽(140b)은 제4 핀 중심선(FAC4)을 기준으로 비대칭이고, 제5 핀형 패턴(150)의 제9 측벽(150a)과, 제10 측벽(150b)은 제5 핀 중심선(FAC5)을 기준으로 비대칭일 수 있다.
예를 들어, 제4 핀 중심선(FAC4)을 기준으로, 제4 핀형 패턴의 상부(142)의 제7 측벽(140a)과, 제4 핀형 패턴의 상부(142)의 제8 측벽(140b)은 비대칭이고, 제5 핀 중심선(FAC5)을 기준으로, 제5 핀형 패턴의 상부(152)의 제9 측벽(150a)과, 제5 핀형 패턴의 상부(152)의 제10 측벽(150b)은 비대칭일 수 있다.
덧붙여, 제4 핀 중심선(FAC4)과, 제5 핀 중심선(FAC5) 사이에, 제4 핀 중심선(FAC4) 및 제5 핀 중심선(FAC5)으로부터 동일한 거리에 위치하는 제3 필드 중심선(FOC3)이 정의될 수 있다.
본 발명의 제7 실시예에 따른 반도체 장치(7)에서, 제4 핀형 패턴(140)과 제5 핀형 패턴(150)은 제3 필드 중심선(FOC3)을 기준으로 대칭일 수 있다. 제3 필드 중심선(FOC3)을 기준으로, 제4 핀형 패턴(140)의 제8 측벽(140b)과 제5 핀형 패턴(150)의 제9 측벽(150a)은 대칭이고, 제4 핀형 패턴(140)의 제7 측벽(140a)과 제5 핀형 패턴(150)의 제10 측벽(150b)은 대칭일 수 있다.
도 14는 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 설명의 편의성을 위해, 도 12 및 도 13을 이용하여 설명한 것과 다른 점을 위주로 설명한다. 도 14의 C - C를 따라서 절단한 단면도 중, 제3 액티브 영역(ACT3) 부분은 도 7 내지 도 9 중 어느 하나와 유사할 수 있다.
도 14를 참고하면, 본 발명의 제8 실시예에 따른 반도체 장치(8)는 기판(100)의 제3 액티브 영역(ACT3)에 형성되는 제6 핀형 패턴(160)을 더 포함할 수 있다.
제6 핀형 패턴(160)은 제1 방향을 따라서 길게 연장될 수 있다. 제4 핀형 패턴(140), 제5 핀형 패턴(150) 및 제6 핀형 패턴(160)은 제2 방향(Y)으로 순차적으로 형성될 수 있다.
제4 핀형 패턴(140) 및 제5 핀형 패턴(150)과 같이, 제6 핀형 패턴(160)은 비대칭일 수 있지만, 이에 제한되는 것은 아니다. 도 8에서의 제3 핀형 패턴(130)과 같이, 제6 핀형 패턴(160)은 대칭일 수 있음은 물론이다.
또한, 도 14에서 도시된 것과 달리, 제6 핀형 패턴(160)은 제4 핀형 패턴(140) 및 제5 핀형 패턴(150) 사이에 배치될 수 있음은 물론이다.
도 15는 본 발명의 제9 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 설명의 편의성을 위해, 도 12 및 도 13을 이용하여 설명한 것과 다른 점을 위주로 설명한다. 도 15의 C - C를 따라서 절단한 단면도 중, 제1 액티브 영역(ACT1) 부분은 도 7 내지 도 9 중 어느 하나일 수 있다.
도 15를 참고하면, 본 발명의 제9 실시예에 따른 반도체 장치(9)는 기판(100)의 제1 액티브 영역(ACT1)에 형성되는 제2 핀형 패턴(120) 및 제3 핀형 패턴(130)을 더 포함할 수 있다. 제2 핀형 패턴(120)은 제1 핀형 패턴(110)과 최인접할 수 있다.
제2 핀형 패턴(120)은 제2 핀 중심선(FAC2)을 기준으로 비대칭일 수 있다. 즉, 제2 핀형 패턴(120)의 제3 측벽(120a)과, 제4 측벽(120b)은 제2 핀 중심선(FAC2)을 기준으로 비대칭일 수 있다.
또한, 제1 핀형 패턴(110)과 제2 핀형 패턴(120)은 제1 필드 중심선(FOC1)을 기준으로 대칭일 수 있다.
도 15의 C - C를 따라서 절단한 단면도가 도 7 동일할 경우, 제3 핀형 패턴(130)은 제3 핀 중심선(FAC3)을 기준으로 비대칭일 수 있다.
이와 달리, 도 15의 C - C를 따라서 절단한 단면도가 도 8과 동일할 경우, 제3 핀형 패턴(130)은 제3 핀 중심선(FAC3)을 기준으로 대칭일 수 있다.
도 16은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 메모리 카드의 블록도이다.
도 16을 참고하면, 본 발명의 실시예들에 따른 반도체 장치를 포함하는 메모리(1210)는 메모리 카드(1200)에 채용될 수 있다. 메모리 카드(1200)는 호스트(1230)와 메모리(1210) 사이에서 데이터 교환을 컨트롤하는 메모리 컨트롤러(1220)를 포함할 수 있다. SRAM(1221)은 중앙 처리 장치(1222)의 동작 메모리로 사용될 수 있다. 호스트 인터페이스(1223)은 호스트(1230)가 메모리 카드(1200)에 접속하여 데이터를 교환하기 위한 프로토콜을 포함할 수 있다. 에러 정정 코드(1224)는 메모리(1210)로부터 리드된 데이터의 에러를 탐지하고 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱할 수 있다. 중앙 처리 장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환과 관련된 전체적인 컨트롤 동작을 수행할 수 있다.
도 17은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 정보 처리 시스템의 블록도이다.
도 17을 참고하면, 정보 처리 시스템(1300)은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은, 시스템 버스(1360)와 전기적으로 접속된, 메모리 시스템(1310), 모뎀(1320), 중앙 처리 장치(1330), RAM(1340) 및 사용자 인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 메모리(1311)와, 메모리 컨트롤러(1312)를 포함할 수 있으며, 도 15에 도시된 메모리 카드(1200)와 실질적으로 동일한 구성을 가질 수 있다. 중앙 처리 장치(1330)에 의해 처리되는 데이터 또는 외부 장치로부터 수신되는 데이터는 메모리 시스템(1310)에 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, SSD, 카메라 이미지 센서 및 기타 다양한 칩셋에 적용될 수 있다. 예를 들어, 메모리 시스템(1310)은 SSD가 채용되도록 구성될 수 있으며, 이 경우, 정보 처리 시스템(1300)은 대용량의 데이터를 안정적이고 신뢰성있게 처리할 수 있다.
도 18은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치의 블록도이다.
도 18을 참고하면, 전자 장치(1400)은 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다. 전자 장치(1400)는 무선 통신 기기(예를 들어, PDA, 노트북, 휴대용 컴퓨터, 웹 테블릿, 무선 전화기, 및/또는 무선 디지털 음악 재생기) 또는 무선 통신 환경에서 정보를 주고 받는 다양한 기기에 사용될 수 있다.
전자 장치(1400)는 컨트롤러(1410), 입/출력 장치(1420), 메모리(1430), 및 무선 인터페이스(1440)를 포함할 수 있다. 여기서, 메모리(1430)는 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다. 컨트롤러(1410)는 마이크로프로세서, 디지털 시그널 프로세서, 또는 이와 유사한 프로세서를 포함할 수 있다. 메모리(1430)는 컨트롤러(1410)에 의해 처리되는 커맨드(또는 사용자 데이터)를 저장하는데 이용될 수 있다. 무선 인터페이스(1440)는 무선 데이터 네트워크를 통해 데이터를 주고 받는데 이용될 수 있다. 무선 인터페이스(1440)는 안테나 및/또는 무선 트랜시버(transceiver)를 포함할 수 있다. 전자 장치(1400)는 예를 들어, CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000과 같은 제3 세대 통신 시스템 프로토콜을 이용할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
210, 220: 게이트 전극 FAC: 핀 중심선
FOC: 필드 중심선
110, 120, 130, 140, 150, 160: 핀형 패턴

Claims (20)

  1. 서로 마주보는 제1 측벽 및 제2 측벽을 포함하는 제1 핀형 패턴; 및
    상기 제1 핀형 패턴의 일부와 접촉하는 필드 절연막을 포함하고,
    상기 제1 핀형 패턴은 상기 필드 절연막과 접하는 하부와, 상기 필드 절연막과 비접촉하는 상부와, 상기 제1 핀형 패턴의 하부와 상기 제1 핀형 패턴의 상부 사이의 제1 경계선과, 상기 제1 경계선과 직교하고 상기 제1 핀형 패턴의 상부의 최상부와 만나는 제1 핀 중심선을 포함하고,
    상기 제1 핀 중심선을 기준으로, 상기 제1 핀형 패턴의 상부의 제1 측벽과 상기 제1 핀형 패턴의 상부의 제2 측벽은 비대칭이고,상기 제1 경계선으로부터 제1 거리의 상기 제1 핀형 패턴의 상부에서, 상기 제1 측벽의 기울기는 제1 기울기이고, 상기 제2 측벽의 기울기는 제2 기울기이고, 상기 제1 핀 중심선과 상기 제1 측벽 사이의 폭은 제1 폭이고, 상기 제1 핀 중심선과 상기 제2 측벽 사이의 폭은 제2 폭이고,
    상기 제1 기울기 및 상기 제2 기울기는 서로 다르고, 상기 제1 폭과 상기 제2 폭은 서로 다른 반도체 장치.
  2. 삭제
  3. 서로 마주보는 제1 측벽 및 제2 측벽을 포함하는 제1 핀형 패턴; 및
    상기 제1 핀형 패턴의 일부와 접촉하는 필드 절연막을 포함하고,
    상기 제1 핀형 패턴은 상기 필드 절연막과 접하는 하부와, 상기 필드 절연막과 비접촉하는 상부와, 상기 제1 핀형 패턴의 하부와 상기 제1 핀형 패턴의 상부 사이의 제1 경계선과, 상기 제1 경계선과 직교하고 상기 제1 핀형 패턴의 상부의 최상부와 만나는 제1 핀 중심선을 포함하고,
    상기 제1 핀 중심선을 기준으로, 상기 제1 핀형 패턴의 상부의 제1 측벽과 상기 제1 핀형 패턴의 상부의 제2 측벽은 비대칭이고,
    상기 제1 측벽은 제1 변곡점을 포함하고, 상기 제2 측벽은 제2 변곡점을 포함하고,
    상기 제1 경계선으로부터 상기 제1 변곡점까지의 거리는 상기 제1 경계선에서 상기 제2 변곡점까지의 거리와 다른 반도체 장치.
  4. 제3 항에 있어서,
    상기 제1 변곡점 및 상기 제2 변곡점은 상기 필드 절연막의 상면보다 위에 위치하는 반도체 장치.
  5. 서로 마주보는 제1 측벽 및 제2 측벽을 포함하는 제1 핀형 패턴; 및
    상기 제1 핀형 패턴의 일부와 접촉하는 필드 절연막을 포함하고,
    상기 제1 핀형 패턴은 상기 필드 절연막과 접하는 하부와, 상기 필드 절연막과 비접촉하는 상부와, 상기 제1 핀형 패턴의 하부와 상기 제1 핀형 패턴의 상부 사이의 제1 경계선과, 상기 제1 경계선과 직교하고 상기 제1 핀형 패턴의 상부의 최상부와 만나는 제1 핀 중심선을 포함하고,
    상기 제1 핀 중심선을 기준으로, 상기 제1 핀형 패턴의 상부의 제1 측벽과 상기 제1 핀형 패턴의 상부의 제2 측벽은 비대칭이고,
    서로 마주보는 제3 측벽 및 제4 측벽을 포함하고, 상기 제1 핀형 패턴에 최인접하는 제2 핀형 패턴과,
    서로 마주보는 상기 제1 핀형 패턴의 제2 측벽 및 상기 제2 핀형 패턴의 제3 측벽 사이에 형성되는 제1 트렌치와,
    상기 제1 핀형 패턴의 제1 측벽 및 상기 제2 핀형 패턴의 제4 측벽에 인접하여 형성되는 제2 트렌치를 더 포함하고,
    상기 필드 절연막은 상기 제1 트렌치의 일부 및 상기 제2 트렌치의 일부를 채우고,
    상기 제2 핀형 패턴은 상기 필드 절연막과 접하는 하부와, 상기 필드 절연막과 비접촉하는 상부와, 상기 제2 핀형 패턴의 하부와 상기 제2 핀형 패턴의 상부 사이의 제2 경계선과, 상기 제2 경계선과 직교하고 상기 제2 핀형 패턴의 상부의 최상부와 만나는 제2 핀 중심선을 포함하고,
    상기 제2 핀 중심선을 기준으로, 상기 제2 핀형 패턴의 상부의 제3 측벽과 상기 제2 핀형 패턴의 상부의 제4 측벽은 비대칭인 반도체 장치.
  6. 제5 항에 있어서,
    상기 제1 트렌치는 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴을 정의하는 트렌치이고,
    상기 제1 트렌치의 제1 깊이는 상기 제2 트렌치의 제2 깊이보다 얕고,
    상기 제1 핀 중심선과 상기 제2 핀 중심선 사이에, 상기 제1 핀 중심선 및 상기 제2 핀 중심선으로부터 동일 거리에 위치하는 필드 중심선이 정의되고,
    상기 필드 중심선을 기준으로, 상기 제1 핀형 패턴의 상부의 제2 측벽과 상기 제2 핀형 패턴의 상부의 제3 측벽은 대칭인 반도체 장치.
  7. 제6 항에 있어서,
    상기 제1 트렌치는 상기 제2 핀형 패턴의 양측에 형성되고,
    상기 제2 핀형 패턴과 상기 제2 트렌치 사이에, 상기 제1 트렌치에 의해 정의되고, 서로 마주보는 제5 측벽과 제6 측벽을 포함하는 제3 핀형 패턴을 더 포함하고,
    상기 제3 핀형 패턴은 상기 필드 절연막과 접하는 하부와, 상기 필드 절연막과 비접촉하는 상부와, 상기 제3 핀형 패턴의 하부와 상기 제3 핀형 패턴의 상부 사이의 제3 경계선과, 상기 제3 경계선과 직교하고 상기 제3 핀형 패턴의 상부의 최상부와 만나는 제3 핀 중심선을 포함하고,
    상기 제3 핀 중심선을 기준으로, 상기 제3 핀형 패턴의 상부의 제5 측벽과 상기 제3 핀형 패턴의 상부의 제6 측벽은 비대칭인 반도체 장치.
  8. 제5 항에 있어서,
    상기 제1 트렌치의 제1 깊이는 상기 제2 트렌치의 제2 깊이와 같거나 얕고,
    상기 제1 트렌치 및 상기 제2 트렌치는 액티브 영역을 정의하는 반도체 장치.
  9. 서로 마주보는 제1 측벽 및 제2 측벽을 포함하는 제1 핀형 패턴; 및
    상기 제1 핀형 패턴의 일부와 접촉하는 필드 절연막을 포함하고,
    상기 제1 핀형 패턴은 상기 필드 절연막과 접하는 하부와, 상기 필드 절연막과 비접촉하는 상부와, 상기 제1 핀형 패턴의 하부와 상기 제1 핀형 패턴의 상부 사이의 제1 경계선과, 상기 제1 경계선과 직교하고 상기 제1 핀형 패턴의 상부의 최상부와 만나는 제1 핀 중심선을 포함하고,
    상기 제1 핀 중심선을 기준으로, 상기 제1 핀형 패턴의 상부의 제1 측벽과 상기 제1 핀형 패턴의 상부의 제2 측벽은 비대칭이고,
    서로 마주보는 제3 측벽 및 제4 측벽을 포함하는 제2 핀형 패턴을 더 포함하고,
    상기 제2 핀형 패턴은 상기 필드 절연막과 접하는 제2 핀형 패턴의 하부와, 상기 필드 절연막과 비접촉하는 제2 핀형 패턴의 상부와, 상기 제2 핀형 패턴의 하부와 상기 제2 핀형 패턴의 상부 사이의 제2 경계선과, 상기 제2 경계선과 직교하고 상기 제2 핀형 패턴의 상부의 최상부와 만나는 제2 핀 중심선을 포함하고,
    상기 제2 핀 중심선을 기준으로, 상기 제2 핀형 패턴의 제3 측벽과 상기 제2 핀형 패턴의 제4 측벽은 대칭인 반도체 장치.
  10. 서로 마주보는 제1 측벽 및 제2 측벽을 포함하는 제1 핀형 패턴; 및
    상기 제1 핀형 패턴의 일부와 접촉하는 필드 절연막을 포함하고,
    상기 제1 핀형 패턴은 상기 필드 절연막과 접하는 하부와, 상기 필드 절연막과 비접촉하는 상부와, 상기 제1 핀형 패턴의 하부와 상기 제1 핀형 패턴의 상부 사이의 제1 경계선과, 상기 제1 경계선과 직교하고 상기 제1 핀형 패턴의 상부의 최상부와 만나는 제1 핀 중심선을 포함하고,
    상기 제1 핀 중심선을 기준으로, 상기 제1 핀형 패턴의 상부의 제1 측벽과 상기 제1 핀형 패턴의 상부의 제2 측벽은 비대칭이고,
    상기 제1 핀형 패턴을 가로지르도록 형성되는 게이트 전극을 더 포함하는 반도체 장치.
  11. 제1 핀형 패턴을 정의하는 제1 깊이의 제1 트렌치;
    상기 제1 핀형 패턴의 양측에 형성되고, 상기 제1 깊이보다 더 깊은 제2 깊이의 제2 트렌치; 및
    상기 제1 트렌치의 일부 및 상기 제2 트렌치의 일부를 채우는 필드 절연막을 포함하고,
    상기 제1 핀형 패턴은 상기 필드 절연막과 접하는 하부와, 상기 필드 절연막과 비접촉하는 상부와, 상기 제1 핀형 패턴의 하부와 상기 제1 핀형 패턴의 상부 사이의 제1 경계선과, 상기 제1 경계선과 직교하고 상기 제1 핀형 패턴의 상부의 최상부와 만나는 제1 핀 중심선을 포함하고,
    상기 제1 핀 중심선을 기준으로, 상기 제1 핀형 패턴의 제1 측벽과 상기 제1 핀형 패턴의 제2 측벽은 비대칭이고,
    상기 제1 경계선으로부터 제1 거리의 상기 제1 핀형 패턴에서, 상기 제1 측벽의 기울기는 제1 기울기이고, 상기 제2 측벽의 기울기는 제2 기울기이고, 상기 제1 핀 중심선과 상기 제1 측벽 사이의 폭은 제1 폭이고, 상기 제1 핀 중심선과 상기 제2 측벽 사이의 폭은 제2 폭이고,
    상기 제1 기울기 및 상기 제2 기울기는 서로 다르고, 상기 제1 폭과 상기 제2 폭은 서로 다른 반도체 장치.
  12. 삭제
  13. 제1 핀형 패턴을 정의하는 제1 깊이의 제1 트렌치;
    상기 제1 핀형 패턴의 양측에 형성되고, 상기 제1 깊이보다 더 깊은 제2 깊이의 제2 트렌치; 및
    상기 제1 트렌치의 일부 및 상기 제2 트렌치의 일부를 채우는 필드 절연막을 포함하고,
    상기 제1 핀형 패턴은 상기 필드 절연막과 접하는 하부와, 상기 필드 절연막과 비접촉하는 상부와, 상기 제1 핀형 패턴의 하부와 상기 제1 핀형 패턴의 상부 사이의 제1 경계선과, 상기 제1 경계선과 직교하고 상기 제1 핀형 패턴의 상부의 최상부와 만나는 제1 핀 중심선을 포함하고,
    상기 제1 핀 중심선을 기준으로, 상기 제1 핀형 패턴의 제1 측벽과 상기 제1 핀형 패턴의 제2 측벽은 비대칭이고,
    상기 제1 트렌치에 의해 정의되고, 상기 제1 핀형 패턴과 상기 제2 트렌치 사이에 배치되는 제2 핀형 패턴을 더 포함하고,
    상기 제2 핀형 패턴은 상기 필드 절연막과 접하는 하부와, 상기 필드 절연막과 비접촉하는 상부와, 상기 제2 핀형 패턴의 하부와 상기 제2 핀형 패턴의 상부 사이의 제2 경계선과, 상기 제2 경계선과 직교하고 상기 제2 핀형 패턴의 상부의 최상부와 만나는 제2 핀 중심선을 포함하고,
    상기 제2 핀 중심선을 기준으로, 상기 제2 핀형 패턴의 제3 측벽과 상기 제2 핀형 패턴의 제4 측벽은 비대칭인 반도체 장치.
  14. 제13 항에 있어서,
    상기 제1 핀형 패턴의 제2 측벽과 상기 제2 핀형 패턴의 제3 측벽은 상기 필드 절연막을 사이에 두고 서로 마주보고,
    상기 제1 핀 중심선과 상기 제2 핀 중심선 사이에, 상기 제1 핀 중심선 및 상기 제2 핀 중심선으로부터 동일 거리에 위치하는 필드 중심선이 정의되고,
    상기 필드 중심선을 기준으로, 상기 제1 핀형 패턴의 제2 측벽과 상기 제2 핀형 패턴의 제3 측벽은 대칭인 반도체 장치.
  15. 제14 항에 있어서,
    상기 제1 핀형 패턴과 상기 제2 핀형 패턴 사이에, 상기 제1 트렌치에 의해 정의되는 제3 핀형 패턴을 더 포함하는 반도체 장치.
  16. 제1 핀형 패턴을 정의하는 제1 깊이의 제1 트렌치;
    상기 제1 핀형 패턴의 양측에 형성되고, 상기 제1 깊이보다 더 깊은 제2 깊이의 제2 트렌치; 및
    상기 제1 트렌치의 일부 및 상기 제2 트렌치의 일부를 채우는 필드 절연막을 포함하고,
    상기 제1 핀형 패턴은 상기 필드 절연막과 접하는 하부와, 상기 필드 절연막과 비접촉하는 상부와, 상기 제1 핀형 패턴의 하부와 상기 제1 핀형 패턴의 상부 사이의 제1 경계선과, 상기 제1 경계선과 직교하고 상기 제1 핀형 패턴의 상부의 최상부와 만나는 제1 핀 중심선을 포함하고,
    상기 제1 핀 중심선을 기준으로, 상기 제1 핀형 패턴의 제1 측벽과 상기 제1 핀형 패턴의 제2 측벽은 비대칭이고,
    상기 제2 트렌치는 액티브 영역을 정의하는 반도체 장치.
  17. 서로 분리된 제1 액티브 영역과 제2 액티브 영역을 정의하는 제1 깊이의 제1 트렌치;
    상기 제1 액티브 영역 내에 제1 핀형 패턴을 정의하고, 상기 제1 깊이보다 얕은 제2 깊이의 제2 트렌치;
    상기 제2 액티브 영역 내에 제2 핀형 패턴 및 제3 핀형 패턴을 정의하고, 상기 제1 깊이보다 얕은 제3 깊이의 제3 트렌치; 및
    상기 제1 트렌치의 일부, 상기 제2 트렌치의 일부 및 상기 제3 트렌치의 일부를 채우는 필드 절연막을 포함하고,
    상기 제1 핀형 패턴은 상기 필드 절연막과 접하는 하부와, 상기 필드 절연막과 비접촉하는 상부와, 상기 제1 핀형 패턴의 하부와 상기 제1 핀형 패턴의 상부 사이의 제1 경계선과, 상기 제1 경계선과 직교하고 상기 제1 핀형 패턴의 상부의 최상부와 만나는 제1 핀 중심선을 포함하고,
    상기 제2 핀형 패턴은 상기 필드 절연막과 접하는 하부와, 상기 필드 절연막과 비접촉하는 상부와, 상기 제2 핀형 패턴의 하부와 상기 제2 핀형 패턴의 상부 사이의 제2 경계선과, 상기 제2 경계선과 직교하고 상기 제2 핀형 패턴의 상부의 최상부와 만나는 제2 핀 중심선을 포함하고,
    상기 제1 핀 중심선을 기준으로, 상기 제1 핀형 패턴의 제1 측벽과 상기 제1 핀형 패턴의 제2 측벽은 비대칭이고,
    상기 제2 핀 중심선을 기준으로, 상기 제2 핀형 패턴의 제3 측벽과 상기 제2 핀형 패턴의 제4 측벽은 비대칭인 반도체 장치.
  18. 제17 항에 있어서,
    상기 제3 핀형 패턴은 상기 필드 절연막과 접하는 하부와, 상기 필드 절연막과 비접촉하는 상부와, 상기 제3 핀형 패턴의 하부와 상기 제3 핀형 패턴의 상부 사이의 제3 경계선과, 상기 제3 경계선과 직교하고 상기 제3 핀형 패턴의 상부의 최상부와 만나는 제3 핀 중심선을 포함하고,
    상기 제3 핀 중심선을 기준으로, 상기 제3 핀형 패턴의 제5 측벽과 상기 제3 핀형 패턴의 제6 측벽은 비대칭인 반도체 장치.
  19. 제18 항에 있어서,
    상기 제2 핀형 패턴과 상기 제3 핀형 패턴은 서로 간에 최인접하고,
    상기 제2 핀형 패턴의 제4 측벽과 상기 제3 핀형 패턴의 제5 측벽은 상기 필드 절연막을 사이에 두고 서로 마주보고,
    상기 제2 핀 중심선과 상기 제3 핀 중심선 사이에, 상기 제2 핀 중심선 및 상기 제3 핀 중심선으로부터 동일 거리에 위치하는 필드 중심선이 정의되고,
    상기 필드 중심선을 기준으로, 상기 제2 핀형 패턴의 제4 측벽과 상기 제3 핀형 패턴의 제5 측벽은 대칭인 반도체 장치.
  20. 제17 항에 있어서,
    상기 제2 트렌치에 의해 정의되는 제4 핀형 패턴 및 제5 핀형 패턴을 더 포함하고,
    상기 제4 핀형 패턴은 제4 핀 중심선을 포함하고,
    상기 제4 핀 중심선을 기준으로, 상기 제4 핀형 패턴은 비대칭인 반도체 장치.
KR1020150007315A 2015-01-15 2015-01-15 반도체 장치 KR102284888B1 (ko)

Priority Applications (7)

Application Number Priority Date Filing Date Title
KR1020150007315A KR102284888B1 (ko) 2015-01-15 2015-01-15 반도체 장치
US14/983,904 US9601628B2 (en) 2015-01-15 2015-12-30 Semiconductor device having asymmetric fin-shaped pattern
CN201610028951.9A CN105826384B (zh) 2015-01-15 2016-01-15 具有非对称鳍形图案的半导体器件
CN201710605943.0A CN107359200B (zh) 2015-01-15 2016-01-15 具有非对称鳍形图案的半导体器件
US15/461,934 US10199377B2 (en) 2015-01-15 2017-03-17 Semiconductor device having asymmetric fin-shaped pattern
US16/233,301 US10692864B2 (en) 2015-01-15 2018-12-27 Semiconductor device having asymmetric fin-shaped pattern
US16/794,029 US10910373B2 (en) 2015-01-15 2020-02-18 Semiconductor device having asymmetric fin-shaped pattern

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150007315A KR102284888B1 (ko) 2015-01-15 2015-01-15 반도체 장치

Publications (2)

Publication Number Publication Date
KR20160088079A KR20160088079A (ko) 2016-07-25
KR102284888B1 true KR102284888B1 (ko) 2021-08-02

Family

ID=56408456

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150007315A KR102284888B1 (ko) 2015-01-15 2015-01-15 반도체 장치

Country Status (3)

Country Link
US (4) US9601628B2 (ko)
KR (1) KR102284888B1 (ko)
CN (2) CN107359200B (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102352155B1 (ko) * 2015-04-02 2022-01-17 삼성전자주식회사 반도체 소자 및 그 제조방법
KR102336787B1 (ko) * 2015-08-11 2021-12-07 삼성전자주식회사 반도체 장치
KR102558829B1 (ko) * 2016-06-13 2023-07-25 삼성전자주식회사 게이트 유전 구조체를 포함하는 반도체 소자
KR102552949B1 (ko) * 2016-09-02 2023-07-06 삼성전자주식회사 반도체 장치
US11171057B2 (en) * 2016-12-30 2021-11-09 Intel Corporation Semiconductor fin design to mitigate fin collapse
KR102330087B1 (ko) * 2017-04-03 2021-11-22 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102373630B1 (ko) * 2017-05-26 2022-03-11 삼성전자주식회사 반도체 장치
TWI750316B (zh) * 2018-02-09 2021-12-21 聯華電子股份有限公司 1-1強制性鰭狀堆疊反向器及形成強制性鰭狀堆疊反向器的方法
CN112309856B (zh) * 2019-07-24 2022-08-23 中芯国际集成电路制造（天津）有限公司 半导体结构的形成方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101562194A (zh) 2008-04-16 2009-10-21 索尼株式会社 半导体装置及其制造方法
US20130221448A1 (en) 2012-02-29 2013-08-29 Taiwan Semiconductor Manufacturing Company, Ltd. Fin profile structure and method of making same

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8852851B2 (en) * 2006-07-10 2014-10-07 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
US7745319B2 (en) 2006-08-22 2010-06-29 Micron Technology, Inc. System and method for fabricating a fin field effect transistor
JP4487266B2 (ja) 2006-08-30 2010-06-23 エルピーダメモリ株式会社 半導体装置
US7538391B2 (en) 2007-01-09 2009-05-26 International Business Machines Corporation Curved FINFETs
US7759179B2 (en) 2008-01-31 2010-07-20 International Business Machines Corporation Multi-gated, high-mobility, density improved devices
US8759943B2 (en) 2010-10-08 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor having notched fin structure and method of making the same
US8637135B2 (en) * 2009-11-18 2014-01-28 Taiwan Semiconductor Manufacturing Company, Ltd. Non-uniform semiconductor device active area pattern formation
US8541270B2 (en) 2011-10-07 2013-09-24 Taiwan Semiconductor Manufacturing Company, Ltd. Finlike structures and methods of making same
US20130200455A1 (en) * 2012-02-08 2013-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Dislocation smt for finfet device
US9559099B2 (en) 2012-03-01 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for FinFETs
KR101910128B1 (ko) * 2012-05-30 2018-10-23 에스케이하이닉스 주식회사 핀 구조를 갖는 반도체 장치 및 그 제조 방법
US9583398B2 (en) 2012-06-29 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit having FinFETS with different fin profiles
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
CN103811338B (zh) * 2012-11-08 2016-12-21 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法
US8765533B2 (en) 2012-12-04 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) channel profile engineering method and associated device
US8815659B2 (en) * 2012-12-17 2014-08-26 Globalfoundries Inc. Methods of forming a FinFET semiconductor device by performing an epitaxial growth process
US8895446B2 (en) * 2013-02-18 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Fin deformation modulation
US8853008B1 (en) 2013-03-14 2014-10-07 Intermolecular, Inc. Counter-doped low-power FinFET
US9129823B2 (en) 2013-03-15 2015-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon recess ETCH and epitaxial deposit for shallow trench isolation (STI)
US8853015B1 (en) * 2013-04-16 2014-10-07 United Microelectronics Corp. Method of forming a FinFET structure
CN104124157B (zh) * 2013-04-23 2016-12-28 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US8987793B2 (en) 2013-04-23 2015-03-24 Broadcom Corporation Fin-based field-effect transistor with split-gate structure
US9093532B2 (en) * 2013-06-21 2015-07-28 International Business Machines Corporation Overlapped III-V finFET with doped semiconductor extensions
CN104282562A (zh) * 2013-07-03 2015-01-14 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
US9590104B2 (en) * 2013-10-25 2017-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Gate device over strained fin structure
US9991285B2 (en) * 2013-10-30 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming FinFET device
US9613954B2 (en) * 2014-07-08 2017-04-04 International Business Machines Corporation Selective removal of semiconductor fins
US10504893B2 (en) * 2014-08-29 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device with protection layer
US9666716B2 (en) * 2014-12-15 2017-05-30 Sang U. Kim FinFET transistor
KR102274750B1 (ko) * 2015-01-27 2021-07-07 삼성전자주식회사 반도체 장치 제조 방법
KR102316119B1 (ko) * 2015-04-02 2021-10-21 삼성전자주식회사 반도체 장치
KR20160118523A (ko) * 2015-04-02 2016-10-12 삼성전자주식회사 반도체 장치
KR102460718B1 (ko) * 2015-05-28 2022-10-31 삼성전자주식회사 집적회로 소자

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101562194A (zh) 2008-04-16 2009-10-21 索尼株式会社 半导体装置及其制造方法
US20130221448A1 (en) 2012-02-29 2013-08-29 Taiwan Semiconductor Manufacturing Company, Ltd. Fin profile structure and method of making same
CN103296085A (zh) 2012-02-29 2013-09-11 台湾积体电路制造股份有限公司 鳍轮廓结构及其制造方法

Also Published As

Publication number Publication date
CN107359200B (zh) 2020-12-01
CN105826384B (zh) 2018-07-03
US20200185382A1 (en) 2020-06-11
CN105826384A (zh) 2016-08-03
US10910373B2 (en) 2021-02-02
US10199377B2 (en) 2019-02-05
US20190131300A1 (en) 2019-05-02
US10692864B2 (en) 2020-06-23
US20160211379A1 (en) 2016-07-21
KR20160088079A (ko) 2016-07-25
CN107359200A (zh) 2017-11-17
US9601628B2 (en) 2017-03-21
US20170194324A1 (en) 2017-07-06

Similar Documents

Publication Publication Date Title
KR102284888B1 (ko) 반도체 장치
US9431478B2 (en) Semiconductor device and method of fabricating the same
KR102384941B1 (ko) 반도체 장치
KR102083494B1 (ko) 나노와이어 트랜지스터를 포함하는 반도체 소자
KR102178828B1 (ko) 멀티 나노와이어 트랜지스터를 포함하는 반도체 소자
KR102343209B1 (ko) 반도체 장치 및 그 제조 방법
KR102202754B1 (ko) 반도체 장치
KR102448597B1 (ko) 반도체 장치
KR102291571B1 (ko) 반도체 장치 및 그 제조 방법
KR20170009667A (ko) 반도체 장치
US20150132908A1 (en) Method for fabricating semiconductor device
US20170263722A1 (en) Semiconductor device
KR102287406B1 (ko) 반도체 장치
KR102316119B1 (ko) 반도체 장치
US10522539B2 (en) Semiconductor devices and fabricating methods thereof
KR102336787B1 (ko) 반도체 장치
US9240409B2 (en) Semiconductor device and method for fabricating the same
KR102274734B1 (ko) 반도체 장치 및 그 제조 방법
KR102388364B1 (ko) 반도체 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant