KR102460718B1 - 집적회로 소자 - Google Patents

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Abstract

집적회로 소자는 제1 영역에서 기판으로부터 돌출되고 제1 도전형의 제1 채널 영역을 가지는 적어도 하나의 제1 핀형 활성 영역과, 제1 영역에서 적어도 하나의 제1 핀형 활성 영역의 양 측벽을 덮는 복수의 제1 소자분리막과, 제1 영역을 한정하기 위하여 기판 내부로 제1 소자분리막보다 더 깊은 레벨까지 연장되고, 복수의 제1 소자분리막의 일부와 접해 있는 제1 소자영역간 분리용 절연막과, 복수의 제1 소자분리막 및 제1 소자영역간 분리용 절연막 중 복수의 제1 소자분리막 내에만 형성되고, 제1 채널 영역에 제1 응력을 인가하도록 적어도 하나의 제1 핀형 활성 영역의 양 측벽을 따라 연장된 제1 스트레서 라이너를 포함한다.

Description

집적회로 소자 {Integrated circuit device}
본 발명의 기술적 사상은 집적회로 소자에 관한 것으로, 특히 핀 전계효과 트랜지스터를 포함하는 집적회로 소자에 관한 것이다.
전자 기술의 발달로 인해, 최근 반도체 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있다. 최근, 반도체 소자는 빠른 동작 속도뿐만 아니라, 동작에 관한 정확성도 요구되기 때문에, 반도체 소자에 포함되는 트랜지스터의 구조 최적화를 위한 다양한 연구가 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 도전형이 서로 다른 채널 영역들에서 각각 독립적으로 캐리어 이동도를 향상시킬 수 있는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 기판의 제1 영역에서 상기 기판으로부터 돌출되고 제1 도전형의 제1 채널 영역을 가지는 적어도 하나의 제1 핀형 활성 영역과, 상기 제1 영역에서 상기 적어도 하나의 제1 핀형 활성 영역의 양 측벽을 덮는 복수의 제1 소자분리막과, 상기 제1 영역을 한정하기 위하여 상기 기판 내부로 상기 제1 소자분리막보다 더 깊은 레벨까지 연장되고, 상기 복수의 제1 소자분리막의 일부와 접해 있는 제1 소자영역간 분리용 절연막과, 상기 복수의 제1 소자분리막 및 상기 제1 소자영역간 분리용 절연막 중 상기 복수의 제1 소자분리막 내에만 형성되고, 상기 제1 채널 영역에 제1 응력을 인가하도록 상기 적어도 하나의 제1 핀형 활성 영역의 양 측벽을 따라 연장된 제1 스트레서 라이너 (stressor liner)를 포함한다.
상기 복수의 제1 소자분리막 중 적어도 하나의 제1 소자분리막에서, 상기 제1 스트레서 라이너와 상기 제1 소자분리막의 저면과의 사이의 수직 최단 거리는 상기 제1 스트레서 라이너와 상기 제1 소자분리막의 측벽과의 수평 최단 거리보다 더 클 수 있다.
일부 실시예들에서, 상기 제1 스트레서 라이너는 상기 제1 소자영역간 분리용 절연막과 접할 수 있다. 다른 일부 실시예들에서, 상기 제1 스트레서 라이너는 상기 제1 소자영역간 분리용 절연막으로부터 이격될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자에서, 상기 제1 영역에는 상기 기판으로부터 상호 평행하게 연장되는 복수의 제1 핀형 활성 영역이 돌출되어 있고, 상기 복수의 제1 핀형 활성 영역 중 상기 제1 소자영역간 분리용 절연막으로부터 가장 가까운 외측 제1 핀형 활성 영역에서, 상기 제1 소자영역간 분리용 절연막에 대면하는 제1 측벽과 상기 제1 측벽의 반대측인 제2 측벽은 상호 비대칭 형상을 가질 수 있다.
일부 실시예들에서, 상기 복수의 제1 소자분리막 중 상기 제1 측벽을 덮는 외측 제1 소자분리막은 상기 제2 측벽을 덮는 내측 제1 소자분리막보다 상기 기판의 두께 방향으로 더 긴 형상을 가질 수 있다.
일부 실시예들에서, 상기 기판의 두께 방향에서, 상기 외측 제1 소자분리막에 포함된 제1 스트레서 라이너의 길이는 상기 내측 제1 소자분리막에 포함된 제1 스트레서 라이너의 길이와 다를 수 있다.
일부 실시예들에서, 상기 외측 제1 소자분리막에 포함된 제1 스트레서 라이너는 상기 제1 소자영역간 분리용 절연막과 접할 수 있다.
일부 실시예들에서, 상기 외측 제1 소자분리막에 포함된 제1 스트레서 라이너는 상기 제1 소자영역간 분리용 절연막으로부터 이격될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 상기 복수의 제1 소자분리막 중 적어도 하나의 제1 소자분리막은 서로 분리된 2 개의 제1 스트레서 라이너를 포함할 수 있다. 그리고, 상기 서로 분리된 2 개의 제1 스트레서 라이너는 상기 복수의 제1 핀형 활성 영역 중 서로 다른 제1 핀형 활성 영역의 측벽을 덮을 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 상기 기판의 제2 영역에서 상기 기판으로부터 돌출되고 제2 도전형의 제2 채널 영역을 가지는 적어도 하나의 제2 핀형 활성 영역과, 상기 제2 영역에서 상기 적어도 하나의 제2 핀형 활성 영역의 양 측벽을 덮는 복수의 제2 소자분리막과, 상기 제2 영역을 한정하기 위하여 상기 기판 내부로 상기 복수의 제2 소자분리막보다 더 깊은 레벨까지 연장되고, 상기 복수의 제2 소자분리막의 일부와 접해 있는 제2 소자영역간 분리용 절연막과, 상기 복수의 제2 소자분리막 및 상기 제2 소자영역간 분리용 절연막 중 상기 복수의 제2 소자분리막 내에만 형성되고, 상기 제2 채널 영역에 상기 제1 응력과 다른 제2 응력을 인가하도록 상기 적어도 하나의 제2 핀형 활성 영역의 양 측벽을 따라 연장된 제2 스트레서 라이너를 더 포함할 수 있다.
상기 제1 응력은 인장 응력 및 압축 응력 중에서 선택되는 어느 하나이고, 상기 제2 응력은 인장 응력 및 압축 응력 중에서 선택되는 나머지 다른 하나일 수 있다.
일부 실시예들에서, 상기 제1 스트레서 라이너 및 상기 제2 스트레서 라이너는 서로 동일한 물질로 이루어질 수 있다. 일부 실시예들에서, 상기 제1 스트레서 라이너 및 제2 스트레서 라이너는 각각 SiN (silicon nitride), SiON (silicon oxynitride), SiBN (silicon boronitride), SiC (silicon carbide), SiC:H, SiCN, SiCN:H, SiOCN, SiOCN:H, SiOC (silicon oxycarbide), SiO2 (silicon dioxide), 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다.
일부 실시예들에서, 상기 제1 스트레서 라이너의 두께와 상기 제2 스트레서 라이너의 두께는 서로 다를 수 있다. 다른 일부 실시예들에서, 상기 제1 스트레서 라이너의 두께와 상기 제2 스트레서 라이너의 두께는 동일할 수 있다.
일부 실시예들에서, 상기 제2 스트레서 라이너는 상기 제2 소자영역간 분리용 절연막으로부터 이격될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자에서, 상기 제2 영역에는 상기 기판으로부터 상호 평행하게 연장되는 복수의 제2 핀형 활성 영역이 돌출되어 있어 있을 수 있다. 그리고, 상기 복수의 제2 핀형 활성 영역 중 상기 제2 소자영역간 분리용 절연막으로부터 가장 가까운 외측 제2 핀형 활성 영역에서, 상기 제2 소자영역간 분리용 절연막에 대면하는 제3 측벽과 상기 제3 측벽의 반대측인 제4 측벽은 상호 비대칭 형상을 가질 수 있다.
일부 실시예들에서, 상기 복수의 제2 소자분리막 중 상기 제3 측벽을 덮는 외측 제2 소자분리막은 상기 제4 측벽을 덮는 내측 제2 소자분리막보다 상기 기판의 두께 방향으로 더 긴 형상을 가질 수 있다.
일부 실시예들에서, 상기 기판의 두께 방향에서, 상기 외측 제2 소자분리막에 포함된 제2 스트레서 라이너의 길이는 상기 내측 제2 소자분리막에 포함된 제2 스트레서 라이너의 길이와 다를 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 기판의 제1 영역에서 돌출되어 일직선상에 배치되고 제1 도전형의 제1 채널 영역을 가지는 한 쌍의 제1 핀형 활성 영역과, 상기 한 쌍의 제1 핀형 활성 영역의 하부에서 상기 한 쌍의 제1 핀형 활성 영역의 양 측벽을 덮는 저레벨 제1 소자분리막과, 상기 한 쌍의 제1 핀형 활성 영역의 사이를 가로지르는 고레벨 제1 소자분리막과, 상기 제1 영역을 한정하기 위하여 상기 기판 내부로 상기 제1 저레벨 소자분리막보다 더 깊은 레벨까지 연장되고, 상기 저레벨 제1 소자분리막의 일부와 접해 있는 제1 소자영역간 분리용 절연막과, 상기 저레벨 제1 소자분리막, 상기 고레벨 제1 소자분리막, 및 상기 제1 소자영역간 분리용 절연막 중 상기 저레벨 제1 소자분리막 내에만 형성되고, 상기 제1 채널 영역에 제1 응력을 인가하도록 상기 한 쌍의 제1 핀형 활성 영역의 양 측벽을 따라 연장된 제1 스트레서 라이너를 포함한다.
일부 실시예들에서, 상기 한 쌍의 제1 핀형 활성 영역 중 적어도 하나의 제1 핀형 활성 영역은 상기 제1 영역에 형성된 제1 트렌치에 의해 한정되고, 상기 저레벨 제1 소자분리막은 상기 제1 트렌치 내에서 상기 적어도 하나의 제1 핀형 활성 영역에 접하는 제1 절연 라이너와, 상기 제1 절연 라이너 위에서 상기 적어도 하나의 제1 핀형 활성 영역의 측벽을 따라 연장되는 상기 제1 스트레서 라이너와, 상기 제1 스트레서 라이너 위에서 상기 제1 트렌치를 채우는 제1 매립 절연막을 포함할 수 있다.
일부 실시예들에서, 상기 고레벨 제1 소자분리막은 상기 한 쌍의 제1 핀형 활성 영역의 사이에 있는 제1 핀 분리 영역에 형성되고, 상기 고레벨 제1 소자분리막은 상기 제1 핀 분리 영역 내에서 상기 한 쌍의 제1 핀형 활성 영역에 접하고 상기 제1 핀 분리 영역을 채우는 핀 분리 절연막으로 이루어질 수 있다.
일부 실시예들에서, 상기 저레벨 제1 소자분리막은 상기 한 쌍의 제1 핀형 활성 영역의 상면보다 더 낮은 레벨의 상면을 가지고, 상기 고레벨 제1 소자분리막은 상기 한 쌍의 제1 핀형 활성 영역의 상면보다 더 높은 레벨의 상면을 가질 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 상기 한 쌍의 제1 핀형 활성 영역 위에서 상기 한 쌍의 제1 핀형 활성 영역의 연장 방향에 교차하는 방향으로 연장되는 적어도 하나의 제1 노말 게이트와, 상기 고레벨 제1 소자분리막 위에서 상기 적어도 하나의 제1 노말 게이트와 평행하게 연장되는 제1 더미 게이트를 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 상기 한 쌍의 제1 핀형 활성 영역 위에서 상기 한 쌍의 제1 핀형 활성 영역의 연장 방향에 교차하는 방향으로 연장되는 적어도 하나의 제1 노말 게이트와, 상기 고레벨 제1 소자분리막 위에서 상기 적어도 하나의 제1 노말 게이트와 평행하게 연장되는 절연 라인을 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 상기 한 쌍의 제1 핀형 활성 영역 위에서 상기 한 쌍의 제1 핀형 활성 영역의 연장 방향에 교차하는 방향으로 연장되는 적어도 하나의 제1 노말 게이트를 포함하고, 상기 고레벨 제1 소자분리막은 상기 한 쌍의 제1 핀형 활성 영역의 사이에 있는 제1 핀 분리 영역을 채우면서 상기 적어도 하나의 제1 노말 게이트와 동일 레벨에서 상기 적어도 하나의 제1 노말 게이트와 평행하게 연장되는 핀 분리 절연막을 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 저레벨 제1 소자분리막에서, 상기 제1 스트레서 라이너와 상기 저레벨 제1 소자분리막의 저면과의 사이의 수직 최단 거리는 상기 제1 스트레서 라이너와 상기 저레벨 제1 소자분리막의 측벽과의 수평 최단 거리보다 더 클 수 있다.
일부 실시예들에서, 상기 제1 스트레서 라이너는 상기 제1 소자영역간 분리용 절연막과 접할 수 있다. 다른 일부 실시예들에서, 상기 제1 스트레서 라이너는 상기 제1 소자영역간 분리용 절연막으로부터 이격될 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 제1 스트레서 라이너는 제1 산화물 라이너를 사이에 두고 상기 한 쌍의 제1 핀형 활성 영역으로부터 이격될 수 있다. 그리고, 상기 제1 산화물 라이너는 상기 저레벨 제1 소자분리막의 측벽을 제공하는 제1 부분과 상기 저레벨 제1 소자분리막의 저면을 제공하는 제2 부분을 포함하고, 상기 제1 부분의 두께보다 상기 제2 부분의 두께가 더 클 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 상기 기판의 제2 영역에서 돌출되어 일직선상에 배치되고 제2 도전형의 제2 채널 영역을 가지는 한 쌍의 제2 핀형 활성 영역과, 상기 한 쌍의 제2 핀형 활성 영역의 하부에서 상기 한 쌍의 제2 핀형 활성 영역의 양 측벽을 덮는 저레벨 제2 소자분리막과, 상기 한 쌍의 제2 핀형 활성 영역의 사이를 가로지르는 고레벨 제2 소자분리막과, 상기 제2 영역을 한정하기 위하여 상기 기판 내부로 상기 제2 저레벨 소자분리막보다 더 깊은 레벨까지 연장되고, 상기 저레벨 제2 소자분리막의 일부와 접해 있는 제2 소자영역간 분리용 절연막과, 상기 저레벨 제2 소자분리막, 상기 고레벨 제2 소자분리막, 및 상기 제2 소자영역간 분리용 절연막 중 상기 저레벨 제2 소자분리막 내에만 형성되고, 상기 제2 채널 영역에 상기 제1 응력과 다른 제2 응력을 인가하도록 상기 한 쌍의 제2 핀형 활성 영역의 양 측벽을 따라 연장된 제2 스트레서 라이너를 더 포함할 수 있다.
일부 실시예들에서, 상기 제1 스트레서 라이너 및 상기 제2 스트레서 라이너는 서로 동일한 물질로 이루어지고, 서로 다른 두께를 가질 수 있다.
일부 실시예들에서, 상기 제2 스트레서 라이너는 제2 산화물 라이너를 사이에 두고 상기 한 쌍의 제2 핀형 활성 영역으로부터 이격되어 있다. 그리고, 상기 제2 산화물 라이너는 상기 저레벨 제2 소자분리막의 측벽을 제공하는 제1 부분과 상기 저레벨 제1 소자분리막의 저면을 제공하는 제2 부분을 포함하고, 상기 제1 부분의 두께보다 상기 제2 부분의 두께가 더 클 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자는 기판의 제1 영역에 형성된 제1 핀형 활성 영역과, 상기 기판의 제2 영역에 형성된 제2 핀형 활성 영역과, 상기 제1 핀형 활성 영역의 단축 방향의 양 측벽을 덮는 제1 소자분리막과, 상기 제1 핀형 활성 영역의 장축 방향의 양 측벽을 덮는 제1 핀 분리 절연막과, 상기 제2 핀형 활성 영역의 단축 방향의 양 측벽을 덮는 제2 소자분리막과, 상기 제2 핀형 활성 영역의 장축 방향의 양 측벽을 덮는 제2 핀 분리 절연막과, 상기 제1 영역과 상기 제2 영역과의 사이에 형성된 소자영역간 분리용 절연막과, 상기 제1 소자분리막, 상기 제1 핀 분리 절연막, 및 상기 소자영역간 분리용 절연막 중 상기 제1 소자분리막 내에만 형성된 제1 스트레서 라이너와, 상기 제2 소자분리막, 상기 제2 핀 분리 절연막, 및 상기 소자영역간 분리용 절연막 중 상기 제2 소자분리막 내에만 형성된 제2 스트레서 라이너를 포함한다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자에서, 상기 제1 스트레서 라이너 및 상기 제2 스트레서 라이너 중 적어도 하나는 상기 소자영역간 분리용 절연막과 접할 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자에서, 상기 제1 스트레서 라이너 및 상기 제2 스트레서 라이너 중 적어도 하나는 상기 소자영역간 분리용 절연막으로부터 이격될 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자에서, 상기 제1 스트레서 라이너는 상기 제1 핀형 활성 영역에 제1 응력을 인가하도록 상기 제1 핀형 활성 영역의 단축 방향의 양 측벽을 따라 연장될 수 있다. 그리고, 상기 제2 스트레서 라이너는 상기 제2 핀형 활성 영역에 상기 제1 응력과 다른 제2 응력을 인가하도록 상기 제2 핀형 활성 영역의 단축 방향의 양 측벽을 따라 연장될 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자에서, 상기 제1 스트레서 라이너의 두께와 상기 제2 스트레서 라이너의 두께는 서로 다를 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자에서, 상기 제1 소자분리막은 상기 제1 핀형 활성 영역의 상면보다 더 낮은 레벨의 상면을 가질 수 있다. 그리고, 상기 제1 핀 분리 절연막은 상기 제1 핀형 활성 영역의 상면과 같거나 더 높은 레벨의 상면을 가지고, 상기 제2 소자분리막은 상기 제2 핀형 활성 영역의 상면보다 더 낮은 레벨의 상면을 가지고, 상기 제2 핀 분리 절연막은 상기 제2 핀형 활성 영역의 상면과 같거나 더 높은 레벨의 상면을 가질 수 있다.
본 발명의 기술적 사상에 의한 집적회로 소자는 서로 다른 도전형의 채널 영역을 포함하는 제1 영역 및 제2 영역에서 서로 다른 적층 구조를 가지는 소자분리막을 포함한다. 또한, 도전형이 서로 다른 채널 영역들을 가지는 서로 다른 영역에서, 소자분리막 중 필요한 영역에 선택적으로 서로 다른 응력을 가지는 스트레서(stressor) 라이너를 형성함으로써 채널 영역들마다 캐리어 이동도를 독립적으로 향상시킬 수 있다.
도 1a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 평면 레이아웃 다이어그램이다.
도 1b는 도 1a의 X1 - X1' 선 및 X2 - X2' 선 단면도이다.
도 1c는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 집적회로 소자의 단면도이다.
도 2는 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 집적회로 소자의 단면도이다.
도 3은 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 집적회로 소자의 단면도이다.
도 4a는 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 집적회로 소자의 단면도이고, 도 4b는 도 4a에 예시한 복수의 제1 핀형 활성 영역을 확대하여 도시한 단면도이고, 도 4c는 도 4a에 예시한 복수의 제2 핀형 활성 영역을 확대하여 도시한 단면도이다.
도 4d는 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 집적회로 소자의 단면도이다.
도 5는 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 집적회로 소자의 단면도이다.
도 6은 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 집적회로 소자의 단면도이다.
도 7은 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 집적회로 소자의 단면도이다.
도 8a는 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 집적회로 소자의 단면도이다.
도 8b는 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 집적회로 소자의 단면도이다.
도 9는 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 집적회로 소자의 단면도이다.
도 10은 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 집적회로 소자의 단면도이다.
도 11a 내지 도 11e는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 도시한 도면들로서, 도 11a는 집적회로 소자의 주요 구성을 도시한 평면 레이아웃 다이어그램이고, 도 11b는 도 11a의 B - B' 선 단면도이고, 도 11c는 도 11a의 C - C' 선 단면도이고, 도 11d는 도 11a의 D - D' 선 단면도이고, 도 11e는 도 11a의 E - E' 선 단면도이다.
도 12a 및 도 12b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 단면도들이다.
도 13a 및 도 13b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 단면도들이다.
도 14는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 평면 레이아웃 다이어그램이다.
도 15a 및 도 15b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 단면도들이다.
도 16a 및 도 16b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 단면도들이다.
도 17a 내지 도 17c는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 도시한 도면들로서, 도 17a는 집적회로 소자의 평면 레이아웃 다이어그램이고, 도 17b는 도 17a의 B - B' 선 단면도이고, 도 17c는 도 17a의 C - C' 선 단면도이다.
도 18a 내지 도 18j는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 19a 내지 도 19c는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 집적회로 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 20은 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 소자의 블록 다이어그램이다.
도 21은 본 발명의 기술적 사상에 의한 메모리 모듈의 평면도이다.
도 22는 본 발명의 기술적 사상에 의한 실시예들에 따른 디스플레이 구동 집적회로 (display driver IC: DDI) 및 상기 DDI를 구비하는 디스플레이 장치의 개략적인 블록 다이어그램이다.
도 23은 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS 인버터의 회로도이다.
도 24는 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS SRAM 소자의 회로도이다.
도 25는 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS NAND 회로의 회로도이다.
도 26은 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템을 도시한 블록 다이어그램이다.
도 27은 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템의 블록 다이어그램이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다. 여기에 사용되는 모든 용어 "및/또는"은 언급된 구성 요소들의 각각 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 사용되는 용어 "기판"은 기판 그 자체, 또는 기판과 그 표면에 형성된 소정의 층 또는 막 등을 포함하는 적층 구조체를 의미할 수 있다. 또한, 본 명세서에서 "기판의 표면"이라 함은 기판 그 자체의 노출 표면, 또는 기판 위에 형성된 소정의 층 또는 막 등의 외측 표면을 의미할 수 있다.
도 1a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100)의 주요 구성을 도시한 평면 레이아웃 다이어그램이다.
도 1b는 도 1a의 X1 - X1' 선 및 X2 - X2' 선 단면도이다.
도 1a 및 도 1b를 참조하면, 집적회로 소자(100)는 제1 영역(I) 및 제2 영역(II)을 가지는 기판(110)을 포함한다.
상기 기판(110)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 일부 실시예들에서, 상기 기판(110)은 III-V 족 물질 및 IV 족 물질 중 적어도 하나로 이루어질 수 있다. 상기 III-V 족 물질은 적어도 하나의 III 족 원소와 적어도 하나의 V족 원소를 포함하는 2 원계, 3 원계, 또는 4 원계 화합물일 수 있다. 상기 III-V 족 물질은 III 족 원소로서 In, Ga 및 Al 중 적어도 하나의 원소와, V 족 원소로서 As, P 및 Sb 중 적어도 하나의 원소를 포함하는 화합물일 수 있다. 예를 들면, 상기 III-V 족 물질은 InP, InzGa1-zAs (0 ≤ z ≤ 1), 및 AlzGa1-zAs (0 ≤ z ≤ 1)로부터 선택될 수 있다. 상기 2 원계 화합물은, 예를 들면 InP, GaAs, InAs, InSb 및 GaSb 중 어느 하나일 수 있다. 상기 3 원계 화합물은 InGaP, InGaAs, AlInAs, InGaSb, GaAsSb 및 GaAsP 중 어느 하나일 수 있다. 상기 IV 족 물질은 Si 또는 Ge일 수 있다. 그러나, 본 발명의 기술적 사상에 의한 집적회로 소자에서 사용 가능한 III-V 족 물질 및 IV 족 물질이 상기 예시한 바에 한정되는 것은 아니다. 상기 III-V 족 물질과 Ge과 같은 IV 족 물질은 저전력, 고속 트랜지스터를 만들 수 있는 채널 재료로 이용될 수 있다. Si 기판에 비해 전자의 이동도가 높은 III-V 족 물질, 예를 들면 GaAs로 이루어지는 반도체 기판과, Si 기판에 비해 정공의 이동도가 높은 반도체 물질, 예를 들면 Ge로 이루어지는 반도체 기판을 이용하여 고성능 CMOS를 형성할 수 있다. 일부 실시예들에서, 상기 기판(110) 상에 MMOS 트랜지스터를 형성하는 경우, 상기 기판(110)은 위에서 예시한 III-V 족 물질들 중 어느 하나로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 기판(110) 상에 PMOS 트랜지스터를 형성하는 경우, 상기 기판(110)은 Ge로 이루어질 수 있다. 다른 예에서, 상기 기판(110)은 SOI (silicon on insulator) 구조를 가질 수 있다. 상기 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
상기 기판(110)의 제1 영역(I) 및 제2 영역(II)은 상기 기판(110)의 서로 다른 영역들을 지칭하는 것으로, 서로 다른 문턱 전압이 요구되는 영역들일 수 있다. 예를 들면, 상기 제1 영역(I)은 NMOS 영역이고, 상기 제2 영역(II)은 PMOS 영역일 수 있다.
상기 기판(110)의 제1 영역(I)으로부터 상기 기판(110)의 주면에 수직인 방향 (Z 방향)으로 복수의 제1 핀형 활성 영역(F1)이 돌출되어 있다. 상기 복수의 제1 핀형 활성 영역(F1)은 제1 도전형 채널 영역(CH1)을 가질 수 있다. 상기 복수의 제1 핀형 활성 영역(F1)은 각각 상기 제1 도전형 채널 영역(CH1)의 하부에서 양 측벽이 복수의 제1 소자분리막(120)으로 덮여 있다.
상기 기판(110)의 제2 영역(II)으로부터 상기 기판(110)의 주면에 수직인 방향 (Z 방향)으로 복수의 제2 핀형 활성 영역(F2)이 돌출되어 있다. 상기 복수의 제2 핀형 활성 영역(F2)은 제2 도전형 채널 영역(CH2)을 가질 수 있다. 상기 복수의 제2 핀형 활성 영역(F2)은 각각 상기 제2 도전형 채널 영역(CH2)의 하부에서 양 측벽이 복수의 제2 소자분리막(130)으로 덮여 있다.
도 1a 및 도 1b에는 제1 영역(I)에 4 개의 제1 핀형 활성 영역(F1)이 형성되고 제2 영역(II)에 4 개의 제2 핀형 활성 영역(F2)이 형성된 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 제1 영역(I) 및 제2 영역(II)에서 각각 1 개 내지 3 개, 또는 5 개 이상의 핀형 활성 영역이 형성될 수도 있다. 또한, 도 1b에는 상기 복수의 제1 핀형 활성 영역(F1) 및 복수의 제2 핀형 활성 영역(F2)이 각각 기판(110)의 주면에 수직인 방향 (Z 방향)으로 연장되는 중심선을 기준으로 그 양 측벽의 프로파일이 대략 대칭 형상을 가지도록 형성된 경우를 예시하였다. 그러나, 본 발명의 기술적 사상은 예시한 바에 한정되지 않으며, 다양한 형상을 가지는 복수의 제1 핀형 활성 영역(F1) 및 복수의 제2 핀형 활성 영역(F2)을 포함할 수 있다.
상기 제1 소자분리막(120)과 상기 제2 소자분리막(130)은 서로 다른 적층 구조를 가진다.
상기 제1 소자분리막(120)은 상기 제1 핀형 활성 영역(F1)을 한정하는 제1 트렌치(T1)의 적어도 일부를 채우도록 형성될 수 있다. 상기 제1 소자분리막(120)은 상기 제1 트렌치(T1)의 내벽으로부터 차례로 적층된 제1 절연 라이너(122), 제1 스트레서 라이너 (stressor liner)(124), 및 제1 매립 절연막(126)을 포함할 수 있다. 상기 제1 절연 라이너(122)는 상기 제1 핀형 활성 영역(F1)의 측벽에 접하도록 형성될 수 있다. 상기 제1 스트레서 라이너(124)는 상기 제1 절연 라이너(122)를 사이에 두고 상기 제1 핀형 활성 영역(F1)의 양 측벽을 따라 연장되도록 형성될 수 있다. 상기 제1 매립 절연막(126)은 상기 제1 스트레서 라이너(124) 위에서 상기 제1 트렌치(T1) 내부를 채울 수 있다.
상기 제1 절연 라이너(122)는 제1 산화막으로 이루어질 수 있다. 예를 들면, 상기 제1 절연 라이너(122)는 자연산화막으로 이루어질 수 있다. 일부 실시예들에서, 상기 제1 절연 라이너(122)를 구성하는 제1 산화막은 상기 제1 핀형 활성 영역(F1)의 표면을 열산화시키는 공정을 수행하여 얻어질 수 있다. 일부 실시예들에서, 상기 제1 절연 라이너(122)는 약 10 ∼ 100 Å의 두께를 가질 수 있다.
상기 제1 스트레서 라이너(124)는 상기 제1 도전형 채널 영역(CH1)에 제1 응력을 인가하는 물질로 형성될 수 있다. 상기 제1 스트레서 라이너(124)는 상기 제1 핀형 활성 영역(F1)의 제1 도전형 채널 영역(CH1)에 제1 응력을 도입함으로써 상기 제1 도전형 채널 영역(CH1)에서의 캐리어 이동도를 개선하는 역할을 할 수 있다. 일부 실시예들에서, 상기 제1 도전형 채널 영역(CH1)이 N 형 채널 영역인 경우 상기 제1 스트레서 라이너(124)는 상기 제1 도전형 채널 영역(CH1)에 인장 응력을 인가하는 물질로 이루어질 수 있다. 예를 들면, 상기 제1 스트레서 라이너(124)는 SiN (silicon nitride), SiON (silicon oxynitride), SiBN (silicon boronitride), SiC (silicon carbide), SiC:H, SiCN, SiCN:H, SiOCN, SiOCN:H, SiOC (silicon oxycarbide), SiO2 (silicon dioxide), 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 제1 스트레서 라이너(124)는 약 10 ∼ 100 Å의 두께를 가질 수 있다.
상기 제1 매립 절연막(126)은 제2 산화막으로 이루어질 수 있다. 상기 제1 산화막 및 상기 제2 산화막은 서로 다른 방법으로 얻어지는 산화막일 수 있다. 일부 실시예들에서, 상기 제1 매립 절연막(126)을 구성하는 제2 산화막은 증착 공정 또는 코팅 공정에 의해 형성된 막으로 이루어질 수 있다. 일부 실시예들에서, 상기 제1 매립 절연막(126)은 FCVD (flowable chemical vapor deposition) 공정 또는 스핀 코팅 (spin coating) 공정에 의해 형성된 산화막으로 이루어질 수 있다. 예를 들면, 상기 제1 매립 절연막(126)은 FSG (fluoride silicate glass), USG (undoped silicate glass), BPSG (boro-phospho-silicate glass), PSG (phospho-silicate glass), FOX (flowable oxide), PE-TEOS (plasma enhanced tetra-ethyl-ortho-silicate), 또는 TOSZ (tonen silazene)로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
상기 복수의 제2 소자분리막(130)은 상기 제2 핀형 활성 영역(F2)을 한정하는 제2 트렌치(T2)의 적어도 일부를 채우도록 형성될 수 있다. 상기 복수의 제2 소자분리막(130)은 상기 제2 트렌치(T2)의 내벽으로부터 차례로 적층된 제2 절연 라이너(132), 제2 스트레서 라이너(134), 및 제2 매립 절연막(136)을 포함할 수 있다.
상기 제2 절연 라이너(132)는 상기 제2 핀형 활성 영역(F2)의 측벽에 접하도록 형성될 수 있다. 상기 제2 스트레서 라이너(134)는 상기 제2 절연 라이너(132)를 사이에 두고 상기 제2 핀형 활성 영역(F2)의 측벽을 덮도록 형성될 수 있다. 상기 제2 매립 절연막(136)은 상기 제2 절연 라이너(132) 및 상기 제2 스트레서 라이너(134)를 사이에 두고 상기 제2 핀형 활성 영역(F2)의 측벽을 덮도록 형성될 수 있다.
상기 제2 절연 라이너(132)는 제3 산화막으로 이루어질 수 있다. 예를 들면, 상기 제2 절연 라이너(132)는 자연산화막으로 이루어질 수 있다. 상기 제2 절연 라이너(132)는 상기 제2 핀형 활성 영역(F2)의 표면을 산화시키는 공정을 수행하여 얻어질 수 있다. 예를 들면, 상기 제2 절연 라이너(132)는 열 산화 공정을 이용하여 형성된 산화막으로 이루어질 수 있다. 일부 실시예들에서, 상기 제2 절연 라이너(132)를 구성하는 상기 제3 산화막은 상기 제1 절연 라이너(122)를 구성하는 제1 산화막과 동일한 공정에 의해 형성된 동일한 물질막으로 이루어질 수 있다. 일부 실시예들에서, 상기 제2 절연 라이너(132)는 약 10 ∼ 100 Å의 두께를 가질 수 있다.
상기 제2 스트레서 라이너(134)는 상기 제2 도전형 채널 영역(CH2)에 상기 제1 응력과 다른 제2 응력을 인가하는 물질로 형성될 수 있다. 상기 제2 스트레서 라이너(134)는 상기 제2 핀형 활성 영역(F2)의 제2 도전형 채널 영역(CH2)에 제2 응력을 도입함으로써 상기 제2 도전형 채널 영역(CH2)에서의 캐리어 이동도를 개선하는 역할을 할 수 있다. 일부 실시예들에서, 상기 제2 도전형 채널 영역(CH2)이 P 형 채널 영역인 경우 상기 제2 스트레서 라이너(134)는 상기 제2 도전형 채널 영역(CH2)에 압축 응력을 인가하는 물질로 이루어질 수 있다. 예를 들면, 상기 제2 스트레서 라이너(134)는 SiN, SiON, SiBN, SiC, SiC:H, SiCN, SiCN:H, SiOCN, SiOCN:H, SiOC, SiO2, 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 제2 스트레서 라이너(134)는 상기 제1 스트레서 라이너(124)와 동일 물질로 이루어지되, 인접해 있는 채널 영역에 서로 다른 응력을 인가하는 물질로 구성될 수 있다. 상기 제1 스트레서 라이너(124) 및 제2 스트레서 라이너(134)는 서로 동일한 두께를 가질 수도 있고 서로 다른 두께를 가질 수도 있다. 상기 제1 스트레서 라이너(124) 및 제2 스트레서 라이너(134)는 각각 서로 다른 공정을 통해 형성된 막으로 이루어질 수 있다. 일부 실시예들에서, 상기 제2 스트레서 라이너(134)는 약 10 ∼ 100 Å의 두께를 가질 수 있다.
상기 제2 매립 절연막(136)은 제4 산화막으로 이루어질 수 있다. 상기 제2 매립 절연막(136)은 증착 공정 또는 코팅 공정에 의해 형성된 막으로 이루어질 수 있다. 일부 실시예들에서, 상기 제2 매립 절연막(136)은 FCVD 공정 또는 스핀 코팅 공정에 의해 형성된 산화막으로 이루어질 수 있다. 예를 들면, 상기 제2 매립 절연막(136)은 FSG, USG, BPSG, PSG, FOX, PE-TEOS, 또는 TOSZ로 이루어질 수 있다. 일부 실시예들에서, 상기 제2 매립 절연막(136)을 구성하는 제4 산화막은 상기 제1 매립 절연막(126)을 구성하는 제2 산화막과 동일한 공정에 의해 형성된 동일한 물질막으로 이루어질 수 있다.
상기 기판(110)의 제1 영역(I) 상에서 상기 복수의 제1 핀형 활성 영역(F1) 및 상기 제1 소자분리막(120) 위에는 상기 복수의 제1 핀형 활성 영역(F1) 각각의 양 측벽 및 상면을 덮는 제1 게이트 절연막(142) 및 제1 게이트(152)가 형성되어 있다. 상기 제1 게이트 절연막(142) 및 상기 제1 게이트(152)는 상기 복수의 제1 핀형 활성 영역(F1)의 연장 방향 (X 방향)에 교차하는 방향 (Y 방향)으로 연장될 수 있다.
상기 기판(110)의 제1 영역(I) 및 제2 영역(II)에는 제1 트렌치(T1) 및 제2 트렌치(T2) 각각의 깊이보다 더 큰 깊이를 가지는 제1 딥 트렌치(DT1) 및 제2 딥 트렌치(DT2)가 형성될 수 있다. 일부 실시예들에서, 상기 제1 딥 트렌치(DT1) 및 제2 딥 트렌치(DT2)는 상기 제1 영역(I) 및 상기 제2 영역(II) 각각의 에지 영역, 또는 상기 제1 영역(I)과 상기 제2 영역(II)과의 사이의 영역에 형성될 수 있다.
상기 제1 딥 트렌치(DT1)의 내부는 제1 소자영역간 분리용 절연막(112)으로 채워질 수 있다. 상기 제2 딥 트렌치(DT2) 내부는 제2 소자영역간 분리용 절연막(114)으로 채워질 수 있다.
상기 제1 소자영역간 분리용 절연막(112)은 제1 영역(I)을 한정하기 위하여 기판(110) 내부로 상기 복수의 제1 소자분리막(120)보다 더 깊은 레벨까지 연장될 수 있다. 상기 제1 소자영역간 분리용 절연막(112)은 복수의 제1 소자분리막(120)의 일부와 접해 있을 수 있다.
상기 제2 소자영역간 분리용 절연막(114)은 제2 영역(II)을 한정하기 위하여 기판(110) 내부로 상기 복수의 제2 소자분리막(130)보다 더 깊은 레벨까지 연장될 수 있다. 상기 제2 소자영역간 분리용 절연막(114)은 복수의 제2 소자분리막(130)의 일부와 접해 있을 수 있다.
또한, 도 1b에 예시한 바와 같이, 제1 영역(I)에서 상기 제1 스트레서 라이너(124)는 상기 제1 소자영역간 분리용 절연막(112)과 직접 접할 수 있다. 그리고, 제2 영역(II)에서 상기 제2 스트레서 라이너(134)는 상기 제2 소자영역간 분리용 절연막(114)과 직접 접할 수 있다.
상기 제1 소자영역간 분리용 절연막(112) 및 제2 소자영역간 분리용 절연막(114)은 제5 산화막으로 이루어질 수 있다. 일부 실시예들에서, 상기 제5 산화막은 코팅 공정 또는 증착 공정에 의해 형성된 막으로서, 상기 제1 및 제2 소자분리막(120, 130)을 구성하는 제1 및 제2 매립 절연막(126, 136)과는 다른 물질로 이루어질 수 있다. 예를 들면, 상기 제1 및 제2 매립 절연막(126, 136)을 구성하는 제2 및 제4 산화막은 각각 FSG로 이루어지고, 상기 소자영역간 분리용 절연막(112)을 구성하는 제5 산화막은 USG로 이루어질 수 있다.
상기 기판(110)의 제2 영역(II) 상에서 상기 복수의 제2 핀형 활성 영역(F2) 및 상기 복수의 제2 소자분리막(130) 위에는 상기 복수의 제2 핀형 활성 영역(F2) 각각의 양 측벽 및 상면을 덮는 제2 게이트 절연막(144) 및 제2 게이트(154)가 형성되어 있다. 상기 제2 게이트 절연막(144) 및 상기 제2 게이트(154)는 상기 복수의 제2 핀형 활성 영역(F2)의 연장 방향 (X 방향)에 교차하는 방향 (Y 방향)으로 연장될 수 있다.
상기 제1 및 제2 게이트 절연막(142, 144)은 각각 상기 제1 및 게2 게이트(152, 154)의 저면 및 양 측벽을 덮도록 형성될 수 있다.
상기 제1 및 제2 게이트 절연막(142, 144)은 각각 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 상기 제1 및 제2 게이트 절연막(142, 144)은 약 10 내지 25의 유전 상수를 가질 수 있다. 상기 고유전막은 하프늄 산화물 (hafnium oxide), 하프늄 산질화물 (hafnium oxynitride), 하프늄 실리콘 산화물 (hafnium silicon oxide), 란타늄 산화물 (lanthanum oxide), 란타늄 알루미늄 산화물 (lanthanum aluminum oxide), 지르코늄 산화물 (zirconium oxide), 지르코늄 실리콘 산화물 (zirconium silicon oxide), 탄탈륨 산화물 (tantalum oxide), 티타늄 산화물 (titanium oxide), 바륨 스트론튬 티타늄 산화물 (barium strontium titanium oxide), 바륨 티타늄 산화물 (barium titanium oxide), 스트론튬 티타늄 산화물 (strontium titanium oxide), 이트륨 산화물 (yttrium oxide), 알루미늄 산화물 (aluminum oxide), 납 스칸듐 탄탈륨 산화물 (lead scandium tantalum oxide), 및 납 아연 니오브산염 (lead zinc niobate), 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있으나, 상기 고유전막을 구성하는 물질이 상기 예시된 바에 한정되는 것은 아니다. 상기 제1 및 제2 게이트 절연막(142, 144)은 ALD (atomic layer deposition), CVD (chemical vapor deposition), 또는 PVD (physical vapor deposition) 공정에 의해 형성될 수 있다. 일부 실시예들에서, 상기 제1 게이트 절연막(142) 및 제2 게이트 절연막(144)은 서로 동일한 구조를 가질 수 있다. 다른 일부 실시예들에서, 상기 제1 게이트 절연막(142) 및 제2 게이트 절연막(144)은 서로 다른 구조를 가질 수 있다.
상기 제1 및 제2 게이트(152, 154)는 각각 일함수 조절용 금속 함유층과, 상기 일함수 조절용 금속 함유층의 상부에 형성된 공간을 채우는 갭필용 금속 함유층을 포함할 수 있다. 일부 실시예들에서, 상기 제1 및 제2 게이트(152, 154)는 각각 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필 (gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다. 상기 금속 질화물층 및 금속층은 각각 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 금속 질화물층 및 금속층은 각각 ALD, MOALD (metal organic ALD), 또는 MOCVD (metal organic CVD) 공정에 의해 형성될 수 있다. 상기 도전성 캡핑층은 상기 금속층의 표면이 산화되는 것을 방지하는 보호막 역할을 할 수 있다. 또한, 상기 도전성 캡핑층은 상기 금속층 위에 다른 도전층이 증착될 때 증착을 용이하게 하기 위한 접착층 (wetting layer) 역할을 할 수 있다. 상기 도전성 캡핑층은 금속 질화물, 예를 들면 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 갭필 금속막은 상기 도전성 캡핑층 위에 연장될 수 있다. 상기 갭필 금속막은 W 막으로 이루어질 수 있다. 상기 갭필 금속막은 ALD, CVD, 또는 PVD 공정에 의해 형성될 수 있다. 상기 갭필 금속막은 상기 도전성 캡핑층의 상면에서의 단차부에 의해 형성되는 리세스 공간을 보이드 (void) 없이 매립할 수 있다. 일부 실시예들에서, 상기 제1 게이트(152) 및 상기 제2 게이트(154)는 서로 다른 구성을 가질 수 있다.
상기 기판(110)의 제1 영역(I) 상에서, 상기 제1 핀형 활성 영역(F1) 중 상기 제1 게이트(152)의 양 측에는 제1 소스/드레인 영역(162)이 형성되어 있다. 상기 기판(110)의 제2 영역(II) 상에서, 상기 제2 핀형 활성 영역(F2) 중 상기 제2 게이트(154)의 양 측에는 제2 소스/드레인 영역(164)이 형성되어 있다.
도시하지는 않았으나, 상기 제1 및 제2 소스/드레인 영역(162, 164)은 각각 상기 제1 및 제2 핀형 활성 영역(F1, F2)으로부터 에피텍셜 성장된 반도체층을 포함할 수 있다. 상기 제1 및 제2 소스/드레인 영역(162, 164)은 각각 에피텍셜 성장된 복수의 SiGe층을 포함하는 임베디드 SiGe 구조, 에피텍셜 성장된 Si 층, 또는 에피텍셜 성장된 SiC 층으로 이루어질 수 있다. 상기 제1 소스/드레인 영역(162) 및 상기 제2 소스/드레인 영역(164)은 서로 다른 구성을 가질 수 있다.
도 1c는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 집적회로 소자(100A)의 단면도로서, 도 1a의 X1 - X1' 선 및 X2 - X2' 선 단면에 대응하는 단면도이다. 도 1c에 있어서, 도 1a 및 도 1b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 1c에 예시한 집적회로 소자(100A)는 제1 영역(I)에서 복수의 제1 핀형 활성 영역(F1)의 제1 도전형 채널 영역(CH1)과 제1 게이트 절연막(142)과의 사이에 제1 인터페이스막(interfacial layer)(IF1)이 개재되어 있고, 제2 영역(II)에서 복수의 제2 핀형 활성 영역(F2)의 제2 도전형 채널 영역(CH2)과 제2 게이트 절연막(144)과의 사이에 제2 인터페이스막(IF2)이 개재되어 있는 것을 제외하고 도 1b에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다.
일부 실시예들에서, 상기 제1 인터페이스막(IF1) 및 제2 인터페이스막(IF2)은 각각 복수의 제1 핀형 활성 영역(F1) 및 복수의 제2 핀형 활성 영역(F2)의 표면을 산화시켜 얻어질 수 있다.
상기 제1 인터페이스막(IF1)은 복수의 제1 핀형 활성 영역(F1)에 접해 있고, 상기 제2 인터페이스막(IF2)은 복수의 제2 핀형 활성 영역(F2)에 접해 있을 수 있다. 상기 제1 인터페이스막(IF1)은 복수의 제1 핀형 활성 영역(F1)과 제1 게이트 절연막(142)과의 사이의 계면 결함을 치유하는 역할을 할 수 있다. 상기 제2 인터페이스막(IF2)은 복수의 제2 핀형 활성 영역(F2)과 제2 게이트 절연막(144)과의 사이의 계면 결함을 치유하는 역할을 할 수 있다.
일부 실시예들에서, 상기 제1 인터페이스막(IF1) 및 제2 인터페이스막(IF2)은 유전율이 약 9 이하인 저유전 물질층, 예를 들면 실리콘 산화막, 실리콘 산질화막, 또는 이들의 조합으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 제1 인터페이스막(IF1) 및 제2 인터페이스막(IF2)은 실리케이트, 실리케이트와 실리콘 산화막과의 조합, 또는 실리케이트와 실리콘 산질화막과의 조합으로 이루어질 수 있다.
일부 실시예들에서, 상기 제1 인터페이스막(IF1) 및 제2 인터페이스막(IF2)은 각각 약 5 ∼ 20 Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다.
도 1a 내지 도 1c를 참조하여 설명한 집적회로 소자(100, 100A)에서, 제1 영역(I)에 형성된 복수의 제1 소자분리막(120)에는 제1 핀형 활성 영역(F1)의 제1 도전형 채널 영역(CH1)에 제1 응력을 인가하도록 상기 제1 핀형 활성 영역(F1)의 양 측벽을 따라 연장된 제1 스트레서 라이너(124)가 포함되어 있고, 제2 영역(II)에 형성된 복수의 제2 소자분리막(130)에는 제2 핀형 활성 영역(F2)의 제2 도전형 채널 영역(CH2)에 상기 제1 응력과 다른 제2 응력을 인가하도록 상기 제2 핀형 활성 영역(F2)의 양 측벽을 따라 연장된 제2 스트레서 라이너(134)가 포함되어 있다. 이에 따라, 상기 제1 핀형 활성 영역(F1)의 제1 도전형 채널 영역(CH1) 및 제2 핀형 활성 영역(F2)의 제2 도전형 채널 영역(CH2)에서 각각의 캐리어 이동도를 독립적으로 향상시킬 수 있는 응력이 인가됨으로써, 제1 영역(I) 및 제2 영역(II)에 형성되는 트랜지스터들의 퍼포먼스가 향상될 수 있다.
도 2는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 집적회로 소자(100B)의 단면도로서, 도 1a의 X1 - X1' 선 및 X2 - X2' 선 단면에 대응하는 단면도이다. 도 2에 있어서, 도 1a 및 도 1b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 2를 참조하면, 제1 영역(I)에서 복수의 제1 핀형 활성 영역(F1)은 각각 제1 도전형 채널 영역(CH1)의 하부에서 양 측벽이 복수의 제1 소자분리막(120A)으로 덮여 있다. 제2 영역(II)에서 복수의 제2 핀형 활성 영역(F2)은 각각 제2 도전형 채널 영역(CH2)의 하부에서 양 측벽이 복수의 제2 소자분리막(130A)으로 덮여 있다.
상기 복수의 제1 소자분리막(120A)은 제1 트렌치(T1)의 내벽으로부터 차례로 적층된 제1 절연 라이너(122), 제1 스트레서 라이너(124A), 및 제1 매립 절연막(126)을 포함할 수 있다.
상기 복수의 제2 소자분리막(130A)은 제2 트렌치(T2)의 내벽으로부터 차례로 적층된 제2 절연 라이너(132), 제2 스트레서 라이너(134A), 및 제2 매립 절연막(136)을 포함할 수 있다.
상기 제1 소자분리막(120A)에 포함된 제1 스트레서 라이너(124A)의 두께는 상기 제2 소자분리막(130A)에 포함된 제2 스트레서 라이너(134A)의 두께보다 더 작을 수 있다. 예를 들면, 상기 제1 스트레서 라이너(124A)는 약 10 ∼ 40 Å의 두께를 가지고, 상기 제2 스트레서 라이너(134A)는 약 50 ∼ 100 Å의 두께를 가질 수 있으나, 상기 제1 스트레서 라이너(124A) 및 제2 스트레서 라이너(134A)의 두께가 상기 예시한 바에 한정되는 것은 아니다.
일부 실시예들에서, 상기 제1 스트레서 라이너(124A)와 상기 제2 스트레서 라이너(134A)는 서로 동일한 물질로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 제1 스트레서 라이너(124A)와 상기 제2 스트레서 라이너(134A)는 서로 다른 물질로 이루어질 수 있다. 상기 제1 스트레서 라이너(124A) 및 제2 스트레서 라이너(134A)에 대한 보다 상세한 사항은 도 1a 및 도 1b를 참조하여 제1 스트레서 라이너(124) 및 제2 스트레서 라이너(134)에 대하여 설명한 바와 대체로 동일하다.
도 2에는 도시하지 않았으나, 도 1c에 예시한 집적회로 소자(100A)와 유사하게, 집적회로 소자(100B)는 제1 영역(I)에서 복수의 제1 핀형 활성 영역(F1)과 제1 게이트 절연막(142)과의 사이에 개재된 제1 인터페이스막(IF1)과, 제2 영역(II)에서 복수의 제2 핀형 활성 영역(F2)과 제2 게이트 절연막(144)과의 사이에 개재된 제2 인터페이스막(IF2)을 더 포함할 수 있다.
도 3은 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 집적회로 소자(100C)의 단면도로서, 도 1a의 X1 - X1' 선 및 X2 - X2' 선 단면에 대응하는 단면도이다. 도 3에 있어서, 도 1a 및 도 1b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 3을 참조하면, 제1 영역(I)에서 복수의 제1 핀형 활성 영역(F1)은 각각 제1 도전형 채널 영역(CH1)의 하부에서 양 측벽이 복수의 제1 소자분리막(120B)으로 덮여 있다. 제2 영역(II)에서 복수의 제2 핀형 활성 영역(F2)은 각각 제2 도전형 채널 영역(CH2)의 하부에서 양 측벽이 복수의 제2 소자분리막(130B)으로 덮여 있다.
상기 복수의 제1 소자분리막(120B)은 제1 트렌치(T1)의 내벽으로부터 차례로 적층된 제1 절연 라이너(122), 제1 스트레서 라이너(124B), 및 제1 매립 절연막(126)을 포함할 수 있다.
상기 복수의 제2 소자분리막(130B)은 제2 트렌치(T2)의 내벽으로부터 차례로 적층된 제2 절연 라이너(132), 제2 스트레서 라이너(134B), 및 제2 매립 절연막(136)을 포함할 수 있다.
상기 제1 소자분리막(120B)에 포함된 제1 스트레서 라이너(124B)의 두께는 상기 제2 소자분리막(130B)에 포함된 제2 스트레서 라이너(134B)의 두께보다 더 클 수 있다. 예를 들면, 상기 제1 스트레서 라이너(124B)는 약 50 ∼ 100 Å의 두께를 가지고, 상기 제2 스트레서 라이너(134B)는 약 10 ∼ 40 Å의 두께를 가질 수 있으나, 상기 제1 스트레서 라이너(124B) 및 제2 스트레서 라이너(134B)의 두께가 상기 예시한 바에 한정되는 것은 아니다.
일부 실시예들에서, 상기 제1 스트레서 라이너(124B)와 상기 제2 스트레서 라이너(134B)는 서로 동일한 물질로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 제1 스트레서 라이너(124B)와 상기 제2 스트레서 라이너(134B)는 서로 다른 물질로 이루어질 수 있다. 상기 제1 스트레서 라이너(124B) 및 제2 스트레서 라이너(134B)에 대한 보다 상세한 사항은 도 1a 및 도 1b를 참조하여 제1 스트레서 라이너(124) 및 제2 스트레서 라이너(134)에 대하여 설명한 바와 대체로 동일하다.
도 3에는 도시하지 않았으나, 도 1c에 예시한 집적회로 소자(100A)와 유사하게, 집적회로 소자(100C)는 제1 영역(I)에서 복수의 제1 핀형 활성 영역(F1)과 제1 게이트 절연막(142)과의 사이에 개재된 제1 인터페이스막(IF1)과, 제2 영역(II)에서 복수의 제2 핀형 활성 영역(F2)과 제2 게이트 절연막(144)과의 사이에 개재된 제2 인터페이스막(IF2)을 더 포함할 수 있다.
도 4a는 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 집적회로 소자(200)의 단면도로서, 도 1a의 X1 - X1' 선 및 X2 - X2' 선 단면에 대응하는 단면도이다. 도 4a에 있어서, 도 1a 및 도 1b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 4a를 참조하면, 제1 영역(I)에는 기판(110)의 주면에 수직인 방향 (Z 방향)으로 복수의 제1 핀형 활성 영역(F1)이 돌출되어 있다. 상기 복수의 제1 핀형 활성 영역(F1)은 상호 평행하게 연장된다.
상기 복수의 제1 핀형 활성 영역(F1)은 제1 소자영역간 분리용 절연막(112)으로부터 가장 가까운 외측 제1 핀형 활성 영역(F1e)과, 상기 외측 핀형 활성 영역(F1e)을 사이에 두고 제1 소자영역간 분리용 절연막(112)으로부터 이격된 내측 제1 핀형 활성 영역(F1i)을 포함한다.
도 4b는 도 4a에 예시한 복수의 제1 핀형 활성 영역(F1)을 확대하여 도시한 단면도이다.
도 4a 및 도 4b를 참조하면, 상기 외측 제1 핀형 활성 영역(F1e)에서, 제1 소자영역간 분리용 절연막(112)에 대면하는 제1 측벽(S1)과 상기 제1 측벽(S1)의 반대측인 제2 측벽(S2)은 기판(110)의 주면에 수직인 방향 (Z 방향)으로 연장되는 중심 축을 기준으로 상호 비대칭 형상을 가진다.
도 4a에 예시한 바와 같이, 제1 영역(I)에서 복수의 제1 소자분리막(220)은 상기 내측 제1 핀형 활성 영역(F1i)의 양 측벽과, 상기 외측 제1 핀형 활성 영역(F1e)의 제2 측벽(S2)을 덮는 내측 제1 소자분리막(220I)과, 상기 외측 제1 핀형 활성 영역(F1e)의 제1 측벽(S1)을 덮는 외측 제1 소자분리막(220E)을 포함한다.
상기 복수의 제1 소자분리막(220) 중 상기 제1 측벽(S1)을 덮는 외측 제1 소자분리막(220E)은 상기 제2 측벽(S2)을 덮는 내측 제1 소자분리막(220I)보다 기판(110)의 두께 방향 (Z 방향)으로 더 긴 형상을 가진다.
상기 기판(110)의 두께 방향 (Z 방향)에서, 상기 외측 제1 소자분리막(220E)에 포함된 제1 절연 라이너(222), 제1 스트레서 라이너(224), 및 제1 매립 절연막(226) 각각의 길이는 상기 내측 제1 소자분리막(120I)에 포함된 제1 절연 라이너(122), 제1 스트레서 라이너(124), 및 제1 매립 절연막(126) 각각의 길이보다 더 길다.
상기 외측 제1 소자분리막(220E)에 포함된 제1 스트레서 라이너(224)는 상기 제1 소자영역간 분리용 절연막(112)과 접할 수 있다.
도 4a에 예시한 집적회로 소자(200)의 제2 영역(II)에는 기판(110)의 주면에 수직인 방향 (Z 방향)으로 복수의 제2 핀형 활성 영역(F2)이 돌출되어 있다. 상기 복수의 제2 핀형 활성 영역(F2)은 상호 평행하게 연장된다.
상기 복수의 제2 핀형 활성 영역(F2)은 제2 소자영역간 분리용 절연막(114)으로부터 가장 가까운 외측 제2 핀형 활성 영역(F2e)과, 상기 외측 핀형 활성 영역(F2e)을 사이에 두고 제2 소자영역간 분리용 절연막(114)으로부터 이격된 내측 제2 핀형 활성 영역(F2i)을 포함한다.
도 4c는 도 4a에 예시한 복수의 제2 핀형 활성 영역(F2)을 확대하여 도시한 단면도이다.
도 4a 및 도 4c를 참조하면, 상기 외측 제2 핀형 활성 영역(F2e)에서, 제2 소자영역간 분리용 절연막(114)에 대면하는 제3 측벽(S3)과 상기 제3 측벽(S3)의 반대측인 제4 측벽(S4)은 기판(110)의 주면에 수직인 방향 (Z 방향)으로 연장되는 중심 축을 기준으로 상호 비대칭 형상을 가진다.
도 4a에 예시한 바와 같이, 제2 영역(II)에서 복수의 제2 소자분리막(230)은 상기 내측 제2 핀형 활성 영역(F2i)의 양 측벽과, 상기 외측 제2 핀형 활성 영역(F2e)의 제4 측벽(S4)을 덮는 내측 제2 소자분리막(230I)과, 상기 외측 제2 핀형 활성 영역(F2e)의 제3 측벽(S3)을 덮는 외측 제2 소자분리막(230E)을 포함한다.
상기 복수의 제2 소자분리막(230) 중 상기 제3 측벽(S3)을 덮는 외측 제2 소자분리막(230E)은 상기 제4 측벽(S4)을 덮는 내측 제2 소자분리막(230I)보다 기판(110)의 두께 방향 (Z 방향)으로 더 긴 형상을 가진다.
상기 기판(110)의 두께 방향 (Z 방향)에서, 상기 외측 제2 소자분리막(230E)에 포함된 제2 절연 라이너(232), 제2 스트레서 라이너(234), 및 제2 매립 절연막(236) 각각의 길이는 상기 내측 제2 소자분리막(120I)에 포함된 제2 절연 라이너(132), 제2 스트레서 라이너(134), 및 제2 매립 절연막(136) 각각의 길이보다 더 길다.
상기 외측 제2 소자분리막(230E)에 포함된 제2 스트레서 라이너(234)는 상기 제2 소자영역간 분리용 절연막(114)과 접할 수 있다.
도 4a에 예시한 외측 제1 소자분리막(220E)을 구성하는 제1 절연 라이너(222), 제1 스트레서 라이너(224), 및 제1 매립 절연막(226)에 대한 보다 상세한 사항은 도 1a 및 도 1b를 참조하여 제1 절연 라이너(122), 제1 스트레서 라이너(124), 및 제1 매립 절연막(126)에 대하여 설명한 바와 대체로 동일하다. 또한, 도 4a에 예시한 외측 제2 소자분리막(230E)을 구성하는 제2 절연 라이너(232), 제2 스트레서 라이너(234), 및 제2 매립 절연막(236)에 대한 보다 상세한 사항은 도 1a 및 도 1b를 참조하여 제2 절연 라이너(132), 제2 스트레서 라이너(134), 및 제2 매립 절연막(136)에 대하여 설명한 바와 대체로 동일하다.
도 4d는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 집적회로 소자(200A)의 단면도로서, 도 1a의 X1 - X1' 선 및 X2 - X2' 선 단면에 대응하는 단면도이다. 도 4d에 있어서, 도 1a 내지 도 4c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 4d에 예시한 집적회로 소자(200A)는 제1 영역(I)에서 복수의 제1 핀형 활성 영역(F1)의 제1 도전형 채널 영역(CH1)과 제1 게이트 절연막(142)과의 사이에 제1 인터페이스막(IF1)이 개재되어 있고, 제2 영역(II)에서 복수의 제2 핀형 활성 영역(F2)의 제2 도전형 채널 영역(CH2)과 제2 게이트 절연막(144)과의 사이에 제2 인터페이스막(IF2)이 개재되어 있는 것을 제외하고 도 4a에 예시한 집적회로 소자(200)와 대체로 동일한 구성을 가진다.
도 5는 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 집적회로 소자(200B)의 단면도로서, 도 1a의 X1 - X1' 선 및 X2 - X2' 선 단면에 대응하는 단면도이다. 도 5에 있어서, 도 1a, 도 1b, 도 4a 내지 도 4d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 5를 참조하면, 제1 영역(I)에서 복수의 제1 핀형 활성 영역(F1)은 각각 제1 도전형 채널 영역(CH1)의 하부에서 양 측벽이 복수의 제1 소자분리막(220C)으로 덮여 있다. 상기 복수의 제1 소자분리막(220C)은 도 4a를 참조하여 설명한 바와 유사하게 내측 제1 소자분리막(220I) 및 외측 제1 소자분리막(220E)을 포함한다.
제2 영역(II)에서 복수의 제2 핀형 활성 영역(F2)은 각각 제2 도전형 채널 영역(CH2)의 하부에서 양 측벽이 복수의 제2 소자분리막(230C)으로 덮여 있다. 상기 복수의 제2 소자분리막(230C)은 도 4a를 참조하여 설명한 바와 유사하게 내측 제2 소자분리막(230I) 및 외측 제2 소자분리막(230E)을 포함한다.
제1 영역(I)에 있는 복수의 제1 소자분리막(220C)에서 내측 제1 소자분리막(220I) 및 외측 제1 소자분리막(220E)을 구성하는 제1 스트레서 라이너(124C, 224C)의 두께는 제2 영역(II)에 있는 복수의 제2 소자분리막(230C)에서 내측 제2 소자분리막(230I) 및 외측 제2 소자분리막(230E)을 구성하는 제2 스트레서 라이너(134C, 234C)의 두께보다 더 작을 수 있다. 예를 들면, 상기 제1 스트레서 라이너(124C, 224C)는 약 10 ∼ 40 Å의 두께를 가지고, 상기 제2 스트레서 라이너(134C, 234C)는 약 50 ∼ 100 Å의 두께를 가질 수 있으나, 상기 제1 스트레서 라이너(124C, 224C) 및 제2 스트레서 라이너(134C, 234C)의 두께가 상기 예시한 바에 한정되는 것은 아니다.
일부 실시예들에서, 상기 제1 스트레서 라이너(124C, 224C) 및 제2 스트레서 라이너(134C, 234C)는 서로 동일한 물질로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 제1 스트레서 라이너(124C, 224C) 및 제2 스트레서 라이너(134C, 234C)는 서로 다른 물질로 이루어질 수 있다.
상기 제1 스트레서 라이너(124C, 224C) 및 제2 스트레서 라이너(134C, 234C)에 대한 보다 상세한 사항은 도 1a 및 도 1b를 참조하여 제1 스트레서 라이너(124) 및 제2 스트레서 라이너(134)에 대하여 설명한 바와 대체로 동일하다.
도 5에는 도시하지 않았으나, 도 4d에 예시한 집적회로 소자(200A)와 유사하게, 집적회로 소자(200B)는 제1 영역(I)에서 복수의 제1 핀형 활성 영역(F1)과 제1 게이트 절연막(142)과의 사이에 개재된 제1 인터페이스막(IF1)과, 제2 영역(II)에서 복수의 제2 핀형 활성 영역(F2)과 제2 게이트 절연막(144)과의 사이에 개재된 제2 인터페이스막(IF2)을 더 포함할 수 있다.
도 6은 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 집적회로 소자(200C)의 단면도로서, 도 1a의 X1 - X1' 선 및 X2 - X2' 선 단면에 대응하는 단면도이다. 도 6에 있어서, 도 1a 및 도 1b, 도 4a 내지 도 4d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 6을 참조하면, 제1 영역(I)에서 복수의 제1 핀형 활성 영역(F1)은 각각 제1 도전형 채널 영역(CH1)의 하부에서 양 측벽이 복수의 제1 소자분리막(220D)으로 덮여 있다. 상기 복수의 제1 소자분리막(220D)은 도 4a를 참조하여 설명한 바와 유사하게 내측 제1 소자분리막(220I) 및 외측 제1 소자분리막(220E)을 포함한다.
제2 영역(II)에서 복수의 제2 핀형 활성 영역(F2)은 각각 제2 도전형 채널 영역(CH2)의 하부에서 양 측벽이 복수의 제2 소자분리막(230D)으로 덮여 있다. 상기 복수의 제2 소자분리막(230D)은 도 4a를 참조하여 설명한 바와 유사하게 내측 제2 소자분리막(230I) 및 외측 제2 소자분리막(230E)을 포함한다.
제1 영역(I)에 있는 복수의 제1 소자분리막(220D)에서 내측 제1 소자분리막(220I) 및 외측 제1 소자분리막(220E)을 구성하는 제1 스트레서 라이너(124D, 224D)의 두께는 제2 영역(II)에 있는 복수의 제2 소자분리막(230D)에서 내측 제2 소자분리막(230I) 및 외측 제2 소자분리막(230E)을 구성하는 제2 스트레서 라이너(134D, 234D)의 두께보다 더 작을 수 있다. 예를 들면, 상기 제1 스트레서 라이너(124D, 224D)는 약 10 ∼ 40 Å의 두께를 가지고, 상기 제2 스트레서 라이너(134D, 234D)는 약 50 ∼ 100 Å의 두께를 가질 수 있으나, 상기 제1 스트레서 라이너(124D, 224D) 및 제2 스트레서 라이너(134D, 234D)의 두께가 상기 예시한 바에 한정되는 것은 아니다.
일부 실시예들에서, 상기 제1 스트레서 라이너(124D, 224D) 및 제2 스트레서 라이너(134D, 234D)는 서로 동일한 물질로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 제1 스트레서 라이너(124D, 224D) 및 제2 스트레서 라이너(134D, 234D)는 서로 다른 물질로 이루어질 수 있다.
상기 제1 스트레서 라이너(124D, 224D) 및 제2 스트레서 라이너(134D, 234D)에 대한 보다 상세한 사항은 도 1a 및 도 1b를 참조하여 제1 스트레서 라이너(124) 및 제2 스트레서 라이너(134)에 대하여 설명한 바와 대체로 동일하다.
도 6에는 도시하지 않았으나, 도 4d에 예시한 집적회로 소자(200A)와 유사하게, 집적회로 소자(200C)는 제1 영역(I)에서 복수의 제1 핀형 활성 영역(F1)과 제1 게이트 절연막(142)과의 사이에 개재된 제1 인터페이스막(IF1)과, 제2 영역(II)에서 복수의 제2 핀형 활성 영역(F2)과 제2 게이트 절연막(144)과의 사이에 개재된 제2 인터페이스막(IF2)을 더 포함할 수 있다.
도 7은 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 집적회로 소자(200D)의 단면도로서, 도 1a의 X1 - X1' 선 및 X2 - X2' 선 단면에 대응하는 단면도이다. 도 7에 있어서, 도 1a 및 도 1b, 도 4a 내지 도 4c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 7을 참조하면, 제1 영역(I)에 있는 복수의 제1 소자분리막(220)에서 외측 제1 소자분리막(220E)을 구성하는 제1 스트레서 라이너(224E)는 제1 소자영역간 분리용 절연막(112)으로부터 이격되어 있다. 그리고, 제2 영역(II)에 있는 복수의 제2 소자분리막(230)에서 외측 제2 소자분리막(230E)을 구성하는 제2 스트레서 라이너(234E)는 제2 소자영역간 분리용 절연막(114)으로부터 이격되어 있다.
상기 외측 제1 소자분리막(220E)을 구성하는 제1 스트레서 라이너(224E)와 상기 외측 제2 소자분리막(230E)을 구성하는 제2 스트레서 라이너(234E)는 각각 내측 제1 소자분리막(220I) 및 내측 제2 소자분리막(230I)에 포함된 제1 스트레서 라이너(124) 및 제2 스트레서 라이너(134)보다 기판(110)의 두께 방향 (Z 방향)에서의 길이가 더 길다.
도 7에는 도시하지 않았으나, 도 4d에 예시한 집적회로 소자(200A)와 유사하게, 집적회로 소자(200D)는 제1 영역(I)에서 복수의 제1 핀형 활성 영역(F1)과 제1 게이트 절연막(142)과의 사이에 개재된 제1 인터페이스막(IF1)과, 제2 영역(II)에서 복수의 제2 핀형 활성 영역(F2)과 제2 게이트 절연막(144)과의 사이에 개재된 제2 인터페이스막(IF2)을 더 포함할 수 있다.
도 8a는 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 집적회로 소자(300)의 단면도로서, 도 1a의 X1 - X1' 선 및 X2 - X2' 선 단면에 대응하는 단면도이다. 도 8a에 있어서, 도 1a 내지 도 4d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 8a에 예시한 집적회로 소자(300)는 제1 절연 라이너(122A, 222A) 및 제2 절연 라이너(132A, 232A)의 두께가 위치에 따라 일정하지 않은 것을 제외하고, 도 4a 내지 도 4c에 예시한 집적회로 소자(200)와 대체로 동일한 구성을 가진다.
도 8a를 참조하면, 제1 영역(I)에서, 복수의 제1 소자분리막(220)에서 내측 제1 소자분리막(220I) 및 외측 제1 소자분리막(220E)을 구성하는 제1 절연 라이너(122A, 222A)는 제1 트렌치(T1)의 측벽에 접하는 부분의 두께보다 저면에 접하는 부분의 두께가 더 크다. 이에 따라, 복수의 제1 소자분리막(220)에서, 제1 스트레서 라이너(124, 224)와 상기 제1 소자분리막(220)의 저면과의 사이의 수직 최단 거리(LV1)는 상기 제1 스트레서 라이너(124, 224)와 상기 제1 소자분리막(220)의 측벽과의 수평 최단 거리(LH1)보다 더 크다.
또한, 제2 영역(II)에서, 복수의 제2 소자분리막(230)에서 내측 제2 소자분리막(230I) 및 외측 제2 소자분리막(230E)을 구성하는 제2 절연 라이너(132A, 232A)는 제2 트렌치(T2)의 측벽에 접하는 부분의 두께보다 저면에 접하는 부분의 두께가 더 크다. 이에 따라, 복수의 제2 소자분리막(230)에서, 제2 스트레서 라이너(134, 234)와 상기 제2 소자분리막(230)의 저면과의 사이의 수직 최단 거리(LV2)는 상기 제2 스트레서 라이너(134, 234)와 상기 제2 소자분리막(230)의 측벽과의 수평 최단 거리(LH2)보다 더 크다.
상기 제1 절연 라이너(122A, 222A) 및 제2 절연 라이너(132A, 232A)에 대한 보다 상세한 사항은 도 4a 내지 4c를 참조하여 제1 및 제2 절연 라이너(122, 132)에 대하여 설명한 바와 대체로 유사하다.
제1 영역(I) 및 제2 영역(II)에서, 제1 스트레서 라이너(224)는 제1 소자영역간 분리용 절연막(112)과 접해 있고, 제2 스트레서 라이너(234)는 제2 소자영역간 분리용 절연막(114)과 접해 있다.
도 8b는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 집적회로 소자(300A)의 단면도로서, 도 1a의 X1 - X1' 선 및 X2 - X2' 선 단면에 대응하는 단면도이다. 도 8b에 있어서, 도 1a 내지 도 4d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 8b에 예시한 집적회로 소자(300A)는 제1 영역(I)에서 복수의 제1 핀형 활성 영역(F1)의 제1 도전형 채널 영역(CH1)과 제1 게이트 절연막(142)과의 사이에 제1 인터페이스막(IF1)이 개재되어 있고, 제2 영역(II)에서 복수의 제2 핀형 활성 영역(F2)의 제2 도전형 채널 영역(CH2)과 제2 게이트 절연막(144)과의 사이에 제2 인터페이스막(IF2)이 개재되어 있는 것을 제외하고 도 8a에 예시한 집적회로 소자(300)와 대체로 동일한 구성을 가진다.
도 9는 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 집적회로 소자(300B)의 단면도로서, 도 1a의 X1 - X1' 선 및 X2 - X2' 선 단면에 대응하는 단면도이다. 도 9에 있어서, 도 1a 내지 도 8b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 9에 예시한 집적회로 소자(300B)는 제1 영역(I) 및 제2 영역(II)에서 제1 스트레서 라이너(224E)가 제1 소자영역간 분리용 절연막(112)으로부터 이격되어 있고, 제2 스트레서 라이너(234E)가 제2 소자영역간 분리용 절연막(114)으로부터 이격되어 있는 것을 제외하고, 도 8a에 예시한 집적회로 소자(300)와 대체로 동일한 구성을 가진다.
도 9에는 도시하지 않았으나, 도 8b에 예시한 집적회로 소자(300A)와 유사하게, 집적회로 소자(300B)는 제1 영역(I)에서 복수의 제1 핀형 활성 영역(F1)과 제1 게이트 절연막(142)과의 사이에 개재된 제1 인터페이스막(IF1)과, 제2 영역(II)에서 복수의 제2 핀형 활성 영역(F2)과 제2 게이트 절연막(144)과의 사이에 개재된 제2 인터페이스막(IF2)을 더 포함할 수 있다.
도 10은 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 집적회로 소자(300C)의 단면도로서, 도 1a의 X1 - X1' 선 및 X2 - X2' 선 단면에 대응하는 단면도이다. 도 10에 있어서, 도 1a 내지 도 9에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 10에 예시한 집적회로 소자(300C)는 내측 제1 소자분리막(220I)이 서로 분리된 2 개의 제1 스트레서 라이너(324)를 포함하고, 내측 제2 소자분리막(230I)이 서로 분리된 2 개의 제2 스트레서 라이너(334)를 포함하는 것을 제외하고, 도 9에 예시한 집적회로 소자(300B)와 대체로 동일한 구성을 가진다.
제1 영역(I)에서 복수의 내측 제1 소자분리막(220I)은 각각 서로 분리된 2 개의 제1 스트레서 라이너(324)를 포함한다. 상기 서로 분리된 2 개의 제1 스트레서 라이너(324)는 복수의 제1 핀형 활성 영역(F1) 중 서로 다른 제1 핀형 활성 영역(F1)의 측벽을 덮는다.
제2 영역(II)에서 복수의 내측 제2 소자분리막(230I)은 각각 서로 분리된 2 개의 제2 스트레서 라이너(334)를 포함한다. 상기 서로 분리된 2 개의 제2 스트레서 라이너(334)는 복수의 제2 핀형 활성 영역(F2) 중 서로 다른 제2 핀형 활성 영역(F2)의 측벽을 덮는다.
도 10에는 도시하지 않았으나, 도 8b에 예시한 집적회로 소자(300A)와 유사하게, 집적회로 소자(300C)는 제1 영역(I)에서 복수의 제1 핀형 활성 영역(F1)과 제1 게이트 절연막(142)과의 사이에 개재된 제1 인터페이스막(IF1)과, 제2 영역(II)에서 복수의 제2 핀형 활성 영역(F2)과 제2 게이트 절연막(144)과의 사이에 개재된 제2 인터페이스막(IF2)을 더 포함할 수 있다.
도 11a 내지 도 11e는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 도시한 도면들로서, 도 11a는 집적회로 소자(400)의 주요 구성을 도시한 평면 레이아웃 다이어그램이고, 도 11b는 도 11a의 B - B' 선 단면도이고, 도 11c는 도 11a의 C - C' 선 단면도이고, 도 11d는 도 11a의 D - D' 선 단면도이고, 도 11e는 도 11a의 E - E' 선 단면도이다. 도 11a 내지 도 11e에 있어서, 도 1a 내지 도 10에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 11a 내지 도 11e를 참조하면, 집적회로 소자(400)는 제1 영역(I) 및 제2 영역(II)을 가지는 기판(110)을 포함한다.
상기 기판(110)의 제1 영역(I)으로부터 상기 기판(110)의 주면에 수직인 방향 (Z 방향)으로 복수의 제1 핀형 활성 영역(F1A, F1B)이 돌출되어 있다. 상기 복수의 제1 핀형 활성 영역(F1A, F1B)은 제1 도전형 채널 영역(CHA)을 가질 수 있다. 상기 복수의 제1 핀형 활성 영역(F1A, F1B)은 각각 상기 제1 도전형 채널 영역(CHA)의 하부에서 양 측벽이 저레벨 제1 소자분리막(420)으로 덮여 있다.
상기 기판(110)의 제2 영역(II)으로부터 제1 방향 (Z 방향)으로 복수의 제2 핀형 활성 영역(F2A, F2B)이 돌출되어 있다. 상기 복수의 제2 핀형 활성 영역(F2A, F2B)은 제2 도전형 채널 영역(CHB)을 가질 수 있다. 상기 복수의 제2 핀형 활성 영역(F2A, F2B)은 각각 상기 제2 도전형 채널 영역(CHB)의 하부에서 양 측벽이 저레벨 제2 소자분리막(430)으로 덮여 있다.
상기 복수의 제1 핀형 활성 영역(F1A, F1B) 및 복수의 제2 핀형 활성 영역(F2A, F2B)은 기판(110) 상에서 X 방향을 따라 상호 평행하게 연장될 수 있다. 상기 복수의 제1 핀형 활성 영역(F1A)과 상기 복수의 제1 핀형 활성 영역(F1B)은 이들의 연장 방향에서 제1 핀 분리 영역(FS1)을 사이에 두고 서로 이격되어 있다. 그리고, 상기 복수의 제2 핀형 활성 영역(F2A)과 상기 복수의 제2 핀형 활성 영역(F2B)은 이들의 연장 방향에서 제2 핀 분리 영역(FS2)을 사이에 두고 서로 이격되어 있다. 일부 실시예들에서, 상기 제1 핀 분리 영역(FS1) 및 제2 핀 분리 영역(FS2)은 상호 연결될 수 있다. 다른 일부 실시예들에서, 상기 제1 핀 분리 영역(FS1) 및 제2 핀 분리 영역(FS2)은 서로 이격될 수 있다.
도 11a에는 제1 핀형 활성 영역(F1A, F1B) 및 제2 핀형 활성 영역(F2A, F2B)이 각각 4 개씩 형성되어 있는 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 제1 영역(I) 및 제2 영역(II)에서 제1 핀형 활성 영역(F1A, F1B) 및 제2 핀형 활성 영역(F2A, F2B)의 개수는 다양하게 선택될 수 있다.
상기 기판(110)의 제1 영역(I) 및 제2 영역(II) 상에는 복수의 노말(normal) 게이트(NG1, NG2)와 더미(dummy) 게이트(DG1, DG2)가 상기 복수의 제1 핀형 활성 영역(F1A, F1B) 및 복수의 제2 핀형 활성 영역(F2A, F2B)의 연장 방향 (X 방향)에 교차하는 방향 (Y 방향)으로 연장될 수 있다. 상기 더미 게이트(DG1, DG2)는 상기 제1 및 제2 핀 분리 영역(FS1, FS2)에 배치될 수 있다.
제1 영역(I)에서 상기 복수의 제1 핀형 활성 영역(F1A, F1B)의 제1 도전형 채널 영역(CHA)과 복수의 노말 게이트(NG1)와의 사이에는 제1 인터페이스막(IF1) 및 제1 게이트 절연막(142)이 개재되어 있고, 제2 영역(II)에서 상기 복수의 제2 핀형 활성 영역(F2A, F2B)의 제2 도전형 채널 영역(CHB)과 복수의 노말 게이트(NG2)와의 사이에는 제2 인터페이스막(IF2) 및 제2 게이트 절연막(144)이 개재되어 있다.
상기 집적회로 소자(400)에서 상기 기판(110)의 제1 영역(I) 상에는 상기 복수의 제1 핀형 활성 영역(F1A, F1B) 사이에 절연 영역을 제공하는 복수의 저레벨 제1 소자분리막(420)과 고레벨 제1 소자분리막(422)이 형성되어 있다.
상기 복수의 저레벨 제1 소자분리막(420)은 도 4a를 참조하여 복수의 제1 소자분리막(220)에 대하여 설명한 바와 유사하게, 내측 제1 소자분리막(220I) 및 외측 제1 소자분리막(220E)을 포함한다. 상기 복수의 저레벨 제1 소자분리막(420)은 제1 영역(I)에서 상기 복수의 제1 핀형 활성 영역(F1A, F1B) 각각의 사이의 영역에 배치되고 상기 복수의 제1 핀형 활성 영역(F1A, F1B)과 평행한 방향으로 연장되며, 상기 복수의 제1 핀형 활성 영역(F1A, F1B)의 상면 레벨보다 더 낮은 레벨의 상면을 가질 수 있다. 상기 복수의 저레벨 제1 소자분리막(420)은 복수의 제1 핀형 활성 영역(F1A, F1B) 각각의 사이에서 제1 트렌치(T1)의 내부를 채우도록 형성될 수 있다. 상기 복수의 저레벨 제1 소자분리막(420) 중 내측 제1 소자분리막(220I)은 하부로부터 차례로 적층된 제1 절연 라이너(122), 제1 스트레서 라이너(124), 및 제1 매립 절연막(126)을 포함한다. 상기 복수의 저레벨 제1 소자분리막(420) 중 외측 제1 소자분리막(220E)은 하부로부터 차례로 적층된 제1 절연 라이너(222), 제1 스트레서 라이너(224), 및 제1 매립 절연막(226)을 포함한다.
상기 고레벨 제1 소자분리막(422)은 상기 복수의 제1 핀형 활성 영역(F1A, F1B)의 장축 방향 (도 11a에서 X 방향)에서 서로 이웃하는 한 쌍의 제1 핀형 활성 영역(F1A, F1B) 사이의 영역에 배치되고, 상기 복수의 제1 핀형 활성 영역(F1A, F1B)과 교차하는 방향으로 연장된다.
도 11d에 예시한 바와 같이, 상기 고레벨 제1 소자분리막(422)은 상기 복수의 제1 핀형 활성 영역(F1A, F1B)의 상면 레벨보다 더 높은 레벨의 상면을 가질 수 있다. 그러나, 본 발명의 기술적 사상은 도 11d에 예시한 바에 한정되는 것은 아니며, 상기 복수의 제1 핀형 활성 영역(F1A, F1B)의 상면 레벨과 동일한 레벨의 상면을 가질 수도 있다. 이에 대하여, 도 12a 및 도 12b를 참조하여 후술한다.
도 11d에 예시한 바와 같이, 상기 고레벨 제1 소자분리막(422)은 일직선 상에서 서로 이웃하는 한 쌍의 제1 핀형 활성 영역(F1A, F1B) 사이에 있는 제1 핀 분리 영역(FS1)에서 상기 복수의 노말 게이트(NG1) 및 더미 게이트(DG1)와 평행한 방향으로 연장되도록 형성되는 핀 분리 트렌치(T3)의 내부를 채우는 제1 하부 핀 분리 절연막(128)과, 상기 핀 분리 트렌치(T3)에 연통되도록 상기 핀 분리 트렌치(T3)의 상부에 형성되고 상기 핀 분리 트렌치(T3)보다 더 큰 폭을 가지는 상부 트렌치(T4)의 내부를 채우는 제1 상부 핀 분리 절연막(428)을 포함할 수 있다.
일부 실시예들에서, 상기 제1 상부 핀 분리 절연막(428)은 코팅 공정 또는 증착 공정에 의해 형성된 산화막으로 이루어질 수 있다. 예를 들면, 상기 제1 상부 핀 분리 절연막(428)은 FSG, USG, BPSG, PSG, FOX, PE-TEOS, 또는 TOSZ로 이루어질 수 있다.
도 11a에 예시한 바와 같이, 상기 고레벨 제1 소자분리막(422) 및 상기 더미 게이트(DG1)가 일대일 대응하도록 1 개의 고레벨 제1 소자분리막(422) 위에 1 개의 더미 게이트(DG1)가 형성될 수 있다. 상기 더미 게이트(DG1)는 이웃하는 한 쌍의 노말 게이트(NG1) 사이에 배치될 수 있다. 상기 고레벨 제1 소자분리막(422)은 상기 더미 게이트(DG1)와 수직으로 오버랩되도록 배치될 수 있으며, 상기 더미 게이트(DG1)와 함께 상기 복수의 제1 핀형 활성 영역(F1A, F1B)의 연장 방향 (X 방향)에 교차하는 방향 (Y 방향)으로 연장될 수 있다.
상기 집적회로 소자(400)에서 상기 기판(110)의 제2 영역(II) 상에는 상기 복수의 제2 핀형 활성 영역(F2A, F2B) 사이에 절연 영역을 제공하는 복수의 저레벨 제2 소자분리막(430)과 고레벨 제2 소자분리막(432)이 형성되어 있다.
상기 복수의 저레벨 제2 소자분리막(430)은 도 4a를 참조하여 복수의 제2 소자분리막(230)에 대하여 설명한 바와 유사하게, 내측 제2 소자분리막(230I) 및 외측 제2 소자분리막(230E)을 포함한다. 상기 복수의 저레벨 제2 소자분리막(430)은 제2 영역(II)에서 상기 복수의 제2 핀형 활성 영역(F2A, F2B) 각각의 사이의 영역에 배치되고 상기 복수의 제2 핀형 활성 영역(F2A, F2B)과 평행한 방향으로 연장되며, 상기 복수의 제2 핀형 활성 영역(F2A, F2B)의 상면 레벨보다 더 낮은 레벨의 상면을 가질 수 있다. 상기 복수의 저레벨 제2 소자분리막(430)은 복수의 제2 핀형 활성 영역(F2A, F2B) 각각의 사이에서 제2 트렌치(T2)의 내부를 채우도록 형성될 수 있다. 상기 복수의 저레벨 제2 소자분리막(430) 중 내측 제2 소자분리막(230I)은 하부로부터 차례로 적층된 제2 절연 라이너(132), 제2 스트레서 라이너(134), 및 제2 매립 절연막(136)을 포함한다. 상기 복수의 저레벨 제2 소자분리막(430) 중 외측 제1 소자분리막(230E)은 하부로부터 차례로 적층된 제2 절연 라이너(232), 제2 스트레서 라이너(234), 및 제2 매립 절연막(236)을 포함한다.
상기 고레벨 제2 소자분리막(432)은 상기 복수의 제2 핀형 활성 영역(F2A, F2B)의 장축 방향 (도 11a에서 X 방향)에서 서로 이웃하는 한 쌍의 제2 핀형 활성 영역(F2A, F2B) 사이의 영역에 배치되고, 상기 복수의 제2 핀형 활성 영역(F2A, F2B)과 교차하는 방향으로 연장된다.
도 11e에 예시한 바와 같이, 상기 고레벨 제2 소자분리막(432)은 상기 복수의 제2 핀형 활성 영역(F2A, F2B)의 상면 레벨보다 더 높은 레벨의 상면을 가질 수 있다. 그러나, 본 발명의 기술적 사상은 도 11e에 예시한 바에 한정되는 것은 아니며, 상기 복수의 제2 핀형 활성 영역(F2A, F2B)의 상면 레벨과 동일한 레벨의 상면을 가질 수도 있다. 이에 대하여, 도 12a 및 도 12b를 참조하여 후술한다.
도 11e에 예시한 바와 같이, 상기 고레벨 제2 소자분리막(432)은 일직선 상에서 서로 이웃하는 한 쌍의 제2 핀형 활성 영역(F2A, F2B) 사이에 있는 제2 핀 분리 영역(FS2)에서 상기 복수의 노말 게이트(NG2) 및 더미 게이트(DG2)와 평행한 방향으로 연장되도록 형성되는 핀 분리 트렌치(T5)의 내부를 채우는 제2 하부 핀 분리 절연막(138)과, 상기 핀 분리 트렌치(T5)에 연통되도록 상기 핀 분리 트렌치(T5)의 상부에 형성되고 상기 핀 분리 트렌치(T5)보다 더 큰 폭을 가지는 상부 트렌치(T6)의 내부를 채우는 제2 상부 핀 분리 절연막(438)을 포함할 수 있다.
일부 실시예들에서, 상기 제2 상부 핀 분리 절연막(438)은 코팅 공정 또는 증착 공정에 의해 형성된 산화막으로 이루어질 수 있다. 예를 들면, 상기 제2 상부 핀 분리 절연막(438)은 FSG, USG, BPSG, PSG, FOX, PE-TEOS, 또는 TOSZ로 이루어질 수 있다.
도 11a에 예시한 바와 같이, 상기 고레벨 제2 소자분리막(432) 및 상기 더미 게이트(DG2)가 일대일 대응하도록 1 개의 고레벨 제2 소자분리막(432) 위에 1 개의 더미 게이트(DG2)가 형성될 수 있다. 상기 더미 게이트(DG2)는 이웃하는 한 쌍의 노말 게이트(NG2) 사이에 배치될 수 있다. 상기 고레벨 제2 소자분리막(432)은 상기 더미 게이트(DG2)와 수직으로 오버랩되도록 배치될 수 있으며, 상기 더미 게이트(DG2)와 함께 상기 복수의 제2 핀형 활성 영역(F2A, F2B)의 연장 방향 (X 방향)에 교차하는 방향 (Y 방향)으로 연장될 수 있다.
일부 실시예들에서, 제1 영역(I)과 제2 영역(II)과의 사이에 있는 제1 및 제2 딥 트렌치(DT1, DT2)(도 11b 및 도 11c 참조) 내에 형성된 제1 및 제2 소자영역간 분리용 절연막(112, 114)의 저면 레벨(LVDT)은 상기 고레벨 제1 소자분리막(422)의 저면 레벨(LVH)보다 더 낮을 수 있다.
도 11a 내지 도 11e에 예시한 집적회로 소자(400)의 제1 영역(I)에서, 상기 저레벨 제1 소자분리막(420), 상기 고레벨 제1 소자분리막(422), 및 상기 제1 소자영역간 분리용 절연막(112) 중 상기 저레벨 제1 소자분리막(420) 내에만 제1 스트레서 라이너(124, 224)가 형성되고, 상기 고레벨 제1 소자분리막(422) 및 상기 제1 소자영역간 분리용 절연막(112) 내에는 스트레서 라이너가 형성되지 않는다.
또한, 도 11a 내지 도 11e에 예시한 집적회로 소자(400)의 제2 영역(II)에서, 상기 저레벨 제2 소자분리막(430), 상기 고레벨 제2 소자분리막(432), 및 상기 제2 소자영역간 분리용 절연막(114) 중 상기 저레벨 제2 소자분리막(430) 내에만 제2 스트레서 라이너(134, 234)가 형성되고, 상기 고레벨 제2 소자분리막(432) 및 상기 제2 소자영역간 분리용 절연막(114) 내에는 스트레서 라이너가 형성되지 않는다.
상기 제1 영역(I)에 형성된 복수의 노말 게이트(NG1) 및 더미 게이트(DG1)와, 상기 제2 영역(II)에 형성된 복수의 노말 게이트(NG2) 및 더미 게이트(DG2)는 도 1a 및 도 1b를 참조하여 제1 게이트(152) 및 제2 게이트(154)에 대하여 설명한 바와 대체로 유사한 구성을 가질 수 있다.
상기 제1 영역(I)에 형성된 복수의 노말 게이트(NG1) 및 더미 게이트(DG1)와, 상기 제2 영역(II)에 형성된 복수의 노말 게이트(NG2) 및 더미 게이트(DG2) 각각의 양 측벽은 절연 스페이서(260) 및 게이트간 절연막(270)으로 덮일 수 있다. 일부 실시예들에서, 상기 절연 스페이서(260)는 실리콘 질화막(Si3N4), 실리콘 산질화막(SiON), 탄소함유 실리콘 산질화막(SiCON), 및 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 게이트간 절연막(270)은 TEOS (tetra ethyl ortho silicate) 막, 또는 약 2.2 ∼ 2.4의 초저유전상수 (ultra low dielectric constant K)를 가지는 ULK (ultra low K) 막, 예를 들면 SiOC 막 및 SiCOH 막 중에서 선택되는 어느 하나의 막으로 이루어질 수 있다.
일부 실시예들에서, 상기 복수의 노말 게이트(NG1, NG2) 및 더미 게이트(DG1, DG2)는 게이트-라스트 (gate-last) 공정 (또는, RPG (replacement poly-gate) 공정이라 칭해질 수 있음)에 의해 형성될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 11d에 예시한 바와 같이, 상기 제1 영역(I)에서, 복수의 노말 게이트(NG1)와 복수의 제1 핀형 활성 영역(F1A, F1B)과의 사이, 및 더미 게이트(DG1)와 제1 상부 핀 분리 절연막(428)과의 사이에는 각각 제1 게이트 절연막(142)이 개재되어 있다.
상기 제1 영역(I)에서, 상기 복수의 제1 핀형 활성 영역(F1A, F1B) 중 상기 복수의 노말 게이트(NG1)의 양 측에는 각각 소스/드레인 영역(282)이 형성되어 있다. 상기 복수의 제1 핀형 활성 영역(F1A, F1B)에 형성된 복수의 소스/드레인 영역(282) 중 제1 핀 분리 영역(FS1)을 중심으로 그 양 측에 있는 소스/드레인 영역(282)의 일부는 상기 상부 트렌치(T4) 내에 형성된 제1 상부 핀 분리 절연막(428) 및 상기 절연 스페이서(260)와 수직으로 오버랩되도록 형성됨으로써, 제1 상부 핀 분리 절연막(428)의 하부로 밀어 넣어진 형상인 턱(tuck) 형상을 가질 수 있다.
상기 제2 영역(II)에서, 복수의 노말 게이트(NG2)과 복수의 제2 핀형 활성 영역(F2A, F2B)과의 사이, 및 더미 게이트(DG2)와 제2 상부 핀 분리 절연막(438)과의 사이에는 각각 제2 게이트 절연막(144)이 개재되어 있다.
상기 제2 영역(II)에서, 상기 복수의 제2 핀형 활성 영역(F2A, F2B) 중 상기 복수의 노말 게이트(NG2)의 양 측에는 각각 소스/드레인 영역(284)이 형성되어 있다. 상기 복수의 제2 핀형 활성 영역(F2A, F2B)에 형성된 복수의 소스/드레인 영역(284) 중 제2 핀 분리 영역(FS2)을 중심으로 그 양 측에 있는 소스/드레인 영역(284)의 일부는 상기 상부 트렌치(T6) 내에 형성된 제2 상부 핀 분리 절연막(438) 및 상기 절연 스페이서(260)와 수직으로 오버랩되도록 형성됨으로써, 제2 상부 핀 분리 절연막(438)의 하부로 밀어 넣어진 형상인 턱 형상을 가질 수 있다.
도 11a 내지 도 11e에 예시한 집적회로 소자(400)에서, 제1 영역(I)에 형성된 복수의 저레벨 제1 소자분리막(420)에는 제1 핀형 활성 영역(F1A, F1B)의 제1 도전형 채널 영역(CHA)에 제1 응력을 인가하도록 상기 제1 핀형 활성 영역(F1A, F1B)의 양 측벽을 따라 연장된 제1 스트레서 라이너(124, 224)가 포함되어 있고, 제2 영역(II)에 형성된 복수의 제2 소자분리막(430)에는 제2 핀형 활성 영역(F2A, F2B)의 제2 도전형 채널 영역(CHB)에 상기 제1 응력과 다른 제2 응력을 인가하도록 상기 제2 핀형 활성 영역(F2A, F2B)의 양 측벽을 따라 연장된 제2 스트레서 라이너(134, 234)가 포함되어 있다. 이에 따라, 상기 제1 핀형 활성 영역(F1A, F1B)의 제1 도전형 채널 영역(CHA) 및 제2 핀형 활성 영역(F2A, F2B)의 제2 도전형 채널 영역(CHB)에서 각각의 캐리어 이동도를 독립적으로 향상시킬 수 있는 응력이 인가됨으로써, 제1 영역(I) 및 제2 영역(II)에 형성되는 트랜지스터들의 퍼포먼스가 향상될 수 있다.
도 11a 내지 도 11e에서는 집적회로 소자(400)의 제1 영역(I) 및 제2 영역(II)에서 도 4a 내지 도 4d에 예시한 집적회로 소자(200, 200A)에 포함된 복수의 제1 소자분리막(220) 및 복수의 제2 소자분리막(230)과 동일한 구조를 가지는 복수의 제1 소자분리막(420) 및 복수의 제2 소자분리막(430)을 구비하는 경우를 예시하였으나, 본 발명의 기술적 사상은 예시한 바에 한정되지 않는다. 예를 들면, 도 11a 내지 도 11e에 예시한 집적회로 소자(400)는 도 1a 내지 도 1c에 예시한 복수의 제1 소자분리막(120) 및 복수의 제2 소자분리막(130), 도 2에 예시한 복수의 제1 소자분리막(120A) 및 복수의 제2 소자분리막(130A), 도 3에 예시한 복수의 제1 소자분리막(120B) 및 복수의 제2 소자분리막(130B), 도 5에 예시한 복수의 제1 소자분리막(220C) 및 복수의 제2 소자분리막(230C), 도 6에 예시한 복수의 제1 소자분리막(220D) 및 복수의 제2 소자분리막(230D), 도 7 내지 도 10에 각각 예시한 복수의 제1 소자분리막(220) 및 복수의 제2 소자분리막(230), 또는 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조의 복수의 제1 소자분리막 및 복수의 제2 소자분리막을 구비할 수 있다.
도 12a 및 도 12b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 도시한 도면들로서, 도 11a에 예시한 바와 동일한 평면 레이아웃을 가질 수 있는 집적회로 소자(400A)의 일부 단면도들이다. 보다 구체적으로, 도 12a는 도 11a의 D - D' 선 단면에 대응하는 부분의 단면도이고, 도 12b는 도 11a의 E - E' 선 단면에 대응하는 부분의 단면도이다. 도 12a 및 도 12b에 있어서, 도 1a 내지 도 11e에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명을 생략한다.
도 12a 및 도 12b를 참조하면, 집적회로 소자(400A)는 도 11a 내지 도 11e를 참조하여 설명한 집적회로 소자(400)와 대체로 동일한 구성을 가진다. 단, 기판(110)의 제1 영역(I)에 형성된 고레벨 제1 소자분리막(422A)에서, 상부 트렌치(T4) 내에 형성된 제1 상부 핀 분리 절연막(428A)의 상면이 복수의 제1 핀형 활성 영역(F1A, F1B)의 상면 레벨과 대략 동일한 레벨에 위치된다. 또한, 기판(110)의 제2 영역(II)에 형성된 고레벨 제2 소자분리막(432A)에서, 상부 트렌치(T6) 내에 형성된 제2 상부 핀 분리 절연막(438A)의 상면이 복수의 제2 핀형 활성 영역(F2A, F2B)의 상면 레벨과 대략 동일한 레벨에 위치된다.
상기 제1 및 제2 상부 핀 분리 절연막(428A, 438A)에 대한 보다 상세한 사항은 도 11a 내지 도 11e를 참조하여 제1 및 제2 상부 핀 분리 절연막(428, 438)에 대하여 설명한 바와 같다.
도 13a 및 도 13b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 도시한 도면들로서, 도 11a에 예시한 바와 동일한 평면 레이아웃을 가질 수 있는 집적회로 소자(400B)의 일부 단면도들이다. 보다 구체적으로, 도 13a는 도 11a의 D - D' 선 단면에 대응하는 부분의 단면도이고, 도 13b는 도 11a의 E - E' 선 단면에 대응하는 부분의 단면도이다. 도 13a 및 도 13b에 있어서, 도 1a 내지 도 11e에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명을 생략한다.
도 13a 및 도 13b를 참조하면, 집적회로 소자(400B)는 도 11a 내지 도 11e를 참조하여 설명한 집적회로 소자(400)와 대체로 동일한 구성을 가진다. 단, 제1 영역(I) 및 제2 영역(II)에서 각각 제1 및 제2 핀형 활성 영역(F1A, F1B, F2A, F2B)에는 상승된 소스/드레인(raised source/drain: RSD) 구조를 가지는 소스/드레인 영역(482) 및 소스/드레인 영역(484)이 형성되어 있다.
보다 구체적으로 설명하면, 상기 제1 영역(I)에서, 복수의 제1 핀형 활성 영역(F1A, F1B) 중 노말 게이트(NG1)의 양 측에는 각각 RSD 구조의 소스/드레인 영역(482)이 형성되어 있다. 그리고, 상기 제2 영역(II)에서, 복수의 제2 핀형 활성 영역(F2A, F2B) 중 노말 게이트(NG2)의 양 측에는 각각 RSD 구조의 소스/드레인 영역(484)이 형성되어 있다.
상기 제1 영역(I) 및 제2 영역(II)에서 각각 소스/드레인 영역(482, 484)을 형성하기 위하여, 제1 및 제2 핀형 활성 영역(F1A, F1B, F2A, F2B)의 일부를 제거하여 리세스(482R, 484R)를 형성할 수 있다. 그 후, 상기 리세스(482R, 484R) 내부로부터 에피텍셜 성장 공정에 의해 상기 소스/드레인 영역(482, 484) 형성에 필요한 반도체층을 형성할 수 있다. 일부 실시예들에서, 상기 제1 영역(I)에서는 Si 또는 SiC로 이루어지는 소스/드레인 영역(482)을 형성할 수 있다. 상기 제1 영역(I)에서 Si 또는 SiC로 이루어지는 반도체층을 에피택셜 성장시키는 동안 N+ 도핑이 동시에 수행될 수 있다. 상기 제2 영역(II)에서는 SiGe로 이루어지는 소스/드레인 영역(484)을 형성할 수 있다. 상기 제2 영역(II)에서 SiGe로 이루어지는 반도체층을 에피택셜 성장시키는 동안 P+ 도핑이 동시에 수행될 수 있다.
상기 소스/드레인 영역(482, 484)은 상기 제1 및 제2 핀형 활성 영역(F1A, F1B, F2A, F2B)의 상면보다 더 높은 레벨의 상면을 가지도록 형성될 수 있다.
제1 영역(I)에서, 상기 복수의 제1 핀형 활성 영역(F1A, F1B)에 형성된 복수의 소스/드레인 영역(482) 중 제1 핀 분리 영역(FS1)을 중심으로 그 양 측에 있는 소스/드레인 영역(482)의 일부는 상기 상부 트렌치(T4) 내에 형성된 제1 상부 핀 분리 절연막(428) 및 상기 절연 스페이서(260)와 수직으로 오버랩되도록 형성됨으로써, 제1 상부 핀 분리 절연막(428)의 하부로 밀어 넣어진 형상인 턱 형상을 가질 수 있다.
상기 제2 영역(II)에서, 상기 복수의 제2 핀형 활성 영역(F2A, F2B)에 형성된 복수의 소스/드레인 영역(484) 중 제2 핀 분리 영역(FS2)을 중심으로 그 양 측에 있는 소스/드레인 영역(484)의 일부는 상기 상부 트렌치(T6) 내에 형성된 제2 상부 핀 분리 절연막(438) 및 상기 절연 스페이서(260)와 수직으로 오버랩되도록 형성됨으로써, 제2 상부 핀 분리 절연막(438)의 하부로 밀어 넣어진 형상인 턱 형상을 가질 수 있다.
도 11a 내지 도 13b에 예시한 집적회로 소자(400, 400A, 400B)에서, 기판(110)의 제1 영역(I) 상에서 더미 게이트(DG1)의 하부에 배치되는 고레벨 제1 소자분리막(422, 422A)과, 기판(110)의 제2 영역(II) 상에서 더미 게이트(DG2)의 하부에 배치되는 고레벨 제2 소자분리막(432, 432A)은 각각 복수의 제1 및 제2 핀형 활성 영역(F1A, F1B, F2A, F2B)의 상면과 동일하거나 더 높은 레벨의 상면을 가진다. 이에 따라, 상기 더미 게이트(DG1, DG2)는 복수의 제1 및 제2 핀형 활성 영역(F1A, F1B, F2A, F2B) 각각의 사이의 공간에는 배치되지 않게 된다. 따라서, 상기 고레벨 제1 소자분리막(422, 422A) 및 고레벨 제2 소자분리막(432, 432A) 각각의 상면의 레벨이 복수의 제1 및 제2 핀형 활성 영역(F1A, F1B, F2A, F2B)의 상면의 레벨보다 더 낮은 경우에 비해, 상기 더미 게이트(DG1, DG2)와 복수의 제1 및 제2 핀형 활성 영역(F1A, F1B, F2A, F2B)과의 사이에 형성되는 기생 커패시턴스가 매우 작아질 수 있다. 또한, 상기 더미 게이트(DG1, DG2)와 복수의 제1 및 제2 핀형 활성 영역(F1A, F1B, F2A, F2B)과의 이격 거리를 확보함에 따라 누설 전류를 억제할 수 있다. 또한, 상기 고레벨 제1 소자분리막(422, 422A) 및 고레벨 제2 소자분리막(432, 432A)에서, 제1 및 제2 상부 핀 분리 영역(428, 428A, 438, 438A)의 X 방향에서의 폭을 더미 게이트(DG1, DG2)의 X 방향에서의 폭보다 더 크게 형성함으로써, 상기 고레벨 제1 소자분리막(422, 422A) 및 고레벨 제2 소자분리막(432, 432A) 위에 더미 게이트(DG1, DG2)를 형성할 때 얼라인 마진을 확보할 수 있다.
도 14는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자(500)를 도시한 평면 레이아웃 다이어그램이다.
도 14에 예시한 집적회로 소자(500)는 도 11a에 예시한 집적회로 소자(400)와 대체로 동일한 구성을 가진다. 단, 제1 핀 분리 영역(FS1)에서 복수의 제1 핀형 활성 영역(F1A)과 복수의 제1 핀형 활성 영역(F1B)과의 사이에 고레벨 제1 소자분리막(522)이 연장되어 있고, 제2 핀 분리 영역(FS2)에서 복수의 제2 핀형 활성 영역(F2A)과 복수의 제2 핀형 활성 영역(F2B)과의 사이에 고레벨 제2 소자분리막(532)이 연장되어 있으며, 상기 고레벨 제1 소자분리막(522) 및 고레벨 제2 소자분리막(532) 상부에는 더미 게이트가 형성되어 있지 않다.
도 15a 및 도 15b는 도 14에 예시한 바와 같은 평면 레이아웃을 가질 수 있는 집적회로 소자(500A)의 일부 단면도들이다. 보다 구체적으로, 도 15a는 도 14의 A - A' 선 단면에 대응하는 부분의 단면도이고, 도 15b는 도 14의 B - B' 선 단면에 대응하는 부분의 단면도이다. 도 15a 및 도 15b에 있어서, 도 1a 내지 도 14에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명을 생략한다.
도 15a 및 도 15b를 참조하면, 집적회로 소자(500A)는 제1 영역(I)에서 도 14에 예시한 고레벨 제1 소자분리막(522)에 대응하는 구성 요소로서 복수의 제1 핀형 활성 영역(F1A)과 복수의 제1 핀형 활성 영역(F1B)에 접하면서 제1 핀 분리 영역(FS1)을 채우는 제1 핀 분리 절연막(522A)을 포함하고, 상기 제1 핀 분리 절연막(522A) 위에 더미 게이트(DG1) 대신 노말 게이트(NG1)와 평행하게 연장되는 절연 라인(528)이 형성되어 있다. 또한, 제2 영역(II)에서 도 14에 예시한 고레벨 제2 소자분리막(532)에 대응하는 구성 요소로서 복수의 제2 핀형 활성 영역(F2A)과 복수의 제2 핀형 활성 영역(F2B)에 접하면서 제2 핀 분리 영역(FS2)을 채우는 제2 핀 분리 절연막(532A)을 포함하고, 상기 제2 핀 분리 절연막(532A) 위에 더미 게이트(DG2) 대신 노말 게이트(NG2)와 평행하게 연장되는 절연 라인(538)이 형성되어 있다.
도 16a 및 도 16b는 도 14에 예시한 바와 동일한 평면 레이아웃을 가질 수 있는 집적회로 소자(500B)의 일부 단면도들이다. 보다 구체적으로, 도 16a는 도 14의 A - A' 선 단면에 대응하는 부분의 단면도이고, 도 15b는 도 14의 B - B' 선 단면에 대응하는 부분의 단면도이다. 도 16a 및 도 16b에 있어서, 도 1a 내지 도 14에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명을 생략한다.
도 16a 및 도 16b를 참조하면, 집적회로 소자(500B)는 도 14에 예시한 고레벨 제1 소자분리막(522)에 대응하는 구성 요소로서 노말 게이트(NG1)의 상면과 대략 동일한 레벨의 상면을 가지는 제1 핀 분리 절연막(522B)을 포함하고, 도 14에 예시한 고레벨 제2 소자분리막(532)에 대응하는 구성 요소로서 노말 게이트(NG2)의 상면과 대략 동일한 레벨의 상면을 가지는 제2 핀 분리 절연막(532B)을 포함한다.
보다 구체적으로 설명하면, 상기 제1 핀 분리 절연막(522B)은 제1 영역(I)에서 복수의 제1 핀형 활성 영역(F1A)과 복수의 제1 핀형 활성 영역(F1B)에 접하면서 제1 핀 분리 영역(FS1)을 채우도록 형성된다. 상기 제1 핀 분리 절연막(522B)의 상부는 노말 게이트(NG1)와 동일 레벨에서 상기 노말 게이트(NG1)와 평행하게 연장되도록 형성될 수 있다.
또한, 상기 제2 핀 분리 절연막(532B)은 제2 영역(II)에서 복수의 제2 핀형 활성 영역(F2A)과 복수의 제2 핀형 활성 영역(F2B)에 접하면서 제2 핀 분리 영역(FS2)을 채우도록 형성된다. 상기 제2 핀 분리 절연막(532B)의 상부는 노말 게이트(NG2)와 동일 레벨에서 상기 노말 게이트(NG2)와 평행하게 연장되도록 형성될 수 있다.
도 17a 내지 도 17c는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 도시한 도면들로서, 도 17a는 집적회로 소자(700)의 평면 레이아웃 다이어그램이다. 도 17b는 도 17a의 B - B' 선 단면도이다. 도 17c는 도 17a의 C - C' 선 단면도이다. 도 17a 내지 도 17c에 있어서, 도 1a 내지 도 16b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 17a 내지 도 17c를 참조하면, 집적회로 소자(700)는 기판(110)의 제1 영역(I)으로부터 상기 기판(110)의 주면에 수직인 방향 (Z 방향)으로 복수의 제1 핀형 활성 영역(F1)이 돌출되어 있다. 상기 복수의 제1 핀형 활성 영역(F1)은 제1 도전형 채널 영역(CH1)을 가질 수 있다. 상기 복수의 제1 핀형 활성 영역(F1)은 각각 상기 제1 도전형 채널 영역(CH1)의 하부에서 상기 제1 도전형 채널 영역(CH1)의 단축 방향의 양 측벽이 제1 소자분리막(420)으로 덮여 있다. 또한, 상기 복수의 제1 핀형 활성 영역(F1)은 각각 상기 제1 도전형 채널 영역(CH1)의 하부에서 상기 제1 도전형 채널 영역(CH1)의 장축 방향의 양 측벽이 핀 분리 절연막(422)으로 덮여 있다. 상기 제1 소자분리막(420) 및 핀 분리 절연막(422) 중 제1 소자분리막(420)에만 제1 스트레서 라이너(124, 224)가 형성되어 있고, 상기 핀 분리 절연막(422)은 제1 스트레서 라이너(124, 224)를 포함하지 않는다.
상기 기판(110)의 제2 영역(II)으로부터 제1 방향 (Z 방향)으로 복수의 제2 핀형 활성 영역(F2)이 돌출되어 있다. 상기 복수의 제2 핀형 활성 영역(F2)은 제2 도전형 채널 영역(CH2)을 가질 수 있다. 상기 복수의 제2 핀형 활성 영역(F2)은 각각 상기 제2 도전형 채널 영역(CH2)의 하부에서 상기 제2 도전형 채널 영역(CH2)의 단축 방향의 양 측벽이 제2 소자분리막(430)으로 덮여 있다. 제1 영역(I)에서와 유사하게, 상기 복수의 제2 핀형 활성 영역(F2)은 각각 상기 제2 도전형 채널 영역(CH2)의 하부에서 상기 제2 도전형 채널 영역(CH2)의 장축 방향의 양 측벽이 핀 분리 절연막(도시 생략)으로 덮여 있다. 상기 제2 도전형 채널 영역(CH2)의 측벽들을 덮고 있는 제2 소자분리막(430) 및 핀 분리 절연막 중 제2 소자분리막(430)에만 제2 스트레서 라이너(134, 234)가 형성되어 있고, 핀 분리 절연막은 제2 스트레서 라이너(134, 234)를 포함하지 않는다.
상기 복수의 제1 및 제2 핀형 활성 영역(F1, F2)은 기판(110) 상에서 X 방향을 따라 상호 평행하게 연장될 수 있다.
도 17a에는 제1 및 제2 핀형 활성 영역(F1, F2)이 각각 3 개씩 형성되어 있는 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다.
상기 기판(110)의 제1 영역(I) 및 제2 영역(II) 상에는 복수의 게이트 라인(GL)이 상기 복수의 제1 및 제2 핀형 활성 영역(F1, F2)의 연장 방향 (X 방향)에 교차하는 방향 (Y 방향)으로 연장될 수 있다. 제1 영역(I)에서 상기 복수의 제1 핀형 활성 영역(F1)의 제1 도전형 채널 영역(CH1)과 복수의 게이트 라인(GL)과의 사이에는 제1 인터페이스막(IF1) 및 제1 게이트 절연막(142)이 개재되어 있고, 제2 영역(II)에서 상기 복수의 제2 핀형 활성 영역(F2)의 제2 도전형 채널 영역(CH2)과 복수의 게이트 라인(GL)과의 사이에는 제2 인터페이스막(IF2) 및 제2 게이트 절연막(144)이 개재되어 있다.
제1 영역(I)과 제2 영역(II)과의 사이에 있는 딥 트렌치(DT)(도 17b) 내에는 제1 및 제2 소자영역간 분리용 절연막(112, 114)이 형성되어 있다.
도 17b에 예시한 바와 같이, 집적회로 소자(700)의 제1 및 제2 소자분리막(420, 430)과 제1 및 제2 소자영역간 분리용 절연막(112, 114) 중 제1 및 제2 소자분리막(420, 430) 내에만 제1 및 제2 스트레서 라이너(124, 224, 134, 234)가 형성되고, 제1 및 제2 소자영역간 분리용 절연막(112, 114) 내에는 스트레서 라이너가 포함되지 않는다.
상기 기판(110)의 제1 영역(I) 및 제2 영역(II) 상에서 상기 제1 및 제2 핀형 활성 영역(F1, F2), 제1 및 제2 소자분리막(420, 430), 제1 및 제2 소자영역간 분리용 절연막(112, 114) 위에는 상기 복수의 제1 및 제2 핀형 활성 영역(F1, F2) 각각의 양 측벽 및 상면을 덮는 복수의 제1 및 제2 게이트 절연막(142, 144) 및 복수의 게이트 라인(GL)이 형성되어 있다. 상기 복수의 제1 및 제2 게이트 절연막(142, 144) 및 복수의 게이트 라인(GL)에 대한 보다 상세한 구성은 도 1a 및 도 1b를 참조하여 제1 및 제2 게이트 절연막(142, 144)과, 제1 및 제2 게이트(152, 154)에 대하여 설명한 바와 대체로 동일하다.
도 17a에 예시한 바와 같이, 상기 복수의 게이트 라인(GL) 중 일부 영역에는 게이트 콘택(710)이 형성될 수 있다.
상기 복수의 게이트 라인(GL) 중 일부 게이트 라인(GL)은 도 17b에 예시된 바와 같이 복수의 제1 및 제2 핀형 활성 영역(F1, F2)의 상면 및 단축 방향의 양 단부 측벽을 덮도록 연장되고, 다른 일부 게이트 라인(GL)은 도 17c에 예시된 바와 같이 복수의 제1 및 제2 핀형 활성 영역(F1, F2)의 상면 및 장축 방향의 일단의 측벽을 덮도록 형성될 수 있다.
또한, 도 17c에 일부가 예시된 바와 같이, 복수의 제1 및 제2 핀형 활성 영역(F1, F2)에서 복수의 게이트 라인(GL)의 양 측에는 복수의 소스/드레인 영역(482)이 형성되어 있다. 상기 복수의 소스/드레인 영역(482) 상에는 각각 콘택(720)이 연결될 수 있다. 상기 콘택(720)은 도전성 배리어막(722) 및 배선층(724)을 포함할 수 있다. 일부 실시예들에서, 상기 도전성 배리어막(722)은 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 티타늄 카본 질화물, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다. 일부 실시예들에서, 상기 배선층(724)은 도핑된 반도체, Cu, Ti, W, Al 등과 같은 금속, 니켈 실리사이드, 코발트 실리사이드, 텅스텐 실리사이드, 탄탈륨 실리사이드 등과 같은 금속 실리사이드, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다. 복수의 게이트 라인(GL)과 복수의 콘택(720)과의 사이에는 게이트간 절연막(270)이 채워져서 이들 상호간을 절연시킬 수 있다.
도 17a 내지 도 17c에 예시한 집적회로 소자(700)에서, 제1 및 제2 소자분리막(420, 430), 제1 및 제2 소자영역간 분리용 절연막(112, 114), 및 핀 분리 절연막(422) 중 제1 및 제2 소자분리막(420, 430) 내에만 제1 및 제2 스트레서 라이너(124, 224, 134, 234)가 형성됨으로써, 복수의 제1 및 제2 핀형 활성 영역(F1, F2) 중 필요한 부분에서 선택적으로 캐리어 이동도를 향상시킬 수 있는 응력이 인가될 수 있다. 따라서, 제1 영역(I) 및 제2 영역(II)에 형성되는 트랜지스터들의 퍼포먼스가 향상될 수 있다.
도 18a 내지 도 18j는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 18a 내지 도 18j를 참조하여, 도 1c에 예시한 집적회로 소자(100A)의 예시적인 제조 방법을 설명한다. 도 18a 내지 도 18j에 있어서, 도 1a 내지 도 1c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 18a를 참조하면, 제1 영역(I) 및 제2 영역(II)을 포함하는 기판(110)을 준비한다. 상기 기판(110)의 제1 영역(I) 및 제2 영역(II) 위에 복수의 패드산화막 패턴(812) 및 복수의 마스크 패턴(814)을 형성한다.
상기 복수의 패드산화막 패턴(812) 및 복수의 마스크 패턴(814)은 기판(110) 상에서 일 방향 (X 방향)을 따라 상호 평행하게 연장될 수 있다.
일부 실시예들에서, 상기 복수의 패드산화막 패턴(812)은 상기 기판(110)의 표면을 열산화시켜 얻어진 산화막으로 이루어질 수 있다. 상기 복수의 마스크 패턴(814)은 실리콘 질화막, 실리콘 산화질화막, SOG (spin on glass) 막, SOH (spin on hardmask) 막, 포토레지스트막, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
도 18b를 참조하면, 복수의 마스크 패턴(814)을 식각 마스크로 이용하여 기판(110)의 일부 영역을 식각하여, 상기 기판(110)에 복수의 제1 및 제2 트렌치(T1, T2)를 형성한다. 상기 복수의 제1 및 제2 트렌치(T1, T2)가 형성됨에 따라, 상기 기판(110)으로부터 상기 기판(110)의 주면에 수직인 방향 (Z 방향)을 따라 상부로 돌출되고 일 방향 (X 방향)으로 연장되는 복수의 제1 및 제2 핀형 활성 영역(F1, F2)이 얻어질 수 있다.
도 18c를 참조하면, 제1 영역(I)에서 복수의 제1 핀형 활성 영역(F1)의 노출 표면을 덮는 제1 절연 라이너(122)와, 제2 영역(II)에서 복수의 제2 핀형 활성 영역(F2)의 노출 표면을 덮는 제2 절연 라이너(132)를 형성한다.
상기 제1 절연 라이너(122) 및 제2 절연 라이너(132)는 각각 상기 제1 핀형 활성 영역(F1) 및 제2 핀형 활성 영역(F2)의 표면을 산화시키는 공정을 수행하여 얻어질 수 있다. 예를 들면, 상기 제1 절연 라이너(122) 및 제2 절연 라이너(132)는 각각 열 산화 공정을 이용하여 형성될 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 상기 제1 절연 라이너(122) 및 제2 절연 라이너(132)는 동시에 형성될 수 있다. 상기 제1 절연 라이너(122) 및 제2 절연 라이너(132)는 서로 동일한 물질로 이루어질 수 있다. 상기 제1 절연 라이너(122) 및 제2 절연 라이너(132)는 각각 약 10 ∼ 100 Å의 두께를 가질 수 있다.
도 18d를 참조하면, 기판(110)의 제1 영역(I)에서 제1 절연 라이너(122) 위에 제1 스트레서 라이너(124)를 형성한다.
일부 실시예들에서, 상기 제1 스트레서 라이너(124)를 형성하기 위하여, 상기 제1 영역(I) 및 제2 영역(II)에서 각각 복수의 제1 핀형 활성 영역(F1) 및 복수의 제2 핀형 활성 영역(F2) 위에 제1 절연 라이너(122) 및 제2 절연 라이너(132)를 덮는 제1 스트레서 라이너(124)를 형성한 후, 제2 영역(II)이 노출되도록 제1 영역(I)을 덮는 마스크 패턴(도시 생략)을 형성하고, 제2 영역(II)에서 상기 제1 스트레서 라이너(124)를 다시 제거하여 상기 제2 절연 라이너(132)가 노출되도록 할 수 있다.
상기 제1 스트레서 라이너(124)는 상기 제1 절연 라이너(122)를 컨포멀하게 덮도록 균일한 두께로 형성될 수 있다.
제1 영역(I)에 NMOS 트랜지스터를 형성하고자 하는 경우, 상기 제1 스트레서 라이너(124)는 복수의 제1 핀형 활성 영역(F1)의 채널 영역에 인장 응력을 인가하는 물질로 이루어질 수 있다. 예를 들면, 상기 제1 스트레서 라이너(124)는 SiN, SiON, SiBN, SiC, SiC:H, SiCN, SiCN:H, SiOCN, SiOCN:H, SiOC, SiO2, 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 제1 스트레서 라이너(124)는 약 10 ∼ 100 Å의 두께를 가질 수 있다.
일부 실시예들에서, 상기 제1 스트레서 라이너(124)를 형성하기 위하여 PECVD (plasma enhanced chemical vapor deposition), HDP CVD (high density plasma CVD), ICP CVD (inductively coupled plasma CVD), 또는 CCP CVD (capacitor coupled plasma CVD) 공정을 이용할 수 있다.
도 18e를 참조하면, 기판(110)의 제2 영역(II)이 노출되도록 제1 영역(I)을 덮는 마스크 패턴(520)을 형성한 후, 제2 영역(II)에서 제2 절연 라이너(132) 위에 제2 스트레서 라이너(134)를 형성한다.
제2 영역(II)에서 상기 제2 절연 라이너(132) 위에 제2 스트레서 라이너(134)가 형성되는 동안 제1 영역(I)에서는 상기 마스크 패턴(520) 위에 제2 스트레서 라이너(134)가 형성될 수 있다. 일부 실시예들에서, 상기 마스크 패턴(520)은 포토레지스트막으로 이루어질 수 있다.
상기 제2 스트레서 라이너(134)는 상기 제2 절연 라이너(132)를 컨포멀하게 덮도록 균일한 두께로 형성될 수 있다.
제2 영역(II)에 PMOS 트랜지스터를 형성하고자 하는 경우, 상기 제2 스트레서 라이너(134)는 복수의 제2 핀형 활성 영역(F2)의 채널 영역에 인장 응력을 인가하는 물질로 이루어질 수 있다. 예를 들면, 상기 제2 스트레서 라이너(134)는 SiN, SiON, SiBN, SiC, SiC:H, SiCN, SiCN:H, SiOCN, SiOCN:H, SiOC, SiO2, 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 제1 스트레서 라이너(124)는 약 10 ∼ 100 Å의 두께를 가질 수 있다.
일부 실시예들에서, 상기 제2 스트레서 라이너(134)를 형성하기 위하여 PECVD, HDP CVD, ICP CVD, 또는 CCP CVD 공정을 이용할 수 있다.
도 18f를 참조하면, 제1 영역(I)에서 마스크 패턴(520) (도 18e 참조)과 이를 덮는 제3 절연 라이너(134)를 제거하여 제1 영역(I)에서 제1 스트레서 라이너(124)를 노출시킨 후, 제1 영역(I) 상에서 복수의 제1 트렌치(T1)를 채우는 제1 매립 절연막(126)과, 제2 영역(II) 상에서 복수의 제2 트렌치(T2)를 채우는 제2 매립 절연막(136)을 형성한다.
상기 제1 매립 절연막(126) 및 제2 매립 절연막(136)은 동시에 형성될 수 있으며, 동일한 물질막으로 이루어질 수 있다. 상기 제1 매립 절연막(126) 및 제2 매립 절연막(136)을 형성하기 위하여, 복수의 제1 트렌치(T1) 및 복수의 제2 트렌치(T2) 각각의 내부를 채우도록 산화물을 퇴적한 후, 상기 퇴적된 산화물을 어닐링(annealing)할 수 있다. 그 후, 상기 제1 매립 절연막(126) 및 제2 매립 절연막(136)을 상부로부터 일부 제거하여 복수의 마스크 패턴(814)의 상면이 노출되도록 할 수 있다.
상기 제1 매립 절연막(126) 및 제2 매립 절연막(136)은 FCVD (flowable chemical vapor deposition) 공정 또는 스핀 코팅 (spin coating) 공정을 이용하여 형성될 수 있다. 예를 들면, 상기 제1 매립 절연막(126) 및 제2 매립 절연막(136)은 FSG, USG, BPSG, PSG, FOX, PE-TEOS, 또는 TOSZ로 이루어질 수 있다. 일부 실시예들에서, 상기 제2 매립 절연막(136)을 구성하는 산화막은 상기 제1 매립 절연막(126)을 구성하는 산화막과 동일한 공정에 의해 형성된 동일한 물질막으로 이루어질 수 있다.
도 18g를 참조하면, 기판(110)의 제1 영역(I) 및 제2 영역(II) 상에서 복수의 제1 핀형 활성 영역(F1)의 일부, 복수의 제2 핀형 활성 영역(F2)의 일부, 및 이들의 주위를 감싸는 절연막들을 제거하여 제1 및 제2 딥 트렌치(DT1, DT2)를 형성한다.
상기 복수의 마스크 패턴(814)의 상면으로부터 상기 제1 트렌치(T1) 및 제2 트렌치(T2) 각각의 저면까지의 깊이(D1, D2)보다 상기 제1 및 제2 딥 트렌치(DT1, DT2) 각각의 저면까지의 깊이(D3, D4)가 더 크다. 예를 들면, 상기 제1 및 제2 딥 트렌치(DT1, DT2)의 깊이(D3, D4)는 제1 트렌치(T1) 및 제2 트렌치(T2) 각각의 깊이(D1, D2)보다 약 50 ∼ 150 nm 더 클 수 있다.
일부 실시예들에서, 상기 제1 딥 트렌치(DT1)에 의해 제1 영역(I)이 한정되고, 상기 제2 딥 트렌치(DT2)에 의해 제2 영역(II)이 한정될 수 있다.
일부 실시예들에서, 상기 제1 및 제2 딥 트렌치(DT1, DT2)를 형성하기 위하여, 도 18f의 결과물상에 상기 결과물의 상면을 일부 노출시키는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 결과물의 노출된 부분을 건식 식각하는 공정을 이용할 수 있다.
도 18h를 참조하면, 상기 제1 및 제2 딥 트렌치(DT1, DT2)를 채우는 제1 및 제2 소자영역간 분리용 절연막(112, 114)을 형성한다.
상기 제1 및 제2 소자영역간 분리용 절연막(112, 114)을 형성하기 위하여, 코팅 공정 또는 증착 공정을 이용할 수 있다. 일부 실시예들에서, 상기 제1 및 제2 소자영역간 분리용 절연막(112, 114)은 각각 USG로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
제1 영역(I) 상에서 상기 제1 소자영역간 분리용 절연막(112)은 제1 절연 라이너(122), 제1 스트레서 라이너(124), 및 제1 매립 절연막(126)과 직접 접하도록 형성될 수 있다. 제2 영역(II) 상에서 상기 제2 소자영역간 분리용 절연막(114)은 상기 제2 절연 라이너(132), 제2 스트레서 라이너(134), 및 제2 매립 절연막(136)과 직접 접하도록 형성될 수 있다.
일부 실시예들에서, 상기 제1 및 제2 소자영역간 분리용 절연막(112, 114)을 형성하기 위하여, 상기 제1 및 제2 딥 트렌치(DT1, DT2)를 채우는 절연막을 형성한 후, 복수의 마스크 패턴(814)이 노출되도록 상면을 평탄화할 수 있다. 이 때, 상기 복수의 마스크 패턴(814)의 일부와, 제1 및 제2 매립 절연막(126, 136) 각각의 일부가 소모되어 이들의 높이가 낮아질 수 있다.
도 18i를 참조하면, 복수의 제1 및 제2 핀형 활성 영역(F1, F2) 각각의 상부(U1, U2)에서 이들 각각의 상면과 측벽들이 노출되도록 복수의 마스크 패턴(814) 및 복수의 패드산화막 패턴(812)(도 18h 참조), 제1 및 제2 소자영역간 분리용 절연막(112, 114)의 일부, 제1 및 제2 매립 절연막(126, 136)의 일부, 제1 및 제2 스트레서 라이너(124, 134)의 일부, 및 제1 및 제2 절연 라이너(122, 132)의 일부를 제거하기 위한 리세스(recess) 공정을 수행한다.
그 결과, 제1 영역(I) 및 제2 영역(II) 상에서 상기 제1 및 제2 핀형 활성 영역(F1, F2) 각각의 상부(U1, U2)를 노출시키는 제1 및 제2 소자분리막(120, 130)이 형성될 수 있다.
일부 실시예들에서, 상기 리세스 공정을 수행하기 위하여, 건식 식각, 습식 식각, 또는 건식 및 습식을 조합한 식각 공정을 이용할 수 있다. 상기 리세스 공정을 수행하는 동안, 제1 영역(I)과 제2 영역(II)에서 노출되는 제1 및 제2 핀형 활성 영역(F1, F2) 각각의 상부(U1, U2)가 식각 분위기 및/또는 후속의 세정 분위기에 노출됨으로써 식각, 산화 및/또는 세정에 의해 그 외측 표면으로부터 일부가 소모되어, 도 18i에 예시한 바와 같이 상기 제1 및 제2 핀형 활성 영역(F1, F2) 각각의 상부(U1, U2)의 폭이 감소될 수 있다. 특히, 도 18h의 결과물로부터 상기 리세스 공정을 수행하는 동안 제1 영역(I) 및 제2 영역(II)에서 불필요한 막들을 제거하는 양이 증가함에 따라 상기 제1 및 제2 핀형 활성 영역(F1, F2) 각각의 상부(U1, U2)의 노출 면적이 점차 증가하고, 이에 따라 상기 제1 및 제2 핀형 활성 영역(F1, F2)의 탑 부분은 하부측에 비해 상기 리세스 공정 중의 식각 분위기에 노출되는 시간이 더 길어질 수 있다. 이이 따라 상기 제1 및 제2 핀형 활성 영역(F1, F2) 각각의 상부(U1, U2)에서, 탑 부분에 가까워질수록 식각 분위기에 의한 소모량이 많아져서 결과적으로 탑 부분으로 가까워짐에 따라 폭이 작아질 수 있다,.
일부 실시예들에서, 제1 영역(I) 및 제2 영역(II) 상에서 노출된 상기 제1 및 제2 핀형 활성 영역(F1, F2) 각각의 상부(U1, U2)에 문턱 전압 조절용 불순물 이온 주입 공정이 수행될 수 있다. 상기 문턱 전압 조절용 불순물 이온 주입 공정시, 상기 제1 영역(I) 및 제2 영역(II) 중 NMOS 트랜지스터가 형성되는 영역에는 불순물로서 붕소(B) 이온을 주입하고, PMOS 트랜지스터가 형성되는 영역에는 불순물로서 인(P) 또는 비소(As)를 이온주입할 수 있다.
도 18j를 참조하면, 제1 영역(I) 및 제2 영역(II) 상에서 노출된 상기 제1 및 제2 핀형 활성 영역(F1, F2) 각각의 노출된 표면에 제1 및 제2 인터페이스막(IF1, IF2)을 형성한 후, 제1 영역(I) 상에서 복수의 제1 핀형 활성 영역(F1) 각각의 상부(U1)(도 18i 참조)를 차례로 덮는 제1 게이트 절연막(142) 및 제1 게이트(152)와, 제2 영역(II) 상에서 노출된 복수의 제2 핀형 활성 영역(F2) 각각의 상부(U2)(도 18i 참조)를 차례로 덮는 제2 게이트 절연막(144) 및 제2 게이트(154)를 형성하고, 상기 복수의 제1 및 제2 핀형 활성 영역(F1, F2)에서 제1 및 제2 게이트(152, 154) 각각의 양측에 제1 및 제2 소스/드레인 영역(162, 164)(도 1a 참조)을 형성하여 도 1c에 예시한 집적회로 소자(100A)를 제조할 수 있다.
일부 실시예들에서, 상기 제1 및 제2 게이트(152, 154)는 RPG 공정에 의해 형성될 수 있다. 상기 복수의 제1 및 제2 핀형 활성 영역(F1, F2) 각각의 상부(U1, U2)는 각각 채널 영역(CH1, CH2)이 될 수 있다.
도 18a 내지 도 18j를 참조하여 설명한 집적회로 소자(100A)의 제조 방법에 따르면, 제1 영역(I) 및 제2 영역(II)에서 서로 다른 응력을 가지는 제1 및 제2 스트레서 라이너(124, 134)를 가지는 제1 및 제2 소자분리막(120, 130)을 단순화된 공정에 의해 형성함으로써, 제1 영역(I) 및 제2 영역(II) 상에 형성되는 복수의 채널 영역(CH1, CH2)의 도전형에 따라 독립적으로 캐리어 이동도가 개선된 집적회로 소자를 용이하게 얻을 수 있다.
도 18a 내지 도 18j를 참조하여 도 1c에 예시한 집적회로 소자(100A)의 예시적인 제조 방법에 대하여 설명하였으나, 본 발명의 기술적 사상의 범위 내에서 이로부터 변형 및 변경된 다양한 방법을 이용하여 본 명세서에서 예시하는 다양한 구조를 가지는 집적회로 소자들을 제조할 수 있다.
예를 들면, 도 1a 및 도 1b에 예시한 집적회로 소자(100), 도 2에 예시한 집적회로 소자(100B) 및 도 3에 예시한 집적회로 소자(100C)를 형성하기 위하여, 도 18d를 참조하여 설명한 공정에서 제1 스트레서 라이너(124)의 두께를 조절하거나, 도 18e를 참조하여 설명한 공정에서 제2 스트레서 라이너(134)의 두께를 조절할 수 있다.
도 19a 내지 도 19c는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 집적회로 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 19a를 참조하면, 도 18a 및 도 18b를 참조하여 설명한 바와 같은 방법으로 복수의 제1 및 제2 핀형 활성 영역(F1, F2)을 형성한 후, 도 18c 내지 도 18f를 참조하여 설명한 바와 유사한 방법으로 상기 복수의 제1 및 제2 핀형 활성 영역(F1, F2) 각각의 사이의 공간을 채우는 제1 및 제2 예비 소자분리막(820, 830)을 형성하고, 상기 제1 및 제2 예비 소자분리막(820, 830) 위에 마스크 패턴(840)을 형성한다.
일부 실시예들에서, 상기 제1 예비 소자분리막(820)은 도 18f에 예시한 제1 절연 라이너(122), 제1 스트레서 라이너(124), 및 제1 매립 절연막(126)의 적층 구조를 가질 수 있다. 그리고, 상기 제2 예비 소자분리막(830)은 도 18f에 예시한 제2 절연 라이너(132), 제2 스트레서 라이너(134), 및 제2 매립 절연막(136)의 적층 구조를 가질 수 있다.
도 19b를 참조하면, 마스크 패턴(840)을 식각 마스크로 이용하여, 도 18g를 참조하여 설명한 바와 유사한 방법으로 복수의 패드산화막 패턴(812)의 일부, 복수의 마스크 패턴(814)의 일부, 제1 및 제2 핀형 활성 영역(F1, F2)의 일부, 및 제1 및 제2 예비 소자분리막(820, 830)의 일부를 이방성 식각 공정에 의해 제거하여, 제1 및 제2 딥 트렌치(DT1, DT2)를 형성한다.
상기 제1 및 제2 딥 트렌치(DT1, DT2)를 형성하는 동안, 복수의 제1 트렌치(T1) 및 제2 트렌치(T2) 중 제1 및 제2 딥 트렌치(DT1, DT2)에 이웃하는 제1 트렌치(T1) 및 제2 트렌치(T2) 내부에서는 상기 제1 및 제2 예비 소자분리막(820, 830)이 식각된 후 제1 및 제2 트렌치(T1, T2)의 저면에서 기판(110)이 식각되기 시작할 때, 식각 대상막이 변경됨에 따라 일시적으로 기판(110)의 식각 방향이 수직 방향뿐만 아니라 수평 방향으로도 진행되어 기판(110)의 일부 및 상기 제1 및 제2 예비 소자분리막(820, 830)의 일부가 등방성 식각과 유사하게 식각될 수 있다. 이에 따라, 상기 제1 및 제2 예비 소자분리막(820, 830)의 일부가 수평 방향으로 소모되고, 상기 제1 및 제2 딥 트렌치(DT1, DT2)에 이웃하는 제1 트렌치(T1) 및 제2 트렌치(T2)의 깊이가 더 깊어질 수 있다.
도 19c를 참조하면, 도 19b의 결과물상에 남아 있는 마스크 패턴(840)을 제거한 후, 제1 및 제2 딥 트렌치(DT1, DT2)를 채우는 제1 및 제2 절연막(112A, 114A)을 형성한다.
상기 제1 및 제2 절연막(112A, 114A)은 도 18h에 예시한 제1 및 제2 소자 영역간 분리용 절연막(112, 114)에 대응할 수 있다.
그 후, 도 18i 및 도 18j를 참조하여 설명한 공정들을 수행할 수 있다.
일부 실시예들에서, 도 19a 내지 도 19c를 참조하여 설명한 예시적인 집적회로 소자의 제조 방법으로부터 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 가함으로써 도 4a 내지 도 7에 예시한 집적회로 소자(200, 200A, 200B, 200C, 200D)를 형성할 수 있다.
도 5에 예시한 집적회로 소자(200B) 및 도 6에 예시한 집적회로 소자(200C)를 형성하기 위한 예시적인 공정에서, 도 2에 예시한 집적회로 소자(100B) 및 도 3에 예시한 집적회로 소자(100C)에 대하여 설명한 바와 유사하게 제1 스트레서 라이너(124, 224)의 두께를 조절하거나, 제2 스트레서 라이너(134, 234)의 두께를 조절할 수 있다.
도 7에 예시한 집적회로 소자(200D)를 형성하기 위한 예시적인 공정에서는, 도 18a 내지 도 18g를 참조하여 설명한 바와 같은 방법에 따라 제1 및 제2 딥 트렌치(DT1, DT2)를 형성하는 공정까지 수행할 수 있다. 이 때, 상기 제1 및 제2 딥 트렌치(DT1, DT2)를 형성하기 위한 식각 공정을 수행하는 동안, 도 19b를 참조하여 설명한 바와 유사한 원리에 따라, 복수의 제1 트렌치(T1) 및 제2 트렌치(T2) 중 제1 및 제2 딥 트렌치(DT1, DT2)에 이웃하는 제1 트렌치(T1) 및 제2 트렌치(T2) 내부에 있는 제1 및 제2 소자분리막(120, 130)이 식각된 후 제1 및 제2 트렌치(T1, T2)의 저면에서 기판(110)이 식각되기 시작할 때, 일시적으로 기판(110)의 식각 방향이 수직 방향뿐만 아니라 수평 방향으로도 진행되어 제1 및 제2 딥 트렌치(DT1, DT2)에 이웃하는 제1 트렌치(T1) 및 제2 트렌치(T2) 내부에 있는 제1 및 제2 스트레서 라이너(224E, 234E)의 일부와 제1 및 제2 매립 절연막(226, 236)의 일부가 소모될 수 있다. 그 결과, 상기 제1 및 제2 딥 트렌치(DT1, DT2) 내에 제1 및 제2 소자영역간 분리용 절연막(112, 114)을 형성한 후, 남아 있는 제1 및 제2 스트레서 라이너(224E, 234E)는 상기 제1 및 제2 소자영역간 분리용 절연막(112, 114)으로부터 이격되어 있는 결과물이 얻어질 수 있다.
도 7에는 상기 제1 및 제2 딥 트렌치(DT1, DT2)에 이웃하는 제1 트렌치(T1) 및 제2 트렌치(T2)와 상기 제1 및 제2 소자영역간 분리용 절연막(112, 114)과의 경계면을 편의상 직선으로 도시하였으나, 상기 제1 및 제2 딥 트렌치(DT1, DT2)에 이웃하는 제1 트렌치(T1) 및 제2 트렌치(T2)의 저부에서 상기 제1 및 제2 소자영역간 분리용 절연막(112, 114)이 제1 트렌치(T1) 및 제2 트렌치(T2)의 내부의 빈 공간으로 일부 유입됨에 따라, 제1 트렌치(T1) 및 제2 트렌치(T2)와 상기 제1 및 제2 소자영역간 분리용 절연막(112, 114)과의 경계면이 상기 제1 트렌치(T1) 및 제2 트렌치(T2)의 내부까지 연장된 비선형 형상을 가질 수 있다.
도 8a 및 도 8b에 예시한 집적회로 소자(300, 300A)를 형성하기 위한 예시적인 방법에서, 도 18a 내지 도 18j 및 도 19a 내지 도 19c를 참조하여 설명한 방법으로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 방법을 이용할 수 있다. 특히, 도 18c를 참조하여 설명한 바와 같은 제1 및 제2 절연 라이너(122, 132)를 형성하는 공정에서, 산화 조건을 제어하여, 제1 트렌치(T1) 및 제2 트렌치(T2) 각각의 입구측에서보다 저면측에서 얻어지는 산화막의 두께가 커지도록 함으로써 도 8a 및 도 8b에 예시한 바와 같은 제1 절연 라이너(122A, 222A) 및 제2 절연 라이너(132A, 232A)를 형성할 수 있다. 예를 들면, 상기 제1 트렌치(T1) 및 제2 트렌치(T2)는 이들 각각의 입구측에서의 폭보다 저면측에서의 폭이 더 작을 수 있다. 이 경우, 제1 및 제2 핀형 활성 영역(F1, F2)의 노출 표면을 동일한 시간 동안 열산화시키는 동안, 상기 제1 트렌치(T1) 및 제2 트렌치(T2)의 저면으로부터 입구측에 비해 좁은 공간에 산화막이 성장하게 되고 상기 제1 트렌치(T1) 및 제2 트렌치(T2) 각각의 저부에서는 저면으로부터의 산화막 성장과 측벽으로부터의 산화막 성장이 동시에 이루어질 수 있다. 이에 따라, 비교적 좁은 공간을 한정하는 상기 제1 트렌치(T1) 및 제2 트렌치(T2) 각각의 저면측에서 형성되는 산화막의 두께는 입구측에서 형성되는 산화막의 두께보다 더 커질 수 있다.
도 9에 예시한 집적회로 소자(300B)를 형성하기 위하여, 상술한 도 8a 및 도 8b에 예시한 집적회로 소자(300, 300A)의 형성 방법, 도 7에 예시한 집적회로 소자(200D)의 형성 방법, 또는 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 방법들을 이용할 수 있다.
도 10에 예시한 집적회로 소자(300C)를 형성하기 위한 예시적인 방법에서, 제1 트렌치(T1) 및 제2 트렌치(T2) 내부에 제1 및 제2 스트레서 라이너(224E, 234E, 324, 334)를 형성하기 위한 증착 공정시, 스텝 커버리지 특성을 제어하여, 제1 트렌치(T1) 및 제2 트렌치(T2) 내부에서 비교적 깊은 부분에서는 제1 트렌치(T1) 및 제2 트렌치(T2)의 입구측에 비하여 증착이 잘 이루어지지 않도록 할 수 있다. 이에 따라, 도 10에 예시한 바와 같이, 제1 영역(I)에서 복수의 내측 제1 소자분리막(220I)은 각각 서로 분리된 2 개의 제1 스트레서 라이너(324)를 포함하고, 제2 영역(II)에서 복수의 내측 제2 소자분리막(230I)은 각각 서로 분리된 2 개의 제2 스트레서 라이너(334)를 포함하는 구조가 얻어질 수 있다.
이상, 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 예시적인 제조 방법들을 설명하였으나, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 가하여, 상술한 바로부터, 도 1a 내지 도 10에 예시한 집적회로 소자(100, 100A, 100B, 100C, 200, 200A, 200B, 200C, 200D, 300, 300A, 300B, 300C) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들, 그리고 도 11a 내지 도 17c를 참조하여 설명한 집적회로 소자(400, 400A, 400B, 500, 500A, 500B, 700) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들을 제조할 수 있음을 당업자들은 잘 알 수 있을 것이다.
도 1a 내지 도 19c를 참조하여, 3 차원 구조의 채널을 구비하는 FinFET을 포함하는 집적회로 소자들 및 그 제조 방법들에 대하여 설명하였으나, 본 발명의 기술적 사상은 상기 설명한 바에 한정되는 것은 아니다. 예를 들면, 상기한 바와 같은 본 발명의 기술적 사상의 범위 내에서 본 발명의 기술적 사상의 다양한 변형 및 변경을 통하여 본 발명의 기술적 사상에 의한 특징들을 가지는 수평형 (planar) MOSFET을 포함하는 집적회로 소자들 및 그 제조 방법들을 제공할 수 있음은 당 업자들이면 잘 알 수 있을 것이다.
도 20은 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 소자(1000)의 블록 다이어그램이다.
도 20을 참조하면, 전자 소자(1000)는 로직 영역(1010) 및 메모리 영역(1020)을 포함한다.
상기 로직 영역(1010)은 카운터(counter), 버퍼 (buffer) 등과 같은 원하는 논리적 기능을 수행하는 표준 셀 (standard cells)로서, 트랜지스터, 레지스터 등과 같은 복수의 회로 소자 (circuit elements)를 포함하는 다양한 종류의 논리 셀을 포함할 수 있다. 상기 논리 셀은 예를 들면, AND, NAND, OR, NOR, XOR (exclusive OR), XNOR (exclusive NOR), INV (inverter), ADD (adder), BUF (buffer), DLY (delay), FILL (filter), 멀티플렉서 (MXT/MXIT). OAI (OR/AND/INVERTER), AO (AND/OR), AOI (AND/OR/INVERTER), D 플립플롭, 리셋 플립플롭, 마스터-슬레이브 플립플롭(master-slaver flip-flop), 래치(latch) 등을 구성할 수 있다. 그러나, 상기 예시한 셀들은 단지 예시에 불과하며, 본 발명의 기술적 사상에 따른 논리 셀이 위에서 예시된 셀에만 한정되는 것은 아니다.
상기 메모리 영역(1020)은 SRAM, DRAM, MRAM, RRAM, 및 PRAM 중 적어도 하나를 포함할 수 있다.
상기 로직 영역(1010) 및 상기 메모리 영역(1020) 중 적어도 하나의 영역은 도 1a 내지 도 17c에 예시한 집적회로 소자(100, 100A, 100B, 100C, 200, 200A, 200B, 200C, 200D, 300, 300A, 300B, 300C, 400, 400A, 400B, 500, 500A, 500B, 700) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들 중 적어도 하나를 포함한다.
도 21은 본 발명의 기술적 사상에 의한 메모리 모듈(1400)의 평면도이다.
메모리 모듈(1400)은 모듈 기판(1410)과, 상기 모듈 기판(1410)에 부착된 복수의 반도체 칩(1420)을 포함한다.
상기 반도체 칩(1420)은 본 발명의 기술적 사상에 의한 집적회로 소자를 포함한다. 상기 반도체 칩(1420)은 도 1a 내지 도 17c에 예시한 집적회로 소자(100, 100A, 100B, 100C, 200, 200A, 200B, 200C, 200D, 300, 300A, 300B, 300C, 400, 400A, 400B, 500, 500A, 500B, 700) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들 중 적어도 하나를 포함한다.
상기 모듈 기판(1410)의 일측에는 마더 보드의 소켓에 끼워질 수 있는 접속부(1430)가 배치된다. 상기 모듈 기판(1410) 상에는 세라믹 디커플링 커패시터(1440)가 배치된다. 본 발명이 기술적 사상에 의한 메모리 모듈(1400)은 도 21에 예시된 구성에만 한정되지 않고 다양한 형태로 제작될 수 있다.
도 22는 본 발명의 기술적 사상에 의한 실시예들에 따른 디스플레이 구동 집적회로 (display driver IC: DDI)(1500) 및 상기 DDI(1500)를 구비하는 디스플레이 장치(1520)의 개략적인 블록 다이어그램이다.
도 22를 참조하면, DDI(1500)는 제어부 (controller)(1502), 파워 공급 회로부 (power supply circuit)(1504), 드라이버 블록 (driver block)(1506), 및 메모리 블록 (memory block)(1508)을 포함할 수 있다. 제어부(1502)는 중앙 처리 장치 (main processing unit: MPU)(1522)로부터 인가되는 명령을 수신하여 디코딩하고, 상기 명령에 따른 동작을 구현하기 위해 DDI(1500)의 각 블록들을 제어한다. 파워 공급 회로부(1504)는 제어부(1502)의 제어에 응답하여 구동 전압을 생성한다. 드라이버 블록(1506)은 제어부(1502)의 제어에 응답하여 파워 공급 회로부(1504)에서 생성된 구동 전압을 이용하여 디스플레이 패널(1524)를 구동한다. 디스플레이 패널(1524)은 액정 디스플레이 패널 (liquid crystal display pannel) 또는 플라즈마 디스플레이 패널 (plasma display pannel)일 수 있다. 메모리 블록(1508)은 제어부(1502)로 입력되는 명령 또는 제어부(1502)로부터 출력되는 제어 신호들을 일시적으로 저장하거나, 필요한 데이터들을 저장하는 블록으로서, RAM, ROM 등의 메모리를 포함할 수 있다. 파워 공급 회로부(1504) 및 드라이버 블록(1506) 중 적어도 하나는 도 1a 내지 도 17c에 예시한 집적회로 소자(100, 100A, 100B, 100C, 200, 200A, 200B, 200C, 200D, 300, 300A, 300B, 300C, 400, 400A, 400B, 500, 500A, 500B, 700) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들 중 적어도 하나를 포함한다.
도 23은 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS 인버터(1600)의 회로도이다.
상기 CMOS 인버터(1600)는 CMOS 트랜지스터(1610)를 포함한다. CMOS 트랜지스터(1610)는 전원 단자(Vdd)와 접지 단자와의 사이에 연결된 PMOS 트랜지스터(1620) 및 NMOS 트랜지스터(1630)로 이루어진다. 상기 CMOS 트랜지스터(1610)는 도 1a 내지 도 17c에 예시한 집적회로 소자(100, 100A, 100B, 100C, 200, 200A, 200B, 200C, 200D, 300, 300A, 300B, 300C, 400, 400A, 400B, 500, 500A, 500B, 700) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들 중 적어도 하나를 포함한다.
도 24는 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS SRAM 소자(1700)의 회로도이다.
상기 CMOS SRAM 소자(1700)는 한 쌍의 구동 트랜지스터(1710)를 포함한다. 상기 한 쌍의 구동 트랜지스터(1710)는 각각 전원 단자(Vdd)와 접지 단자와의 사이에 연결된 PMOS 트랜지스터(1720) 및 NMOS 트랜지스터(1730)로 이루어진다. 상기 CMOS SRAM 소자(1700)는 한 쌍의 전송 트랜지스터(1740)를 더 포함한다. 상기 구동 트랜지스터(1710)를 구성하는 PMOS 트랜지스터(1720) 및 NMOS 트랜지스터(1730)의 공통 노드에 상기 전송 트랜지스터(1740)의 소스가 교차 연결된다. 상기 PMOS 트랜지스터(1720)의 소스에는 전원 단자(Vdd)가 연결되어 있으며, 상기 NMOS 트랜지스터(1730)의 소스에는 접지 단자가 연결된다. 상기 한 쌍의 전송 트랜지스터(1740)의 게이트에는 워드 라인(WL)이 연결되고, 상기 한 쌍의 전송 트랜지스터(1740) 각각의 드레인에는 비트 라인(BL) 및 반전된 비트 라인이 각각 연결된다.
상기 CMOS SRAM 소자(1700)의 구동 트랜지스터(1710) 및 전송 트랜지스터(1740) 중 적어도 하나는 도 1a 내지 도 17c에 예시한 집적회로 소자(100, 100A, 100B, 100C, 200, 200A, 200B, 200C, 200D, 300, 300A, 300B, 300C, 400, 400A, 400B, 500, 500A, 500B, 700) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들 중 적어도 하나를 포함한다.
도 25는 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS NAND 회로(1800)의 회로도이다.
상기 CMOS NAND 회로(1800)는 서로 다른 입력 신호가 전달되는 한 쌍의 CMOS 트랜지스터를 포함한다. 상기 CMOS NAND 회로(1800)는 도 1a 내지 도 17c에 예시한 집적회로 소자(100, 100A, 100B, 100C, 200, 200A, 200B, 200C, 200D, 300, 300A, 300B, 300C, 400, 400A, 400B, 500, 500A, 500B, 700) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들 중 적어도 하나를 포함한다.
도 26은 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템(1900)을 도시한 블록 다이어그램이다.
상기 전자 시스템(1900)은 메모리(1910) 및 메모리 콘트롤러(1920)를 포함한다. 상기 메모리 콘트롤러(1920)는 호스트(1930)의 요청에 응답하여 상기 메모리(1910)로부터의 데이타 독출 및/또는 상기 메모리(1910)로의 데이타 기입을 위하여 상기 메모리(1910)를 제어한다. 상기 메모리(1910) 및 메모리 콘트롤러(1920) 중 적어도 하나는 도 1a 내지 도 17c에 예시한 집적회로 소자(100, 100A, 100B, 100C, 200, 200A, 200B, 200C, 200D, 300, 300A, 300B, 300C, 400, 400A, 400B, 500, 500A, 500B, 700) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들 중 적어도 하나를 포함한다.
도 27은 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템(2000)의 블록 다이어그램이다.
상기 전자 시스템(2000)은 콘트롤러(2010), 입출력 장치 (I/O)(2020), 메모리(2030), 및 인터페이스(2040)를 포함하며, 이들은 각각 버스(2050)를 통해 상호 연결되어 있다.
상기 콘트롤러(2010)는 마이크로프로세서 (microprocessor), 디지탈 신호 프로세서, 또는 이들과 유사한 처리 장치 중 적어도 하나를 포함할 수 있다. 상기 입출력 장치(2020)는 키패드 (keypad), 키보드 (keyboard), 또는 디스플레이 (display) 중 적어도 하나를 포함할 수 있다. 상기 메모리(2030)는 콘트롤러(2010)에 의해 실행된 명령을 저장하는 데 사용될 수 있다. 예를 들면, 상기 메모리(2030)는 유저 데이타 (user data)를 저장하는 데 사용될 수 있다.
상기 전자 시스템(2000)은 무선 통신 장치, 또는 무선 환경 하에서 정보를 전송 및/또는 수신할 수 있는 장치를 구성할 수 있다. 상기 전자 시스템(2000)에서 무선 커뮤니케이션 네트워크를 통해 데이타를 전송/수신하기 위하여 상기 인터페이스(2040)는 무선 인터페이스로 구성될 수 있다. 상기 인터페이스(2040)는 안테나 및/또는 무선 트랜시버 (wireless transceiver)를 포함할 수 있다. 일부 실시예에서, 상기 전자 시스템(2000)은 제3 세대 통신 시스템, 예를 들면, CDMA(code division multiple access), GSM (global system for mobile communications), NADC (north American digital cellular), E-TDMA (extended-time division multiple access), 및/또는 WCDMA (wide band code division multiple access)와 같은 제3 세대 통신 시스템의 통신 인터페이스 프로토콜에 사용될 수 있다. 상기 전자 시스템(2000)은 도 1a 내지 도 17c에 예시한 집적회로 소자(100, 100A, 100B, 100C, 200, 200A, 200B, 200C, 200D, 300, 300A, 300B, 300C, 400, 400A, 400B, 500, 500A, 500B, 700) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들 중 적어도 하나를 포함한다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
120: 제1 소자분리막, 122: 제1 절연 라이너, 124: 제1 스트레서 라이너, 126: 제1 매립 절연막, 130: 제2 소자분리막, 132: 제2 절연 라이너, 134: 제2 스트레서 라이너, 136: 제2 매립 절연막, F1: 제1 핀형 활성 영역, F2: 제2 핀형 활성 영역.

Claims (20)

  1. 기판으로부터 수직 방향으로 돌출되고 리세스를 한정하도록 상기 리세스를 사이에 두고 이격된 제1 핀형 활성 영역 및 제2 핀형 활성 영역과,
    상기 제1 핀형 활성 영역의 제1 측벽에 접하는 제1 소자분리막과, 상기 제1 핀형 활성 영역의 상기 제1 측벽의 반대측 제2 측벽에 접하는 제2 소자분리막을 포함하는 소자분리막으로서, 상기 제1 소자분리막은 상기 리세스의 깊이 방향에서 상기 리세스의 저부에 배치되고, 상기 제1 소자분리막은 상기 리세스의 상기 저부의 표면에 접하는 제1 라이너와 상기 제1 라이너 상에 있는 제1 절연막을 포함하고, 상기 제2 소자분리막은 상기 제1 핀형 활성 영역의 상기 제2 측벽 상에 컨포멀하게 연장되는 제2 라이너를 포함하는 상기 소자분리막과,
    상기 제2 소자분리막을 사이에 두고 상기 제1 핀형 활성 영역으로부터 이격되어 있고 상기 제2 라이너를 포함하지 않는 소자영역간 분리용 절연막과,
    상기 소자분리막 위로 돌출된 상기 제1 핀형 활성 영역의 상부의 표면과 상기 제2 핀형 활성 영역의 상부의 표면을 따라 연장되는 게이트 절연막과,
    상기 게이트 절연막 상에 있는 게이트를 포함하고,
    상기 제2 소자분리막은 상기 제1 소자분리막보다 상기 기판의 두께 방향으로 더 긴 형상을 가지는 집적회로 소자.
  2. 제1항에 있어서,
    상기 게이트 절연막은 상기 제1 라이너의 최상면과 상기 제1 절연막의 최상면에 접하는 집적회로 소자.
  3. 제1항에 있어서,
    상기 리세스의 최저부는 라운드(round) 형상인 집적회로 소자.
  4. 제1항에 있어서,
    상기 제1 라이너는 상기 리세스의 상기 저부의 표면에 접하는 제1 절연 라이너와, 상기 제1 절연 라이너와 상기 제1 절연막과의 사이에 있는 제1 스트레서 라이너를 포함하고, 상기 제1 스트레서 라이너는 상기 제1 절연 라이너 및 상기 제1 절연막과는 다른 제1 물질로 이루어지고,
    상기 제2 소자분리막은 상기 제2 라이너 위에 있는 제2 절연막을 더 포함하고, 상기 제2 라이너는 상기 제1 핀형 활성 영역의 상기 제2 측벽에 접하는 제2 절연 라이너와, 상기 제2 절연 라이너와 상기 제2 절연막과의 사이에 있는 제2 스트레서 라이너를 포함하고, 상기 제2 스트레서 라이너는 상기 제1 물질로 이루어지는 집적회로 소자.
  5. 제4항에 있어서,
    상기 제1 스트레서 라이너 및 상기 제2 스트레서 라이너는 각각 SiBN (silicon boronitride), SiC (silicon carbide), SiC:H, SiCN, SiCN:H, SiOCN, SiOCN:H, SiOC (silicon oxycarbide), SiO2 (silicon dioxide), 폴리실리콘, 또는 이들의 조합으로 이루어지는 집적회로 소자.
  6. 제5항에 있어서,
    상기 제1 스트레서 라이너 및 상기 제2 스트레서 라이너는 각각 10 ∼ 100 Å의 두께를 가지는 집적회로 소자.
  7. 제1항에 있어서,
    상기 제1 핀형 활성 영역의 상기 제1 측벽 및 상기 제2 측벽은 상기 수직 방향으로 연장되는 상기 제1 핀형 활성 영역의 중심 축을 기준으로 상호 비대칭 형상을 가지는 집적회로 소자.
  8. 제1항에 있어서,
    상기 제1 핀형 활성 영역의 상기 제1 측벽의 제1 수직 길이는 상기 제1 핀형 활성 영역의 상기 제2 측벽의 제2 수직 길이보다 더 작은 집적회로 소자.
  9. 제1항에 있어서,
    상기 제1 핀형 활성 영역은 상기 수직 방향으로 연장되는 상기 제1 핀형 활성 영역의 중심 축을 기준으로 비대칭 형상을 가지고,
    상기 제2 핀형 활성 영역은 상기 수직 방향으로 연장되는 상기 제2 핀형 활성 영역의 중심 축을 기준으로 대칭 형상을 가지는 집적회로 소자.
  10. 기판으로부터 수직 방향으로 돌출된 핀형 활성 영역과,
    상기 핀형 활성 영역의 상부의 표면을 따라 연장되는 게이트 절연막과,
    상기 게이트 절연막 상에 있는 게이트와,
    상기 핀형 활성 영역의 하부의 제1 측벽과 상기 제1 측벽의 반대측 제2 측벽 상에 있는 소자분리 구조물을 포함하고, 상기 소자분리 구조물은 상기 핀형 활성 영역의 상기 제1 측벽에 접하는 제1 소자분리막과, 상기 핀형 활성 영역의 상기 제2 측벽에 접하는 제2 소자분리막과, 상기 제2 소자분리막을 사이에 두고 상기 핀형 활성 영역으로부터 이격되어 있는 소자영역간 분리용 절연막을 포함하고, 상기 제2 소자분리막은 상기 핀형 활성 영역의 상기 제2 측벽을 따라 연장되는 라이너를 포함하고,
    상기 소자영역간 분리용 절연막은 상기 라이너를 포함하지 않고,
    상기 제2 소자분리막은 상기 제1 소자분리막보다 상기 기판의 두께 방향으로 더 긴 형상을 가지는 집적회로 소자.
  11. 제10항에 있어서,
    상기 라이너는 스트레서 라이너와, 상기 핀형 활성 영역의 상기 제2 측벽과 상기 스트레서 라이너와의 사이에 있는 절연 라이너를 포함하고, 상기 스트레서 라이너는 제1 물질로 이루어지고, 상기 절연 라이너는 상기 제1 물질과는 다른 제2 물질로 이루어지는 집적회로 소자.
  12. 제11항에 있어서,
    상기 소자영역간 분리용 절연막은 상기 스트레서 라이너를 포함하지 않는 집적회로 소자.
  13. 제10항에 있어서,
    상기 소자영역간 분리용 절연막은 상기 제2 소자분리막의 상기 라이너에 접하는 집적회로 소자.
  14. 제10항에 있어서,
    상기 핀형 활성 영역의 상기 제1 측벽과 상기 제2 측벽은 상기 수직 방향으로 연장되는 상기 핀형 활성 영역의 중심 축을 기준으로 비대칭 형상을 가지는 집적회로 소자.
  15. 기판으로부터 수직 방향으로 돌출되고 리세스를 한정하도록 상기 리세스를 사이에 두고 이격된 제1 핀형 활성 영역 및 제2 핀형 활성 영역으로서, 상기 제1 핀형 활성 영역의 하부는 상기 리세스를 한정하는 제1 측벽과 상기 제1 측벽의 반대측 제2 측벽을 가지는 상기 제1 핀형 활성 영역 및 상기 제2 핀형 활성 영역과,
    상기 제1 핀형 활성 영역의 상기 제1 측벽에 접하는 제1 소자분리막과, 상기 제1 핀형 활성 영역의 상기 제2 측벽에 접하는 제2 소자분리막을 포함하는 소자분리막으로서, 상기 제2 소자분리막은 상기 제1 핀형 활성 영역의 상기 제2 측벽 상에 컨포멀하게 연장되는 라이너와 상기 라이너 상에 있는 절연막을 포함하는 상기 소자분리막과,
    상기 제1 핀형 활성 영역의 상부의 표면과 상기 제2 핀형 활성 영역의 상부의 표면을 따라 연장되는 게이트 절연막과,
    상기 게이트 절연막 상에 있는 게이트와,
    상기 제2 소자분리막의 상기 절연막에 접하고, 상기 제2 소자분리막보다 더 깊은 레벨까지 상기 기판 내부로 연장되고, 상기 라이너를 포함하지 않는 소자영역간 분리용 절연막을 포함하고,
    상기 제2 소자분리막은 상기 제1 소자분리막보다 상기 기판의 두께 방향으로 더 긴 형상을 가지는 집적회로 소자.
  16. 제15항에 있어서,
    상기 게이트 절연막은 상기 제2 소자분리막의 상기 라이너의 최상면에 접하는 집적회로 소자.
  17. 제16항에 있어서,
    상기 제1 핀형 활성 영역과 상기 게이트 절연막과의 사이에 있는 인터페이스막을 더 포함하는 집적회로 소자.
  18. 삭제
  19. 제15항에 있어서,
    상기 제2 소자분리막은 상기 제1 핀형 활성 영역과 상기 소자영역간 분리용 절연막과의 사이에 있는 집적회로 소자.
  20. 제15항에 있어서,
    상기 제1 핀형 활성 영역의 상기 제1 측벽과 상기 제2 측벽은 상기 수직 방향으로 연장되는 상기 제1 핀형 활성 영역의 중심 축을 기준으로 비대칭 형상을 가지는 집적회로 소자.
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