KR102274734B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR102274734B1
KR102274734B1 KR1020140154660A KR20140154660A KR102274734B1 KR 102274734 B1 KR102274734 B1 KR 102274734B1 KR 1020140154660 A KR1020140154660 A KR 1020140154660A KR 20140154660 A KR20140154660 A KR 20140154660A KR 102274734 B1 KR102274734 B1 KR 102274734B1
Authority
KR
South Korea
Prior art keywords
region
concentration
semiconductor substrate
fin
gate structure
Prior art date
Application number
KR1020140154660A
Other languages
English (en)
Other versions
KR20150088172A (ko
Inventor
임하진
김형준
이내인
Original Assignee
삼성전자주식회사
서울대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사, 서울대학교 산학협력단 filed Critical 삼성전자주식회사
Priority to US14/602,660 priority Critical patent/US9515186B2/en
Priority to CN201510035301.2A priority patent/CN104867977B/zh
Publication of KR20150088172A publication Critical patent/KR20150088172A/ko
Priority to US15/335,885 priority patent/US10276694B2/en
Application granted granted Critical
Publication of KR102274734B1 publication Critical patent/KR102274734B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/783—Field effect transistors with field effect produced by an insulated gate comprising a gate to body connection, i.e. bulk dynamic threshold voltage MOSFET

Abstract

반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는, Ⅲ족 원소와 Ⅴ족 원소를 포함하는 반도체 기판 및 상기 반도체 기판 상의 게이트 구조체를 포함하되, 상기 반도체 기판은 상기 게이트 구조체 하부와 접하는 제1 영역과 상기 제1 영역 하부의 제2 영역을 포함하고, 상기 제1 영역에서 상기 Ⅲ족 원소의 농도는 상기 Ⅴ족 원소의 농도보다 낮고, 상기 제2 영역에서 상기 Ⅲ족 원소의 농도는 상기 Ⅴ족 원소의 농도와 실질적으로 동일하다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
캐리어의 이동도(mobility) 향상을 위해 트랜지스터의 채널을 3-5족 화합물(group Ⅲ-Ⅴ compound)로 구성하는 기술에 대한 연구가 진행되고 있다.
그런데, 이러한 Ⅲ-Ⅴ족 화합물 상에 예를 들어, 고유전율(high-K)을 갖는 게이트 절연막을 바로 형성하게 되면 불안정한 계면을 형성하여 트랜지스터가 동작할 시, 예를 들어, 높은 계면 준위 밀도(density of interface trap charge, DIT)가 높아 트랜지스터의 성능이 저하되는 경우가 발생한다.
본 발명이 해결하고자 하는 기술적 과제는 제품 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 제품 신뢰성이 향상된 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, Ⅲ족 원소와 Ⅴ족 원소를 포함하는 반도체 기판; 및 상기 반도체 기판 상의 게이트 구조체를 포함하되, 상기 반도체 기판은 상기 게이트 구조체 하부와 접하는 제1 영역과 상기 제1 영역 하부의 제2 영역을 포함하고, 상기 제1 영역에서 상기 Ⅲ족 원소의 농도는 상기 Ⅴ족 원소의 농도보다 낮고, 상기 제2 영역에서 상기 Ⅲ족 원소의 농도는 상기 Ⅴ족 원소의 농도와 실질적으로 동일하다.
상기 Ⅲ족 원소는 Ga, In, Al 중 적어도 하나이고, 상기 Ⅴ족 원소는 P, As, Sb 중 적어도 하나일 수 있다.
상기 제1 영역에서, 상기 Ⅲ족 원소의 농도는 상부에서 하부로 갈수록 증가할 수 있다.
상기 제1 영역 상면에서 상기 Ⅲ족 원소의 농도는 10% 이하일 수 있다.
상기 제1 영역 상면은 산소 원자를 5% 이하로 포함할 수 있다.
상기 제1 영역의 두께는 1nm 내지 20nm일 수 있다.
상기 게이트 구조체는, 상기 제1 영역과 접하는 게이트 절연막과, 상기 게이트 절연막 상의 게이트 전극을 포함할 수 있다.
상기 게이트 절연막은 오목한 형상을 갖고, 상기 게이트 전극은 상기 게이트 절연막 내에 배치될 수 있다.
상기 반도체 기판 내에서, 상기 제1 및 제2 영역의 적어도 일 측에 배치되는 소오스/드레인 영역을 더 포함할 수 있다.
상기 제1 영역은 상기 소오스/드레인 영역과 비접촉할 수 있다.
상기 반도체 하부에 배치되는 기판을 더 포함할 수 있다.
상기 기판은 상기 Ⅲ족 원소와 상기 Ⅴ족 원소를 미포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는, 기판; 상기 기판 상에서 돌출되고 제1 방향으로 연장되며, 제1 물질과 제2 물질을 포함하는 핀; 및 상기 핀 상에서 상기 핀과 교차하는 게이트 구조체를 포함하고, 상기 핀은 상기 게이트 구조체 하부에 배치되는 채널 영역을 포함하고, 상기 제1 물질의 농도는, 상기 채널 영역의 표면에서 내부로 갈수록 높아진다.
상기 제1 물질은 Ⅲ족 원소를 포함하고, 상기 제2 물질은 Ⅴ족 원소를 포함할 수 있다.
상기 제2 물질의 농도는 상기 채널 영역의 표면에서 내부로 갈수록 낮아질 수 있다.
상기 제1 물질의 농도와 상기 제2 물질의 농도의 차이는 상기 채널 영역의 내부로 갈수록 감소할 수 있다.
상기 채널 영역의 표면에서 상기 제2 물질의 농도는 상기 제1 물질의 농도보다 높을 수 있다.
상기 채널 영역의 표면에서의 상기 제1 물질의 농도는 10% 이하일 수 있다.
상기 게이트 구조체는, 상기 채널 영역과 접하는 게이트 절연막과, 상기 게이트 절연막 상에 배치되는 게이트 전극을 포함할 수 있다.
상기 게이트 전극을 덮는 캡핑막을 더 포함할 수 있다.
상기 게이트 구조체의 적어도 일 측의 상기 핀 내에 형성되는 소오스/드레인 영역을 더 포함하고, 상기 소오스/드레인 영역과 접하는 상기 핀의 표면에서, 상기 제1 물질과 상기 제2 물질의 농도는 실질적으로 동일할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치 제조 방법은, Ⅲ족 원소와 Ⅴ족 원소를 포함하는 반도체 기판을 제공하고, 상기 반도체 기판의 상면을 산화시켜 산화막을 형성하고, 상기 산화막을 제거하고, 상기 반도체 기판 상에 게이트 구조체를 형성하는 것을 포함한다.
상기 Ⅲ족 원소는 Ga, In, Al 중 적어도 하나이고, 상기 Ⅴ족 원소는 P, As, Sb 중 적어도 하나일 수 있다.
상기 산화막을 형성하기 전에, 상기 반도체 기판의 상면을 전세정하여 자연 산화막을 제거하는 것을 더 포함할 수 있다.
상기 산화막은 Ⅲ족 원소 산화물과 Ⅴ족 원소 산화물을 포함하되, 상기 Ⅲ족 원소 산화물이 상기 Ⅴ족 원소 산화물보다 많을 수 있다.
상기 반도체 기판의 상면을 산화시키는 것은, 5atm 이상에서, 300℃ 이상에서, 30분 내지 2 시간 이내에 상기 반도체 기판의 표면을 산화시키는 것을 포함할 수 있다.
상기 반도체 기판의 상면을 산화시키는 것은, 600℃ 이상의 고온에서, 30분 내지 2 시간 이내에 상기 반도체 기판의 표면을 산화시키는 것을 포함할 수 있다.
상기 산화막을 제거한 후, 상기 반도체 기판의 상면에서 상기 Ⅴ족 원소의 농도는 상기 Ⅲ족 원소의 농도보다 높을 수 있다.
상기 게이트 구조체를 형성하는 것은, 상기 반도체 기판과 접하는 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 게이트 전극을 형성하는 것을 더 포함할 수 있다.
상기 산화막을 제거하는 것은, 습식 식각을 이용하여 상기 산화막을 제거하는 것을 포함할 수 있다.
상기 산화물을 형성하기 전에, 상기 반도체 기판 내에 소오스/드레인 영역을 형성하는 것을 더 포함하고, 상기 산화물을 형성하는 것은, 상기 소오스/드레인 영역 사이의 상기 반도체 기판 상면을 산화시켜 상기 산화물을 형성하는 것을 포함할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법은, 기판 상에 돌출된 형상으로 제1 물질과 제2 물질을 포함하는 핀을 형성하되, 상기 제1 물질과 상기 제2 물질의 농도는 실질적으로 동일하고, 상기 핀의 채널 영역을 전세정하고, 상기 핀의 채널 영역을 산화시켜 산화막을 형성하되, 상기 산화막은 상기 제2 물질보다 상기 제1 물질을 더 많이 산화시키고, 상기 산화막을 제거하여 상기 채널 영역을 노출시키되, 상기 채널 영역의 표면에서 상기 제2 물질의 농도는 상기 제1 물질의 농도보다 높고, 상기 채널 영역을 덮는 게이트 구조체를 형성하는 것을 포함한다.
상기 제1 물질은 Ⅲ족 원소를 포함하고, 상기 제2 물질은 Ⅴ족 원소를 포함할 수 있다.
상기 산화는 5atm 이상에서, 300℃ 이상에서, 30분 내지 2 시간 이내에 수행하는 것을 포함할 수 있다.
상기 핀을 형성한 후에, 상기 핀과 교차하고 상기 채널 영역을 덮는 더미 게이트 구조체를 형성하고, 상기 더미 게이트 구조체의 적어도 일측에 소오스/드레인 영역을 형성하고, 상기 더미 게이트 구조체를 제거하여 상기 핀의 채널 영역을 노출시키는 것을 더 포함할 수 있다.
상기 게이트 구조체를 형성하는 것은, 상기 채널 영역의 표면과 접하는 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 게이트 전극을 형성하는 것을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 장치의 단면도이다.
도 3은 본 발명의 또다른 실시예에 따른 반도체 장치의 단면도이다.
도 4는 본 발명의 또다른 실시예에 따른 반도체 장치의 단면도이다.
도 5는 본 발명의 또다른 실시예에 따른 반도체 장치의 단면도이다.
도 6 내지 도 8은 본 발명의 또다른 실시예에 따른 반도체 장치에 대한 도면이다.
도 9는 본 발명의 또다른 실시예에 따른 반도체 장치에 대한 사시도이다.
도 10 내지 도 12는 본 발명의 또다른 실시예에 따른 반도체 장치에 대한 도면이다.
도 13 및 도 14는 본 발명의 몇몇 실시예에 따라 제조된 반도체 장치를 포함하는 반도체 장치를 설명하기 위한 회로도와 레이아웃도이다.
도 15는 본 발명의 몇몇 실시예에 따라 제조된 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 16 및 도 17은 본 발명의 몇몇 실시예에 따라 제조된 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.
도 18 내지 도 27은 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 28은 본 발명의 효과를 설명하기 위한 그래프이다.
도 29 내지 도 35는 본 발명의 또다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 36 내지 도 57은 본 발명의 또다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 및 도 25를 참조하여 본 발명의 일 실시예에 따른 반도체 장치(1)를 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치(1)의 단면도이고, 도 25는 반도체 기판(21)의 제1 영역(23)과 제2 영역(25)에서 제1 및 제2 물질의 농도를 나타낸 그래프이다.
도 1을 참조하면, 반도체 장치(1)는 반도체 기판(21), 게이트 구조체(40), 소오스/드레인 영역(51)을 포함한다.
반도체 기판(21)은 제1 물질과 제2 물질을 포함할 수 있다. 예를 들어, 제1 물질은 Ⅲ족 원소고, 제2 물질은 Ⅴ족 원소일 수 있다. 예를 들어, Ⅲ족 원소는 Ga, In, Al 중 적어도 하나이고, Ⅴ족 원소는 P, As, Sb 중 적어도 하나를 포함할 수 있다. 따라서, 반도체 기판(21)은 예를 들어, GaAs, InGaAs, AlGaAs, InAs, GaSb, InSb, InP 중 적어도 하나로 구성될 수 있다.
반도체 기판(21)이 포함하는 제1 물질과 제2 물질의 농도는 반도체 기판(21)의 위치에 따라 달라질 수 있다. 반도체 기판(21)의 상면에서 하부로 내려갈수록 제1 물질의 농도는 증가하고, 제2 물질의 농도는 감소할 수 있다. 그리고, 소정의 깊이에서부터는 제1 물질과 제2 물질의 농도는 실질적으로 같을 수 있다.
구체적으로, 반도체 기판(21)은 제1 영역(23)과 제2 영역(25)을 포함한다. 제1 영역(23)은 반도체 기판(21)의 상면에 위치하고, 제2 영역(25)은 제1 영역(23) 하부에 배치된다. 제1 영역(21)은 게이트 구조체(40)와 접한다. 제1 영역(21)의 두께는 예를 들어, 1nm 내지 20nm일 수 있다.
도 25를 참조하면, 제1 영역(23)에서, 제1 물질의 농도는 제1 영역(23)의 상면에서 제1 영역(23)의 하면까지 점점 증가한다. 제1 영역(23)의 상면에서, 제1 물질의 농도는 10% 이하이다. 제1 영역(23)에서, 제1 물질은 제2 물질의 농도보다 낮다.
제2 물질의 농도는 제1 영역(23)에서 제1 물질의 농도보다 높다. 그러나, 제1 영역(23)의 하부로 갈수록 제2 물질의 농도는 낮아지며, 제1 물질 농도와의 격차는 감소한다.
한편, 제1 영역(23)은 산소(O) 원자를 일부 포함할 수 있다. 산소 원자는 제1 영역(23)의 상면에서 하부로 갈수록 감소하며 소정의 깊이에서는 더 이상 존재하지 않을 수 있다. 산소 원자의 농도는 제1 영역(23)의 상면에서 5% 이하일 수 있다.
제2 영역(25)에서는 제1 물질과 제2 물질의 농도가 실질적으로 동일할 수 있다. 따라서, 여기서 실질적이라는 의미는 정확하게 동일한 것만이 아닌 공정 상 발생할 수 있는 오차의 범위도 의미한다. 따라서, 도 25와 같이, 제2 영역(25)에서 제1 물질의 농도와 제2 물질의 농도가 같지 않은 부분이 존재할 수 있다.
한편, 제2 영역(25)에서는 도 25와 같이 산소 원자가 거의 존재하지 않을 수 있다.
다시 도 1을 참조하면, 반도체 기판(21) 상에는 게이트 구조체(40)가 배치된다. 게이트 구조체(40)는 게이트 절연막(41), 게이트 전극(43), 하드 마스크막(45)을 포함한다.
게이트 절연막(41)은 반도체 기판(21) 상에 배치된다. 게이트 절연막(41)은 반도체 기판(21)과 접할 수 있다. 게이트 절연막(41)은 예를 들어, HfSiON, HfO2, ZrO2, Al2O3, Ta2O5, TiO2, SrTiO3 또는 (Ba,Sr)TiO3 등을 포함하는 그룹에서 선택된 물질을 포함할 수 있다. 또는 게이트 절연막(41)은 실리콘 산화막일 수 있다.
게이트 절연막(41) 상에는 게이트 전극(43)이 배치된다. 게이트 전극(43)은 예를 들어, 폴리 실리콘과 같이 도전 물질을 포함할 수 있다.
게이트 절연막(41) 상에는 하드 마스크막(45)이 배치된다. 하드 마스크막(45)은 예를 들어, 산화막, 질화막 또는 산질화막 중 적어도 하나를 포함할 수 있다.
게이트 구조체(40)의 적어도 일 측에는 소오스/드레인 영역(51)이 배치될 수 있다. 소오스/드레인 영역(51)은 반도체 기판(21) 내에 형성될 수 있다.
반도체 장치(1)가 PMOS 트랜지스터인 경우, 소오스/드레인 영역(51)은 반도체 기판(21)보다 격자 상수가 큰 물질을 포함할 수 있다. 반도체 장치(1)가 NMOS 트랜지스터인 경우, 소오스/드레인 영역(51)은 반도체 기판(21)보다 격자 상수가 작은 물질을 포함할 수 있다.
게이트 구조체(40)의 적어도 일 측에는 스페이서(47)가 배치된다. 스페이서(47)는 게이트 구조체(40)의 측벽을 덮을 수 있다. 스페이서(47)는 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중에서 적어도 하나일 수 있다.
스페이서(47)는 제1 영역(23) 상에 형성될 수 있다.
도 2를 참조하여 본 발명의 다른 실시예에 따른 반도체 장치(2)를 설명하기로 한다. 상술한 바와 중복되는 내용은 설명을 생략하고 차이점을 위주로 설명하기로 한다.
도 2는 본 발명의 다른 실시예에 따른 반도체 장치(2)의 단면도이다.
도 2의 반도체 장치(2)는 도 1의 반도체 장치(1)와 반도체 기판(21), 게이트 구조체(40), 소오스/드레인 영역(51)은 동일할 수 있다. 따라서, 반도체 기판(21)은 제1 영역(23)과 제2 영역(25)을 포함한다. 그리고, 반도체 기판(21)은 제1 물질, 예를 들어 Ⅲ족 원소와 제2 물질, 예를 들어 Ⅴ족 원소를 포함한다. 그리고 제1 물질의 농도는 제1 영역(23)의 상면에서 하부로 갈수록 증가하고, 제1 영역(23)에서 제1 물질의 농도는 제2 물질보다 낮다. 그리고 제2 영역(25)에서 제1 물질과 제2 물질의 농도는 실질적으로 같다.
도 2의 반도체 장치(2)는 도 1의 반도체 장치(1)에서 기판(11)을 더 포함할 수 있다. 기판(11)은 반도체 기판(21)의 하부에 배치될 수 있다. 기판(11)은 Si, Ge, SiGe, SiC, SiGeC로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, SOI(silicon on insulator) 기판을 사용하여도 무방하다. 다시 말해서, 기판(11)은 Ⅲ족 원소와 Ⅴ족 원소를 포함하지 않을 수 있다.
도 3 및 도 25를 참조하여 본 발명의 또다른 실시예에 따른 반도체 장치(3)를 설명하기로 한다.
도 3은 본 발명의 또다른 실시예에 따른 반도체 장치(3)의 단면도이다.
도 3을 참조하면, 본 발명의 또다른 실시예에 따른 반도체 장치(3)는 반도체 기판(22), 게이트 구조체(39), 소오스/드레인 영역(52), 컨택(76) 등을 포함할 수 있다.
반도체 기판(22)은 제1 물질과 제2 물질을 포함할 수 있다. 예를 들어, 제1 물질은 Ⅲ족 원소이고, 제2 물질은 Ⅴ족 원소일 수 있다. Ⅲ족 원소는 Ga, In, Al 중 적어도 하나일 수 있고, Ⅴ족 원소는 P, As, Sb 중 적어도 하나를 포함할 수 있다. 따라서, 반도체 기판(22)은 예를 들어, GaAs, InGaAs, AlGaAs, InAs, GaSb, InSb, InP 중 적어도 하나로 구성될 수 있다.
반도체 기판(22)이 포함하는 제1 물질과 제2 물질의 농도는 반도체 기판(22)의 위치에 따라 달라질 수 있다. 반도체 기판(22)의 상면으로부터 하부로 내려갈수록 제1 물질의 농도는 증가하고, 제2 물질의 농도는 감소할 수 있다. 그리고, 소정의 깊이에서부터는 제1 물질과 제2 물질의 농도는 실질적으로 같을 수 있다.
구체적으로, 반도체 기판(22)은 제1 영역(24)과 제2 영역(26)을 포함한다. 제1 영역(24)은 반도체 기판(22)의 상면에 위치하고, 제2 영역(26)은 제1 영역(24) 하부에 배치된다. 제1 영역(24)은 게이트 구조체(39)와 접한다. 제1 영역(24)의 두께는 예를 들어, 1nm 내지 20nm일 수 있다.
도 25를 참조하여, 제1 물질과 제2 물질의 농도를 구체적으로 설명하기로 한다. 도 2의 제1 영역(24)은 도 25의 도면부호 23에 대응하고, 도 2의 제2 영역(26)은 도 25의 도면부호 25에 대응한다.
제1 영역(24)에서, 제1 물질의 농도는 제1 영역(24)의 상면에서 제1 영역(24)의 하면까지 점점 증가한다. 제1 영역(24)의 상면에서, 제1 물질의 농도는 10% 이하이다. 제1 영역(24)에서, 제1 물질은 제2 물질의 농도보다 낮다.
제2 물질의 농도는 제1 영역(24)에서 제1 물질의 농도보다 높다. 그러나, 제1 영역(24)의 하부로 갈수록 제2 물질의 농도는 낮아지며, 제1 물질 농도와의 격차는 감소한다.
한편, 제1 영역(24)은 산소 원자를 일부 포함할 수 있다. 산소 원자는 제1 영역(24)의 상면에서 하부로 갈수록 감소하며 소정의 깊이에서는 더 이상 존재하지 않을 수 있다. 산소 원자의 농도는 제1 영역(24)의 상면에서 5% 이하일 수 있다.
제2 영역(26)에서는 제1 물질과 제2 물질의 농도가 실질적으로 동일할 수 있다. 따라서, 도 25에 도시된 바와 같이 제2 영역(26)에서 제1 물질의 농도와 제2 물질의 농도가 같지 않은 부분이 일부 존재할 수도 있다.
한편, 제2 영역(26)에서는 도 25와 같이 산소 원자가 거의 존재하지 않을 수 있다.
다시 도 3을 참조하면, 반도체 기판(22) 내에 STI(Shallow Trench Isolation)와 같은 소자 분리막(20)을 형성하여, 액티브 영역이 정의된다.
반도체 기판(22) 상에는 게이트 구조체(39)가 배치될 수 있다. 게이트 구조체(39)는 게이트 절연막(42), 일함수 조절막(44) 및 게이트 메탈(46)을 포함할 수 있다.
게이트 절연막(42)은 제1 영역(24)과 접하도록 형성될 수 있다. 게이트 절연막(42)은 제1 영역(24)의 상면, 스페이서(48)의 측벽을 따라 컨포말하게 형성될 수 있다. 따라서, 게이트 절연막(42)은 오목한 형상을 가질 수 있다.
게이트 절연막(42)은 고유전체 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(42)은, HfSiON, HfO2, ZrO2, Al2O3, Ta2O5, TiO2, SrTiO3 또는 (Ba,Sr)TiO3 등을 포함하는 그룹에서 선택된 물질을 포함할 수 있다. 게이트 절연막(42)은 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성될 수 있다.
게이트 절연막(42) 상에는 게이트 전극이 배치된다. 게이트 전극은 게이트 절연막(42)의 오목한 부분을 채울 수 있다. 게이트 전극은 일함수 조절막(44)과 게이트 메탈(46)을 포함한다.
일함수 조절막(44)은 게이트 절연막(42) 상에 배치된다. 구체적으로, 일함수 조절막(44)은 제1 영역(24)의 상면, 스페이서(48)의 측벽을 따라 컨포말하게 형성될 수 있으며 오목한 형상을 가질 수 있다.
반도체 장치(3)가 NMOS 트랜지스터인 경우에, 일함수 조절막(44)은 N형 일함수 조절막일 수 있으며, 예를 들어, TiAl, TiAlC, TiAlN, TaC, TiC, 또는 HfSi 중 적어도 하나를 포함할 수 있다.
반도체 장치(3)가 PMOS 트랜지스터인 경우에, 일함수 조절막(44)은 P형 일함수 조절막일 수 있으며, 예를 들어, TiN을 포함할 수 있다. 또는, 일함수 조절막(44)은 P형 일함수 조절막 상에 N형 일함수 조절막이 적층된 형상을 가질 수 있다. 이 경우, 일함수 조절막(44)은 P형 일함수 조절막과 동일한 기능을 할 수 있다.
스페이서(48)는 게이트 구조체(39)의 적어도 일 측에 배치될 수 있다. 스페이서(48)는 게이트 구조체(39)의 측벽을 덮을 수 있다. 스페이서(48)는 제2 영역(26) 상에 배치될 수 있고, 제1 영역(24) 상에 배치되지 않을 수 있다.
스페이서(48)는 질화막, 산질화막 중 적어도 하나를 포함할 수 있으며, 도시된 바와 달리 단층이 아닌 복수층으로 형성될 수 있다.
소오스/드레인 영역(52)은 게이트 구조체(39)의 적어도 일 측에 배치될 수 있다. 소오스/드레인 영역(52)은 반도체 기판(22) 내에 형성될 수 있으며, 에피 공정을 통해 형성될 수 있다.
소오스/드레인 영역(52)은 제1 영역(24)과 접촉하지 않을 수 있다. 따라서, 소오스/드레인 영역(52)은 제2 영역(26)과 접촉한다. 소오스/드레인 영역(52)과 접하는 반도체 기판(22)의 표면에서, 제1 물질의 농도와 제2 물질의 농도는 실질적으로 동일할 수 있다.
반도체 장치(3)가 PMOS 트랜지스터인 경우, 소오스/드레인 영역(52)은 반도체 기판(22)보다 격자 상수가 큰 물질을 포함할 수 있다. 반도체 장치(3)가 NMOS 트랜지스터인 경우, 소오스/드레인 영역(52)은 반도체 기판(22)보다 격자 상수가 작은 물질을 포함할 수 있다.
게이트 구조체(39) 상에는 캡핑막(53)이 배치될 수 있다. 캡핑막(53)은 게이트 구조체(39)를 덮으며, 게이트 절연막(42), 일함수 조절막(44) 및 게이트 메탈(46)이 노출되지 않도록 한다.
캡핑막(53)은 질화막(예를 들어, SiN, SiON, SiCON 중 적어도 하나)이거나, 산화막일 수 있다.
제1 층간 절연막(60)은 반도체 기판(22)을 덮고, 스페이서(48)의 측벽을 덮을 수 있다. 또한, 컨택홀(70)의 측벽 일부를 덮을 수 있다. 제1 층간 절연막(60)의 상면과 게이트 구조체(39)의 상면은 동일 평면 상에 배치될 수 있다. 평탄화 공정(예를 들어, CMP 공정)을 통해서 제1 층간 절연막(60)과 게이트 구조체(39)의 상면이 나란해 질 수 있다.
제1 층간 절연막(60) 상에는 제2 층간 절연막(62)이 배치된다. 제2 층간 절연막(62)은 게이트 구조체(39)와 캡핑막(53)을 덮고, 컨택홀(70)의 나머지 측벽을 덮을 수 있다.
제1 및 제2 층간 절연막(60, 62)은 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다.
소오스/드레인 영역(52) 상에는 컨택홀(70)이 배치된다. 컨택홀(70)은 제1 및 제2 층간 절연막(60, 62)을 관통하고 소오스/드레인 영역(52)의 상면을 노출시킬 수 있다.
컨택홀(70) 내에는 컨택메탈막(72)이 형성된다. 컨택메탈막(72)은 소오스/드레인 영역(52)과 접하도록 형성될 수 있다.
컨택메탈막(72)은 소오스/드레인 영역(52)의 면 저항, 접촉 저항 등을 감소시키는 역할을 할 수 있으며, 도전 물질, 예를 들어, Pt, Ni, Co, Au, Al 등을 포함할 수 있다.
컨택(76)은 컨택메탈막(72) 상에 배치되며, 컨택홀(70)을 채울 수 있다. 컨택(76)은 도전 물질로 형성될 수 있으며, 예를 들어, W, Al Cu 등을 포함할 수 있으나, 이에 제한되는 것은 아니다.
한편, 도시된 바와 같이, 컨택(76)은 하부에서 상부까지 일정한 폭을 가질 수도 있으나, 이에 제한되는 것은 아니며, 예를 들어, 컨택(76)은 하부에서 상부로 갈수록 폭이 넓이질 수 있다.
도 4를 참조하여 본 발명의 또다른 실시예에 따른 반도체 장치(4)를 설명하기로 한다. 상술한 바와 중복되는 내용은 설명을 생략하고 차이점을 위주로 설명하기로 한다.
도 4는 본 발명의 또다른 실시예에 따른 반도체 장치(4)의 단면도이다.
도 4를 참조하면, 반도체 장치(4)는 도 3의 반도체 장치(3)에서 기판(12)을 더 포함할 수 있다. 기판(12)은 반도체 기판(22)의 하부에 배치될 수 있다. 기판(12)은 Si, Ge, SiGe, SiC, SiGeC로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, SOI(silicon on insulator) 기판을 사용하여도 무방하다. 다시 말해서, 기판(12)은 Ⅲ족 원소와 Ⅴ족 원소를 포함하지 않을 수 있다.
도 5를 참조하여 본 발명의 또다른 실시예에 따른 반도체 장치(5)를 설명하기로 한다. 상술한 바와 중복되는 내용은 설명을 생략하고 차이점을 위주로 설명하기로 한다.
도 5에서, 기판(12)은 NMOS 영역(Ⅰ)과 PMOS 영역(Ⅱ)을 포함할 수 있다. NMOS 영역(Ⅰ)은 도 4의 반도체 장치(4)와 동일하다. 다만, 일함수 조절막(44)은 TiAl, TiAlC, TiAlN, TaC, TiC, 또는 HfSi 중 적어도 하나를 포함할 수 있다.
PMOS 영역(Ⅱ)은 도 4의 반도체 장치(4)와 게이트 구조체(38)의 형상이 다르다. 게이트 구조체(38)는 2개의 일함수 조절막(44, 48)을 포함할 수 있다. 제1 일함수 조절막(48) 상에 제2 일함수 조절막(44)이 적층될 수 있고, 제1 및 제2 일함수 조절막(48, 44)은 오목한 형상을 가질 수 있다. 제1 일함수 조절막(48)은 P형 일함수 조절막일 수 있고, 제2 일함수 조절막(44)은 N형 일함수 조절막일 수 있다. 따라서, 제2 일함수 조절막(44)은 TiAl, TiAlC, TiAlN, TaC, TiC, 또는 HfSi 중 적어도 하나를 포함할 수 있고, 제1 일함수 조절막(48)은 TiN을 포함할 수 있다. PMOS 영역(Ⅱ)에서는 제1 일함수 조절막(48)이 게이트 구조체(38)의 동작에 영향을 미치며, NMOS 영역(Ⅰ)에서는 N형 일함수 조절막(44)이 게이트 구조체(39)의 동작에 영향을 미칠 수 있다.
도 6 내지 도 8을 참조하여 본 발명의 또다른 실시예에 따른 반도체 장치(6)를 설명하기로 한다.
도 6 내지 도 8은 본 발명의 또다른 실시예에 따른 반도체 장치(6)에 대한 도면이다. 구체적으로, 도 6은 본 발명의 또다른 실시예에 따른 반도체 장치(6)의 사시도이고, 도 7은 도 6의 A―A를 따라 절단한 단면도이고, 도 8은 도 6의 B―B를 따라 절단한 단면도이다. 도 6에서는 제1 및 제2 층간 절연막(130, 132)을 생략하였다.
도 6 내지 도 8을 참조하면, 반도체 장치(6)는 기판(101), 핀(F1), 필드 절연막(110), 게이트 구조체(151), 스페이서(121), 소오스/드레인 영역(123), 컨택메탈막(191), 컨택(193), 제1 층간 절연막(130) 및 제2 층간 절연막(132) 등을 포함할 수 있다.
구체적으로, 기판(101)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, SOI(silicon on insulator) 기판을 사용하여도 무방하다.
핀(F1)은 길이 방향, 즉 제2 방향(Y1)을 따라서 길게 연장될 수 있다. 핀(F1)은 장변과 단변을 가질 수 있으며, 도 1에서는 장변 방향이 제2 방향(Y1)으로, 단변 방향이 제1 방향(X1)으로 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어 핀(F1)은 장변 방향이 제1 방향(X1), 단변 방향이 제2 방향(Y2)일 수 있다. 핀(F1)은 제3 방향(Z1)으로 기판(101) 상에서 돌출되는 형상을 가질 수 있다.
핀(F1)은 기판(101)의 일부일 수도 있고, 기판(101)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다.
핀(F1)은 제1 물질과 제2 물질을 포함할 수 있다. 예를 들어, 제1 물질은 Ⅲ족 원소고, 제2 물질은 Ⅴ족 원소일 수 있다. Ⅲ족 원소는 Ga, In, Al 중 적어도 하나일 수 있고, Ⅴ족 원소는 P, As, Sb 중 적어도 하나일 수 있다. 따라서, 핀(F1)은 예를 들어, GaAs, InGaAs, AlGaAs, InAs, GaSb, InSb, InP 중 적어도 하나로 구성될 수 있다.
핀(F1)은 소오스/드레인 영역(123) 사이, 게이트 구조체(151) 하부에 배치되는 채널 영역을 포함할 수 있다.
핀(F1)이 포함하는 제1 물질과 제2 물질의 농도는 핀(F1), 구체적으로 채널 영역의 위치에 따라 달라질 수 있다. 핀(F1)의 채널 영역 표면으로부터 내부로 내려갈수록 제1 물질의 농도는 증가하고, 제2 물질의 농도는 감소할 수 있다. 그리고, 소정의 깊이에서부터는 제1 물질과 제2 물질의 농도는 실질적으로 같을 수 있다.
구체적으로, 핀(F1)의 채널 영역은 제1 영역(103)과 제2 영역(105)을 포함한다. 제1 영역(103)은 핀(F1)의 채널 영역 표면에 위치하고, 제2 영역(105)은 제1 영역(103)의 내부에 배치된다. 제1 영역(103)은 게이트 구조체(151)와 접한다. 제1 영역(103)의 두께는 예를 들어, 1nm 내지 20nm일 수 있다.
도 25를 참조하여, 제1 물질과 제2 물질의 농도를 구체적으로 설명하기로 한다. 도 6 내지 도 8의 제1 영역(103)은 도 25의 도면부호 23에 대응하고, 도 6 내지 도 8의 제2 영역(105)은 도 25의 도면부호 25에 대응한다.
제1 영역(103)에서, 제1 물질의 농도는 제1 영역(103)의 표면에서 제2 영역(105)과 접하는 면까지 점점 증가한다. 제1 영역(103)의 표면에서, 제1 물질의 농도는 10% 이하이다. 제1 영역(103)에서, 제1 물질은 제2 물질의 농도보다 낮다.
제2 물질의 농도는 제1 영역(103)에서 제1 물질의 농도보다 높다. 그러나, 제1 영역(103)의 하부로 갈수록 제2 물질의 농도는 낮아지며, 제1 물질 농도와의 격차는 감소한다.
한편, 제1 영역(103)은 산소 원자를 일부 포함할 수 있다. 산소 원자는 제1 영역(103)의 상면에서 하부로 갈수록 감소하며 소정의 깊이에서는 더 이상 존재하지 않을 수 있다. 산소 원자의 농도는 제1 영역(103)의 상면에서 5% 이하일 수 있다.
제2 영역(105)에서는 제1 물질과 제2 물질의 농도가 실질적으로 동일할 수 있다. 따라서, 도 25에 도시된 바와 같이 제2 영역(105)에서 제1 물질의 농도와 제2 물질의 농도가 같지 않은 부분이 존재할 수도 있다.
한편, 제2 영역(105)에서는 도 25와 같이 산소 원자가 거의 존재하지 않을 수 있다.
필드 절연막(110)은 기판(101) 상에 형성되며, 핀(F1)의 측벽 일부를 덮고 핀(F1)의 상부를 노출시킬 수 있다.
게이트 구조체(151)는 핀(F1) 상에 배치되고, 핀(F1)과 교차할 수 있다. 도 6에서는 게이트 구조체(151)가 제1 방향(X1)으로 연장되는 것으로 도시되어 있으나 이에 제한되는 것은 아니며, 게이트 구조체(151)는 핀(F1)과 예각 또는 둔각을 이루면서 핀(F1)과 교차할 수 있다.
게이트 구조체(151)는 게이트 전극(155, 157)과 게이트 절연막(153)을 포함할 수 있다.
게이트 전극은 제1 금속층(155)과 제2 금속층(157)을 포함할 수 있다. 게이트 전극은 도시된 것과 같이, 2층 이상의 금속층(155, 157)이 적층될 수 있다. 제1 금속층(155)은 일함수 조절을 하고, 제2 금속층(157)은 제1 금속층(MG11, MG12, MG13)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(155)은 TiAl, TiAlC, TiAlN, HfSi, TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(157)은 W 또는 Al을 포함할 수 있다. 또는, 게이트 전극은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다. 이러한 게이트 구조체(151)는 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
게이트 절연막(153)은 핀(F1)과 게이트 전극(155, 157) 사이에 형성될 수 있다. 도 7에 도시된 것과 같이, 게이트 절연막(153)은 핀(F1)의 상면과 측벽의 상부에 형성될 수 있다. 따라서, 게이트 절연막(153)은 제1 영역(103)과 접할 수 있다. 또한, 게이트 절연막(153)은 게이트 전극(155, 157)과 필드 절연막(110) 사이에 배치될 수 있다. 이러한 게이트 절연막(153)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(153)은 HfO2, ZrO2, LaO, Al2O3 또는 Ta2O5을 포함할 수 있다.
스페이서(121)는 게이트 구조체(151)의 측벽 상에 형성될 수 있다. 스페이서(121)는 질화막, 산질화막 중 적어도 하나를 포함할 수 있으며, 도면에 도시된 바와 달리 단층이 아닌 복수층으로 형성될 수도 있다.
소오스/드레인 영역(123)은 게이트 구조체(151)의 적어도 일 측에 배치될 수 있다. 소오스/드레인 영역(123)은 핀(F1) 내에 배치될 수 있다.
소오스/드레인 영역(123)은 상승된(elevated) 소오스/드레인 영역일 수 있다. 따라서, 도 7과 같이 소오스/드레인 영역(123)의 상면은 핀(F1)의 상면보다 높을 수 있다.
반도체 장치(6)가 PMOS 트랜지스터인 경우, 소오스/드레인 영역(123)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 핀(F1) 물질에 비해서 격자상수가 큰 물질일 수 있다. 압축 스트레스 물질은 게이트 구조체(151) 하부의 채널 영역에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
반도체 장치(6)가 NMOS 트랜지스터인 경우, 소오스/드레인 영역(123)은 인장 스트레스 물질을 포함할 수 있다. 소오스/드레인 영역(123)은 기판(101)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 소오스/드레인 영역(123)은 핀(F1)의 물질보다 격자 상수가 작은 물질일 수 있다.
소오스/드레인 영역(123)은 에피택셜 성장(epitaxial growth)시켜 형성할 수 있다.
소오스/드레인 영역(123)은 제1 영역(103)과 접촉하지 않을 수 있다. 따라서, 소오스/드레인 영역(123)은 제2 영역(105)과 접촉한다. 소오스/드레인 영역(123)과 접하는 핀(F1)의 표면에서, 제1 물질의 농도와 제2 물질의 농도는 실질적으로 동일할 수 있다.
소오스/드레인 영역(123) 상에는 컨택메탈막(191)이 배치된다. 컨택메탈막(191)은 소오스/드레인 영역(123)의 면 저항, 접촉 저항 등을 감소시키는 역할을 할 수 있으며, 예를 들어, Pt, Ni, Co, Au, Al 등을 포함할 수 있다.
컨택메탈막(191) 상에는 컨택(193)이 형성된다. 컨택(193)은 제1 및 제2 층간 절연막(130, 132)을 관통하여 컨택메탈막(191)과 접하도록 형성될 수 있다. 컨택(193)은 도전 물질을 포함하며, 예를 들어, W, Al Cu 등을 포함할 수 있다.
한편, 도시된 바와 같이, 컨택(193)은 하부에서 상부까지 일정한 폭을 가질 수도 있으나, 이에 제한되는 것은 아니며, 예를 들어, 컨택(193)은 하부에서 상부로 갈수록 폭이 넓이질 수 있다.
제1 층간 절연막(130)과 제2 층간 절연막(132)은 필드 절연막(110) 상에 순차적으로 형성된다. 제1 층간 절연막(130)은 컨택메탈막(191)을 덮고, 컨택(193)의 측벽 일부를 덮을 수 있다. 제2 층간 절연막(132)은 컨택(193)의 나머지 측벽을 덮을 수 있다.
도 7에 도시된 것처럼, 제1 층간 절연막(130)의 상면은, 게이트 구조체(151)의 상면과 동일 평면에 위치할 수 있다. 평탄화 공정(예를 들어, CMP 공정)을 통해서 제1 층간 절연막(130)과 게이트 구조체(151)의 상면이 나란해 질 수 있다. 제2 층간 절연막(132)은 게이트 구조체(151)를 덮도록 형성될 수 있다. 제1 층간 절연막(130) 및 제2 층간 절연막(132)은 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다.
한편, 도 6 내지 도 8에서는 기판(101)이 제1 물질과 제2 물질을 포함하지 않는 것으로 설명하였으나, 본 발명은 이에 제한되는 것은 아니며, 예를 들어, 기판(101)은 핀(F1)과 같이 제1 및 제2 물질을 포함할 수 있다.
도 9를 참조하여 본 발명의 또다른 실시예에 따른 반도체 장치(7)를 설명하기로 한다. 상술한 바와 중복되는 내용은 설명을 생략하고 차이점을 위주로 설명하기로 한다.
도 9는 본 발명의 또다른 실시예에 따른 반도체 장치(7)에 대한 사시도이다. 도 9에서는 제1 및 제2 층간 절연막(130, 132)을 생략하였다.
도 9를 참조하면, 반도체 장치(7)는 도 6의 반도체 장치(6)에서 캡핑막(181)을 더 포함한다. 구체적으로, 캡핑막(181)은 게이트 구조체(151) 상에 배치되며 게이트 절연막(153), 제1 및 제2 금속층(155, 157)을 노출시키지 않는다.
캡핑막(181)은 게이트 구조체(151)를 외부와 차단하여 게이트 구조체(151)의 성능 변화를 방지할 수 있다. 또한, 컨택(193)이 미스 얼라인(mis-align)되더라도 컨택(193)과 게이트 구조체(151)의 접촉을 방지할 수 있다.
캡핑막(181)은 예를 들어, 산화막, 산질화막, 질화막 중 적어도 하나를 포함할 수 있다.
도 10 내지 도 12를 참조하여 본 발명의 또다른 실시예에 따른 반도체 장치(8)를 설명하기로 한다. 상술한 바와 중복되는 내용은 설명을 생략하고 차이점을 위주로 설명하기로 한다.
도 10 내지 도 12는 본 발명의 또다른 실시예에 따른 반도체 장치(8)에 대한 도면이다. 구체적으로, 도 10은 본 발명의 또다른 실시예에 따른 반도체 장치(8)의 사시도이고, 도 11은 도 10의 A―A와 C―C를 따라 절단한 단면도이고, 도 12는 도 10의 B―B와 D―D를 따라 절단한 단면도이다. 도 10에서는 제1 층간 절연막(130, 230)과 제2 층간 절연막(132, 232)을 생략하였다.
도 10 내지 도 12를 참조하면, 기판(101, 201)은 NMOS 영역(Ⅲ)과 PMOS 영역(Ⅳ)으로 분리될 수 있다. NMOS 영역(Ⅲ)과 PMOS 영역(Ⅳ)은 서로 연결될 수도, 떨어져 있을 수도 있다.
NMOS 영역(Ⅲ)은 도 6의 반도체 장치(1)와 동일하다. 다만, NMOS 영역(Ⅲ)에는 NMOS 트랜지스터가 형성되므로, 소오스/드레인 영역(123)은 핀(F1) 물질보다 격자상수가 작은 물질을 포함할 수 있다. 또한, 제1 금속층(155)은 N형 일함수 조절막이므로, TiAl, TiAlC, TiAlN, TaC, TiC, 또는 HfSi 중 적어도 하나를 포함할 수 있다.
PMOS 영역(Ⅳ)은 게이트 구조체(251)가 제3 금속층(254)을 더 포함한다. 제3 금속층(254)은 P형 일함수 조절막일 수 있으며, 예를 들어 TiN을 포함할 수 있다. 제3 금속층(254) 상에는 제1 금속층(255)이 배치되나, 게이트 구조체(251)의 일함수 조절은 제3 금속층(254)이 담당한다.
또한, PMOS 영역(Ⅳ)의 소오스/드레인 영역(223)은 예를 들어, 핀(F2) 물질보다 격자상수가 큰 물질을 포함할 수 있다.
PMOS 영역(Ⅳ)의 제2 핀(F2), 기판(201), 필드 절연막(210), 제1 및 제2 층간 절연막(230, 232), 게이트 절연막(253), 제1 및 제2 금속층(255, 257), 컨택메탈막(291), 컨택(293)은 NMOS 영역(Ⅳ)과 동일하므로 자세한 설명은 생략하기로 한다.
도 13 및 도 14를 참조하여 본 발명의 몇몇 실시예에 따라 제조된 반도체 장치(1∼8)를 포함하는 반도체 장치를 설명하기로 한다.
도 13 및 도 14는 본 발명의 몇몇 실시예에 따라 제조된 반도체 장치(1∼8)를 포함하는 반도체 장치를 설명하기 위한 회로도와 레이아웃도이다. 도 13 및 도 14는 예시적으로 SRAM을 도시하지만, 본 발명의 일 실시예에 따라 제조된 핀형 트랜지스터는 다른 반도체 장치에도 적용될 수 있다.
우선, 도 13을 참조하면, 반도체 장치는 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(BL/)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PMOS 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NMOS 트랜지스터일 수 있다.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결된다.
여기서, 도 13 및 도 14를 참조하면, 서로 이격된 제1 핀(310), 제2 핀(320), 제3 핀(330), 제4 핀(340)은 일 방향(예를 들어, 도 14의 상하방향)으로 길게 연장되도록 형성된다. 제2 핀(320), 제3 핀(330)은 제1 핀(310), 제4 핀(340)보다 연장 길이가 짧을 수 있다.
또한, 제1 게이트 전극(351), 제2 게이트 전극(352), 제3 게이트 전극(353), 제4 게이트 전극(354)은 타 방향(예를 들어, 도 14의 좌우 방향)으로 길게 연장되고, 제1 핀(310) 내지 제4 핀(340)을 교차하도록 형성된다. 구체적으로, 제1 게이트 전극(351)은 제1 핀(310)과 제2 핀(320)을 완전히 교차하고, 제3 핀(330)의 종단과 일부 오버랩될 수 있다. 제3 게이트 전극(353)은 제4 핀(340)과 제3 핀(330)을 완전히 교차하고, 제2 핀(320)의 종단과 일부 오버랩될 수 있다. 제2 게이트 전극(352), 제4 게이트 전극(354)은 각각 제1 핀(310), 제4 핀(340)을 교차하도록 형성된다.
도시된 것과 같이, 제1 풀업 트랜지스터(PU1)는 제1 게이트 전극(351)과 제2 핀(320)이 교차되는 영역 주변에 정의되고, 제1 풀다운 트랜지스터(PD1)는 제1 게이트 전극(351)과 제1 핀(310)이 교차되는 영역 주변에 정의되고, 제1 패스 트랜지스터(PS1)는 제2 게이트 전극(352)과 제1 핀(310)이 교차되는 영역 주변에 정의된다. 제2 풀업 트랜지스터(PU2)는 제3 게이트 전극(353)과 제3 핀(330)이 교차되는 영역 주변에 정의되고, 제2 풀다운 트랜지스터(PD2)는 제3 게이트 전극(353)과 제4 핀(340)이 교차되는 영역 주변에 정의되고, 제2 패스 트랜지스터(PS2)는 제4 게이트 전극(354)과 제4 핀(340)이 교차되는 영역 주변에 정의된다.
명확하게 도시하지 않았으나, 제1 내지 제4 게이트 전극(351~354)과, 제1 내지 제4 핀(310, 320, 330, 340)이 교차되는 영역의 양측에는 리세스가 형성되고, 리세스 내에 소오스/드레인이 형성될 수 있다.
또한, 다수의 컨택(350)이 형성될 수 있다.
뿐만 아니라, 공유 컨택(shared contact)(361)은 제2 핀(320), 제3 게이트 라인(353)과, 배선(371)을 동시에 연결한다. 공유 컨택(362)은 제3 핀(330), 제1 게이트 라인(351)과, 배선(372)을 동시에 연결한다.
제1 풀업 트랜지스터(PU1), 제2 풀업 트랜지스터(PU2)는 도 1 내지 도 12에 의해 설명한 반도체 장치(1∼8)를 포함할 수 있다.
도 15는 본 발명의 몇몇 실시예에 따라 제조된 반도체 장치(1∼8)를 포함하는 전자 시스템의 블록도이다.
도 15를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 몇몇 실시예에 따른 반도체 장치(1∼8)는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 16 및 도 17은 본 발명의 몇몇 실시예에 따라 제조된 반도체 장치(1∼8)를 적용할 수 있는 예시적인 반도체 시스템이다. 도 16은 태블릿 PC이고, 도 17은 노트북을 도시한 것이다. 본 발명의 몇몇 실시예에 따라 제조된 반도체 장치(1∼8) 중 적어도 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예에 따른 반도체 장치(1∼8)는 예시하지 않은 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
도 1 및 도 18 내지 도 27을 참조하여 본 발명의 일 실시예에 따른 반도체 장치(1) 제조 방법을 설명하기로 한다. 상술한 바와 중복되는 내용은 설명을 생략하기로 한다.
도 18 내지 도 27은 본 발명의 일 실시예에 따른 반도체 장치(1) 제조 방법을 설명하기 위한 중간 단계 도면들이다. 구체적으로, 도 18, 도 20, 도 22, 도 24, 도 26 및 도 27은 단면도이고, 도 19는 도 18의 반도체 기판(21)의 농도, 도 21은 도 20의 반도체 기판(21)의 농도, 그리고 도 23은 도 22의 반도체 기판(21)의 농도를 도시한 그래프이다.
먼저, 도 18 및 도 19를 참조하면, 반도체 기판(21)을 제공한다. 반도체 기판(21)은 제1 물질과 제2 물질을 포함할 수 있다. 예를 들어, 제1 물질은 Ⅲ족 원소고, 제2 물질은 Ⅴ족 원소일 수 있다. 예를 들어, Ⅲ족 원소는 Ga, In, Al 중 적어도 하나이고, Ⅴ족 원소는 P, As, Sb 중 적어도 하나를 포함할 수 있다. 따라서, 반도체 기판(21)은 예를 들어, GaAs, InGaAs, AlGaAs, InAs, GaSb, InSb, InP 중 적어도 하나로 구성될 수 있다.
반도체 기판(21) 상에는 자연 산화막(31)이 형성될 수 있다. 자연 산화막(31)은 인위적으로 생성되지 않고, 반도체 기판(21) 상면이 산소 원자와 반응하여 자연적으로 생성될 수 있다.
반도체 기판(21)은 제1 물질과 제2 물질을 실질적으로 동일한 농도로 포함한다. 다만, 반도체 기판(21)의 상면에 자연 산화막(31)이 형성되므로, 반도체 기판(21)의 상면은 산소 원자를 일부 포함할 수 있다. 도 19를 참조하면, 산소 원자가 결합하여 반도체 기판(21)의 상면에서는 산소 원자의 농도가 높게 나타나며, 소정의 깊이부터, 즉 반도체 기판(21) 내에는 산소 원자가 존재하지 않는다. 반도체 기판(21)의 상면이 산소 원자를 포함하기 때문에, 제1 및 제2 물질의 농도가 낮게 나타나나, 반도체 기판(21)의 소정 깊이부터는 제1 물질과 제2 물질의 농도가 실질적으로 동일하다.
도 20을 참조하면, 반도체 기판(21)의 표면을 전세정하여 자연 산화막(31)을 제거한다. 이에 의하여 반도체 기판(21)과 결합된 산소 원자는 제거된다.
도 21을 참조하면, 반도체 기판(21)의 표면을 산화(33)시킨다. 산화(33)는 고압에서 수행될 수 있다. 예를 들어, 산화(33)는 5atm 이상에서, 300℃ 이상에서, 30분 내지 2 시간 이내로 수행될 수 있다. 또는, 산화(33)는 600℃ 이상의 고온에서, 30분 내지 2 시간 이내로 수행될 수 있다. 이에 따라 도 22와 같이, 반도체 기판(21)의 상면에는 인위적으로 산화막(35)이 형성될 수 있다.
산화 공정(33)을 수행하면, 반도체 기판(21)의 제1 물질과 제2 물질은 산소 원자(O)와 결합할 수 있고, 산소 원자와의 반응성은 제1 물질이 제2 물질보다 높아 제1 물질의 산화물이 제2 물질의 산화물보다 많이 형성될 수 있다. 따라서, 산화막(35)은 제1 물질의 산화물을 제2 물질의 산화물보다 더 많이 포함할 수 있다.
도 23을 참조하면, 도 22의 반도체 기판(21)의 상면에서 산소 원자가 결합하기 때문에 반도체 기판(21)의 상면에서 산소 원자의 농도가 높게 나타난다. 그러나, 산소 원자의 농도는 반도체 기판(21)의 상면에서 하부로 갈수록 낮아진다. 산소 원자가 반도체 기판(21) 상면에 결합되므로, 반도체 기판(21)의 상면에서 제1 물질과 제2 물질의 농도는 일부 감소한다.
도 24를 참조하면, 반도체 기판(21) 상의 산화막(35)을 제거한다. 산화막(35)을 제거하기 위하여 예를 들어, 습식 식각을 수행할 수 있고, 에천트로 HF, NH4OH, HCl 등을 이용할 수 있다. 습식 식각을 수행하면 반도체 기판(21) 내에서, 제1 물질의 농도와 제2 물질의 농도는 달라질 수 있다. 도 25를 참조하면, 제1 물질의 농도는 반도체 기판(21)의 상면에서 하부로 갈수록 증가할 수 있고, 반도체 기판(21)의 소정의 깊이에서부터 제1 물질의 농도와 제2 물질의 농도는 실질적으로 동일할 수 있다. 제2 물질의 농도는 반도체 기판(21)의 상면에서 하부로 갈수록 감소하여 제1 물질의 농도와 실질적으로 같아질 수 있다.
구체적으로, 도 24와 도 25를 참조하면, 반도체 기판(21)은 제1 영역(23)과 제2 영역(25)을 포함한다. 제1 영역(23)은 반도체 기판(21)의 상면에 위치하고, 제2 영역(25)은 제1 영역(23) 하부에 배치된다. 제1 영역(21)은 추후 형성될 게이트 구조체(40)와 접할 수 있다. 제1 영역(21)의 두께는 예를 들어, 1nm 내지 20nm일 수 있다.
도 25를 참조하면, 제1 영역(23)에서, 제1 물질의 농도는 제1 영역(23)의 상면에서 제1 영역(23)의 하면까지 점차적으로 증가한다. 제1 영역(23)의 상면에서, 제1 물질의 농도는 10% 이하이다. 제1 영역(23)에서, 제1 물질은 제2 물질의 농도보다 낮다.
제2 물질의 농도는 제1 영역(23)에서 제1 물질의 농도보다 높다. 그러나, 제1 영역(23)의 하부로 갈수록 제2 물질의 농도는 낮아지며, 제1 물질 농도와의 격차는 감소한다.
한편, 제1 영역(23)은 습식 식각에 의해 미처 제거되지 않고 잔존하는 산소 원자를 포함할 수 있다. 산소 원자는 제1 영역(23)의 상면에서 하부로 갈수록 감소하며 소정의 깊이에서는 더 이상 존재하지 않을 수 있다. 산소 원자의 농도는 제1 영역(23)의 상면에서 5% 이하일 수 있다.
제2 영역(25)에서는 제1 물질과 제2 물질의 농도가 실질적으로 동일할 수 있다. 따라서, 여기서 실질적이라는 의미는 정확하게 동일한 것만이 아닌 공정 상 발생할 수 있는 오차의 범위도 의미한다. 따라서, 도 25와 같이, 제2 영역(25)에서 제1 물질의 농도와 제2 물질의 농도가 같지 않은 부분이 존재할 수 있다.
한편, 제2 영역(25)에서는 산소 원자가 거의 존재하지 않을 수 있다.
도 26을 참조하면, 반도체 기판(21) 상에 게이트 절연막(41a), 게이트 전극(43a), 하드 마스크막(45a)을 순차적으로 형성한다.
게이트 절연막(41a)은 반도체 기판(21)의 제1 영역(23)과 접하도록 형성될 수 있다. 게이트 절연막(41a)은 예를 들어, HfSiON, HfO2, ZrO2, Al2O3, Ta2O5, TiO2, SrTiO3 또는 (Ba,Sr)TiO3 등을 포함하는 그룹에서 선택된 물질을 포함할 수 있다. 또는 게이트 절연막(41)은 실리콘 산화막일 수 있다. 게이트 절연막(41a)은 ALD 또는 CVD 공정 등을 통해서 형성할 수 있다.
게이트 절연막(41a) 상에는 게이트 전극(43a)이 배치된다. 게이트 전극(43a)은 예를 들어, 폴리 실리콘과 같이 도전 물질을 포함할 수 있다.
게이트 절연막(41a) 상에는 하드 마스크(45a)가 배치된다. 하드 마스크막(45a)은 예를 들어, 산화막, 질화막 또는 산질화막 중 적어도 하나를 포함할 수 있다.
도 27을 참조하면, 게이트 절연막(41a), 게이트 전극(43a) 및 하드 마스크막(45a)을 패터닝하여 게이트 구조체(40)를 형성한다.
이어서, 게이트 구조체(40)의 적어도 일 측에 스페이서(47)를 형성한다. 스페이서(47)는 반도체 기판(21)과 게이트 구조체(40)를 덮도록 스페이서막(미도시)를 형성한 후, 에치백 공정 등을 통해 게이트 구조체(40)의 적어도 일 측에 형성할 수 있다.
스페이서(47)는 예를 들어, 산화물, 산질화물, 질화물 중 적어도 하나를 포함할 수 있다.
이어서, 게이트 구조체(40)의 적어도 일 측의 반도체 기판(21) 내에 소오스/드레인 영역(51)을 형성하면 도 1의 반도체 장치(1)를 제조할 수 있다.
도 28을 참조하여 본 발명의 효과를 설명하기로 한다. 도 28은 본 발명의 효과를 설명하기 위한 그래프이다.
도 28에는 A, B 2개의 그래프가 도시되어 있다. 도 28의 A는 반도체 기판(21)에 게이트 구조체(40)를 형성한 뒤 커패시턴스(C)-게이트 전압(Vg)을 측정한 그래프이다. 도 28의 B는 본 발명의 일 실시예에 따른 반도체 장치(1)의 커패시턴스(C)-게이트 전압(Vg) 커브를 측정한 그래프이다. A에서는 히스테리시스가 1.30V로 측정되었고, B에서는 0.51V로 측정되었다.
본 발명과 같이, 반도체 기판(21)을 산화시켜 산화막을 형성하고, 형성된 산화막을 제거하여 반도체 기판(21) 표면의 제1 및 제2 물질의 농도를 변화시키면, 도 28의 B와 같이 히스테리시스 특성이 향상되는 효과를 가질 수 있으며, 결국 트렌지스터는 낮은 계면준위밀도를 가질 수 있다. 따라서, 우수한 성능을 가지는 트랜지스터를 제조할 수 있다.
도 3, 도 29 내지 도 35를 참조하여 본 발명의 또다른 실시예에 따른 반도체 장치(3) 제조 방법을 설명하기로 한다. 상술한 바와 중복되는 내용은 설명을 생략하기로 한다.
도 29 내지 도 35는 본 발명의 또다른 실시예에 따른 반도체 장치(3) 제조 방법을 설명하기 위한 중간 단계 도면들이다.
먼저, 도 29를 참조하면, 반도체 기판(22)을 제공한다. 반도체 기판(22)은 제1 물질과 제2 물질을 포함할 수 있다. 예를 들어, 제1 물질은 Ⅲ족 원소고, 제2 물질은 Ⅴ족 원소일 수 있다. Ⅲ족 원소는 Ga, In, Al 중 적어도 하나일 수 있고, Ⅴ족 원소는 P, As, Sb 중 적어도 하나를 포함할 수 있다. 따라서, 반도체 기판(22)은 예를 들어, GaAs, InGaAs, AlGaAs, InAs, GaSb, InSb, InP 중 적어도 하나로 구성될 수 있다. 반도체 기판(22) 내에서, 제1 물질의 농도와 제2 물질의 농도는 실질적으로 동일할 수 있다.
반도체 기판(22) 내에 STI(Shallow Trench Isolation)와 같은 소자 분리막(20)을 형성하여, 액티브 영역이 정의된다.
이어서, 더미 게이트 구조체(19)를 형성한다. 더미 게이트 구조체(19)는 더미 게이트 절연막(17)과 더미 게이트 전극(18)을 포함할 수 있다. 더미 게이트 절연막(17)은 반도체 기판(22) 상에 형성되고, 예를 들어, 실리콘 산화막일수 있다. 더미 게이트 전극(18)은 더미 게이트 절연막(17) 상에 형성될 수 있다. 더미 게이트 전극(18)은 예를 들어, 폴리실리콘을 포함할 수 있다.
이어서, 더미 게이트 구조체(19)를 마스크로 하여 반도체 기판(22)에 소오스/드레인 영역(52)을 형성한다. 소오스/드레인 영역(52)은 소자 분리막(20)과 더미 게이트 구조체(19) 사이에 형성될 수 있다. 더미 게이트 구조체(24) 하부의 채널 영역은 소오스/드레인 영역(52)에 포함된 N타입 캐리어(carrier) 또는 소오스/드레인 영역(52)에 포함된 P타입 캐리어(carrier)가 이동되는 영역일 수 있다.
더미 게이트 구조체(19)의 측벽에는 스페이서(48)가 형성된다. 스페이서(48)는 예를 들어, 산화물, 질화물 또는 산질화물 등을 포함할 수 있다. 스페이서(48)는 스페이서막(미도시)을 예를 들어, CVD 공정에 의해 형성한 후, 스페이서막을 에치백(etchback)하여 더미 게이트 구조체(19)의 측벽에 형성할 수 있다. 이 때, 스페이서(19)의 형상은 도시된 형상에 제한되지 않는다.
이어서, 제1 층간 절연막(60)이 반도체 기판(22) 상에 형성된다. 제1 층간 절연막(60)은 스페이서(48)의 측벽을 덮고, 더미 게이트 구조체(19)의 상면을 노출시킬 수 있다. 더미 게이트 구조체(19)의 상면을 노출시키기 위하여, 제1 층간 절연막(60)을 형성한 후 평탄화 공정을 수행할 수 있다. 제1 층간 절연막(60)은 도시된 바와 달리 2층 이상의 절연막을 적층하여 형성할 수도 있다.
도 30을 참조하면, 게이트 구조체(19)를 제거하여 트렌치(30)를 형성한다.
트렌치(30)는 스페이서(48)의 측벽과 반도체 기판(22) 상면을 노출시킬 수 있다. 다시 말해서, 소오스/드레인 영역(52) 사이의 반도체 기판(22) 상면이 노출될 수 있다. 반도체 기판(22) 상면이 노출되면, 노출된 반도체 기판(22) 상면이 산소 원자와 반응하여 자연 산화막(32)이 트렌치(30) 내에 형성된다.
도 31을 참조하면, 반도체 기판(22) 상에 형성된 자연 산화막(32)을 제거한다. 그리고, 트렌치(30) 내의 노출된 반도체 기판(22) 상면을 산화(34)시킨다. 산화 공정(34)은 5atm 이상에서, 300℃ 이상에서, 30분 내지 2 시간 이내의 조건에서 수행될 수 있다. 또는 산화 공정(34)은 600℃ 이상의 고온에서, 30분 내지 2 시간 이내의 조건에서 수행될 수 있다.
도 32를 참조하면, 산화 공정(34)에 의하여 반도체 기판(22) 상면에는 산화막(36)이 형성된다. 산화막(36)은 반도체 기판(22)이 포함하는 제1 및 제2 물질과 반응하여 형성될 수 있다. 상술한 조건 하의 산화 공정(34)에서는 제1 물질이 제2 물질보다 산소 원자와 더 많이 결합할 수 있다.
도 33을 참조하면, 산화막(36)을 제거한다. 산화막(36)을 제거하기 위하여 예를 들어, 습식 공정을 수행할 수 있으며 에천트로 HF, NH4OH, HCl 등을 이용할 수 있다.
산화막(36)을 제거하면, 반도체 기판(22)의 채널 영역에서 제1 물질의 농도와 제2 물질의 농도가 달라질 수 있다. 제1 물질의 농도는 반도체 기판(22)의 채널 영역 상면에서 하부로 갈수록 점점 증가할 수 있다.
구체적으로, 반도체 기판(22)의 채널 영역은 제1 영역(24)과 제2 영역(26)을 포함한다. 제1 영역(24)은 반도체 기판(22)의 채널 영역 상면에 위치하고, 제2 영역(26)은 제1 영역(24) 하부에 배치된다. 제1 영역(24)은 추후 형성될 게이트 구조체(39)와 접한다. 제1 영역(24)의 두께는 예를 들어, 1nm 내지 20nm일 수 있다.
제1 영역(24)에서, 제1 물질의 농도는 제1 영역(24)의 상면에서 제1 영역(24)의 하면까지 점점 증가한다. 제1 영역(24)의 상면에서, 제1 물질의 농도는 10% 이하이다. 제1 영역(24)에서, 제1 물질은 제2 물질의 농도보다 낮다.
제2 물질의 농도는 제1 영역(24)에서 제1 물질의 농도보다 높다. 그러나, 제1 영역(24)의 하부로 갈수록 제2 물질의 농도는 낮아지며, 제1 물질 농도와의 격차는 감소한다.
한편, 제1 영역(24)은 습식 식각을 통해 제거되지 않고 잔존하는 산소 원자를 일부 포함할 수 있다. 산소 원자는 제1 영역(24)의 상면에서 하부로 갈수록 감소하며 소정의 깊이에서는 더 이상 존재하지 않을 수 있다. 산소 원자의 농도는 제1 영역(24)의 상면에서 5% 이하일 수 있다.
제2 영역(26)에서는 제1 물질과 제2 물질의 농도가 실질적으로 동일할 수 있다. 따라서, 제2 영역(26)에서 제1 물질의 농도와 제2 물질의 농도가 같지 않은 부분이 일부 존재할 수도 있다.
한편, 제2 영역(26)에는 산소 원자가 거의 존재하지 않을 수 있다.
스페이서(48)의 폭만큼 소오스/드레인 영역(51)과 제1 영역(24)은 이격될 수 있다. 따라서, 소오스/드레인 영역(51)과 접하는 반도체 기판(22)의 표면에서, 제1 물질의 농도와 제2 물질의 농도는 실질적으로 동일할 수 있다.
도 34를 참조하면, 트렌치(30) 내에 게이트 절연막(42a), 일함수 조절막(44a), 게이트 메탈(46a)을 순차적으로 형성한다.
게이트 절연막(42a)은 트렌치(30) 내에 형성된다. 구체적으로, 스페이서(48)의 측벽, 제1 영역(24)의 상면을 따라 컨포말하게 형성될 수 있다. 따라서, 게이트 절연막(42a)은 트렌치(30) 내에서 오목한 형상을 가질 수 있다. 게이트 절연막(42a)은 제1 영역(23)과 접할 수 있다.
일함수 조절막(44a)은 게이트 절연막(42a) 상에 형성된다. 구체적으로, 일함수 조절막(44a)은 스페이서(48)의 측벽과 제1 영역(24)의 상면을 따라 컨포말하게 형성될 수 있다. 따라서, 일함수 조절막(44a)은 오목한 형상을 가질 수 있다.
게이트 메탈(46a)은 일함수 조절막(44a) 상에 형성되며 트렌치(30)를 채우도록 형성될 수 있다. 게이트 메탈(46a)은 트렌치(30)의 나머지 부분을 채울 수 있다.
도 35를 참조하면, 제1 층간 절연막(60)을 노출시킨다. 제1 층간 절연막(60)을 노출하기 위하여, 평탄화 공정 등을 수행할 수 있다. 이에 의하여 게이트 구조체(39)가 형성되고, 게이트 구조체(39)의 상면과 제1 층간 절연막(60)의 상면은 동일 평면 상에 배치될 수 있다.
이어서, 게이트 구조체(39) 상에 캡핑막(53)을 형성한다. 캡핑막(53)은 게이트 구조체(39)를 덮으며, 게이트 절연막(42), 일함수 조절막(44) 및 게이트 전극(46)이 노출키시지 않을 수 있다.
이어서, 제1 층간 절연막(60) 상에 제2 층간 절연막(62)을 형성한다. 제2 층간 절연막(62)은 캡핑막(53)을 덮을 수 있다.
다음으로, 제1 및 제2 층간 절연막(60, 62)을 관통하여 소오스/드레인 영역(52)을 노출하는 컨택홀(70)을 형성하고, 컨택홀(70) 내에 컨택메탈막(72)과 컨택(76)을 순차적으로 형성하면 도 3의 반도체 장치(3)를 형성할 수 있다.
도 6 내지 도 8, 도 36 내지 도 57을 참조하여, 본 발명의 또다른 실시예에 따른 반도체 장치(6) 제조 방법을 설명하기로 한다. 상술한 바와 중복되는 내용은 설명을 생략하기로 한다.
도 36 내지 도 57은 본 발명의 또다른 실시예에 따른 반도체 장치(6) 제조 방법을 설명하기 위한 중간 단계 도면들이다. 구체적으로, 도 35 내지 도 39, 도 55는 사시도이고, 도 40, 도 42, 도 43, 도 45, 도 47, 도 49, 도 51 및 도 53은 도 39의 A―A를 따라 절단한 단면도이고, 도 41, 도 44, 도 46, 도 48, 도 50 및 도 52는 도 39의 B―B를 따라 절단한 단면도이고, 도 56은 도 55의 A―A를 따라 절단한 단면도이고, 도 57은 도 55의 B―B를 따라 절단한 단면도이다. 도 55에서는 제1 및 제2 층간 절연막(130, 132)을 생략하고 도시하였다.
먼저, 도 36을 참조하면, 기판(101) 상에 핀(F1)을 형성한다. 핀(F1)은 기판(101)으로부터 제3 방향(Z1)으로 돌출될 수 있다. 핀(F1)은 길이 방향인 제2 방향(Y1)을 따라 길게 연장될 수 있으며, 제2 방향(Y1)의 장변과 제1 방향(X1)의 단변을 가질 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니며, 예를 들어, 장변 방향이 제1 방향(X1)이고 단변 방향이 제2 방향(Y1)일 수 있다.
핀(F1)은 기판(101)의 일부일 수도 있고, 기판(101)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 핀(F1)은 제1 물질과 제2 물질을 포함할 수 있다.
구체적으로, 기판(101)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, SOI(silicon on insulator) 기판을 사용하여도 무방하다.
핀(F1)은 길이 방향, 즉 제2 방향(Y1)을 따라서 길게 연장될 수 있다. 핀(F1)은 장변과 단변을 가질 수 있으며, 도 36에서는 장변 방향이 제2 방향(Y1)으로, 단변 방향이 제1 방향(X1)으로 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어 핀(F1)은 장변 방향이 제1 방향(X1), 단변 방향이 제2 방향(Y2)일 수 있다. 핀(F1)은 제3 방향(Z1)으로 기판(101) 상에서 돌출되는 형상을 가질 수 있다.
핀(F1)은 기판(101)의 일부일 수도 있고, 기판(101)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다.
핀(F1)은 제1 물질과 제2 물질을 포함할 수 있다. 예를 들어, 제1 물질은 Ⅲ족 원소고, 제2 물질은 Ⅴ족 원소일 수 있다. Ⅲ족 원소는 Ga, In, Al 중 적어도 하나일 수 있고, Ⅴ족 원소는 P, As, Sb 중 적어도 하나일 수 있다. 따라서, 핀(F1)은 예를 들어, GaAs, InGaAs, AlGaAs, InAs, GaSb, InSb, InP 중 적어도 하나로 구성될 수 있다.
한편, 기판(101)이 핀(F1)과 다른 물질을 포함하는 것으로 설명하였으나, 본 발명이 이에 제한되는 것은 아니며, 예를 들어, 기판(101)은 핀(F1)과 같이 제1 물질과 제2 물질을 포함할 수 있다.
도 37을 참조하면, 기판(101) 상에 핀(F1)의 측벽을 덮도록 필드 절연막(110)을 형성한다. 필드 절연막(110)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
도 38을 참조하면, 필드 절연막(110)의 상부를 리세스하여 핀(F1)의 상부를 노출시킨다. 리세스 공정은 선택적 식각 공정을 포함할 수 있다.
한편, 필드 절연막(110) 위로 돌출된 핀(F1)의 일부는, 에피택셜 공정에 의하여 형성될 수도 있다. 예를 들어, 필드 절연막(110) 형성 후, 리세스 공정없이 필드 절연막(110)에 의하여 노출된 핀(F1)의 상면을 씨드로 하는 에피택셜 공정에 의하여 핀(F1)의 일부가 형성될 수 있다.
이어서, 핀(F1) 상에 핀(F1)을 교차하는 더미 게이트 구조체(111)를 형성한다. 도 38에서는 더미 게이트 구조체(111)가 직각으로 즉, 제1 방향(X1)으로 핀(F1)을 교차하는 것으로 도시되어 있지만 본 발명이 이에 제한되는 것은 아니며, 더미 게이트 구조체(111)는 제1 방향(X1)과 예각 및/또는 둔각을 이루면서 핀(F1)과 교차할 수 있다.
더미 게이트 구조체(111)는 더미 게이트 절연막(113)과 더미 게이트 전극(115)을 포함할 수 있다. 더미 게이트 절연막(113)과 더미 게이트 전극(115)은 순차적으로 적층될 수 있다.
더미 게이트 절연막(113)은 필드 절연막(110)에 의해 덮이지 않고 노출된 핀(F1)의 측벽의 상부와 상면에 컨포말하게 형성될 수 있다. 또한, 더미 게이트 절연막(113)은 더미 게이트 전극(115)과 필드 절연막(110) 사이에 배치될 수 있다.
더미 게이트 전극(115)은 더미 게이트 절연막(113) 상에 형성될 수 있다.
예를 들어, 더미 게이트 전극(115)은 폴리 실리콘을 포함할 수 있고, 더미 게이트 절연막(113, 213)은 실리콘 산화막을 포함할 수 있다.
더미 하드 마스크막(117)은 더미 게이트 구조체(111) 상에 형성될 수 있다. 더미 하드 마스크막(117)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
도 39 내지 도 41을 참조하면, 더미 게이트 구조체(111)의 적어도 일 측벽에 스페이서(121)를 형성한다. 스페이서(121)는 하드 마스크막(117)의 상면을 노출할 수 있다. 스페이서(121)는 실리콘 질화물 또는 실리콘 산질화물일 수 있다.
이어서, 더미 게이트 구조체(111)가 덮지 않아 노출된 핀(F1)을 식각한다. 스페이서(121)와 더미 게이트 구조체(111)를 식각 마스크로 이용하여, 핀(F1)을 식각할 수 있다.
이어서, 핀(F1)의 식각된 부분에 소오스/드레인 영역(123)을 형성한다. 소오스/드레인 영역(123)은 상승된(elevated) 소오스/드레인 영역일 수 있다. 따라서, 도 40과 같이 소오스/드레인 영역(123)의 상면은 핀(F1)의 상면보다 높을 수 있다.
NMOS 트랜지스터를 형성하고자 하는 경우, 소오스/드레인 영역(123)은 기판(101)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판(101)이 Si일 때, 소오스/드레인 영역(123)은 핀(F1) 물질보다 격자 상수가 작은 물질일 수 있다.
PMOS 트랜지스터를 형성하고자 하는 경우, 소오스/드레인 영역(123)은 압축 스트레스 물질로 핀(F1) 물질보다 격자 상수가 큰 물질을 포함할 수 있다. 압축 스트레스 물질은 더미 게이트 구조체(111) 하부의 핀(F1), 즉 채널 영역에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
소오스/드레인 영역(123)은 에피택셜 성장시켜 형성할 수 있다.
한편, 도 39에서는 소오스/드레인 영역(123)이 오각형인 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니며, 예를 들어 소오스/드레인 영역(123)은 사각형, 원형, 육각형 등의 형상을 가질 수 있다.
더미 게이트 구조체(111)가 덮으며, 더미 게이트 구조체(111)와 교차하는 핀(F1)의 일부는 채널 영역일 수 있다. 핀(F1)의 채널 영역은 소오스/드레인 영역(123) 사이에 배치될 수 있다.
도 42를 참조하면, 소오스/드레인 영역(123)을 덮는 제1 층간 절연막(130)을 형성한다. 제1 층간 절연막(130)은 스페이서(121)의 측벽을 덮을 수 있으며, 하드 마스크막(117)의 상면을 노출시킨다. 제1 층간 절연막(130)은 예를 들어, 실리콘 산화물을 포함할 수 있다.
도 43 및 도 44를 참조하면, 핀(F1)의 채널 영역을 노출시키는 트렌치(135)를 형성한다. 먼저, 하드 마스크막(117)을 제거한다. 하드 마스크막(117)은 평탄화 공정 등을 통해 제거될 수 있으며, 평탄화 공정을 수행하면, 제1 층간 절연막(130)도 일부 식각될 수 있다.
이어서, 더미 게이트 구조체(111)를 제거한다. 더미 게이트 전극(115)과 더미 게이트 절연막(113)을 제거하여 핀(F1)을 노출한다. 트렌치(135)는 더미 게이트 구조체(111)가 있던 자리에 형성된다. 트렌치(135)에 의하여 스페이서(121, 221)의 측벽이 노출될 수 있다. 트렌치(135)는 핀(F1)의 상부, 즉 채널 영역을 노출시킨다.
트렌치(135)에 의해 노출된 핀(F1)의 상부에는 자연 산화막(137)이 형성된다. 자연 산화막은 핀(F1)의 상부가 산소와 반응하여 형성될 수 있다.
도 45 및 도 46을 참조하면, 전세정을 통해 자연 산화막(137)을 제거한다.
도 47 및 도 48을 참조하면, 노출된 핀(F1) 상부의 표면, 즉 채널 영역의 표면을 산화(139)시킨다. 산화 공정(139)은 산화 공정(34)은 5atm 이상에서, 300℃ 이상에서, 30분 내지 2 시간 이내의 조건에서 수행될 수 있다. 또는 산화 공정(34)은 600℃ 이상에서, 30분 내지 2 시간 이내의 조건에서 수행될 수 있다.
도 49 및 도 50을 참조하면, 산화 공정(139)에 의하여 핀(F1)의 상부의 표면에는 산화막(141)이 형성된다. 산화막(141)은 핀(F1)이 포함하는 제1 및 제2 물질과 반응하여 형성될 수 있다. 상술한 조건 하의 산화 공정(139)에서는 제1 물질이 제2 물질보다 산소 원자와 더 많이 결합할 수 있다. 따라서, 산화막(141)은 제1 물질 산화물을 더 포함할 수 있다.
도 51 및 도 52를 참조하면, 산화막(141)을 제거한다. 산화막(141)을 제거하기 위하여 예를 들어, 습식 공정을 수행할 수 있으며 에천트로 HF, NH4OH, HCl 등을 이용할 수 있다.
산화막(141)을 제거하면, 핀(F1)의 채널 영역에서 제1 물질의 농도와 제2 물질의 농도가 달라질 수 있다. 제1 물질의 농도는 핀(F1)의 채널 영역 표면에서 내부로 갈수록 점점 증가할 수 있다.
구체적으로, 핀(F1)의 채널 영역은 제1 영역(103)과 제2 영역(105)을 포함한다. 제1 영역(103)은 핀(F1)의 채널 영역 표면에 위치하고, 제2 영역(150)은 제1 영역(103) 하부에 배치된다. 제1 영역(103)은 추후 형성될 게이트 구조체(151)와 접한다. 제1 영역(103)의 두께는 예를 들어, 1nm 내지 20nm일 수 있다.
제1 영역(103)에서, 제1 물질의 농도는 제1 영역(103)의 표면에서 제1 영역(103)의 내부로 갈수록 점점 증가한다. 제1 영역(103)의 상면에서, 제1 물질의 농도는 10% 이하이다. 제1 영역(103)에서, 제1 물질은 제2 물질의 농도보다 낮다.
제2 물질의 농도는 제1 영역(103)에서 제1 물질의 농도보다 높다. 그러나, 제1 영역(103)의 하부로 갈수록 제2 물질의 농도는 낮아지며, 제1 물질 농도와의 격차는 감소한다.
한편, 제1 영역(103)은 습식 식각을 통해 제거되지 않고 잔존하는 산소 원자를 일부 포함할 수 있다. 산소 원자는 제1 영역(103)의 상면에서 하부로 갈수록 감소하며 소정의 깊이에서는 더 이상 존재하지 않을 수 있다. 산소 원자의 농도는 제1 영역(103)의 상면에서 5% 이하일 수 있다.
제2 영역(105)에서는 제1 물질과 제2 물질의 농도가 실질적으로 동일할 수 있다. 따라서, 제2 영역(105)에서 제1 물질의 농도와 제2 물질의 농도가 같지 않은 부분이 일부 존재할 수도 있다.
한편, 제2 영역(105)에는 산소 원자가 거의 존재하지 않을 수 있다.
스페이서(121)의 폭만큼 소오스/드레인 영역(123)과 제1 영역(103)은 이격될 수 있다. 따라서, 소오스/드레인 영역(123)과 접하는 핀(F1)의 표면에서, 제1 물질의 농도와 제2 물질의 농도는 실질적으로 동일할 수 있다.
도 53 및 도 54를 참조하면, 트렌치(135) 내에 게이트 절연막(153a), 게이트 전극을 구성하는 제1 금속층(155a)과 제2 금속층(157a)이 순차적으로 형성된다.
게이트 절연막(153a)은 트렌치(135)의 측벽과 바닥면을 따라 컨포말하게 형성될 수 있고, 필드 절연막(110), 핀(F1)의 측벽 상부와 상면을 따라 컨포말하게 형성될 수 있다. 또한, 게이트 절연막(153a)은 제1 층간 절연막(130) 상에도 형성될 수 있다. 게이트 절연막(153a)은 제1 영역(103)과 접할 수 있다.
게이트 절연막(153a)은 실리콘 산화막 또는 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(153a)은, HfSiON, HfO2, ZrO2, Al2O3, Ta2O5, TiO2, SrTiO3 또는 (Ba,Sr)TiO3 등을 포함하는 그룹에서 선택된 물질을 포함할 수 있다. 이러한 게이트 절연막(153a)은 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성될 수 있다.
게이트 절연막(153a) 상에 제1 금속층(155a)을 형성한다. 제1 금속층(155a)은 트렌치(135)의 측벽과 바닥면을 따라 컨포말하게 형성될 수 있다. 또한, 금속층(155a)은 필드 절연막(110), 핀(F1)의 측벽 상부와 상면을 따라 컨포말하게 형성될 수 있다. 또한, 제1 금속층(155a)은 제1 층간 절연막(130) 상에도 형성될 수 있다. 제1 금속층(155a)은 트랜지스터의 일함수를 조절한다.
예를 들어, 제1 금속층(155a)이 P형 일함수 조절막이면 TiN을 포함할 수 있고, 제1 금속층(155a)이 N형 일함수 조절막이면 TiAl, TiAlC, TiAlN, TaC, TiC, 또는 HfSi 중 적어도 하나를 포함할 수 있다.
도면에는 제1 금속층(155a)이 단층인 것으로 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니며, 예를 들어, 제1 금속층(155a)은 P형 일함수 조절막과 그 위에 N형 일함수 조절막이 배치되어 복수층일 수 있다.
제1 금속층(155a) 상에는 제2 금속층(157a)이 형성된다. 제2 금속층(157a)은 트렌치(135)의 나머지 부분을 채울 수 있다. 제2 금속층(157a)은 제1 층간 절연막(130) 상에도 형성될 수 있다.
제2 금속층(157a)은 예를 들어, Al, W 등을 포함할 수 있다.
도 55 내지 도 57을 참조하면, 게이트 구조체(151)를 형성한다. 도 53 및 도 54의 결과물에서, 제1 층간 절연막(130)이 노출되도록 평탄화 공정을 수행하면, 게이트 절연막(153), 제1 금속층(155), 제2 금속층(157)을 포함하는 게이트 구조체(151)를 형성할 수 있다.
게이트 절연막(153), 제1 금속층(155)은 트렌치(135) 내에서 오목한 형상을 가질 수 있다.
이어서, 도 56 및 도 57을 참조하면, 제1 층간 절연막(130) 상에 제2 층간 절연막(132)을 형성한다. 제2 층간 절연막(132)은 게이트 구조체(151)을 덮을 수 있다.
제2 층간 절연막(132)은 제1 층간 절연막(130)과 동일한 물질을 포함할 수 있으며, 예를 들어, 산화막, 산질화막 중 적어도 하나를 포함할 수 있다.
이어서, 소오스/드레인 영역(123) 상면에 컨택메탈막(191)을 형성하고, 제1 및 제2 층간 절연막(130, 132)을 관통하는 컨택(193)을 형성하면 도 6 내지 도 8의 반도체 장치(6)를 형성할 수 있다.
컨택메탈막 (191)은 소오스/드레인 영역(123)의 면 저항, 접촉 저항 등을 감소시키는 역할을 할 수 있으며, 예를 들어, Pt, Ni, Co, Au, Al 등을 포함할 수 있다.
컨택(193)은 예를 들어, W, Al Cu 등을 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
11, 12, 101, 201: 기판 20: 소자 분리막
21, 22: 반도체 기판 F1: 핀
23, 24, 103, 203: 제1 영역 25, 26, 105, 205: 제2 영역
38, 39, 40, 151, 251: 게이트 구조체
41, 42, 153, 253: 게이트 절연막
47, 121, 221: 스페이서 53, 181: 캡핑막
51, 52, 123, 223: 소오스/드레인 영역
60, 62, 130, 132, 230, 232: 층간 절연막
72, 191, 291: 컨택메탈막 76, 193, 293: 컨택

Claims (20)

  1. Ⅲ족 원소와 Ⅴ족 원소를 포함하는 반도체 기판;
    상기 반도체 기판 상의 게이트 구조체; 및
    상기 반도체 기판 내, 상기 게이트 구조체의 적어도 일 측에 배치되는 소오스/드레인 영역들을 포함하되,
    상기 반도체 기판은 상기 게이트 구조체의 하부와 접하는 제1 영역과 상기 제1 영역의 하부의 제2 영역을 포함하고,
    상기 제1 영역에서 상기 Ⅲ족 원소의 농도는 상기 Ⅴ족 원소의 농도보다 낮고,
    상기 제2 영역에서 상기 Ⅲ족 원소의 농도는 상기 Ⅴ족 원소의 농도와 실질적으로 동일하고,
    상기 소오스/드레인 영역들의 상면은 상기 제1 영역의 상면과 실질적으로 동일 평면 상에 배치되는 반도체 장치.
  2. 제 1항에 있어서,
    상기 Ⅲ족 원소는 Ga, In, Al 중 적어도 하나이고, 상기 Ⅴ족 원소는 P, As, Sb 중 적어도 하나인 반도체 장치.
  3. 제 1항에 있어서,
    상기 제1 영역에서, 상기 Ⅲ족 원소의 농도는 상부에서 하부로 갈수록 증가하는 반도체 장치.
  4. 제 3항에 있어서,
    상기 제1 영역의 상면에서 상기 Ⅲ족 원소의 농도는 10% 이하인 반도체 장치.
  5. 제 1항에 있어서,
    상기 제1 영역의 상면은 산소 원자를 5% 이하로 포함하는 반도체 장치.
  6. 제 1항에 있어서,
    상기 제1 영역의 두께는 1nm 내지 20nm인 반도체 장치.
  7. 제 1항에 있어서,
    상기 게이트 구조체는,
    상기 제1 영역과 접하는 게이트 절연막과,
    상기 게이트 절연막 상의 게이트 전극을 포함하는 반도체 장치.
  8. 제 7항에 있어서,
    상기 게이트 절연막은 오목한 형상을 갖고,
    상기 게이트 전극은 상기 게이트 절연막 내에 배치되는 반도체 장치.
  9. 기판;
    상기 기판 상에서 돌출되고 제1 방향으로 연장되며, 제1 물질과 제2 물질을 포함하는 핀;
    상기 핀 상에서 상기 핀과 교차하는 게이트 구조체; 및
    상기 기판 내, 상기 게이트 구조체의 적어도 일 측에 배치되는 소오스/드레인 영역들을 포함하고,
    상기 기판은 상기 게이트 구조체의 하부와 접하는 제1 영역과 상기 제1 영역의 하부의 제2 영역을 포함하고,
    상기 핀은 상기 게이트 구조체 하부에 배치되는 채널 영역을 포함하고,
    상기 제1 물질의 농도는, 상기 채널 영역의 표면에서 내부로 갈수록 높아지고,
    상기 소오스/드레인 영역들의 상면은 상기 제1 영역의 상면과 실질적으로 동일 평면 상에 배치되는 반도체 장치.
  10. 제 9항에 있어서,
    상기 제1 물질은 Ⅲ족 원소를 포함하고, 상기 제2 물질은 Ⅴ족 원소를 포함하는 반도체 장치.
  11. 제 9항에 있어서,
    상기 제2 물질의 농도는 상기 채널 영역의 표면에서 내부로 갈수록 낮아지는 반도체 장치.
  12. 제 11항에 있어서,
    상기 제1 물질의 농도와 상기 제2 물질의 농도의 차이는 상기 채널 영역의 내부로 갈수록 감소하는 반도체 장치.
  13. 제 11항에 있어서,
    상기 채널 영역의 표면에서 상기 제2 물질의 농도는 상기 제1 물질의 농도보다 높은 반도체 장치.
  14. 제 9항에 있어서,
    상기 채널 영역의 표면에서의 상기 제1 물질의 농도는 10% 이하인 반도체 장치.
  15. Ⅲ족 원소와 Ⅴ족 원소를 포함하는 반도체 기판을 제공하되, 상기 반도체 기판은 제1 영역과 상기 제1 영역의 하부의 제2 영역을 포함하고,
    상기 반도체 기판 내에 소오스/드레인 영역들을 형성하되, 상기 소오스/드레인 영역들의 상면은 상기 제1 영역의 상면과 실질적으로 동일 평면 상에 배치되고,
    상기 소오스/드레인 영역들 사이의 상기 반도체 기판의 상면을 산화시켜 산화막을 형성하고,
    상기 산화막을 제거하고,
    상기 반도체 기판 상에, 상기 소오스/드레인 영역들의 사이에 게이트 구조체를 형성하는 것을 포함하는 반도체 장치 제조 방법.
  16. 제 15항에 있어서,
    상기 산화막을 형성하기 전에,
    상기 반도체 기판의 상면을 전세정하여 자연 산화막을 제거하는 것을 더 포함하는 반도체 장치 제조 방법.
  17. 제 15항에 있어서,
    상기 반도체 기판의 상면을 산화시키는 것은,
    5atm 이상에서, 300℃ 이상에서, 30분 내지 2 시간 이내에 상기 반도체 기판의 표면을 산화시키는 것을 포함하는 반도체 장치 제조 방법. 반도체 장치 제조 방법.
  18. 제 15항에 있어서,
    상기 반도체 기판의 상면을 산화시키는 것은,
    600℃ 이상의 고온에서, 30분 내지 2 시간 이내에 상기 반도체 기판의 표면을 산화시키는 것을 포함하는 반도체 장치 제조 방법.
  19. 제 15항에 있어서,
    상기 산화막을 제거하는 것은, 습식 식각을 이용하여 상기 산화막을 제거하는 것을 포함하는 반도체 장치 제조 방법.
  20. 기판 상에 돌출된 형상으로 제1 물질과 제2 물질을 포함하는 핀을 형성하되, 상기 제1 물질과 상기 제2 물질의 농도는 실질적으로 동일하고, 상기 기판은 제1 영역과 상기 제1 영역의 하부의 제2 영역을 포함하고,
    상기 기판 내, 소오스/드레인 영역들을 형성하되, 상기 소오스/드레인 영역들의 상면은 상기 제1 영역의 상면과 실질적으로 동일 평면 상에 배치되고,
    상기 소오스/드레인 영역 사이에 상기 핀의 채널 영역을 전세정하고,
    상기 핀의 채널 영역을 산화시켜 산화막을 형성하되, 상기 산화막은 상기 제2 물질보다 상기 제1 물질을 더 많이 산화시키고,
    상기 산화막을 제거하여 상기 채널 영역을 노출시키되, 상기 채널 영역의 표면에서 상기 제2 물질의 농도는 상기 제1 물질의 농도보다 높고,
    상기 채널 영역을 덮는 게이트 구조체를 형성하는 것을 포함하는 반도체 장치 제조 방법.
KR1020140154660A 2014-01-23 2014-11-07 반도체 장치 및 그 제조 방법 KR102274734B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US14/602,660 US9515186B2 (en) 2014-01-23 2015-01-22 Semiconductor device and method of fabricating the same
CN201510035301.2A CN104867977B (zh) 2014-01-23 2015-01-23 半导体器件及其制造方法
US15/335,885 US10276694B2 (en) 2014-01-23 2016-10-27 Semiconductor device and method of fabricating the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201461930656P 2014-01-23 2014-01-23
US61/930,656 2014-01-23

Publications (2)

Publication Number Publication Date
KR20150088172A KR20150088172A (ko) 2015-07-31
KR102274734B1 true KR102274734B1 (ko) 2021-07-07

Family

ID=53877284

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140154660A KR102274734B1 (ko) 2014-01-23 2014-11-07 반도체 장치 및 그 제조 방법

Country Status (2)

Country Link
KR (1) KR102274734B1 (ko)
CN (1) CN104867977B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102521379B1 (ko) * 2016-04-11 2023-04-14 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102460862B1 (ko) * 2016-08-04 2022-10-28 삼성전자주식회사 반도체 장치
KR102540965B1 (ko) * 2018-10-17 2023-06-07 삼성전자주식회사 반도체 소자

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040108574A1 (en) * 2002-12-05 2004-06-10 Hoke William E Quaternary-ternary semiconductor devices

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4075651A (en) * 1976-03-29 1978-02-21 Varian Associates, Inc. High speed fet employing ternary and quarternary iii-v active layers
JPH06302618A (ja) * 1993-04-16 1994-10-28 Sumitomo Electric Ind Ltd 電界効果トランジスタ及びその製造方法
WO1999005725A1 (fr) * 1997-07-24 1999-02-04 Mitsubishi Denki Kabushiki Kaisha Dispositif a semi-conducteurs a effet de champ
TWI451552B (zh) * 2009-11-10 2014-09-01 Taiwan Semiconductor Mfg 積體電路結構
US9165835B2 (en) * 2011-08-30 2015-10-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method and structure for advanced semiconductor channel substrate materials

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040108574A1 (en) * 2002-12-05 2004-06-10 Hoke William E Quaternary-ternary semiconductor devices

Also Published As

Publication number Publication date
KR20150088172A (ko) 2015-07-31
CN104867977A (zh) 2015-08-26
CN104867977B (zh) 2019-09-03

Similar Documents

Publication Publication Date Title
US11581435B2 (en) Semiconductor device including a first fin active region, a second fin active region and a field region
US10276694B2 (en) Semiconductor device and method of fabricating the same
KR102188194B1 (ko) 반도체 장치 및 이의 제조 방법
KR101909091B1 (ko) 반도체 장치 및 그 제조 방법
US9514990B2 (en) Methods for manufacturing semiconductor devices having different threshold voltages
KR102394887B1 (ko) 반도체 장치의 제조 방법
US9312188B2 (en) Method for fabricating semiconductor device
US10204983B2 (en) Semiconductor device and method for fabricating the same
KR20150039488A (ko) 나노와이어 트랜지스터를 포함하는 반도체 소자
KR20140121634A (ko) 반도체 장치 및 그 제조 방법
KR20150124048A (ko) 반도체 장치 및 그 제조 방법
KR102200345B1 (ko) 반도체 소자 및 그 제조방법
KR20140099743A (ko) 반도체 장치 및 그 제조 방법
US20140203335A1 (en) Semiconductor Devices and Methods for Fabricating the Same
US20140346617A1 (en) Semiconductor device and method for fabricating the same
KR102199851B1 (ko) 반도체 장치 및 그 제조 방법
US20170018623A1 (en) Semiconductor device and method of fabricating the same
KR102343466B1 (ko) 반도체 장치 및 그 제조 방법
KR102274734B1 (ko) 반도체 장치 및 그 제조 방법
KR20140126625A (ko) 반도체 장치 및 그 제조 방법
KR20160031399A (ko) 반도체 장치 및 그 제조 방법
KR102382555B1 (ko) 반도체 장치

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant