TW201607039A - 結晶多奈米片應變通道場效電晶體 - Google Patents

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Abstract

一種場效電晶體，包含具有應變結晶半導體通道區域的本體層以及位於所述通道區域上的閘極堆疊。所述閘極堆疊包含結晶半導體閘極層，所述結晶半導體閘極層與所述通道區域晶格失配，以及包含位於所述閘極層與所述通道區域之間的結晶閘極介電層。亦論述相關元件及製造方法。

Description

結晶多奈米片應力通道場效電晶體及其製造方法
本發明概念是關於半導體元件，且更特定言之是關於半導體場效電晶體元件。
包含III-V族通道材料的III-V族半導體類的金屬氧化物半導體場效電晶體（metal–oxide–semiconductor field-effect transistor，MOSFET）可在低電壓下具有良好的CV/I特性以及相對高的電流。此可歸因於可在通道中實現的相對高的遷移率，以及一些半導體/金屬組合的相對低的寄生電阻（parasitic resistance）。高遷移率可至少部分歸因於相對低的電子有效質量。因為許多III-V族半導體中的有效質量的等向（isotropic）性質，量子局限質量（quantum-confinement mass）亦可為小，此可導致電子波函數可為寬的且可穿透至圍繞通道的閘極介電層中。閘極介電層可為通道上的非結晶層（non-crystalline layer）及/或可將通道與非結晶閘極電極分離。典型結晶通道的表面上的此等非結晶層的存在可能導致載流子散射（carrier scattering）（通常稱為表面粗糙（surface roughness, SR）散射），此可能限制受局限電子（confined electron）的遷移率。
包含III-V族通道材料的一些III-V族半導體類MOSFET可在通道周圍包含結晶緩衝層（諸如，磷化銦（InP））。結晶緩衝層可具有足以將結晶通道與非結晶層分離且幫助減少載流子散射的厚度。然而，此等緩衝層會由於閘電極與通道反轉層的分離增加而降低元件的短通道表現（short-channel performance）。因此，結晶緩衝層的使用會將III-V族MOSFET的使用限制於相對長的閘極長度（例如，大於約40奈米）。
舉例來說，由於已改善的靜電（關於鰭式場效電晶體）及奈米片的堆疊，IV族半導體類MOSFET（像是矽（Si）及矽鍺（SiGe）奈米片電晶體）可為次10奈米技術的一個選擇。然而，改善與鰭式場效電晶體相關的直流效能（DC performance）可能需要相對寬的奈米片以實現在所需佈局區域（layout area）中足夠的Ieff ，以及具有所需數量的堆疊奈米片層。上述情況會呈現處理難度，因為相對於其他類型的奈米片（例如SiGe或Si）可能需要高度選擇性蝕刻以底切（undercut）一種類型的奈米片（例如Si或SiGe），以產生形成有所需類型的奈米片材料的所需傳導通道。另外，蝕刻製程會暫時產生環繞奈米片的自由表面（free surface），此造成任何內建應變（built-in strain）鬆弛，其會限制奈米片的效能。
根據本發明概念的一些實施例，場效電晶體包含具有多個個別閘控的傳導通道的奈米片堆疊。所述個別閘控的傳導通道各自包含結晶半導體通道層（crystalline semiconductor channel layer）、位於所述通道層上的結晶閘極介電層以及結晶半導體閘極層，所述結晶半導體閘極層位於與所述通道層相對的所述閘極介電層上。所述奈米片堆疊是由其膜層中的其中兩者間的晶格失配（lattice mismatch）而受應變。
在一些實施例中，結晶通道層、結晶閘極介電層以及結晶閘極層可為異質磊晶層（heteroepitaxial layers）。
在一些實施例中，場效電晶體可為n型元件（n-type device）且結晶通道層包含矽（Si）。
在一些實施例中，場效電晶體可為p型元件（p-type device）且結晶通道層包含矽鍺（SiGe）。
在一些實施例中，結晶介電層可為氟化鈣（CaF2 ）、硫化鋅（ZnS）、氧化鐠（Pr2 O3 ）及/或氧化釓（Gd2 O3 ）。
在一些實施例中，場效電晶體可為n型元件，且結晶閘極層可為經摻雜的矽鍺（SiGe）。
在一些實施例中，場效電晶體可為p型元件，且結晶閘極層可為經摻雜的矽（Si）。
根據本發明概念的其他實施例，場效電晶體包括含有結晶半導體通道區域（crystalline semiconductor channel region）的本體層（body layer），以及位於通道區域上的閘極堆疊。所述閘極堆疊包含結晶半導體閘極層，所述結晶半導體閘極層與所述通道區域晶格失配，以及包含位於所述閘極層及所述通道區域之間的結晶閘極介電層。
在一些實施例中，所述通道區域與所述閘極堆疊之間的界面可不含非晶材料。舉例來說，所述閘極介電層可為直接在所述通道區域上的高介電係數結晶絕緣層。
在一些實施例中，所述閘極層可直接在所述閘極介電層上。所述通道區域及所述閘極層可為異質磊晶應變半導體層。
在一些實施例中，所述通道區域及所述閘極層可為不同IV族材料，且所述閘極層相對於所述通道區域可為重摻雜的。
在一些實施例中，所述通道區域及所述閘極層的其中一者可為壓縮（compressively）應變矽鍺（SiGe），且所述通道區域及所述閘極層的另一者可為拉伸（tensile）應變矽（Si）。
在一些實施例中，所述閘極層可包含位於所述通道區域的相對表面上的各別結晶半導體閘極層，且所述閘極介電層可包含位於各別閘極層與所述通道區域的所述相對表面之間的各別閘極介電層。
在一些實施例中，包含所述閘極堆疊以及所述本體層的結構可重複地堆疊以界定多個個別閘控的通道區域，且可在整個結構維持位於所述通道區域及所述閘極層中的應變。
在一些實施例中，所述結構可具有大於約30奈米但小於約100奈米的寬度。所述通道區域可藉由厚度小於約3奈米的所述閘極介電層而與所述閘極層分離。所述通道區域及/或所述閘極層在一些實施例中可具有小於約10奈米的各別厚度。
在一些實施例中，位於所述通道區域的所述相對表面上的各別閘極層可為主要閘極層。次要閘極層可在所述通道區域的所述相對表面之間設置於所述通道區域的至少一個側壁上。所述次要閘極層可由金屬材料或經摻雜的多晶材料形成。
在一些實施例中，所述多個個別閘控的通道區域可界定自基板突起的鰭，且所述次要閘極層可在所述鰭的相對側壁上以及相對側壁之間的表面上延伸。
在一些實施例中，非晶絕緣層可將所述通道區域的側壁與所述次要閘極層分離，且所述次要閘極層可導電性地耦接至所有所述主要閘極層。
在一些實施例中，源極/汲極區域可設置於所述通道區域的相對末端上且電性地耦接至所述通道區域，且鄰近於所述通道區域上的所述閘極堆疊。非晶絕緣層可將所述閘極層的相對側壁與所述源極/汲極區域分離。
根據本發明概念的其他實施例，場效電晶體的製造方法包含：提供包含結晶半導體通道區域的本體層，以及在所述通道區域上提供閘極堆疊。所述閘極堆疊包含與所述通道區域晶格失配的結晶半導體閘極層，以及包含位於所述閘極層與所述通道區域之間的結晶閘極介電層。
在一些實施例中，所述閘極介電層可為直接形成於所述通道區域上的高介電係數結晶半導體層。所述通道區域及所述閘極層可為應變半導體層。
在一些實施例中，可藉由異質磊晶生長而形成所述通道區域、所述閘極介電層及所述閘極層。
在一些實施例中，所述通道區域及所述閘極層可由不同IV族材料形成，且所述閘極層相對於所述通道區域可為重摻雜的。
在一些實施例中，所述通道區域及所述閘極層的其中一者可為壓縮應變矽鍺（SiGe），且所述通道區域及所述閘極層的另一者可為拉伸應變矽（Si）。
在一些實施例中，在提供所述閘極堆疊時，可在所述通道區域的相對表面上形成各別閘極介電層以及所述各別閘極介電層上的各別閘極層。
在一些實施例中，提供所述閘極堆疊及所述本體層可包括形成包含重複堆疊的所述閘極堆疊以及所述本體層的結構以界定多個個別閘控的通道區域。
在一些實施例中，位於所述通道區域的所述相對表面上的所述各別閘極層可為主要閘極層，且次要閘極層可在所述通道區域的所述相對表面之間形成於所述通道區域的至少一個側壁上。所述次要閘極層可由金屬材料或經摻雜的多晶材料形成。
在一些實施例中，所述多個個別閘控的通道區域可界定自基板突起的鰭，且所述次要閘極層可在所述鰭的相對側壁上以及相對側壁之間的表面上形成。
在一些實施例中，在形成所述次要閘極層之前，可選擇性地使所述通道區域的所述側壁凹陷以在其中界定凹陷處，且可在所述通道區域的所述側壁中的所述凹陷處中形成非晶絕緣層。所述非晶絕緣層可將所述通道區域與所述次要閘極層分離。
在一些實施例中，可選擇性地使所述主要閘極層的相對側壁凹陷以在其中界定各別凹陷區域，且可在所述各別凹陷區域中形成非晶絕緣層。可自所述通道區域的相對末端磊晶生長源極/汲極區域，且所述非晶絕緣層可將所述主要閘極層的所述相對側壁與所述源極/汲極區域分離。
在檢視附圖以及詳細描述後，對於所屬技術領域中具有通常知識者而言，根據一些實施例的其他元件及/或方法將變得顯而易見。上述實施例的任何及所有組合之外的所有此等額外實施例傾向於亦包含在本說明書內及本發明的範疇內，且由隨附申請專利範圍保護。
現將參看附圖來更全面描述各種實施例，附圖中呈現了一些實施例。然而，本發明概念可按照不同形式來體現且不應解釋為限於本文所闡述的實施例。反而是，提供此等實施例，以使得本揭露將為全面且完整的，且向所屬技術領域具有通常知識者完全傳達本發明概念。在諸圖中，層及區域的大小及相對大小未按比例繪製，且在一些情況下，可能為了清楚起見而進行誇示。
呈現以下描述內容以使所屬技術領域具有通常知識者能夠製作並使用本發明，且在專利申請案及其要求的上下文中提供以下描述內容。對本文中所描述的例示性實施例以及一般原理及特徵的各種修改將是易見的。主要就提供於特定實施中的特定方法及系統而言描述例示性實施例。然而，所述方法及系統將於其他實施中有效地操作。諸如「例示性實施例」、「一個實施例」及「另一實施例」的詞語可指相同或不同實施例以及指多個實施例。將關於具有某些組件的系統及/或元件來描述實施例。然而，所述系統及/或元件可包含多於或少於所繪示之組件的組件，且在不脫離本發明的範疇的情況下，可做出所述組件的配置及類型的變化。將亦在具有某些步驟的特定方法的上下文中描述例示性實施例。然而，對於具有不同及/或額外步驟及按不符合例示性實施例的不同次序的步驟的其他方法，所述方法及系統仍能有效地操作。因此，本發明並不意欲限於所繪示的實施例，而是應符合與本文中所描述的原理及特徵一致的最廣範疇。
本發明概念的一些實施例源於認識到通道區域上及/或通道區域周圍的結晶緩衝材料的使用可以短通道表現為代價而抑制SR散射，在III-V族MOSFET中在遷移率與短通道表現之間進行權衡。本發明概念的一些實施例提供一種III-V族FET結構，其減小及/或消除此權衡以改良III-V族FET的潛能。
特定言之，本發明概念的一些實施例引入III-V族通道FET，其中通道層以及閘極堆疊實質上或整體上由單晶的晶格匹配的半導體形成。舉例而言，閘極堆疊可包含II-VI族寬帶隙高介電係數（亦即，相對於二氧化矽具有高介電常數）半導體作為閘極介電層，且包含中等帶隙III-V族半導體作為閘極層。在一些實施例中，通道材料為砷化銦（InAs），閘極介電質材料為碲化鋅（ZnTe），且閘極材料為銻化鋁（AlSb）。多個通道層（以及多個閘極堆疊）可（例如）以藉由元件的目標電流承載能力要求所判定或基於元件的目標電流承載能力要求而形成。每一通道層可由重摻雜的AlSb層自上方及下方進行閘控。ZnTe閘極介電層可設置於每一通道層與鄰近閘極層之間。通道/介電質/閘極堆疊可配置為下文被稱為奈米片的薄層（所述薄層各自的寬度大於其各自的厚度）。整個結構可向FET提供高通道遷移率（例如，此是歸因於表面粗糙（SR）散射的減少或最小化）、良好的短通道表現（例如，此是歸因於不存在將通道與非結晶層進一步分離的導電緩衝層，因此將反轉層保持接近於閘極）以及低寄生電阻（例如，此是歸因於經摻雜的InAs的高導電率以及n-觸點（n-contact）的低接觸電阻），因此適用於7奈米以下的技術。
圖1A為說明根據本發明概念的一些實施例的具有結晶通道層、介電層及閘極層的FET的透視圖，而圖1B及圖1C為分別沿著圖1A的線B-B’及C-C’截取的橫截面圖。如圖1A至圖1C所示，根據本發明概念的一些實施例的場效電晶體（FET）100包含具有界定電晶體通道層或電晶體通道區域105的半導體主動層或本體層以及位於通道區域105上的半導體閘極堆疊106的結構102。閘極堆疊106包含結晶閘極介電層110以及位於結晶閘極介電層110上的結晶閘極層115（本文中亦稱為主要閘極層或第一閘電極）。結晶閘極介電層110可為高介電係數寬帶隙半導體，而結晶閘極層115可為具有高摻質活化（high dopant activation）的中等帶隙半導體。舉例而言，所述結構可包含砷化銦（InAs）通道區域105、碲化鋅（ZnTe）閘極介電層110以及經高度摻雜的銻化鋁（AlSb）閘極層115，其在一些實施例中可全部為單晶的。
通道區域105為結晶半導體層，其在位於結晶半導體層的相對側上的源極區域105s與汲極區域105d之間延伸。源極區域105s/汲極區域105d可為經高度摻雜的，從而導致低接觸電阻。源極區域105s/汲極區域105d亦可由結晶半導體材料形成，且在一些實施例中可由與通道區域105相同的材料形成。在一些實施例中，源極區域105s/汲極區域105d亦可部分由金屬形成以實現較低電阻。
包含通道層105、閘極介電層110以及閘極層115的結構界定本文中亦稱為奈米片101的個別閘控的通道區域，奈米片101經重複以界定本文中亦稱為奈米片堆疊102的多個堆疊的個別閘控的通道區域。奈米片堆疊102因此為可形成於基板107上（例如，作為突起鰭形成於基板107的表面上）或基板107內（例如，形成於基板107中所界定的渠溝中）的三維結構，且可（例如）基於所需應用而包含任何數目/數量的個別閘控的通道105。舉例而言，電晶體100中的通道105的數目或數量可由電晶體100的目標電流承載能力來決定。通道層105中的每一者可相對地薄（亦即，厚度小於約10奈米），從而實現改良的靜電控制。基板107可（例如）為矽基板、絕緣體上矽（SOI）基板或其他基板。
將結晶半導體材料用於閘極介電層110、閘極層115以及通道區域105實現了幾乎完全地結晶的奈米片堆疊102，其中結晶閘極介電層110直接位在結晶通道區域105上。通道區域105與閘極堆疊106之間的界面可因此不含非晶層或非結晶層，藉此減少歸因於缺乏界面表面粗糙度的SR散射。電晶體100可藉此展現極高的通道遷移率。通道區域105與閘極堆疊106之間的界面亦可不含低介電係數結晶緩衝層（諸如，磷化銦（InP）），如此可藉由改良（亦即，減小）等效氧化物厚度（equivalent oxide thickness，EOT）而改良電晶體100的短通道表現，此是因為只有相對薄的閘極介電層110（例如，厚度為約2至3奈米）會將閘極層115與通道區域105分離。
且，如圖1A至圖1C的實施例中所示，通道區域105中的每一者在其上方及下方（亦即，在通道區域105的相對表面上）包含閘極堆疊106，從而實現改良的控制。舉例而言，每一砷化銦通道區域105中的二維電子氣體（two-dimensional electron gas，2DEG）可自上方（亦即，在通道105的頂部上）及下方（亦即，在通道105的底部處）進行閘控。此外，奈米片堆疊102的層105、110、115中的每一者可具有實質上與下方的層晶格匹配的各別晶體結構。舉例而言，層105、110及/或115可為晶格匹配的異質磊晶層。
電晶體100亦包含在奈米片堆疊102的上表面以及相對側壁上（亦即，在至少三側上）的金屬或多晶閘極接觸層（本文中亦稱為次要閘極層或第二閘電極）615。閘極接觸層615電接觸奈米片堆疊102中的閘極層115中的每一者，以使得多個閘極115可由單一閘電極/接觸615控制，從而界定多閘極多通道元件。
根據本發明概念的一些實施例的奈米片堆疊102的物理性質可包含（但不限於）：完全結晶的晶格匹配的多通道結構，其包含結晶半導體通道105、閘極介電層110以及閘極層115；每一通道105在閘極115藉由共同閘極接觸615而電接觸的頂部及底部被閘控；ZnTe閘極介電層110具有約3電子伏特的帶隙（寬帶隙半導體）與7.9的k值（中等的高介電係數）；AlSb閘極層115具有約1.5電子伏特的帶隙（中等的帶隙半導體）與高度摻質活化；及/或多個通道層105，其數目視特定應用所需而定。
根據本發明概念的一些實施例的奈米片堆疊102的電性質可包含（但不限於）：改良（亦即，較薄）的EOT，此是歸因於在通道區域105與閘極層115之間不存在或省略InP或其他緩衝層；每一InAs通道層105中的2DEG可藉由各別閘極層115自上方及下方進行控制；減少的SR散射，此是歸因於在通道層105與閘極介電層110之間的界面處不存在/省略表面粗糙度/非晶層（其中僅少量的非晶絕緣層420r存在於通道層105的側壁處，以與閘極接觸615絕緣）；低寄生電阻及/或低接觸電阻，此是歸因於高度摻雜的InAs源極區域105s/汲極區域105d；以及高通道遷移率，而並未使用緩衝層（此是歸因於在通道層105與閘極介電層110之間的界面處不存在非晶層）。因此，本發明概念的實施例可減小及/或消除遷移率/EOT權衡。
雖然參考圖1A至圖1C中的實例結構進行了說明，但應理解，本發明概念的實施例不限於此。舉例而言，在一些實施例中，在finFET結構中，奈米片堆疊102可界定自基板突起的三維鰭狀主動區域，其中閘極接觸層615位於奈米片堆疊102的上表面以及側壁上。在其他實施例中，奈米片堆疊102可類似地形成於基板中的渠溝結構內，其中閘極接觸615在基板與奈米片堆疊102之間至少沿著渠溝的側壁而延伸。閘極接觸615亦可在環繞式閘極（gate-all-around，GAA）FET結構中在奈米片堆疊的頂表面上延伸。更一般而言，雖然在本文中參考特定結構進行了描述，但本發明概念的實施例可包含實施本文所述的實質上結晶的通道/介電質/閘極堆疊的任何結構或其子結構。
圖2至圖12為說明根據本發明概念的一些實施例的FET元件的製造方法的橫截面圖，其中圖2至圖6為沿著圖1的線B-B’截取的橫截面圖。現參看圖2，在形成根據本發明概念的一些實施例的多通道III-V族FET時，形成實質上或完全結晶的奈米片堆疊102’。堆疊102’中的每一奈米片101’包含閘極層115’與閘極介電層110’（兩者界定閘極堆疊106’）以及通道層105’。堆疊102’中的層105’、110’、115’中的一或多者可為磊晶生長的結晶半導體層（例如包含II-VI族及/或III-V族材料），以使得層105’、110’及/或115’各自的結晶方向是有序的或與下方的層匹配。在圖2至圖12的實施例中，通道層105’中的每一者在其相對側上包含閘極層115’，且藉由各介電層110’而與閘極層115’分離，以使得通道層105’自上方及下方而被個別閘控。
層105’、110’、115’中的一些或全部是使用具有實質上晶格匹配的晶體結構的半導體材料而形成。在圖2至圖12中所示的實例製造方法中，閘極層115’是使用經重摻雜的（n+）AlSb而形成，介電層110’是使用本質（intrinsic）ZnTe（或其他寬帶隙II-VI族半導體）而形成，且通道層105’是使用本質的（或經輕摻雜的）InAs而形成。通道層105’可為相對薄的（例如，厚度為約2奈米至約10奈米）以實現良好的靜電控制，藉此形成多個量子阱。多個奈米片101’可得以形成（例如，藉由層105’、110’、115’的交替異質磊晶生長）以界定包含數目可視所需而定的通道區域105’的堆疊，以（例如）滿足電流及/或佈局面積限制。
根據本發明概念的實施例的實質上或完全結晶的奈米片堆疊102’的使用可大幅減少SR散射，甚至在並未使用緩衝層的情況下亦是如此。此外，不存在或省略緩衝層可改良短通道表現，從而提供適用於次10奈米整合的元件。根據本發明概念的實施例的FET元件可因此除了通道中的低密度狀態以及其他III-V族元件中所發現的對應低電容外，亦具有高遷移率、良好的短通道行為以及卓越的寄生電阻。
因此，根據本發明的實施例的元件可在CV/I量度（CV/I metric）方面為優秀的或提供改良的CV/I量度。通道區域105’中的反轉層的低電荷片密度亦可允許使用經重摻雜的多晶閘極接觸（而非金屬閘極接觸），以在完全結晶的堆疊102’的多側上圍繞完全結晶的堆疊102’，如此可簡化製程（如下文參看圖6所論述），此是因為經重摻雜的閘極接觸中的相關聯的低電荷密度可導致極薄的空乏層（且因此可不顯著降低靜電表現）。
為了形成與三維奈米片堆疊102’的接觸，通道區域105’應絕緣而不與任何閘極或金屬層接觸。因此，如圖3中所示，進行通道區域105’的選擇性等向性蝕刻。蝕刻劑可經選擇以移除在奈米片堆疊102’的側壁處的通道區域105’的部分，而不實質上移除或損壞閘極層115’及/或閘極介電層110’。舉例而言，為了選擇性地蝕刻圖3的InAs通道區域105’，可將乙酸以及過氧化氫用作為蝕刻劑。然而，取決於特定材料，其他蝕刻化學物可用於選擇性地蝕刻通道層105’而不實質上蝕刻閘極層115’及/或閘極介電層110’。因此，通道區域105’的側壁相對於奈米片堆疊102’的側壁而選擇性地凹陷，從而界定凹陷區域105r’。
現參看圖4，在奈米片堆疊的側壁以及上表面上沉積或形成絕緣層420’。絕緣層420’可為氧化物或其他非晶層，且可形成於堆疊102’上，以實質上填充通道層105’的側壁處的凹陷區域105r’。
如圖5所示，進行蝕刻製程以自奈米片堆疊102’的上表面以及側壁移除絕緣層420’。舉例而言，在氧化物層用作絕緣層420’的情況下，電漿蝕刻製程可用於移除氧化物層。然而，部分絕緣層420’可保留於通道層105’的側壁處的凹陷區域105r’中。絕緣層420’的此等剩餘部分420r’可將通道層105’與後續製程中所形成的一或多個導電層電隔離。
現參看圖6，在奈米片堆疊102’的上表面以及側壁的部分上選擇性地形成閘極接觸層615’。在本文中，閘極接觸層亦可稱為次要閘極或頂部閘極615’。閘極接觸層615’可藉此「纏繞（wrap）」整個奈米片堆疊102’，從而提供與堆疊102’的閘極層115’中的每一者的電接觸，進而實現其整體控制。然而，通道層105’可藉由其側壁處的絕緣層420’的剩餘部分420r’而與閘極接觸615’電隔離。特定言之，如圖6中所示，閘極接觸層615’可在AlSb閘極層115’的側壁處接觸AlSb閘極層115’，但可藉由絕緣層剩餘部分420r’而與InAs通道105’分離且電隔離。
閘極接觸層615’可包含金屬或半導體材料。舉例而言，在一些實施例中，多晶半導體材料可用作為閘極接觸615’。多晶閘極接觸615’可為經重摻雜的，經重摻雜的閘極接觸615’中的相對低的電荷密度可導致相對薄的空乏層（且因此可不顯著降低元件的靜電表現）。閘極接觸層615’中不存在金屬亦可簡化製程。然而，在其他實施例中，金屬材料可用作閘極接觸615’以實現改良的控制及/或效能。舉例而言，在一些實施例中，在如本文中所描述的處理操作的結尾或在所述處理操作後，多晶閘極接觸615’可替換為金屬。
圖7至圖12為進一步說明根據本發明概念的一些實施例的FET元件的製造方法的橫截面圖，其是沿著圖1A的線C-C’而截取。在圖6的閘極接觸層615’包含多晶半導體材料的實施例中，可在圖6中的閘極接觸層615’的形成之後進行圖7至圖12的操作。
如圖7中的橫截面所示，通道層105’的側壁藉由其凹陷區域105r’中的絕緣層剩餘部分420r’而保持電絕緣。因此，為了實現通道層105’與源極/汲極區域之間的接觸，進行蝕刻製程以移除將在後續操作中形成的源極/汲極區域處的奈米片堆疊102’的部分。特定言之，如圖8中所示，對奈米片堆疊102’進行圖案化（例如，使用罩幕）及蝕刻，以在通道層105’的相對側處移除奈米片堆疊102’的部分103’。
現參看圖9，進行閘極層115’的選擇性蝕刻。蝕刻劑經選擇以選擇性地移除閘極層115’的部分，而不實質上移除或損壞閘極介電層110’及/或通道層105’。舉例而言，對於圖9中所示的AlSb閘極層115’，氟化氫、過氧化氫以及乳酸及/或AZ400K可用作蝕刻劑。然而，取決於特定材料，其他蝕刻化學物可用於選擇性地蝕刻閘極層115’而不實質上蝕刻閘極介電層110’及/或通道層105’。因此，閘極層115’的側壁相對於奈米片堆疊102’的側壁而選擇性地凹陷，以界定凹陷區域115r’。
如圖10中所示，在奈米片堆疊102’的側壁以及上表面上沉積或形成絕緣層1020’。絕緣層1020’可為氧化物或其他非晶層，且可形成於閘極層115’的側壁處的凹陷區域115r’上及/或實質上填充閘極層115’的側壁處的凹陷區域115r’。
現參看圖11，進行蝕刻製程以自奈米片堆疊102’的上表面以及側壁移除絕緣層1020’。舉例而言，在氧化物層用作為絕緣層1020’的情況下，電漿蝕刻製程可用於移除氧化物層。然而，絕緣層1020’的部分1020r’可保留於閘極層115’的側壁處的凹陷區域115r’中。絕緣層的此等剩餘部分1020r’可將閘極層115’與後續製程中所形成的源極/汲極區域電隔離。
特定言之，如圖12中所示，在奈米片堆疊102’中的InAs通道層105’的相對側處形成InAs源極區域105s’/汲極區域105d’以完成場效電晶體100’。源極區域105s’/汲極區域105d’可藉由磊晶再生長製程而形成。特定言之，在圖12的實例中，原位（in-situ）摻雜的n+ InAs區域於通道層105’的相對側上（亦即，在圖8中被圖案化及蝕刻的奈米片堆疊的區域103’處）磊晶生長。因此，源極區域105s’/汲極區域105d’可在通道層105’的側壁處接觸通道層105’。然而，閘極層115’的側壁處的凹陷區域115r’中的絕緣層剩餘部分1020r’將源極區域105s’/汲極區域105d’與閘極層115’電隔離。特定言之，圖12說明InAs源極區域105s’及汲極區域105d’可接觸InAs通道105’，但可藉由絕緣層剩餘部分1020r’而與AlSb閘極115’分離且電隔離。
雖然在本文中已參考通道層、閘極介電層以及閘極層的特定材料而描述本發明概念的實施例，但應理解，亦可使用其他材料。特定言之，本文中所描述的InAs通道層105’/ZnTe介電層110’/AlSb閘極層115’奈米片堆疊102’可經選擇以在層105’、110’及115’之間提供減少的或最小的晶格失配。然而，在一些實施例中，可使用少量的失配（例如，在1%的數量級上），從而在層105’、110’及/或115’中導致應變，只要層足夠薄（或應變足夠小）而減少或防止鬆弛（以及缺陷的隨之引入）。舉例而言，銻化鎵（GaSb）可用於閘極層115，而銻化銦（InSb）用於通道層105，此可導致更高或增大的遷移率。且，InAs可用於在源極區域105s及汲極區域105d處產生歐姆接觸，此可導致較低的或減少的寄生電阻。
本發明概念的實施例可提供若干優點。特定言之，本文中所描述的元件可提供高遷移率通道，此是因為通道層105與閘極堆疊106之間的界面處不存在非晶層而大幅減少及/或消除SR散射。且，短通道表現可由於不存在增大有效閘極氧化物厚度的緩衝層而與次10奈米規模相容。
此外，圍繞（或「纏繞」）奈米片101的堆疊102的頂部閘極615可為金屬或多晶半導體。在一些實施例中，在給定預期的低電荷片密度（charge sheet density）的情況下，可使用多晶頂部閘極615，而僅有極少的靜電罰分，且頂部閘極615中不存在金屬可簡化製程。然而，在其他實施例中，金屬可用作頂部閘極615以提供改良的控制及/或效能。
本發明概念的一些實施例可因此提供高效能多通道III-V族FinFET，其中每一通道被個別閘控。可不使用結晶緩衝層，從而實現高遷移率以及良好的（亦即，較薄的）EOT。如本文中所描述的FinFET亦可使用一些現有的處理操作來製造。本發明概念的特定實例實施例的特徵如下所述： （1）一種FET，包含多個晶格匹配的層的實質上或完全結晶的堆疊，所述多個晶格匹配的層形成個別閘控的傳導通道。 （2）如（1）中所述的FET，其中所述多個晶格匹配的層的一個子集形成結晶傳導通道，所述多個晶格匹配的層的一個子集形成結晶閘極介電質，且所述多個晶格匹配的層的一個子集形成結晶第一閘電極，所述實質上或完全結晶的堆疊中的每一結晶傳導通道部分地或完全地由結晶閘極介電質以及結晶第一閘電極圍繞。  （3）如（1）中所述的FET，其中所述晶格匹配的層包含III-V族或II-VI族材料。 （4）如（2）中所述的FET，其中所述傳導通道由InAs形成，所述閘極介電質由ZnTe形成，且所述第一閘電極包括AlSb。 （5）如（4）中所述的FET，更包括finFET，所述finFET形成有纏繞於多個晶格匹配的層的所述實質上或完全結晶的堆疊周圍的第二閘電極，所述第二閘電極選擇性地接觸所述第一閘電極，所述第二閘電極以及所述第一閘電極形成環繞式閘極結構，所述環繞式閘極結構圍繞所述個別閘控的傳導通道。 （6）如（5）中所述的FET，所述第二閘電極包含金屬或多晶半導體。 （7）如（6）中所述的FET，所述finFET形成有源極/汲極電極，所述源極/汲極電極僅選擇性地接觸所述傳導通道。 （8）如（7）中所述的FET，所述源極/汲極電極包含InAs。 （9）如（8）中所述的FET，包含高遷移率傳導通道，高遷移率是歸因於每一傳導通道上方及下方的區域中的表面粗糙散射的減少或實質消除。 （10）一種形成如（8）中所述的finFET的方法，所述方法包含形成多個晶格匹配的層的實質上或完全結晶的堆疊，形成纏繞於所述多個晶格匹配的層的結晶堆疊的周圍的第二閘電極，所述第二閘電極選擇性地接觸所述第一閘電極，以及形成選擇性地接觸所述傳導通道的源極/汲極電極。
因此，根據本發明概念的一些實施例的場效電晶體可同時實現高通道遷移率（例如，此是歸因於通道區域上實質上不存在非晶或非結晶層）以及改良的短通道表現（例如，此是歸因於通道區域與閘極堆疊之間不存在結晶緩衝層，結晶緩衝層可能增大有效閘極氧化物厚度）的先前相競爭的目標。因此，本發明概念的實施例可減少及/或消除遷移率/EOT權衡。
本發明概念的其他實施例源於認識到可使用通道區域上及/或通道區域周圍的結晶材料以抑制SR散射，並結合IV族MOSFET中的應變層以提供高的遷移率，其可能超過一些III-V族元件的遷移率。詳述如下的本發明概念的實施例提供可用於場效電晶體應用（諸如MOSFET）的應變奈米片結構，及輔助元件（auxiliary component）及用於此等FET的主體元件（host device）。此等實施例亦可促進奈米片堆疊的通道層中的應變保持，也促進製造具有寬度為30奈米以上或超過40奈米的奈米片，其可比使用一些習知蝕刻-及-填充（etch-and-fill）方法所實際上可達成的奈米片寬。舉例而言，對於III-V族系統，片寬可藉由高介電係數及/或金屬填充來限制，而對於Si/SiGe系統，片寬可藉由犧牲材料與通道材料之間的蝕刻選擇性來作進一步限制（而非高介電係數/金屬填充或除了高介電係數/金屬填充）。
特定言之，本發明概念的一些實施例引入一種IV族通道FET，其中本體層或通道層以及閘極堆疊實質上或整體上由單晶的晶格失配固體狀態材料層形成。在特定實施例中，以Si、SiGe的交替層的完全結晶的堆疊以及結晶絕緣體（crystalline insulator）（例如氟化鈣，CaF2 ）來實施多通道Si/SiGe MOSFET。對於n通道MOSFET（本文中亦稱為nFET）元件，通道可為矽，且閘極可為經重摻雜的矽鍺。對於p通道MOSFET（本文中亦稱為pFET）元件，通道可為矽鍺，且閘極可為經重摻雜的矽。因各別通道的晶體結構及閘極層材料之間的晶格失配，整個堆疊結構受應變而增加nFET及pFET的通道遷移率。此外，非晶介電層或非結晶介電層的界面處的不存在大幅抑制SR散射，從而改善通道遷移率。磊晶性質的生長及不存在深且高度選擇性側向（底切）蝕刻的需求可實現具有不含在標準奈米片製程中通常所發現的限制的高度及/或寬度的奈米片結構的製造。根據本發明概念的實施例的元件可因此提供相對於一些傳統（底切蝕刻）奈米片及FinFET在直流（DC）及交流（AC）性質中顯著的改進。
圖13為說明根據本發明概念的一些實施例的具有結晶通道層、介電層及閘極層的FET的透視圖。圖14A及圖14B為分別沿著圖13的線A-A’及B-B’截取的橫截面圖，其說明根據本發明概念的其他實施例的n型FET，而圖15A及圖15B為分別沿著圖13的線A-A’及B-B’截取的橫截面圖，其說明根據本發明概念的其他實施例的p型FET。
如圖13至圖15中所示，根據本發明概念的一些實施例的場效電晶體1300/1300’/1300”包含具有界定電晶體通道層或通道區域1305的半導體主動層或本體層以及位於通道區域1305上的半導體閘極堆疊1306的結構1302。閘極堆疊1306包含結晶閘極介電層1310以及結晶閘極層1315（本文中亦稱為主要閘極層或第一閘電極）。結晶閘極介電層1310可為未經摻雜、高介電係數、寬帶隙半導體或絕緣體，而結晶閘極層115可為具有經高度摻雜、中等帶隙半導體。
特定言之，如圖14A至圖14B中所示的實例nFET，結構1302可包括矽通道區域1305’、氟化鈣（CaF2 ）、硫化鋅（ZnS）、氧化鐠（Pr2 O3 ）及/或氧化釓（Gd2 O3 ）閘極介電層1310’以及經高度摻雜矽鍺（n++SiGe）閘極層1315’，其在一些實施例中可全部為單晶的。通道區域1305’可在拉伸應變（t-Si）下，而閘極層1315’可在壓縮應變（c-SiGe）下。
且，如圖15A至圖15B中所示的實例pFET，結構1302可包括矽鍺通道區域1305”、氟化鈣（CaF2 ）、硫化鋅（ZnS）、氧化鐠（Pr2 O3 ）及/或氧化釓（Gd2 O3 ）閘極介電層1310”以及經高度摻雜矽（p++Si）閘極層1315”，其在一些實施例中可全部為單晶的。通道區域1305”可在壓縮應變（c-SiGe）下，而閘極層1315”可在拉伸應變（t-Si）下。
通道區域1305為結晶半導體層，其在位於相對側上的源極區域1305s與汲極區域1305d之間延伸。源極區域1305s/汲極區域1305d可為經高度摻雜的，從而提供低接觸電阻。源極區域1305s/汲極區域1305d亦可由結晶半導體材料形成，且在一些實施例中可由與通道區域1305（圖14A至14B中的n+ Si 1305s’/1305d’；圖15A至15B中的p++ SiGe 1305s”/1305d”）相同的材料形成。在一些實施例中，源極區域1305s/汲極區域1305d亦可部分由金屬1308s/1308d形成以實現較低電阻。
包含通道層1305、閘極介電層1310以及閘極層1315的結構界定本文中亦稱為奈米片1301的個別閘控的通道區域，所述個別閘控的通道區域經重複以界定本文中亦稱為奈米片堆疊1302的多個堆疊的個別閘控的通道區域。奈米片堆疊1302因此為可形成於基板1307上（例如，作為突起鰭形成於基板1307的表面上）或基板1307內（例如，形成於基板1307中所界定的渠溝中）的三維結構，且可（例如）基於所需的應用及/或相關的堆疊高度以提供所需的電流密度而包含任何數目/數量的個別閘控的通道1305。此外，通道1305中的應變可不管或不取決於堆疊高度而維持在整個堆疊1302，如同應變來源（亦即，在通道1305以及下方/上方閘極層1315間的晶格失配）在整個堆疊1302持續。通道層1305中的每一者可相對地薄（亦即，厚度小於約10奈米），從而實現改良的靜電控制。基板1307可（例如）為矽基板、絕緣體上矽（SOI）基板或其他基板。
將結晶材料用於閘極介電層1310、閘極層1315以及通道區域1305實現了幾乎整體上結晶的奈米片堆疊1302，其中結晶閘極介電層1310直接在結晶通道區域1305上。通道區域1305與閘極堆疊1306之間的界面可因此不含非晶層或非結晶層，藉此歸因於缺乏界面表面粗糙度而減少SR散射。電晶體1300可藉此展現極高的通道遷移率。
在一些實施例中（例如，特徵為高Ge含量的SiGe的通道的實施例），通道區域1305與閘極堆疊1306之間的界面亦可不含低介電係數結晶緩衝層，如此可藉由改良（亦即，減小）等效氧化物厚度而改良電晶體1300的短通道表現，此是因為只有相對薄的閘極介電層1310（例如，厚度為約2至3奈米）將閘極層1315與通道區域1305分離。
另外，完全結晶奈米片堆疊1302（包括用於閘極介電層1310、閘極層1315以及通道區域1305的結晶材料）實現了具有超出藉由一些習知方法所能達成的堆疊寬度及/或高度的應變通道區域的製造。特定言之，因本發明概念的實施例藉由磊晶生長提供完全結晶堆疊，故可避免應變奈米片材料的習知的底切/側向蝕刻及填充（可放鬆層間的應變），從而實現不取決於堆疊高度而維持應變及實現堆疊寬度不被側向蝕刻限制局限。因此，本發明概念的實施例可實現堆疊寬度大於約100奈米或更多及/或堆疊高度大於約100奈米或更多，其可能無法藉由一些習知方法達成。舉例來說，5奈米奈米片的6層堆疊（其被7個各10奈米厚的閘極層環繞）可提供約100奈米的堆疊高度，其可能無法使用一些習知的蝕刻-及-填充方法達成。
且，如圖13至圖15的實施例中所示，通道區域1305/1305’/1305”中的每一者在上方及下方（亦即，在通道區域的相對表面上）包含閘極堆疊1306，從而實現改良的控制。舉例而言，每一矽通道區域1305’或矽鍺通道區域1305”中的二維電子氣體可自上方（亦即，在通道1305’/1305”的頂部上）及下方（亦即，在通道1305’/1305”的底部處）進行閘控。此外，奈米片堆疊1302的層1305、1310、1315中的每一者可具有與下方層晶格失配的各別晶體結構。舉例而言，層1305、1310及/或1315可為晶格失配的異質磊晶層。
電晶體1300/1300’/1300”亦在奈米片堆疊1302的上表面以及相對側壁上（亦即，在至少三側上）包含金屬或多晶閘極接觸層（本文中亦稱為次要閘極層或第二閘電極）2015/2015’/2015”。舉例而言，用於nFET 1300’的閘極接觸層2015’可為SiGe，而用於pFET 1300”的閘極接觸層2015”可為Si。閘極接觸層2015電接觸奈米片堆疊1302中的閘極層1315中的每一者，以使得多個閘極1315可由單一閘電極/閘極接觸2015控制，從而界定多閘極多通道元件。纏繞環繞間隙壁（wraparound spacer）1390可設置在閘極接觸層2015/2015’/2015”的相對側上。
根據本發明概念的一些實施例的奈米片堆疊1302的物理性質可包含（但不限於）：完全結晶的晶格失配的多通道結構，包含結晶半導體通道1305、閘極介電層1310以及閘極層1315；每一通道1305在頂部及底部被閘控，其中閘極1315由共同閘極接觸2015電接觸；具有帶有中等高介電係數的寬帶隙的CaF2 、ZnS、Pr2 O3 及/或Gd2 O3 閘極介電層1310；在閘極介電層1310上磊晶地生長的Si/SiGe層；多個通道層1305，其數目視特定應用所需而定；通道1305及閘極層1315之間的藉由介電層（例如SiO2 ）的絕緣；閘極層1315及源極區域1305s/汲極區域1305d之間的藉由介電層（例如SiO2 ）的絕緣；經高度摻雜閘極單晶層1315；經輕摻雜（或本質的）通道1305；及用於SiGe層的化學計量（stoichiometry），其經選擇以在矽層中引起足夠的應變。
根據本發明概念的一些實施例的奈米片堆疊1302的電性質可包含（但不限於）：每一Si或SiGe通道層1305’或1305”中的2DEG可由各閘極層1315’或1315”自上方及下方進行控制；減少的SR散射，此是歸因於在通道層1305與閘極介電層1310之間的界面處不存在/省略表面粗糙/非晶層（其中僅少量的非晶絕緣層1920r存在於通道層1305的側壁處以與閘極接觸2015絕緣）；在Si通道中的高拉伸應變（或在SiGe通道中的高壓縮應變），具有歸因於沿著整個堆疊高度維持應變來源的減少的或最小的鬆弛；高通道遷移率，不使用緩衝層（因為通道層1305與閘極介電層1310之間的界面處不存在非晶層）；歸因於閘極空乏的中度反轉電荷/低電容；以及歸因於大接觸面積的低寄生電阻（Rpara）。
在一些實施例中，在通道層中的應變的強度可依據通道層、介電層及閘極層的相對厚度以及通道及閘極堆疊的晶格常數（lattice constant）差異（而不是絕對厚度）。對於本文中敘述的一些材料，厚度比為1可導致在通道中大約1.5 GPa的應力。對於在本文中敘述的一些實施例中的大約為2的比例，應力在2.5 Gpa至3 Gpa的範圍中是有可能的；所述層可因此保持薄（舉例而言，臨界厚度（critical thickness）小於20奈米）以減少或防止鬆弛。
雖然參考圖13至圖15中的實例結構進行了說明，但應理解，本發明概念的實施例不限於此。舉例而言，在一些實施例中，奈米片堆疊1302可在finFET結構中界定自基板突起的三維鰭狀主動區域，其中閘極接觸層2015位於奈米片堆疊1302的上表面以及側壁上。在其他實施例中，奈米片堆疊1302可類似地形成於基板中的渠溝結構內，其中閘極接觸2015在基板與奈米片堆疊1302之間至少沿著渠溝的側壁而延伸。閘極接觸2015亦可在環繞式閘極（gate-all-around；GAA）FET結構中在奈米片堆疊的頂表面上延伸。更一般而言，雖然在本文中參考特定結構進行了描述，但本發明概念的實施例可包含實施本文所述的實質上結晶應變的通道/介電質/閘極堆疊的任何結構或其子結構。
圖16至圖20為說明根據本發明概念的一些實施例的如圖14A至圖14B中所示的nFET元件的製造方法的橫截面圖，其中圖16至圖20沿著圖13的線A-A’截取。但應理解，圖16至圖20的方法可相似地應用在製造如圖15A至圖15B中所示的pFET元件（藉由使用在其中呈現的材料）。亦即，雖然參考nFET的製造，但應理解說明的製造步驟可藉由取代相對應的材料層而相似地應用在pFET的製造。
現參看圖16，在形成根據本發明概念的一些實施例的多通道Si/SiGe MOSFET時，形成實質上或完全結晶的奈米片堆疊102’。堆疊1302中的每一奈米片1301包含結晶閘極層1315’與結晶閘極介電層1310’（兩者界定閘極堆疊1306）以及結晶通道層1305。所有層1305’、1310’、1315’利用結晶半導體或絕緣體形成。堆疊102’中的層1305’、1310’、1315’中的一或多者可為磊晶生長，以使得層1305’、1310’及/或1315’各自的結晶方向是有序的或與下方的層匹配。在圖16至圖26的實施例中，通道層1305’中的每一者在其相對側上包含閘極層1315’且藉由各別介電層1310’而與閘極層1315’分離，以使得通道層1305’自上方及下方而被個別閘控。
層1305’、1310’、1315’中的一些或全部是使用具有晶格失配的結晶結構的半導體材料而形成。在圖16至圖26的實施例中，閘極層1315’是使用經重摻雜的（n++）SiGe而形成，結晶介電層1310’是使用CaF2 、ZnS、Pr2 O3 或Gd2 O3 的其中一者而形成，以及通道1305’是使用本質的（或經輕摻雜的）Si而形成。另外，對於pFET，閘極層1315’是使用經重摻雜的Si而形成，結晶介電層1310’是使用CaF2 、ZnS、Pr2 O3 或Gd2 O3 的其中一者而形成，以及通道1305’是使用本質的（或經輕摻雜的）SiGe而形成。通道層1305’為薄的（在一實施例中，在少量奈米的數量級上）以實現良好的靜電控制，藉此形成多個量子阱。多個奈米片1301可用來得到所需的電流/佈局面積。
根據本發明概念的實施例的實質上或完全結晶的奈米片堆疊1302的使用可大幅減少或消除SR散射，其歸因於在通道區域1305與閘極堆疊1306之間的界面處不存在非晶層/非結晶層。此外，在Si層與SiGe層間的晶格失配在整個堆疊中產生應變。SiGe層受壓縮應變，而Si層具有拉伸應變。當堆疊為完全結晶堆疊，即使在較高的堆疊中（亦即，不受堆疊高度支配），應變可被保持，其歸因於應變來源（晶格失配）沿著整個堆疊的高度而保持。這與（在應力-鬆弛緩衝層（stress-relaxed buffer, SRB）上或在絕緣層上矽（或其他）（xOI）的）底部-應變（bottom-strained）finFET不同，其中應變可朝向鰭的頂部鬆弛。的確地，一些標準的奈米片（藉由相對於其他奈米片材料的一奈米片材料的底切蝕刻且接著藉由適當的材料回填底切區域形成）可為未受應變的，因為在鬆弛應力的處理中，每個通道片可具有兩個自由的表面。因此，根據本發明概念的實施例，在通道層中的SR抑制與應變的結合可導致極高的遷移率，超過未緩衝的III-V族InGaAs元件的遷移率。
使用代替金屬閘極的閘極材料的經重摻雜的半導體可導致反轉密度（“多”空乏（“poly” depletion））的損失。然而，對於整體較高的電流密度，極高的通道遷移率大於彌補電荷密度中的損失。因此，根據本發明概念的實施例的元件可提供改良的電流密度及減少電容，進而優化CV/I量度。奈米片的數量可對於電路應用而修改，其具有較大數量的用以驅動電路的線的後末端（back end of line, BEOL）載入部分的片，以及閘極-載入（gate-loaded）、小-扇出（small-fanout）應用的較小數量的片。
如本文描述的製造元件的方法可指出一些有關於對3-D奈米片堆疊形成接觸（contact）的挑戰，例如源極區域1305s’/汲極區域1305d’應該電接觸通道1305’，但不接觸閘極層1315’（如圖14B中所示），而纏繞環繞或次要閘極2015應該電接觸閘極層1315’，但不接觸通道1305’（如圖14A中所示）。特而言之，如圖17中所示，為了形成與三維奈米片堆疊1302的接觸而使得通道區域1305’與對於任何閘極或金屬層的接觸絕緣，進行通道區域1305’的選擇性等向性蝕刻。根據特定的材料，蝕刻劑經選擇以移除奈米片堆疊1302的側壁處的通道區域1305’的部分，而不實質上移除或損壞閘極層1315’及/或閘極介電層1310’。舉例而言，可使用一些用於Si/SiGe選擇性蝕刻的習知蝕刻化學品，且可不需要極高的選擇性以提供淺蝕刻。因此，通道區域1305’的側壁相對於奈米片堆疊1302的側壁而選擇性地凹陷，從而界定凹陷區域1305r’。
現參看圖18，在奈米片堆疊的側壁以及上表面上沉積或形成絕緣層1820。絕緣層1820可為氧化物或其他非晶層，且可形成於堆疊1302上以實質上填充通道層1305’的側壁處的凹陷區域1305r’。舉例而言，在一些實施例中，絕緣層1820可為低介電係數介電層，譬如二氧化矽（SiO2 ）。
如圖19中所示，進行蝕刻製程以自奈米片堆疊1302的上表面以及側壁移除絕緣層1820。舉例而言，當氧化物層用作絕緣層1820時，電漿蝕刻製程可用於移除氧化物層。然而，絕緣層1820的部分可保留於通道層1305’的側壁處的凹陷區域1305r’中。絕緣層1820的這些剩餘部分1820r可將通道層1305’與後續製程中所形成的一或多個導電層電隔離。
現參看圖20，在奈米片堆疊1302的上表面以及側壁的部分上選擇性地形成閘極接觸層2015’。在本文中，閘極接觸層亦可稱為次要閘極或頂部閘極2015’。閘極接觸層2015’可藉此「纏繞」於整個奈米片堆疊1302上，從而提供與堆疊1302的閘極層1315’中的每一者的電接觸，進而實現其整體控制。然而，通道層1305’可藉由其側壁處的絕緣層1820的剩餘部分1820r而與閘極接觸1315’電隔離。特定言之，如圖20中所示，閘極接觸層2015’可在SiGe閘極層1315’的側壁處接觸SiGe閘極層1315’，但可藉由絕緣層剩餘部分1820r而與Si通道1305’分離且電隔離。
閘極接觸層2015’可包含金屬或半導體材料。在一些實施例中，多晶半導體材料可用作為閘極接觸2015’。多晶閘極接觸2015’可為經重摻雜的，且經重摻雜的閘極接觸2015’中的相對低的電荷密度可導致相對薄的空乏層（且因此可不顯著地降低元件的靜電效能）。舉例而言，用於nFET的閘極接觸層2015’可為SiGe，而用於pFET的閘極接觸層2015”可為Si。在閘極接觸層2015’中不存在金屬亦可簡化製程。然而，在其他實施例中，金屬材料可用作為閘極接觸2015’以改良控制及/或效能。舉例而言，在一些實施例中，多晶閘極接觸2015’可在如本文中所描述的處理操作的結尾或在所述處理操作後替換為金屬。
圖21至圖26為進一步說明根據本發明概念的一些實施例的nFET元件的製造方法的橫截面圖，其是沿著圖13的線B-B’而截取。在圖20的閘極接觸層2015’包含多晶半導體材料的實施例中，可在圖20中的閘極接觸層2015’的形成之後進行圖21至圖26的操作。
如圖21的橫截面中所示，通道層1305’的側壁藉由在其凹陷區域1305r’中的絕緣層剩餘部分1820r而保持電絕緣。因此，為了實現通道層1305’與源極/汲極區域之間的接觸，進行蝕刻製程以移除在後續操作中形成源極/汲極區域處的奈米片堆疊1302的部分。特定言之，如圖22中所示，對奈米片堆疊1302進行圖案化（例如，使用罩幕）及蝕刻以在通道層1305’的相對側處移除奈米片堆疊的部分1303’。
現參看圖23，進行閘極層1315’的選擇性等向性蝕刻。取決於特定材料，蝕刻劑經選擇以選擇性地移除閘極層1315’的部分，不實質上移除或損壞閘極介電層1310’及/或通道層1305’。因此，閘極層1315’的側壁相對於奈米片堆疊1302的側壁而選擇性地凹陷，以界定凹陷區域1315r’。
如圖24中所示，在奈米片堆疊1302的側壁以及上表面上沉積或形成絕緣層2420。絕緣層2420可為氧化物或其他非晶層，且可形成於閘極層1315’的側壁處的凹陷區域1315r’上及/或實質上填充閘極層1315’的側壁處的凹陷區域1315r’。舉例而言，在一些實施例中，絕緣層2420可為低介電係數介電層，譬如二氧化矽（SiO2 ）。
現參看圖25，進行蝕刻製程以自奈米片堆疊1302的上表面以及側壁移除絕緣層2420。舉例而言，在氧化物層用作為絕緣層2420的情況下，電漿蝕刻製程可用於移除氧化物層。然而，絕緣層2420的部分2420r可保留於閘極層1315’的側壁處的凹陷區域1315r’中。絕緣層的這些剩餘部分2420r可將閘極層1315’與後續製程中所形成的源極/汲極區域電隔離。
特定言之，如圖26中所示，在奈米片堆疊1302’中的Si通道層1305’的相對側處形成n++ Si源極區域1305s’/汲極區域1305d’以完成nFET 1300’。源極區域1305s’/汲極區域1305d’可藉由磊晶再生長製程而形成。舉例而言，在圖26的nFET元件1300’中，原位摻雜的n+ Si源極區域1305s’/汲極區域1305d’在Si通道層1305’的相對側上（亦即，在圖21中被圖案化及蝕刻的奈米片堆疊的區域1303’處）磊晶生長。同樣地，在如圖15B中所示的pFET元件1300”中，原位摻雜的p++SiGe源極區域1305s”/汲極區域1305d”可在SiGe通道層1305”的相對側上磊晶生長。因此，源極區域1305s’/汲極區域1305d’可在通道層1305’的側壁處接觸通道層1305’。然而，閘極層1315’的側壁處的凹陷區域1315r’中的絕緣層剩餘部分2420r將源極區域1305s’/汲極區域1305d’與閘極層1315’電隔離。特定言之，圖26說明Si源極區域1305s’及汲極區域1305d’可接觸Si通道1305’，但可藉由絕緣層剩餘部分2420r而與SiGe閘極1315’分離且電隔離。
穿過或遍佈整個堆疊1302的高度的閘極層1315’及通道區域1305’之間的應變來源（材料的界面）的配置可減少或防止應變損失，其歸因於圖22中所示的源極/汲極凹陷。因此，可進行相對深的源極/汲極凹陷，且剩餘源極/汲極磊晶層的大部分或整個垂直側壁可被矽化以界定如圖13、圖14B及圖15B中所示的金屬源極區域1307s/汲極區域1307s。這可提供相對大的接觸面積，從而減少整體的寄生電阻。
雖然在本文中已參考在n型finFET的內文中的通道層、閘極介電層以及閘極層的特定材料而描述本發明概念的實施例，但應理解，亦可使用其他材料。特定言之，如上述所指出，p型finFET 1300”（如圖15A至15B中所示的實例）可藉由如圖16至圖26中說明的實質上相似的製造技術來形成，除了由SiGe形成通道層或通道區域1305”，由Si形成閘極層1315”以及由SiGe形成源極區域1305s”/汲極區域1305d”。
在本文中所描述的n型1300’及p型1300”元件中，使用通道層1305’/1305”與閘極層1315’/1315”之間的晶格失配以創造應變（SiGe層中的壓縮應變；Si層中的拉伸應變）。
本發明概念的實施例可提供若干優點。舉例而言，本文中所描述的元件可提供高遷移率的通道，此是因為（藉由通道層1305與閘極堆疊1306之間的界面處不存在非晶層）可大幅減少及/或消除SR散射，以及因為維持在通道層1305中的高應變。並且，根據本發明概念的實施例的奈米片寬度可不由對奈米片材料的底切蝕刻選擇性或底切區域的金屬填充的限制而受限，不同於一些藉由相對於奈米片材料底切蝕刻一奈米片材料且接著金屬回填底切區域而形成的習知奈米片。另外，當本發明概念的實施例實現了薄通道層的精準控制，本文中所描述的元件可調整至短Lg（閘極長度）技術。
本發明概念的實施例因此提供完全結晶多奈米片應變IV族MOSFET的製造方法。本文中所描述的一些操作可包括（但不侷限）習知技術。舉例而言，基板可包括任何含有（但不限於）譬如GaAs及InAs的半導體的半導體材料，或譬如Si、基體矽（bulk Si）、單晶矽、多晶矽、SiGe、非晶矽、絕緣體上矽、絕緣體上矽鍺（SiGe-on-insulator, SGOI）、絕緣體上應變矽（strained-silicon-on-insulator）、退火多晶矽（annealed poly-Si）及/或其他的含Si材料。在其他實施例中，譬如閘極介電層的層可使用習知技術（例如化學氣相沉積、原子層沉積、脈衝化學氣相沉積、電漿輔助化學氣相沉積、濺鍍、電子束沉積（e-beam deposition）及/或溶液沉積（solution-based deposition））而形成，及/或可使用熱生長製程（thermal growth process）來形成，熱生長製程可包括氧化、氧氮化、氮化及/或電漿處理。
在其他實施例中，閘極結構可利用一些習知製程來製造，（例如）可利用習知沉積製程（譬如為化學氣相沉積、電漿輔助化學氣相沉積或濺鍍）將硬罩幕形成在半導體材料的層頂上，及/或可利用傳統熱氧化製程且接續氮化製程將硬罩幕生長在半導體本體上。可利用傳統微影及蝕刻進行圖案化。特而言之，微影製程可包括施用光阻、將光阻暴露於照射圖案以及利用習知光阻顯影液（resist developer）將圖案顯影至光阻。光阻圖案化後，經暴露的部分（例如未被圖案化光阻保護的部分）可利用蝕刻製程移除，所述蝕刻製程在移除光暴露部分中為高度選擇性的。可施用來形成圖案化層的合適類型的蝕刻包括（但不限於）反應式離子蝕刻（reactive-ion etching，RIE）、電漿蝕刻（例如離子切割）及/或雷射剝蝕（laser ablation）。在這個蝕刻步驟之後，光阻可自所述結構移除。
在其他實施例中，可進行習知植入製程以在所述結構中於鄰近在（例如）鰭內的通道區域的區域內形成源極/汲極植入區域。所述植入可為n型或p型。在一實例中，鄰近於鰭的暴露區域可使用不同植入物種（例如砷及/或硼）來摻雜，以形成源極/汲極區域，其分別具有施體雜質或受體雜質。
本發明概念的特定實例實施例的特點如下所述： 在一實施例中，FET包含多個結晶Si/SiGe的完全結晶以及絕緣層的堆疊，所述多個層形成個別閘控的傳導通道。 在一實施例中，FET包含多個結晶Si/SiGe的完全結晶的堆疊以及包含絕緣層，其包含多個應變結晶Si/SiGe的完全結晶以及絕緣層的堆疊。 在一實施例中，FET包含所述多個形成經輕摻雜的結晶傳導通道的應變層的子集、形成未經摻雜的結晶閘極介電質的多個應變層的子集以及形成經重摻雜的結晶閘電極的應變層的子集，所述完全結晶的堆疊中的每一結晶傳導通道被結晶閘極介電質以及結晶第一閘電極圍繞。 在一實施例中，nFET包括由Si形成的傳導通道，由CaF2 、ZnS、Pr2 O3 或Gd2 O3 形成的結晶閘極介電質，以及由SiGe構成的第一閘電極。 在一實施例中，pFET包括由SiGe形成的傳導通道，由CaF2 、ZnS、Pr2 O3 或Gd2 O3 形成的結晶閘極介電質，以及由Si構成的第一閘電極。 在一實施例中，FET包括奈米片FET，所述奈米片FET形成有纏繞於所述多個層的完全結晶的堆疊周圍的第二閘電極，所述第二閘電極僅選擇性地接觸所述第一閘電極，所述第二閘電極以及所述第一閘電極形成環繞式閘極結構，所述環繞式閘極結構完全地圍繞所述個別閘控的傳導通道。 在一實施例中，FET包括第二閘電極，所述第二閘電極由金屬或多晶半導體形成。 在一實施例中，FET包括奈米片FET，所述奈米片FET形成有源極/汲極電極，所述源極/汲極電極選擇性地接觸所述傳導通道，而不接觸所述閘電極。 在一實施例中，nFET包括源極/汲極電極，所述源極/汲極電極由下列中的一者（但非唯一）所形成：Si、C、n型摻雜物及金屬。 在一實施例中，pFET包括源極/汲極電極，所述源極/汲極電極由下列中的一者（但非唯一）所形成：SiGe、C、p型摻雜物及金屬。 在一實施例中，奈米片FET包含高遷移率傳導通道，高遷移率是歸因於每一傳導通道上方及下方的區域中的表面粗糙散射的實質消除。 在一實施例中，形成奈米片FET的方法包括形成應變層的完全結晶的堆疊、形成纏繞於所述多個應變層的完全結晶的堆疊的周圍的第二閘電極，所述第二閘電極選擇性地接觸所述第一閘電極而不接觸所述傳導通道，以及包括形成選擇性地接觸所述傳導通道而不接觸第一閘電極的源極/汲極電極。 在一實施例中，奈米片FET包含SiGe層，在SiGe層中的Ge%低於100%以提供在不具過多缺陷的通道層中的合適的應變或遷移率，以及實質上小於50%以實現非過多缺陷，以及實質上小於或等於30%以實現非過多缺陷，其中nFET的閘極區域中的Ge%不需要與pFETs的通道傳導層中的Ge%相同。 在一實施例中，奈米片FET可包括nFET元件，所述nFET元件具有閘極區域，其中閘極區域中Ge%的範圍實現了依據層的厚度達到30%至50%的遷移率優勢，及/或包括pFET元件，所述pFET元件具有在通道傳導層中高的Ge%（例如，100%（對於增加的遷移率）），但能帶間的穿隧電流（band-to-band-tunneling current）及寄生雙極性效應（parasitic bipolar effect）限制Ge%至約70%（或更高（對於低於0.6V的VDD操作）。
本文中所使用的術語僅是出於描述特定實施例的目的，且不意欲限制實例實施例。如本文中所使用，除非上下文另有清楚指示，否則單數形式「一個」以及「所述」意欲亦包含複數形式。應進一步理解，術語「包括」及/或「包含」在用於本文中時指定所敍述的特徵、整體、步驟、操作、部件及/或組件的存在，但不排除一或多個其他特徵、整體、步驟、操作、部件、組件及/或其群組的存在或添加。
為了描述的簡易起見，可在本文中使用諸如「在……之下」、「在……下方」、「下方」、「在……上方」、「上方」以及其類似術語的空間相對術語，以描述如諸圖中所說明的一個部件或特徵相對於另一（其他）部件或特徵的關係。應理解，除了諸圖中所描繪的定向以外，所述空間相對術語意欲亦涵蓋在使用中或操作中的元件的不同定向。舉例而言，若翻轉諸圖中的元件，則描述為在其他部件或特徵「下方」或「之下」的部件繼而將定向於其他部件或特徵「上方」。因此，術語「在……下方」可涵蓋「在……上方」以及「在……下方」兩種定向。元件可以其他方式定向（旋轉90度或在其他的定向），且本文中所使用的空間相對描述詞可相應地作出解釋。此外，亦應理解，當一層被稱為在兩個層「之間」時，其可為兩個層之間的唯一層或亦可存在一或多個介入層。
應理解，儘管本文中可使用術語「第一」、「第二」等來描述各種部件，但這些部件不應受這些術語限制。這些術語僅用於區分一個部件與另一部件。因此，下文所論述的第一部件可稱為第二部件，而不偏離本發明概念的範疇。此外，如本文中所使用，除非上下文另有清楚指示，否則單數形式「一個」以及「所述」意欲亦包含複數形式。亦應理解，如本文中所使用，術語「包括」為開端的，且包含一或多個所敍述的部件、操作及/或功能，而不排除一或多個未敍述的部件、操作及/或功能。術語「及/或」包含相關聯的所列出項目中的一或多者的任何及所有組合。
亦應理解，當一部件被稱為在另一部件「上」或「連接至」另一部件時，所述部件可直接在所述另一部件上或連接至所述另一部件，或可存在介入部件。相比而言，當一部件被稱為「直接」在另一部件「上」或「直接連接至」另一部件時，不存在介入部件。然而，無論如何，不應將「在……上」或「直接在……上」解釋為需要一層完全覆蓋下方的層。
本文中參考橫截面說明及/或透視說明來描述實施例，所述橫截面說明及/或透視說明為理想化實施例（以及中間結構）的示意性說明。因而，應預料到由於（例如）製造技術及/或容差而存在相對於所述說明的形狀的變化。因此，實施例不應解釋為限於本文中所說明的區域的特定形狀，而是應包含由（例如）製造引起的形狀的偏差。舉例而言，被說明為矩形的植入區域通常將具有圓形或彎曲特徵及/或在植入區域的邊緣處的植入濃度梯度，而非自植入區域至非植入區域的二元（binary）改變。同樣地，藉由植入形成的內埋區域可在所述內埋區域與進行所述植入時穿過的表面之間的區域中導致一些植入。因此，諸圖中所說明的區域本質上為示意性的，且其形狀不意欲說明元件的區域的實際形狀且不意欲限制本發明概念的範疇。
除非另有定義，否則本文中所使用的所有術語（包含技術以及科學術語）具有與一般熟習本發明概念所屬技術者通常所理解者相同的含義。應進一步理解，術語（諸如，常用字典中所定義的術語）應被解釋為具有與其在相關技術背景中的含義一致的含義，且不應以理想化或過度正式的意義來解釋，除非本文中明確地如此定義。
提供可用於場效電晶體應用（例如MOSFET）的應變IV族奈米片結構（例如，Si/SiGe奈米片結構）的方法及系統已被描述。所述方法及系統根據已示的例示性實施例已被描述，且所屬技術領域具有通常知識者將輕易地理解對已說明的實施例可有變化，且任何變化皆在所述方法及系統的精神與範圍內。因此，所屬技術領域具有通常知識者可對本發明概念進行修飾，而不脫離本文所描述的發明及隨附申請專利範圍界定的精神以及範疇。
100、100’、1300、1300’、1300’’‧‧‧電晶體
101、101’、1301‧‧‧奈米片
102、102’、1302‧‧‧堆疊
103’、1303’、2420r‧‧‧部分
105、105’、1305、1305’‧‧‧通道區域
105d、105d’、1305d、1305d’‧‧‧汲極區域
105s、105s’、1305s、1305s’‧‧‧源極區域
1308d、1308d’、1308d’’‧‧‧金屬汲極區域
1308s、1308s’、1308s’’‧‧‧金屬源極區域
105r’、115r’、1315r’‧‧‧凹陷區域
106、106’、1306‧‧‧閘極堆疊
107‧‧‧基板
110、110’、1310、1310’、1310’’‧‧‧介電層
115、115’、1315、1315’、1315’’‧‧‧閘極層
420r、420’、1020’、1820r‧‧‧絕緣層
420r’、1020r’‧‧‧剩餘部分
615、615’、2015、2015’、2015’’‧‧‧閘極接觸層
1390‧‧‧間隙壁
本揭露的態樣是以舉例方式來說明，且不受附圖限制，相似元件符號指示相似部件。 圖1A為說明根據本發明概念的一些實施例的具有結晶通道層、介電層及閘極層的FET的透視圖。 圖1B及圖1C為分別沿著圖1A的線B-B’及C-C’截取的橫截面圖。 圖2至圖6為沿著圖1A的線B-B’截取的橫截面圖，說明根據本發明概念的一些實施例的具有結晶通道層、介電層及閘極層的FET的製造方法。 圖7至圖12為沿著圖1A的線C-C’截取的橫截面圖，說明根據本發明概念的一些實施例的具有結晶通道層、介電層及閘極層的FET的製造方法。 圖13為說明根據本發明概念的其他實施例的具有結晶通道層、介電層及閘極層的FET的透視圖。 圖14A及圖14B為分別沿著圖13的線A-A’及B-B’截取的橫截面圖，其說明根據本發明概念的其他實施例的n通道FET。 圖15A及圖15B為分別沿著圖13的線A-A’及B-B’截取的橫截面圖，其說明根據本發明概念的其他實施例的p通道FET。 圖16至圖20為分別沿著圖13的線A-A’截取的橫截面圖，其說明根據本發明概念的其他實施例的具有結晶通道層、介電層及閘極層的n型FET的製造方法。 圖21至圖26為分別沿著圖13的線B-B’截取的橫截面圖，其說明根據本發明概念的一些實施例的具有結晶通道層、介電層及閘極層的n型FET的製造方法。
1300‧‧‧電晶體
1305‧‧‧通道區域
1305d‧‧‧汲極區域
1308d‧‧‧金屬汲極區域
1305s‧‧‧源極區域
1308s‧‧‧金屬源極區域
1307‧‧‧基板
1310‧‧‧介電層
1315‧‧‧閘極層
1390‧‧‧間隙壁
2015‧‧‧閘極接觸層

Claims (20)

  1. 一種場效電晶體，包括： 包括多個個別閘控的傳導通道的奈米片堆疊，所述個別閘控的傳導通道各自包含結晶半導體通道層；結晶介電層，位於所述通道層上；以及結晶半導體閘極層，位於與所述通道層相對的所述閘極介電層上，其中所述奈米片堆疊是由在其所述層中的其中兩者間的晶格失配而受應變。
  2. 如申請專利範圍第1項所述的場效電晶體，其中所述結晶通道層、所述結晶介電層以及所述結晶閘極層包含異質磊晶層。
  3. 如申請專利範圍第1項所述的場效電晶體，其中所述場效電晶體為n型元件，且其中所述結晶通道層包含矽。
  4. 如申請專利範圍第1項所述的場效電晶體，其中所述場效電晶體為p型元件，且其中所述結晶通道層包含矽鍺。
  5. 如申請專利範圍第1項所述的場效電晶體，其中所述結晶介電層包括氟化鈣、硫化鋅、氧化鐠及/或氧化釓。
  6. 如申請專利範圍第1項所述的場效電晶體，其中所述場效電晶體為n型元件，且其中所述結晶閘極層包含經摻雜的矽鍺。
  7. 如申請專利範圍第1項所述的場效電晶體，其中所述場效電晶體為p型元件，且所述結晶閘極層包含經摻雜的矽。
  8. 一種場效電晶體，包括： 包含結晶半導體通道區域的本體層；以及 閘極堆疊，位於所述通道區域上，所述閘極堆疊包含結晶半導體閘極層，所述結晶半導體閘極層與所述通道區域晶格失配；以及 結晶閘極介電層，位於所述閘極層及所述通道區域之間。
  9. 如申請專利範圍第8項所述的場效電晶體，其中所述通道區域與所述閘極堆疊之間的界面不含非晶材料。
  10. 如申請專利範圍第9項所述的場效電晶體，其中所述閘極介電層包含直接於所述通道區域上的高介電係數結晶絕緣層。
  11. 如申請專利範圍第10項所述的場效電晶體，其中所述閘極層直接於所述閘極介電層上，且其中所述通道區域及所述閘極層包括異質磊晶應變半導體層。
  12. 如申請專利範圍第11項所述的場效電晶體，其中所述通道區域及所述閘極層包括不同IV族材料，且其中所述閘極層相對於所述通道區域為經重摻雜的。
  13. 如申請專利範圍第12項所述的場效電晶體，其中所述通道區域及所述閘極層的其中一者包括壓縮應變矽鍺，且所述通道區域及所述閘極層的另一者包括拉伸應變矽。
  14. 如申請專利範圍第11項所述的場效電晶體，其中所述閘極層包括位於所述通道區域的相對表面上的各別結晶半導體閘極層，且其中所述閘極介電層包括位於各別所述閘極層與所述通道區域的相對表面之間的各別結晶閘極介電層。
  15. 如申請專利範圍第14項所述的場效電晶體，其中包含所述閘極堆疊以及所述本體層的結構重複地堆疊以界定多個個別閘控的通道區域，以及其中所述通道區域及所述閘極層中的應變維持在整個所述結構。
  16. 如申請專利範圍第15項所述的場效電晶體，其中所述結構具有大於約30奈米但小於約100奈米的寬度。
  17. 如申請專利範圍第15項所述的場效電晶體，其中位於所述通道區域的相對表面上的所述各別閘極層包括主要閘極層，以及更包括： 次要閘極層，位在所述通道區域的相對表面之間的所述通道區域的側壁上， 其中所述次要閘極層包括金屬材料或經摻雜的多晶材料。
  18. 如申請專利範圍第17項所述的場效電晶體，其中所述多個個別閘控的通道區域界定自基板突起的鰭，且其中所述次要閘極層在所述鰭的相對側壁上以及所述相對側壁之間的表面上延伸。
  19. 如申請專利範圍第17項所述的場效電晶體，更包括： 非晶絕緣層，將所述通道區域的側壁與所述次要閘極層分離， 其中所述次要閘極層導電性地耦接至所述主要閘極層。
  20. 如申請專利範圍第8項所述的場效電晶體，更包括： 源極/汲極區域，位於的相對末端上且導電性地耦接至鄰近於其上的所述閘極堆疊的所述通道區域；以及 非晶絕緣層，將所述閘極層的相對側壁與所述源極/汲極區域分離。
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