KR101258864B1 - 긴장된 실리콘, 게이트 엔지니어링된 페르미－ｆｅｔ - Google Patents

긴장된 실리콘, 게이트 엔지니어링된 페르미－ｆｅｔ Download PDF

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Abstract

전계 효과 트랜지스터는, 기판 내에 긴장된 실리콘 채널, 상기 기판 내에 상기 긴장된 실리콘 채널의 양쪽 끝의 소스/드레인 영역, 상기 긴장된 실리콘 채널 위의 게이트 절연막 및 상기 게이트 절연막 위의 게이트를 포함한다. 상기 긴장된 실리콘 채널의 도핑, 상기 기판의 도핑 및/또는 상기 긴장된 실리콘 채널의 깊이는 상기 전계 효과 트랜지스터의 문턱 전압에서 상기 게이트 절연막 및 상기 긴장된 실리콘 채널 표면에서의 수직 방향의 전계가 거의 0이 되도록 구성된다. 또한, 상기 게이트는 중간-밴드갭 실리콘에 근접하는 게이트 일함수를 제공하도록 구성된다. 따라서, 긴장된 실리콘 채널 및 중간-밴드갭 일함수를 갖는 페르미-FET가 제공된다. 에피택시 성장을 이용하는 관련된 제조 방법도 설명된다.
페르미-FET, 긴장된, 중간-밴드갭, 일함수, 에피택시

Description

긴장된 실리콘, 게이트 엔지니어링된 페르미－ＦＥＴ{Strained silicon, gate engineered Fermi-FETs}
본 출원은 2004년 12월 7일에 출원되고 본 발명의 양수인에게 양도된 미합중국 가출원 제60/634,016호 긴장된 실리콘, 게이트 엔지니어링된 페르미-FET (Strained silicon, gate engineered Fermi-FETs)의 우선권의 이익을 주장한다. 상기 가출원의 개시 내용은 여기에 완전히 설명된 것처럼 인용되어 포함된다.
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로서, 더욱 구체적으로는 전계 효과 트랜지스터(FET) 및 그의 제조 방법에 관한 것이다.
페르미-FET 소자는 본 발명의 양수인인 썬더버드 테크놀로지사(Thunderbird Technologies)와 다른 주체에 의하여 수년간 연구되어왔다. 페르미-FET 트랜지스터는 미합중국 특허 제4,984,043호; 제4,990,974호; 제5,151,759호; 제5,194,923호; 제5,222,039호; 제5,367,186호; 제5,369,295호; 제5,371,396호; 제5,374,836호; 제5,438,007호; 제5,440,160호; 제5,525,822호; 제5,543,654호; 제5,698,884호; 제5,786,620호; 제5,814,869호; 제5,885,876호; 및 제6,555,872호에 설명되어 있고, 이들의 개시 내용은 여기에 완전히 설명된 것처럼 인용되어 모두 포함된다.
더 조악한 기하구조에서, n 및 p-채널 페르미-FET 소자에 있어서 축퇴 도핑 된(degenerately-doped) 폴리실리콘 게이트를 사용하는 것을 허용할 정도로 공급 전압이 높을 수 있다. 더욱 심오하게 고려된 CMOS 기술에 있어서, 고성능(낮은 VT) 응용인지 또는 저전력(더 높은 VT) 응용인지의 여부에 따라, 소자 동작에 더욱 적합할 수 있는 소자 문턱 전압이 제공되도록 중간-밴드갭 물질이 사용될 수 있다. 예를 들면, 미합중국 특허 제5,952,701호를 참조하라. 이는 저전계에 따른 소자 설계의 이점을 실현하기 위해 페르미-FET의 채널 엔지니어링이 특정 도핑 프로파일을 사용할 수 있기 때문이다. 소자의 설계자는 IOFF를 포함하는 문턱 아래의 거동, 문턱 아래에서의 기울기 S, 드레인 유발 장벽 저하(drain-induced barrier lowering: DIBL) 및 VT 롤-오프(roll-off) 대(對) 게이트 스택의 기술적 제약이 있으면 IDSAT(오프 전류 대 온 전류)과 커패시턴스를 포함하는 성능, 산화막 두께 tox, 파운드리(foundry) 설비 및 제품 요구사항을 조화시킬 수 있다.
본 발명의 예시적 구현예에 따른 전계 효과 트랜지스터는 기판 내의 긴장된(strained) 실리콘 채널, 기판 내에서 상기 긴장된 실리콘 채널의 양쪽 끝에 있는 소스/드레인 영역, 및 상기 긴장된 실리콘 채널 위의 게이트 절연막 및 상기 게이트 절연막 위의 게이트를 포함한다. 상기 긴장된 실리콘 채널의 도핑, 상기 기판의 도핑 및/또는 상기 긴장된 채널의 깊이는 게이트 절연막 및 그에 인접한 긴장된 실리콘 채널에서 전계 효과 트랜지스터의 문턱 전압에서의 수직 방향의 전계가 거의 0이 되도록 구성된다. 더욱이, 상기 게이트는 실리콘의 중간-밴드갭(mid-bandgap)에 가까운 게이트 일함수를 제공하도록 구성된다. 따라서, 긴장된 실리콘 채널과 중간-밴드갭 일함수를 갖는 게이트를 포함하는 페르미-FET가 제공될 수 있다.
일부 구현예에서, 완화된(relaxed) 실리콘-저매늄 버퍼층이 상기 기판과 상기 긴장된 실리콘 채널 사이에 제공된다. 상기 완화된 실리콘-저매늄 버퍼층은 상기 긴장된 실리콘 채널에 긴장(strain)을 가하도록 구성된다. 더욱이, 일부 구현예에서, 상기 게이트는 폴리실리콘-저매늄을 포함한다. 다른 구현예에서, 폴리실리콘 층이 상기 게이트 절연막으로부터 먼 쪽으로 상기 폴리실리콘-저매늄 위에 제공될 수도 있다.
일부 구현예에서, 상기 게이트는 실리콘의 중간-밴드갭이 약 0.3 eV 이내의 게이트 일함수를 제공하도록 구성된다. 또한, 다른 구현예에서, 상기 게이트는 약 4.7 eV의 게이트 일함수를 제공하도록 구성될 수 있다.
다른 구현예에서, 상기 채널의 도핑, 상기 기판의 도핑 및/또는 상기 채널의 깊이는 하기식에 따라 선택된다.
Figure 112007048944718-pct00001
여기서, xi는 채널의 깊이, NA는 기판 도핑, ND는 채널 도핑, εS는 실리콘의 유전율, 및 q는 기본 전하를 나타낸다.
당 기술분야에서 통상의 지식을 가진 자는 본 발명의 실시예가 문턱에서 수직으로 거의 0의 전계를 갖고 긴장된 실리콘 채널 및 중간-밴드갭 게이트와 결합된 페르미-FET를 포함하는 것으로 설명되었음을 이해할 것이다. 다른 구현예에서, 이들 요소들의 부조합(subcombination)이 제공될 수 있다. 따라서, 일부 구현예에서, 긴장된 실리콘 채널 및 실리콘의 중간-밴드갭에 근접하지 않은 게이트 일함수를 제공하도록 구성된 게이트가 페르미-FET에 제공될 수 있다. 다른 구현예에서, 실리콘의 중간-밴드갭에 근접한 게이트 일함수를 제공하도록 구성되고 긴장되지 않은 채널을 포함하는 게이트가 페르미-FET에 제공될 수 있다. 또 다른 구현예에서, 긴장된 실리콘 채널과 중간-밴드갭 게이트가, 페르미-FET가 아닌 통상의 MOSFET에 제공될 수 있다.
본 발명의 예시적 구현예에 따라 기판 위에 완화된 실리콘-저매늄 버퍼를 에피택시 성장시키고, 상기 완화된 실리콘-저매늄 버퍼 위에 긴장된 실리콘 채널을 에피택시 성장시키고, 기판 내에 상기 긴장된 실리콘 채널의 양쪽 말단에 소스/드레인 영역을 형성시킴으로써 전계 효과 트랜지스터를 제조할 수 있다. 게이트 절연막이 상기 긴장된 실리콘 채널 위에 형성되고, 실리콘의 중간-밴드갭에 근접한 게이트 일함수를 제공하도록 구성된 게이트가 그 위에 형성된다. 상기 긴장된 실리콘 채널의 도핑, 상기 기판의 도핑 및/또는 상기 긴장된 실리콘 채널의 깊이는 게이트 절연막 및 그에 인접한 긴장된 실리콘 채널 내에서 전계 효과 트랜지스터의 문턱 전압에서의 수직 방향의 전계가 거의 0이 되도록 구성될 수 있다. 일부 구현예에서, 상기 소스/드레인 영역은 상기 완화된 실리콘-저매늄 버퍼층 및/또는 상기 긴장된 실리콘 채널을 에피택시 성장시키는 동안 선택적 에피택시 성장에 의해 형성될 수 있다.
도 1은 일함수를 실리콘-저매늄 내의 저매늄 함량의 함수로 나타낸 그래프이다.
도 2는 실리콘에 비하여 실리콘-저매늄 내에서 정공 및 전자의 상대적인 이동도(mobility) 향상을 나타낸 그래프이다.
도 3은 통상의 MOSFET 및 페르미-FET 소자에 대하여 채널 중심에서의 채널 도핑 프로파일을 나타낸 그래프이다.
도 4는 통상의 MOSFET 및 페르미-FET 소자에 대하여 채널 중심에서의 종단 전계 프로파일(transverse field profile)을 나타낸 그래프이다.
도 5는 통상의 MOSFET 및 페르미-FET 소자에 대하여 게이트 절연막(산화물) 내에서의 종단 전계의 측면 프로파일을 나타낸 그래프이다.
도 6은 통상의 MOSFET 및 페르미-FET 소자에 대하여 표면의 소자 채널을 따라 기판 표면에서의 종단 전계의 측면 프로파일을 나타낸 그래프이다.
도 7은 본 발명의 예시적 구현예에 따른 실리콘-저매늄 위의 긴장된 실리콘, 실리콘-저매늄 게이트 페르미-FET의 단면을 나타낸다.
도 8은 도 7의 트랜지스터의 문턱 전압에서 도핑 분포와 공핍 영역을 정의하는 1차원 채널 구조를 나타낸 도면이다.
<게이트 엔지니어링>
딥 서브마이크론(Deep Sub-Micron: DSM) 페르미-FET에 있어서, 다른 소자의 특성으로부터 독립적인 게이트 일함수로 조정 또는 튜닝하는 유연성을 갖는 것이 바람직할 수 있다. 예를 들면, 상기 게이트 일함수는 기판 도핑, 게이트 산화물 두께 및 소자의 기하구조로부터 독립적일 수 있다. 이러한 능력이 있으면, n 및 p-채널 소자 문턱 전압이 서로 독립적으로 세팅될 수 있도록 n 및 p-채널 게이트 물질을 별도로 튜닝할 수 있을 것이다. 그러나, 실무적으로, 이러한 능력은 (예를 들면, 광리소그래피를 이용하여) 일함수를 선택적으로 바꿀 수 있는 능력을 지닌 금속 게이트를 사용할 수 있기 때문에 비용이 많이 들 수 있다.
통상의 MOSFET에는 Si1-xGex 게이트를 사용하는 것이 알려져 있다. 여기서 게이트 스택은 Ge을 포함하는 증착된 폴리실리콘 위에 폴리실리콘이 적층된 배열일 수 있다. Ge 함유물로 재결정을 종결하는 상기 스택의 바닥에는 비정질 Si의 버퍼층이 사용될 수 있다. 예를 들면, Hellberg et al. "Work Function of Boron-Doped Polycrystalline SixGe1-x Films," IEEE Electron Device Letters, Vol. 18, No. 9, Sept. 1997, pp. 456-458을 참조하라. 상기 Ge 함유물은 밴드갭을 좁혀서 일함수에서 쉬프트를 일으킬 수 있다. 상기 게이트가 축퇴 도핑된(degenerately doped) p-형일 때, 400 mV까지 일함수가 쉬프트함이 Hellberg et al.에 보고된 바 있다. 도 1은 일함수의 쉬프트를 Hellberg et al.에 보고된 대로 Si 함량의 함수로 재현한 것이다. 다만 이 도면에서 관례에 따라일함수를 Ge 함량이 아닌 Si의 함수로 나타 낸 것에 주의하라. 또한, 범례의 Ref 7 및 Ref 9는 Hellberg et al.로부터 참조하는 것을 가리킨다. 폴리-Si1-xGex 게이트의 전자친화도는 순수한 Si의 전자친화도에 매우 근접하다. 상기 게이트 스택이 축퇴 도핑된 p-형일 때, 가전자대 가장자리 근방에서, 밴드갭 축소로 인한 페르미 레벨의 쉬프트가 일함수의 쉬프트를 가져온다. Ge 함량의 실용적인 값은 약 4.9 eV의 일함수를 가져올 수 있다. 일함수의 실험값은 도 1에 나타낸 자료와 상이할 수 있음에 유의하라. 예시적인 게이트 구조물은 폴리-Si1-xGex 층에 50-70%(몰분율)의 Ge 함량을 가질 수 있고 1015 cm-3의 붕소 도우스(dose)로 도핑될 수 있다.
페르미-FET 설계에 있어서, 예를 들면, VDD=1.2V와 같이 낮은 전력 공급으로 인하여 4.72 eV의 중간갭에 근접한 일함수를 갖는 것이 바람직할 수 있다. 논리 설계에서는 통상 적어도 3.5 내지 4의 VDD/VT 비율을 사용하는데, 이는 겨우 0.3 내지 0.4 V의 VT가 바람직할 수 있음을 의미한다. 4.7 eV 근방의 진짜 중간-밴드갭 일함수를 갖는 페르미-FET 설계는 약 0.4 V의 VT를 제공할 수 있다. 그러나, n-채널 소자만을 고려하면, VT가 0.6 V 근방일 것이므로 4.9 eV의 SiGe 게이트 일함수는 너무 높다. 따라서, 도출되는 VT 값이 일반적으로 너무 높을 수 있기 때문에 SiGe 게이트 일함수는 저전계 페르미-FET 소자를 설계하는 것을 어렵게 할 수 있다.
<기판 엔지니어링>
비교적 최근에, CMOS 기술의 기판 및 게이트에서 격자 긴장(lattice strain)의 영향에 관한 연구가 진행되고 있다. Fossum et al., "Performance Projections of Scaled CMOS Devices and Circuits With Strained Si-on-SiGe Channels," IEEE Transactions on Electron Devices, Vol. 50, No. 4, April, 2003, pp. 1042-1049 및 Miyata et al., "Electron transport properties of a strained Si layer on a relaxed Si1-xGex substrate by Monte Carlo simulation," Applied Physics Letters, Vol. 62, No. 21, May, 1993, pp. 2661-2663을 참조하라. CMOS 웨이퍼의 기판에 인장 또는 압축 스트레스를 응용하는 것은 소자의 성능에 심대한 영향을 가질 수 있다. 가장 주목할만한 영향은 벌크 및 표면 모두에서의 이동도의 향상에 관한 것이다. 가해진 긴장(strain)은 일반적으로 영향을 받는 영역에서 밴드갭을 감소시켜 전하 캐리어의 유효 질량을 변화시킬 수 있고, 더 높은 속도(및 이동도)를 가져올 수 있다. 또한, 긴장을 가함으로써 포논(phonon) 산란 및 표면 거침(surface roughness)과 같은 해로운 영향이 감소될 수 있다. 문헌에 따르면, n-채널 MOSFET에 있어서 45%까지 이동도가 크게 향상될 수 있음이 보고된 바 있다. Goo et al., "Scalability of Strained-Si nMOSFETs Down to 25 nm Gate Length," IEEE Electron Device Letters, Vol. 24, No. 5, May, 2003, pp. 351-353을 참조하라.
원하는 긴장을 얻는 방법의 하나는 소위 밴드갭 엔지니어링이라고 불리는 에피택셜 Si/Si1-xGex 헤테로 구조를 이용하는 것이다. 이미 이 분야에서는 상당한 분량의 연구가 진행되었다. 최근의 연구는 관련된 물리학을 이해하고, 소자 및 회로 설계에 적합한 실용적인 모델을 개발하는 데 중점을 두고 있으며, 이는 앞서 인용한 Fossum et al. 및 Miyata et al. 저작물 및 Lim et al., "Comparison of Threshold- Voltage Shifts for Uniaxial and Biaxial Tensile-Stressed n-MOSFETs," IEEE Electron Device Letters, Vol. 25, No. 11 , Nov. 2004, pp. 731-733; 및 Takagi et al., "Comparative study of phonon-limited mobility of two-dimensional electrons in strained and unstrained Si metal-oxide-semiconductor field-effect transistors," Journal of Applied Physics, Vol. 80, No. 3, August, 1996, pp. 1567-1577에 기재되어 있다. 채널을 긴장시키는 많은 다른 방법들이 당 업계의 통상의 지식을 가진 자에게 알려져 있다. 이러한 모델링 작업 및 문헌에 보고된 실험 결과로부터, 일반적으로 긴장으로 인한 집적 회로의 성능의 실질적 개선은 측정된 이동도 향상에 기인하여 기대되는 개선이 결코 아니라는 것이 밝혀졌다. 예를 들면, 약 35%의 이동도 개선이 알려진 경우에, 본질적인 게이트 지연에 의해 측정된 실제적인 성능 이득은 20%를 하회할 것이다. 더구나, 상기 이동도의 개선은 비싼 비용으로 이루어진다.
특히, 근간이 되는 물리적 효과는 밴드갭 축소 및 밴드-가장자리 쉬프팅의 효과이기 때문에 몇 개의 소자 특성은 일반적으로 변화된다. 첫째는 소자의 이동도에 관한 것으로서 가장 심대한 영향일 수 있지만, 소자의 VT에도 심대한 영향이 있을 수 있다. 감소된 밴드갭과 밴드갭 쉬프팅은 채널 내에서 이동하는 캐리어의 페르미 레벨을 변화시킴으로써 n 및 p-채널 소자 모두에 대해 감소된 VT를 가져올 수 있다. 이러한 VT 쉬프트는 2축 인장의(biaxially tensile) 긴장된 n-채널 소자에 대하여 150 내지 200 mV의 차수일 수 있으며, 단일축 긴장된(uniaxially strained) 소자에 대해서는 약간 낮을 수 있다. p-채널에 대하여 보고된 VT 쉬프트는 실질적으로 n-채널 소자에 대하여보다 상당히 더 낮으며 일반적으로 무시된다. 최근까지, VT 쉬프트의 이유를 이해하려는 노력은 거의 기울여지지 않았다. 감소된 VT를 보상하기 위해, 이온화된 불순물의 산란에 기인하는 이동도를 저하시키고 긴장으로 유도된(strain-induced) 이동도의 향상을 상쇄하도록 일반적으로 채널에 더 높은 도핑을 이용하는 것이 필요하다. 또한, 더 높은 도핑은 일반적으로 더 높은 종단(transverse) 전계를 가져온다.
밴드갭 축소로 인한 다른 두 개의 잠재적인 부정적 영향은 채널-소스/드레인 접합에 관한 것이다. 밴드갭 축소는 일반적으로 접합 누설을 증가시킬 수 있으며, 이는 더 높은 채널 도핑을 위한 잠재적 필요에 의해 악화될 수 있다. 또한, 긴장된 영역에서의 접합 커패시턴스는 일반적으로 증가하여 잠재적으로 더 높은 도핑에 의해 다시 악화될 수 있으며, 이는 소자의 동적 성능을 감소시킬 수 있다. 이러한 특성들이 모두 결합되어, 통상의 MOSFET 설계에서 긴장에 의해 제공되는 장점들을 현저히 열화시킬 수 있다.
<채널-긴장되고, 게이트-엔지니어링된 페르미-FET>
앞서 언급한 바와 같이, 페르미-FET 설계에서 Si1-xGex 게이트의 사용은 일반 적으로 과도하게 높은 n-채널 VT 값을 가져온다. 게이트 엔지니어링과는 별도로 소자의 VT 값을 감소시킬 수 있는 방법을 찾는 것이 바람직할 수 있다. 채널 도핑에는 일부 허용 범위가 있지만, 대부분의 유리한 성능이 없다면, VT 범위는 매우 작을 수 있다. 만일 Si1-xGex가 페르미-FET에 응용된다면, Si1-yGey의 헤테로 구조 채널의 사용이 이로울 수 있다. 여기서, y는 게이트 스택에 사용된 Ge 함량과 기판의 Ge 함량을 구별하기 위해 사용된다. 신중한 고려 후에, 적어도 몇 가지 이유에서 이것이 그러한 경우이다.
첫째는 긴장된 채널 격자로부터 야기되는 VT 쉬프트이다. 주어진 n-채널 페르미-FET 채널 조건에 있어서, 긴장을 가하면 음의 방향으로의 쉬프트를 제공함으로써 Si1-xGex 게이트의 효과적인 중간-밴드갭 일함수 쉬프트에 대한 매우 적절한 크기를 제공할 수 있다. VT 쉬프트의 크기는 인자들의 수에 의존할 수 있다. 만일 Si1-yGey의 헤테로 구조가 긴장된 채널을 제공하기 위해 사용된다면, 완화된 버퍼층에서의 Ge(y)의 양이 핵심 인자가 될 수 있다. 2축 긴장된(biaxially strained) Si에 있어서, VT 쉬프트가 유효 밴드갭 축소로 표현된 다음의 경험식으로 표현될 수 있음이 앞서 인용한 Fossum et al.에서 보여졌다.
Figure 112007048944718-pct00002
여기서, y는 완화된 버퍼 내에서의 Ge 함량 분율이다. 예를 들면, 실온에서 y=0.20의 실제적인 Ge 함량값에 대하여 상기 밴드갭은 약 80 meV가 감소한다. y=0.50과 같이 더 높은 값에 대하여는, 더 높은 이동도가 제공되는데, 상기 VT 값은 약 200 mV이다. 이것은 Si1-xGex 게이트 페르미-FET에 대하여 원하는 VT 쉬프트에 매우 가깝다. 페르미-FET 구조에서 도핑 레벨은 대개 통상의 표면-채널 역전(surface-channel inversion: SCI) MOSFET보다 훨씬 낮음을 주의하라. 따라서, SiGe 위의 긴장된 Si 채널 구조(strained Si-on-SiGe channel structure)를 이용하면 상기 도핑은 변화될 필요가 없을 수 있다. 따라서, 상기 Si1-xGex 게이트 스택 및 상기 SiGe 위의 Si 채널 구조의 조합으로부터 일어나는 원하는 VT 쉬프트와 함께, 게이트에 대하여 진짜 중간-밴드갭 일함수가 사용되는 것처럼 상기 페르미-FET 구조가 설계될 수 있다. VT에 대한 이러한 영향은 n-채널 SCI MOSFET에 대하여 저해 요인(detractor)으로 간주되며, 일반적으로 통상의 n-채널 SCI MOSFET이 더 높은 도핑을 사용할 것을 요구한다는 점에 주의하라. 앞서 언급한 바와 같이, p-채널 SCI MOSFET에 대하여 보고된 VT 쉬프트는 거의 0이고, p-채널 페르미-FET에 대하여도 거의 0일 것으로 기대된다.
둘째, 상기 긴장된 Si 채널은 상이한 거동에도 불구하고, 전자 및 정공의 이동도에 상당한 개선을 가져올 수 있다. 도 2는 전자와 정공 모두에 대하여 측정하여 보고된 이동도의 개선을 그래프로 도시한 것이다. 1.5 MV/cm의 전계값은 VDS=VGS=VDD인 완전히 "온" 상태의 SCI MOSFET에서의 전형적인 종단 전계를 나타낸다. 전자에 대한 상대적인 개선은 거의 80%이고, 정공에 대해서도 유사한 저전계값을 갖는다. 여기서 주목할만한 점은 정공 이동도가 전자 이동도보다 훨씬 더 강한 전계-의존 롤오프를 갖는다는 것이다. 예를 들면, 1 MV/cm와 같이 높은 종단 전계에서, 전자에 대한 상대적인 개선은 유지되지만, 정공에 대한 이동도 개선은 거의 사라진다. 이에 대한 물리학적 메카니즘은 아직 이해되지 않은 것으로 보인다.
페르미-FET는 설계에 의하여 더 낮은 전계/더 낮게 도핑된 구조이므로, 이동도 개선에 비하여 몇 가지 잠재적인 장점이 긴장을 페르미-FET에 도입함으로써 보일 수 있다. 첫째, n 및 p-채널 페르미-FET 양자에 있어서, "온" 상태의 더 낮은 표면 전계는 도 1에서 이동도의 절대 크기가 더 높은 영역을 향하여 소자가 동작하도록 할 수 있다. 따라서, 페르미-FET의 사용은 일반적으로 통상의 SCI MOSFET보다 더 높은 개선 정도를 제공하여야 한다. 더욱 통찰하면, 상기 p-채널 페르미-FET는 종단 전계에서의 p-채널 이동도의 열화가 더 크기 때문에 그의 SCI 대응 상대(counterpart)보다 훨씬 더 큰 상대적인 개선을 제공하여야 한다. 이것은 문헌에 보고된 것보다 더 큰 총괄 CMOS 성능 개선을 가져올 수 있다. 대부분의 2축-응력이 가해진 PMOS 소자가 큰 수직방향 전계에서 정공의 이동도 개선이 거의 0임이 입증되었다는 것이 문헌에 알려져 있다. Thompson et al., "A Logic Nanotechnology Featuring Strained Silicon", IEEE Electron Device Letters, Vol. 25, No. 4, April 2004, pp. 191-193을 참조하라. 페르미-FET 채널의 더 낮은 수직방향 전계는 p-채널 이동도에 상당한 영향을 가져야 한다. 일반적으로 페르미-FET가 더 낮은 도핑 레벨을 가져오고, 따라서 이온화된 불순물 산란에 의한 이동도 열화(mobility degradation)의 감소를 가져오는 것을 주목하여야 한다.
도 3은 통상의 페르미-FET 및 SCI MOSFET 채널 프로파일에 대하여 채널의 중심에서의 채널 도핑 프로파일의 예를 도시한 것이다. 이들 소자들은 동일한 산화물 두께 및 드레인 구조를 가지며 LG=0.18㎛로 설계되었다. SCI MOSFET의 경우에 있어서, 페르미-FET와는 달리 전체 및 알짜(net) 도핑 곡선이 거의 동일하며 구분하기가 어렵다. 전체 도핑 곡선이 이온화된 불순물 산란으로 인한 이동도 열화를 논하기에 가장 적합한 것으로 보임을 주목하라. 페르미-FET 전체 도핑과 SCI MOSFET을 비교하면, 표면 근처의 전체 도핑에서 두 감소의 인자가 있음을 볼 수 있고, 이는 이동도에 매우 긍정적인 영향을 미친다.
통상의 SCI MOSFET과 페르미-FET 사이의 전계 분포(Ey)의 차이를 나타내기 위해 도 4 내지 도 6은 종단 전계 분포의 비교를 나타낸다. 동일한 두 개의 샘플 SCI MOSFET과 페르미-FET가 도 3에 대하여 사용되었다. 도 4는 VGS=VDS=VDD의 완전한 "온" 상태에 있는 도 3에서와 동일한 수직 구조 절개선(cutline)(채널의 중심)을 따른 종단(수직) 전계 프로파일 Ey의 그래프이다. 페르미-FET에 있어서 산화물 전계 감소뿐만 아니라 표면 전계의 감소가 명백하게 보이며 깊이=0 근방에서 전계 스파이크(spike)를 나타낸다. 도 5 및 도 6은 산화물 내 및 실리콘 표면에서의 길이(측면 또는 x) 방향 또는 채널 방향으로의 전계 분포를 나타낸다. 산화물 내에서, 전계 분포의 형태는 실질적으로 동일하지만 크기에 있어서는 오프셋(offset)이 있다. 그러나, 실리콘에서의 종단 전계 Ey는 채널의 소스 및 드레인 단에서 유사하지만, 크기에 있어서는 페르미-FET의 채널의 나머지에 비하여 현저히 낮음을 주목하라. 상기 페르미-FET 전계는 채널 핀치오프(pinchoff) 지점까지 SCI MOSFET 전계보다 일반적으로 약 2배 더 낮은 것으로 보인다. 핀치오프 영역에서는 페르미-FET의 전계 크기가 더 크지만, 음의 값이다. 이것은 소자 신뢰성에 긍정적인 영향을 갖는다. 종종 페르미-FET 전계는 채널의 전핀치오프 영역(pre-pinchoff region)에서 더 낮은데, 이는 문턱에서(VGS=VT) 산화물 내 및 실리콘 표면에서의 전계가 거의 0이 되게 페르미-FET를 설계할 수 있다는 사실과 관련된다. 설계에 의해 감소된 전계는 페르미-FET에 개선된 이동도 및 커패시턴스 특성을 제공할 수 있다.
앞서 언급한 바와 같이, 페르미-FET는 문턱에서 산화물 내 및 실리콘 표면에서의 수직 방향의 전계가 거의 0이 될 수 있다. 더 긴 채널을 가짐으로써 1차원 해석이 유효한 소자에 있어서, 약 50 kV/cm 이하의 수직 방향 전계가 제공될 수 있다. 도핑이 증가되고 산화물 두께가 감소하고 다른 표준적인 기술들이 단채널 효과를 감소시키기 위해 사용된 채널이 짧은 소자에 있어서, 전계가 감소될 수 있다. 따라서, 채널이 짧은 소자에 있어서, 약 100 내지 200 kV/cm의 차수를 갖는 수직 방향 전계가 문턱 전압에서 형성될 수 있다. 이것은 여전히 통상의 SCI MOSFET 소자에 비하여 약 2분의 1 내지 5분의 1정도로 낮다. 또한, 도 4 내지 6이 문턱이 아닌 완전한 "온" 상태의 소자에 대한 전계를 나타내고 있음도 주목하여야 한다. 페르미-FET에서는, SCI MOSFET과는 달리 문턱 전압에서 "지지(supporting)" 전계가 거의 없거나 전혀 없으며, 이는 존재하는 벌크 전하 때문에 빌트인(built-in) 전계를 포함한다. 다시 말하면, SCI MOSFET은 게이트-공핍 영역을 제공하는 반면, 상기 페르미-FET는 접합-공핍된 영역을 제공한다. 상기 페르미-FET는 접합-공핍된 영역을 제공하기 때문에 게이트 전계가 문턱 전압에서 거의 또는 전혀 필요하지 않다.
앞서 논의한 고려 사항들로부터 본 발명의 구현예에 따른 페르미-FET 구조는 세 가지 구조적인 특징의 결합으로부터 다음의 특성들로 구현될 수 있다.
1) Si1-xGex 게이트 스택(일함수 쉬프트/감소된 폴리 공핍);
2) 페르미-FET 채널 구조(낮은 전계/낮은 커패시턴스를 의미하는 낮은 도핑 및 반대-도핑(counter-doped); 및
3) SiGe 기판 위의 긴장된 Si (향상된 이동도, 위의 1 및 2의 구조로부터의 VT를 보상하기 위한 추가적인 VT 쉬프트).
이들 구조적 특징들의 부조합들 또한 본 발명의 다른 구현예들에서 제공될 수 있다. 특히, 특징 1 및 2, 1 및 3, 2 및 3이 본 발명의 다른 구현예들에서 제공될 수 있다.
도 7은 본 발명의 예시적 구현예에 따른 SiGe 위의 긴장된 Si 페르미-FET의 단면도이다. 이것은 단지 도식적인 것일 뿐이고, 기판, Si1-yGey 버퍼 및 긴장층의 실제 범위는 다를 수 있다. 이상적으로 설계된 페르미-FET에 있어서, 채널 도핑은 도 8에 나타낸 윤곽과 같다. 이것은 도 7의 소자의 채널 영역을 확장시킨 그림으로서, 기본적으로 채널 프로파일의 1차원 도면이다. 도 8에 정의한 명명법을 이용하 면, 상기 도핑은 페르미-FET 특성을 구현하기 위한 아래에서 논의할 관계를 만족할 수 있다. 정성적으로, 이들 특성은 문턱에서 게이트 절연막 내 및 기판 표면에서 거의 0의 전계를 포함한다. 예시적인 목적으로 n-채널 소자가 고려되고, 채널 내의 전하 및 포텐셜과 관련하여 포아송(Poisson) 식을 1차원 응용한 해석이 따를 것이다.
도 8을 참조하면, 페르미-FET와 같은 반대-도핑된(counter-doped) 구조에 있어서 채널 포텐셜 및 전계 분포를 지배하는 자유도 또는 인자가 세 개가 될 수 있다. 이들은 도 8에 나타낸 바와 같이 페르미-통(Fermi-tub)(또는 채널 주입) 알짜(net) 도핑 ND, 기저 기판 (또는 우물) 알짜 도핑 NA, 및 페르미-통 접합 깊이 (채널 깊이에 대응) xi이다. 공핍 영역의 가장자리는 VG=VT의 바이어스 조건에서 점선과 같이 나타난다. 상기 실리콘/산화물 경계는 xS=0으로 정의되고, 기판(우물) 바이어스 VB=0이다. 1-D 포아송 식의 해에 의하여 이러한 구조의 VT가 다음 식을 만족하는 것을 보일 수 있다.
Figure 112007048944718-pct00003
여기서, VFB는 기판에 대한 게이트의 일함수 차이 ΦMS 및 이 해석에서는 0으로 가정되는 잡전하(miscellaneous charge)에 의해 정의되는 잘 알려진 플랫밴드(flatband) 전압을 나타낸다. 도핑된 폴리실리콘 게이트에 있어서, 상기 일함수 차이는 게이트와 기판(우물) 사이의 페르미 레벨의 차이로 표현될 수 있다. Vbi는 기판 접합에 대한 페르미-통의 빌트인 전압이고 하기식과 같이 정의된다.
Figure 112007048944718-pct00004
여기서,
Figure 112007048944718-pct00005
또는 잘 알려진 열전압(thermal voltage)이다.
VT에 대한 표현이 게이트 산화막의 두께 xox에 의존하지 않는 점을 주목하라. 이것은 이상적인 페르미-FET에 대해서 그러하다. VT는 산화막의 두께에 무관하다. 위에 묘사한 경우에 있어서 필연적인 특징은 산화물 및 표면 전계가 거의 0이라는 것이다. 이것이 참이 되기 위해서는 세 개의 자유도가 다음 관계식을 만족해야 한다.
Figure 112007048944718-pct00006
여기서, xi는 접합 깊이이고, 공핍 영역 xn의 채널측 범위와 동일하다. 도 8에서와 같이, NA는 cm-3으로 나타낸 기판(우물) 도핑이고, ND는 cm-3으로 나타낸 페르미-통(채널) 도핑이다. 다른 변수들은 실리콘 또는 다른 기판의 유전율(εS) 및 기본 전하(q=1.6H10-19 쿨롱)에 대한 물리 상수이다.
이러한 방식으로 형성된 채널 구조에 있어서, VT는 위에서 정의된 바와 같 고, 기판에 대한 게이트의 일함수 및 채널 접합의 빌트인 전압에 의하여만 정해질 수 있다. 위의 조건에 대한 유일해(unique solution)는 존재하지 않음에 유의하라. 인자들, xi, NA 또는 ND의 어느 둘을 정하면, 나머지 하나는 결정된다. 게이트 일함수가 폴리실리콘 게이트 도핑의 함수일 수 있음을 주목하라. 폴리 공핍에 의한 효과를 감소시키고 직렬 저항을 감소시키기 위하여 폴리실리콘 또는 폴리실리콘저매늄은 대개 매우 높게 도핑되거나 축퇴 도핑되고, 따라서 게이트 일함수에 대한 폴리실리콘저매늄 게이트 도핑의 공헌은 여기서 고려되지 않는다.
이러한 분석은 1-D일 뿐이기 때문에, 매우 작은 기하학적 규모에서는 상이한 거동을 보일 것으로 의심할 수 있는데, 실제로 그럴 수 있다. 강한 드레인 전계의 영향은 채널의 포텐셜 프로파일을 바꿀 수 있고 따라서 전계 분포도 바꿀 수 있다. 그러면, NA, ND 및 xi의 선택도 임의로 하지 않을 수 있으며, 소자 내의 단채널 효과에 의하여 제약을 받게될 수도 있다. 소자의 치수가 작아짐지면서, 통상의 스케일링 실무에 따라, xox 및 xi와 같은 치수도 소자를 정상적으로 끄기 위해 감소될 것이 필요할 수 있다. xox 및 xi의 치수가 감소함에 따라, 포텐셜 분포를 유지하기 위해, 일반적으로 도핑 NA 및 ND가 모두 증가하여야 하고, 따라서, 소자 내의 전계는 일반적으로 동일한 형태를 갖는다. 이것은 소자가 적절하게 꺼짐을 보장하고, ION/IOFF 비율을 증가시키거나 극대화하기 위해 행해진다. 따라서, 일반적으로 도핑 NA 및 ND는 채널이 짧은 소자에 대해서는 임의로 낮게 되어서는 안된다. 그러나, 도 7에 보인 바와 같이 페르미-FET 구조는 빌트인 전계를 제공하기 때문에, 주어진 xox 및 xi에 대하여 통상의 표면 역전 MOSFET보다 더 낮은 도핑이 일반적으로 사용됨을 주목하여야 한다. 최종적인 효과는 통상의 표면 역전 MOSFET과 비교할 때 채널이 짧은 구조에 대해서도 소자 내의 작동 전계를 현저히 줄일 수 있다.
도 7의 구조가 에피택시로 형성될 수 있기 때문에, 페르미-FET에 크게 이로운 극도로 급격한(hyper-abrupt) 채널/우물 프로파일이 형성되도록 할 기회가 있음을 주목하라. 예를 들면, 선택적 에피택시 기술에 의하여 시작 웨이퍼에 에피로 미리 정의된(pre-defined) 페르미-FET 채널 조건을 제공하는 것이 가능하다. 약 20 nm의 긴장된 Si 층은 페르미-통을 완전히 감싸기 위해 인-시투(in-situ)로 도핑될 수 있다. 그렇다면, 고농도로 도핑된 기판(우물)이 완화된 Si1-yGey 버퍼층의 범위에 의하여 완전히 정의될 수 있고, 매우 가파른(super-steep) 후퇴(retrograde) 또는 극도로 급격한 채널 구조가 형성될 수 있도록 한다. 상기 Si 기판은 래치업(latchup)과 소프트 오류(soft errors)를 방지하기 위해 가파른 후퇴 주입 우물로 도핑될 수 있다. 현대의 어닐링 장비로 매우 샤프한 프로파일을 생성 및 유지하는 것이 가능한데, 이는 일반적으로 매우 깊은 서브마이크론 소자 구조에 바람직하다. 다시 반복하면, 이는 광리소그래피적인 선택적 에피택시 공정을 이용할 수 있으며, 에피택시 실리콘의 영역은 상이한 도핑 레벨 및 타입으로 성장될 수 있다. 예를 들면, n-채널 소자에 대하여 1017 cm-3 근방의 농도로 인이 도핑되는 에피를 하 고, 통상의 마스크 기술에 의하여 붕소가 1017 cm-3 근방의 농도로 도핑되어 에피 성장할 수 있다.
주입만으로 이루어지는 공정기술로 가능한 것보다 훨씬 더 대칭적인 n 및 p-채널 소자를 정의하는 것이 가능할 수 있다. 그 이유는 공통적으로 사용되는 주입종이 확산의 원인이 되는 물리적 메커니즘으로 인해 다른 속도로 확산되기 때문이다. 예를 들면, p-채널 페르미-FET 페르미-통(우물) 도핑에 사용될 수 있는 붕소는 실리콘 내에서 매우 신속하게 확산되고, 이로 인하여 극도로 샤프하고 얇은 프로파일을 정의하도록 제어하기가 어렵다는 것이 잘 알려져 있다. 한편, n-채널 페르미-FET 페르미-통(우물) 도핑에 사용될 수 있는 비소는 더 무거운 원소이고 더 느리게 확산되기 때문에 제어하기가 더 용이하다. 만일, p-채널 및 n-채널 페르미-FET에 붕소와 비소가 각각 사용된다면, 결과로서 얻어지는 채널 프로파일은 상당히 다를 것이며, 이는 비대칭적인 전기적 성능을 가져올 것이다. 위에서 설명한 에피택시 기술을 사용하면 거의 동일한 범위 및 형태를 갖는 p-채널 및 n-채널 페르미-FET를 얻을 수 있고, 그 결과 훨씬 더 대칭적인 전기적 거동을 얻게 된다.
앞서 인용한 Fossum et al.에서는 p+ 폴리실리콘저매늄 게이트 스택의 사용은 SiGe 위의 Si 채널 구조를 갖는 통상의 p-채널 MOSFET에 게이트 공핍과 붕소 침투 효과를 감소시킬 수 있음이 기재되어 있음을 주목하라. 그러나, 본 논의는 n-채널 소자에 초점을 두고 있고, p+ 폴리실리콘저매늄 게이트 스택 및 페르미-FET 채널의 결합이 p-채널 소자에서뿐만 아니라 n-채널 소자에 대해서도 추가적인 개선을 제공할 수 있는지를 증명한다.
<요약>
다음 식들이 본 발명의 구현예에 따른 페르미-FET의 설계에 이용될 수 있다.
VT에 대한 이론적인 페르미-FET 채널 표현과 도핑 NA, ND 및 xi 사이의 관계는 다음과 같다.
Figure 112007048944718-pct00007
여기서,
Figure 112007048944718-pct00008
이고,
Figure 112007048944718-pct00009
이며,
Figure 112007048944718-pct00010
(열 전압)이다.
상기 NA 및 ND는 다음의 조건을 만족할 수 있다.
Figure 112007048944718-pct00011
여기서, xi는 도 8에 나타낸 것과 같은 페르미-통(채널) 접합의 ND-측 깊이이다. 폴리 Si1-xGex 게이트 및 SiGe 기판 위의 Si의 영향을 포함하여, 알짜 페르미-FET 문턱 전압 VTN은 다음과 같이 된다.
Figure 112007048944718-pct00012
여기서, ΔVTG는 폴리 Si1-xGex 게이트 구조에 기인하는 VT의 쉬프트이다. 상 기 폴리 Si1-xGex 게이트에서 Ge 함량 x의 값은 ΦMS를 정하기 위한 도 1에서와 같은 데이터 포인트로부터 결정되거나 실험 데이터로부터 얻을 수 있다. 용어 ΔVTSUB는 Si1-yGey 기판에 기인하는 VT의 추가적인 쉬프트이고, 다음과 같은 실험식으로 정의될 수 있다.
Figure 112007048944718-pct00013
여기서, y는 완화된 Si1-yGey 버퍼층에서의 Ge 함량이다.
<실시예>
다음 실시예는 예시적인 것일 뿐이고, 본 발명을 한정하는 것으로 해석되어서는 안된다. 아래에서는 긴 채널의 소자 설계를 보인다. 위에서 논의한 바와 같이, 전하 공유(charge sharing)과 같은 단채널 효과로 인해 최종 소자의 문턱 VTN은 긴 채널 값보다 약간 낮을 수 있다. 이 쉬프트의 정확한 양은 해석적으로 결정하기가 일반적으로 매우 어렵고, 본 논의에 고려되지 않은 수많은 인자에 일반적으로 의존한다. 다음 표현식들은 하기 설계표의 값들을 결정하기 위해 사용되었다.
Figure 112007048944718-pct00014
Figure 112007048944718-pct00015
여기서,
Figure 112007048944718-pct00016
이며 NApoly는 폴리게이트 도핑이고,
Figure 112007048944718-pct00017
Figure 112007048944718-pct00018
Figure 112007048944718-pct00019
ΔVTG는 실험 데이터로부터 0.4V로 가정
파라미터 설 명 값
NA 기판 도핑 1018 cm-3
ND 페르미-통 도핑 1017 cm-3
xi 페르미-통 깊이 0.109 ㎛
x 게이트 Ge 함량 70.00 %
y 기판 Ge 함량 40.00 %
ΔVTSUB SiGe 기판 위의 Si로 인한 VT 쉬프트 0.16 V
ΔVTG 폴리 Si1-xGex 게이트 스택으로 인한 VT 쉬프트 0.40 V
VTN 최종 소자 VT 0.398 V
<결론>
더 높은 도핑이 n 및 p-채널 MOSFET 소자에 대하여 일반적으로 사용된다는 사실과 p-채널 소자는 n-채널 소자와 동일한 상대적 개선을 보이지 않는다는 사실이 결합하여 SiGe 위의 긴장된 Si(strained Si-on-SiGe) 회로의 실제 성능을 감소시킬 수 있음을 여기에서 보였다. 또한, 일반적으로 더 높은 도핑과 밴드갭 감소로 인해 긴장층에서의 접합 커패시턴스는 일반적으로 더 높고, 또한 성능을 감소시킨다. 실제로, 단지 20 내지 25%의 성능 이득을 볼 수 있다.
대조적으로, 페르미-FET에서 더 낮은 도핑이 통상 사용되고, 종단 표면 전계가 SCI 소자에서보다 대개 훨씬 낮다는 사실이 결합하여 긴장된 Si 이동도 향상의 이익을 페르미-FET가 훨씬 더 많이 누리게 할 뿐만 아니라 다음 두 가지 잠재적 장점을 제공한다. p-채널 페르미-FET에 대하여 정공 이동도의 상대적인 향상도가 더 크고, VT 쉬프트로 인해 n-채널 페르미-FET에 대해 SiGe 게이트 스택 기술을 사용할 수 있게 되었다. 언급한 잠재적 장점 중 전자와 관련하여, 페르미-FET 소자 설계는 보통 더 낮은 도핑을 사용하기 때문에, 통상의 SCI MOSFET과 비교하여 누설 전류 및 커패시턴스의 영향도 감소될 수 있다.
본 발명의 예시적인 구현예를 나타낸 첨부 도면을 참조하여 본 발명을 여기에 설명하였다. 그러나, 본 발명은 여기에 설명한 구현예에 한정되는 것으로 해석되어서는 아니된다. 이들 구현예들은, 오히려, 본 발명의 개시가 보다 완전하도록 하기 위해 제공되는 것이며 또한 당업자에게 본 발명의 범위를 완전히 전달하기 위해 제공되는 것이다. 도면에서, 층 및 영역의 두께는 발명을 명확하게 설명하기 위해 과장되어 있을 수 있다. 또한, 여기에 설명되고 도시된 각 구현예들은 상보적인 전도성 타입도 포함한다. 시종 동일한 부재 번호는 동일한 요소를 가리킨다.
어느 층, 영역 또는 기판과 같은 요소가 다른 요소의 "위에" 있거나, 다른 요소 "위로" 연장되는 경우, 직접 다른 요소의 위에 있거나 개재되는 요소가 존재할 수도 있음은 이해될 것이다. 대조적으로, 어느 요소가 다른 요소의 "직접 위에" 있거나, 다른 요소 "위로 직접" 연장된다고 언급이 되면, 개재되는 요소가 존재하 지 않는다. 어느 요소가 다른 요소에 "연결"되거나 "결합"된다고 언급이 되면, 직접 다른 요소에 연결되거나 결합되거나 또는 개재되는 요소가 있을 수 있음은 이해될 것이다. 대조적으로, 어느 요소가 다른 요소에 "직접 연결"되거나 "직접 결합"된다고 언급이 되면, 개재되는 요소가 존재하지 않는다.
여러 요소들을 기술하기 위해 제1, 제2 등의 용어가 여기에 사용될 수 있지만, 이들 요소들은 이들 용어에 한정되어서는 아니됨을 이해할 것이다. 이들 용어들은 하나의 요소를 다른 요소와 구별하기 위해 사용되었을 뿐이다. 예를 들면, 본 발명의 범위를 벗어나지 않고도 제 1 요소는 제 2 요소로 명명될 수 있었고, 또한, 제 2 요소는 제 1 요소로 명명될 수 있었다.
또한, "보다 낮은" 또는 "바닥", 및 "보다 위의" 또는 "상부"와 같은 상대적인 용어는 도면에 도시된 바와 같은 하나의 요소와 다른 요소와의 관계를 기술하기 위해 여기에 사용될 수 있다. 상대적인 용어들은 도면에 묘사된 방향뿐만 아니라 소자의 상이한 방향도 포괄할 의도임은 이해될 것이다. 예를 들면, 도면에서 어느 소자가 뒤집어지면, 다른 요소의 "보다 낮은 쪽" 면 위에 있는 것으로 기재된 요소는 그 다른 요소의 "위쪽" 면 위로 향하게 될 것이다. 따라서, 예시적인 용어 "보다 낮은"은 도면의 특정한 방향에 따라 "보다 낮은"과 "보다 높은"의 두 방향을 모두 포괄한다. 이와 유사하게, 어느 한 도면의 소자가 뒤집어지면, 어느 요소의 "보다 아래쪽" 또는 "밑에" 있는 것으로 기술된 요소는 다른 요소의 "위에" 있게 될 것이다. 따라서, 예시적인 용어 "보다 아래쪽" 또는 "밑에"는 위쪽과 아래쪽의 두 방향을 모두 포괄할 수 있다.
여기에서 사용되는 용어들은 특정한 구현예를 설명하기 위한 목적일 뿐이며, 본 발명을 한정할 의도는 아니다. 발명의 상세한 설명 및 첨부된 청구범위에서 사용될 때, 단수 형태 "하나의" 및 "상기"는 달리 문맥상 명확히 표현하지 않는 한 복수 형태도 포함할 의도이다. 또한, 여기서 사용되는 용어 "및/또는"은 관련되어 열거된 하나 이상의 아이템들의 일부 및 모든 가능한 조합을 의미하고 포괄하며 "/"로 약호화될 수 있음은 이해될 수 있을 것이다.
본 발명의 구현예는 본 발명의 이상적인 구현예( 및 중간 구조물)를 개념적으로 도시한 도면들을 참조하여 여기에 설명된다. 따라서, 예를 들면, 도면 형태로부터 제조 기술 및/또는 제조상의 공차(tolerance)의 결과 발생한 차이는 예견되는 것이다. 따라서, 본 발명의 구현예들은 여기에 도시된 영역의 특정한 형태에 한정되는 것으로 해석되어서는 아니되며, 예를 들면, 제조로부터 야기되는 형태상의 변용을 포함하는 것이다. 도면에 도시된 영역들은 성질상 개념적인 것이고 이들의 형태는 소자의 영역의 실제 형태를 도시할 의도인 것이 아니며 본 발명의 범위를 한정할 의도인 것도 아니다.
달리 정의되지 않는 한, 본 발명의 구현예들을 개시하는 데 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 가지며, 설명된 본 발명의 발명시에 알려진 특정 정의에 반드시 한정되는 것은 아니다. 따라서, 이들 용어들은 상기 시점 이후에 만들어진 동등한 용어도 포함할 수 있다. 여기에 언급된 모든 간행물, 특허 출원, 특허, 및 다른 문헌들은 그 전체를 인용하여 여기에 통합한다.
도면 및 명세서에서, 본 발명의 구현예들이 개시되었고, 비록 구체적인 용어들이 사용되었지만, 이들은 포괄적이고 기술적인 의미로만 사용되었을 뿐 한정의 목적은 아니며, 발명의 범위는 다음 청구범위에 의하여 정해질 것이다.

Claims (24)

  1. 전계 효과 트랜지스터로서,
    기판 내의 긴장된(strained) 실리콘 채널;
    상기 긴장된 실리콘 채널의 양쪽 끝에 있는, 상기 기판 내의 소스/드레인 영역들;
    상기 긴장된 실리콘 채널 위의 게이트 절연막으로서, 상기 전계 효과 트랜지스터의 문턱 전압에서 상기 게이트 절연막 내 및 그에 인접하는 상기 긴장된 실리콘 채널 내에서의 수직 방향의 전계가 0이 되도록 상기 긴장된 실리콘 채널의 도핑, 상기 기판의 도핑 및/또는 상기 긴장된 실리콘 채널의 깊이가 구성되는 상기 게이트 절연막; 및
    실리콘의 중간-밴드갭(mid-bandgap)에 근접하는 게이트 일함수를 제공하도록 구성되는, 상기 게이트 절연막 위의 게이트;
    를 포함하는 전계 효과 트랜지스터.
  2. 제 1 항에 있어서, 상기 긴장된 실리콘 채널에 긴장을 가하도록 구성된 완화된(relaxed) 실리콘-저매늄 버퍼층을 상기 기판과 상기 긴장된 실리콘 채널 사이에 더 포함하는 것을 특징으로 하는 전계 효과 트랜지스터.
  3. 제 1 항에 있어서, 상기 게이트가 폴리실리콘-저매늄을 포함하는 것을 특징 으로 하는 전계 효과 트랜지스터.
  4. 제 3 항에 있어서, 상기 게이트가 상기 폴리실리콘-저매늄 위에 상기 게이트 절연막으로부터 먼 쪽으로 폴리실리콘층을 더 포함하는 것을 특징으로 하는 전계 효과 트랜지스터.
  5. 제 1 항에 있어서, 상기 게이트가 실리콘의 중간-밴드갭의 0.3 eV 이내의 게이트 일함수를 제공하도록 구성된 것을 특징으로 하는 전계 효과 트랜지스터.
  6. 제 1 항에 있어서, 상기 게이트가 4.7 eV의 게이트 일함수를 제공하도록 구성된 것을 특징으로 하는 전계 효과 트랜지스터.
  7. 제 1 항에 있어서, 상기 채널의 도핑, 상기 기판의 도핑 및/또는 상기 채널의 깊이가 하기식에 따라 선택되는 것을 특징으로 하는 전계 효과 트랜지스터.
    Figure 112007048944718-pct00020
    (여기서, xi는 상기 채널의 깊이이고, NA는 상기 기판의 도핑이고, ND는 상기 채널의 도핑이고, εS는 실리콘의 유전율이고, q는 기본 전하임)
  8. 전계 효과 트랜지스터로서,
    기판 내의 긴장된(strained) 실리콘 채널;
    상기 긴장된 실리콘 채널의 양쪽 끝에 있는, 상기 기판 내의 소스/드레인 영역들;
    상기 긴장된 실리콘 채널 위의 게이트 절연막으로서, 상기 전계 효과 트랜지스터의 문턱 전압에서 상기 게이트 절연막 내 및 그에 인접하는 상기 긴장된 실리콘 채널 내에서의 수직 방향의 전계가 0이 되도록 상기 긴장된 실리콘 채널의 도핑, 상기 기판의 도핑 및/또는 상기 긴장된 실리콘 채널의 깊이가 구성되는 상기 게이트 절연막; 및
    상기 게이트 절연막 위의 게이트;
    를 포함하는 전계 효과 트랜지스터.
  9. 제 8 항에 있어서, 상기 긴장된 실리콘 채널에 긴장을 가하도록 구성된 완화된(relaxed) 실리콘-저매늄 버퍼층을 상기 기판과 상기 긴장된 실리콘 채널 사이에 더 포함하는 것을 특징으로 하는 전계 효과 트랜지스터.
  10. 제 8 항에 있어서, 상기 채널의 도핑, 상기 기판의 도핑 및/또는 상기 채널의 깊이가 하기식에 따라 선택되는 것을 특징으로 하는 전계 효과 트랜지스터.
    Figure 112007048944718-pct00021
    (여기서, xi는 상기 채널의 깊이이고, NA는 상기 기판의 도핑이고, ND는 상기 채널의 도핑이고, εS는 실리콘의 유전율이고, q는 기본 전하임)
  11. 전계 효과 트랜지스터로서,
    기판 내의 채널;
    상기 채널의 양쪽 끝에 있는, 상기 기판 내의 소스/드레인 영역들;
    상기 채널 위의 게이트 절연막으로서, 상기 전계 효과 트랜지스터의 문턱 전압에서 상기 게이트 절연막 내 및 그에 인접하는 상기 채널 내에서의 수직 방향의 전계가 0이 되도록 상기 채널의 도핑, 상기 기판의 도핑 및/또는 상기 채널의 깊이가 구성되는 상기 게이트 절연막; 및
    실리콘의 중간-밴드갭에 근접하는 게이트 일함수를 제공하도록 구성되는, 상기 게이트 절연막 위의 게이트;
    를 포함하는 전계 효과 트랜지스터.
  12. 제 11 항에 있어서, 상기 게이트가 폴리실리콘-저매늄을 포함하는 것을 특징으로 하는 전계 효과 트랜지스터.
  13. 제 12 항에 있어서, 상기 게이트가 상기 폴리실리콘-저매늄 위에 상기 게이트 절연막으로부터 먼 쪽으로 폴리실리콘층을 더 포함하는 것을 특징으로 하는 전 계 효과 트랜지스터.
  14. 제 11 항에 있어서, 상기 게이트가 실리콘의 중간-밴드갭의 0.3 eV 이내의 게이트 일함수를 제공하도록 구성된 것을 특징으로 하는 전계 효과 트랜지스터.
  15. 제 11 항에 있어서, 상기 게이트가 4.7 eV의 게이트 일함수를 제공하도록 구성된 것을 특징으로 하는 전계 효과 트랜지스터.
  16. 제 11 항에 있어서, 상기 채널의 도핑, 상기 기판의 도핑 및/또는 상기 채널의 깊이가 하기식에 따라 선택되는 것을 특징으로 하는 전계 효과 트랜지스터.
    Figure 112007048944718-pct00022
    (여기서, xi는 상기 채널의 깊이이고, NA는 상기 기판의 도핑이고, ND는 상기 채널의 도핑이고, εS는 실리콘의 유전율이고, q는 기본 전하임)
  17. 기판 내의 긴장된(strained) 실리콘 채널;
    상기 긴장된 실리콘 채널의 양쪽 끝에 있는, 상기 기판 내의 소스/드레인 영역들;
    상기 긴장된 실리콘 채널 위의 게이트 절연막; 및
    실리콘의 중간-밴드갭에 근접하는 게이트 일함수를 제공하도록 구성되는, 상기 게이트 절연막 위의 게이트;
    를 포함하는 전계 효과 트랜지스터로서,
    상기 게이트가 폴리실리콘-저매늄을 포함하고,
    상기 게이트가 상기 폴리실리콘-저매늄 위에 상기 게이트 절연막으로부터 먼 쪽으로 폴리실리콘층을 더 포함하는 전계 효과 트랜지스터.
  18. 제 17 항에 있어서, 상기 긴장된 실리콘 채널에 긴장을 가하도록 구성된 완화된(relaxed) 실리콘-저매늄 버퍼층을 상기 기판과 상기 긴장된 실리콘 채널 사이에 더 포함하는 것을 특징으로 하는 전계 효과 트랜지스터.
  19. 삭제
  20. 삭제
  21. 제 17 항에 있어서, 상기 게이트가 실리콘의 중간-밴드갭의 0.3 eV 이내의 게이트 일함수를 제공하도록 구성된 것을 특징으로 하는 전계 효과 트랜지스터.
  22. 제 17 항에 있어서, 상기 게이트가 4.7 eV의 게이트 일함수를 제공하도록 구성된 것을 특징으로 하는 전계 효과 트랜지스터.
  23. 전계 효과 트랜지스터의 제조 방법으로서,
    실리콘 기판 위에 완화된 실리콘-저매늄 버퍼층을 에피택시 성장시키는 단계;
    상기 완화된 실리콘-저매늄 버퍼층 위에 긴장된 실리콘 채널을 에피택시 성장시키는 단계;
    상기 긴장된 실리콘 채널의 양쪽 끝의 상기 기판 내에 소스/드레인 영역들을 형성하는 단계;
    게이트 절연막으로서, 상기 전계 효과 트랜지스터의 문턱 전압에서 상기 게이트 절연막 내 및 그에 인접하는 상기 긴장된 실리콘 채널 내에서의 수직 방향의 전계가 0이 되도록 상기 긴장된 실리콘 채널의 도핑, 상기 기판의 도핑 및/또는 상기 긴장된 실리콘 채널의 깊이가 구성되는 게이트 절연막을 상기 긴장된 실리콘 채널 위에 형성하는 단계; 및
    실리콘의 중간-밴드갭에 근접하는 게이트 일함수를 제공하도록 구성되는 게이트를 상기 게이트 절연막 위에 형성하는 단계;
    를 포함하는 전계 효과 트랜지스터의 제조 방법.
  24. 제 23 항에 있어서, 상기 소스/드레인 영역들을 형성하는 단계가, 상기 완화된 실리콘-저매늄 버퍼층을 에피택시 성장시키는 단계 및/또는 상기 긴장된 실리콘 채널을 에피택시 성장시키는 단계 동안 상기 소스/드레인 영역들을 선택적으로 에피택시 성장시키는 단계를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
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