JP2004079757A - Ｃｍｏｓ半導体装置 - Google Patents
Ｃｍｏｓ半導体装置 Download PDFInfo
- Publication number
- JP2004079757A JP2004079757A JP2002237614A JP2002237614A JP2004079757A JP 2004079757 A JP2004079757 A JP 2004079757A JP 2002237614 A JP2002237614 A JP 2002237614A JP 2002237614 A JP2002237614 A JP 2002237614A JP 2004079757 A JP2004079757 A JP 2004079757A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- element region
- insulating film
- gate
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
【課題】ＣＭＯＳ半導体素子において、動作速度を向上させ、またｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタでの閾値電圧の変化を可能な限り軽減する。
【解決手段】例えばｎチャネルＭＯＳトランジスタにおいて金属ゲート電極を使い、ゲート抵抗を低減し、またｐチャネルＭＯＳトランジスタにおいてチャネル層に歪ＳｉＧｅ混晶を使い、またゲート電極にＳｉＧｅ混晶を使うことにより、ゲート電圧の変化を抑制する。
【選択図】 図１７
【解決手段】例えばｎチャネルＭＯＳトランジスタにおいて金属ゲート電極を使い、ゲート抵抗を低減し、またｐチャネルＭＯＳトランジスタにおいてチャネル層に歪ＳｉＧｅ混晶を使い、またゲート電極にＳｉＧｅ混晶を使うことにより、ゲート電圧の変化を抑制する。
【選択図】 図１７
Description
【０００１】
【発明の属する技術分野】
本発明は一般に半導体装置に係り、特にＣＭＯＳ構成を有する超高速半導体装置に関する。
【０００２】
今日の超高速半導体装置では、所望の超高速動作を半導体装置の微細化によるゲート長の短縮により実現している。
【０００３】
一方、最近の先端的な超高速ＭＯＳトランジスタでは、ゲート長を０．０１５μｍにまで縮小した報告がなされるなど、微細化による半導体装置の動作速度の向上には限界が早晩訪れるものと考えられる。
【０００４】
このような事情に鑑み、従来よりキャリアが通過するチャネル層の構成を改良することにより超高速動作を実現する試みがなされている。
【０００５】
【従来の技術】
図１は、典型的な従来のＣＭＯＳ素子１０の構成を示す。
【０００６】
図１を参照するに、Ｓｉ基板１１上には素子分離領域１２によりｎチャネルＭＯＳトランジスタが形成されるｐ−型の素子領域（ｐ型ウェル）１１ＡとｐチャネルＭＯＳトランジスタが形成されるｎ−型の素子領域（ｎ型ウェル）１１Ｂとが形成されており、前記素子領域１１Ａ上にはゲート絶縁膜１３Ａを介してポリシリコンゲート電極１４Ａが、また前記素子領域１１Ｂ上にはゲート絶縁膜１３Ｂを介して別のポリシリコンゲート電極１４Ｂが形成されている。図示は省略するが、一般にポリシリコンゲート電極１４Ａ，１４Ｂの上部にはシリサイド層が形成されており、ゲート電極の抵抗値が低減されている。
【０００７】
前記素子領域１１Ａ中には前記ゲート電極１４Ａの両側にｎ型ソースエクステンション領域１１ａ，１１ｂが形成されており、また前記素子領域１１Ｂ中にはゲート電極１４Ｂの両側にｐ型ソースエクステンション領域１１ｃ，１１ｄが形成されている。
【０００８】
さらに前記素子領域１１Ａ中には前記ゲート電極１４Ａの側壁絶縁膜の外側に、ｎチャネルＭＯＳトランジスタのソース・ドレイン領域を形成するｎ＋型拡散領域１１ｅ，１１ｆが形成されており、また前記素子領域１１Ｂ中には前記ゲート電極１４Ｂの側壁絶縁膜の外側に、ｐチャネルＭＯＳトランジスタのソース・ドレイン領域を形成するｐ＋型拡散領域１１ｇおよび１１ｈが形成されている。
【０００９】
図１に示す表面チャネル型のＣＭＯＳ素子では、ｎチャネルＭＯＳトランジスタの閾値特性とｐチャネルＭＯＳトランジスタの閾値特性とを一致させるために、ゲート電極１４Ａ，１４Ｂをポリシリコンにより形成し、さらに前記ｎチャネルＭＯＳトランジスタのゲート電極１４Ａをｎ＋型に、またｐチャネルＭＯＳトランジスタのゲート電極１４Ｂをｐ＋型にドープしている。
【００１０】
このような図１のＣＭＯＳ素子ではＳｉよりなるチャネルに対応してポリシリコンゲート電極１４Ａあるいは１４Ｂを使い、さらにゲート電極１４Ａ，１４Ｂの導電型を素子領域１１Ａあるいは１１Ｂの導電型に応じて選択することにより、ｐチャネルＭＯＳトランジスタにおいても、ｎチャネルＭＯＳトランジスタにおいても同様な閾値電圧を実現することが可能になる。
【００１１】
一方、このような従来のポリシリコンゲート電極を使ったＣＭＯＳ素子では、動作速度の向上を微細化によるゲート長の短縮に頼らざるを得ないため、先にも説明したようにゲート長が０．０１５μｍ（１５ｎｍ）の素子を形成した等の報告はあるものの、これ以上のゲート長の短縮は困難と考えられ、素子の動作速度に限界が見え始めている。
【００１２】
これに対し、従来よりゲート電極直下のチャネル領域に歪みＳｉＧｅ混晶を使い、チャネル領域中におけるキャリア移動度を向上させることによりＭＯＳトランジスタの動作速度を向上させることが知られている。
【００１３】
図２は、このような歪みＳｉＧｅ混晶をチャネル領域に使ったＣＭＯＳ素子の構成を示す。ただし図２中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００１４】
図２を参照するに、前記Ｓｉ基板１１上には前記ｐ型素子領域１１Ａに対応してＳｉＧｅエピタキシャル層１５Ａが形成されており、前記ＳｉＧｅエピタキシャル層１５Ａ中には、図示は省略するが、ｎ型ソースエクステンション領域１１ａ，１１ｂおよびソース領域１１ｅ，ドレイン領域１１ｆが形成されている。同様に前記Ｓｉ基板１１上には、前記ｎ型素子領域１１Ｂに対応してＳｉＧｅエピタキシャル層１５Ｂが形成されており、前記ＳｉＧｅエピタキシャル層１５Ｂ中には、図示は省略するが、前記ｐ型ソースエクステンション領域１１ｃ，１１ｄおよびソース領域１１ｇ，ドレイン領域１１ｈが形成されている。
【００１５】
このような構成により、前記ｐチャネルＭＯＳトランジスタのチャネルとして作用するＳｉＧｅエピタキシャル層１５Ｂ中においては、特にチャネル方位を＜１００＞方向に設定した場合に顕著なホール移動度の向上が得られ、ｐチャネルＭＯＳトランジスタの動作速度が大きく改善される。
【００１６】
しかし、図２のＣＭＯＳ素子では、このような歪みＳｉＧｅ混晶の使用により動作速度の向上が得られるのはｐチャネルＭＯＳトランジスタだけであり、ｎチャネルＭＯＳトランジスタについては動作速度の向上は得られない。特にこの従来技術では、ｎチャネルＭＯＳトランジスタについて見ると、ＳｉＧｅ混晶の使用によりキャリア移動度の向上は得られないばかりか、チャネルの方位しだいでは、逆に移動度が劣化する場合もある。
【００１７】
これに対し、従来より図３に示すように、ＣＭＯＳ素子においてＡｌなどの金属よりなるゲート電極１６Ａ，１６Ｂ使う提案がなされている。ただし図３中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００１８】
このような金属ゲート電極１６Ａ，１６Ｂはポリシリコンゲート電極１４Ａ，１４Ｂよりも比抵抗が小さく、このため微細化に伴いゲート長が短縮され、ゲート電極の断面積が減少する場合においても、ゲート抵抗の増大を抑制することができる。また、このような金属ゲート電極を使うことにより、ポリシリコンゲート電極を使った場合にゲート絶縁膜１３Ａあるいは１３Ｂとポリシリコンゲート電極１４Ａあるいは１４Ｂとの界面における空乏層の生成の問題を軽減することが可能になる。このようなゲート電極とゲート絶縁膜界面における空乏層の拡がりはポリシリコンゲート電極１４Ａあるいは１４Ｂに印加されたゲート電圧により変化し、しかもゲート絶縁膜の実効的な膜厚を増大させるように作用する。これに対し図３の構成のように金属ゲート電極１６Ａ，１６Ｂを使った場合、このような空乏層の効果を実質的に除去することが可能になる。
【００１９】
前記ゲート電極１６Ａ，１６ＢとしてＡｌなどの低融点金属を使う場合には、Ｓｉ基板１１中にイオン注入により導入された不純物元素を活性化して拡散領域１１ａ〜１１ｈを形成しようとした場合にゲート電極１６Ａ，１６Ｂが溶融してしまう問題が生じるが、この問題は最初に図２のように最初にポリシリコンゲート電極１４Ａ，１４Ｂを形成しておき、前記拡散領域１１ａ〜１１ｈを熱処理により活性化した後でゲート電極中のＳｉをＡｌにより置換する工程を行うことにより、解決することができる。
【００２０】
【発明が解決しようとする課題】
しかしながら、図３に示すＣＭＯＳ回路においては、図４（Ａ），（Ｂ）に示すように金属ゲート電極の使用に伴い、ＣＭＯＳ回路を構成するｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタの閾値特性が、ポリシリコンゲート電極を使った場合に対して変化してしまう問題が生じる。
【００２１】
図４（Ａ），（Ｂ）を参照するに、図４（Ａ）はｎチャネルＭＯＳトランジスタのゲート電圧ＶＧ対ドレイン電流ＩＤ特性を、ゲート長が１μｍの場合および０．１μｍの場合について示しており、破線はポリシリコンゲート電極を使った場合を、また実線はＡｌゲート電極を使った場合を示す。
【００２２】
図４（Ａ）を参照するに、ゲート長が１μｍの場合で比較すると、Ａｌゲート電極を使うことで閾値電圧が０．１Ｖ程度変化しているのがわかる。実際には、条件の最適化により、閾値電圧の変化を０．０１Ｖ程度に抑えることが可能である。
【００２３】
これに対し図４（Ｂ）はｐチャネルＭＯＳトランジスタのＶＧ対ＩＤ特性を、同じくゲート長が１μｍの場合および０．１μｍの場合について示す。図４（Ａ）と同様に破線はポリシリコンゲート電極を使った場合を、実線はＡｌゲート電極を使った場合を示す。
【００２４】
図４（Ｂ）を参照するに、この場合には、閾値電圧の変化は非常に大きく、０．７Ｖにも達していることがわかる。
【００２５】
図４（Ａ），（Ｂ）に示す閾値電圧の変化はゲート電極に使われたＡｌの仕事関数を反映しており、従ってゲート電極の材料に依存する。
【００２６】
従って、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとで、ゲート電極の材料を変えることにより、それぞれのトランジスタにおいて最適な閾値電圧を実現することが考えられるが、このような構成ではｐチャネルＭＯＳトランジスタのゲート電極とｎチャネルＭＯＳトランジスタのゲート電極とを別々に形成する必要がある。
【００２７】
このような構造ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとでゲート電極の材料を変える構成のＣＭＯＳ素子は、一方のゲート電極を形成した後、これを絶縁膜などで保護し、他方のゲート電極を形成した後、前記絶縁膜を除去する工程により形成され得ると考えられるが、ゲート長が０．１μｍを切り０．０１μｍに近接するような非常に微細化された、すなわちゲート電極パターンの幅が非常に小さい構造では、絶縁膜の除去に際してゲート電極パターンも脱落するおそれがあり、半導体装置製造プロセスの信頼性が低下してしまう。
【００２８】
そこで本発明は上記の課題を解決した、新規で有用な半導体装置を提供することを概括的課題とする。
【００２９】
本発明のより具体的な課題は、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとでゲート電極材料を変化させ、及び／又はチャネル領域の構成を変化させ、動作速度を最大化すると共に、閾値特性の変化を最小化したＣＭＯＳ素子を提供することにある。
【００３０】
【課題を解決するための手段】
本発明は上記の課題を、第１の素子領域と第２の素子領域とを含む基板と、前記第１の素子領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記第１の素子領域中、前記第１のゲート電極の両側に形成された一対のｎ型拡散領域と、前記第２の素子領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、前記第２の素子領域中、前記第２のゲート電極の両側に形成された一対のｐ型拡散領域とよりなるＣＭＯＳ半導体装置であって、前記第１および第２のゲート電極の一方は金属よりなり、前記第１および第２のゲート電極の他方は、対応する拡散領域と同じ導電型の多結晶Ｓｉよりなることを特徴とするＣＭＯＳ半導体装置により、解決する。
【００３１】
本発明はまた上記の課題を、第１の素子領域と第２の素子領域とを含む基板と、前記第１の素子領域上に第１のゲート絶縁膜を介して形成されたｎ型半導体材料よりなる第１のゲート電極と、前記第１の素子領域中、前記第１のゲート電極の両側に形成された一対のｎ型拡散領域と、前記第２の素子領域上に第２のゲート絶縁膜を介して形成されたｐ型半導体材料よりなる第２のゲート電極と、前記第２の素子領域中、前記第２のゲート電極の両側に形成された一対のｐ型拡散領域とよりなるＣＭＯＳ半導体装置であって、前記第２の素子領域は、前記第１の素子領域のホール移動度よりも大きなホール移動度を有することを特徴とするＣＭＯＳ半導体装置により、解決する。
【００３２】
本発明はまた上記の課題を、第１の素子領域と第２の素子領域とを含む基板と、前記第１の素子領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記第１の素子領域中、前記第１のゲート電極の両側に形成された一対のｎ型拡散領域と、前記第２の素子領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、前記第２の素子領域中、前記第２のゲート電極の両側に形成された一対のｐ型拡散領域とよりなるＣＭＯＳ半導体装置であって、前記第１のゲート電極は金属よりなり、前記第２のゲート電極はｐ型多結晶半導体よりなり、前記第２の素子領域は前記第１の素子領域のホール移動度よりも大きなホール移動度を有することを特徴とするＣＭＯＳ半導体装置により、解決する。
【００３３】
本発明はまた上記の課題を、第１の素子領域と第２の素子領域とを含む基板と、前記第１の素子領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記第１の素子領域中、前記第１のゲート電極の両側に形成された一対のｎ型拡散領域と、前記第２の素子領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、前記第２の素子領域中、前記第２のゲート電極の両側に形成された一対のｐ型拡散領域とよりなるＣＭＯＳ半導体装置であって、前記第１および第２のゲート電極は金属よりなり、前記第２の素子領域は、前記第１の素子領域のホール移動度よりも大きなホール移動度を有することを特徴とするＣＭＯＳ半導体装置により、解決する。
【００３４】
さらに本発明は上記の課題を、第１の素子領域と第２の素子領域とを含む基板と、前記第１の素子領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記第１の素子領域中、前記第１のゲート電極の両側に形成された一対のｎ型拡散領域と、前記第２の素子領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、前記第２の素子領域中、前記第２のゲート電極の両側に形成された一対のｐ型拡散領域とよりなるＣＭＯＳ半導体装置であって、一方のゲート電極は金属よりなり、他方のゲート電極は多結晶Ｓｉ層とバリアメタル層と金属層とを順次積層した構造を有することを特徴とするＣＭＯＳ半導体装置により、解決する。
【００３５】
さらに本発明は上記の課題を、第１の素子領域と第２の素子領域とを含む基板と、前記第１の素子領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記第１の素子領域中、前記第１のゲート電極の両側に形成された一対のｎ型拡散領域と、前記第２の素子領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、前記第２の素子領域中、前記第２のゲート電極の両側に形成された一対のｐ型拡散領域とよりなるＣＭＯＳ半導体装置であって、前記第１および第２のゲート電極の一方は金属よりなり、前記第１および第２のゲート電極の他方は第１の金属層と、前記第１の金属層とは異なる金属よりなる第２の金属層とを順次積層した構造を有することを特徴とするＣＭＯＳ半導体装置により、解決する。
【００３６】
【発明の実施の形態】
［第１実施例］
図５は、本発明の第１実施例によるＣＭＯＳ素子２０の構成を示す。
【００３７】
図５を参照するに、前記ＣＭＯＳ素子２０は、素子分離構造２２により画成されたｐ−型素子領域（ｐウェル）２１Ａおよびｎ−型素子領域（ｎウェル）２１Ｂを形成されたＳｉ基板２１上に形成されており、前記素子領域２１Ａ上にはゲート絶縁膜２３Ａを介してＡｌあるいはＡｌ合金、ＣｕあるいはＣｕ合金よりなるゲート電極２４Ａが形成されている。
【００３８】
前記素子領域２１Ａ中には前記ゲート電極２４Ａの両側にｎ型の拡散領域２１ａ，２１ｂがソース・ドレインエクステンション領域として形成されており、さらに前記ゲート電極２４Ａの両側壁面上に形成された側壁絶縁膜の外側には、ｎ＋型の拡散領域２１ｅ，２１ｆがソース領域、ドレイン領域として形成されている。
【００３９】
同様に前記素子領域２１Ｂ上にはゲート絶縁膜２３Ｂを介してｐ＋型のポリシリコンゲート電極２４Ｂが形成されており、前記素子領域２１Ｂ中には前記ゲート電極２４Ｂの両側にｐ型の拡散領域２１ｃ，２１ｄがソース・ドレインエクステンション領域として形成されている。さらに前記素子領域２１Ｂ中、前記ゲート電極２４Ｂの両側壁面上に形成された側壁絶縁膜の外側には、ｐ＋型の拡散領域２１ｇ，２１ｈがソース領域、ドレイン領域として形成されている。
【００４０】
図６（Ａ）〜図８（Ｊ）は、図５のＣＭＯＳ素子２０の製造工程を示す。
【００４１】
図６（Ａ）を参照するに、Ｓｉ基板２１上にはＳＴＩ構造の素子分離構造２２が形成されており、素子領域２１Ａがｐ−型に、また素子領域２１Ｂがｎ−型に、それぞれｐ型不純物元素およびｎ型不純物元素のイオン注入により形成される。
【００４２】
次に図６（Ｂ）の工程において図６（Ａ）の構造に対して例えば熱酸化処理を行ない、前記素子領域２１Ａおよび素子領域２１Ｂの表面に、それぞれ熱酸化膜２３ａおよび２３ｂをたとえば１ｎｍ程度の膜厚で形成する。
【００４３】
次に図６（Ｃ）の工程において図６（Ｂ）の構造上にポリシリコン膜２４がＣＶＤ法により約１５０ｎｍの厚さに堆積され、これにｐ型不純物元素を５×１０１５ｃｍ−２のドーズ量でイオン注入することにより、前記素子領域２１Ｂに対応する部分２４ｂをｐ＋型にドープする。なお、図示の例では前記素子領域２１Ａに対応するポリシリコン膜２４の部分２４ａはマスク工程を使うことによりドープされないが、本発明では、前記部分２４ａを前記部分２４ｂと同様に一様にｐ型にドープすることも可能である。
【００４４】
次に図７（Ｄ）の工程において前記ポリシリコン膜は前記素子領域２１Ａおよび２１ＢにおいてＳｉＯ２などのハードマスクパターンＨＭをマスクにパターニングされ、その結果、前記素子領域２１Ａ上にポリシリコンゲート電極パターン２４Ｄが、また前記素子領域２１Ｂ上にポリシリコンゲート電極パターン２４Ｂが、それぞれ形成される。
【００４５】
図７（Ｄ）の工程では、さらに前記ゲート電極２４Ｄ，２４Ｂをマスクに、前記素子領域２１ＡにおいてはＡｓやＰなどのｎ型不純物を、また前記素子領域２１ＢにおいてはＢなどのｐ型不純物を、前記熱酸化膜２３ａあるいは熱酸化膜２３ｂを介してイオン注入し、その結果、前記素子領域２１Ａにおいては前記ｎ型拡散領域２１ａ，２１ｂが、また前記素子領域２１Ｂにおいては前記ｐ型拡散領域２１ｃ，２１ｄが、それぞれ形成される。
【００４６】
さらに図７（Ｅ）の工程において前記ゲート電極パターン２４Ｄの側壁面およびゲート電極パターン２４Ｂの側壁面には側壁絶縁膜が、絶縁膜のＣＶＤ堆積およびエッチバック工程により形成され、さらに前記素子領域２１Ａにおいて前記ゲート電極パターン２４Ｄおよび側壁絶縁膜をマスクにＰあるいはＡｓなどのｎ型不純物元素をイオン注入し、活性化することにより、前記素子領域２１Ａのうち、前記側壁絶縁膜の外側部分に前記ｎ＋型拡散領域２１ｅおよび２１ｆを形成する。
【００４７】
同様に、前記素子領域２１Ｂにおいて前記ゲート電極パターン２４Ｂおよび側壁絶縁膜をマスクにＢあるいはＢＦ２などのｐ型不純物元素をイオン注入することにより、前記素子領域２１Ｂのうち、前記側壁絶縁膜の外側部分に前記ｐ＋型拡散領域２１ｇおよび２１ｈを形成する。
【００４８】
図７（Ｅ）の工程では、前記側壁絶縁膜の形成の際に前記熱酸化膜２３ａ，２３ｂはパターニングされ、前記ゲート電極パターン２４Ｄの下にゲート絶縁膜２３Ａが、またゲート電極２４Ｂの下にゲート絶縁膜２３Ｂが形成される。
【００４９】
なお、図７（Ｅ）以降の工程において、前記ハードマスクＨＭは除去されているが、これを残しておくことも可能である。この場合には、図７（Ｅ）の工程において、ポリシリコンゲート電極パターン２４Ｄあるいは２４Ｂの上部に絶縁膜層が含まれる構造が得られる。
【００５０】
次に図７（Ｆ）の工程において、図７（Ｅ）の構造上に層間絶縁膜２５を形成し、さらにこれをＣＭＰ法により平坦化した後、前記拡散領域２１ｅ，２１ｆ，２１ｇ，２１ｈをそれぞれ露出するように、前記層間絶縁膜２５中にコンタクトホール２５Ａ，２５Ｂ，２５Ｃおよび２５Ｄを形成する。
【００５１】
さらに前記コンタクトホール２５Ａ，２５Ｂ，２５Ｃおよび２５Ｄの内壁面および底面をＴｉＮ／Ｔｉ構造のバリア膜２６ａ〜２６ｄにより覆い、さらに前記コンタクトホール２５Ａ〜２５Ｄを、Ｗプラグ２６Ａ〜２６Ｄにより充填する。
【００５２】
次に図８（Ｇ）の工程において前記層間絶縁膜２５中に、前記ポリシリコンゲート電極パターン２４Ｄを露出する開口部を形成し、さらに層間絶縁膜２５上にＡｌ膜２７およびＴｉ膜２８を順次形成する。
【００５３】
図９（Ａ）〜（Ｄ）は、それぞれ図８（Ｇ）〜（Ｊ）の構造の、断面ａ−ａ’に沿った断面図を示す。
【００５４】
図９（Ａ）を参照するに、前記層間絶縁膜２５にはポリシリコンゲート電極パターン２４Ｄを露出する開口部２５Ｖが形成されており、前記層間絶縁膜２５上のＡｌ膜２７は、前記開口部２５Ｖにおいて前記ポリシリコンゲート電極パターン２４Ｄと接触している。
【００５５】
次に図８（Ｈ）および図９（Ｂ）の工程において、図８（Ｇ）および図９（Ａ）の構造を約４００℃の温度で熱処理する。その結果、前記ポリシリコンゲート電極パターン２４Ｄ中のＳｉ原子が前記Ａｌ膜２７中に前記開口部２５Ｖを通って拡散し、一方前記Ａｌ膜２７中のＡｌ原子が前記開口部２５Ｖを通って前記ポリシリコンゲート電極パターン２４Ｄ中に拡散する。その結果、図８（Ｈ）および図９（Ｂ）の工程においては前記ポリシリコンゲート電極パターン２４ＤがポリシリコンからＡｌに置き換えられる。
【００５６】
その際、前記Ａｌ膜２７上にＳｉと反応するＴｉ膜２８を形成しておくことで、Ａｌ膜２７中に拡散したＳｉ原子はＴｉ膜２８により吸収され、前記Ａｌ膜２７を介したポリシリコンゲート電極パターン２４ＤのＡｌによる置換がさらに促進される。前記Ｔｉ膜２８は、Ａｌ膜２７の体積が十分大きい場合には、省略することができる。
【００５７】
このようなポリシリコンゲート電極パターン２４Ｄ中におけるＳｉ原子のＡｌ原子による拡散の結果、図８（Ｉ）および図９（Ｃ）の工程では、前記ポリシリコンゲート電極パターン２４Ｄ中のＳｉ原子は大部分Ａｌ原子により置き換えられ、Ｓｉを含むＡｌ合金よりなるゲート電極２４Ａが形成される。ただし図８（Ｉ）および図９（Ｃ）では、前記Ａｌ層２７およびＴｉ層２８は除去されている。
【００５８】
次に図８（Ｊ）および図９（Ｄ）の工程において前記層間絶縁膜２５上に、前記導電性プラグ２６Ａ〜２６Ｄにそれぞれ対応してＡｌあるいはＣｕよりなる配線パターン２９Ａ〜２９ＤがそれぞれＴｉＮ／Ｔｉ構造の密着層２９ａ〜２９ｄを介して形成される。また図９（Ｄ）よりわかるように、前記開口部２５ＶにおいてはＡｌゲート電極パターン２４ＡとＴｉＮ／Ｔｉ構造の密着層２９ｅを介してコンタクトする配線パターン２９Ｅが前記層間絶縁膜２５上に形成されている。
【００５９】
図１０（Ａ）〜（Ｄ）は、図８（Ｇ）〜（Ｊ）の工程を、図８（Ｇ）〜（Ｊ）中の断面ｂ−ｂ’に沿って示す。
【００６０】
図１０（Ａ）〜（Ｄ）を参照するに、断面ｂ−ｂ’では図９（Ａ）の開口部２５Ｖは形成されておらず、前記Ａｌ膜２７中のＡｌ原子による前記ポリシリコンゲート電極２４Ｂ中のＳｉ原子の置換は生じない。
【００６１】
また図１０（Ｃ）に示すように前記断面ｂ−ｂ’では前記層間絶縁膜２５中にポリシリコンゲート電極パターン２４Ｂを露出する開口部２５Ｗが形成されており、前記層間絶縁膜２５上には前記開口部２５Ｗにおいて拡散バリア２９ｆを介してＡｌあるいはＣｕよりなる電極２９Ｆが設けられている。
【００６２】
本実施例によるＣＭＯＳ素子２０では、素子領域２１ＡにおいてＡｌ合金よりなる金属ゲート電極２４Ａが形成されるため、ゲート抵抗が低減され、ｎチャネルＭＯＳトランジスタの動作速度が向上する。また金属ゲート電極の使用により、ゲート電極とゲート絶縁膜との界面において生じる空乏層による、ゲート絶縁膜の見かけの膜厚変化の問題が軽減される。しかも、先に図４（Ａ）で説明したように、ｎチャネルＭＯＳトランジスタにおけるＡｌゲート電極の使用に伴う閾値電圧の変化は図１の従来の構成に対して０．１Ｖ程度であり、ＣＭＯＳ素子の特性に実質的な影響が及ぶことはない。
【００６３】
図１１（Ａ）〜（Ｄ）および図１２（Ａ）〜（Ｄ）は、図８（Ａ）〜（Ｄ）および図９（Ａ）〜（Ｄ）に示したポリシリコンゲート電極２４ＤのＡｌゲート電極２４Ａへの変換工程の、ダマシン法を使った変形例を示す。ただし図１２（Ａ）〜（Ｄ）の工程は、図１１（Ａ）〜（Ｄ）の工程に対応しており、図１１（Ａ）〜（Ｄ）中、断面ａ−ａ’に沿った断面図を示す。
【００６４】
図１１（Ａ），１２（Ａ）を参照するに、前記図７（Ｆ）の構造の形成後、前記層間絶縁膜２５中にはゲート電極２４Ｄを長さ方向に沿って露出する開口部２５Ｇが形成され、前記Ａｌ層２７が前記開口部２５Ｇを充填するように形成される。さらに前記Ａｌ層２７上にＴｉ層２８が形成される。
【００６５】
次に図１１（Ｂ），１２（Ｂ）の工程において、前記開口部２５Ｇを介して、効果的にＳｉ原子のＡｌ原子による置換がなされ、さらに前記層間絶縁膜２５上のＡｌ層２７およびＴｉ層２８をＣＭＰ法により除去することにより、図１１（Ｃ），１２（Ｃ）に示す構造が得られる。
【００６６】
さらに図１１（Ｄ），１２（Ｄ）に示すように、前記開口部の一部において電極パターン２９Ｅが形成される。
【００６７】
なお、図１３（Ａ）〜（Ｄ）に示すように図１２（Ａ）〜（Ｄ）の工程においてＴｉ層２８を省略することも可能である。すなわちＴｉ層２８を省略しても、Ａｌ層２７の体積、例えば膜厚が十分に大きければ、ポリシリコン電極パターン２４Ｄ中のＳｉ原子をＡｌ原子により、実質的に完全に置き換えることが可能である。
［第２実施例］
図１４は、本発明の第２実施例によるＣＭＯＳ素子３０の構成を示す。
【００６８】
図１４を参照するに、前記ＣＭＯＳ素子３０は、素子分離構造３２により画成されたｐ−型素子領域（ｐウェル）３１Ａおよびｎ−型素子領域（ｎウェル）３１Ｂを形成されたＳｉ基板３１上に形成されており、前記素子領域３１Ａ上にはゲート絶縁膜３３Ａを介してｎ型にドープされたポリシリコンゲート電極３４Ａが形成されている。
【００６９】
前記素子領域３１Ａ中には前記ゲート電極３４Ａの両側にｎ型の拡散領域３１ａ，３１ｂがソース・ドレインエクステンション領域として形成されており、さらに前記ゲート電極３４Ａの両側壁面上に形成された側壁絶縁膜の外側には、ｎ＋型の拡散領域３１ｅ，３１ｆがソース領域、ドレイン領域として形成されている。
【００７０】
一方、前記素子領域３１Ｂ上にはＳｉＧｅ混晶層３１Ｃがエピタキシャルに形成されており、前記ＳｉＧｅ混晶層３１Ｃ上にゲート絶縁膜３３Ｂを介してｐ＋型のポリシリコンゲート電極３４Ｂが形成されている。このようにして形成されたＳｉＧｅ混晶層３１Ｃは引っ張り歪を蓄積し、Ｓｉ中におけるよりも大きなホール移動度を示す。
【００７１】
さらに前記素子領域３１Ｂ中には前記ゲート電極３４Ｂの両側にｐ型の拡散領域３１ｃ，３１ｄがソース・ドレインエクステンション領域として形成されている。さらに前記素子領域３１Ｂ中、前記ゲート電極３１Ｂの両側壁面上に形成された側壁絶縁膜の外側には、ｐ＋型の拡散領域３１ｇ，３１ｈがソース領域、ドレイン領域として形成されている。
【００７２】
図１５（Ａ）〜図１６（Ｆ）は、図１４のＣＭＯＳ素子３０の製造工程を示す。
【００７３】
図１５（Ａ）を参照するに、Ｓｉ基板３１上にはＳＴＩ構造の素子分離構造３２が形成されており、素子領域３１Ａがｐ−型に、また素子領域３１Ｂがｎ−型に、それぞれｐ型不純物元素およびｎ型不純物元素のイオン注入により形成される。
【００７４】
図１５（Ａ）の工程では、前記素子領域３１ＡがＳｉＮ膜３１Ｎよりなるマスク層により覆われており、この状態で図１５（Ｂ）の工程において、前記素子領域３１Ｂ上にＳｉＧｅ混晶層３１Ｃを１０ｎｍ程度の厚さにエピタキシャルに成長させる。さらに図１５（Ｂ）の工程では、前記ＳｉＧｅ混晶層３１Ｃの表面にＳｉ層３１Ｄを１０ｎｍ程度の厚さにエピタキシャルに成長させる。なお、図１５（Ｂ）の工程においてはＳｉＧｅ混晶層３１ＣあるいはＳｉ層３１Ｄの成長時間はわずかであり、このため前記ＳｉＮマスク層３１Ｎあるいは素子分離構造３２上にＳｉＧｅ混晶層あるいはＳｉ層が成長することはない。
【００７５】
なお図１５（Ａ），（Ｂ）の工程においてＳｉＮ膜３１Ｎを使わず、素子領域３１Ａ，３１Ｂ上に一様にＳｉＧｅ混晶層を成長させた後、エッチング工程によりＳｉＧｅ混晶層を素子領域３１Ａの表面から除去するようにしてもよい。
【００７６】
次に図１５（Ｃ）の工程において前記ＳｉＮ膜３１Ｎを除去し、さらに熱酸化処理を行なう。その結果、前記素子領域３１Ａ表面には熱酸化膜３３ａが形成され、また前記Ｓｉ層３１Ｄが酸化されて熱酸化膜３１ｂに変換される。その際、前記Ｓｉ層３１Ｄの酸化は膜全体が酸化する必要はなく、ＳｉＧｅ混晶層３１Ｃとの界面近傍においてＳｉ層が残留してもよい。この場合、残留したＳｉ層にはＳｉＧｅ混晶層３１ＣからＧｅが拡散し、結局のところかかるＳｉ層はＳｉＧｅ混晶層に変換される。
【００７７】
次に図１６（Ｄ）の工程において図１５（Ｃ）の構造上に多結晶ＳｉＧｅ混晶膜がＣＶＤ法により約１５０ｎｍの厚さに堆積され、これを前記素子領域３１Ａに対応してｎ＋型にドープし、さらに前記素子領域３１Ｂに対応してｐ＋型にドープする。さらに前記多結晶ＳｉＧｅ混晶膜を先の実施例と同様にハードマスクを使ってパターニングすることにより、前記素子領域３１Ａにおいて前記熱酸化膜３３ａ上に前記ｎ＋型多結晶ＳｉＧｅ混晶ゲート絶縁膜を、また前記素子領域２１Ｂにおいて前記熱酸化膜３３ｂ上にｐ＋型多結晶ＳｉＧｅ混晶ゲート絶縁膜を形成する。
【００７８】
なお、図示の例では前記ゲート電極３４Ａ，３４ＢがいずれもＳｉＧｅ混晶より形成されているが、前記ゲート電極３４Ａ，３４Ｂを形成する際に、図１５（Ｃ）の構造上に一様にポリシリコン膜を堆積し、前記素子領域３１Ａ上の部分にＡｓあるいはＰをイオン注入により導入してｎ＋型にドープし、前記素子領域３１Ｂ上の部分にＧｅをイオン注入により導入してＳｉＧｅ混晶とすると同時に、Ｂをイオン注入してｐ型にドープすることも可能である。この場合には、前記ゲート電極３４Ａはｎ型ポリシリコンよりなり、前記ゲート電極３４Ｂはｐ型多結晶ＳｉＧｅ混晶により構成される。
【００７９】
図１６（Ｄ）の工程では、さらに前記ゲート電極３４Ａ，３４Ｂをマスクに、前記素子領域３１ＡにおいてはＡｓやＰなどのｎ型不純物を、また前記素子領域３１ＢにおいてはＢ，ＢＦ２などのｐ型不純物を、前記熱酸化膜３３ａあるいは熱酸化膜３３ｂを介してイオン注入し、その結果、前記素子領域３１Ａにおいては前記ｎ型拡散領域３１ａ，３１ｂが、また前記素子領域３１Ｂにおいては前記ｐ型拡散領域３１ｃ，３１ｄが、それぞれ形成される。
【００８０】
さらに図１６（Ｅ）の工程において前記ゲート電極パターン３４Ａの側壁面およびゲート電極パターン３４Ｂの側壁面には側壁絶縁膜が、絶縁膜のＣＶＤ堆積およびエッチバック工程により形成され、さらに前記素子領域３１Ａにおいて前記ゲート電極パターン３４Ａおよび側壁絶縁膜をマスクにＰあるいはＡｓなどのｎ型不純物元素をイオン注入し、活性化することにより、前記素子領域３１Ａのうち、前記側壁絶縁膜の外側部分に前記ｎ＋型拡散領域３１ｅおよび３１ｆを形成する。
【００８１】
同様に、前記素子領域３１Ｂにおいて前記ゲート電極パターン３４Ｂおよび側壁絶縁膜をマスクにＢあるいはＢＦ２などのｐ型不純物元素をイオン注入することにより、前記素子領域３１Ｂのうち、前記側壁絶縁膜の外側部分に前記ｐ＋型拡散領域３１ｇおよび３１ｈを形成する。
【００８２】
図１６（Ｅ）の工程では、前記側壁絶縁膜の形成工程に伴って前記熱酸化膜３３ａ，３３ｂがパターニングされ、ゲート酸化膜３３Ａおよび３３Ｂが、それぞれ前記ゲート電極３４Ａの下に、またゲート電極３４Ｂの下に形成される。
【００８３】
さらに図１６（Ｆ）の工程において、図１６（Ｅ）の構造上に層間絶縁膜３５を形成し、さらにこれをＣＭＰ法により平坦化した後、前記拡散領域３１ｅ，３１ｆ，３１ｇ，３１ｈをそれぞれ露出するように、前記層間絶縁膜３５中にコンタクトホール３５Ａ，３５Ｂ，３５Ｃおよび３５Ｄを形成する。
【００８４】
さらに前記コンタクトホール３５Ａ，３５Ｂ，３５Ｃおよび３５Ｄの内壁面および底面を先の実施例と同様にＴｉＮ／Ｔｉ構造のバリア膜３６ａ〜３６ｄにより覆い、さらに前記コンタクトホール３５Ａ〜３５Ｄを、Ｗプラグ３６Ａ〜３６Ｄにより充填することにより、図１４のＣＭＯＳ素子３０が得られる。
【００８５】
本実施例のＣＭＯＳ素子３０では、前記素子領域３１Ｂ上に形成された歪ＳｉＧｅ混晶層３１ＣがｐチャネルＭＯＳトランジスタのチャネル層として使われるため、特にＣＭＯＳ素子３０中のｐチャネルＭＯＳトランジスタの動作速度が向上する。
【００８６】
その際、本実施例ではゲート電極３４Ｂとしてｐ型にドープしたＳｉＧｅ混晶を使うため、ｐチャネルＭＯＳトランジスタにおいてチャネル領域にＳｉＧｅ混晶を使っても、閾値電圧が、図１の従来の構成と比較して変化することがない。また、このようなＣＭＯＳ素子３０では、ゲート電極３４Ａをｎ型ポリシリコンにより形成した場合、ｎ型ＭＯＳトランジスタ中において閾値電圧の変化が生じることはない。さらに前記ｎ型ＭＯＳトランジスタにおけるゲート電極３４Ａをｎ型ＳｉＧｅ混晶により形成した場合でも、閾値電圧の変動は０．２Ｖ程度であり、閾値電圧は、回路設計を最適化することにより克服可能な範囲に収まっている。
【００８７】
本実施例においては、特に素子領域３１Ｂにおいて歪ＳｉＧｅ混晶よりなるチャネル層３１Ｃを使うのが肝要であり、前記ゲート電極３４Ｂとしてはｐ型ＳｉＧｅ混晶を使うのが好ましいものの、ｐ型ポリシリコンを使うことも可能である。この場合には、ｐチャネルＭＯＳトランジスタにおいて図１の従来の構成に対して閾値電圧の変化が生じるが、この閾値電圧の変化は０．１Ｖ程度であり、回路設計の最適化により克服可能な範囲に入っている。
［第３実施例］
図１７は、本発明の第３実施例によるＣＭＯＳ素子４０の構成を示す。
【００８８】
図１７を参照するに、前記ＣＭＯＳ素子４０は、素子分離構造４２により画成されたｐ−型素子領域（ｐウェル）４１Ａおよびｎ−型素子領域（ｎウェル）４１Ｂを形成されたＳｉ基板４１上に形成されており、前記素子領域４１Ａ上にはゲート絶縁膜４３Ａを介してＡｌあるいはＡｌ合金、ＣｕあるいはＣｕ合金よりなるゲート電極４４Ａが形成されている。
【００８９】
前記素子領域４１Ａ中には前記ゲート電極４４Ａの両側にｎ型の拡散領域４１ａ，４１ｂがソース・ドレインエクステンション領域として形成されており、さらに前記ゲート電極４４Ａの両側壁面上に形成された側壁絶縁膜の外側には、ｎ＋型の拡散領域４１ｅ，４１ｆがソース領域、ドレイン領域として形成されている。
【００９０】
一方、前記素子領域４１Ｂ上にはＳｉＧｅ混晶層４１Ｃがエピタキシャルに形成されており、前記ＳｉＧｅ混晶層４１Ｃ上にはゲート絶縁膜４３Ｂを介してｐ＋型のポリシリコンゲート電極４４Ｂが形成されている。
【００９１】
また前記素子領域４１Ｂ中には、前記ゲート電極４４Ｂの両側にｐ型の拡散領域４１ｃ，４１ｄがソース・ドレインエクステンション領域として形成されている。さらに前記素子領域４１Ｂ中、前記ゲート電極４１Ｂの両側壁面上に形成された側壁絶縁膜の外側には、ｐ＋型の拡散領域４１ｇ，４１ｈがソース領域、ドレイン領域として形成されている。
【００９２】
図１８（Ａ）〜図２０（Ｊ）は、図１７のＣＭＯＳ素子４０の製造工程を示す。
【００９３】
図１８（Ａ）を参照するに、Ｓｉ基板４１上にはＳＴＩ構造の素子分離構造４２が形成されており、素子領域４１Ａがｐ−型に、また素子領域４１Ｂがｎ−型に、それぞれｐ型不純物元素およびｎ型不純物元素のイオン注入により形成される。
【００９４】
図１８（Ａ）の工程では、前記素子領域４１ＡがＳｉＮ膜３１Ｎよりなるマスク層により覆われており、この状態で図１８（Ｂ）の工程において、前記素子領域４１Ｂ上にＳｉＧｅ混晶層４１Ｃを１０ｎｍ程度の厚さにエピタキシャルに成長させる。さらに図１８（Ｂ）の工程では、前記ＳｉＧｅ混晶層４１Ｃの表面にＳｉ層４１Ｄを１０ｎｍ程度の厚さにエピタキシャルに成長させる。なお、図１８（Ｂ）の工程においてはＳｉＧｅ混晶層４１ＣあるいはＳｉ層４１Ｄの成長時間はわずかであり、このため前記ＳｉＮマスク層４１Ｎあるいは素子分離構造４２上にＳｉＧｅ混晶層あるいはＳｉ層が成長することはない。
【００９５】
なお図１８（Ａ），（Ｂ）の工程においてＳｉＮ膜４１Ｎを使わず、素子領域４１Ａ，４１Ｂ上に一様にＳｉＧｅ混晶層を成長させた後、エッチング工程によりＳｉＧｅ混晶層を素子領域４１Ａの表面から除去するようにしてもよい。
【００９６】
次に図１８（Ｃ）の工程において前記ＳｉＮ膜４１Ｎを除去し、さらに熱酸化処理を行なう。その結果、前記素子領域４１Ａの表面に、熱酸化膜４３ａが例えば１ｎｍ程度の膜厚で形成される。また前記Ｓｉ層４１Ｄが酸化されて熱酸化膜４１ｂに変換される。その際、前記Ｓｉ層４１Ｄの酸化は膜全体が酸化する必要はなく、ＳｉＧｅ混晶層４１Ｃとの界面近傍においてＳｉ層が残留してもよい。この場合、残留したＳｉ層にはＳｉＧｅ混晶層４１ＣからＧｅが拡散し、結局のところかかるＳｉ層はＳｉＧｅ混晶層に変換される。
【００９７】
次に図１９（Ｄ）の工程において図１８（Ｃ）の構造上にポリシリコン膜がＣＶＤ法により約１５０ｎｍの厚さに堆積され、これにｐ型不純物元素を５×１０１５ｃｍ−２のドーズ量でイオン注入することにより、前記素子領域４１Ｂに対応する部分をｐ＋型にドープする。さらに、このようにして形成されたポリシリコン膜をパターニングすることにより、前記素子領域４１Ａに熱酸化膜４３ａを介して非ドープポリシリコンゲート電極パターン４４Ｄが、また前記素子領域４１Ｂに熱酸化膜４３ｂを介してｐ型ポリシリコンゲート電極パターン４４Ｄが形成される。
【００９８】
図示の例では、前記素子領域４１Ａに対応するポリシリコン膜部分はマスク工程を使うことでドープを免れているが、本発明では、前記ポリシリコン膜を一様にｐ型にドープすることも可能である。
【００９９】
図１９（Ｄ）の工程では、さらに前記ゲート電極パターン４４Ｄ，４４Ｂをマスクに、前記素子領域４１ＡにおいてはＡｓやＰなどのｎ型不純物を、また前記素子領域４１ＢにおいてはＢ，ＢＦ２などのｐ型不純物を、前記熱酸化膜４３ａあるいは熱酸化膜４３ｂを介してイオン注入し、その結果、前記素子領域４１Ａにおいては前記ｎ型拡散領域４１ａ，４１ｂが、また前記素子領域４１Ｂにおいては前記ｐ型拡散領域４１ｃ，４１ｄが、それぞれ形成される。
【０１００】
さらに図１９（Ｅ）の工程において前記ゲート電極パターン４４Ｄの側壁面およびゲート電極パターン４４Ｂの側壁面には側壁絶縁膜が、絶縁膜のＣＶＤ堆積およびエッチバック工程により形成され、さらに前記素子領域４１Ａにおいて前記ゲート電極パターン４４Ｄおよび側壁絶縁膜をマスクにＰあるいはＡｓなどのｎ型不純物元素をイオン注入し、活性化することにより、前記素子領域４１Ａのうち、前記側壁絶縁膜の外側部分に前記ｎ＋型拡散領域４１ｅおよび４１ｆを形成する。
【０１０１】
同様に、前記素子領域４１Ｂにおいて前記ゲート電極パターン４４Ｂおよび側壁絶縁膜をマスクにＢあるいはＢＦ２などのｐ型不純物元素をイオン注入することにより、前記素子領域４１Ｂのうち、前記側壁絶縁膜の外側部分に前記ｐ＋型拡散領域４１ｇおよび４１ｈを形成する。
【０１０２】
図１９（Ｅ）の工程では、前記側壁絶縁膜の形成の際に前記熱酸化膜４３ａ，４３ｂはパターニングされ、前記ゲート電極パターン４４Ｄの下にゲート絶縁膜４３Ａが、またゲート電極４４Ｂの下にゲート絶縁膜４３Ｂが形成される。
【０１０３】
次に図１９（Ｆ）の工程において、図１９（Ｅ）の構造上に層間絶縁膜４５を形成し、さらにこれをＣＭＰ法により平坦化した後、前記拡散領域４１ｅ，４１ｆ，４１ｇ，４１ｈをそれぞれ露出するように、前記層間絶縁膜４５中にコンタクトホール４５Ａ，４５Ｂ，４５Ｃおよび４５Ｄを形成する。
【０１０４】
さらに前記コンタクトホール４５Ａ，４５Ｂ，４５Ｃおよび４５Ｄの内壁面および底面をＴｉＮ／Ｔｉ構造のバリア膜４６ａ〜４６ｄにより覆い、さらに前記コンタクトホール４５Ａ〜４５Ｄを、Ｗプラグ４６Ａ〜４６Ｄにより充填する。
【０１０５】
さらに先に図９（Ａ）〜（Ｄ）、あるいは図１１（Ａ）〜（Ｄ）、１２（Ａ）〜（Ｄ）、あるいは図１３（Ａ）〜（Ｄ）で説明したゲート電極パターン４４Ｄ中のＳｉ原子をＡｌ原子で置換する工程を行うことにより、ポリシリコンゲート電極パターン４４Ｄが図１７に示すＡｌゲート電極４４Ａに変換される。
【０１０６】
本実施例によるＣＭＯＳ素子４０では、素子領域４１ＡにおいてＡｌ合金よりなる金属ゲート電極４４Ａが形成されるため、ゲート抵抗が低減され、ｎチャネルＭＯＳトランジスタの動作速度が向上する。また金属ゲート電極の使用により、ゲート電極とゲート絶縁膜との界面において生じる空乏層による、ゲート絶縁膜の見かけの膜厚変化の問題が軽減される。しかも、先に図４（Ａ）で説明したように、ｎチャネルＭＯＳトランジスタにおけるＡｌゲート電極の使用に伴う閾値電圧の変化は図１の従来の構成に対して０．１〜０．０１Ｖ程度であり、ＣＭＯＳ素子の特性に実質的な影響が及ぶことはない。
【０１０７】
また本実施例によるＣＭＯＳ素子４０では、ｐチャネルＭＯＳトランジスタのチャネル領域にホール移動度の大きい歪ＳｉＧｅ混晶層４１Ｃを使うため、ｐチャネルＭＯＳトランジスタの動作速度も向上する。またその際、歪ＳｉＧｅ混晶層をチャネル領域に使うことによるｐチャネルＭＯＳトランジスタの閾値電圧変化は０．１Ｖ程度であり、許容範囲に入っている。勿論、ゲート電極４１Ｂとしてｐ型ＳｉＧｅ混晶を使った場合には、閾値電圧のずれをほぼゼロに補償することができる。
［第４実施例］
図２０は、本発明の第４実施例によるＣＭＯＳ素子５０の構成を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【０１０８】
図２０を参照するに、前記ＣＭＯＳ素子５０は、前記ＣＭＯＳ素子４０と同様な構成を有するが、ＣＭＯＳ素子４０におけるｐチャネルＭＯＳトランジスタのポリシリコンゲート電極４４Ｂが、ＡｌあるいはＡｌ合金よりなる金属ゲート電極５４Ｂにより置き換えられていることを特徴とする。
【０１０９】
図２０のＣＭＯＳ素子５０は、先のＣＭＯＳ素子４０と同様な工程により製造されるが、図２１（Ａ）〜（Ｄ）および図２２（Ａ）〜（Ｄ）に示すポリシリコンゲート電極４４Ｂ中においてＳｉ原子をＡｌ原子により置換する工程を含む点で相違している。
【０１１０】
本実施例においては前記ＣＭＯＳ素子５０は先に図１８（Ａ）〜１９（Ｆ）で説明した工程と同様な工程により製造され、図１９（Ｆ）の構造に略対応した図２１（Ａ）の構造が得られる。ただし図２１（Ａ）の工程では、図１９（Ｆ）の構造上にＡｌ層４７およびＴｉ層４８が形成されている。
【０１１１】
図２１（Ａ）の構造が形成された後、本実施例では図２１（Ａ）〜２１（Ｄ）の工程において、先の図９（Ａ）〜（Ｄ）、あるいは図１１（Ａ）〜（Ｄ）、図１２（Ａ）〜（Ｄ）あるいは図１３（Ａ）〜（Ｄ）と同様な工程を行うことにより、前記ポリシリコンゲート電極パターン４４ＤがＡｌゲート電極パターン４４Ａに変換される。
【０１１２】
本実施例では、前記図２１（Ａ）〜（Ｄ）の工程において、前記ポリシリコンゲート電極４４ＤのＡｌゲート電極４４Ａへの変換と同時に、さらにポリシリコンゲート電極パターン４４Ｂが、図２１（Ａ）〜（Ｄ）にそれぞれ対応した図２２（Ａ）〜（Ｄ）の工程により、Ａｌゲート電極パターン５４Ｂに置き換えられる。ただし図２２（Ａ）〜（Ｄ）は、図２１（Ａ）〜（Ｄ）中、断面ｂ−ｂ’に沿った断面図である。
【０１１３】
図２２（Ａ）を参照するに、前記層間絶縁膜４５にはポリシリコンゲート電極パターン４４Ｂを露出する開口部４５Ｗが形成されており、前記層間絶縁膜４５上のＡｌ膜４７は、前記開口部４５Ｗにおいて前記ポリシリコンゲート電極パターン４４Ｂと接触している。
【０１１４】
次に図２２（Ｂ）の工程において、図２２（Ａ）の構造を約４００℃の温度で熱処理する。その結果、前記ポリシリコンゲート電極パターン４４Ｂ中のＳｉ原子が先の実施例と同様に前記Ａｌ膜４７中に前記開口部４５Ｗを通って拡散し、一方前記Ａｌ膜４７中のＡｌ原子が前記開口部４５Ｗを通って前記ポリシリコンゲート電極パターン４４Ｂ中に拡散する。その結果、図２２（Ｂ）の工程においては前記ポリシリコンゲート電極パターン４４ＢがＡｌゲート電極パターン４４Ａに置き換えられる。
【０１１５】
このようなポリシリコンゲート電極パターン４４Ｂ中におけるＳｉ原子のＡｌ原子による置換の結果、図２２（Ｃ）の工程では、前記ポリシリコンゲート電極パターン４４Ｂ中のＳｉ原子は大部分Ａｌ原子により置き換えられ、Ｓｉを含むＡｌ合金よりなるゲート電極５４Ｂが形成される。ただし図２２（Ｃ）の工程では、前記Ａｌ層４７およびＴｉ層４８は除去されている。
【０１１６】
また図２２（Ｄ）の工程では、前記開口部４５ＷにおいてＡｌゲート電極パターン５４ＢとＴｉ／ＴｉＮ構造の密着層４９ｆを介してコンタクトする配線パターン４９Ｆが前記層間絶縁膜４５上に形成されている。
【０１１７】
このように、本実施例によるＣＭＯＳ素子５０では、素子領域４１ＡにおいてＡｌ合金よりなる金属ゲート電極４４Ａが形成されるため、ゲート抵抗が低減され、ｎチャネルＭＯＳトランジスタの動作速度が向上する。また金属ゲート電極の使用により、ゲート電極とゲート絶縁膜との界面において生じる空乏層による、ゲート絶縁膜の見かけの膜厚変化の問題が軽減される。しかも、先に図４（Ａ）で説明したように、ｎチャネルＭＯＳトランジスタにおけるＡｌゲート電極の使用に伴う閾値電圧の変化は図１の従来の構成に対して０．１〜０．０１Ｖ程度であり、ＣＭＯＳ素子の特性に実質的な影響が及ぶことはない。
【０１１８】
また本実施例によるＣＭＯＳ素子５０では、ｐチャネルＭＯＳトランジスタのチャネル領域にホール移動度の大きい歪ＳｉＧｅ混晶層４１Ｃを使うため、ｐチャネルＭＯＳトランジスタの動作速度も向上する。またその際、Ａｌゲート電極を使うことによるｐチャネルＭＯＳトランジスタの閾値電圧の変化が約０．７Ｖであるのに対し、歪ＳｉＧｅ混晶層をチャネル領域に使うことによるｐチャネルＭＯＳトランジスタの閾値電圧変化が−０．２Ｖ程度であり、閾値電圧変化がある程度相殺され、０．５Ｖ程度に収まる。閾値電圧変化がこの程度であれば、回路設計を最適化することにより克服可能な範囲に入っている。
【０１１９】
図２３（Ａ）〜（Ｄ）は、図２２（Ａ）〜（Ｄ）の、ダマシン法による一変形例を示す。
【０１２０】
図２３（Ａ）〜（Ｄ）を参照するに、本変形例では前記開口部４５Ｗの代わりに、図１１（Ａ）〜（Ｄ），１２（Ａ）〜（Ｄ）の変形例と同様に、前記ポリシリコンゲート電極４４Ｂの長さ方向に延在する開口部４５Ｌが形成され、かかる開口部４５ＬをＡｌ層４７により充填し、熱処理を行うことにより、前記開口部４５Ｌを介してＳｉ原子とＡｌ原子との置換が行われる。
【０１２１】
また図２３（Ａ）〜（Ｄ）の変形例において、図１３（Ａ）〜（Ｄ）の変形例と同様に、前記Ｔｉ層４８を省略することも可能である。
［第５実施例］
図２４は、本発明の第５実施例によるＣＭＯＳ素子６０の構成を示す。
【０１２２】
図２４を参照するに、前記ＣＭＯＳ素子６０は、前記ＣＭＯＳ素子２０の一変形例となっており、以下では先に説明した部分には同一の参照符号を付し、説明を省略する。
【０１２３】
図２４を参照するに、ＣＭＯＳ素子６０は先のＣＭＯＳ素子２０と類似した構成を有するが、ｐチャネルＭＯＳトランジスタのゲート電極６４Ｂが、ｐ型ポリシリコンゲート電極パターン２３Ｂと、その上に形成されたＷＮなどの厚さが５ｎｍ程度のバリア層２４ｃと、前記バリア層２４ｃ上に形成されたＡｌ層２４Ｃとより構成されている。
図２５（Ａ）〜図２７（Ｊ）は、図２４のＣＭＯＳ素子６０の製造工程を示す。
【０１２４】
図２５（Ａ）を参照するに、前記素子領域２１Ａおよび素子領域２１Ｂの表面には、それぞれ熱酸化膜２３ａおよび２３ｂが例えば１ｎｍ程度の膜厚で形成され、図２５（Ｂ）の工程において図２５（Ａ）の構造上にポリシリコン膜２４がＣＶＤ法により約５０ｎｍの厚さに堆積される。
【０１２５】
図２５（Ｂ）の工程では、さらに前記ポリシリコン膜２４がｐ型にドープされ、さらに前記ポリシリコン膜２４上にＷＮ膜２４ｃが約５ｎｍの膜厚に堆積される。このようにして形成された前記ＷＮ膜２４ｃは、図２５（Ｂ）の工程においてパターニングにより、前記素子領域２１Ａから除去される。
【０１２６】
次に図２５（Ｃ）の工程において、前記図２５（Ｂ）の構造上に、別のポリシリコン膜２４Ｅが、前記素子領域２１Ｂ上において前記ＷＮ膜２４ｃを覆うように、１００ｎｍの厚さに堆積される。
【０１２７】
次に図２６（Ｄ）の工程において前記ポリシリコン膜は前記素子領域２１Ａおよび２１ＢにおいてＳｉＯ２などのハードマスクパターンＨＭ（図示せず）をマスクにパターニングされ、その結果、前記素子領域２１Ａ上にポリシリコンゲート電極パターン２４Ｄが、また前記素子領域２１Ｂ上には、ｐ型ポリシリコン層２４ＣとＷＮ層２４ｃとポリシリコン層２４Ｅとを順次積層したポリシリコンゲート電極パターン６４Ｄが、それぞれ形成される。
【０１２８】
図２６（Ｄ）の工程では、さらに前記ゲート電極２４Ｄ，６４Ｄをマスクに、前記素子領域２１ＡにおいてはＡｓやＰなどのｎ型不純物を、また前記素子領域２１ＢにおいてはＢあるいはＢＦ２などのｐ型不純物を、前記熱酸化膜２３ａあるいは熱酸化膜２３ｂを介してイオン注入し、その結果、前記素子領域２１Ａにおいては前記ｎ型拡散領域２１ａ，２１ｂが、また前記素子領域２１Ｂにおいては前記ｐ型拡散領域２１ｃ，２１ｄが、それぞれ形成される。
【０１２９】
さらに図２６（Ｅ）の工程において前記ゲート電極パターン２４Ｄの側壁面およびゲート電極パターン６４Ｄの側壁面には側壁絶縁膜が、絶縁膜のＣＶＤ堆積およびエッチバック工程により形成され、さらに前記素子領域２１Ａにおいて前記ゲート電極パターン２４Ｄおよび側壁絶縁膜をマスクにＰあるいはＡｓなどのｎ型不純物元素をイオン注入し、活性化することにより、前記素子領域２１Ａのうち、前記側壁絶縁膜の外側部分に前記ｎ＋型拡散領域２１ｅおよび２１ｆを形成する。
【０１３０】
同様に、前記素子領域２１Ｂにおいて前記ゲート電極パターン６４Ｄおよび側壁絶縁膜をマスクにＢあるいはＢＦ２などのｐ型不純物元素をイオン注入することにより、前記素子領域２１Ｂのうち、前記側壁絶縁膜の外側部分に前記ｐ＋型拡散領域２１ｇおよび２１ｈを形成する。
【０１３１】
図２６（Ｅ）の工程では、前記側壁絶縁膜の形成の際に前記熱酸化膜２３ａ，２３ｂはパターニングされ、前記ゲート電極パターン２４Ｄの下にゲート絶縁膜２３Ａが、またゲート電極６４Ｄの下にゲート絶縁膜２３Ｂが形成される。
【０１３２】
次に図２６（Ｆ）の工程において、図２６（Ｅ）の構造上に層間絶縁膜２５を形成し、さらにこれをＣＭＰ法により平坦化した後、前記拡散領域２１ｅ，２１ｆ，２１ｇ，２１ｈをそれぞれ露出するように、前記層間絶縁膜２５中にコンタクトホール２５Ａ，２５Ｂ，２５Ｃおよび２５Ｄを形成する。
【０１３３】
さらに前記コンタクトホール２５Ａ，２５Ｂ，２５Ｃおよび２５Ｄの内壁面および底面をＴｉＮ／Ｔｉ構造のバリア膜２６ａ〜２６ｄにより覆い、さらに前記コンタクトホール２５Ａ〜２５Ｄを、Ｗプラグ２６Ａ〜２６Ｄにより充填する。
【０１３４】
次に図２７（Ｇ）の工程において前記層間絶縁膜２５中に、前記ポリシリコンゲート電極パターン２４Ｄおよびゲート電極パターン６４Ｄのポリシリコン層２４Ｅを露出する開口部を形成し、さらに層間絶縁膜２５上にＡｌ膜２７およびＴｉ膜２８を順次形成する。
【０１３５】
さらに先に図８（Ｇ）〜（Ｊ）および図９（Ａ）〜（Ｄ）、あるいは図１１（Ａ）〜（Ｄ）、図１２（Ａ）〜（Ｄ）で説明したのと同様な工程を実行することにより、図２７（Ｈ）の工程において前記ポリシリコンゲート電極２４ＤがＡｌゲート電極２４Ａに置換される。
【０１３６】
さらに本実施例では、図２７（Ｇ）〜（Ｉ）の工程を実行する際に、前記ゲート電極６４Ｄ中のポリシリコン層２４ＥをもＡｌにより置換し、図２４のゲート電極６４Ｂを形成する。
【０１３７】
図２８（Ａ）〜（Ｄ）は、それぞれ図２７（Ｇ）〜（Ｊ）の構造の、断面ｂ−ｂ’に沿った断面図を示す。
【０１３８】
図２８（Ａ）を参照するに、前記層間絶縁膜２５にはゲート電極パターン６４Ｄ中のポリシリコン層２４Ｅを露出する開口部２５Ｗが形成されており、前記層間絶縁膜２５上のＡｌ膜２７は、前記開口部２５Ｗにおいて前記ポリシリコン層２４Ｅと接触している。
【０１３９】
次に図２７（Ｈ）および図２８（Ｂ）の工程において、図２７（Ｇ）および図２８（Ａ）の構造を約４００℃の温度で熱処理する。その結果、前記ポリシリコン層２４Ｅ中のＳｉ原子が前記Ａｌ膜２７中に前記開口部２５Ｗを通って拡散し、一方前記Ａｌ膜２７中のＡｌ原子が前記開口部２５Ｗを通って前記ポリシリコンゲート電極パターン２４Ｅ中に拡散する。その結果、図２７（Ｈ）および図２８（Ｂ）の工程においては前記ポリシリコン層２４ＥがポリシリコンからＡｌに置き換えられる。
【０１４０】
その際、前記ポリシリコン層２４Ｅとポリシリコン層２４Ｂとの間には拡散しバリアとして作用するＷＮ層２４ｃが設けられているため、前記ポリシリコン層２４ＥをＡｌに置き換える際にポリシリコン層２４ＢもＡｌに置き換えられることはない。
【０１４１】
その際、前記Ａｌ膜２７上にＳｉと反応するＴｉ膜２８を形成しておくことで、Ａｌ膜２７中に拡散したＳｉ原子はＴｉ膜２８により吸収され、前記Ａｌ膜２７を介したポリシリコン層のＡｌによる置換がさらに促進される。前記Ｔｉ膜２８は、Ａｌ膜２７の体積が十分大きい場合には、省略することができる。
【０１４２】
このようなポリシリコン層２４Ｅ中におけるＳｉ原子のＡｌ原子による拡散の結果、図２７（Ｉ）および図２８（Ｃ）の工程では、前記ポリシリコン層２４Ｅ中のＳｉ原子は大部分Ａｌ原子により置き換えられ、Ｓｉを含むＡｌ合金よりなる金属層２４Ｃが形成される。ただし図２７（Ｉ）および図２８（Ｃ）では、前記Ａｌ層２７およびＴｉ層２８は除去されている。このようにして形成された金属層２４Ｃは、ｐ型ポリシリコン層２４ＥおよびＷＮバリア層２４ｃと共に、前記ゲート電極６４Ｂを形成する。
【０１４３】
次に図２７（Ｊ）および図２８（Ｄ）の工程において前記層間絶縁膜２５上に、前記導電性プラグ２６Ａ〜２６Ｄにそれぞれ対応してＡｌあるいはＣｕよりなる配線パターン２９Ａ〜２９ＤがそれぞれＴｉＮ／Ｔｉ構造の密着層２９ａ〜２９ｄを介して形成される。また図２８（Ｄ）よりわかるように、前記開口部２５ＷにおいてはＡｌゲート電極パターン２４ＡとＴｉＮ／Ｔｉ構造の密着層２９ｆを介してコンタクトする配線パターン２９Ｆが前記層間絶縁膜２５上に形成されている。
【０１４４】
本実施例によるＣＭＯＳ素子６０では、素子領域２１ＡにおいてＡｌ合金よりなる金属ゲート電極２４Ａが形成されるため、ゲート抵抗が低減され、ｎチャネルＭＯＳトランジスタの動作速度が向上する。また金属ゲート電極の使用により、ゲート電極とゲート絶縁膜との界面において生じる空乏層による、ゲート絶縁膜の見かけの膜厚変化の問題が軽減される。しかも、先に図４（Ａ）で説明したように、ｎチャネルＭＯＳトランジスタにおけるＡｌゲート電極の使用に伴う閾値電圧の変化は図１の従来の構成に対して０．１Ｖ程度であり、ＣＭＯＳ素子の特性に実質的な影響が及ぶことはない。
【０１４５】
また前記ＣＭＯＳ素子６０では、前記ゲート電極６４Ｂのうち、ゲート絶縁膜３３ｂに接する部分はｐ型ポリシリコンより形成されるため、ｐチャネルＭＯＳトランジスタの閾値電圧変化は生じない。さらにＣＭＯＳ素子６０では、ゲート電極６４Ｂの上部は低抵抗Ａｌより形成されているため、ｐチャネルＭＯＳトランジスタにおいても動作速度の向上を実現することができる。
［第６実施例］
図２９は、本発明の第６実施例によるＣＭＯＳ素子７０の構成を示す。
【０１４６】
図２９を参照するに、前記ＣＭＯＳ素子７０は、前記ＣＭＯＳ素子６０の一変形例となっており、以下では先に説明した部分には同一の参照符号を付し、説明を省略する。
【０１４７】
図２９を参照するに、ＣＭＯＳ素子７０は先のＣＭＯＳ素子４０と類似した構成を有するが、前記素子領域２１Ｂ上に歪ＳｉＧｅ混晶層２４Ｃが形成されており、さらに前記ゲート電極６４Ｂ最下層のポリシリコン層２４Ｂが多結晶ＳｉＧｅ混晶より構成されている。
【０１４８】
図２９のＣＭＯＳ素子７０の製造方法は、先の実施例から明らかであり、説明を省略する。本実施例では、前記ゲート電極６４Ｂ中においてＳｉＧｅ層２４ＢとＡｌ層２４Ｃとの間にＷＮ層２４ｃをバリア層として設けているため、前記Ａｌ層２４Ｃを先に説明したポリシリコン層のＡｌ層への変換技術により形成する差異に、ＳｉＧｅ層２４ＢまでもがＡｌ層に置き換わることはない。
【０１４９】
かかる構成のＣＭＯＳ素子７０では、ｎチャネルＭＯＳトランジスタの動作速度が向上すると同時に、歪ＳｉＧｅ混晶層２１Ｃをチャネル層に使うことによりまた前記ゲート電極６４Ｂの上部を低抵抗金属層により置換することにより、ｐチャネルＭＯＳトランジスタの動作速度も向上する。さらに前記歪ＳｉＧｅ混晶層２１Ｃに組み合わせて前記ゲート電極６４Ｂの下部２４ＢをＳｉＧｅ混晶とすることにより、閾値電圧の変動の問題を回避することができる。
［第７実施例］
図３０は、本発明の第７実施例によるＣＭＯＳ素子８０の構成を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【０１５０】
図３０を参照するに、前記ＣＭＯＳ素子８０は、先に説明した前記ＣＭＯＳ素子２０と同様な構成を有するが、ＣＭＯＳ素子２０におけるｐチャネルＭＯＳトランジスタのポリシリコンゲート電極２４Ｂが、ＡｌあるいはＡｌ合金よりなる金属ゲート電極８４Ｃにより置き換えられており、さらに前記金属ゲート電極８４Ｃとゲート絶縁膜２３Ｂとの間には、閾値調整のためＡｌ以外の、例えばＲｕＯ２やＩｒ，Ｐｔなどの適当な仕事関数を有する金属層あるいは導電層８４ｃが設けられていることを特徴とする。前記導電層８４ｃは上記以外にも、例えばＰｔ，ＷＮ，Ｍｏ２Ｎ等より構成してもよい。その他、必要に応じて適宜、必要な仕事関数を有する材料を使用することができる。
【０１５１】
図３１（Ａ）〜図３３（Ｊ）は、図３０のＣＭＯＳ素子８０の製造工程を示す。
【０１５２】
図３１（Ａ）を参照するに、前記素子領域２１Ａおよび素子領域２１Ｂの表面には、それぞれ熱酸化膜２３ａおよび２３ｂが例えば１ｎｍ程度の膜厚で形成され、次に図３１（Ｂ）の工程において図３１（Ａ）の構造上にＨｆＯ２やＴａ２Ｏ５などの高誘電体ゲート絶縁膜２３ｋが１ｎｍ程度の膜厚に形成される。図３１（Ｂ）中、熱酸化膜２３ａ，２３ｂの図示は省略している。なお本実施例においては、上記熱酸化膜２３ａ，２３ｂの形成は省略することもできる。
【０１５３】
図３１（Ｂ）の工程においては、さらに前記高誘電体ゲート絶縁膜２３ｋ上、前記素子領域２１Ｂに対応して前記導電層８４ｃを構成する導電膜が形成され、さらに図３１（Ｃ）の工程において、図３１（Ｂ）の構造上にポリシリコン膜２４がＣＶＤ法により約１５０ｎｍの厚さに堆積される。図３１（Ｃ）の構造においては、前記ポリシリコン膜２４上にハードマスク層ＨＭが形成されているのがわかる。
【０１５４】
次に図３２（Ｄ）の工程において前記ハードマスク層ＨＭをパターニングし、さらにこのようにして形成されたハードマスクパターニングをマスクに前記ポリシリコン層２４をパターニングすることにより、前記素子領域２１Ａにおいてポリシリコンゲート電極パターン２４Ｄが、また前記素子領域２１Ｂにおいてポリシリコンゲート電極パターン８４Ｄが形成される。また前記ポリシリコンゲート電極パターン８４Ｄのパターニングの際に前記導電膜８４ｃも、所望のゲート電極の形状にパターニングされる。図３２（Ｄ）の工程では、また前記ゲート電極形成の際に前記高誘電体膜２３ｋもパターニングされ、前記ゲート電極パターン２４Ａの下に高誘電体ゲート絶縁膜２３Ａが、またゲート電極２４Ｂの下に高誘電体ゲート絶縁膜２３Ｂが形成される。
【０１５５】
図３２（Ｄ）の工程では、さらに前記ゲート電極２４Ｄ，８４Ｄをマスクに、前記素子領域２１ＡにおいてはＡｓやＰなどのｎ型不純物を、また前記素子領域２１ＢにおいてはＢあるいはＢＦ２などのｐ型不純物をイオン注入し、その結果、前記素子領域２１Ａにおいては前記ｎ型拡散領域２１ａ，２１ｂが、また前記素子領域２１Ｂにおいては前記ｐ型拡散領域２１ｃ，２１ｄが、それぞれ形成される。
【０１５６】
さらに図３２（Ｅ）の工程において前記ゲート電極パターン２４Ｄの側壁面およびゲート電極パターン８４Ｄの側壁面には側壁絶縁膜が、絶縁膜のＣＶＤ堆積およびエッチバック工程により形成され、さらに前記素子領域２１Ａにおいて前記ゲート電極パターン２４Ｄおよび側壁絶縁膜をマスクにＰあるいはＡｓなどのｎ型不純物元素をイオン注入し、活性化することにより、前記素子領域２１Ａのうち、前記側壁絶縁膜の外側部分に前記ｎ＋型拡散領域２１ｅおよび２１ｆを形成する。
【０１５７】
同様に、前記素子領域２１Ｂにおいて前記ゲート電極パターン８４Ｄおよび側壁絶縁膜をマスクにＢあるいはＢＦ２などのｐ型不純物元素をイオン注入することにより、前記素子領域２１Ｂのうち、前記側壁絶縁膜の外側部分に前記ｐ＋型拡散領域２１ｇおよび２１ｈを形成する。
【０１５８】
次に図３２（Ｆ）の工程において、図３２（Ｅ）の構造上に層間絶縁膜２５を形成し、さらにこれをＣＭＰ法により平坦化した後、前記拡散領域２１ｅ，２１ｆ，２１ｇ，２１ｈをそれぞれ露出するように、前記層間絶縁膜２５中にコンタクトホール２５Ａ，２５Ｂ，２５Ｃおよび２５Ｄを形成する。
【０１５９】
さらに前記コンタクトホール２５Ａ，２５Ｂ，２５Ｃおよび２５Ｄの内壁面および底面をＴｉＮ／Ｔｉ構造のバリア膜２６ａ〜２６ｄにより覆い、さらに前記コンタクトホール２５Ａ〜２５Ｄを、Ｗプラグ２６Ａ〜２６Ｄにより充填する。
【０１６０】
次に図３３（Ｇ）の工程において前記層間絶縁膜２５中に、前記ポリシリコンゲート電極パターン２４Ｄおよびゲート電極パターン８４Ｄのポリシリコン層２４Ｅを露出する開口部を形成し、さらに層間絶縁膜２５上にＡｌ膜２７およびＴｉ膜２８を順次形成する。
【０１６１】
さらに先に図８（Ｇ）〜（Ｊ）および図９（Ａ）〜（Ｄ）、あるいは図１１（Ａ）〜（Ｄ）、図１２（Ａ）〜（Ｄ）で説明したのと同様な工程を実行することにより、図３３（Ｈ）の工程において前記ポリシリコンゲート電極パターン２４ＤがＡｌゲート電極２４Ａに変換される。
【０１６２】
さらに本実施例では、図３３（Ｇ）〜（Ｉ）の工程を実行する際に、前記ポリシリコンゲート電極パターン８４ＤをＡｌにより置換し、図３０のゲート電極８４Ｂを形成する。
【０１６３】
図３４（Ａ）〜（Ｄ）は、それぞれ図３３（Ｇ）〜（Ｊ）の構造の、断面ｂ−ｂ’に沿った断面図を示す。
【０１６４】
図３４（Ａ）を参照するに、前記層間絶縁膜２５にはポリシリコンゲート電極パターン８４Ｄを露出する開口部２５Ｗが形成されており、前記層間絶縁膜２５上のＡｌ膜２７は、前記開口部２５Ｗにおいて前記ポリシリコンパターン８４Ｄと接触している。
【０１６５】
次に図３３（Ｈ）および図３４（Ｂ）の工程において、図３３（Ｇ）および図３４（Ａ）の構造を約４００℃の温度で熱処理する。その結果、前記ポリシリコン層８４Ｃ中のＳｉ原子が前記Ａｌ膜２７中に前記開口部２５Ｗを通って拡散し、一方前記Ａｌ膜２７中のＡｌ原子が前記開口部２５Ｗを通って前記ポリシリコンゲート電極パターン８４Ｄ中に拡散する。その結果、図３３（Ｈ）および図３４（Ｂ）の工程においては前記ポリシリコンパターン８４Ｄ中のＳｉ原子はＡｌ原子により置き換えられる。
【０１６６】
その際、前記Ａｌ膜２７上にＳｉと反応するＴｉ膜２８を形成しておくことで、Ａｌ膜２７中に拡散したＳｉ原子はＴｉ膜２８により吸収され、前記Ａｌ膜２７を介したポリシリコン層のＡｌによる置換がさらに促進される。前記Ｔｉ膜２８は、Ａｌ膜２７の体積が十分大きい場合には、省略することができる。
【０１６７】
このようなポリシリコンパターン８４Ｄ中へのＡｌ原子の拡散の結果、図３３（Ｉ）および図３４（Ｃ）の工程では、前記ポリシリコンパターン８４Ｄ中のＳｉ原子は大部分Ａｌ原子により置き換えられ、Ｓｉを含むＡｌ合金よりなる金属パターン８４Ｃが形成される。ただし図３３（Ｉ）および図３４（Ｃ）では、前記Ａｌ層２７およびＴｉ層２８は除去されている。このようにして形成された金属層パターン８４ｃおよび金属パターン８４Ｃは、前記ゲート電極８４Ｂを形成する。
【０１６８】
次に図３３（Ｊ）および図３４（Ｄ）の工程において前記層間絶縁膜２５上に、前記導電性プラグ２６Ａ〜２６Ｄにそれぞれ対応してＡｌあるいはＣｕよりなる配線パターン２９Ａ〜２９ＤがそれぞれＴｉＮ／Ｔｉ構造の密着層２９ａ〜２９ｄを介して形成される。また図３４（Ｄ）よりわかるように、前記開口部２５ＷにおいてはＡｌゲート電極パターン２４ＡとＴｉＮ／Ｔｉ構造の密着層２９ｆを介してコンタクトする配線パターン２９Ｆが前記層間絶縁膜２５上に形成されている。
【０１６９】
本実施例によれば、前記ＣＭＯＳ素子８０を構成するｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタの双方において低抵抗金属ゲート電極を使うことにより、素子の動作速度を向上させることが可能になる。
【０１７０】
また本実施例によれば、前記ｐチャネルＭＯＳトランジスタのゲート電極８４Ｂの下層部に、低抵抗の上層部８４Ｃを構成するＡｌ等の金属とは異なった仕事関数の金属層８４ｃを介在させることにより、ｐチャネルＭＯＳトランジスタにおいてＡｌゲート電極を使う際に生じる閾値電圧変動を補償することが可能になる。なお、このような閾値調整のための金属層は、前記ｎチャネルＭＯＳトランジスタのゲート電極２４Ａとゲート絶縁膜２３ｋとの間に設けることも可能である。
［第８実施例］
図３５は、本発明の第８実施例によるＣＭＯＳ素子９０の構成を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【０１７１】
図３５を参照するに、前記ＣＭＯＳ素子９０は、先に説明した前記ＣＭＯＳ素子８０の一変形例となっており、前記素子領域２１ＢにおいてＳｉ基板２１と高誘電体ゲート絶縁膜２３ｋとの間に歪ＳｉＧｅ混晶層２１Ｃが挿入されている。
【０１７２】
かかる構成では、特にｐチャネルＭＯＳトランジスタの動作速度が、歪ＳｉＧｅ混晶層２１Ｃをチャネル層に使った結果、さらに向上し、しかもかかる歪ＳｉＧｅ混晶層２１Ｃ上にＡｌゲート電極８４Ｂを設ける構成に伴う閾値電圧変化の問題が、閾値調整用の導電膜８４ｃを使うことにより、補償される。
【０１７３】
前記金属層８４ＣとしてＡｌあるいはＡｌ合金を使う場合、前記導電膜としては、ｐチャネル側にＲｕＯ２，ＷＮ，Ｉｒ、Ｐｔ，Ｍｏ２Ｎ，Ｃｏ，Ｎｉを使うことが可能である。また前記金属層としてＣｕ合金を使う場合には、前記導電膜として、ｎチャネル側にＴａ，Ｍｏ，Ｔｉ，Ｈｆ，ＴａＮ，Ｎｂ，Ｍｇ等の材料を使うことが可能である。
【０１７４】
図３５のＣＭＯＳ素子の製造方法は、先の実施例の説明より明らかであり、説明を省略する。
【０１７５】
以上、本発明を好ましい実施例について説明したが、本発明において、前記ポリシリコンゲート電極を置換して金属ゲート電極を形成できる材料はＡｌに限定されるものではなく、Ｃｕ，Ｐｔ，Ａｇ，Ａｕ，Ｎｉ，Ｍｇ，Ｔｉ，Ｗ，Ｍｏ，Ｎｂ，Ｒｕ，Ｚｎ，Ｃｏ等の金属を使うことも可能である。
【０１７６】
さらに図９（Ａ），（Ｂ）などの工程においてＡｌ膜２７上に形成されてＳｉ原子を吸収する層２８は、Ｔｉに限定されるものではなく、Ｎｉ，Ｃｏ，Ｒｕ等、Ｓｉと反応してシリサイドを形成する種々の材料を使うことも可能である。
【０１７７】
さらに全ての実施例において、ゲート電極をパターニングする際に使われたハードマスクを除去せずに、ゲートキャップ層として使うことが可能である。また、本発明の全ての実施例において、ソース・ドレイン領域およびゲート電極の表面にシリサイド層を形成することが可能である。また、金属置換されるゲート電極パターンはポリシリコンパターンに限定されるものではなく、ＧａＡｓやＩｎＰ，ＳｉＣ、ＧａＮ．Ｃ，ＳｉＧｅ，ＳｉＧｅＣ、あるいはアモルファスＳｉ、さらにポーラスＳｉ、単結晶Ｓｉなどを使うことも可能である。その際、導電型を付与する不純物元素は、最終的にはこれらのゲート電極パターンは金属置換されるため添加される必要はないが、ｐ型あるいはｎ型のものが添加されていてもよい。また、このような金属置換されるゲート電極パターンは、多結晶体であっても単結晶であっても、あるいはアモルファス相や準結晶であってもよい。また、本発明のいくつかの実施例ではゲート絶縁膜として熱酸化膜を使ったが、比誘電率がより大きな酸窒化膜を使うことも可能である。またいわゆる高誘電体材料を使うことも可能である。
【０１７８】
本実施例では、チャネル領域としてＳｉ基板上に成長させた歪ＳｉＧｅ層を使ったが、ＳｉＧｅ基板上に成長させた歪Ｓｉ層、あるいはＳｉ基板上に成長させたＳｉＣ層、ＧａＮ層、ＳｉＧｅＣ層など、様々な高移動度半導体材料を使うことが可能である。
【０１７９】
以上、本発明を好ましい実施例について説明したが、本発明は上記の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【０１８０】
（付記１） 第１の素子領域と第２の素子領域とを含む基板と、
前記第１の素子領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、
前記第１の素子領域中、前記第１のゲート電極の両側に形成された一対のｎ型拡散領域と、
前記第２の素子領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、
前記第２の素子領域中、前記第２のゲート電極の両側に形成された一対のｐ型拡散領域とよりなるＣＭＯＳ半導体装置であって、
前記第１および第２のゲート電極の一方は金属よりなり、前記第１および第２のゲート電極の他方は、対応する拡散領域と同じ導電型の多結晶半導体よりなることを特徴とするＣＭＯＳ半導体装置。
【０１８１】
（付記２） 前記一方のゲート電極を構成する金属は、Ｓｉを含むＡｌ合金であることを特徴とする付記１記載のＣＭＯＳ半導体装置。
【０１８２】
（付記３） 前記他方のゲート電極は，多結晶Ｓｉよりなることを特徴とする付記１または２記載のＣＭＯＳ半導体装置。
【０１８３】
（付記４） 前記他方のゲート電極は、多結晶ＳｉＧｅよりなることを特徴とする付記１または２記載のＣＭＯＳ半導体装置。
【０１８４】
（付記５） 前記第１の素子領域はｐ型Ｓｉ層よりなり、前記第２の素子領域はｎ型Ｓｉ層よりなることを特徴とする付記１〜４のうち、いずれか一項記載のＣＭＯＳ半導体装置。
【０１８５】
（付記６） 第１の素子領域と第２の素子領域とを含む基板と、
前記第１の素子領域上に第１のゲート絶縁膜を介して形成されたｎ型半導体材料よりなる第１のゲート電極と、
前記第１の素子領域中、前記第１のゲート電極の両側に形成された一対のｎ型拡散領域と、
前記第２の素子領域上に第２のゲート絶縁膜を介して形成されたｐ型半導体材料よりなる第２のゲート電極と、
前記第２の素子領域中、前記第２のゲート電極の両側に形成された一対のｐ型拡散領域とよりなるＣＭＯＳ半導体装置であって、
前記第２の素子領域は、前記第１の素子領域のホール移動度よりも大きなホール移動度を有することを特徴とするＣＭＯＳ半導体装置。
【０１８６】
（付記７） 前記第２の素子領域はＳｉＧｅ混晶層よりなり、前記第２のゲート電極は、ｐ型のＳｉＧｅ多結晶よりなることを特徴とする付記６記載のＣＭＯＳ半導体装置。
【０１８７】
（付記８） 前記第１のゲート電極は前記第２のゲート電極と同じ組成のｎ型半導体材料よりなることを特徴とする付記６または７記載のＣＭＯＳ半導体装置。
【０１８８】
（付記９） 前記第１の素子領域はＳｉ層よりなり、前記第１のゲート電極は、ｎ型多結晶Ｓｉよりなることを特徴とする付記６〜８のうち、いずれか一項記載のＣＭＯＳ半導体装置。
【０１８９】
（付記１０） 第１の素子領域と第２の素子領域とを含む基板と、
前記第１の素子領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、
前記第１の素子領域中、前記第１のゲート電極の両側に形成された一対のｎ型拡散領域と、
前記第２の素子領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、
前記第２の素子領域中、前記第２のゲート電極の両側に形成された一対のｐ型拡散領域とよりなるＣＭＯＳ半導体装置であって、
前記第１のゲート電極は金属よりなり、前記第２のゲート電極はｐ型多結晶半導体よりなり、
前記第２の素子領域は前記第１の素子領域のホール移動度よりも大きなホール移動度を有することを特徴とするＣＭＯＳ半導体装置。
【０１９０】
（付記１１） 前記第１の素子領域はＳｉ層よりなり、前記第２の素子領域は歪ＳｉＧｅ混晶層よりなることを特徴とする請求項１０記載のＣＭＯＳ半導体装置。
【０１９１】
（付記１２） 前記第２のゲート電極はｐ型多結晶ＳｉＧｅよりなることを特徴とする付記１０または１１記載のＣＭＯＳ半導体装置。
【０１９２】
（付記１３） 前記第１のゲート電極は、Ｓｉを含むＡｌ合金よりなることを特徴とする付記１０〜１２のうち、いずれか一項記載のＣＭＯＳ半導体装置。
【０１９３】
（付記１４） 第１の素子領域と第２の素子領域とを含む基板と、
前記第１の素子領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、
前記第１の素子領域中、前記第１のゲート電極の両側に形成された一対のｎ型拡散領域と、
前記第２の素子領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、
前記第２の素子領域中、前記第２のゲート電極の両側に形成された一対のｐ型拡散領域とよりなるＣＭＯＳ半導体装置であって、
前記第１および第２のゲート電極は金属よりなり、
前記第２の素子領域は、前記第１の素子領域のホール移動度よりも大きなホール移動度を有することを特徴とするＣＭＯＳ半導体装置。
【０１９４】
（付記１５） 前記第１の素子領域はＳｉ層よりなり、前記第２の素子領域は歪ＳｉＧｅ混晶層よりなることを特徴とする付記１４記載のＣＭＯＳ半導体装置。
【０１９５】
（付記１６） 前記第１のゲート電極を構成する金属は、Ｓｉを含むＡｌ合金であることを特徴とする付記１４または１５記載のＣＭＯＳ半導体装置。
【０１９６】
（付記１７） 第１の素子領域と第２の素子領域とを含む基板と、
前記第１の素子領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、
前記第１の素子領域中、前記第１のゲート電極の両側に形成された一対のｎ型拡散領域と、
前記第２の素子領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、
前記第２の素子領域中、前記第２のゲート電極の両側に形成された一対のｐ型拡散領域とよりなるＣＭＯＳ半導体装置であって、
前記第１のゲート電極は金属よりなり、
前記第２のゲート電極はＳｉを含む多結晶半導体層とバリアメタル層と金属層とを順次積層した構造を有することを特徴とするＣＭＯＳ半導体装置。
【０１９７】
（付記１８） 前記第２のゲート電極は、前記第２の素子領域と実質的に同じ仕事関数を有する材料よりなることを特徴とする付記１７記載のＣＭＯＳ半導体装置。
【０１９８】
（付記１９） 前記第１の素子領域はＳｉ層よりなり、前記第２の素子領域はＳｉＧｅ混晶層よりなることを特徴とする付記１８記載のＣＭＯＳ半導体装置。
【０１９９】
（付記２０） 前記第１および第２の素子領域はＳｉ層よりなることを特徴とする付記１８記載のＣＭＯＳ半導体装置。
【０２００】
（付記２１） 第１の素子領域と第２の素子領域とを含む基板と、
前記第１の素子領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、
前記第１の素子領域中、前記第１のゲート電極の両側に形成された一対のｎ型拡散領域と、
前記第２の素子領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、
前記第２の素子領域中、前記第２のゲート電極の両側に形成された一対のｐ型拡散領域とよりなるＣＭＯＳ半導体装置であって、
前記第１および第２のゲート電極の一方は金属よりなり、
前記第１および第２のゲート電極の他方は第１の金属層と、前記第１の金属層とは異なる金属よりなる第２の金属層とを順次積層した構造を有することを特徴とするＣＭＯＳ半導体装置。
【０２０１】
（付記２２） 前記第１の金属層は、前記第２の金属層とは異なる仕事関数を有することを特徴とする付記２１記載のＣＭＯＳ半導体装置。
【０２０２】
（付記２３） 前記一方のゲート電極は、前記第２の金属層を構成する前記金属により形成されていることを特徴とする付記２１または２２記載のＣＭＯＳ半導体装置。
【０２０３】
（付記２４） 前記一方のゲート電極および前記第２の金属層は、Ｓｉを含むＡｌ合金よりなることを特徴とする付記２１〜２３のうち、いずれか一項記載のＣＭＯＳ半導体装置。
【０２０４】
（付記２５） 前記第１の素子領域はＳｉ層よりなり、前記第２の素子領域は歪ＳｉＧｅ混晶層よりなることを特徴とする付記２１〜２４のうち、いずれか一項記載のＣＭＯＳ半導体装置。
【０２０５】
（付記２６） 前記第１および第２の素子領域はＳｉ層よりなることを特徴とする付記２１〜２４のうち、いずれか一項記載のＣＭＯＳ半導体装置。
【０２０６】
（付記２７） 第１の素子領域と第２の素子領域とを含む基板と、
前記第１の素子領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、
前記第１の素子領域中、前記第１のゲート電極の両側に形成された一対のｐ型拡散領域と、
前記第２の素子領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、
前記第２の素子領域中、前記第２のゲート電極の両側に形成された一対のｎ型拡散領域とよりなるＣＭＯＳ半導体装置であって、
前記第１のゲート電極は金属よりなり、
前記第２のゲート電極は第１の金属層と、前記第１の金属層とは異なる金属よりなる第２の金属層とを順次積層した構造を有することを特徴とするＣＭＯＳ半導体装置。
【０２０７】
【発明の効果】
本発明によれば、ＣＭＯＳ半導体装置のうち、ｎチャネルＭＯＳトランジスタのゲート電極に金属を使うことにより、ゲート抵抗が低減され、ｎチャネルＭＯＳトランジスタの動作速度が向上する。その際、特に前記ゲート電極としてＡｌを使うことにより、図１に示す従来の構成に対して閾値電圧の変化を０．１Ｖ程度に抑制できる。この程度の閾値電圧の変化であれば、ＣＭＯＳ半導体装置の動作特性に実質的な影響は生じない。Ａｌゲート電極は、最初にポリシリコンにより前記ｎチャネルＭＯＳトランジスタのゲート電極を形成し、イオン注入および熱処理により拡散領域を形成した後で、ゲート電極中のＳｉをＡｌにより置換することにより形成することができる。
【０２０８】
また本発明によれば、ＣＭＯＳ半導体装置の素子領域のうち、ｐチャネルＭＯＳトランジスタの素子領域にホール移動度の高い歪ＳｉＧｅ混晶などの材料を使うことにより、ｐチャネルＭＯＳトランジスタの動作速度を向上させることができる。その際、ｐチャネルＭＯＳトランジスタのゲート電極材料として素子領域に使われているのと同じＳｉＧｅ混晶を使うことにより、ｐチャネルＭＯＳトランジスタにおける閾値特性のずれを回避することが可能になる。
【０２０９】
また本発明によれば、ＣＭＯＳ半導体装置の素子領域のうち、ｎチャネルＭＯＳトランジスタのゲート電極にＡｌなどの金属ゲート電極を使い、またｐチャネルＭＯＳトランジスタの素子領域に歪ＳｉＧｅ混晶などのホール移動度の高い材料を使うことにより、ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタの両者において動作速度を向上させることが可能になる。その際、ｎチャネルＭＯＳトランジスタでは閾値電圧の変化は図１の構成に対して０．１Ｖ程度に抑制され、またｐチャネルＭＯＳトランジスタにおいても閾値電圧の変化は０．２Ｖ程度に抑制される。
【０２１０】
また本発明によれば、ＣＭＯＳ半導体装置の素子領域のうち、ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタの双方のゲート電極にＡｌなどの金属ゲート電極を使い、さらにｐチャネルＭＯＳトランジスタの素子領域にホール移動度の大きい歪ＳｉＧｅ混晶を使うことにより、ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタの双方において動作速度を向上させることができる。ｐチャネルトランジスタでは歪ＳｉＧｅ混晶にＡｌゲート電極を組み合わせた場合、ｐ型ポリシリコン電極を組み合わせた場合よりも大きな閾値電圧の変化が生じるが、それでも閾値電圧の変化は図１の構成に対して約０．６Ｖであり、この程度であれば回路設計次第で閾値電圧の変化を克服することが可能である。
【０２１１】
また本発明によれば、ＣＭＯＳ半導体装置のうち、ｎチャネルＭＯＳトランジスタのゲート電極にＡｌなどの金属ゲート電極を使い、ｐチャネルＭＯＳトランジスタのゲート電極のうち、ゲート絶縁膜と接する部分に、ｐチャネルＭＯＳトランジスタの素子領域を構成しているのと同じＳｉＧｅ混晶などの半導体を使い、さらに前記ｐチャネルＭＯＳトランジスタのゲート電極のうち、前記半導体層上にバリアメタル膜を介してＡｌ等の金属層を積層することにより、ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタのいずれにおいても動作速度が向上し、さらに閾値電圧の変化が補償される。
【０２１２】
さらに本発明によれば、ＣＭＯＳ半導体装置のうち、ｎチャネルＭＯＳトランジスタのゲート電極にＡｌなどの金属ゲート電極を使い、ｐチャネルＭＯＳトランジスタのゲート電極を、ｎチャネルＭＯＳトランジスタのゲート電極と同じ金属ゲート電極により構成し、さらに前記金属ゲート電極とゲート絶縁膜との間に別の金属層を介在させることにより、前記ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタの動作速度を向上させると同時に、閾値電圧の変化を抑制することが可能になる。
【図面の簡単な説明】
【図１】従来のＣＭＯＳ素子の構成を示す図である。
【図２】図１のＣＭＯＳ素子の課題に鑑みて想到しうるＣＭＯＳ素子の構成を示す図である。
【図３】図１のＣＭＯＳ素子の課題に鑑みて想到しうる別のＣＭＯＳ素子の構成を示す図である。
【図４】図２および図３のＣＭＯＳ素子において生じる問題点を説明する図である。
【図５】本発明の第１実施例によるＣＭＯＳ素子の構成を示す図である。
【図６】（Ａ）〜（Ｃ）は、図５のＣＭＯＳ素子の製造工程を説明する図（その１）である。
【図７】（Ｄ）〜（Ｆ）は、図５のＣＭＯＳ素子の製造工程を説明する図（その２）である。
【図８】（Ｇ）〜（Ｊ）は、図５のＣＭＯＳ素子の製造工程を説明する図（その３）である。
【図９】（Ａ）〜（Ｄ）は、図５のＣＭＯＳ素子の製造工程を説明する別の図である。
【図１０】（Ａ）〜（Ｄ）は、図５のＣＭＯＳ素子の製造工程を説明する別の図である。
【図１１】（Ａ）〜（Ｄ）は、図５のＣＭＯＳ素子の製造工程を説明する別の図である。
【図１２】（Ａ）〜（Ｄ）は、図５のＣＭＯＳ素子の製造工程を説明する別の図である。
【図１３】（Ａ）〜（Ｄ）は、図５のＣＭＯＳ素子の製造工程を説明する別の図である。
【図１４】本発明の第２実施例によるＣＭＯＳ素子の構成を示す図である。
【図１５】（Ａ）〜（Ｃ）は、図１４のＣＭＯＳ素子の製造工程を説明する図（その１）である。
【図１６】（Ｄ）〜（Ｆ）は、図１４のＣＭＯＳ素子の製造工程を説明する図（その２）である。
【図１７】本発明の第３実施例によるＣＭＯＳ素子の構成を示す図である。
【図１８】（Ａ）〜（Ｃ）は、図１７のＣＭＯＳ素子の製造工程を説明する図（その１）である。
【図１９】（Ｄ）〜（Ｆ）は、図１７のＣＭＯＳ素子の製造工程を説明する図（その２）である。
【図２０】本発明の第４実施例によるＣＭＯＳ素子の構成を示す図である。
【図２１】（Ａ）〜（Ｄ）は、図２０のＣＭＯＳ素子の製造工程を説明する図である。
【図２２】（Ａ）〜（Ｄ）は、図１７のＣＭＯＳ素子の製造工程を説明する別の図である。
【図２３】（Ａ）〜（Ｄ）は、図１７のＣＭＯＳ素子の製造工程を説明する別の図である。
【図２４】本発明の第５実施例によるＣＭＯＳ素子の構成を示す図である。
【図２５】（Ａ）〜（Ｃ）は、図２４のＣＭＯＳ素子の製造工程を説明する図（その１）である。
【図２６】（Ｄ）〜（Ｆ）は、図２４のＣＭＯＳ素子の製造工程を説明する図（その２）である。
【図２７】（Ｇ）〜（Ｊ）は、図２４のＣＭＯＳ素子の製造工程を説明する図（その３）である。
【図２８】（Ａ）〜（Ｄ）は、図２４のＣＭＯＳ素子の製造工程を説明する別の図である。
【図２９】本発明の第６実施例によるＣＭＯＳ素子の構成を示す図である。
【図３０】本発明の第７実施例によるＣＭＯＳ素子の構成を示す図である。
【図３１】（Ａ）〜（Ｃ）は、図３０のＣＭＯＳ素子の製造工程を説明する図（その１）である。
【図３２】（Ｄ）〜（Ｆ）は、図３０のＣＭＯＳ素子の製造工程を説明する図（その２）である。
【図３３】（Ｇ）〜（Ｊ）は、図３０のＣＭＯＳ素子の製造工程を説明する図（その３）である。
【図３４】（Ａ）〜（Ｄ）は、図３０のＣＭＯＳ素子の製造工程を説明する別の図である。
【図３５】本発明の第８実施例によるＣＭＯＳ素子の構成を示す図である。
【符号の説明】
１０，２０，３０，４０，５０，６０，７０，８０，９０ ＣＭＯＳ素子
１１，２１，３１，４１ Ｓｉ基板
１１Ａ，２１Ａ，３１Ａ，４１Ａ ｎチャネルＭＯＳ素子領域
１１Ｂ，２１Ｂ，３１Ｂ，４１Ｂ ｐチャネルＭＯＳ素子領域
１１ａ，１１ｂ，１１ｃ，１１ｄ ソース・ドレインエクステンション領域
１１ｅ，１１ｆ，１１ｇ，１１ｈ ソース・ドレイン拡散領域
２１ａ，２１ｂ，２１ｃ，２１ｄ ソース・ドレインエクステンション領域
２１ｅ，２１ｆ，２１ｇ，２１ｈ ソース・ドレイン拡散領域
３１ａ，３１ｂ，３１ｃ，３１ｄ ソース・ドレインエクステンション領域
３１ｅ，３１ｆ，３１ｇ，３１ｈ ソース・ドレイン拡散領域
４１ａ，４１ｂ，４１ｃ，４１ｄ ソース・ドレインエクステンション領域
４１ｅ，４１ｆ，４１ｇ，４１ｈ ソース・ドレイン拡散領域
１３Ａ，１３Ｂ，２３Ａ，２３Ｂ，３３Ａ，３３Ｂ，４３Ａ，４３Ｂ ゲート絶縁膜
１４Ａ、３４Ａ ｎ型ポリシリコンゲート電極
１４Ｂ，３４Ｂ，４４Ｂ ｐ型ポリシリコンゲート電極
２１Ｃ 歪ＳｉＧｅ混晶チャネル層
２３ｋ 高誘電率ゲート絶縁膜
２４Ａ，４４Ａ，５４Ｂ 金属ゲート電極
２４ｃ バリア層
２４Ｃ，８４Ｃ 金属層
６４Ｂ，８４Ｂ 複合ゲート電極
８４ｃ 閾値調整導電膜
【発明の属する技術分野】
本発明は一般に半導体装置に係り、特にＣＭＯＳ構成を有する超高速半導体装置に関する。
【０００２】
今日の超高速半導体装置では、所望の超高速動作を半導体装置の微細化によるゲート長の短縮により実現している。
【０００３】
一方、最近の先端的な超高速ＭＯＳトランジスタでは、ゲート長を０．０１５μｍにまで縮小した報告がなされるなど、微細化による半導体装置の動作速度の向上には限界が早晩訪れるものと考えられる。
【０００４】
このような事情に鑑み、従来よりキャリアが通過するチャネル層の構成を改良することにより超高速動作を実現する試みがなされている。
【０００５】
【従来の技術】
図１は、典型的な従来のＣＭＯＳ素子１０の構成を示す。
【０００６】
図１を参照するに、Ｓｉ基板１１上には素子分離領域１２によりｎチャネルＭＯＳトランジスタが形成されるｐ−型の素子領域（ｐ型ウェル）１１ＡとｐチャネルＭＯＳトランジスタが形成されるｎ−型の素子領域（ｎ型ウェル）１１Ｂとが形成されており、前記素子領域１１Ａ上にはゲート絶縁膜１３Ａを介してポリシリコンゲート電極１４Ａが、また前記素子領域１１Ｂ上にはゲート絶縁膜１３Ｂを介して別のポリシリコンゲート電極１４Ｂが形成されている。図示は省略するが、一般にポリシリコンゲート電極１４Ａ，１４Ｂの上部にはシリサイド層が形成されており、ゲート電極の抵抗値が低減されている。
【０００７】
前記素子領域１１Ａ中には前記ゲート電極１４Ａの両側にｎ型ソースエクステンション領域１１ａ，１１ｂが形成されており、また前記素子領域１１Ｂ中にはゲート電極１４Ｂの両側にｐ型ソースエクステンション領域１１ｃ，１１ｄが形成されている。
【０００８】
さらに前記素子領域１１Ａ中には前記ゲート電極１４Ａの側壁絶縁膜の外側に、ｎチャネルＭＯＳトランジスタのソース・ドレイン領域を形成するｎ＋型拡散領域１１ｅ，１１ｆが形成されており、また前記素子領域１１Ｂ中には前記ゲート電極１４Ｂの側壁絶縁膜の外側に、ｐチャネルＭＯＳトランジスタのソース・ドレイン領域を形成するｐ＋型拡散領域１１ｇおよび１１ｈが形成されている。
【０００９】
図１に示す表面チャネル型のＣＭＯＳ素子では、ｎチャネルＭＯＳトランジスタの閾値特性とｐチャネルＭＯＳトランジスタの閾値特性とを一致させるために、ゲート電極１４Ａ，１４Ｂをポリシリコンにより形成し、さらに前記ｎチャネルＭＯＳトランジスタのゲート電極１４Ａをｎ＋型に、またｐチャネルＭＯＳトランジスタのゲート電極１４Ｂをｐ＋型にドープしている。
【００１０】
このような図１のＣＭＯＳ素子ではＳｉよりなるチャネルに対応してポリシリコンゲート電極１４Ａあるいは１４Ｂを使い、さらにゲート電極１４Ａ，１４Ｂの導電型を素子領域１１Ａあるいは１１Ｂの導電型に応じて選択することにより、ｐチャネルＭＯＳトランジスタにおいても、ｎチャネルＭＯＳトランジスタにおいても同様な閾値電圧を実現することが可能になる。
【００１１】
一方、このような従来のポリシリコンゲート電極を使ったＣＭＯＳ素子では、動作速度の向上を微細化によるゲート長の短縮に頼らざるを得ないため、先にも説明したようにゲート長が０．０１５μｍ（１５ｎｍ）の素子を形成した等の報告はあるものの、これ以上のゲート長の短縮は困難と考えられ、素子の動作速度に限界が見え始めている。
【００１２】
これに対し、従来よりゲート電極直下のチャネル領域に歪みＳｉＧｅ混晶を使い、チャネル領域中におけるキャリア移動度を向上させることによりＭＯＳトランジスタの動作速度を向上させることが知られている。
【００１３】
図２は、このような歪みＳｉＧｅ混晶をチャネル領域に使ったＣＭＯＳ素子の構成を示す。ただし図２中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００１４】
図２を参照するに、前記Ｓｉ基板１１上には前記ｐ型素子領域１１Ａに対応してＳｉＧｅエピタキシャル層１５Ａが形成されており、前記ＳｉＧｅエピタキシャル層１５Ａ中には、図示は省略するが、ｎ型ソースエクステンション領域１１ａ，１１ｂおよびソース領域１１ｅ，ドレイン領域１１ｆが形成されている。同様に前記Ｓｉ基板１１上には、前記ｎ型素子領域１１Ｂに対応してＳｉＧｅエピタキシャル層１５Ｂが形成されており、前記ＳｉＧｅエピタキシャル層１５Ｂ中には、図示は省略するが、前記ｐ型ソースエクステンション領域１１ｃ，１１ｄおよびソース領域１１ｇ，ドレイン領域１１ｈが形成されている。
【００１５】
このような構成により、前記ｐチャネルＭＯＳトランジスタのチャネルとして作用するＳｉＧｅエピタキシャル層１５Ｂ中においては、特にチャネル方位を＜１００＞方向に設定した場合に顕著なホール移動度の向上が得られ、ｐチャネルＭＯＳトランジスタの動作速度が大きく改善される。
【００１６】
しかし、図２のＣＭＯＳ素子では、このような歪みＳｉＧｅ混晶の使用により動作速度の向上が得られるのはｐチャネルＭＯＳトランジスタだけであり、ｎチャネルＭＯＳトランジスタについては動作速度の向上は得られない。特にこの従来技術では、ｎチャネルＭＯＳトランジスタについて見ると、ＳｉＧｅ混晶の使用によりキャリア移動度の向上は得られないばかりか、チャネルの方位しだいでは、逆に移動度が劣化する場合もある。
【００１７】
これに対し、従来より図３に示すように、ＣＭＯＳ素子においてＡｌなどの金属よりなるゲート電極１６Ａ，１６Ｂ使う提案がなされている。ただし図３中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００１８】
このような金属ゲート電極１６Ａ，１６Ｂはポリシリコンゲート電極１４Ａ，１４Ｂよりも比抵抗が小さく、このため微細化に伴いゲート長が短縮され、ゲート電極の断面積が減少する場合においても、ゲート抵抗の増大を抑制することができる。また、このような金属ゲート電極を使うことにより、ポリシリコンゲート電極を使った場合にゲート絶縁膜１３Ａあるいは１３Ｂとポリシリコンゲート電極１４Ａあるいは１４Ｂとの界面における空乏層の生成の問題を軽減することが可能になる。このようなゲート電極とゲート絶縁膜界面における空乏層の拡がりはポリシリコンゲート電極１４Ａあるいは１４Ｂに印加されたゲート電圧により変化し、しかもゲート絶縁膜の実効的な膜厚を増大させるように作用する。これに対し図３の構成のように金属ゲート電極１６Ａ，１６Ｂを使った場合、このような空乏層の効果を実質的に除去することが可能になる。
【００１９】
前記ゲート電極１６Ａ，１６ＢとしてＡｌなどの低融点金属を使う場合には、Ｓｉ基板１１中にイオン注入により導入された不純物元素を活性化して拡散領域１１ａ〜１１ｈを形成しようとした場合にゲート電極１６Ａ，１６Ｂが溶融してしまう問題が生じるが、この問題は最初に図２のように最初にポリシリコンゲート電極１４Ａ，１４Ｂを形成しておき、前記拡散領域１１ａ〜１１ｈを熱処理により活性化した後でゲート電極中のＳｉをＡｌにより置換する工程を行うことにより、解決することができる。
【００２０】
【発明が解決しようとする課題】
しかしながら、図３に示すＣＭＯＳ回路においては、図４（Ａ），（Ｂ）に示すように金属ゲート電極の使用に伴い、ＣＭＯＳ回路を構成するｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタの閾値特性が、ポリシリコンゲート電極を使った場合に対して変化してしまう問題が生じる。
【００２１】
図４（Ａ），（Ｂ）を参照するに、図４（Ａ）はｎチャネルＭＯＳトランジスタのゲート電圧ＶＧ対ドレイン電流ＩＤ特性を、ゲート長が１μｍの場合および０．１μｍの場合について示しており、破線はポリシリコンゲート電極を使った場合を、また実線はＡｌゲート電極を使った場合を示す。
【００２２】
図４（Ａ）を参照するに、ゲート長が１μｍの場合で比較すると、Ａｌゲート電極を使うことで閾値電圧が０．１Ｖ程度変化しているのがわかる。実際には、条件の最適化により、閾値電圧の変化を０．０１Ｖ程度に抑えることが可能である。
【００２３】
これに対し図４（Ｂ）はｐチャネルＭＯＳトランジスタのＶＧ対ＩＤ特性を、同じくゲート長が１μｍの場合および０．１μｍの場合について示す。図４（Ａ）と同様に破線はポリシリコンゲート電極を使った場合を、実線はＡｌゲート電極を使った場合を示す。
【００２４】
図４（Ｂ）を参照するに、この場合には、閾値電圧の変化は非常に大きく、０．７Ｖにも達していることがわかる。
【００２５】
図４（Ａ），（Ｂ）に示す閾値電圧の変化はゲート電極に使われたＡｌの仕事関数を反映しており、従ってゲート電極の材料に依存する。
【００２６】
従って、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとで、ゲート電極の材料を変えることにより、それぞれのトランジスタにおいて最適な閾値電圧を実現することが考えられるが、このような構成ではｐチャネルＭＯＳトランジスタのゲート電極とｎチャネルＭＯＳトランジスタのゲート電極とを別々に形成する必要がある。
【００２７】
このような構造ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとでゲート電極の材料を変える構成のＣＭＯＳ素子は、一方のゲート電極を形成した後、これを絶縁膜などで保護し、他方のゲート電極を形成した後、前記絶縁膜を除去する工程により形成され得ると考えられるが、ゲート長が０．１μｍを切り０．０１μｍに近接するような非常に微細化された、すなわちゲート電極パターンの幅が非常に小さい構造では、絶縁膜の除去に際してゲート電極パターンも脱落するおそれがあり、半導体装置製造プロセスの信頼性が低下してしまう。
【００２８】
そこで本発明は上記の課題を解決した、新規で有用な半導体装置を提供することを概括的課題とする。
【００２９】
本発明のより具体的な課題は、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとでゲート電極材料を変化させ、及び／又はチャネル領域の構成を変化させ、動作速度を最大化すると共に、閾値特性の変化を最小化したＣＭＯＳ素子を提供することにある。
【００３０】
【課題を解決するための手段】
本発明は上記の課題を、第１の素子領域と第２の素子領域とを含む基板と、前記第１の素子領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記第１の素子領域中、前記第１のゲート電極の両側に形成された一対のｎ型拡散領域と、前記第２の素子領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、前記第２の素子領域中、前記第２のゲート電極の両側に形成された一対のｐ型拡散領域とよりなるＣＭＯＳ半導体装置であって、前記第１および第２のゲート電極の一方は金属よりなり、前記第１および第２のゲート電極の他方は、対応する拡散領域と同じ導電型の多結晶Ｓｉよりなることを特徴とするＣＭＯＳ半導体装置により、解決する。
【００３１】
本発明はまた上記の課題を、第１の素子領域と第２の素子領域とを含む基板と、前記第１の素子領域上に第１のゲート絶縁膜を介して形成されたｎ型半導体材料よりなる第１のゲート電極と、前記第１の素子領域中、前記第１のゲート電極の両側に形成された一対のｎ型拡散領域と、前記第２の素子領域上に第２のゲート絶縁膜を介して形成されたｐ型半導体材料よりなる第２のゲート電極と、前記第２の素子領域中、前記第２のゲート電極の両側に形成された一対のｐ型拡散領域とよりなるＣＭＯＳ半導体装置であって、前記第２の素子領域は、前記第１の素子領域のホール移動度よりも大きなホール移動度を有することを特徴とするＣＭＯＳ半導体装置により、解決する。
【００３２】
本発明はまた上記の課題を、第１の素子領域と第２の素子領域とを含む基板と、前記第１の素子領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記第１の素子領域中、前記第１のゲート電極の両側に形成された一対のｎ型拡散領域と、前記第２の素子領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、前記第２の素子領域中、前記第２のゲート電極の両側に形成された一対のｐ型拡散領域とよりなるＣＭＯＳ半導体装置であって、前記第１のゲート電極は金属よりなり、前記第２のゲート電極はｐ型多結晶半導体よりなり、前記第２の素子領域は前記第１の素子領域のホール移動度よりも大きなホール移動度を有することを特徴とするＣＭＯＳ半導体装置により、解決する。
【００３３】
本発明はまた上記の課題を、第１の素子領域と第２の素子領域とを含む基板と、前記第１の素子領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記第１の素子領域中、前記第１のゲート電極の両側に形成された一対のｎ型拡散領域と、前記第２の素子領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、前記第２の素子領域中、前記第２のゲート電極の両側に形成された一対のｐ型拡散領域とよりなるＣＭＯＳ半導体装置であって、前記第１および第２のゲート電極は金属よりなり、前記第２の素子領域は、前記第１の素子領域のホール移動度よりも大きなホール移動度を有することを特徴とするＣＭＯＳ半導体装置により、解決する。
【００３４】
さらに本発明は上記の課題を、第１の素子領域と第２の素子領域とを含む基板と、前記第１の素子領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記第１の素子領域中、前記第１のゲート電極の両側に形成された一対のｎ型拡散領域と、前記第２の素子領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、前記第２の素子領域中、前記第２のゲート電極の両側に形成された一対のｐ型拡散領域とよりなるＣＭＯＳ半導体装置であって、一方のゲート電極は金属よりなり、他方のゲート電極は多結晶Ｓｉ層とバリアメタル層と金属層とを順次積層した構造を有することを特徴とするＣＭＯＳ半導体装置により、解決する。
【００３５】
さらに本発明は上記の課題を、第１の素子領域と第２の素子領域とを含む基板と、前記第１の素子領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記第１の素子領域中、前記第１のゲート電極の両側に形成された一対のｎ型拡散領域と、前記第２の素子領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、前記第２の素子領域中、前記第２のゲート電極の両側に形成された一対のｐ型拡散領域とよりなるＣＭＯＳ半導体装置であって、前記第１および第２のゲート電極の一方は金属よりなり、前記第１および第２のゲート電極の他方は第１の金属層と、前記第１の金属層とは異なる金属よりなる第２の金属層とを順次積層した構造を有することを特徴とするＣＭＯＳ半導体装置により、解決する。
【００３６】
【発明の実施の形態】
［第１実施例］
図５は、本発明の第１実施例によるＣＭＯＳ素子２０の構成を示す。
【００３７】
図５を参照するに、前記ＣＭＯＳ素子２０は、素子分離構造２２により画成されたｐ−型素子領域（ｐウェル）２１Ａおよびｎ−型素子領域（ｎウェル）２１Ｂを形成されたＳｉ基板２１上に形成されており、前記素子領域２１Ａ上にはゲート絶縁膜２３Ａを介してＡｌあるいはＡｌ合金、ＣｕあるいはＣｕ合金よりなるゲート電極２４Ａが形成されている。
【００３８】
前記素子領域２１Ａ中には前記ゲート電極２４Ａの両側にｎ型の拡散領域２１ａ，２１ｂがソース・ドレインエクステンション領域として形成されており、さらに前記ゲート電極２４Ａの両側壁面上に形成された側壁絶縁膜の外側には、ｎ＋型の拡散領域２１ｅ，２１ｆがソース領域、ドレイン領域として形成されている。
【００３９】
同様に前記素子領域２１Ｂ上にはゲート絶縁膜２３Ｂを介してｐ＋型のポリシリコンゲート電極２４Ｂが形成されており、前記素子領域２１Ｂ中には前記ゲート電極２４Ｂの両側にｐ型の拡散領域２１ｃ，２１ｄがソース・ドレインエクステンション領域として形成されている。さらに前記素子領域２１Ｂ中、前記ゲート電極２４Ｂの両側壁面上に形成された側壁絶縁膜の外側には、ｐ＋型の拡散領域２１ｇ，２１ｈがソース領域、ドレイン領域として形成されている。
【００４０】
図６（Ａ）〜図８（Ｊ）は、図５のＣＭＯＳ素子２０の製造工程を示す。
【００４１】
図６（Ａ）を参照するに、Ｓｉ基板２１上にはＳＴＩ構造の素子分離構造２２が形成されており、素子領域２１Ａがｐ−型に、また素子領域２１Ｂがｎ−型に、それぞれｐ型不純物元素およびｎ型不純物元素のイオン注入により形成される。
【００４２】
次に図６（Ｂ）の工程において図６（Ａ）の構造に対して例えば熱酸化処理を行ない、前記素子領域２１Ａおよび素子領域２１Ｂの表面に、それぞれ熱酸化膜２３ａおよび２３ｂをたとえば１ｎｍ程度の膜厚で形成する。
【００４３】
次に図６（Ｃ）の工程において図６（Ｂ）の構造上にポリシリコン膜２４がＣＶＤ法により約１５０ｎｍの厚さに堆積され、これにｐ型不純物元素を５×１０１５ｃｍ−２のドーズ量でイオン注入することにより、前記素子領域２１Ｂに対応する部分２４ｂをｐ＋型にドープする。なお、図示の例では前記素子領域２１Ａに対応するポリシリコン膜２４の部分２４ａはマスク工程を使うことによりドープされないが、本発明では、前記部分２４ａを前記部分２４ｂと同様に一様にｐ型にドープすることも可能である。
【００４４】
次に図７（Ｄ）の工程において前記ポリシリコン膜は前記素子領域２１Ａおよび２１ＢにおいてＳｉＯ２などのハードマスクパターンＨＭをマスクにパターニングされ、その結果、前記素子領域２１Ａ上にポリシリコンゲート電極パターン２４Ｄが、また前記素子領域２１Ｂ上にポリシリコンゲート電極パターン２４Ｂが、それぞれ形成される。
【００４５】
図７（Ｄ）の工程では、さらに前記ゲート電極２４Ｄ，２４Ｂをマスクに、前記素子領域２１ＡにおいてはＡｓやＰなどのｎ型不純物を、また前記素子領域２１ＢにおいてはＢなどのｐ型不純物を、前記熱酸化膜２３ａあるいは熱酸化膜２３ｂを介してイオン注入し、その結果、前記素子領域２１Ａにおいては前記ｎ型拡散領域２１ａ，２１ｂが、また前記素子領域２１Ｂにおいては前記ｐ型拡散領域２１ｃ，２１ｄが、それぞれ形成される。
【００４６】
さらに図７（Ｅ）の工程において前記ゲート電極パターン２４Ｄの側壁面およびゲート電極パターン２４Ｂの側壁面には側壁絶縁膜が、絶縁膜のＣＶＤ堆積およびエッチバック工程により形成され、さらに前記素子領域２１Ａにおいて前記ゲート電極パターン２４Ｄおよび側壁絶縁膜をマスクにＰあるいはＡｓなどのｎ型不純物元素をイオン注入し、活性化することにより、前記素子領域２１Ａのうち、前記側壁絶縁膜の外側部分に前記ｎ＋型拡散領域２１ｅおよび２１ｆを形成する。
【００４７】
同様に、前記素子領域２１Ｂにおいて前記ゲート電極パターン２４Ｂおよび側壁絶縁膜をマスクにＢあるいはＢＦ２などのｐ型不純物元素をイオン注入することにより、前記素子領域２１Ｂのうち、前記側壁絶縁膜の外側部分に前記ｐ＋型拡散領域２１ｇおよび２１ｈを形成する。
【００４８】
図７（Ｅ）の工程では、前記側壁絶縁膜の形成の際に前記熱酸化膜２３ａ，２３ｂはパターニングされ、前記ゲート電極パターン２４Ｄの下にゲート絶縁膜２３Ａが、またゲート電極２４Ｂの下にゲート絶縁膜２３Ｂが形成される。
【００４９】
なお、図７（Ｅ）以降の工程において、前記ハードマスクＨＭは除去されているが、これを残しておくことも可能である。この場合には、図７（Ｅ）の工程において、ポリシリコンゲート電極パターン２４Ｄあるいは２４Ｂの上部に絶縁膜層が含まれる構造が得られる。
【００５０】
次に図７（Ｆ）の工程において、図７（Ｅ）の構造上に層間絶縁膜２５を形成し、さらにこれをＣＭＰ法により平坦化した後、前記拡散領域２１ｅ，２１ｆ，２１ｇ，２１ｈをそれぞれ露出するように、前記層間絶縁膜２５中にコンタクトホール２５Ａ，２５Ｂ，２５Ｃおよび２５Ｄを形成する。
【００５１】
さらに前記コンタクトホール２５Ａ，２５Ｂ，２５Ｃおよび２５Ｄの内壁面および底面をＴｉＮ／Ｔｉ構造のバリア膜２６ａ〜２６ｄにより覆い、さらに前記コンタクトホール２５Ａ〜２５Ｄを、Ｗプラグ２６Ａ〜２６Ｄにより充填する。
【００５２】
次に図８（Ｇ）の工程において前記層間絶縁膜２５中に、前記ポリシリコンゲート電極パターン２４Ｄを露出する開口部を形成し、さらに層間絶縁膜２５上にＡｌ膜２７およびＴｉ膜２８を順次形成する。
【００５３】
図９（Ａ）〜（Ｄ）は、それぞれ図８（Ｇ）〜（Ｊ）の構造の、断面ａ−ａ’に沿った断面図を示す。
【００５４】
図９（Ａ）を参照するに、前記層間絶縁膜２５にはポリシリコンゲート電極パターン２４Ｄを露出する開口部２５Ｖが形成されており、前記層間絶縁膜２５上のＡｌ膜２７は、前記開口部２５Ｖにおいて前記ポリシリコンゲート電極パターン２４Ｄと接触している。
【００５５】
次に図８（Ｈ）および図９（Ｂ）の工程において、図８（Ｇ）および図９（Ａ）の構造を約４００℃の温度で熱処理する。その結果、前記ポリシリコンゲート電極パターン２４Ｄ中のＳｉ原子が前記Ａｌ膜２７中に前記開口部２５Ｖを通って拡散し、一方前記Ａｌ膜２７中のＡｌ原子が前記開口部２５Ｖを通って前記ポリシリコンゲート電極パターン２４Ｄ中に拡散する。その結果、図８（Ｈ）および図９（Ｂ）の工程においては前記ポリシリコンゲート電極パターン２４ＤがポリシリコンからＡｌに置き換えられる。
【００５６】
その際、前記Ａｌ膜２７上にＳｉと反応するＴｉ膜２８を形成しておくことで、Ａｌ膜２７中に拡散したＳｉ原子はＴｉ膜２８により吸収され、前記Ａｌ膜２７を介したポリシリコンゲート電極パターン２４ＤのＡｌによる置換がさらに促進される。前記Ｔｉ膜２８は、Ａｌ膜２７の体積が十分大きい場合には、省略することができる。
【００５７】
このようなポリシリコンゲート電極パターン２４Ｄ中におけるＳｉ原子のＡｌ原子による拡散の結果、図８（Ｉ）および図９（Ｃ）の工程では、前記ポリシリコンゲート電極パターン２４Ｄ中のＳｉ原子は大部分Ａｌ原子により置き換えられ、Ｓｉを含むＡｌ合金よりなるゲート電極２４Ａが形成される。ただし図８（Ｉ）および図９（Ｃ）では、前記Ａｌ層２７およびＴｉ層２８は除去されている。
【００５８】
次に図８（Ｊ）および図９（Ｄ）の工程において前記層間絶縁膜２５上に、前記導電性プラグ２６Ａ〜２６Ｄにそれぞれ対応してＡｌあるいはＣｕよりなる配線パターン２９Ａ〜２９ＤがそれぞれＴｉＮ／Ｔｉ構造の密着層２９ａ〜２９ｄを介して形成される。また図９（Ｄ）よりわかるように、前記開口部２５ＶにおいてはＡｌゲート電極パターン２４ＡとＴｉＮ／Ｔｉ構造の密着層２９ｅを介してコンタクトする配線パターン２９Ｅが前記層間絶縁膜２５上に形成されている。
【００５９】
図１０（Ａ）〜（Ｄ）は、図８（Ｇ）〜（Ｊ）の工程を、図８（Ｇ）〜（Ｊ）中の断面ｂ−ｂ’に沿って示す。
【００６０】
図１０（Ａ）〜（Ｄ）を参照するに、断面ｂ−ｂ’では図９（Ａ）の開口部２５Ｖは形成されておらず、前記Ａｌ膜２７中のＡｌ原子による前記ポリシリコンゲート電極２４Ｂ中のＳｉ原子の置換は生じない。
【００６１】
また図１０（Ｃ）に示すように前記断面ｂ−ｂ’では前記層間絶縁膜２５中にポリシリコンゲート電極パターン２４Ｂを露出する開口部２５Ｗが形成されており、前記層間絶縁膜２５上には前記開口部２５Ｗにおいて拡散バリア２９ｆを介してＡｌあるいはＣｕよりなる電極２９Ｆが設けられている。
【００６２】
本実施例によるＣＭＯＳ素子２０では、素子領域２１ＡにおいてＡｌ合金よりなる金属ゲート電極２４Ａが形成されるため、ゲート抵抗が低減され、ｎチャネルＭＯＳトランジスタの動作速度が向上する。また金属ゲート電極の使用により、ゲート電極とゲート絶縁膜との界面において生じる空乏層による、ゲート絶縁膜の見かけの膜厚変化の問題が軽減される。しかも、先に図４（Ａ）で説明したように、ｎチャネルＭＯＳトランジスタにおけるＡｌゲート電極の使用に伴う閾値電圧の変化は図１の従来の構成に対して０．１Ｖ程度であり、ＣＭＯＳ素子の特性に実質的な影響が及ぶことはない。
【００６３】
図１１（Ａ）〜（Ｄ）および図１２（Ａ）〜（Ｄ）は、図８（Ａ）〜（Ｄ）および図９（Ａ）〜（Ｄ）に示したポリシリコンゲート電極２４ＤのＡｌゲート電極２４Ａへの変換工程の、ダマシン法を使った変形例を示す。ただし図１２（Ａ）〜（Ｄ）の工程は、図１１（Ａ）〜（Ｄ）の工程に対応しており、図１１（Ａ）〜（Ｄ）中、断面ａ−ａ’に沿った断面図を示す。
【００６４】
図１１（Ａ），１２（Ａ）を参照するに、前記図７（Ｆ）の構造の形成後、前記層間絶縁膜２５中にはゲート電極２４Ｄを長さ方向に沿って露出する開口部２５Ｇが形成され、前記Ａｌ層２７が前記開口部２５Ｇを充填するように形成される。さらに前記Ａｌ層２７上にＴｉ層２８が形成される。
【００６５】
次に図１１（Ｂ），１２（Ｂ）の工程において、前記開口部２５Ｇを介して、効果的にＳｉ原子のＡｌ原子による置換がなされ、さらに前記層間絶縁膜２５上のＡｌ層２７およびＴｉ層２８をＣＭＰ法により除去することにより、図１１（Ｃ），１２（Ｃ）に示す構造が得られる。
【００６６】
さらに図１１（Ｄ），１２（Ｄ）に示すように、前記開口部の一部において電極パターン２９Ｅが形成される。
【００６７】
なお、図１３（Ａ）〜（Ｄ）に示すように図１２（Ａ）〜（Ｄ）の工程においてＴｉ層２８を省略することも可能である。すなわちＴｉ層２８を省略しても、Ａｌ層２７の体積、例えば膜厚が十分に大きければ、ポリシリコン電極パターン２４Ｄ中のＳｉ原子をＡｌ原子により、実質的に完全に置き換えることが可能である。
［第２実施例］
図１４は、本発明の第２実施例によるＣＭＯＳ素子３０の構成を示す。
【００６８】
図１４を参照するに、前記ＣＭＯＳ素子３０は、素子分離構造３２により画成されたｐ−型素子領域（ｐウェル）３１Ａおよびｎ−型素子領域（ｎウェル）３１Ｂを形成されたＳｉ基板３１上に形成されており、前記素子領域３１Ａ上にはゲート絶縁膜３３Ａを介してｎ型にドープされたポリシリコンゲート電極３４Ａが形成されている。
【００６９】
前記素子領域３１Ａ中には前記ゲート電極３４Ａの両側にｎ型の拡散領域３１ａ，３１ｂがソース・ドレインエクステンション領域として形成されており、さらに前記ゲート電極３４Ａの両側壁面上に形成された側壁絶縁膜の外側には、ｎ＋型の拡散領域３１ｅ，３１ｆがソース領域、ドレイン領域として形成されている。
【００７０】
一方、前記素子領域３１Ｂ上にはＳｉＧｅ混晶層３１Ｃがエピタキシャルに形成されており、前記ＳｉＧｅ混晶層３１Ｃ上にゲート絶縁膜３３Ｂを介してｐ＋型のポリシリコンゲート電極３４Ｂが形成されている。このようにして形成されたＳｉＧｅ混晶層３１Ｃは引っ張り歪を蓄積し、Ｓｉ中におけるよりも大きなホール移動度を示す。
【００７１】
さらに前記素子領域３１Ｂ中には前記ゲート電極３４Ｂの両側にｐ型の拡散領域３１ｃ，３１ｄがソース・ドレインエクステンション領域として形成されている。さらに前記素子領域３１Ｂ中、前記ゲート電極３１Ｂの両側壁面上に形成された側壁絶縁膜の外側には、ｐ＋型の拡散領域３１ｇ，３１ｈがソース領域、ドレイン領域として形成されている。
【００７２】
図１５（Ａ）〜図１６（Ｆ）は、図１４のＣＭＯＳ素子３０の製造工程を示す。
【００７３】
図１５（Ａ）を参照するに、Ｓｉ基板３１上にはＳＴＩ構造の素子分離構造３２が形成されており、素子領域３１Ａがｐ−型に、また素子領域３１Ｂがｎ−型に、それぞれｐ型不純物元素およびｎ型不純物元素のイオン注入により形成される。
【００７４】
図１５（Ａ）の工程では、前記素子領域３１ＡがＳｉＮ膜３１Ｎよりなるマスク層により覆われており、この状態で図１５（Ｂ）の工程において、前記素子領域３１Ｂ上にＳｉＧｅ混晶層３１Ｃを１０ｎｍ程度の厚さにエピタキシャルに成長させる。さらに図１５（Ｂ）の工程では、前記ＳｉＧｅ混晶層３１Ｃの表面にＳｉ層３１Ｄを１０ｎｍ程度の厚さにエピタキシャルに成長させる。なお、図１５（Ｂ）の工程においてはＳｉＧｅ混晶層３１ＣあるいはＳｉ層３１Ｄの成長時間はわずかであり、このため前記ＳｉＮマスク層３１Ｎあるいは素子分離構造３２上にＳｉＧｅ混晶層あるいはＳｉ層が成長することはない。
【００７５】
なお図１５（Ａ），（Ｂ）の工程においてＳｉＮ膜３１Ｎを使わず、素子領域３１Ａ，３１Ｂ上に一様にＳｉＧｅ混晶層を成長させた後、エッチング工程によりＳｉＧｅ混晶層を素子領域３１Ａの表面から除去するようにしてもよい。
【００７６】
次に図１５（Ｃ）の工程において前記ＳｉＮ膜３１Ｎを除去し、さらに熱酸化処理を行なう。その結果、前記素子領域３１Ａ表面には熱酸化膜３３ａが形成され、また前記Ｓｉ層３１Ｄが酸化されて熱酸化膜３１ｂに変換される。その際、前記Ｓｉ層３１Ｄの酸化は膜全体が酸化する必要はなく、ＳｉＧｅ混晶層３１Ｃとの界面近傍においてＳｉ層が残留してもよい。この場合、残留したＳｉ層にはＳｉＧｅ混晶層３１ＣからＧｅが拡散し、結局のところかかるＳｉ層はＳｉＧｅ混晶層に変換される。
【００７７】
次に図１６（Ｄ）の工程において図１５（Ｃ）の構造上に多結晶ＳｉＧｅ混晶膜がＣＶＤ法により約１５０ｎｍの厚さに堆積され、これを前記素子領域３１Ａに対応してｎ＋型にドープし、さらに前記素子領域３１Ｂに対応してｐ＋型にドープする。さらに前記多結晶ＳｉＧｅ混晶膜を先の実施例と同様にハードマスクを使ってパターニングすることにより、前記素子領域３１Ａにおいて前記熱酸化膜３３ａ上に前記ｎ＋型多結晶ＳｉＧｅ混晶ゲート絶縁膜を、また前記素子領域２１Ｂにおいて前記熱酸化膜３３ｂ上にｐ＋型多結晶ＳｉＧｅ混晶ゲート絶縁膜を形成する。
【００７８】
なお、図示の例では前記ゲート電極３４Ａ，３４ＢがいずれもＳｉＧｅ混晶より形成されているが、前記ゲート電極３４Ａ，３４Ｂを形成する際に、図１５（Ｃ）の構造上に一様にポリシリコン膜を堆積し、前記素子領域３１Ａ上の部分にＡｓあるいはＰをイオン注入により導入してｎ＋型にドープし、前記素子領域３１Ｂ上の部分にＧｅをイオン注入により導入してＳｉＧｅ混晶とすると同時に、Ｂをイオン注入してｐ型にドープすることも可能である。この場合には、前記ゲート電極３４Ａはｎ型ポリシリコンよりなり、前記ゲート電極３４Ｂはｐ型多結晶ＳｉＧｅ混晶により構成される。
【００７９】
図１６（Ｄ）の工程では、さらに前記ゲート電極３４Ａ，３４Ｂをマスクに、前記素子領域３１ＡにおいてはＡｓやＰなどのｎ型不純物を、また前記素子領域３１ＢにおいてはＢ，ＢＦ２などのｐ型不純物を、前記熱酸化膜３３ａあるいは熱酸化膜３３ｂを介してイオン注入し、その結果、前記素子領域３１Ａにおいては前記ｎ型拡散領域３１ａ，３１ｂが、また前記素子領域３１Ｂにおいては前記ｐ型拡散領域３１ｃ，３１ｄが、それぞれ形成される。
【００８０】
さらに図１６（Ｅ）の工程において前記ゲート電極パターン３４Ａの側壁面およびゲート電極パターン３４Ｂの側壁面には側壁絶縁膜が、絶縁膜のＣＶＤ堆積およびエッチバック工程により形成され、さらに前記素子領域３１Ａにおいて前記ゲート電極パターン３４Ａおよび側壁絶縁膜をマスクにＰあるいはＡｓなどのｎ型不純物元素をイオン注入し、活性化することにより、前記素子領域３１Ａのうち、前記側壁絶縁膜の外側部分に前記ｎ＋型拡散領域３１ｅおよび３１ｆを形成する。
【００８１】
同様に、前記素子領域３１Ｂにおいて前記ゲート電極パターン３４Ｂおよび側壁絶縁膜をマスクにＢあるいはＢＦ２などのｐ型不純物元素をイオン注入することにより、前記素子領域３１Ｂのうち、前記側壁絶縁膜の外側部分に前記ｐ＋型拡散領域３１ｇおよび３１ｈを形成する。
【００８２】
図１６（Ｅ）の工程では、前記側壁絶縁膜の形成工程に伴って前記熱酸化膜３３ａ，３３ｂがパターニングされ、ゲート酸化膜３３Ａおよび３３Ｂが、それぞれ前記ゲート電極３４Ａの下に、またゲート電極３４Ｂの下に形成される。
【００８３】
さらに図１６（Ｆ）の工程において、図１６（Ｅ）の構造上に層間絶縁膜３５を形成し、さらにこれをＣＭＰ法により平坦化した後、前記拡散領域３１ｅ，３１ｆ，３１ｇ，３１ｈをそれぞれ露出するように、前記層間絶縁膜３５中にコンタクトホール３５Ａ，３５Ｂ，３５Ｃおよび３５Ｄを形成する。
【００８４】
さらに前記コンタクトホール３５Ａ，３５Ｂ，３５Ｃおよび３５Ｄの内壁面および底面を先の実施例と同様にＴｉＮ／Ｔｉ構造のバリア膜３６ａ〜３６ｄにより覆い、さらに前記コンタクトホール３５Ａ〜３５Ｄを、Ｗプラグ３６Ａ〜３６Ｄにより充填することにより、図１４のＣＭＯＳ素子３０が得られる。
【００８５】
本実施例のＣＭＯＳ素子３０では、前記素子領域３１Ｂ上に形成された歪ＳｉＧｅ混晶層３１ＣがｐチャネルＭＯＳトランジスタのチャネル層として使われるため、特にＣＭＯＳ素子３０中のｐチャネルＭＯＳトランジスタの動作速度が向上する。
【００８６】
その際、本実施例ではゲート電極３４Ｂとしてｐ型にドープしたＳｉＧｅ混晶を使うため、ｐチャネルＭＯＳトランジスタにおいてチャネル領域にＳｉＧｅ混晶を使っても、閾値電圧が、図１の従来の構成と比較して変化することがない。また、このようなＣＭＯＳ素子３０では、ゲート電極３４Ａをｎ型ポリシリコンにより形成した場合、ｎ型ＭＯＳトランジスタ中において閾値電圧の変化が生じることはない。さらに前記ｎ型ＭＯＳトランジスタにおけるゲート電極３４Ａをｎ型ＳｉＧｅ混晶により形成した場合でも、閾値電圧の変動は０．２Ｖ程度であり、閾値電圧は、回路設計を最適化することにより克服可能な範囲に収まっている。
【００８７】
本実施例においては、特に素子領域３１Ｂにおいて歪ＳｉＧｅ混晶よりなるチャネル層３１Ｃを使うのが肝要であり、前記ゲート電極３４Ｂとしてはｐ型ＳｉＧｅ混晶を使うのが好ましいものの、ｐ型ポリシリコンを使うことも可能である。この場合には、ｐチャネルＭＯＳトランジスタにおいて図１の従来の構成に対して閾値電圧の変化が生じるが、この閾値電圧の変化は０．１Ｖ程度であり、回路設計の最適化により克服可能な範囲に入っている。
［第３実施例］
図１７は、本発明の第３実施例によるＣＭＯＳ素子４０の構成を示す。
【００８８】
図１７を参照するに、前記ＣＭＯＳ素子４０は、素子分離構造４２により画成されたｐ−型素子領域（ｐウェル）４１Ａおよびｎ−型素子領域（ｎウェル）４１Ｂを形成されたＳｉ基板４１上に形成されており、前記素子領域４１Ａ上にはゲート絶縁膜４３Ａを介してＡｌあるいはＡｌ合金、ＣｕあるいはＣｕ合金よりなるゲート電極４４Ａが形成されている。
【００８９】
前記素子領域４１Ａ中には前記ゲート電極４４Ａの両側にｎ型の拡散領域４１ａ，４１ｂがソース・ドレインエクステンション領域として形成されており、さらに前記ゲート電極４４Ａの両側壁面上に形成された側壁絶縁膜の外側には、ｎ＋型の拡散領域４１ｅ，４１ｆがソース領域、ドレイン領域として形成されている。
【００９０】
一方、前記素子領域４１Ｂ上にはＳｉＧｅ混晶層４１Ｃがエピタキシャルに形成されており、前記ＳｉＧｅ混晶層４１Ｃ上にはゲート絶縁膜４３Ｂを介してｐ＋型のポリシリコンゲート電極４４Ｂが形成されている。
【００９１】
また前記素子領域４１Ｂ中には、前記ゲート電極４４Ｂの両側にｐ型の拡散領域４１ｃ，４１ｄがソース・ドレインエクステンション領域として形成されている。さらに前記素子領域４１Ｂ中、前記ゲート電極４１Ｂの両側壁面上に形成された側壁絶縁膜の外側には、ｐ＋型の拡散領域４１ｇ，４１ｈがソース領域、ドレイン領域として形成されている。
【００９２】
図１８（Ａ）〜図２０（Ｊ）は、図１７のＣＭＯＳ素子４０の製造工程を示す。
【００９３】
図１８（Ａ）を参照するに、Ｓｉ基板４１上にはＳＴＩ構造の素子分離構造４２が形成されており、素子領域４１Ａがｐ−型に、また素子領域４１Ｂがｎ−型に、それぞれｐ型不純物元素およびｎ型不純物元素のイオン注入により形成される。
【００９４】
図１８（Ａ）の工程では、前記素子領域４１ＡがＳｉＮ膜３１Ｎよりなるマスク層により覆われており、この状態で図１８（Ｂ）の工程において、前記素子領域４１Ｂ上にＳｉＧｅ混晶層４１Ｃを１０ｎｍ程度の厚さにエピタキシャルに成長させる。さらに図１８（Ｂ）の工程では、前記ＳｉＧｅ混晶層４１Ｃの表面にＳｉ層４１Ｄを１０ｎｍ程度の厚さにエピタキシャルに成長させる。なお、図１８（Ｂ）の工程においてはＳｉＧｅ混晶層４１ＣあるいはＳｉ層４１Ｄの成長時間はわずかであり、このため前記ＳｉＮマスク層４１Ｎあるいは素子分離構造４２上にＳｉＧｅ混晶層あるいはＳｉ層が成長することはない。
【００９５】
なお図１８（Ａ），（Ｂ）の工程においてＳｉＮ膜４１Ｎを使わず、素子領域４１Ａ，４１Ｂ上に一様にＳｉＧｅ混晶層を成長させた後、エッチング工程によりＳｉＧｅ混晶層を素子領域４１Ａの表面から除去するようにしてもよい。
【００９６】
次に図１８（Ｃ）の工程において前記ＳｉＮ膜４１Ｎを除去し、さらに熱酸化処理を行なう。その結果、前記素子領域４１Ａの表面に、熱酸化膜４３ａが例えば１ｎｍ程度の膜厚で形成される。また前記Ｓｉ層４１Ｄが酸化されて熱酸化膜４１ｂに変換される。その際、前記Ｓｉ層４１Ｄの酸化は膜全体が酸化する必要はなく、ＳｉＧｅ混晶層４１Ｃとの界面近傍においてＳｉ層が残留してもよい。この場合、残留したＳｉ層にはＳｉＧｅ混晶層４１ＣからＧｅが拡散し、結局のところかかるＳｉ層はＳｉＧｅ混晶層に変換される。
【００９７】
次に図１９（Ｄ）の工程において図１８（Ｃ）の構造上にポリシリコン膜がＣＶＤ法により約１５０ｎｍの厚さに堆積され、これにｐ型不純物元素を５×１０１５ｃｍ−２のドーズ量でイオン注入することにより、前記素子領域４１Ｂに対応する部分をｐ＋型にドープする。さらに、このようにして形成されたポリシリコン膜をパターニングすることにより、前記素子領域４１Ａに熱酸化膜４３ａを介して非ドープポリシリコンゲート電極パターン４４Ｄが、また前記素子領域４１Ｂに熱酸化膜４３ｂを介してｐ型ポリシリコンゲート電極パターン４４Ｄが形成される。
【００９８】
図示の例では、前記素子領域４１Ａに対応するポリシリコン膜部分はマスク工程を使うことでドープを免れているが、本発明では、前記ポリシリコン膜を一様にｐ型にドープすることも可能である。
【００９９】
図１９（Ｄ）の工程では、さらに前記ゲート電極パターン４４Ｄ，４４Ｂをマスクに、前記素子領域４１ＡにおいてはＡｓやＰなどのｎ型不純物を、また前記素子領域４１ＢにおいてはＢ，ＢＦ２などのｐ型不純物を、前記熱酸化膜４３ａあるいは熱酸化膜４３ｂを介してイオン注入し、その結果、前記素子領域４１Ａにおいては前記ｎ型拡散領域４１ａ，４１ｂが、また前記素子領域４１Ｂにおいては前記ｐ型拡散領域４１ｃ，４１ｄが、それぞれ形成される。
【０１００】
さらに図１９（Ｅ）の工程において前記ゲート電極パターン４４Ｄの側壁面およびゲート電極パターン４４Ｂの側壁面には側壁絶縁膜が、絶縁膜のＣＶＤ堆積およびエッチバック工程により形成され、さらに前記素子領域４１Ａにおいて前記ゲート電極パターン４４Ｄおよび側壁絶縁膜をマスクにＰあるいはＡｓなどのｎ型不純物元素をイオン注入し、活性化することにより、前記素子領域４１Ａのうち、前記側壁絶縁膜の外側部分に前記ｎ＋型拡散領域４１ｅおよび４１ｆを形成する。
【０１０１】
同様に、前記素子領域４１Ｂにおいて前記ゲート電極パターン４４Ｂおよび側壁絶縁膜をマスクにＢあるいはＢＦ２などのｐ型不純物元素をイオン注入することにより、前記素子領域４１Ｂのうち、前記側壁絶縁膜の外側部分に前記ｐ＋型拡散領域４１ｇおよび４１ｈを形成する。
【０１０２】
図１９（Ｅ）の工程では、前記側壁絶縁膜の形成の際に前記熱酸化膜４３ａ，４３ｂはパターニングされ、前記ゲート電極パターン４４Ｄの下にゲート絶縁膜４３Ａが、またゲート電極４４Ｂの下にゲート絶縁膜４３Ｂが形成される。
【０１０３】
次に図１９（Ｆ）の工程において、図１９（Ｅ）の構造上に層間絶縁膜４５を形成し、さらにこれをＣＭＰ法により平坦化した後、前記拡散領域４１ｅ，４１ｆ，４１ｇ，４１ｈをそれぞれ露出するように、前記層間絶縁膜４５中にコンタクトホール４５Ａ，４５Ｂ，４５Ｃおよび４５Ｄを形成する。
【０１０４】
さらに前記コンタクトホール４５Ａ，４５Ｂ，４５Ｃおよび４５Ｄの内壁面および底面をＴｉＮ／Ｔｉ構造のバリア膜４６ａ〜４６ｄにより覆い、さらに前記コンタクトホール４５Ａ〜４５Ｄを、Ｗプラグ４６Ａ〜４６Ｄにより充填する。
【０１０５】
さらに先に図９（Ａ）〜（Ｄ）、あるいは図１１（Ａ）〜（Ｄ）、１２（Ａ）〜（Ｄ）、あるいは図１３（Ａ）〜（Ｄ）で説明したゲート電極パターン４４Ｄ中のＳｉ原子をＡｌ原子で置換する工程を行うことにより、ポリシリコンゲート電極パターン４４Ｄが図１７に示すＡｌゲート電極４４Ａに変換される。
【０１０６】
本実施例によるＣＭＯＳ素子４０では、素子領域４１ＡにおいてＡｌ合金よりなる金属ゲート電極４４Ａが形成されるため、ゲート抵抗が低減され、ｎチャネルＭＯＳトランジスタの動作速度が向上する。また金属ゲート電極の使用により、ゲート電極とゲート絶縁膜との界面において生じる空乏層による、ゲート絶縁膜の見かけの膜厚変化の問題が軽減される。しかも、先に図４（Ａ）で説明したように、ｎチャネルＭＯＳトランジスタにおけるＡｌゲート電極の使用に伴う閾値電圧の変化は図１の従来の構成に対して０．１〜０．０１Ｖ程度であり、ＣＭＯＳ素子の特性に実質的な影響が及ぶことはない。
【０１０７】
また本実施例によるＣＭＯＳ素子４０では、ｐチャネルＭＯＳトランジスタのチャネル領域にホール移動度の大きい歪ＳｉＧｅ混晶層４１Ｃを使うため、ｐチャネルＭＯＳトランジスタの動作速度も向上する。またその際、歪ＳｉＧｅ混晶層をチャネル領域に使うことによるｐチャネルＭＯＳトランジスタの閾値電圧変化は０．１Ｖ程度であり、許容範囲に入っている。勿論、ゲート電極４１Ｂとしてｐ型ＳｉＧｅ混晶を使った場合には、閾値電圧のずれをほぼゼロに補償することができる。
［第４実施例］
図２０は、本発明の第４実施例によるＣＭＯＳ素子５０の構成を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【０１０８】
図２０を参照するに、前記ＣＭＯＳ素子５０は、前記ＣＭＯＳ素子４０と同様な構成を有するが、ＣＭＯＳ素子４０におけるｐチャネルＭＯＳトランジスタのポリシリコンゲート電極４４Ｂが、ＡｌあるいはＡｌ合金よりなる金属ゲート電極５４Ｂにより置き換えられていることを特徴とする。
【０１０９】
図２０のＣＭＯＳ素子５０は、先のＣＭＯＳ素子４０と同様な工程により製造されるが、図２１（Ａ）〜（Ｄ）および図２２（Ａ）〜（Ｄ）に示すポリシリコンゲート電極４４Ｂ中においてＳｉ原子をＡｌ原子により置換する工程を含む点で相違している。
【０１１０】
本実施例においては前記ＣＭＯＳ素子５０は先に図１８（Ａ）〜１９（Ｆ）で説明した工程と同様な工程により製造され、図１９（Ｆ）の構造に略対応した図２１（Ａ）の構造が得られる。ただし図２１（Ａ）の工程では、図１９（Ｆ）の構造上にＡｌ層４７およびＴｉ層４８が形成されている。
【０１１１】
図２１（Ａ）の構造が形成された後、本実施例では図２１（Ａ）〜２１（Ｄ）の工程において、先の図９（Ａ）〜（Ｄ）、あるいは図１１（Ａ）〜（Ｄ）、図１２（Ａ）〜（Ｄ）あるいは図１３（Ａ）〜（Ｄ）と同様な工程を行うことにより、前記ポリシリコンゲート電極パターン４４ＤがＡｌゲート電極パターン４４Ａに変換される。
【０１１２】
本実施例では、前記図２１（Ａ）〜（Ｄ）の工程において、前記ポリシリコンゲート電極４４ＤのＡｌゲート電極４４Ａへの変換と同時に、さらにポリシリコンゲート電極パターン４４Ｂが、図２１（Ａ）〜（Ｄ）にそれぞれ対応した図２２（Ａ）〜（Ｄ）の工程により、Ａｌゲート電極パターン５４Ｂに置き換えられる。ただし図２２（Ａ）〜（Ｄ）は、図２１（Ａ）〜（Ｄ）中、断面ｂ−ｂ’に沿った断面図である。
【０１１３】
図２２（Ａ）を参照するに、前記層間絶縁膜４５にはポリシリコンゲート電極パターン４４Ｂを露出する開口部４５Ｗが形成されており、前記層間絶縁膜４５上のＡｌ膜４７は、前記開口部４５Ｗにおいて前記ポリシリコンゲート電極パターン４４Ｂと接触している。
【０１１４】
次に図２２（Ｂ）の工程において、図２２（Ａ）の構造を約４００℃の温度で熱処理する。その結果、前記ポリシリコンゲート電極パターン４４Ｂ中のＳｉ原子が先の実施例と同様に前記Ａｌ膜４７中に前記開口部４５Ｗを通って拡散し、一方前記Ａｌ膜４７中のＡｌ原子が前記開口部４５Ｗを通って前記ポリシリコンゲート電極パターン４４Ｂ中に拡散する。その結果、図２２（Ｂ）の工程においては前記ポリシリコンゲート電極パターン４４ＢがＡｌゲート電極パターン４４Ａに置き換えられる。
【０１１５】
このようなポリシリコンゲート電極パターン４４Ｂ中におけるＳｉ原子のＡｌ原子による置換の結果、図２２（Ｃ）の工程では、前記ポリシリコンゲート電極パターン４４Ｂ中のＳｉ原子は大部分Ａｌ原子により置き換えられ、Ｓｉを含むＡｌ合金よりなるゲート電極５４Ｂが形成される。ただし図２２（Ｃ）の工程では、前記Ａｌ層４７およびＴｉ層４８は除去されている。
【０１１６】
また図２２（Ｄ）の工程では、前記開口部４５ＷにおいてＡｌゲート電極パターン５４ＢとＴｉ／ＴｉＮ構造の密着層４９ｆを介してコンタクトする配線パターン４９Ｆが前記層間絶縁膜４５上に形成されている。
【０１１７】
このように、本実施例によるＣＭＯＳ素子５０では、素子領域４１ＡにおいてＡｌ合金よりなる金属ゲート電極４４Ａが形成されるため、ゲート抵抗が低減され、ｎチャネルＭＯＳトランジスタの動作速度が向上する。また金属ゲート電極の使用により、ゲート電極とゲート絶縁膜との界面において生じる空乏層による、ゲート絶縁膜の見かけの膜厚変化の問題が軽減される。しかも、先に図４（Ａ）で説明したように、ｎチャネルＭＯＳトランジスタにおけるＡｌゲート電極の使用に伴う閾値電圧の変化は図１の従来の構成に対して０．１〜０．０１Ｖ程度であり、ＣＭＯＳ素子の特性に実質的な影響が及ぶことはない。
【０１１８】
また本実施例によるＣＭＯＳ素子５０では、ｐチャネルＭＯＳトランジスタのチャネル領域にホール移動度の大きい歪ＳｉＧｅ混晶層４１Ｃを使うため、ｐチャネルＭＯＳトランジスタの動作速度も向上する。またその際、Ａｌゲート電極を使うことによるｐチャネルＭＯＳトランジスタの閾値電圧の変化が約０．７Ｖであるのに対し、歪ＳｉＧｅ混晶層をチャネル領域に使うことによるｐチャネルＭＯＳトランジスタの閾値電圧変化が−０．２Ｖ程度であり、閾値電圧変化がある程度相殺され、０．５Ｖ程度に収まる。閾値電圧変化がこの程度であれば、回路設計を最適化することにより克服可能な範囲に入っている。
【０１１９】
図２３（Ａ）〜（Ｄ）は、図２２（Ａ）〜（Ｄ）の、ダマシン法による一変形例を示す。
【０１２０】
図２３（Ａ）〜（Ｄ）を参照するに、本変形例では前記開口部４５Ｗの代わりに、図１１（Ａ）〜（Ｄ），１２（Ａ）〜（Ｄ）の変形例と同様に、前記ポリシリコンゲート電極４４Ｂの長さ方向に延在する開口部４５Ｌが形成され、かかる開口部４５ＬをＡｌ層４７により充填し、熱処理を行うことにより、前記開口部４５Ｌを介してＳｉ原子とＡｌ原子との置換が行われる。
【０１２１】
また図２３（Ａ）〜（Ｄ）の変形例において、図１３（Ａ）〜（Ｄ）の変形例と同様に、前記Ｔｉ層４８を省略することも可能である。
［第５実施例］
図２４は、本発明の第５実施例によるＣＭＯＳ素子６０の構成を示す。
【０１２２】
図２４を参照するに、前記ＣＭＯＳ素子６０は、前記ＣＭＯＳ素子２０の一変形例となっており、以下では先に説明した部分には同一の参照符号を付し、説明を省略する。
【０１２３】
図２４を参照するに、ＣＭＯＳ素子６０は先のＣＭＯＳ素子２０と類似した構成を有するが、ｐチャネルＭＯＳトランジスタのゲート電極６４Ｂが、ｐ型ポリシリコンゲート電極パターン２３Ｂと、その上に形成されたＷＮなどの厚さが５ｎｍ程度のバリア層２４ｃと、前記バリア層２４ｃ上に形成されたＡｌ層２４Ｃとより構成されている。
図２５（Ａ）〜図２７（Ｊ）は、図２４のＣＭＯＳ素子６０の製造工程を示す。
【０１２４】
図２５（Ａ）を参照するに、前記素子領域２１Ａおよび素子領域２１Ｂの表面には、それぞれ熱酸化膜２３ａおよび２３ｂが例えば１ｎｍ程度の膜厚で形成され、図２５（Ｂ）の工程において図２５（Ａ）の構造上にポリシリコン膜２４がＣＶＤ法により約５０ｎｍの厚さに堆積される。
【０１２５】
図２５（Ｂ）の工程では、さらに前記ポリシリコン膜２４がｐ型にドープされ、さらに前記ポリシリコン膜２４上にＷＮ膜２４ｃが約５ｎｍの膜厚に堆積される。このようにして形成された前記ＷＮ膜２４ｃは、図２５（Ｂ）の工程においてパターニングにより、前記素子領域２１Ａから除去される。
【０１２６】
次に図２５（Ｃ）の工程において、前記図２５（Ｂ）の構造上に、別のポリシリコン膜２４Ｅが、前記素子領域２１Ｂ上において前記ＷＮ膜２４ｃを覆うように、１００ｎｍの厚さに堆積される。
【０１２７】
次に図２６（Ｄ）の工程において前記ポリシリコン膜は前記素子領域２１Ａおよび２１ＢにおいてＳｉＯ２などのハードマスクパターンＨＭ（図示せず）をマスクにパターニングされ、その結果、前記素子領域２１Ａ上にポリシリコンゲート電極パターン２４Ｄが、また前記素子領域２１Ｂ上には、ｐ型ポリシリコン層２４ＣとＷＮ層２４ｃとポリシリコン層２４Ｅとを順次積層したポリシリコンゲート電極パターン６４Ｄが、それぞれ形成される。
【０１２８】
図２６（Ｄ）の工程では、さらに前記ゲート電極２４Ｄ，６４Ｄをマスクに、前記素子領域２１ＡにおいてはＡｓやＰなどのｎ型不純物を、また前記素子領域２１ＢにおいてはＢあるいはＢＦ２などのｐ型不純物を、前記熱酸化膜２３ａあるいは熱酸化膜２３ｂを介してイオン注入し、その結果、前記素子領域２１Ａにおいては前記ｎ型拡散領域２１ａ，２１ｂが、また前記素子領域２１Ｂにおいては前記ｐ型拡散領域２１ｃ，２１ｄが、それぞれ形成される。
【０１２９】
さらに図２６（Ｅ）の工程において前記ゲート電極パターン２４Ｄの側壁面およびゲート電極パターン６４Ｄの側壁面には側壁絶縁膜が、絶縁膜のＣＶＤ堆積およびエッチバック工程により形成され、さらに前記素子領域２１Ａにおいて前記ゲート電極パターン２４Ｄおよび側壁絶縁膜をマスクにＰあるいはＡｓなどのｎ型不純物元素をイオン注入し、活性化することにより、前記素子領域２１Ａのうち、前記側壁絶縁膜の外側部分に前記ｎ＋型拡散領域２１ｅおよび２１ｆを形成する。
【０１３０】
同様に、前記素子領域２１Ｂにおいて前記ゲート電極パターン６４Ｄおよび側壁絶縁膜をマスクにＢあるいはＢＦ２などのｐ型不純物元素をイオン注入することにより、前記素子領域２１Ｂのうち、前記側壁絶縁膜の外側部分に前記ｐ＋型拡散領域２１ｇおよび２１ｈを形成する。
【０１３１】
図２６（Ｅ）の工程では、前記側壁絶縁膜の形成の際に前記熱酸化膜２３ａ，２３ｂはパターニングされ、前記ゲート電極パターン２４Ｄの下にゲート絶縁膜２３Ａが、またゲート電極６４Ｄの下にゲート絶縁膜２３Ｂが形成される。
【０１３２】
次に図２６（Ｆ）の工程において、図２６（Ｅ）の構造上に層間絶縁膜２５を形成し、さらにこれをＣＭＰ法により平坦化した後、前記拡散領域２１ｅ，２１ｆ，２１ｇ，２１ｈをそれぞれ露出するように、前記層間絶縁膜２５中にコンタクトホール２５Ａ，２５Ｂ，２５Ｃおよび２５Ｄを形成する。
【０１３３】
さらに前記コンタクトホール２５Ａ，２５Ｂ，２５Ｃおよび２５Ｄの内壁面および底面をＴｉＮ／Ｔｉ構造のバリア膜２６ａ〜２６ｄにより覆い、さらに前記コンタクトホール２５Ａ〜２５Ｄを、Ｗプラグ２６Ａ〜２６Ｄにより充填する。
【０１３４】
次に図２７（Ｇ）の工程において前記層間絶縁膜２５中に、前記ポリシリコンゲート電極パターン２４Ｄおよびゲート電極パターン６４Ｄのポリシリコン層２４Ｅを露出する開口部を形成し、さらに層間絶縁膜２５上にＡｌ膜２７およびＴｉ膜２８を順次形成する。
【０１３５】
さらに先に図８（Ｇ）〜（Ｊ）および図９（Ａ）〜（Ｄ）、あるいは図１１（Ａ）〜（Ｄ）、図１２（Ａ）〜（Ｄ）で説明したのと同様な工程を実行することにより、図２７（Ｈ）の工程において前記ポリシリコンゲート電極２４ＤがＡｌゲート電極２４Ａに置換される。
【０１３６】
さらに本実施例では、図２７（Ｇ）〜（Ｉ）の工程を実行する際に、前記ゲート電極６４Ｄ中のポリシリコン層２４ＥをもＡｌにより置換し、図２４のゲート電極６４Ｂを形成する。
【０１３７】
図２８（Ａ）〜（Ｄ）は、それぞれ図２７（Ｇ）〜（Ｊ）の構造の、断面ｂ−ｂ’に沿った断面図を示す。
【０１３８】
図２８（Ａ）を参照するに、前記層間絶縁膜２５にはゲート電極パターン６４Ｄ中のポリシリコン層２４Ｅを露出する開口部２５Ｗが形成されており、前記層間絶縁膜２５上のＡｌ膜２７は、前記開口部２５Ｗにおいて前記ポリシリコン層２４Ｅと接触している。
【０１３９】
次に図２７（Ｈ）および図２８（Ｂ）の工程において、図２７（Ｇ）および図２８（Ａ）の構造を約４００℃の温度で熱処理する。その結果、前記ポリシリコン層２４Ｅ中のＳｉ原子が前記Ａｌ膜２７中に前記開口部２５Ｗを通って拡散し、一方前記Ａｌ膜２７中のＡｌ原子が前記開口部２５Ｗを通って前記ポリシリコンゲート電極パターン２４Ｅ中に拡散する。その結果、図２７（Ｈ）および図２８（Ｂ）の工程においては前記ポリシリコン層２４ＥがポリシリコンからＡｌに置き換えられる。
【０１４０】
その際、前記ポリシリコン層２４Ｅとポリシリコン層２４Ｂとの間には拡散しバリアとして作用するＷＮ層２４ｃが設けられているため、前記ポリシリコン層２４ＥをＡｌに置き換える際にポリシリコン層２４ＢもＡｌに置き換えられることはない。
【０１４１】
その際、前記Ａｌ膜２７上にＳｉと反応するＴｉ膜２８を形成しておくことで、Ａｌ膜２７中に拡散したＳｉ原子はＴｉ膜２８により吸収され、前記Ａｌ膜２７を介したポリシリコン層のＡｌによる置換がさらに促進される。前記Ｔｉ膜２８は、Ａｌ膜２７の体積が十分大きい場合には、省略することができる。
【０１４２】
このようなポリシリコン層２４Ｅ中におけるＳｉ原子のＡｌ原子による拡散の結果、図２７（Ｉ）および図２８（Ｃ）の工程では、前記ポリシリコン層２４Ｅ中のＳｉ原子は大部分Ａｌ原子により置き換えられ、Ｓｉを含むＡｌ合金よりなる金属層２４Ｃが形成される。ただし図２７（Ｉ）および図２８（Ｃ）では、前記Ａｌ層２７およびＴｉ層２８は除去されている。このようにして形成された金属層２４Ｃは、ｐ型ポリシリコン層２４ＥおよびＷＮバリア層２４ｃと共に、前記ゲート電極６４Ｂを形成する。
【０１４３】
次に図２７（Ｊ）および図２８（Ｄ）の工程において前記層間絶縁膜２５上に、前記導電性プラグ２６Ａ〜２６Ｄにそれぞれ対応してＡｌあるいはＣｕよりなる配線パターン２９Ａ〜２９ＤがそれぞれＴｉＮ／Ｔｉ構造の密着層２９ａ〜２９ｄを介して形成される。また図２８（Ｄ）よりわかるように、前記開口部２５ＷにおいてはＡｌゲート電極パターン２４ＡとＴｉＮ／Ｔｉ構造の密着層２９ｆを介してコンタクトする配線パターン２９Ｆが前記層間絶縁膜２５上に形成されている。
【０１４４】
本実施例によるＣＭＯＳ素子６０では、素子領域２１ＡにおいてＡｌ合金よりなる金属ゲート電極２４Ａが形成されるため、ゲート抵抗が低減され、ｎチャネルＭＯＳトランジスタの動作速度が向上する。また金属ゲート電極の使用により、ゲート電極とゲート絶縁膜との界面において生じる空乏層による、ゲート絶縁膜の見かけの膜厚変化の問題が軽減される。しかも、先に図４（Ａ）で説明したように、ｎチャネルＭＯＳトランジスタにおけるＡｌゲート電極の使用に伴う閾値電圧の変化は図１の従来の構成に対して０．１Ｖ程度であり、ＣＭＯＳ素子の特性に実質的な影響が及ぶことはない。
【０１４５】
また前記ＣＭＯＳ素子６０では、前記ゲート電極６４Ｂのうち、ゲート絶縁膜３３ｂに接する部分はｐ型ポリシリコンより形成されるため、ｐチャネルＭＯＳトランジスタの閾値電圧変化は生じない。さらにＣＭＯＳ素子６０では、ゲート電極６４Ｂの上部は低抵抗Ａｌより形成されているため、ｐチャネルＭＯＳトランジスタにおいても動作速度の向上を実現することができる。
［第６実施例］
図２９は、本発明の第６実施例によるＣＭＯＳ素子７０の構成を示す。
【０１４６】
図２９を参照するに、前記ＣＭＯＳ素子７０は、前記ＣＭＯＳ素子６０の一変形例となっており、以下では先に説明した部分には同一の参照符号を付し、説明を省略する。
【０１４７】
図２９を参照するに、ＣＭＯＳ素子７０は先のＣＭＯＳ素子４０と類似した構成を有するが、前記素子領域２１Ｂ上に歪ＳｉＧｅ混晶層２４Ｃが形成されており、さらに前記ゲート電極６４Ｂ最下層のポリシリコン層２４Ｂが多結晶ＳｉＧｅ混晶より構成されている。
【０１４８】
図２９のＣＭＯＳ素子７０の製造方法は、先の実施例から明らかであり、説明を省略する。本実施例では、前記ゲート電極６４Ｂ中においてＳｉＧｅ層２４ＢとＡｌ層２４Ｃとの間にＷＮ層２４ｃをバリア層として設けているため、前記Ａｌ層２４Ｃを先に説明したポリシリコン層のＡｌ層への変換技術により形成する差異に、ＳｉＧｅ層２４ＢまでもがＡｌ層に置き換わることはない。
【０１４９】
かかる構成のＣＭＯＳ素子７０では、ｎチャネルＭＯＳトランジスタの動作速度が向上すると同時に、歪ＳｉＧｅ混晶層２１Ｃをチャネル層に使うことによりまた前記ゲート電極６４Ｂの上部を低抵抗金属層により置換することにより、ｐチャネルＭＯＳトランジスタの動作速度も向上する。さらに前記歪ＳｉＧｅ混晶層２１Ｃに組み合わせて前記ゲート電極６４Ｂの下部２４ＢをＳｉＧｅ混晶とすることにより、閾値電圧の変動の問題を回避することができる。
［第７実施例］
図３０は、本発明の第７実施例によるＣＭＯＳ素子８０の構成を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【０１５０】
図３０を参照するに、前記ＣＭＯＳ素子８０は、先に説明した前記ＣＭＯＳ素子２０と同様な構成を有するが、ＣＭＯＳ素子２０におけるｐチャネルＭＯＳトランジスタのポリシリコンゲート電極２４Ｂが、ＡｌあるいはＡｌ合金よりなる金属ゲート電極８４Ｃにより置き換えられており、さらに前記金属ゲート電極８４Ｃとゲート絶縁膜２３Ｂとの間には、閾値調整のためＡｌ以外の、例えばＲｕＯ２やＩｒ，Ｐｔなどの適当な仕事関数を有する金属層あるいは導電層８４ｃが設けられていることを特徴とする。前記導電層８４ｃは上記以外にも、例えばＰｔ，ＷＮ，Ｍｏ２Ｎ等より構成してもよい。その他、必要に応じて適宜、必要な仕事関数を有する材料を使用することができる。
【０１５１】
図３１（Ａ）〜図３３（Ｊ）は、図３０のＣＭＯＳ素子８０の製造工程を示す。
【０１５２】
図３１（Ａ）を参照するに、前記素子領域２１Ａおよび素子領域２１Ｂの表面には、それぞれ熱酸化膜２３ａおよび２３ｂが例えば１ｎｍ程度の膜厚で形成され、次に図３１（Ｂ）の工程において図３１（Ａ）の構造上にＨｆＯ２やＴａ２Ｏ５などの高誘電体ゲート絶縁膜２３ｋが１ｎｍ程度の膜厚に形成される。図３１（Ｂ）中、熱酸化膜２３ａ，２３ｂの図示は省略している。なお本実施例においては、上記熱酸化膜２３ａ，２３ｂの形成は省略することもできる。
【０１５３】
図３１（Ｂ）の工程においては、さらに前記高誘電体ゲート絶縁膜２３ｋ上、前記素子領域２１Ｂに対応して前記導電層８４ｃを構成する導電膜が形成され、さらに図３１（Ｃ）の工程において、図３１（Ｂ）の構造上にポリシリコン膜２４がＣＶＤ法により約１５０ｎｍの厚さに堆積される。図３１（Ｃ）の構造においては、前記ポリシリコン膜２４上にハードマスク層ＨＭが形成されているのがわかる。
【０１５４】
次に図３２（Ｄ）の工程において前記ハードマスク層ＨＭをパターニングし、さらにこのようにして形成されたハードマスクパターニングをマスクに前記ポリシリコン層２４をパターニングすることにより、前記素子領域２１Ａにおいてポリシリコンゲート電極パターン２４Ｄが、また前記素子領域２１Ｂにおいてポリシリコンゲート電極パターン８４Ｄが形成される。また前記ポリシリコンゲート電極パターン８４Ｄのパターニングの際に前記導電膜８４ｃも、所望のゲート電極の形状にパターニングされる。図３２（Ｄ）の工程では、また前記ゲート電極形成の際に前記高誘電体膜２３ｋもパターニングされ、前記ゲート電極パターン２４Ａの下に高誘電体ゲート絶縁膜２３Ａが、またゲート電極２４Ｂの下に高誘電体ゲート絶縁膜２３Ｂが形成される。
【０１５５】
図３２（Ｄ）の工程では、さらに前記ゲート電極２４Ｄ，８４Ｄをマスクに、前記素子領域２１ＡにおいてはＡｓやＰなどのｎ型不純物を、また前記素子領域２１ＢにおいてはＢあるいはＢＦ２などのｐ型不純物をイオン注入し、その結果、前記素子領域２１Ａにおいては前記ｎ型拡散領域２１ａ，２１ｂが、また前記素子領域２１Ｂにおいては前記ｐ型拡散領域２１ｃ，２１ｄが、それぞれ形成される。
【０１５６】
さらに図３２（Ｅ）の工程において前記ゲート電極パターン２４Ｄの側壁面およびゲート電極パターン８４Ｄの側壁面には側壁絶縁膜が、絶縁膜のＣＶＤ堆積およびエッチバック工程により形成され、さらに前記素子領域２１Ａにおいて前記ゲート電極パターン２４Ｄおよび側壁絶縁膜をマスクにＰあるいはＡｓなどのｎ型不純物元素をイオン注入し、活性化することにより、前記素子領域２１Ａのうち、前記側壁絶縁膜の外側部分に前記ｎ＋型拡散領域２１ｅおよび２１ｆを形成する。
【０１５７】
同様に、前記素子領域２１Ｂにおいて前記ゲート電極パターン８４Ｄおよび側壁絶縁膜をマスクにＢあるいはＢＦ２などのｐ型不純物元素をイオン注入することにより、前記素子領域２１Ｂのうち、前記側壁絶縁膜の外側部分に前記ｐ＋型拡散領域２１ｇおよび２１ｈを形成する。
【０１５８】
次に図３２（Ｆ）の工程において、図３２（Ｅ）の構造上に層間絶縁膜２５を形成し、さらにこれをＣＭＰ法により平坦化した後、前記拡散領域２１ｅ，２１ｆ，２１ｇ，２１ｈをそれぞれ露出するように、前記層間絶縁膜２５中にコンタクトホール２５Ａ，２５Ｂ，２５Ｃおよび２５Ｄを形成する。
【０１５９】
さらに前記コンタクトホール２５Ａ，２５Ｂ，２５Ｃおよび２５Ｄの内壁面および底面をＴｉＮ／Ｔｉ構造のバリア膜２６ａ〜２６ｄにより覆い、さらに前記コンタクトホール２５Ａ〜２５Ｄを、Ｗプラグ２６Ａ〜２６Ｄにより充填する。
【０１６０】
次に図３３（Ｇ）の工程において前記層間絶縁膜２５中に、前記ポリシリコンゲート電極パターン２４Ｄおよびゲート電極パターン８４Ｄのポリシリコン層２４Ｅを露出する開口部を形成し、さらに層間絶縁膜２５上にＡｌ膜２７およびＴｉ膜２８を順次形成する。
【０１６１】
さらに先に図８（Ｇ）〜（Ｊ）および図９（Ａ）〜（Ｄ）、あるいは図１１（Ａ）〜（Ｄ）、図１２（Ａ）〜（Ｄ）で説明したのと同様な工程を実行することにより、図３３（Ｈ）の工程において前記ポリシリコンゲート電極パターン２４ＤがＡｌゲート電極２４Ａに変換される。
【０１６２】
さらに本実施例では、図３３（Ｇ）〜（Ｉ）の工程を実行する際に、前記ポリシリコンゲート電極パターン８４ＤをＡｌにより置換し、図３０のゲート電極８４Ｂを形成する。
【０１６３】
図３４（Ａ）〜（Ｄ）は、それぞれ図３３（Ｇ）〜（Ｊ）の構造の、断面ｂ−ｂ’に沿った断面図を示す。
【０１６４】
図３４（Ａ）を参照するに、前記層間絶縁膜２５にはポリシリコンゲート電極パターン８４Ｄを露出する開口部２５Ｗが形成されており、前記層間絶縁膜２５上のＡｌ膜２７は、前記開口部２５Ｗにおいて前記ポリシリコンパターン８４Ｄと接触している。
【０１６５】
次に図３３（Ｈ）および図３４（Ｂ）の工程において、図３３（Ｇ）および図３４（Ａ）の構造を約４００℃の温度で熱処理する。その結果、前記ポリシリコン層８４Ｃ中のＳｉ原子が前記Ａｌ膜２７中に前記開口部２５Ｗを通って拡散し、一方前記Ａｌ膜２７中のＡｌ原子が前記開口部２５Ｗを通って前記ポリシリコンゲート電極パターン８４Ｄ中に拡散する。その結果、図３３（Ｈ）および図３４（Ｂ）の工程においては前記ポリシリコンパターン８４Ｄ中のＳｉ原子はＡｌ原子により置き換えられる。
【０１６６】
その際、前記Ａｌ膜２７上にＳｉと反応するＴｉ膜２８を形成しておくことで、Ａｌ膜２７中に拡散したＳｉ原子はＴｉ膜２８により吸収され、前記Ａｌ膜２７を介したポリシリコン層のＡｌによる置換がさらに促進される。前記Ｔｉ膜２８は、Ａｌ膜２７の体積が十分大きい場合には、省略することができる。
【０１６７】
このようなポリシリコンパターン８４Ｄ中へのＡｌ原子の拡散の結果、図３３（Ｉ）および図３４（Ｃ）の工程では、前記ポリシリコンパターン８４Ｄ中のＳｉ原子は大部分Ａｌ原子により置き換えられ、Ｓｉを含むＡｌ合金よりなる金属パターン８４Ｃが形成される。ただし図３３（Ｉ）および図３４（Ｃ）では、前記Ａｌ層２７およびＴｉ層２８は除去されている。このようにして形成された金属層パターン８４ｃおよび金属パターン８４Ｃは、前記ゲート電極８４Ｂを形成する。
【０１６８】
次に図３３（Ｊ）および図３４（Ｄ）の工程において前記層間絶縁膜２５上に、前記導電性プラグ２６Ａ〜２６Ｄにそれぞれ対応してＡｌあるいはＣｕよりなる配線パターン２９Ａ〜２９ＤがそれぞれＴｉＮ／Ｔｉ構造の密着層２９ａ〜２９ｄを介して形成される。また図３４（Ｄ）よりわかるように、前記開口部２５ＷにおいてはＡｌゲート電極パターン２４ＡとＴｉＮ／Ｔｉ構造の密着層２９ｆを介してコンタクトする配線パターン２９Ｆが前記層間絶縁膜２５上に形成されている。
【０１６９】
本実施例によれば、前記ＣＭＯＳ素子８０を構成するｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタの双方において低抵抗金属ゲート電極を使うことにより、素子の動作速度を向上させることが可能になる。
【０１７０】
また本実施例によれば、前記ｐチャネルＭＯＳトランジスタのゲート電極８４Ｂの下層部に、低抵抗の上層部８４Ｃを構成するＡｌ等の金属とは異なった仕事関数の金属層８４ｃを介在させることにより、ｐチャネルＭＯＳトランジスタにおいてＡｌゲート電極を使う際に生じる閾値電圧変動を補償することが可能になる。なお、このような閾値調整のための金属層は、前記ｎチャネルＭＯＳトランジスタのゲート電極２４Ａとゲート絶縁膜２３ｋとの間に設けることも可能である。
［第８実施例］
図３５は、本発明の第８実施例によるＣＭＯＳ素子９０の構成を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【０１７１】
図３５を参照するに、前記ＣＭＯＳ素子９０は、先に説明した前記ＣＭＯＳ素子８０の一変形例となっており、前記素子領域２１ＢにおいてＳｉ基板２１と高誘電体ゲート絶縁膜２３ｋとの間に歪ＳｉＧｅ混晶層２１Ｃが挿入されている。
【０１７２】
かかる構成では、特にｐチャネルＭＯＳトランジスタの動作速度が、歪ＳｉＧｅ混晶層２１Ｃをチャネル層に使った結果、さらに向上し、しかもかかる歪ＳｉＧｅ混晶層２１Ｃ上にＡｌゲート電極８４Ｂを設ける構成に伴う閾値電圧変化の問題が、閾値調整用の導電膜８４ｃを使うことにより、補償される。
【０１７３】
前記金属層８４ＣとしてＡｌあるいはＡｌ合金を使う場合、前記導電膜としては、ｐチャネル側にＲｕＯ２，ＷＮ，Ｉｒ、Ｐｔ，Ｍｏ２Ｎ，Ｃｏ，Ｎｉを使うことが可能である。また前記金属層としてＣｕ合金を使う場合には、前記導電膜として、ｎチャネル側にＴａ，Ｍｏ，Ｔｉ，Ｈｆ，ＴａＮ，Ｎｂ，Ｍｇ等の材料を使うことが可能である。
【０１７４】
図３５のＣＭＯＳ素子の製造方法は、先の実施例の説明より明らかであり、説明を省略する。
【０１７５】
以上、本発明を好ましい実施例について説明したが、本発明において、前記ポリシリコンゲート電極を置換して金属ゲート電極を形成できる材料はＡｌに限定されるものではなく、Ｃｕ，Ｐｔ，Ａｇ，Ａｕ，Ｎｉ，Ｍｇ，Ｔｉ，Ｗ，Ｍｏ，Ｎｂ，Ｒｕ，Ｚｎ，Ｃｏ等の金属を使うことも可能である。
【０１７６】
さらに図９（Ａ），（Ｂ）などの工程においてＡｌ膜２７上に形成されてＳｉ原子を吸収する層２８は、Ｔｉに限定されるものではなく、Ｎｉ，Ｃｏ，Ｒｕ等、Ｓｉと反応してシリサイドを形成する種々の材料を使うことも可能である。
【０１７７】
さらに全ての実施例において、ゲート電極をパターニングする際に使われたハードマスクを除去せずに、ゲートキャップ層として使うことが可能である。また、本発明の全ての実施例において、ソース・ドレイン領域およびゲート電極の表面にシリサイド層を形成することが可能である。また、金属置換されるゲート電極パターンはポリシリコンパターンに限定されるものではなく、ＧａＡｓやＩｎＰ，ＳｉＣ、ＧａＮ．Ｃ，ＳｉＧｅ，ＳｉＧｅＣ、あるいはアモルファスＳｉ、さらにポーラスＳｉ、単結晶Ｓｉなどを使うことも可能である。その際、導電型を付与する不純物元素は、最終的にはこれらのゲート電極パターンは金属置換されるため添加される必要はないが、ｐ型あるいはｎ型のものが添加されていてもよい。また、このような金属置換されるゲート電極パターンは、多結晶体であっても単結晶であっても、あるいはアモルファス相や準結晶であってもよい。また、本発明のいくつかの実施例ではゲート絶縁膜として熱酸化膜を使ったが、比誘電率がより大きな酸窒化膜を使うことも可能である。またいわゆる高誘電体材料を使うことも可能である。
【０１７８】
本実施例では、チャネル領域としてＳｉ基板上に成長させた歪ＳｉＧｅ層を使ったが、ＳｉＧｅ基板上に成長させた歪Ｓｉ層、あるいはＳｉ基板上に成長させたＳｉＣ層、ＧａＮ層、ＳｉＧｅＣ層など、様々な高移動度半導体材料を使うことが可能である。
【０１７９】
以上、本発明を好ましい実施例について説明したが、本発明は上記の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【０１８０】
（付記１） 第１の素子領域と第２の素子領域とを含む基板と、
前記第１の素子領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、
前記第１の素子領域中、前記第１のゲート電極の両側に形成された一対のｎ型拡散領域と、
前記第２の素子領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、
前記第２の素子領域中、前記第２のゲート電極の両側に形成された一対のｐ型拡散領域とよりなるＣＭＯＳ半導体装置であって、
前記第１および第２のゲート電極の一方は金属よりなり、前記第１および第２のゲート電極の他方は、対応する拡散領域と同じ導電型の多結晶半導体よりなることを特徴とするＣＭＯＳ半導体装置。
【０１８１】
（付記２） 前記一方のゲート電極を構成する金属は、Ｓｉを含むＡｌ合金であることを特徴とする付記１記載のＣＭＯＳ半導体装置。
【０１８２】
（付記３） 前記他方のゲート電極は，多結晶Ｓｉよりなることを特徴とする付記１または２記載のＣＭＯＳ半導体装置。
【０１８３】
（付記４） 前記他方のゲート電極は、多結晶ＳｉＧｅよりなることを特徴とする付記１または２記載のＣＭＯＳ半導体装置。
【０１８４】
（付記５） 前記第１の素子領域はｐ型Ｓｉ層よりなり、前記第２の素子領域はｎ型Ｓｉ層よりなることを特徴とする付記１〜４のうち、いずれか一項記載のＣＭＯＳ半導体装置。
【０１８５】
（付記６） 第１の素子領域と第２の素子領域とを含む基板と、
前記第１の素子領域上に第１のゲート絶縁膜を介して形成されたｎ型半導体材料よりなる第１のゲート電極と、
前記第１の素子領域中、前記第１のゲート電極の両側に形成された一対のｎ型拡散領域と、
前記第２の素子領域上に第２のゲート絶縁膜を介して形成されたｐ型半導体材料よりなる第２のゲート電極と、
前記第２の素子領域中、前記第２のゲート電極の両側に形成された一対のｐ型拡散領域とよりなるＣＭＯＳ半導体装置であって、
前記第２の素子領域は、前記第１の素子領域のホール移動度よりも大きなホール移動度を有することを特徴とするＣＭＯＳ半導体装置。
【０１８６】
（付記７） 前記第２の素子領域はＳｉＧｅ混晶層よりなり、前記第２のゲート電極は、ｐ型のＳｉＧｅ多結晶よりなることを特徴とする付記６記載のＣＭＯＳ半導体装置。
【０１８７】
（付記８） 前記第１のゲート電極は前記第２のゲート電極と同じ組成のｎ型半導体材料よりなることを特徴とする付記６または７記載のＣＭＯＳ半導体装置。
【０１８８】
（付記９） 前記第１の素子領域はＳｉ層よりなり、前記第１のゲート電極は、ｎ型多結晶Ｓｉよりなることを特徴とする付記６〜８のうち、いずれか一項記載のＣＭＯＳ半導体装置。
【０１８９】
（付記１０） 第１の素子領域と第２の素子領域とを含む基板と、
前記第１の素子領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、
前記第１の素子領域中、前記第１のゲート電極の両側に形成された一対のｎ型拡散領域と、
前記第２の素子領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、
前記第２の素子領域中、前記第２のゲート電極の両側に形成された一対のｐ型拡散領域とよりなるＣＭＯＳ半導体装置であって、
前記第１のゲート電極は金属よりなり、前記第２のゲート電極はｐ型多結晶半導体よりなり、
前記第２の素子領域は前記第１の素子領域のホール移動度よりも大きなホール移動度を有することを特徴とするＣＭＯＳ半導体装置。
【０１９０】
（付記１１） 前記第１の素子領域はＳｉ層よりなり、前記第２の素子領域は歪ＳｉＧｅ混晶層よりなることを特徴とする請求項１０記載のＣＭＯＳ半導体装置。
【０１９１】
（付記１２） 前記第２のゲート電極はｐ型多結晶ＳｉＧｅよりなることを特徴とする付記１０または１１記載のＣＭＯＳ半導体装置。
【０１９２】
（付記１３） 前記第１のゲート電極は、Ｓｉを含むＡｌ合金よりなることを特徴とする付記１０〜１２のうち、いずれか一項記載のＣＭＯＳ半導体装置。
【０１９３】
（付記１４） 第１の素子領域と第２の素子領域とを含む基板と、
前記第１の素子領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、
前記第１の素子領域中、前記第１のゲート電極の両側に形成された一対のｎ型拡散領域と、
前記第２の素子領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、
前記第２の素子領域中、前記第２のゲート電極の両側に形成された一対のｐ型拡散領域とよりなるＣＭＯＳ半導体装置であって、
前記第１および第２のゲート電極は金属よりなり、
前記第２の素子領域は、前記第１の素子領域のホール移動度よりも大きなホール移動度を有することを特徴とするＣＭＯＳ半導体装置。
【０１９４】
（付記１５） 前記第１の素子領域はＳｉ層よりなり、前記第２の素子領域は歪ＳｉＧｅ混晶層よりなることを特徴とする付記１４記載のＣＭＯＳ半導体装置。
【０１９５】
（付記１６） 前記第１のゲート電極を構成する金属は、Ｓｉを含むＡｌ合金であることを特徴とする付記１４または１５記載のＣＭＯＳ半導体装置。
【０１９６】
（付記１７） 第１の素子領域と第２の素子領域とを含む基板と、
前記第１の素子領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、
前記第１の素子領域中、前記第１のゲート電極の両側に形成された一対のｎ型拡散領域と、
前記第２の素子領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、
前記第２の素子領域中、前記第２のゲート電極の両側に形成された一対のｐ型拡散領域とよりなるＣＭＯＳ半導体装置であって、
前記第１のゲート電極は金属よりなり、
前記第２のゲート電極はＳｉを含む多結晶半導体層とバリアメタル層と金属層とを順次積層した構造を有することを特徴とするＣＭＯＳ半導体装置。
【０１９７】
（付記１８） 前記第２のゲート電極は、前記第２の素子領域と実質的に同じ仕事関数を有する材料よりなることを特徴とする付記１７記載のＣＭＯＳ半導体装置。
【０１９８】
（付記１９） 前記第１の素子領域はＳｉ層よりなり、前記第２の素子領域はＳｉＧｅ混晶層よりなることを特徴とする付記１８記載のＣＭＯＳ半導体装置。
【０１９９】
（付記２０） 前記第１および第２の素子領域はＳｉ層よりなることを特徴とする付記１８記載のＣＭＯＳ半導体装置。
【０２００】
（付記２１） 第１の素子領域と第２の素子領域とを含む基板と、
前記第１の素子領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、
前記第１の素子領域中、前記第１のゲート電極の両側に形成された一対のｎ型拡散領域と、
前記第２の素子領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、
前記第２の素子領域中、前記第２のゲート電極の両側に形成された一対のｐ型拡散領域とよりなるＣＭＯＳ半導体装置であって、
前記第１および第２のゲート電極の一方は金属よりなり、
前記第１および第２のゲート電極の他方は第１の金属層と、前記第１の金属層とは異なる金属よりなる第２の金属層とを順次積層した構造を有することを特徴とするＣＭＯＳ半導体装置。
【０２０１】
（付記２２） 前記第１の金属層は、前記第２の金属層とは異なる仕事関数を有することを特徴とする付記２１記載のＣＭＯＳ半導体装置。
【０２０２】
（付記２３） 前記一方のゲート電極は、前記第２の金属層を構成する前記金属により形成されていることを特徴とする付記２１または２２記載のＣＭＯＳ半導体装置。
【０２０３】
（付記２４） 前記一方のゲート電極および前記第２の金属層は、Ｓｉを含むＡｌ合金よりなることを特徴とする付記２１〜２３のうち、いずれか一項記載のＣＭＯＳ半導体装置。
【０２０４】
（付記２５） 前記第１の素子領域はＳｉ層よりなり、前記第２の素子領域は歪ＳｉＧｅ混晶層よりなることを特徴とする付記２１〜２４のうち、いずれか一項記載のＣＭＯＳ半導体装置。
【０２０５】
（付記２６） 前記第１および第２の素子領域はＳｉ層よりなることを特徴とする付記２１〜２４のうち、いずれか一項記載のＣＭＯＳ半導体装置。
【０２０６】
（付記２７） 第１の素子領域と第２の素子領域とを含む基板と、
前記第１の素子領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、
前記第１の素子領域中、前記第１のゲート電極の両側に形成された一対のｐ型拡散領域と、
前記第２の素子領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、
前記第２の素子領域中、前記第２のゲート電極の両側に形成された一対のｎ型拡散領域とよりなるＣＭＯＳ半導体装置であって、
前記第１のゲート電極は金属よりなり、
前記第２のゲート電極は第１の金属層と、前記第１の金属層とは異なる金属よりなる第２の金属層とを順次積層した構造を有することを特徴とするＣＭＯＳ半導体装置。
【０２０７】
【発明の効果】
本発明によれば、ＣＭＯＳ半導体装置のうち、ｎチャネルＭＯＳトランジスタのゲート電極に金属を使うことにより、ゲート抵抗が低減され、ｎチャネルＭＯＳトランジスタの動作速度が向上する。その際、特に前記ゲート電極としてＡｌを使うことにより、図１に示す従来の構成に対して閾値電圧の変化を０．１Ｖ程度に抑制できる。この程度の閾値電圧の変化であれば、ＣＭＯＳ半導体装置の動作特性に実質的な影響は生じない。Ａｌゲート電極は、最初にポリシリコンにより前記ｎチャネルＭＯＳトランジスタのゲート電極を形成し、イオン注入および熱処理により拡散領域を形成した後で、ゲート電極中のＳｉをＡｌにより置換することにより形成することができる。
【０２０８】
また本発明によれば、ＣＭＯＳ半導体装置の素子領域のうち、ｐチャネルＭＯＳトランジスタの素子領域にホール移動度の高い歪ＳｉＧｅ混晶などの材料を使うことにより、ｐチャネルＭＯＳトランジスタの動作速度を向上させることができる。その際、ｐチャネルＭＯＳトランジスタのゲート電極材料として素子領域に使われているのと同じＳｉＧｅ混晶を使うことにより、ｐチャネルＭＯＳトランジスタにおける閾値特性のずれを回避することが可能になる。
【０２０９】
また本発明によれば、ＣＭＯＳ半導体装置の素子領域のうち、ｎチャネルＭＯＳトランジスタのゲート電極にＡｌなどの金属ゲート電極を使い、またｐチャネルＭＯＳトランジスタの素子領域に歪ＳｉＧｅ混晶などのホール移動度の高い材料を使うことにより、ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタの両者において動作速度を向上させることが可能になる。その際、ｎチャネルＭＯＳトランジスタでは閾値電圧の変化は図１の構成に対して０．１Ｖ程度に抑制され、またｐチャネルＭＯＳトランジスタにおいても閾値電圧の変化は０．２Ｖ程度に抑制される。
【０２１０】
また本発明によれば、ＣＭＯＳ半導体装置の素子領域のうち、ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタの双方のゲート電極にＡｌなどの金属ゲート電極を使い、さらにｐチャネルＭＯＳトランジスタの素子領域にホール移動度の大きい歪ＳｉＧｅ混晶を使うことにより、ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタの双方において動作速度を向上させることができる。ｐチャネルトランジスタでは歪ＳｉＧｅ混晶にＡｌゲート電極を組み合わせた場合、ｐ型ポリシリコン電極を組み合わせた場合よりも大きな閾値電圧の変化が生じるが、それでも閾値電圧の変化は図１の構成に対して約０．６Ｖであり、この程度であれば回路設計次第で閾値電圧の変化を克服することが可能である。
【０２１１】
また本発明によれば、ＣＭＯＳ半導体装置のうち、ｎチャネルＭＯＳトランジスタのゲート電極にＡｌなどの金属ゲート電極を使い、ｐチャネルＭＯＳトランジスタのゲート電極のうち、ゲート絶縁膜と接する部分に、ｐチャネルＭＯＳトランジスタの素子領域を構成しているのと同じＳｉＧｅ混晶などの半導体を使い、さらに前記ｐチャネルＭＯＳトランジスタのゲート電極のうち、前記半導体層上にバリアメタル膜を介してＡｌ等の金属層を積層することにより、ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタのいずれにおいても動作速度が向上し、さらに閾値電圧の変化が補償される。
【０２１２】
さらに本発明によれば、ＣＭＯＳ半導体装置のうち、ｎチャネルＭＯＳトランジスタのゲート電極にＡｌなどの金属ゲート電極を使い、ｐチャネルＭＯＳトランジスタのゲート電極を、ｎチャネルＭＯＳトランジスタのゲート電極と同じ金属ゲート電極により構成し、さらに前記金属ゲート電極とゲート絶縁膜との間に別の金属層を介在させることにより、前記ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタの動作速度を向上させると同時に、閾値電圧の変化を抑制することが可能になる。
【図面の簡単な説明】
【図１】従来のＣＭＯＳ素子の構成を示す図である。
【図２】図１のＣＭＯＳ素子の課題に鑑みて想到しうるＣＭＯＳ素子の構成を示す図である。
【図３】図１のＣＭＯＳ素子の課題に鑑みて想到しうる別のＣＭＯＳ素子の構成を示す図である。
【図４】図２および図３のＣＭＯＳ素子において生じる問題点を説明する図である。
【図５】本発明の第１実施例によるＣＭＯＳ素子の構成を示す図である。
【図６】（Ａ）〜（Ｃ）は、図５のＣＭＯＳ素子の製造工程を説明する図（その１）である。
【図７】（Ｄ）〜（Ｆ）は、図５のＣＭＯＳ素子の製造工程を説明する図（その２）である。
【図８】（Ｇ）〜（Ｊ）は、図５のＣＭＯＳ素子の製造工程を説明する図（その３）である。
【図９】（Ａ）〜（Ｄ）は、図５のＣＭＯＳ素子の製造工程を説明する別の図である。
【図１０】（Ａ）〜（Ｄ）は、図５のＣＭＯＳ素子の製造工程を説明する別の図である。
【図１１】（Ａ）〜（Ｄ）は、図５のＣＭＯＳ素子の製造工程を説明する別の図である。
【図１２】（Ａ）〜（Ｄ）は、図５のＣＭＯＳ素子の製造工程を説明する別の図である。
【図１３】（Ａ）〜（Ｄ）は、図５のＣＭＯＳ素子の製造工程を説明する別の図である。
【図１４】本発明の第２実施例によるＣＭＯＳ素子の構成を示す図である。
【図１５】（Ａ）〜（Ｃ）は、図１４のＣＭＯＳ素子の製造工程を説明する図（その１）である。
【図１６】（Ｄ）〜（Ｆ）は、図１４のＣＭＯＳ素子の製造工程を説明する図（その２）である。
【図１７】本発明の第３実施例によるＣＭＯＳ素子の構成を示す図である。
【図１８】（Ａ）〜（Ｃ）は、図１７のＣＭＯＳ素子の製造工程を説明する図（その１）である。
【図１９】（Ｄ）〜（Ｆ）は、図１７のＣＭＯＳ素子の製造工程を説明する図（その２）である。
【図２０】本発明の第４実施例によるＣＭＯＳ素子の構成を示す図である。
【図２１】（Ａ）〜（Ｄ）は、図２０のＣＭＯＳ素子の製造工程を説明する図である。
【図２２】（Ａ）〜（Ｄ）は、図１７のＣＭＯＳ素子の製造工程を説明する別の図である。
【図２３】（Ａ）〜（Ｄ）は、図１７のＣＭＯＳ素子の製造工程を説明する別の図である。
【図２４】本発明の第５実施例によるＣＭＯＳ素子の構成を示す図である。
【図２５】（Ａ）〜（Ｃ）は、図２４のＣＭＯＳ素子の製造工程を説明する図（その１）である。
【図２６】（Ｄ）〜（Ｆ）は、図２４のＣＭＯＳ素子の製造工程を説明する図（その２）である。
【図２７】（Ｇ）〜（Ｊ）は、図２４のＣＭＯＳ素子の製造工程を説明する図（その３）である。
【図２８】（Ａ）〜（Ｄ）は、図２４のＣＭＯＳ素子の製造工程を説明する別の図である。
【図２９】本発明の第６実施例によるＣＭＯＳ素子の構成を示す図である。
【図３０】本発明の第７実施例によるＣＭＯＳ素子の構成を示す図である。
【図３１】（Ａ）〜（Ｃ）は、図３０のＣＭＯＳ素子の製造工程を説明する図（その１）である。
【図３２】（Ｄ）〜（Ｆ）は、図３０のＣＭＯＳ素子の製造工程を説明する図（その２）である。
【図３３】（Ｇ）〜（Ｊ）は、図３０のＣＭＯＳ素子の製造工程を説明する図（その３）である。
【図３４】（Ａ）〜（Ｄ）は、図３０のＣＭＯＳ素子の製造工程を説明する別の図である。
【図３５】本発明の第８実施例によるＣＭＯＳ素子の構成を示す図である。
【符号の説明】
１０，２０，３０，４０，５０，６０，７０，８０，９０ ＣＭＯＳ素子
１１，２１，３１，４１ Ｓｉ基板
１１Ａ，２１Ａ，３１Ａ，４１Ａ ｎチャネルＭＯＳ素子領域
１１Ｂ，２１Ｂ，３１Ｂ，４１Ｂ ｐチャネルＭＯＳ素子領域
１１ａ，１１ｂ，１１ｃ，１１ｄ ソース・ドレインエクステンション領域
１１ｅ，１１ｆ，１１ｇ，１１ｈ ソース・ドレイン拡散領域
２１ａ，２１ｂ，２１ｃ，２１ｄ ソース・ドレインエクステンション領域
２１ｅ，２１ｆ，２１ｇ，２１ｈ ソース・ドレイン拡散領域
３１ａ，３１ｂ，３１ｃ，３１ｄ ソース・ドレインエクステンション領域
３１ｅ，３１ｆ，３１ｇ，３１ｈ ソース・ドレイン拡散領域
４１ａ，４１ｂ，４１ｃ，４１ｄ ソース・ドレインエクステンション領域
４１ｅ，４１ｆ，４１ｇ，４１ｈ ソース・ドレイン拡散領域
１３Ａ，１３Ｂ，２３Ａ，２３Ｂ，３３Ａ，３３Ｂ，４３Ａ，４３Ｂ ゲート絶縁膜
１４Ａ、３４Ａ ｎ型ポリシリコンゲート電極
１４Ｂ，３４Ｂ，４４Ｂ ｐ型ポリシリコンゲート電極
２１Ｃ 歪ＳｉＧｅ混晶チャネル層
２３ｋ 高誘電率ゲート絶縁膜
２４Ａ，４４Ａ，５４Ｂ 金属ゲート電極
２４ｃ バリア層
２４Ｃ，８４Ｃ 金属層
６４Ｂ，８４Ｂ 複合ゲート電極
８４ｃ 閾値調整導電膜
Claims (10)
- 第１の素子領域と第２の素子領域とを含む基板と、
前記第１の素子領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、
前記第１の素子領域中、前記第１のゲート電極の両側に形成された一対のｎ型拡散領域と、
前記第２の素子領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、
前記第２の素子領域中、前記第２のゲート電極の両側に形成された一対のｐ型拡散領域とよりなるＣＭＯＳ半導体装置であって、
前記第１および第２のゲート電極の一方は金属よりなり、前記第１および第２のゲート電極の他方は、対応する拡散領域と同じ導電型の多結晶半導体よりなることを特徴とするＣＭＯＳ半導体装置。 - 前記一方のゲート電極を構成する金属は、Ｓｉを含むＡｌ合金、ＣｕあるいはＣｕ合金であることを特徴とする請求項１記載のＣＭＯＳ半導体装置。
- 前記他方のゲート電極は，多結晶Ｓｉよりなることを特徴とする請求項１または２記載のＣＭＯＳ半導体装置。
- 第１の素子領域と第２の素子領域とを含む基板と、
前記第１の素子領域上に第１のゲート絶縁膜を介して形成されたｎ型半導体材料よりなる第１のゲート電極と、
前記第１の素子領域中、前記第１のゲート電極の両側に形成された一対のｎ型拡散領域と、
前記第２の素子領域上に第２のゲート絶縁膜を介して形成されたｐ型半導体材料よりなる第２のゲート電極と、
前記第２の素子領域中、前記第２のゲート電極の両側に形成された一対のｐ型拡散領域とよりなるＣＭＯＳ半導体装置であって、
前記第２の素子領域は、前記第１の素子領域のホール移動度よりも大きなホール移動度を有することを特徴とするＣＭＯＳ半導体装置。 - 前記第２の素子領域はＳｉＧｅ混晶層よりなり、前記第２のゲート電極は、ｐ型のＳｉＧｅ多結晶よりなることを特徴とする請求項４記載のＣＭＯＳ半導体装置。
- 第１の素子領域と第２の素子領域とを含む基板と、
前記第１の素子領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、
前記第１の素子領域中、前記第１のゲート電極の両側に形成された一対のｎ型拡散領域と、
前記第２の素子領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、
前記第２の素子領域中、前記第２のゲート電極の両側に形成された一対のｐ型拡散領域とよりなるＣＭＯＳ半導体装置であって、
前記第１のゲート電極は金属よりなり、前記第２のゲート電極はｐ型多結晶半導体よりなり、
前記第２の素子領域は前記第１の素子領域のホール移動度よりも大きなホール移動度を有することを特徴とするＣＭＯＳ半導体装置。 - 第１の素子領域と第２の素子領域とを含む基板と、
前記第１の素子領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、
前記第１の素子領域中、前記第１のゲート電極の両側に形成された一対のｎ型拡散領域と、
前記第２の素子領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、
前記第２の素子領域中、前記第２のゲート電極の両側に形成された一対のｐ型拡散領域とよりなるＣＭＯＳ半導体装置であって、
前記第１および第２のゲート電極は金属よりなり、
前記第２の素子領域は、前記第１の素子領域のホール移動度よりも大きなホール移動度を有することを特徴とするＣＭＯＳ半導体装置。 - 第１の素子領域と第２の素子領域とを含む基板と、
前記第１の素子領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、
前記第１の素子領域中、前記第１のゲート電極の両側に形成された一対のｎ型拡散領域と、
前記第２の素子領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、
前記第２の素子領域中、前記第２のゲート電極の両側に形成された一対のｐ型拡散領域とよりなるＣＭＯＳ半導体装置であって、
一方のゲート電極は金属よりなり、
他方のゲート電極は多結晶Ｓｉ層とバリアメタル層と金属層とを順次積層した構造を有することを特徴とするＣＭＯＳ半導体装置。 - 前記第２のゲート電極は、前記第２の素子領域と実質的に同じ仕事関数を有する材料よりなることを特徴とする請求項８記載のＣＭＯＳ半導体装置。
- 第１の素子領域と第２の素子領域とを含む基板と、
前記第１の素子領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、
前記第１の素子領域中、前記第１のゲート電極の両側に形成された一対のｎ型拡散領域と、
前記第２の素子領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、
前記第２の素子領域中、前記第２のゲート電極の両側に形成された一対のｐ型拡散領域とよりなるＣＭＯＳ半導体装置であって、
前記第１および第２のゲート電極の一方は金属よりなり、
前記第１および第２のゲート電極の他方は第１の金属層と、前記第１の金属層とは異なる金属よりなる第２の金属層とを順次積層した構造を有することを特徴とするＣＭＯＳ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002237614A JP2004079757A (ja) | 2002-08-16 | 2002-08-16 | Ｃｍｏｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002237614A JP2004079757A (ja) | 2002-08-16 | 2002-08-16 | Ｃｍｏｓ半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006189346A Division JP2006332687A (ja) | 2006-07-10 | 2006-07-10 | Ｃｍｏｓ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004079757A true JP2004079757A (ja) | 2004-03-11 |
Family
ID=32021298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002237614A Pending JP2004079757A (ja) | 2002-08-16 | 2002-08-16 | Ｃｍｏｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004079757A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008523622A (ja) * | 2004-12-07 | 2008-07-03 | サンダーバード・テクノロジーズ，インコーポレイテッド | Ｆｅｒｍｉ−ＦＥＴのひずみシリコンとゲート技術 |
-
2002
- 2002-08-16 JP JP2002237614A patent/JP2004079757A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008523622A (ja) * | 2004-12-07 | 2008-07-03 | サンダーバード・テクノロジーズ，インコーポレイテッド | Ｆｅｒｍｉ−ＦＥＴのひずみシリコンとゲート技術 |
| KR101258864B1 (ko) | 2004-12-07 | 2013-04-29 | 썬더버드 테크놀로지스, 인코포레이티드 | 긴장된 실리콘, 게이트 엔지니어링된 페르미－ｆｅｔ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6130123A (en) | Method for making a complementary metal gate electrode technology | |
| US7229873B2 (en) | Process for manufacturing dual work function metal gates in a microelectronics device | |
| EP1872407B1 (en) | Using metal/metal nitride bilayers as gate electrodes in self-aligned aggressively scaled cmos devices | |
| US7528024B2 (en) | Dual work function metal gate integration in semiconductor devices | |
| US7101747B2 (en) | Dual work function metal gates and methods of forming | |
| US7867851B2 (en) | Methods of forming field effect transistors on substrates | |
| US7348636B2 (en) | CMOS transistor having different PMOS and NMOS gate electrode structures and method of fabrication thereof | |
| US6821887B2 (en) | Method of forming a metal silicide gate in a standard MOS process sequence | |
| US20070215951A1 (en) | Semiconductor devices having silicided electrodes | |
| US5648673A (en) | Semiconductor device having metal silicide film on impurity diffused layer or conductive layer | |
| US20040135212A1 (en) | Damascene method for improved mos transistor | |
| US20020048910A1 (en) | Method and apparatus for forming a semiconductor device utilizing a low temperature process | |
| EP1298722B1 (en) | Method of forming dual work function gate electrodes in a semiconductor device | |
| US7338865B2 (en) | Method for manufacturing dual work function gate electrodes through local thickness-limited silicidation | |
| US8575014B2 (en) | Semiconductor device fabricated using a metal microstructure control process | |
| US5882962A (en) | Method of fabricating MOS transistor having a P+ -polysilicon gate | |
| JPH06275788A (ja) | デュアルゲートｃｍｏｓ型半導体装置の製造方法 | |
| JP2006332687A (ja) | Ｃｍｏｓ半導体装置 | |
| US6376293B1 (en) | Shallow drain extenders for CMOS transistors using replacement gate design | |
| US6586289B1 (en) | Anti-spacer structure for improved gate activation | |
| JP2004079757A (ja) | Ｃｍｏｓ半導体装置 | |
| TW201214575A (en) | Metal gate transistor and method for fabricating the same | |
| JPH01189954A (ja) | 相補型半導体装置および半導体装置の製造方法 | |
| JP2000332128A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041126 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060421 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060509 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060710 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070731 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20071127 |