JP2008523622A - Ｆｅｒｍｉ−ＦＥＴのひずみシリコンとゲート技術 - Google Patents

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シェン，マイク・イェン‐チャオ
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サンダーバード・テクノロジーズ，インコーポレイテッド
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Abstract

基板に形成されたひずみシリコンチャネルと、ひずみシリコンチャネルの両端に形成された、基板内のソース／ドレイン領域と、ひずみシリコンチャネルの上に形成されたゲート絶縁層と、ゲート絶縁層の上に形成されたゲートで構成される、電界効果トランジスタ。ひずみシリコンチャネルのドーピング量、基板のドーピング量、およびひずみシリコンチャネルの深さは、電界効果トランジスタのしきい値電圧において、ゲート絶縁層およびひずみシリコンチャネルの表面で、垂直電界がほぼゼロに等しくなるように設計されている。さらに、ゲートは、仕事関数がシリコンのバンドギャップの半分に近い値になるように設計されている。上記のように、本発明は、ひずみシリコンチャネルと、バンドギャップの半分の仕事関数を持つゲート層を有するフェルミＦＥＴを提供するものである。エピタキシャル成長法を利用した関連する形成方法についても説明している。

Description

［関連出願の相互参照］
本出願書類は、サンダーバードテクノロジー社に譲渡された、Ｓｔｒａｉｎｅｄ Ｓｉｌｉｃｏｎ Ｇａｔｅ Ｅｎｇｉｎｅｅｒｅｄ Ｆｅｒｍｉ−ＦＥＴｓという名称の仮出願中の米国特許出願第６０／６３４，０１６（２００４年１２月７日出願）の利益を主張し、その開示内容をすべて、以降の本願明細書に引用して援用する。
［発明の分野］
本発明は、半導体デバイスとその製造方法、特に、電界効果トランジスタ（ＦＥＴ）とその製造方法に関する。
Ｆｅｒｍｉ−ＦＥＴデバイスは、本発明の出願人であるサンダーバードテクノロジーズ社および他社により、長年にわたり研究されているデバイスである。Ｆｅｒｍｉ−ＦＥＴについては、以下の米国出願特許にその詳細が説明されている。米国特許出願第４，９８４，０４３号、第４，９９０，９７４号、第５，１５１，７５９号、第５，１９４，９２３号、第５，２２２，０３９号、第５，３６７，１８６号、第５，３６９，２９５号、第５，３７１，３９６号、第５，３７４，８３６号、第５，４３８，００７号、第５，４４０，１６０号、第５，５２５，８２２号、第５，５４３，６５４号、第５，６９８，８８４号、第５，７８６，６２０号、第５，８１４，８６９号、第５，８８５，８７６号、第および第６，５５５，８７２号。これら特許の開示内容は以降の本願明細書に引用して援用する。
デバイスサイズがそれ程小さくない場合は、ｎまたはｐチャネルＦｅｒｍｉ−ＦＥＴデバイスにおいて、ゲートが縮退するまでドープされたポリシリコンゲートを使用するのに、電源電圧を十分に高くすることができた。より小型化されたＣＭＯＳ技術では、シリコンの１／２のバンドギャップを有する材料を用いることにより、高速（低いＶT）あるいは低消費電力（より高いＶT）アプリケーションのいずれの操作にも、より適したしきい値電圧を提供できる可能性がある。たとえば、米国出願特許第５，９５２，７０１号に説明されている。これは、Ｆｅｒｍｉ−ＦＥＴのチャネル加工で、デバイス設計の利点である低電界を実現するために特別なドーピングプロファイルを使うことが可能なためである。デバイス設計者は、ＩOFF、しきい値以下のスロープＳ、ドレイン誘導障壁低下（ＤＩＢＬ）、およびＶTロールオフを含むしきい値以下の動作と、ＩDSAT（オフ対オン電流）と容量を含み、ゲートスタック、酸化膜の厚みｔox、工場のツールセットおよび製品への要求仕様などの技術規制の与えられたパフォーマンスとの間で、バランスを取ることが可能である。
本発明の実施例に記載の電界効果トランジスタは、基板に形成されたひずみシリコンチャネル（ｓｉｌｉｃｏｎ ｃｈａｎｎｎｅｌ）と、上記ひずみシリコンチャネルの両端に形成された、基板内のソース／ドレイン領域と、上記ひずみシリコンチャネルの上に形成されたゲート絶縁層と、ゲート絶縁層の上に形成されたゲートを含む。ひずみシリコンチャネルのドーピング量、基板のドーピング量、および／またはひずみシリコンチャネルの深さは、電界効果トランジスタのしきい値電圧において、ゲート絶縁層およびひずみシリコンチャネルの表面で、垂直電界がほぼゼロに等しくなるように設計されている。さらに、ゲートは、仕事関数がシリコンのバンドギャップの１／２に近い値になるように設計されている。このように、本発明は、ひずみシリコンチャネルと、バンドギャップの１／２の値の仕事関数を持つゲート層を有するＦｅｒｍｉ−ＦＥＴを提供するものである。
いくつかの実施の形態では、基板とひずみシリコンチャネルとの間に、緩和シリコン−ゲルマニウム緩衝層を設けている。緩和シリコン−ゲルマニウム緩衝層は、ひずみシリコンチャネルにひずみを形成するために設けている。さらに、いくつかの形態では、ポリシリコン−ゲルマニウムで構成されたゲートを備えている。また、その他の実施の形態では、ポリシリコン層が、ゲート絶縁層から離れた場所のポリシリコン−ゲルマニウムの上に形成されている。
いくつかの実施の形態では、仕事関数がシリコンのバンドギャップの１／２の約０．３ｅＶ以内になるように設定されている。さらに、その他の実施の形態では、ゲートの仕事関数は約４．７ｅＶに設定されている。
その他の実施の形態では、チャネルのドーピング量、基板のドーピング量および／またはチャネルの深さは、下記式により選択している。
Figure 2008523622
 （数１中、ｘiはチャネルの深さ、ＮAは基板のドーピング量、ＮDはチャネルのドーピング量、εsはシリコンの誘電率、ｑは電子の電荷量を表している。）
当業者には明らかなように、本発明の実施の形態は、ひずみシリコンチャネルとシリコンのバンドギャップの１／２のゲートを有する、しきい値電圧においてほぼ０の垂直電界を持つＦｅｒｍｉ−ＦＥＴについて説明している。いくつかの実施の形態では、これらの要素をそれぞれ組み合わせたものである。よって、いくつかの実施の形態では、ひずみシリコンチャネルとゲートからなるＦｅｒｍｉ−ＦＥＴにおいて、ゲートの仕事関数が、シリコンのバンドギャップの１／２ではないものも含む。その他の実施の形態では、ゲートの仕事関数がシリコンのバンドギャップの１／２に近い値のＦｅｒｍｉ−ＦＥＴにおいて、チャネルにひずみシリコンを含まない。また、その他の実施の形態では、Ｆｅｒｍｉ−ＦＥＴではない従来のＭＯＳＦＥＴにおいて、ひずみシリコンチャネルと、シリコンの１／２のバンドギャップであるゲートを含む。
本発明の実施例による電界効果トランジスタの典型的な製法は、シリコン基板上に緩和シリコン−ゲルマニウム緩衝層をエピタキシャル成長させる工程と、緩和シリコン−ゲルマニウム緩衝層にひずみシリコンチャネルをエピタキシャル成長させる工程と、ひずみシリコンチャネルの両端にソース／ドレイン領域を形成する工程を含む。上記ひずみシリコンチャネルの上にゲート絶縁層を生成し、その上にシリコンのバンドギャップの１／２の仕事関数を持つゲートを生成する。ひずみシリコンチャネルのドーピング量、基板のドーピング量、および／またはひずみシリコンチャネルの深さは、電界効果トランジスタのしきい値電圧において、ゲート絶縁層およびひずみシリコンチャネルの表面で、垂直電界がほぼゼロに等しくなるように設計されている。いくつかの実施の形態では、緩和シリコン−ゲルマニウム緩衝層および／またはひずみシリコンチャネルをエピタキシャル成長させている間に、ソース／ドレイン領域をエピタキシャル成長で生成する。
ゲート技術
ディープサブミクロン（ＤＳＭ）Ｆｅｒｍｉ−ＦＥＴでは、ゲートの仕事関数を他のデバイスの特性と独立して設定、調整できるようにする必要がある場合がある。他のデバイス特性とは、たとえば、基板のドーピング量やゲート酸化膜の厚み、デバイスの表面形状などである。そうすることで、ｎおよびｐチャネルゲート材料も個別に調整でき、その結果ｎおよびｐチャネルデバイスのしきい値電圧を互いに独立して設定できる。ただ、実際、このような加工には、選択的に仕事関数を設定できる金属を使う必要があり、コストがかかる（たとえばフォトリソグラフィを使用するなど）。
従来のＭＯＳＦＥＴでは、Ｓｉ1-xＧｅxゲートを使い、ゲートスタックは、Ｇｅが注入された蒸着ポリシリコンの上にポリシリコンを形成した層構造となっている。スタックの底部には、アモルファスＳｉの緩衝層を用い、Ｇｅを含有させ再結晶化させる。従来のＭＯＳＦＥＴの構造の詳細は、Ｈｅｌｌｂｅｒｇらの以下の論文に書かれている。“Ｗｏｒｋ Ｆｕｎｃｔｉｏｎ ｏｆ Ｂｏｒｏｎ−Ｄｏｐｅｄ Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ ＳｉxＧｅ1-x Ｆｉｌｍｓ，” ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ， Ｖｏｌ．１８， Ｎｏ．９， Ｓｅｐｔｅｍｂｅｒ １９９７， ｐｐ．４５６−４５８。Ｇｅを含むことで、バンドギャップの狭窄（バンドギャップナローイング）が生じ、仕事関数がシフトする。ゲートがドーピングにより、縮退したｐ型になった場合、仕事関数が４００ｍＶ上方にシフトすることが、Ｈｅｌｌｂｅｒｇらにより報告されている。図１に、Ｈｅｌｌｂｅｒｇらにより報告された、Ｓｉ量に対する仕事関数シフトの再現を示す。この図では、Ｓｉ量に対する仕事関数の変化が示されており、今日一般的であるＧｅ量に対するものではないことに留意する必要がある。さらに、凡例のＲｅｆ７とＲｅｆ９は、Ｈｅｌｌｂｅｒｇらのデータを参照している。ｐｏｌｙ−Ｓｉ1-xＧｅxゲートの電子親和力は、純粋なＳｉの電子親和力と非常に近い値となっている。ゲートスタックが、縮退したｐ型にドーピングされている場合、荷電子帯端付近での、バンドギャップナローイングによるフェルミレベルのシフトが生じると、仕事関数がシフトする。バンドギャップナローイングが生じる程度のＧｅ量では、仕事関数は約４．９ｅＶとなる。仕事関数の実験値は、図１に示したものとは異なる場合もあることを記しておく。一例としては、ｐｏｌｙ−Ｓｉ1-xＧｅx層のＧｅ含有量が５０−７０％（モル比）で、１０15ｃｍ-3の量のボロンがドープされたゲート構造がある。
Ｆｅｒｍｉ−ＦＥＴの設計では、ＶDD＝１．２Ｖ程度の低電力電源では、シリコンのバンドギャップの中央に持つ仕事関数が４．７２ｅＶに近い値を持つ必要がある場合がある。論理設計では、一般的に少なくても３．５−４のＶDD／ＶT比を用い、０．３−０．４Ｖ以上のＶTは必要ない場合がある。仕事関数が、シリコンのバンドギャップの中央の約４．７ｅＶで設計されたＦｅｒｍｉ−ＦＥＴのＶTは、約０．４Ｖである。ｎチャネルデバイスのみを考慮すると、ＶTが約０．６Ｖとなるため、ＳｉＧｅゲートの仕事関数は４．９ｅＶだと大き過ぎる。ＶT値が大きくなりすぎるため、ＳｉＧｅゲートの仕事関数では、低電界Ｆｅｒｍｉ−ＦＥＴデバイスを設計するのは難しい。
基板技術
比較的最近になり、ＣＭＯＳ技術の基板とゲートの両方の格子ひずみの効果についての研究が行われるようになってきた。これらの研究についての詳細は、Ｆｏｓｓｕｍらの“Ｐｅｒｆｏｒｍａｎｃｅ Ｐｒｏｊｅｃｔｉｏｎｓ ｏｆ Ｓｃａｌｅｄ ＣＭＯＳ Ｄｅｖｉｃｅｓ ａｎｄ Ｃｉｒｃｕｉｔｓ Ｗｉｔｈ Ｓｔｒａｉｎｅｄ Ｓｉ−ｏｎ−ＳｉＧｅ Ｃｈａｎｎｅｌｓ，” ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ， Ｖｏｌ．５０， Ｎｏ．４， Ａｐｒｉｌ， ２００３， ｐｐ．１０４２−１０４９、およびＭｉｙａｔａらの“Ｅｌｅｃｔｒｏｎ ｔｒａｎｓｐｏｒｔ ｐｒｏｐｅｒｔｉｅｓ ｏｆ ａ ｓｔｒａｉｎｅｄ Ｓｉ ｌａｙｅｒ ｏｎ ａ ｒｅｌａｘｅｄ Ｓｉ1-xＧｅx ｓｕｂｓｔｒａｔｅ ｂｙ Ｍｏｎｔｅ Ｃａｒｌｏ ｓｉｍｕｌａｔｉｏｎ，” Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ， Ｖｏｌ．６２， Ｎｏ．２１， Ｍａｙ， １９９３， ｐｐ．２６６１−２６６３に書かれている。ＣＭＯＳウェハーの基板への引張または圧縮ひずみの適用は、デバイスの根本的なパフォーマンスに影響を与える。最も大きな影響は、バルク、および表面における移動度の向上である。ひずみを加えると、一般的にはひずみを加えた領域のバンドギャップが縮小し、そのため荷電子の有効質量が変化し、電子の高速化（および移動度の向上）が見込まれる。さらに、フォノン散乱と表面粗さという悪影響は、ひずみの追加により減少する。文献によると、ｎチャネルＭＯＳＦＥＴで、移動度が４５％向上したとの報告がある。詳細は、Ｇｏｏらの“Ｓｃａｌａｂｉｌｉｔｙ ｏｆ Ｓｔｒａｉｎｅｄ−Ｓｉ ｎＭＯＳＦＥＴｓ Ｄｏｗｎ ｔｏ ２５ ｎｍ Ｇａｔｅ Ｌｅｎｇｔｈ，” ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ， Ｖｏｌ．２４， Ｎｏ．５， Ｍａｙ， ２００３， ｐｐ．３５１−３５３に書かれている。
必要な量のひずみを形成する一つの方法として、バンドギャップ技術と呼ばれる、エピタキシャルＳｉ／Ｓｉ1-xＧｅxへテロ構造を使う方法がある。この分野についての研究は非常に広く行われている。最近の研究では、この技術の物理的な原理を説明するものや、デバイスや回路設計に最適な実用的なモデルを開発しているものなどがあり、上記ＦｏｓｓｕｍらやＭｉｙａｔａらの論文、Ｌｉｍらの論文“Ｃｏｍｐａｒｉｓｏｎ ｏｆ Ｔｈｒｅｓｈｏｌｄ−Ｖｏｌｔａｇｅ Ｓｈｉｆｔｓ ｆｏｒ Ｕｎｉａｘｉａｌ ａｎｄ Ｂｉａｘｉａｌ Ｔｅｎｓｉｌｅ−Ｓｔｒｅｓｓｅｄ ｎ−ＭＯＳＦＥＴｓ，” ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ， Ｖｏｌ．２５， Ｎｏ．１１， Ｎｏｖｅｍｂｅｒ ２００４， ｐｐ．７３１−７３３や、Ｔａｋａｇｉらの論文、“Ｃｏｍｐａｒａｔｉｖｅ ｓｔｕｄｙ ｏｆ ｐｈｏｎｏｎ−ｌｉｍｉｔｅｄ ｍｏｂｉｌｉｔｙ ｏｆ ｔｗｏ−ｄｉｍｅｎｓｉｏｎａｌ ｅｌｅｃｔｒｏｎｓ ｉｎ ｓｔｒａｉｎｅｄ ａｎｄ ｕｎｓｔｒａｉｎｅｄ Ｓｉ ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒｓ，” Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ， Ｖｏｌ．８０， Ｎｏ．３， Ａｕｇｕｓｔ， １９９６， ｐｐ．１５６７−１５７７がある。当業者には明らかなように、チャネルにひずみを加える方法はその他にもたくさんの技術がある。これら従来の製法モデルや、文献に報告されている実験結果では、ひずみチャネルによる集積回路の実際のパフォーマンスの改善は、一般的に測定移動度の向上によるものではない。たとえば、移動度が３５％向上したとしても、ゲートの遅延時間で測定した、実際の回路のパフォーマンスの改善は、２０％をかなり下回る。さらに、移動度の向上は、コストにかかっているともいえる。
特に、基本となる物理効果が、バンドギャップナローイングとバンドエッジシフトであるため、通常、デバイス特性のいくつかは変更される。変更されるデバイス特性の最初の、そして最も影響のあるものは、デバイスの移動度であるが、デバイスのＶTも同様に影響がある。バンドギャップの縮小およびバンドエッジのシフトは、チャネルを移動するキャリアのフェルミレベルを変更し、そのためｎ，ｐ両チャネルデバイスで、ＶTが減少する。このＶTの減少は、２軸引張ひずみｎチャネルデバイスでは、１５０−２００ｍＶであり、１軸ひずみデバイスでは、これよりも多少少ない減少率となる。ｐチャネルデバイスで報告されているＶTシフトは、ｎチャネルで報告されているものよりも大幅に少ないが、通常あまり問題視されていない。最近まで、ＶTシフトの原理についての研究はほとんどされてこなかった。減少したＶTを補うために、一般的にチャネルにはより多くのドーピングが必要になり、その結果イオン化された不純物散乱により移動度が低下し、ひずみで誘起された移動度の向上を相殺していた。さらに、ドーピング量が増加すると、横方向の電界が増加する。
その他に、バンドギャップナローイングによる２つの潜在的な弊害があり、それらはチャネルとソース／ドレイン間の接合に関連している。バンドギャップナローイングは、通常、接合リークを増加させるが、チャネルドーピング量の増加の必要性に絡み、このリークが助長される場合がある。さらに、通常、ひずみ領域の接合容量も増加し、接合リークと同様、チャネルドーピング量の増加によりさらに増加し、デバイスの動的パフォーマンスを劣化させる場合があった。従来のＭＯＳＦＥＴの設計では、ひずみにより性能が改善しても、上記すべての不利点が組み合わさることでＦＥＴの性能を著しく劣化させていた。
Ｆｅｒｍｉ−ＦＥＴのチャネルひずみとゲート技術
上記で説明したように、Ｆｅｒｍｉ−ＦＥＴの設計にＳｉ1-xＧｅxゲートを使用すると、ｎチャネルのＶT値は一般的に非常に高くなる。そこで、ゲート技術以外の要素で、デバイスのＶT値を低下させる方法が求められている。チャネルドーピング量によるいくらかの調整は可能であるが、もっとも有効な性能改善としては、ＶTの低下量が微量過ぎる。Ｆｅｒｍｉ−ＦＥＴのゲートにＳｉ1-xＧｅxを使用する場合、Ｓｉ1-yＧｅyヘテロ構造チャネルが有効である。ここで、ｙは、基板に含まれるＧｅ含有量であり、ゲートスタックのＧｅ含有量と区別している。慎重に考察した結果、少なくても以下の複数の理由によりＳｉ1-yＧｅyヘテロ構造の使用が、上記従来の課題を解決するものである。
第１の理由は、ひずみチャネル格子によるＶTシフトである。あるｎチャネルＦｅｒｍｉ−ＦＥＴチャネル状態を想定すると、ひずみの導入によりＶTのマイナス方向へのシフトが生じ、Ｓｉ1-xＧｅxゲートで、一番効果的な規模のシフトである、バンドギャップの半分への仕事関数シフトが発生する。ＶTのシフト量は、いくつかの要因に依存する。Ｓｉ1-yＧｅyヘテロ構造を使用してひずみチャネルを導入する場合、緩和緩衝層中のＧｅ（ｙ）の量が、ＶTシフト量を決める一番重要な要因となる。上記Ｆｏｓｓｕｍらの論文によると、２軸ひずみＳｉでは、ＶTシフトは経験式として、以下の式で表される。
Figure 2008523622
 この式は、有効バンドギャップナローイングで表され、式中のｙは緩和層中のＧｅ含有量を分数で表したものである。Ｇｅの実際の含有量は、たとえば、室温で、ｙ＝０．２０で、このときバンドギャップは約８０ｍｅＶ減少する。より大きなＧｅ含有量では、移動度がより向上し、ｙ＝０．５０で、ΔＶTは約２００ｍＶとなる。この値は、Ｓｉ1-xＧｅxゲートＦｅｒｍｉ−ＦＥＴで求められているＶTシフト量に非常に近い値となっている。Ｆｅｒｍｉ−ＦＥＴ構造のドーピングレベルは、通常、従来の表面チャネル反転（ＳＣＩ）ＭＯＳＦＥＴと比べて、非常に少ない量なので、注意が必要である。よって、ひずみＳｉ−ｏｎ−ＳｉＧｅチャネル構造を使用する場合、ドーピング量は変更する必要が無い。よって、Ｆｅｒｍｉ−ＦＥＴ構造は、バンドギャップの半分の仕事関数を持つゲートで、Ｓｉ1-xＧｅxゲートスタックと、Ｓｉ−ｏｎ−ＳｉＧｅチャネル構造の組み合わせにより必要なＶTシフト量を得るような設計が可能である。このＶTのシフト効果は、従来のｎチャネルＳＣＩ ＭＯＳＦＥＴにとっては性能劣化の１つであり、通常、ドーピング量を増加させることで対応していたものである。上記で述べたように、これまでに報告されているｐチャネルＳＣＩ ＭＯＳＦＥＴのＶTシフトは、ほぼ０であり、ｐチャネルＦｅｒｍｉ−ＦＥＴでも同様にほぼ０になることが予測される。
第２の理由は、ひずみＳｉチャネルにより、電子とホールの移動度が、それぞれ異なる原理により、著しく向上することである。図２は、電子とホールそれぞれで報告されている向上した移動度の図である。１．５ＭＶ／ｃｍの電界とは、ＶDS＝ＶGS＝ＶDDでの完全なｏｎ状態での典型的なＳＣＩ ＭＯＳＦＥＴの横方向の電界である。電子の相対的な移動度向上率はほぼ８０％であり、ホールも同様な低電界を示している。ここで、ホールの移動度は、電子に比べて電界依存ロールオフが高いことを強調しておく。１ＭＶ／ｃｍ以上の高い横方向電界では、ホールの移動度向上はほぼ０になるが、電子の相対移動度は値を維持し続ける。この物理メカニズムはまだ明らかにされていない。
Ｆｅｒｍｉ−ＦＥＴは、設計方法により電界／ドーピング量をどちらも低く抑えた構造が可能であるため、ひずみを導入することで、移動度の向上に関連したいくつかの潜在的な利点が生じる。まず、ｎおよびｐチャネルＦｅｒｍｉ−ＦＥＴで、「ｏｎ」状態でのより低い表面電界により、図１の移動度の絶対値が高い領域でのデバイスの操作が可能となる。よって、Ｆｅｒｍｉ−ＦＥＴは、概して、従来のＳＣＩ ＭＯＳＦＥＴと比較すると性能が格段に向上する。さらに微妙ではあるが、ｐチャネルＦｅｒｍｉ−ＦＥＴは、横電界による移動度の低下が激しいため、従来のＳＣＩ ＭＯＳＦＥＴに比べて相対的に性能が向上する。このＣＭＯＳのパフォーマンスの向上は、文献で報告されているものよりも全体的に著しい。文献では、２軸方向に応力をかけたＰＭＯＳデバイスの多くで、縦方向電界を大きくすると、ホールの移動度の改善はほとんど見られない、と報告されている。詳細は、Ｔｈｏｍｐｓｏｎらの文献、“Ａ Ｌｏｇｉｃ Ｎａｎｏｔｅｃｈｎｏｌｏｇｙ Ｆｅａｔｕｒｉｎｇ Ｓｔｒａｉｎｅｄ−Ｓｉｌｉｃｏｎ”， ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ， Ｖｏｌ．２５， Ｎｏ．４， Ａｐｒｉｌ ２００４， ｐｐ．１９１−１９３に書かれている。Ｆｅｒｍｉ−ＦＥＴチャネルで横方向電界を低くすると、ｐチャネルの移動度に大きな影響がある。また、通常Ｆｅｒｍｉ−ＦＥＴは、ドーピングレベルが低いため、イオン化した不純物の散乱に起因する移動度の劣化は少なくなる。
図３は、典型的なＦｅｒｍｉ−ＦＥＴとＳＣＩ ＭＯＳＦＥＴのチャネルプロファイルの、チャネルの中央でのドーピング量の変化を示す。これらのデバイスは、ＬG＝０．１８μｍで設計されており、酸化膜の厚みとドレイン構造は同じである。Ｆｅｒｍｉ−ＦＥＴと異なり、ＳＣＩ ＭＯＳＦＥＴではトータルおよびネットドーピング曲線が、ほぼ一致しており、区別できない。トータルドーピング曲線は、イオン化した不純物の散乱による移動度の劣化を検討するのに最も適した曲線である。Ｆｅｒｍｉ−ＦＥＴとＳＣＩ ＭＯＳＦＥＴでトータルドーピング量を比較すると、表面付近で約２倍の減少量となっており、移動度の改善に非常に大きなプラスの影響をもたらしている。
従来のＳＣＩ ＭＯＳＦＥＴとＦｅｒｍｉ−ＦＥＴで、電界分布（Ｅｙ）の違いを図で表すために、図４−６に、横方向電界による分布図を示す。図３と同じ、ＳＣＩ ＭＯＳＦＥＴとＦｅｒｍｉ−ＦＥＴの２つのサンプルが使用されている。図４は、図３（チャネルの中央）と同じ垂直構造に沿った、横（垂直）電界プロファイルＥｙのプロット図で、ＶGS＝ＶDS＝ＶDDの完全な「ｏｎ」状態である。Ｆｅｒｍｉ−ＦＥＴの表面電界と同様に酸化膜の電界の減少が、図４のＤｅｐｔｈ＝０付近のスパイクで、はっきりと見られる。図５と６は、長さ（横またはｘ）方向または、チャネルの方向の、酸化膜とシリコン基板の表面における電界分布を示している。酸化膜では、電界分布のグラフ形状は仮想的に一致しているが、オフセットは非常に大きい。ただし、シリコンの横方向電界Ｅｙはチャネルのソースとドレイン端で同じような値となっているが、Ｆｅｒｍｉ−ＦＥＴでは、チャネル内のＥｙは、従来のＭＯＳＦＥＴと比べて非常に小さな値となっている。Ｆｅｒｍｉ−ＦＥＴ電界は、通常、チャネルのピンチオフ電圧で、ＳＣＩ ＭＯＳＦＥＴ電界の約１／２の値となっている。ピンチオフ領域で、Ｆｅｒｍｉ−ＦＥＴ電界は高いが、負の値である。これは、デバイスの信頼性にプラスの効果をもたらしている。チャネルのプレピンチオフ領域のＦｅｒｍｉ−ＦＥＴ電界は、多くの場合さらに低く、これは、Ｆｅｒｍｉ−ＦＥＴの設計が、酸化膜とシリコン表面でしきい値電圧（ＶGS＝ＶT）において、電界がほぼゼロに等しくなるようにできることに関連している。設計により電界を減少させることによりＦｅｒｍｉ−ＦＥＴの移動度が向上し容量特性が改善する。
上記で説明したように、Ｆｅｒｍｉ−ＦＥＴは、しきい値電圧において、酸化膜とシリコン基板の表面で垂直電界がほぼゼロになる。一次元分析が有効なチャネルの長いデバイスでは、約５０ｋＶ／ｃｍ以下の垂直電界となる。ドーピング量が増加する短チャネルデバイスでは、酸化膜厚は薄くなり、短チャネル効果を少なくするためにその他の標準技術が使われる場合があるが、電界は高くなる。よって、短チャネルデバイスでは、１００−２００ｋＶ／ｃｍのオーダーの垂直電界が、しきい値電圧で見られる。この値は、従来のＳＣＩ ＭＯＳＦＥＴデバイスと比べると、２−５倍低い値である。図４−６では、完全な「ｏｎ」状態でのデバイスの電界を示しており、しきい値電圧の電界ではないことを記しておく。Ｆｅｒｍｉ−ＦＥＴでは、ＳＣＩ ＭＯＳＦＥＴと違い、しきい値電圧における「サポート」電界は、非常に小さいか、まったく無く、存在するバルク電荷によるビルトイン電界を含んでいる。別の言い方をすれば、Ｆｅｒｍｉ−ＦＥＴは、接合空乏層領域をもたらし、ＳＣＩ ＭＯＳＦＥＴは、ゲート空乏層領域をもたらす。Ｆｅｒｍｉ−ＦＥＴが接合空乏層領域をもたらすため、しきい値電圧では、ゲート電界が非常に小さいか、無くても良い。
上記で論じた内容から、本発明によるＦｅｒｍｉ−ＦＥＴの構造は、以下の３つの構造上の特徴を組み合わせて構成される。
１） Ｓｉ1-xＧｅxゲートスタック（仕事関数のシフト／ポリ空乏層の減少）、
２） Ｆｅｒｍｉ−ＦＥＴチャネル構造（低ドーピング量とカウンタードープによる低電界／低容量）、および
３） ＳｉＧｅ基板上のひずみＳｉ（移動度の向上、上記１，２の構造によるＶTを補うための追加ＶTシフト）。発明のその他の実施の形態では、上記構造を組み合わせたものであってもよい。特に、上記特徴のうち、１と２、１と３、２と３の組み合わせたものである。
図７は本発明の実施の形態の一例における、Ｆｅｒｍｉ−ＦＥＴにおけるＳｉＧｅ上のひずみＳｉの断面図である。本図面は概略図であり、基板、Ｓｉ1-yＧｅy緩衝層およびひずみ層の実際の範囲は、デバイスにより異なる。理想的な設計のＦｅｒｍｉ−ＦＥＴでは、チャネルドーピングの外観図は図８のように表される。この図は、図７のデバイスの、チャネル領域を拡大したものであり、チャネルプロファイルの一次元図である。図８の記号および用語を使い、理想的なＦｅｒｍｉ−ＦＥＴの特性を実現するために必要なドーピングについて、以下で議論する。定性的には、理想的なＦｅｒｍｉ−ＦＥＴの特性には、しきい値電圧における、ゲート絶縁膜と基板表面でのゼロ電界を含む。説明のため、ｎチャネルデバイスを例に挙げ、チャネルの電荷とポテンシャルに関連した、ポワソン方程式の一次元アプリケーションから得られる分析を行う。
図８より、Ｆｅｒｍｉ−ＦＥＴのようなカウンタードープ構造では、チャネルのポテンシャルと電界分布を決める３つの自由度と要因が考えられる。３つの自由度とは、図８に示す、Ｆｅｒｍｉ−ｔｕｂ（または埋め込みチャネル）のネットドーピングＮD、その下の基板（または井戸）のネットドーピングＮAおよびＦｅｒｍｉ−ｔｕｂ接合深さ（チャネルの深さに対応した）ｘiである。バイアスＶG＝ＶTでの空乏領域端は、点線で示している。シリコン／酸化膜界面は、ｘs＝０と定義し、基板（井戸）のバイアスは、ＶB＝０である。一次元ポアソン方程式により、この構造のＶTは以下の式で表される。
Figure 2008523622
 ここで、ＶFBは、よく知られているフラットバンド電圧であり、ゲートと基板の仕事関数の違いΦMSと、その他様々な電荷により決まり、本分析では、この電圧はゼロと仮定されている。ドーピングされたポリシリコンゲートでは、仕事関数の違いは、ゲートと基板（井戸）のフェルミレベルの違いで表される。ＶbiはＦｅｒｍｉ−ｔｕｂと基板の接合部分の内部電圧であり、以下の数式で定義される。
Figure 2008523622
 ここで、
Figure 2008523622
 は、よく知られた熱電圧である。
ＶTの方程式は、ゲート酸化膜の膜厚ｘoxに依存していないので、注意が必要である。これは、実際、理想的なＦｅｒｍｉ−ＦＥＴと同じで、理想的なＦｅｒｍｉ−ＦＥＴでは、ＶTは酸化膜の膜厚に依存しない。上記で説明した内容の当然の結果として、酸化膜と基板表面の電界は、ほぼゼロとなる。これを実現するためには、３つの自由度は以下の関係式を満足する必要がある。
Figure 2008523622
 ここで、ｘiは、接合の深さで、空乏領域ｘnのチャネル側の広がりと一致する。図８に示すように、ＮAは、基板（井戸）ドーピングをｃｍ-3単位で表したものであり、ＮＤはＦｅｒｍｉ−ｔｕｂ（チャネル）ドーピングをｃｍ-3単位で表したものである。そのほかの変数は、シリコンと他の基板の誘電率（εs）などの物理定数および、電子の電荷（ｑ＝１．６ｘ１０-19Ｃ）である。
チャネル構造をこのように形成することで、ＶTは、上記のように定義され、ゲートと基板の仕事関数およびチャネル接合の内部電圧により設定可能である。上記式の唯一の解は、一般的に存在しないことを記しておく。ｘi、ＮAまたはＮDの３つの因子のうち２つのを決めることで、３番目の因子が決まる。ゲートの仕事関数もまた、ポリシリコンゲートドーピングの関数となる場合がある。ポリシリコンゲートの空乏化の減少と、直列寄生抵抗を少なくするために、通常ｐｏｌｙ−Ｓｉまたはｐｏｌｙ−ＳｉＧｅゲートのドーピング量は非常に多くするか縮退させるので、ここでは、ｐｏｌｙ−ＳｉＧｅゲートのドーピングによるゲート仕事関数への寄与は考慮しない。
この分析は一次元のみであるため、非常に小さな領域の動作は実際と異なるのではないかという懸念を抱くかもしれないが、その通りである。強いドレイン電界は、チャネルポテンシャルプロファイルを変化させ、電界分布を変化させることができる。そのため、ＮA、ＮD、およびｘiの選択は任意ではなく、デバイス内の短チャネル効果に束縛される可能性がある。デバイスのサイズが小さくなると、従来のスケーリングの方法では、デバイスを適切にオフにするためには、ｘoxやｘiなどのサイズも小さくする必要があった。ｘiやｘoxのサイズが小さくなると、ＮAとＮDのドーピング量は、ポテンシャル分布を維持するために一般的にどちらも増加する必要があり、そのため、デバイス内の電界も通常同じ分布形状となっていた。これは、デバイスを適切にオフし、ＩON／ＩOFF比を増加あるいは最大化するために行われている。したがって、通常ドーピング量ＮA、ＮDは短チャネルデバイスでは、任意に低くすることができない。ただし、図７で示すように、Ｆｅｒｍｉ−ＦＥＴ構造では、内部電界があり、従来の表面反転ＭＯＳＦＥＴよりも少ないドーピング量がｘoxとｘiに与えられているので留意が必要である。最終的な効果は、デバイス内の操作電界を、短チャネル構造においても、従来の表面反転ＭＯＳＦＥＴと比べて大幅に減少できることである。
図７に示す構造は、エピタキシャル成長で形成できるが、Ｆｅｒｍｉ−ＦＥＴにとって非常に利点となる、超階段チャネル／井戸プロファイルを形成する方法もある。たとえば、選択的エピタキシャル法で、エピ層で予め決められたＦｅｒｍｉ−ＦＥＴチャネル状態を出発ウェハーとすることが可能である。約２０ｎｍのひずみＳｉ層は、Ｆｅｒｍｉ ｔｕｂを完全に包み込むように、ｉｎ−ｓｉｔｕでドープすることができる。高濃度ドープした基板（井戸）は、緩和Ｓｉ1-yＧｅy緩衝層の範囲により定義され、ＳＳＲ（ｓｕｐｅｒ−ｓｔｅｅｐ ｒｅｔｒｏｇｒａｄｅ）または超階段チャネル構造が形成される。Ｓｉ基板は、ラッチアップとソフトエラー防止のために、ＳＲ（ｓｔｅｅｐ ｒｅｔｒｏｇｒａｄｅ）注入井戸によりドーピングされる。最近のアニールツールを使うと、一般的に、非常にディープなサブミクロンデバイスが必要とする非常に急峻なプロファイルを生成し、維持することができる。繰り返しが可能なように、選択的フォトリソグラフィエピタキシャルプロセスを用いることが可能である。このプロセスでは、エピタキシャルシリコンの領域は異なるドーピングレベルとタイプで成長させることが可能である。たとえば、ｎチャネルデバイスで、約１０17ｃｍ-3の濃度のＰをドープしたエピ層と、Ｂドープした約１０17ｃｍ-3のｐ型エピ層を、従来のマスク技術で成長させることができる。
この方法では、注入プロセスのみの技術よりも、より対称的なｎおよびｐチャネルデバイスの形成が可能である。その理由は、注入法で一般的に使用されている原材料は、物理的な原理により、様々な異なる速度で分散するためである。たとえば、ｐチャネルＦｅｒｍｉ−ＦＥＴのＦｅｒｍｉ−ｔｕｂ（チャネル）のドーピング材料としてよく知られているボロンは、シリコン中で急激に散乱するため、薄く、非常に鋭いプロファイルで注入量をコントロールすることは難しい。一方で、ｎチャネルＦｅｒｍｉ−ＦＥＴのＦｅｒｍｉ−ｔｕｂ（チャネル）のドーピング材料である砒素は、質量が大きいためゆっくりと散乱するので、注入量のコントロールは比較的簡単である。ボロンと砒素がｐチャネルとｎチャネルのＦｅｒｍｉ−ＦＥＴにそれぞれ注入された場合、得られるチャネルプロファイルはまったく異なったものとなり、非対称な電気的なパフォーマンスを示すだろう。上述した、エピタキシャル法を使えば、ｐチャネルおよびｎチャネルＦｅｒｍｉ−ＦＥＴの両方に、ほぼ同じ量と、分布形状で注入することが可能で、電気的な特性も、より対照的なものになる。
上記で引用した、Ｆｏｓｓｕｍらの論文で明らかなように、ｐ＋ｐｏｌｙ−ＳｉＧｅゲートスタックを使用すると、ＳｉＧｅ上のＳｉチャネル構造を用いた、従来のｐチャネルＭＯＳＦＥＴにおいて、ゲート空乏層と、ボロンの突き抜け現象を減少させることが可能である。ただし、ここでは、ｎチャネルデバイスに焦点を当てているが、ｐ＋ｐｏｌｙ−ＳｉＧｅゲートスタックとＦｅｒｍｉ−ＦＥＴチャネルの組み合わせが、ｎチャネルデバイスだけでなく、ｐチャネルデバイスの性能向上にどれだけ寄与できるかを論じている。
概要
本発明の実施の形態の一例では、Ｆｅｒｍｉ−ＦＥＴの設計に次の方程式を用いる。
ＶTとＮA、ＮDおよびｘiの間の関係に関する理論上のＦｅｒｍｉ−ＦＥＴチャネル方程式は、次式で表される。
Figure 2008523622
 ここで、
Figure 2008523622
Figure 2008523622
 ここで
Figure 2008523622
 （熱電圧）
ドーピング量ＮAとＮDは、以下の条件に当てはまる。
Figure 2008523622
 ここで、ｘiは、図８に示すように、ＮD側のＦｅｒｍｉ−ｔｕｂ（チャネル）接合の深さである。ｐｏｌｙ−Ｓｉ1-xＧｅxゲートと、ＳｉＧｅ基板上のＳｉの影響を含んで、ｎｅｔＦｅｒｍｉ−ＦＥＴしきい値電圧ＶTNは次式で表される。
Figure 2008523622
 ここで、ΔＶTGは、ｐｏｌｙ−Ｓｉ1-xＧｅxゲート構造によるＶTのシフト量である。ｐｏｌｙ−Ｓｉ1-xＧｅxゲート中のＧｅ含有量ｘの値は、図１のデータ点から決めΦMS を設定するか、実験データから決める。ΔＶTSUBは、Ｓｉ1-yＧｅy基板によるＶTの追加シフト量であり、経験的に次式で表される。
Figure 2008523622
 ここで、ｙは緩和Ｓｉ1-yＧｅy緩衝層のＧｅ含有量である。
以下の実験例は、本発明の内容を説明するためのものであり、本発明をなんら限定するものではない。以下に、長チャネルデバイスの設計について示す。上記で説明したように、電荷の共有などの短チャネル効果により、最終的なデバイスのしきい値電圧ＶTNは、長チャネルデバイスに比べていくらか低くなる。このしきい値電圧の正確なシフト量は、一般的に分析的に決めるのは非常に難しく、また、本発明の説明でも取り上げていない多くの様々な要因により決まる。以下の式により、下記設計テーブル内の各値が決まる。
Figure 2008523622
 ここで、ＮApolyはポリゲートのドーピング量である。
Figure 2008523622
 ΔＶTgは、実験より０．４Ｖと仮定する。
Figure 2008523622
結論
本明細書では、一般的にｎおよびｐチャネルＭＯＳＦＥＴデバイスにおいてはより高濃度のドーピングが行われているという事実と、ｐチャネルデバイスの相対的な特性強化はｎチャネルほど行われていないという事実が組み合わさり、ＳｉＧｅ基板上のひずみＳｉ回路において、実際の性能を著しく低下させる可能性があることを説明した。さらに、より高濃度のドーピングを行うことで、バンドギャップが縮小し、ひずみ層の接合容量は一般的に大きくなり、その結果、さらに性能を下げていた。事実、性能改善は２０−２５％に留まっていた。
それと比較して、Ｆｅｒｍｉ−ＦＥＴでは通常、より低濃度のドーピングが行われるという事実と、横方向の表面電界は、ＳＣＩデバイスに比べて非常に小さい、というそれぞれの事実を組み合わせることによる、ひずみＳｉ層の移動度の向上と、その他２つの潜在的な利点により、Ｆｅｒｍｉ−ＦＥＴは非常に大きなメリットを享受している。２つの利点とは、ｐチャネルＦｅｒｍｉ−ＦＥＴの相対ホール移動度のより大きな向上と、ＶTシフトによるｎチャネルＦｅｒｍｉ−ＦＥＴのＳｉＧｅゲートスタック技術を使用できる可能性である。上記で述べた潜在的な不利点に関しては、Ｆｅｒｍｉ−ＦＥＴデバイスの設計は、通常、より低濃度のドーピング量にするため、従来のＳＣＩ ＭＯＳＦＥＴに比べて、リーク電流や容量が小さくなる。
本発明の詳細は、発明の実施の形態の一例である添付の図面を参照しながら説明している。ただし、本発明は、ここに示す実施例のみに限定されるものではない。ここに示した実施例は、むしろ、本発明を完全に徹底して公開するためのものであり、当業者に発明の内容を十分に理解してもらうためのものである。また図面では、層や領域の厚みは、説明のために誇張して描かれている。さらに、本発明で、説明、解説されている実施例は、ｎ型、ｐ型、どちらにも適用できる。図中同一部分には同一符号を付して示している。
層、領域、または基板などの要素が、他の要素の「上」または「上に」あると表現された場合、上側の要素は、他の要素のすぐ上に構成されているか、他の要素と、要素の間に、中間要素が含まれる場合もある。対照的に、ある要素が、別の要素の上に、「直接形成」または別の要素の上方へ「直接形成」された、と表現されている場合、ある要素と別の要素の間には、中間要素は含まれない。また、ある要素が、別の要素に「接続されて」あるいは、「連結されて」と表現されている場合、ある要素と別の要素は、直接接続されているか、あるいはその間に中間要素が含まれている場合もある。対照的に、ある要素が、別の要素に、「直接接続されて」あるいは「直接連結されて」と表現されている場合、ある要素と別の要素の間には、中間要素は含まれない。
また、第１の、第２の、などの番号で説明されている各要素は、これら番号に限定されるものではない。これらの番号は、各要素を区別するためのものである。たとえば、それぞれ、本発明の範囲内で、第１の要素が第２の要素と名づけられる場合もあり、同様に、第２の要素が第１の要素と名づけられる場合もある。
さらに、「下部」、「底部」、「上部」、「先端部」などの言葉は、図面で、ある要素と別の要素との位置関係を説明するために使われるものである。これらの相対語は、図面内で示された方向に対して別の方向を指し示すために使用されるものである。たとえば、ある図面で示されたデバイスを回転させた場合、回転前に他の要素の「下部」と示されていた要素は、回転後は、他の要素の「上部」と示される。「下部」という一般的な用語は、よって、図面の特定の方向に従い、「下部」にも「上部」にもなり、両方の方向を網羅できる。同様に、ある図面で示されたデバイスを回転させた場合、回転前に他の要素の「下方」、あるいは「真下」にあると示されていた要素は、回転後は、他の要素の「上方」にあると示される。「下方」あるいは「真下」という一般的な用語は、よって、図面の特定の方向に従い、下方にも上方にもなり、両方の方向を網羅できる。
本発明の詳細な説明を行うために使用する用語は、特定の実施例のみを説明するためのものであり、本発明をなんら限定するものではない。発明の詳細な説明と請求項で使用されているように、「一つの」や、「その」など、単数を表す単語には、文中で明確に定義されていない限り、複数の状態も含まれる。また、本発明の説明で使用されている「および／または」という用語は、リストアップされている１つの、または複数の項目に関して、ありとあらゆる可能な組み合わせを含み、それを簡潔に表現するために、「／」を用いている。
本発明の実施例は、発明の理想的な実施例（および中間体構造）の略図を参照にして説明している。そのため、図面から様々な発明の形態、たとえば製造技術や製造公差などが予想される。よって、本発明の実施の形態は、図に描かれた特定の領域の形態に限定されるものではなく、たとえば製造上の形態のばらつきなども含む。図面に描かれた領域は、実際はただの概略であり、実際のデバイスの形状を表したものではなく、本発明の範囲を限定するものではない。
定義されていない限り、本発明の実施例を公開するために使用する技術および科学用語を含む用語は、本発明が属する分野の一般的な当業者が共通で使用する用語と同じ意味を持ち、本発明の説明のために特別に定義したしたものとは限らない。したがって、これらの用語は、今後創出される可能性のある、同じ意味で使用される別の用語も含むことができる。本発明に登場する、すべての印刷物、特許出願書類、特許およびその他の参考文献は、すべて本発明に含まれている。
本発明の図面や仕様の中にも、発明の実施の形態の公開内容が含まれており、特定の用語が使用されている場合でも、一般的な意味で説明のために使用しているのであって、以下の請求項の内容をなんら限定するものではない。
シリコン−ゲルマニウムに含まれるゲルマニウムの量に対する仕事関数の変化を示す。 シリコン−ゲルマニウム中の電子とホールの相対移動度をシリコンと比較した図である。 従来のＭＯＳＦＥＴとＦｅｒｍｉ−ＦＥＴデバイスの、チャネルの中央でのドーピング量の変化を示す。 従来のＭＯＳＦＥＴとＦｅｒｍｉ−ＦＥＴデバイスの、チャネルの中央での横方向の電界の変化を示す。 従来のＭＯＳＦＥＴとＦｅｒｍｉ−ＦＥＴデバイスのゲート絶縁膜（酸化膜）における横方向電界のｘ軸（横）方向の変化を示す。 従来のＭＯＳＦＥＴとＦｅｒｍｉ−ＦＥＴデバイスの基板表面のデバイスチャネルの表面に沿った横方向の電界のｘ軸（横）方向の変化を示す。 本発明の実施の形態における、シリコン−ゲルマニウム上のひずみシリコンとシリコン−ゲルマニウムゲートＦｅｒｍｉ−ＦＥＴの断面図である。 図７のトランジスタのしきい値電圧におけるドーピング分布と空乏領域の一次元チャネル構造の図解である。

Claims (24)

  1. 基板に形成されたひずみシリコンチャネルと、
    上記ひずみシリコンチャネルの両端に形成された、上記基板内のソース／ドレイン領域と、
    上記ひずみシリコンチャネルの上に形成されたゲート絶縁層とを有し、
    上記ひずみシリコンチャネルのドーピング量、上記基板のドーピング量、および／または上記ひずみシリコンチャネルの深さは、上記ゲート絶縁層および上記ひずみシリコンチャネルの垂直電界が、電界効果トランジスタのしきい値電圧においてほぼゼロになるように設定され、
    仕事関数がシリコンのバンドギャップの１／２に近い値に設定された、上記ゲート絶縁層の上に形成されたゲートを備える、電界効果トランジスタ。
  2. 上記基板と上記ひずみシリコンチャネルの間に緩和シリコン−ゲルマニウム緩衝層が設けられ、上記ひずみシリコンチャネルにひずみが形成された、請求項１に記載の電界効果トランジスタ。
  3. 上記ゲートが、ポリシリコン−ゲルマニウムで構成された、請求項１に記載の電界効果トランジスタ。
  4. 上記ゲートが、上記ゲート絶縁層から離れた場所のポリシリコン−ゲルマニウムの上に形成されたポリシリコン層で構成された、請求項３に記載の電界効果トランジスタ。
  5. 上記ゲートは、仕事関数がシリコンのバンドギャップの１／２の約０．３ｅＶ以内になるように設定された、請求項１に記載の電界効果トランジスタ。
  6. 上記ゲートは、仕事関数が４．７ｅＶに設定された、請求項１に記載の電界効果トランジスタ。
  7. 上記チャネルのドーピング量、上記基板のドーピング量および／または上記チャネルの深さは、次式：
    Figure 2008523622
     （式中、ｘiはチャネルの深さ、ＮAは基板のドーピング量、ＮDはチャネルのドーピング量、εsはシリコンの誘電率、ｑは電子の電荷量）により選択される、請求項１に記載の電界効果トランジスタ。
  8. 基板に形成されたひずみシリコンチャネルと、
    上記ひずみシリコンチャネルの両端に形成された、上記基板内のソース／ドレイン領域と、
    上記ひずみシリコンチャネルの上に形成されたゲート絶縁層とを有し、
    上記ひずみシリコンチャネルのドーピング量、上記基板のドーピング量、および／または上記ひずみシリコンチャネルの深さは、上記ゲート絶縁層および上記ひずみシリコンチャネルの垂直電界が、電界効果トランジスタのしきい値電圧においてほぼゼロになるように設定され、
    上記ゲート絶縁層の上に形成されたゲートを備える、電界効果トランジスタ。
  9. 上記基板と上記ひずみシリコンチャネルの間に緩和シリコン−ゲルマニウム緩衝層が設けられ、上記ひずみシリコンチャネルにひずみが形成された、請求項８に記載の電界効果トランジスタ。
  10. 上記チャネルのドーピング量、上記基板のドーピング量および／または上記チャネルの深さは、次式：
    Figure 2008523622
     （式中、ｘiはチャネルの深さ、ＮAは基板のドーピング量、ＮDはチャネルのドーピング量、εsはシリコンの誘電率、ｑは電子の電荷量）により選択される、請求項８に記載の電界効果トランジスタ。
  11. 基板に形成されたチャネルと、
    上記チャネルの両端に形成された上記基板内のソース／ドレイン領域と、
    上記チャネルの上に形成されたゲート絶縁層とを有し、
    上記チャネルのドーピング量、上記基板のドーピング量、および／または上記チャネルの深さは、上記ゲート絶縁層とそれに隣接した上記チャネルの垂直電界が、電界効果トランジスタのしきい値電圧においてほぼゼロになるように設定され、
    仕事関数がシリコンのバンドギャップの１／２に近い値に設定された、上記ゲート絶縁層の上に形成されたゲートを備える、電界効果トランジスタ。
  12. 上記ゲートが、ポリシリコン−ゲルマニウムで構成された、請求項１１に記載の電界効果トランジスタ。
  13. 上記ゲートが、上記ゲート絶縁層から離れた場所のポリシリコン−ゲルマニウムの上に形成されたポリシリコン層で構成された、請求項１２に記載の電界効果トランジスタ。
  14. 上記ゲートが、仕事関数がシリコンのバンドギャップの１／２の約０．３ｅＶ以内になるように設定された、請求項１１に記載の電界効果トランジスタ。
  15. 上記ゲートが、仕事関数が約４．７ｅＶに設定された、請求項１１に記載の電界効果トランジスタ。
  16. 上記チャネルのドーピング量、上記基板のドーピング量および上記チャネルの深さは、次式：
    Figure 2008523622
     （式中、ｘiはチャネルの深さ、ＮAは基板のドーピング量、ＮDはチャネルのドーピング量、εsはシリコンの誘電率、ｑは電子の電荷量）により選択される、請求項１に記載の電界効果トランジスタ。
  17. 基板に形成されたひずみシリコンチャネルと、
    上記ひずみシリコンチャネルの両端に形成された、上記基板内のソース／ドレイン領域と、
    上記ひずみシリコンチャネルの上に形成されたゲート絶縁層と、
    シリコンのバンドギャップの１／２に近い値のゲートの仕事関数に設定された、上記ゲート絶縁層上のゲートとを備える、電界効果トランジスタ。
  18. 上記基板と上記ひずみシリコンチャネルの間に緩和シリコン−ゲルマニウム緩衝層が設けられ、上記ひずみシリコンチャネルにひずみが形成された、請求項１７に記載の電界効果トランジスタ。
  19. 上記ゲートが、ポリシリコン−ゲルマニウムで構成された、請求項７に記載の電界効果トランジスタ。
  20. 上記ゲートが、上記ゲート絶縁層から離れた場所のポリシリコン−ゲルマニウムの上に形成されたポリシリコン層で構成された、請求項１９に記載の電界効果トランジスタ。
  21. 上記ゲートが、仕事関数がシリコンのバンドギャップの１／２の約０．３ｅＶ以内になるように設定された、請求項１７に記載の電界効果トランジスタ。
  22. 上記ゲートが、仕事関数４．７ｅＶに設定された、請求項１７に記載の電界効果トランジスタ。
  23. シリコン基板上に緩和シリコン−ゲルマニウム緩衝層をエピタキシャル成長させる工程と、
    上記緩和シリコン−ゲルマニウム緩衝層にひずみシリコンチャネルをエピタキシャル成長させる工程と、
    上記ひずみシリコンチャネルの両端にソース／ドレイン領域を形成する工程と、
    上記ひずみシリコンチャネル上にゲート絶縁層を形成する工程とを含み、
    上記ひずみシリコンチャネルのドーピング量、上記基板のドーピング量、または上記ひずみシリコンチャネルの深さは、上記ゲート絶縁層とそれに隣接した上記チャネルの垂直電界が、電界効果トランジスタのしきい値電圧においてほぼゼロになるように設定され、
    シリコンのバンドギャップの１／２に近い値のゲートの仕事関数に設定されたゲートを、上記ゲート絶縁層上に形成する工程を含む、電界効果トランジスタの製造方法。
  24. 上記ソース／ドレイン領域を形成する工程が、緩和シリコン−ゲルマニウム緩衝層のエピタキシャル成長中、および／または上記ひずみシリコンチャネルのエピタキシャル成長中、選択的にソース／ドレイン領域をエピタキシャル成長させる工程を含む、請求項２３に記載の製造方法。
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