KR102639769B1 - 표시 장치 및 이의 제조 방법 - Google Patents

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Abstract

표시 장치는 베이스 기판, 상기 베이스 기판 상에 배치되고 소스 영역, 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이의 도핑된(doped) 채널 영역을 포함하고, 결정질 실리콘(p-Si)을 포함하는 액티브 패턴, 및 상기 액티브 패턴의 상기 채널 영역과 중첩하는 게이트 전극을 포함한다. 상기 채널 영역은 하부층, 상부층 및 상시 하부층과 상기 상부층 사이의 중간층을 포함하고, 상기 하부층 도펀트의 밀도는 상기 상부층의 도펀트 밀도의 80% 이상이다.

Description

표시 장치 및 이의 제조 방법{DISPLAY APPARATUS AND METHOD OF MANUFACTURING THE SAME}
본 발명은 표시 장치 및 상기 표시 장치의 제조 방법에 관한 것으로, 보다 상세하게는 표시 품질이 향상된 표시 장치 및 상기 표시 장치의 제조 방법에 관한 것이다.
최근 들어, 기술의 발전에 힘입어 소형, 경량화 되면서 성능은 더욱 뛰어난 디스플레이 제품들이 생산되고 있다. 지금까지 디스플레이 장치에는 기존 브라운관 텔레비전(cathode ray tube: CRT)이 성능이나 가격 면에서 많은 장점을 가지고 널리 사용되었으나, 소형화 또는 휴대성의 측면에서 CRT의 단점을 극복하고, 소형화, 경량화 및 저전력 소비 등의 장점을 갖는 표시 장치, 예를 들면 플라즈마 표시 장치, 액정 표시 장치 및 유기 발광 표시 장치 등이 주목을 받고 있다.
상기 표시 장치는 박막 트랜지스터를 포함한다. 상기 박막 트랜지스터는 비정질 실리콘을 결정화한 결정질 실리콘을 포함하는 액티브 패턴을 포함할 수 있는데, 상기 박막 트랜지스터의 특성을 향상시키기 위해, 상기 결정질 실리콘에 추가적으로 채널 도핑을 실시하는 기술이 개발되었다. 그러나 여전히 상기 박막 트랜지스터의 특성을 향상시키기 위한 필요성이 있으며, 특히 유기 발광 표시 장치에서 구동 트랜지스터의 특성에 따라 표시 품질이 좌우되는 경우가 많아, 상기 구동 트랜지스터의 특성을 더욱 향상시키기 위한 다양한 노력이 있어왔다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 표시 품질이 향상된 표시 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 장치의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 베이스 기판, 상기 베이스 기판 상에 배치되고 소스 영역, 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이의 도핑된(doped) 채널 영역을 포함하고, 결정질 실리콘(p-Si)을 포함하는 액티브 패턴, 및 상기 액티브 패턴의 상기 채널 영역과 중첩하는 게이트 전극을 포함한다. 상기 채널 영역은 하부층, 상부층 및 상시 하부층과 상기 상부층 사이의 중간층을 포함하고, 상기 하부층 도펀트의 밀도는 상기 상부층의 도펀트 밀도의 80% 이상이다.
본 발명의 일 실시예에 있어서, 상기 상부층은 상기 액티브 패턴의 1/3 두께이고, 상기 하부층은 상기 액티브 패턴의 1/3 두께일 수 있다.
본 발명의 일 실시예에 있어서, 상기 액티브 패턴의 상기 채널 영역의 도펀트는 보론(B), 인(P), 질소(N), 니켈(Ni), 코발트(Co), 플루오르(F) 중 어느 하나 일 수 있다.
본 발명의 일 실시예에 있어서, 상기 액티브 패턴의 상기 채널 영역의 결정 크기의 평균은 270nm 이상일 수 있다.
본 발명의 일 실시예에 있어서, 상기 액티브 패턴의 상기 채널 영역의 EBSD(Electron Back-Scattering Diffraction) 결과의 (001) 방향 fraction 이 33% 이상일 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 액티브 패턴과 상기 게이트 전극 사이에 배치되는 게이트 절연층, 상기 게이트 전극 상에 배치되는 층간 절연층, 및 상기 층간 절연층 상에 배치되고, 상기 액티브 패턴과 전기적으로 연결되는 소스 전극 및 드레인 전극을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 소스 및 드레인 전극 상에 배치되는 비아 절연층, 상기 비아 절연층 상에 배치되고, 상기 드레인 전극과 전기적으로 연결되는 제1 전극, 상기 제1 전극 상에 배치되는 발광층, 및 상기 발광층 상에 배치되는 제2 전극을 더 포함할 수 있다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 장치의 제조 방법은 베이스 기판 상에 비정질(amorphous) 실리콘(a-Si) 층을 형성하는 단계, 상기 비정질 실리콘 층에 불순물을 도핑하는 단계, 도핑된 상기 비정질 실리콘 층에 엑시머 레이저를 조사하여 결정질 실리콘(poly-Si) 층을 형성하는 단계, 상기 결정질 실리콘 층을 패터닝하는 단계, 및 상기 결정질 실리콘 층에 소스 영역 및 드레인 영역을 형성하여, 상기 소스 영역, 상기 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이의 채널 영역을 포함하는 액티브 패턴을 형성하는 단계를 포함한다. 상기 채널 영역은 하부층, 상부층 및 상시 하부층과 상기 상부층 사이의 중간층을 포함하고, 상기 하부층 도펀트의 밀도는 상기 상부층의 도펀트 밀도의 80% 이상이다.
본 발명의 일 실시예에 있어서, 상기 도핑하는 단계에서, 도펀트인 상기 불순물은 보론(B), 인(P), 질소(N), 니켈(Ni), 코발트(Co), 플루오르(F) 중 어느 하나일 수 있다.
본 발명의 일 실시예에 있어서, 상기 도핑하는 단계에서, 상기 도펀트의 도즈(dose)량은 0.4E12 내지 1.5E12 (at/cm^2)일 수 있다.
본 발명의 일 실시예에 있어서, 상기 결정질 실리콘 층은 다음 수식을 만족할 수 있다.
<수식>
Y=-0.075X+1.018(nm)
[Y는 도펀트량의 max 피크의 상기 결정질 실리콘 층의 상면으로부터의 깊이, X는 엑시머 레이저의 laser density (J/cm^2)]
본 발명의 일 실시예에 있어서, 상기 액티브 패턴을 형성하는 단계에서는 도핑된 상기 결정질 실리콘 층에 상기 소스 영역 및 상기 드레인 영역에 불순물을 도핑하여, 상기 소스 영역 및 상기 드레인 영역의 도전성을 향상시킬 수 있다.
본 발명의 일 실시예에 있어서, 상기 액티브 패턴을 형성하는 단계에서의 상기 소스 영역 및 상기 드레인 영역을 형성하기 위한 도즈(dose)량은 상기 도핑하는 단계에서의 도즈량 보다 클 수 있다.
본 발명의 일 실시예에 있어서, 상기 액티브 패턴의 상기 채널 영역의 결정 크기(grain size)의 평균은 270nm(나노미터) 이상일 수 있다.
본 발명의 일 실시예에 있어서, 상기 액티브 패턴의 상기 채널 영역의 EBSD(Electron Back-Scattering Diffraction) 결과의 (001) 방향 fraction 이 33% 이상일 수 있다.
본 발명의 일 실시예에 있어서, 상기 제조 방법은 상기 패터닝하는 단계 후에, 패터닝된 상기 결정질 실리콘층 상에 게이트 절연층을 형성하는 단계, 및 상기 게이트 절연층 상에 상기 게이트 전극을 형성하는 단계를 더 포함할 수 있다. 상기 액티브 패턴을 형성하는 단계에서, 상기 게이트 전극이 배치된 상기 결정질 실리콘 층에 불순물을 도핑하여 상시 소스 영역 및 드레인 영역을 형성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제조 방법은 상기 게이트 전극 상에 층간 절연층을 형성하는 단계, 상기 층간 절연층 상에 상기 액티브 패턴과 전기적으로 연결되는 소스 전극 및 드레인 전극을 형성하는 단계, 상기 소스 전극 및 상기 드레인 전극 상에 비아 절연층을 형성하는 단계, 상기 비아 절연층 상에 상기 드레인 전극과 전기적으로 연결되는 제1 전극을 형성하는 단계, 상기 제1 전극 상에 발광층을 형성하는 단계, 및 상기 발광층 상에 제2 전극을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제조 방법은 상기 액티브 패턴을 열처리 하는 단계를 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 표시 장치는 도핑된 채널 영역을 포함하는 액티브 패턴을 포함한다. 상기 액티브 패턴은 비정질 실리콘 층에 불순물을 도핑한 후, 도핑된 상기 비정질 실리콘 층에 엑시머 레이저를 조사하여 형성하므로, 박막 트랜지스터 특성이 향상될 수 있다. 특히, 상기 박막 트랜지스터의 히스테리시스가 감소되며, 이에 따라 상기 표시 장치의 순간 잔상이 개선되어, 표시 품질을 향상시킬 수 있다. 또한, 상기 채널 영역의 도즈량을 종래 대비 작게 할 수 있으며, 도즈량이 작은 만큼 산포의 크기가 줄어들 수 있다.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 2는 채널 도핑 순서와 채널 도핑량에 따른 박막 트랜지스터의 I-V 커브를 나타낸 그래프이다.
도 3a 및 3b는 채널 도핑 순서와 채널 도핑량에 따른 박막 트랜지스터의 히스테리시스(Hysteresis)를 나타낸 그래프이다.
도 4는 ELA(Eximer laser annealing) 공정의 레이저 에너지에 따라 액티브 패턴의 깊이에 따른 도펀트 밀도 변화를 나타낸 그래프이다.
도 5는 채널 도핑 순서에 따른 EBSD(Electron Back-Scattering Diffraction) 결과를 나타낸 도면이다.
도 6a 내지 6h는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 나타낸 단면도들이다.
도 7은 본 발명의 실시예들에 따른 전자 기기를 나타내는 블록도이다.
도 8a는 도 7의 전자 기기가 텔레비전으로 구현된 일 예를 나타내는 도면이다.
도 8b는 도 7의 전자 기기가 스마트폰으로 구현된 일 예를 나타내는 도면이다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 1을 참조하면, 상기 표시 장치는 베이스 기판(100), 버퍼층(110), 액티브 패턴(ACT), 게이트 절연층(120), 게이트 전극(GE), 층간 절연층(130), 소스 전극(SE), 드레인 전극(DE), 비아 절연층(140), 발광 구조물(180), 화소 정의막(PDL) 및 박막 봉지층(TFE)을 포함할 수 있다.
상기 베이스 기판(100)은 투명한 또는 불투명한 재료로 구성될 수 있다. 예를 들면, 상기 베이스 기판(100)은 석영 기판, 합성 석영(synthetic quartz) 기판, 불화칼슘 기판, 불소가 도핑된 석영(F-doped quartz) 기판, 소다라임(sodalime) 유리 기판, 무알칼리(non-alkali) 유리 기판 등을 포함할 수 있다. 선택적으로, 상기 베이스 기판(100)은 연성을 갖는 투명 수지 기판으로 이루어질 수도 있다. 상기 베이스 기판(100)으로 이용될 수 있는 투명 수지 기판의 예로는 폴리이미드 기판을 들 수 있다. 이러한 경우, 상기 폴리이미드 기판은 제1 폴리이미드층, 배리어 필름층, 제2 폴리이미드층 등으로 구성될 수 있다. 예를 들면, 상기 폴리이미드 기판은 경질의 유리 기판 상에 제1 폴리이미드층, 배리어 필름층 및 제2 폴리이미드층이 적층된 구성을 가질 수 있다.
상기 버퍼층(110)은 상기 베이스 기판(100) 상에 전체적으로 배치될 수 있다. 상기 버퍼층(110)은 상기 베이스 기판(100)으로부터 금속 원자들이나 불순물들이 상기 액티브 패턴(ACT)으로 확산되는 현상을 방지할 수 있으며, 상기 액티브 패턴(ACT)을 형성하기 위한 결정화 공정 동안 열의 전달 속도를 조절하여 실질적으로 균일한 상기 액티브 패턴(ACT)을 수득하게 할 수 있다. 또한, 상기 버퍼층은 상기 베이스 기판(100)의 표면이 균일하지 않을 경우, 상기 베이스 기판(100)의 표면의 평탄도를 향상시키는 역할을 수행할 수 있다.
상기 액티브 패턴(ACT)이 상기 버퍼층(110) 상에 배치될 수 있다. 상기 액티브 패턴(ACT)은 결정질 실리콘(Poly Crystal Silicon)을 포함할 수 있다. 상기 액티브 패턴(ACT)은 불순물이 도핑(doping)된 드레인 영역(D)과 소스 영역(S) 및 상기 드레인 영역(D)과 상기 소스 영역(S) 사이의 채널 영역을 포함할 수 있다.
상기 채널 영역(CH)에도 불순물이 도핑되어 있으며(채널 도핑), 상기 채널 영역(CH)의 불순물은 보론(B), 인(P), 질소(N), 니켈(Ni), 코발트(Co), 플루오르(F) 중 어느 하나일 수 있다. 본 실시예에서는 상기 불순물이 보론(Boron)인 경우를 예시한다. 상기 채널 영역(CH)은 상기 버퍼층(110)에 인접하는 하부층(10), 상기 게이트 절연층(120)에 인접하는 상부층(30) 및 상기 하부층(10)과 상기 상부층(30) 사이의 중간층(20)을 포함할 수 있다.
도펀트(Dopant)가 보론(Boron)인 경우에, 상기 도펀트의 밀도는 상기 액티브 패턴(ACT)의 상면으로부터의 깊이에 따라 급격히 변화하지 않고, 상대적으로 완만하게 변화한다. 즉, 상기 도펀트는 상기 액티브 패턴(ACT)의 상기 채널 영역(CH)에 전체적으로 고르게 분포할 수 있다.
예를 들면, 상기 하부층(10)의 도펀트 밀도는 상기 상부층(30)의 도펀트 밀도의 80% 이상일 수 있다. 이때, 상기 상부층(30)의 두께는 상기 액티브 패턴(ACT)의 전체 두께의 약 1/3 일 수 있다. 상기 하부층(10)의 두께는 상기 액티브 패턴(ACT)의 전체 두께의 약 1/3 일 수 있다.
일반적으로 채널 도핑이 진행된 액티브 패턴의 채널 영역에서, 도펀트는 상기 액티브 패턴의 표면, 즉 상면에 인접하여 집중적으로 배치되고, 상기 액티브 패턴의 하면에 가까울수록 급격히 줄어든다.
반면, 본 실시예에 따르면, 후술할 pre-doping 에 따라, 상기 채널 영역(CH)의 도펀트가 상기 액티브 패턴(ACT)의 상면으로부터 하면까지 고르게 분포함으로써, 적은 량의 채널 도핑으로도 충분한 Vth의 positive shift 를 얻을 수 있고, 드라이빙 레인(DR range)가 커지고, subthreshold swing (S.S) 및 drain-induced barrier lowering (DIBL) 이 줄어드는 효과가 있음을 확인하였다.
상기 게이트 절연층(120)은 상기 버퍼층(110) 상에서 상기 액티브 패턴(ACT)을 덮으며, 상기 액티브 패턴(ACT)의 프로파일을 따라 실질적으로 동일한 두께로 배치될 수 있다. 상기 게이트 절연층(120)은 실리콘 화합물, 금속 산화물 등의 무기 절연 물질을 포함할 수 있다.
상기 게이트 전극(GE)은 상기 게이트 절연층(120) 상에 상기 액티브 패턴(ACT)의 상기 채널 영역(CH)에 중첩하게 배치될 수 있다. 상기 게이트 전극(GE)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다.
상기 층간 절연층(130)은 상기 게이트 전극(GE)이 배치된 상기 게이트 절연층(120) 상에 배치될 수 있다. 상기 층간 절연층(130)은 상기 게이트 절연층(120) 상에서 상기 게이트 전극(GE)을 충분히 덮을 수 있으며, 상기 게이트 전극(GE)의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수 있다. 상기 층간 절연층(140)은 실리콘 화합물, 금속 산화물 등의 무기 절연 물질을 포함할 수 있다.
상기 층간 절연층(120) 상에 소스 전극(SE) 및 드레인 전극(DE)이 배치될 수 있다. 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 층간 절연층(130) 및 상기 게이트 절연층(120)을 통해 형성되는 콘택홀을 통해 상기 박막 트랜지스터(TFT)의 상기 소스 영역(S) 및 드레인 영역(D)에 각각 전기적으로 연결될 수 있다. 상기 박막 트랜지스터(TFT)의 특성에 대해서는 도 2 내지 5를 통해 상세히 설명한다.
상기 액티브 패턴(ACT), 상기 게이트 전극(GE), 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 박막 트랜지스터(TFT)를 구성할 수 있다. 상기 박막 트랜지스터(TFT)는 구동 전류를 발광 구조물인 유기 발광 다이오드(organic light emitting diode)에 제공하는 구동 트랜지스터일 수 있다.
상기 비아 절연층(140)은 상기 소스 전극(SE) 및 상기 드레인 전극(DE)이 배치된 상기 층간 절연층(130) 상에 배치될 수 있다. 상기 비아 절연층(140)은 단층 구조로 형성될 수 있지만, 적어도 2이상의 절연막들을 포함하는 다층 구조로 형성될 수도 있다. 상기 비아 절연층(140)은 포토레지스트, 아크릴계 수지, 폴리이미드계 수지, 폴리아미드계 수지, 실록산계(siloxane-based) 수지 등의 유기 물질을 사용하여 형성될 수 있다.
상기 발광 구조물(180)은 제1 전극(181), 발광층(182) 및 제2 전극(183)을 포함할 수 있다.
상기 제1 전극(181)은 상기 비아 절연층(140) 상에 배치될 수 있다. 상기 표시 장치의 발광 방식에 따라, 상기 제1 전극(181)은 반사성을 갖는 물질 또는 투광성을 갖는 물질을 사용하여 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 제1 전극(181)은 금속막, 합금막, 금속 질화물막, 도전성 금속 산화물막 및/또는 투명 도전성 물질막을 포함하는 단층 구조 또는 다층 구조로 형성될 수 있다.
상기 화소 정의막(PDL)은 상기 제1 전극(181)이 배치된 상기 비아 절연층(140) 상에 배치될 수 있다. 상기 화소 정의막(PDL)은 유기 물질, 무기 물질 등을 사용하여 형성될 수 있다. 예를 들면, 상기 화소 정의막(PDL)은 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 아크릴계 수지, 실리콘 화합물 등을 사용하여 형성될 수 있다. 예시적인 실시예들에 따르면, 상기 화소 정의막(PDL)을 식각하여 상기 제1 전극(181)을 부분적으로 노출시키는 개구(opening)를 형성할 수 있다. 이러한 상기 화소 정의막(PDL)의 개구에 의해 상기 표시 장치의 발광 영역과 비발광 영역이 정의될 수 있다. 예를 들면, 상기 화소 정의막(PDL)의 개구가 위치하는 부분이 상기 발광 영역에 해당될 수 있으며, 상기 비발광 영역은 상기 화소 정의막(PDL)의 개구에 인접하는 부분에 해당될 수 있다.
상기 발광층(182)은 상기 화소 정의막(PDL)의 개구를 통해 노출되는 상기 제1 전극(181)상에 배치될 수 있다. 또한, 상기 발광층(182)은 상기 화소 정의막(PDL)의 상기 개구의 측벽 상으로 연장될 수 있다. 예시적인 실시예들에 있어서, 상기 발광층(182)은 유기 발광층(EL), 정공 주입층(HIL), 정공 수송층(HTL), 전자 수송층(ETL), 전자 주입층(EIL) 등을 포함하는 다층 구조를 가질 수 있다. 다른 실시예에서, 상기 유기 발광층을 제외하고, 상기 정공 주입층, 상기 정공 수송층, 상기 전자 수송층 및 상기 전자 주입층 등은 복수의 화소들에 대응되도록 공통적으로 형성될 수 있다. 상기 발광층(182)의 유기 발광층은 상기 표시 장치의 각 화소에 따라 적색광, 녹색광, 청색광 등과 같은 서로 상이한 색광들을 발생시킬 수 있는 발광 물질들을 사용하여 형성될 수 있다. 다른 예시적인 실시예들에 따르면, 상기 발광층(182)의 유기 발광층은 적색광, 녹색광, 청색광 등의 상이한 색광들을 구현할 수 있는 복수의 발광 물질들이 적층되어 백색광을 발광하는 구조를 가질 수도 있다. 이때, 상기 발광 구조물들은 복수의 화소들에 대응되도록 공통적으로 형성되고, 상기 컬러 필터층에 의해 각각의 화소들이 구분될 수 있다.
상기 제2 전극(183)은 상기 화소 정의막(PDL) 및 상기 발광층(182) 상에 배치될 수 있다. 상기 표시 장치의 발광 방식에 따라, 상기 제2 전극(183)은 투광성을 갖는 물질 또는 반사성을 갖는 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 제2 전극(183)도 금속막, 합금막, 금속 질화물막, 도전성 금속 산화물막 및/또는 투명 도전성 물질막을 포함하는 단층 구조 또는 다층 구조로 형성될 수 있다.
상기 박막 봉지층(TFE)이 상기 제2 전극(183) 상에 배치될 수 있다. 상기 박막 봉지층(TFE)은 외부의 습기 및 산소의 침투를 방지할 수 있다. 상기 박막 봉지층(TFE)은 적어도 하나의 유기층과 적어도 하나의 무기층을 구비할 수 있다. 적어도 하나의 유기층(320)과 적어도 하나의 무기층은 서로 교번적으로 적층될 수 있다. 예를 들면, 상기 박막 봉지층(TFE)은 두 개의 무기층과 이들 사이의 한개의 유기층을 포함할 수 있으나, 이에 제한되지 않는다. 다른 실시예에 있어서, 상기 박막 봉지층 대신 외기 및 수분이 상기 표시 장치 내부로 침투하는 것을 차단하기 위한 밀봉기판이 제공될 수 있다.
도 2는 채널 도핑 순서와 채널 도핑량에 따른 박막 트랜지스터의 I-V 커브를 나타낸 그래프이다.
도면의 가로축은 박막 트랜지스터의 게이트 전극에 입력되는 게이트 전압(Vgs)이고, 세로축은 상기 박막 트랜지스터의 채널 영역을 흐르는 소스드레인전류(Ids)이다.
도시한 바와 같이, 상기 박막 트랜지스터를 흐르는 상기 소스드레인전류(Ids)는 상기 게이트 전압(Vgs)이 음수인 영역에서 그 크기에 비례하므로, 상기 게이트 전압(Vgs)을 제어함으로써 제1 전극으로 입력되는 전류 또는 전력선으로부터 유기발광다이오드로 입력되는 전류를 제어할 수 있어 결과적으로 화상의 표시를 제어할 수 있다.
도 2에는 6가지 경우에 있어서 박막 트랜지스터의 I-V 커브가 도시되어 있는데, 비정질 실리콘을 도핑한 후 결정화 하는 경우(PRE, pre-doping)가 결정화 후 도핑한 경우(POST, post-doping) 보다 Vth(문턱 전압)이 positive 방향(우측)으로 시프트(shift)되고, 불순물의 도즈(dose)량 이 많아질 수록 (4E11, 1E12, 1.5E12) Vth가 positive 방향(우측)으로 시프트(shift)되는 것을 알 수 있다.
또한, pre-doping의 경우가, post-doping 의 경우보다 I-V 커브의 경사가 완만해지며 드라이빙 레인지(DR: driving range)가 넓어져, 유기 발광 표시 장치의 구동 트랜지스터로 적합한 것을 알 수 있다.
그런데, 이러한 상기 박막 트랜지스터가 히스테리시스(hysteresis)를 갖는 경우에는 화상의 잔상을 야기하는 문제가 생길 수 있다. 상기 히스테리시스(hysteresis)를 갖는 상기 박막 트랜지스터의 경우, 게이트전압(Vgs)을 낮은 전압으로부터 높은 전압으로 변화시키면서 소스드레인전류(Igs)를 측정한 곡선과 상기 게이트 전압(Vgs)을 높은 전압으로부터 낮은 전압으로 변화시키면서 소스드레인전류(Igs)를 측정한 곡선이 일치하지 않는다.
이경우, 그레이(gray)화면을 구동하는 경우, 상기 게이트 전압(Vgs)을 낮은 전압으로부터 높은 전압으로 변화시키면서 측정한 소스드레인전류(Igs)의 값이 높은 전압으로부터 낮은 전압으로 변화시키면서 측정한 소스드레인전류(Igs)의 값(IC)보다 크다. 이에 따라, 이전 화면의 표시 영상에 따라 잔상과 같은 화질문제를 유발할 수 있다.
예를 들어, black/white 패턴을 10초 인가한 후, 48gray(저계조) 패턴 인가 시, 휘도차가 발생하며, 시간이 지남에 따라 상기 휘도차가 감소된다. 이때, 휘도차가 0.4%에 도달하는 시간을 측정하여 순간잔상(단위: 초)의 정도를 확인할 수 있다.
도 3a 및 3b는 채널 도핑 순서와 채널 도핑량에 따른 박막 트랜지스터의 히스테리시스(Hysteresis)를 나타낸 그래프이다.
도 3a 및 3b는 상기 박막 트랜지스터의 채널 영역에 대해 도핑하지 않는 경우(SKIP), pre-doping과 post-doping 의 경우(PRE, POST), 도즈량을 변화하며 (0.4E12, 1E12, 2E12) 히스테리시스(Hysteresis) (단위 V)를 측정한 그래프이다.
도 3a는 상기 박막 트랜지스터가 채널 width 4um, length 21.04um 인 PMOS 이고, 도 3b는 상기 박막 트랜지스터가 채널 width 4um, length 4um 인 PMOS 인 경우이다. 어느 경우에서도, pre-doping 의 경우가 히스테리시스(Hysteresis) 가 동일 도즈량의 post-doping, 또는 SKIP의 경우 대비 낮아졌음을 확인할 수 있다.
구체적으로, 도 3a에서 도즈량 1E12 인 post-doping 경우(POST1E12), 대비 도즈량 0.4E12의 pre-doping 의 경우, 도즈량은 감소하면서도 Vth 의 posi-shift 효과가 극대화 되고, 히스테리시스는 감소하는 결과를 가져올 수 있다.
또한, 히스테리시스가 감소하여 순간 잔상이 개선될 수 있는데, 다음 [표 1]을 통해 이를 확인할 수 있다.
도핑 순서 가속전압 도즈량 Vth Hysteresis(V) 순간잔상(초)
post-doping 10K 1.3E12 -3.23 0.219 8.6
pre-doping 15K 1.5E12 -3 0.187 7
도 4는 ELA(Eximer laser annealing) 공정의 레이저 에너지에 따라 액티브 패턴의 깊이에 따른 도펀트 밀도 변화를 나타낸 그래프이다.
도 4를 참조하면, 가로축은 액티브 패턴의 상면으로부터의 깊이, 세로축은 도펀트인 보론(B)의 밀도를 나타낸다.
도시한 바와 같이, ELA 공정에 따라 도펀트인 보론이 상기 액티브 패턴의 하부까지 확산된다. 즉, 상기 보론은 최초 도핑 된 상태에서는 주로 상기 액티브 패턴의 상부에 분포하지만, ELA 공정에 따라 상기 보론이 상기 액티브 패턴의 하부까지 확산된다.
이때, ELA 공정의 레이저 에너지(LASER Energy)가 높아질수록(As implanted: 도핑된 상태 -> E=1.95J/cm^2 -> 2.05J/cm^2 -> 2.35J/cm^2) 확산이 더 잘 이루어지며, 상기 보론의 밀도의 피크(Dopant Max peak)가 점점 더 깊어짐을 알 수 있다.
이를 수식화 하면, 아래 <수학식1>과 같은 결과를 얻을 수 있다.
<수학식1>
Y = -0.075X + 1.018 (*Y = max peak, X = LASER Energy Density)
다만, 상기 수식의 상수들은 박막의 성질, 장비의 특성에 따라 달라질 수 있다.
도 5는 채널 도핑 순서에 따른 EBSD(Electron Back-Scattering Diffraction) 결과를 나타낸 도면이다.
도 5를 참조하면, 도면에는 EBSD(Electron Backs-cattering Diffraction)에 따른 컬러 코드 표준 삼각형, post-doping 의 경우 면방위각(surface orientation) 이미지(b), pre-doping 의 경우 면방위각 이지미(a)가 도시되어 있다. EBSD는 Kikuchi 회절 패턴으로 시료에 존재하는 grain 의 통계적인 방위분포를 측정하는 알려진 방법이다.
아래 [표2]는 pre-doping 과 post-doping 의 경우, EBSD에 따라 측정된 평균 결정 크기, (001) 방향의 결정 비율을 나타내고 있다.
평균 결정 크기(nm) (001)franction(%)
pre-doping 285 36.5
post-doping 256 30.7
pre-doping 의 경우가, post-doping의 경우보다 (001) 방향의 결정 비율이 post-doping 대비 10~30% 증가하였음을 확인할 수 있다.
도 6a 내지 6h는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 나타낸 단면도들이다.
도 6a를 참조하면, 베이스 기판(100) 상에 버퍼층(110)을 형성할 수 있다. 상기 버퍼층(110) 상에 비정질 실리콘 층(a-Si)을 형성할 수 있다.
도 6b를 참조하면, 상기 비정질 실리콘층(a-Si) 상에 불순물을 제공하여 도핑(doping)할 수 있다. 도펀트인 상기 불순물은 보론(B), 인(P), 질소(N), 니켈(Ni), 코발트(Co), 플루오르(F) 중 어느 하나일 수 있다. 상기 도핑에는 implanter, Shower, CVD, Sputter 등이 사용될 수 있다.
이때, 상기 도펀트의 도즈(dose)량은 0.4E12 내지 1.5E12 (at/cm^2)일 수 있다. 상기 도즈량이 너무 많은 경우 히스테리시스는 감소하나, Vth 시프트량이 원하는 범위를 벗어나고, 산포가 커져 적합하지 않고, 상기 도즈량이 너무 작은 경우, 원하는 효과를 얻을 수 없다.
도 6c를 참조하면, 도핑된 상기 비정질 실리콘 층에 엑시머 레이저를 조사하여 결정질 실리콘 층(p-Si)을 형성할 수 있다. 이때, 상기 엑시머 레이저의 레이저 에너지(LASER Energy)는 적정 범위 일 수 있다.
상기 레이저 에너지가 너무 낮은 경우, 도펀트가 충분히 확산되지 않고, 상기 레이저 에어지가 너무 높은 경우, 원하는 박막 트랜지스터 특성을 얻기 어려울 수 있다.
도 6d를 참조하면, 상기 결정질 실리콘층(p-Si)을 패터닝 하여 액티브 패턴(ACT)을 형성할 수 있다. 예를 들면, 포토 리소그래피 공정 등을 통해 상기 결정질 실리콘층(p-Si)을 패터닝할 수 있다. 이때, 상기 액티브 패턴(ACT)은 소스 영역 및 드레인 영역이 형성되지 않은 상태로, 채널 도핑만 되어 있는 상태일 수 있다.
도 6e를 참조하면, 상기 액티브 패턴(ACT) 상에 게이트 절연층(120)을 형성할 수 있다. 상기 게이트 절연층(120) 상에 상기 액티브 패턴(ACT)과 중첩하게 게이트 전극(GE)을 형성할 수 있다.
도 6f를 참조하면, 상기 게이트 전극(GE)이 배치된 상기 액티브 패턴(ACT)에 불순물을 도핑하여, 상기 액티브 패턴(ACT)의 소스 영역(S) 및 드레인 영역(D)을 형성할 수 있다. 이에 따라 상기 소스 영역(S) 및 상기 드레인 영역(D) 사이의 채널 영역(CH)이 상기 게이트 전극(GE)과 중첩하게 형성될 수 있다.
이후, 상기 액티브 패턴(ACT)에 열처리(heat treatment)를 진행하여, 상기 액티브 패턴(ACT)의 활성화 및 큐어링(activation and curing)을 진행할 수 있다.
도 6g를 참조하면, 상기 게이트 전극(GE)이 배치된 상기 게이트 절연층(120) 상에 층간 절연층(130)을 형성할 수 있다. 상기 층간 절연층(120)의 일부를 제거하여, 상기 액티브 패턴(ACT)의 상기 소스 영역(S) 및 상기 드레인 영역(D)을 노출하는 컨택홀들을 형성할 수 있다. 상기 컨택홀들이 형성된 상기 층간 절연층(130) 상에 소스 전극(SE) 및 드레인 전극(DE)을 형성할 수 있다.
도 6h를 참조하면, 상기 소스 및 드레인 전극(SE, DE)이 형성된 상기 층간 절연층(130) 상에 상기 드레인 전극(DE)을 노출하는 컨택홀이 형성된 비아 절연층(140)을 형성할 수 있다. 상기 비아 절연층(140) 상에 제1 전극(181), 화소 정의막(PDL), 발광층(182), 제2 전극(182)을 차례로 형성할 수 있다. 상기 제2 전극(182) 상에 박막 봉지층(TFE)을 형성할 수 있다. 이에 따라 상기 표시 장치를 제조 할 수 있다. 상기 표시 장치의 각 구성들을 형성하는 방법은 알려진 다양한 방법을 이용할 수 있다.
본 실시예에 따르면, 표시 장치는 도핑된 채널 영역을 포함하는 액티브 패턴을 포함한다. 상기 액티브 패턴은 비정질 실리콘 층에 불순물을 도핑한 후, 도핑된 상기 비정질 실리콘 층에 엑시머 레이저를 조사하여 형성하므로, 박막 트랜지스터 특성이 향상될 수 있다. 특히, 상기 박막 트랜지스터의 히스테리시스가 감소되며, 이에 따라 상기 표시 장치의 순간 잔상이 개선되어, 표시 품질을 향상시킬 수 있다. 또한, 상기 채널 영역의 도즈량을 종래 대비 작게 할 수 있으며, 도즈량이 작은 만큼 산포의 크기가 줄어들 수 있다.
도 7은 본 발명의 실시예들에 따른 전자 기기를 나타내는 블록도이고, 도 8a는 도 7의 전자 기기가 텔레비전으로 구현된 일 예를 나타내는 도면이며, 도 8b는 도 7의 전자 기기가 스마트폰으로 구현된 일 예를 나타내는 도면이다.
도 7 내지 도 8b를 참조하면, 전자 기기(500)는 프로세서(510), 메모리 장치(520), 스토리지 장치(530), 입출력 장치(540), 파워 서플라이(550) 및 표시 장치(560)를 포함할 수 있다. 이 때, 상기 표시 장치(560)는 도 1의 표시 장치에 상응할 수 있다. 상기 전자 기기(500)는 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 시스템들과 통신할 수 있는 여러 포트(port)들을 더 포함할 수 있다. 일 실시예에서, 도 11a에 도시된 바와 같이, 상기 전자 기기(500)는 텔레비전으로 구현될 수 있다. 다른 실시예에서, 도 11b에 도시된 바와 같이, 상기 전자 기기(500)는 스마트폰으로 구현될 수 있다. 다만, 이것은 예시적인 것으로서 상기 전자 기기(500)는 그에 한정되지 않는다. 예를 들어, 상기 전자 기기(500)는 휴대폰, 비디오폰, 스마트패드(smart pad), 스마트 워치(smart watch), 태블릿(tablet) PC, 차량용 네비게이션, 컴퓨터 모니터, 노트북, 헤드 마운트 디스플레이(head mounted display; HMD) 등으로 구현될 수도 있다.
상기 프로세서(510)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 상기 프로세서(510)는 마이크로프로세서(micro processor), 중앙 처리 유닛(Central Processing Unit; CPU), 어플리케이션 프로세서(Application Processor; AP) 등일 수 있다. 상기 프로세서(510)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등을 통해 다른 구성 요소들에 연결될 수 있다. 실시예에 따라, 상기 프로세서(510)는 주변 구성 요소 상호 연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다. 상기 메모리 장치(520)는 상기 전자 기기(500)의 동작에 필요한 데이터들을 저장할 수 있다. 예를 들어, 상기 메모리 장치(520)는 이피롬(Erasable Programmable Read-Only Memory; EPROM) 장치, 이이피롬(Electrically Erasable Programmable Read-Only Memory; EEPROM) 장치, 플래시 메모리 장치(flash memory device), 피램(Phase Change Random Access Memory; PRAM) 장치, 알램(Resistance Random Access Memory; RRAM) 장치, 엔에프지엠(Nano Floating Gate Memory; NFGM) 장치, 폴리머램(Polymer Random Access Memory; PoRAM) 장치, 엠램(Magnetic Random Access Memory; MRAM), 에프램(Ferroelectric Random Access Memory; FRAM) 장치 등과 같은 비휘발성 메모리 장치 및/또는 디램(Dynamic Random Access Memory; DRAM) 장치, 에스램(Static Random Access Memory; SRAM) 장치, 모바일 DRAM 장치 등과 같은 휘발성 메모리 장치를 포함할 수 있다. 상기 스토리지 장치(530)는 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등을 포함할 수 있다. 상기 입출력 장치(540)는 키보드, 키패드, 터치패드, 터치스크린, 마우스 등과 같은 입력 수단 및 스피커, 프린터 등과 같은 출력 수단을 포함할 수 있다. 상기 파워 서플라이(550)는 상기 전자 기기(500)의 동작에 필요한 파워를 공급할 수 있다.
상기 표시 장치(560)는 상기 버스들 또는 다른 통신 링크를 통해서 다른 구성 요소들에 연결될 수 있다. 실시예에 따라, 상기 표시 장치(560)는 상기 입출력 장치(540)에 포함될 수도 있다. 상술한 바와 같이, 상기 표시 장치(560)는 히스테리시스가 감소되고 드라이빙 레인지가 향상된 박막 트랜지스터를 구동 트랜지스터로 포함할 수 있다. 이에 따라 표시 장치의 표시 품질이 향상될 수 있다. 단만, 이에 대해서는 상술한 바 있으므로, 그에 대한 중복되는 설명은 생략하기로 한다.
본 발명은 유기 발광 표시 장치 및 이를 포함하는 다양한 전자 기기들에 적용될 수 있다. 예를 들어, 본 발명은 휴대폰, 스마트폰, 비디오폰, 스마트패드, 스마트 워치, 태블릿 PC, 차량용 네비게이션, 텔레비전, 컴퓨터 모니터, 노트북, 헤드 마운트 디스플레이 등에 적용될 수 있다.
이상에서는 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 베이스 기판 110: 버퍼층
120: 게이트 절연층 130: 층간 절연층
140: 비아 절연층 180: 발광 구조물
ACT: 액티브 패턴 GE: 게이트 전극
SE: 소스 전극 DE: 드레인 전극
TFT: 박막 트랜지스터 TFE: 박막 봉지층

Claims (18)

  1. 베이스 기판;
    상기 베이스 기판 상에 배치되고 소스 영역, 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이의 도핑된(doped) 채널 영역을 포함하고, 결정질 실리콘(p-Si)을 포함하는 액티브 패턴; 및
    상기 액티브 패턴의 상기 채널 영역과 중첩하는 게이트 전극을 포함하고,
    상기 채널 영역은 하부층, 상부층 및 상기 하부층과 상기 상부층 사이의 중간층을 포함하고, 상기 하부층 도펀트의 밀도는 상기 상부층의 도펀트 밀도의 80% 이상이며,
    상기 액티브 패턴의 상기 채널 영역의 EBSD(Electron Back-Scattering Diffraction) 결과의 (001) 방향 fraction이 33% 이상인 것을 특징으로 하는 표시 장치.
  2. 제1 항에 있어서,
    상기 상부층은 상기 액티브 패턴의 1/3 두께이고, 상기 하부층은 상기 액티브 패턴의 1/3 두께인 것을 특징으로 하는 표시 장치.
  3. 제1 항에 있어서,
    상기 액티브 패턴의 상기 채널 영역의 도펀트는 보론(B), 인(P), 질소(N), 니켈(Ni), 코발트(Co), 플루오르(F) 중 어느 하나인 것을 특징으로 하는 표시 장치.
  4. 제1 항에 있어서,
    상기 액티브 패턴의 상기 채널 영역의 결정 크기의 평균은 270nm 이상인 것을 특징으로 하는 표시 장치.
  5. 삭제
  6. 제1 항에 있어서,
    상기 액티브 패턴과 상기 게이트 전극 사이에 배치되는 게이트 절연층;
    상기 게이트 전극 상에 배치되는 층간 절연층; 및
    상기 층간 절연층 상에 배치되고, 상기 액티브 패턴과 전기적으로 연결되는 소스 전극 및 드레인 전극을 더 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 소스 및 드레인 전극 상에 배치되는 비아 절연층;
    상기 비아 절연층 상에 배치되고, 상기 드레인 전극과 전기적으로 연결되는 제1 전극;
    상기 제1 전극 상에 배치되는 발광층; 및
    상기 발광층 상에 배치되는 제2 전극을 더 포함하는 것을 특징으로 하는 표시 장치.
  8. 베이스 기판 상에 비정질(amorphous) 실리콘(a-Si) 층을 형성하는 단계;
    상기 비정질 실리콘 층에 불순물을 도핑하는 단계;
    도핑된 상기 비정질 실리콘 층에 엑시머 레이저를 조사하여 결정질 실리콘(poly-Si) 층을 형성하는 단계;
    상기 결정질 실리콘 층을 패터닝하는 단계; 및
    상기 결정질 실리콘 층에 소스 영역 및 드레인 영역을 형성하여, 상기 소스 영역, 상기 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이의 채널 영역을 포함하는 액티브 패턴을 형성하는 단계를 포함하고,
    상기 채널 영역은 하부층, 상부층 및 상기 하부층과 상기 상부층 사이의 중간층을 포함하고, 상기 하부층 도펀트의 밀도는 상기 상부층의 도펀트 밀도의 80% 이상이며,
    상기 액티브 패턴의 상기 채널 영역의 EBSD(Electron Back-Scattering Diffraction) 결과의 (001) 방향 fraction이 33% 이상인 것을 특징으로 하는 표시 장치의 제조 방법.
  9. 제8 항에 있어서,
    상기 도핑하는 단계에서, 도펀트인 상기 불순물은 보론(B), 인(P), 질소(N), 니켈(Ni), 코발트(Co), 플루오르(F) 중 어느 하나인 것을 특징으로 하는 표시 장치의 제조 방법.
  10. 제9 항에 있어서,
    상기 도핑하는 단계에서,
    상기 도펀트의 도즈(dose)량은 0.4E12 내지 1.5E12 (at/cm^2)인 것을 특징으로 하는 표시 장치의 제조 방법.
  11. 제9 항에 있어서,
    상기 결정질 실리콘 층은 다음 수식을 만족하는 것을 특징으로 하는 표시 장치의 제조 방법.
    <수식>
    Y=-0.075X+1.018(nm)
    [Y는 도펀트량의 max 피크의 상기 결정질 실리콘 층의 상면으로 부터의 깊이, X는 엑시머 레이저의 laser density (J/cm^2)]
  12. 제9 항에 있어서,
    상기 액티브 패턴을 형성하는 단계에서는
    도핑된 상기 결정질 실리콘 층에 상기 소스 영역 및 상기 드레인 영역에 불순물을 도핑하여, 상기 소스 영역 및 상기 드레인 영역의 도전성을 향상시키는 것을 특징으로 하는 표시 장치의 제조 방법.
  13. 제12 항에 있어서,
    상기 액티브 패턴을 형성하는 단계에서의 상기 소스 영역 및 상기 드레인 영역을 형성하기 위한 도즈(dose)량은 상기 도핑하는 단계에서의 도즈량 보다 큰 것을 특징으로 하는 표시 장치의 제조 방법.
  14. 제8 항에 있어서,
    상기 액티브 패턴의 상기 채널 영역의 결정 크기(grain size)의 평균은 270nm(나노미터) 이상인 것을 특징으로 하는 표시 장치의 제조 방법.
  15. 삭제
  16. 제8 항에 있어서,
    상기 패터닝하는 단계 후에, 패터닝된 상기 결정질 실리콘층 상에 게이트 절연층을 형성하는 단계; 및
    상기 게이트 절연층 상에 게이트 전극을 형성하는 단계를 더 포함하고,
    상기 액티브 패턴을 형성하는 단계에서, 상기 게이트 전극이 배치된 상기 결정질 실리콘 층에 불순물을 도핑하여 상기 소스 영역 및 드레인 영역을 형성하는 것을 특징으로 하는 표시 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 게이트 전극 상에 층간 절연층을 형성하는 단계;
    상기 층간 절연층 상에 상기 액티브 패턴과 전기적으로 연결되는 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 소스 전극 및 상기 드레인 전극 상에 비아 절연층을 형성하는 단계;
    상기 비아 절연층 상에 상기 드레인 전극과 전기적으로 연결되는 제1 전극을 형성하는 단계;
    상기 제1 전극 상에 발광층을 형성하는 단계; 및
    상기 발광층 상에 제2 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  18. 제8 항에 있어서,
    상기 액티브 패턴을 열처리 하는 단계를 더 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
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