KR102220279B1 - 산화물 반도체막을 포함하는 다층막 및 반도체 장치의 제작 방법 - Google Patents

산화물 반도체막을 포함하는 다층막 및 반도체 장치의 제작 방법 Download PDF

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Abstract

본 발명은 국재 준위 밀도가 낮은 산화물 반도체막을 제작한다. 또한, 산화물 반도체를 사용한 반도체 장치에서, 전기 특성을 향상시킨다.
채널이 되는 산화물 반도체막에 접하는 In 또는 Ga을 포함하는 산화물막에 산소를 첨가한 후, 가열 처리를 수행하여 In 또는 Ga을 포함하는 산화물막에 포함되는 산소를 채널이 되는 산화물 반도체막으로 옮기고 상기 산화물 반도체막에 포함되는 산소 결손량을 저감한다. 또한, In 또는 Ga을 포함하는 산화물막을 형성하고, 산화물막에 산소를 첨가한 후, 상기 산화물막 위에 산화물 반도체막을 형성하고, 가열 처리를 수행한다.

Description

산화물 반도체막을 포함하는 다층막 및 반도체 장치의 제작 방법{METHOD FOR FORMING MULTILAYER FILM INCLUDING OXIDE SEMICONDUCTOR FILM AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 산화물 반도체막을 포함하는 다층막의 제작 방법에 관한 것이다. 또한, 본 발명은 전계 효과 트랜지스터를 갖는 반도체 장치의 제작 방법에 관한 것이다.
액정 표시 장치나 발광 표시 장치로 대표되는 플랫 패널 디스플레이의 대부분에 사용되고 있는 트랜지스터는 유리 기판 위에 형성된 비정질 실리콘, 단결정 실리콘, 또는 다결정 실리콘 등의 실리콘 반도체로 구성되어 있다. 또한, 상기 실리콘 반도체를 사용한 트랜지스터는 집적 회로(IC) 등에도 이용되고 있다.
근년에 들어, 실리콘 반도체를 대신하여 반도체 특성을 나타내는 금속 산화물을 트랜지스터에 사용하는 기술이 주목을 받고 있다. 또한, 본 명세서 중에서는 반도체 특성을 나타내는 금속 산화물을 산화물 반도체라고 부르기로 한다.
예를 들어, 산화물 반도체로서, 산화 아연 또는 In-Ga-Zn계 산화물을 사용한 트랜지스터를 제작하고, 이 트랜지스터를 표시 장치의 화소의 스위칭 소자 등에 사용하는 기술이 기재되어 있다(특허 문헌 1 및 특허 문헌 2 참조).
일본국 특개2007-123861호 공보 일본국 특개2007-96055호 공보
산화물 반도체를 사용한 트랜지스터에서, 산화물 반도체막에 포함되는 국재 준위(局在 準位)의 원인 중 하나인 산소 결손은, 트랜지스터의 전기 특성의 불량으로 이어진다.
그래서, 본 발명의 일 형태는 국재 준위 밀도가 낮은 산화물 반도체막을 제작하는 것을 과제 중 하나로 한다. 또한, 본 발명의 일 형태는, 산화물 반도체를 사용한 반도체 장치에서, 전기 특성을 향상시키는 것을 과제 중 하나로 한다.
본 발명의 일 형태는, 채널이 되는 산화물 반도체막에 접하는 In 또는 Ga을 포함하는 산화물막에 산소를 첨가한 후, 가열 처리를 수행하여 In 또는 Ga을 포함하는 산화물막에 포함되는 산소를 채널이 되는 산화물 반도체막으로 옮기고 상기 산화물 반도체막에 포함되는 산소 결손량을 저감하는 것을 요지(要旨)로 한다.
또한, 본 발명의 일 형태는, In 또는 Ga을 포함하는 산화물막을 형성하고, 산화물막에 산소를 첨가한 후, 상기 산화물막 위에 산화물 반도체막을 형성하고, 가열 처리를 수행하는 산화물 반도체막을 포함하는 다층막의 제작 방법이다.
또한, 본 발명의 일 형태는, 산화물 반도체막을 형성하고 산화물 반도체막 위에 In 또는 Ga을 포함하는 산화물막을 형성하고, 산화물막에 산소를 첨가한 후, 가열 처리를 수행하는 산화물 반도체막을 포함하는 다층막의 제작 방법이다.
또한, 본 발명의 일 형태는, In 또는 Ga을 포함하는 제 1 산화물막을 형성하고, 제 1 산화물막에 산소를 첨가한 후, 상기 제 1 산화물막 위에 산화물 반도체막을 형성하고, 산화물 반도체막 위에 In 또는 Ga을 포함하는 제 2 산화물막을 형성하고, 가열 처리를 수행하는 산화물 반도체막을 포함하는 다층막의 제작 방법이다.
또한, 본 발명의 일 형태는, 게이트 전극 위에 게이트 절연막을 형성하고, 게이트 절연막 위에 In 또는 Ga을 포함하는 산화물막을 형성하고, 산화물막에 산소를 첨가한 후, 상기 산화물막 위에 산화물 반도체막을 형성하고, 가열 처리를 수행하여 산화물 반도체막을 포함하는 다층막을 형성한다. 다음에 산화물 반도체막을 포함하는 다층막 위에 한 쌍의 전극을 형성하는 것을 특징으로 하는 반도체 장치의 제작 방법이다.
또한, 본 발명의 일 형태는, 게이트 전극 위에 게이트 절연막을 형성하고, 게이트 절연막 위에 산화물 반도체막을 형성하고, 산화물 반도체막 위에 In 또는 Ga을 포함하는 산화물막을 형성하고, 산화물막에 산소를 첨가한 후, 가열 처리를 수행하여 산화물 반도체막을 포함하는 다층막을 형성한다. 다음에 산화물 반도체막을 포함하는 다층막 위에 한 쌍의 전극을 형성하는 것을 특징으로 하는 반도체 장치의 제작 방법이다.
또한, 본 발명의 일 형태는, 게이트 전극 위에 게이트 절연막을 형성하고, 게이트 절연막 위에 In 또는 Ga을 포함하는 제 1 산화물막을 형성하고, 제 1 산화물막에 산소를 첨가한 후, 상기 제 1 산화물막 위에 산화물 반도체막을 형성하고, 산화물 반도체막 위에 In 또는 Ga을 포함하는 제 2 산화물막을 형성하고, 가열 처리를 수행하여 산화물 반도체막을 포함하는 다층막을 형성한다. 다음에 산화물 반도체막을 포함하는 다층막 위에 한 쌍의 전극을 형성하는 것을 특징으로 하는 반도체 장치의 제작 방법이다.
또한, 본 발명의 일 형태는, 실리콘을 포함하는 산화물막 위에 In 또는 Ga을 포함하는 산화물막을 형성하고, In 또는 Ga을 포함하는 산화물막에 산소를 첨가한 후, In 또는 Ga을 포함하는 상기 산화물막 위에 산화물 반도체막을 형성하고, 가열 처리를 수행하여 산화물 반도체막을 포함하는 다층막을 형성한다. 다음에 산화물 반도체막을 포함하는 다층막 위에 게이트 절연막을 형성하고 게이트 절연막 위에 게이트 전극을 형성하는 것을 특징으로 하는 반도체 장치의 제작 방법이다.
또한, 본 발명의 일 형태는, 실리콘을 포함하는 산화물막 위에 산화물 반도체막을 형성하고, 산화물 반도체막 위에 In 또는 Ga을 포함하는 산화물막을 형성하고, In 또는 Ga을 포함하는 산화물막에 산소를 첨가한 후, 가열 처리를 수행하여 산화물 반도체막을 포함하는 다층막을 형성한다. 다음에 산화물 반도체막을 포함하는 다층막 위에 게이트 절연막을 형성하고, 게이트 절연막 위에 게이트 전극을 형성하는 것을 특징으로 하는 반도체 장치의 제작 방법이다.
또한, 본 발명의 일 형태는, 실리콘을 포함하는 산화물막 위에 In 또는 Ga을 포함하는 제 1 산화물막을 형성하고, 제 1 산화물막에 산소를 첨가한 후, 상기 제 1 산화물막 위에 산화물 반도체막을 형성하고, 산화물 반도체막 위에 In 또는 Ga을 포함하는 제 2 산화물막을 형성하고, 가열 처리를 수행하여 산화물 반도체막을 포함하는 다층막을 형성한다. 다음에 산화물 반도체막을 포함하는 다층막 위에 게이트 절연막을 형성하고, 게이트 절연막 위에 게이트 전극을 형성하는 것을 특징으로 하는 반도체 장치의 제작 방법이다.
또한, 산화물 반도체막은 In 또는 Ga을 포함하는 산화물 반도체막이고, 대표적으로는 In-Ga 산화물, In-Zn 산화물, In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, Sn, 또는 Hf)이 있다. 또한, 원소 M은 In보다 산소와 강하게 결합하는 금속 원소다.
또한, In 또는 Ga을 포함하는 산화물막, In 또는 Ga을 포함하는 제 1 산화물막, 및 In 또는 Ga을 포함하는 제 2 산화물막은 대표적으로는 In-Ga 산화물, In-Zn 산화물, In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, Sn, 또는 Hf)이고, 산화물 반도체막보다 전도대 하단의 에너지가 진공 준위에 비슷하고 대표적으로는 In 또는 Ga을 포함하는 산화물막, In 또는 Ga을 포함하는 제 1 산화물막, 및 In 또는 Ga을 포함하는 제 2 산화물막의 전도대 하단의 에너지와 산화물 반도체막의 전도대 하단의 에너지 차이가 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상이며, 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하다. 또한, 진공 준위와 전도대 하단의 에너지 차이를 전자 친화력이라고도 한다.
또한, In 또는 Ga을 포함하는 산화물막, In 또는 Ga을 포함하는 제 1 산화물막, 및 In 또는 Ga을 포함하는 제 2 산화물막, 및 산화물 반도체막이 In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, Sn, 또는 Hf)인 경우, 산화물 반도체막에 비하여 In 또는 Ga을 포함하는 산화물막, In 또는 Ga을 포함하는 제 1 산화물막, 및 In 또는 Ga을 포함하는 제 2 산화물막에 포함되는 M(Al, Ti, Ga, Y, Zr, La, Ce, Nd, Sn, 또는 Hf)의 원자수비가 높고, 대표적으로는 산화물 반도체막에 포함되는 상기 원자에 비하여 원자수비가 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상 높다.
In 또는 Ga을 포함하는 산화물막, In 또는 Ga을 포함하는 제 1 산화물막, In 또는 Ga을 포함하는 제 2 산화물막, 및 산화물 반도체막이 In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, Sn, 또는 Hf)이고 In 또는 Ga을 포함하는 산화물막, In 또는 Ga을 포함하는 제 1 산화물막, 및 In 또는 Ga을 포함하는 제 2 산화물막을 In:M:Zn=x1:y1:z1[원자수비]로 하고, 산화물 반도체막을 In:M:Zn=x2:y2:z2[원자수비]로 하면 y1/x1이 y2/x2보다 큰 조성을 선택한다. 바람직하게는, y1/x1이 y2/x2보다 1.5배 이상 큰 조성을 선택한다. 더 바람직하게는, y1/x1이 y2/x2보다 2배 이상 큰 조성을 선택한다. 더 바람직하게는, y1/x1이 y2/x2보다 3배 이상 큰 조성을 선택한다. 이 때, In 또는 Ga을 포함하는 산화물막, In 또는 Ga을 포함하는 제 1 산화물막, 및 In 또는 Ga을 포함하는 제 2 산화물막에서, y1이 x1 이상이라면 트랜지스터에 안정적인 전기 특성을 부여할 수 있기 때문에 바람직하다. 다만, y1이 x1의 3배 이상이 되면 트랜지스터의 전계 효과 이동도가 저하되기 때문에 y1은 x1의 3배 미만인 것이 바람직하다.
또한, 산화물 반도체막을 포함하는 다층막에서, 일정광 전류 측정법에 의하여 도출되는 흡수 계수는 1×10-3/cm 미만이다.
또한, In 또는 Ga을 포함하는 산화물막, 또는 In 또는 Ga을 포함하는 제 1 산화물막에 산소를 첨가하는 방법으로서는 이온 주입법, 이온 도핑법, 또는 플라즈마 처리 등이 있다.
본 발명의 일 형태에 의하여 국재 준위 밀도가 낮은 산화물 반도체막을 제작할 수 있다. 또한, 산화물 반도체를 사용한 반도체 장치에서, 전기 특성을 향상시킬 수 있다.
도 1은 산화물 반도체막의 제작 방법의 일 형태를 설명하기 위한 도면.
도 2는 산화물 반도체막의 제작 방법의 일 형태를 설명하기 위한 도면.
도 3은 산화물 반도체막의 제작 방법의 일 형태를 설명하기 위한 도면.
도 4는 트랜지스터의 제작 방법의 일 형태를 설명하기 위한 도면.
도 5는 트랜지스터의 밴드 구조를 설명하기 위한 도면.
도 6은 트랜지스터의 제작 방법의 일 형태를 설명하기 위한 도면.
도 7은 트랜지스터의 밴드 구조를 설명하기 위한 도면.
도 8은 트랜지스터의 일 형태를 설명하기 위한 도면.
도 9는 반도체 장치의 일 형태를 설명하기 위한 도면.
도 10은 반도체 장치의 일 형태를 설명하기 위한 도면.
도 11은 트랜지스터의 제작 방법의 일 형태를 설명하기 위한 도면.
도 12는 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 도면.
도 13은 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 단면도.
도 14는 반도체 장치의 일 형태를 설명하기 위한 도면.
도 15는 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 도면.
도 16은 시료의 구조를 설명하기 위한 도면.
도 17은 CPM의 측정 결과를 설명하기 위한 도면.
도 18은 TDS의 측정 결과를 설명하기 위한 도면.
도 19는 TDS의 측정 결과를 설명하기 위한 도면.
도 20은 TDS의 측정 결과를 설명하기 위한 도면.
도 21은 본 발명의 일 형태에 따른 다층막에서의 산소의 확산을 설명하기 위한 도면.
도 22는 트랜지스터에 포함되는 다층막의 ToF-SIMS의 결과를 설명하기 위한 도면.
이하에서는, 본 발명의 실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 내용을 다양하게 변경할 수 있는 것은, 당업자라면 쉽게 이해할 수 있다. 따라서, 본 발명은 이하에 기재된 실시형태의 내용에 한정하여 해석되는 것이 아니다. 또한, 이하에 설명하는 실시형태 및 실시예에 있어서, 동일 부분 또는 같은 기능을 갖는 부분에는, 동일한 부호 또는 동일한 해치 패턴을 상이한 도면간에서 공통적으로 사용하고, 그 반복 설명은 생략한다.
또한, 본 명세서에서 설명하는 각 도면에서, 각 구성의 크기, 막 두께, 또는 영역은 명료화를 위하여 과장되어 도시되어 있는 경우가 있다. 따라서 반드시 그 스케일에 한정되지 않는다.
또한, 본 명세서에서 사용하는 제 1, 제 2, 제 3 등의 용어는, 구성 요소의 혼동을 피하기 위하여 붙인 것이며, 수적으로 한정하는 것이 아니다. 따라서, 예를 들어, "제 1"을 "제 2" 또는 "제 3" 등으로 적절히 치환하여 설명할 수 있다.
"소스"나 "드레인"의 기능은 회로 동작에서 전류의 방향이 변화되는 경우 등에는 서로 바뀌는 경우가 있다. 따라서, 본 명세서에서는 "소스"나 "드레인"이라는 용어는 바꿔 사용할 수 있는 것으로 한다.
(실시형태 1)
본 실시형태에서는 산화물 반도체막에 포함되는 산소 결손을 저감하는 방법에 대하여 설명한다. 또한, 국재 준위 밀도를 저감시킨 산화물 반도체막을 갖는 다층막을 제작하는 방법에 대하여 설명한다.
도 1의 (A)에 도시된 바와 같이, 기판(1) 위에 하지 절연막이 되는 산화 절연막(3)을 형성한다. 다음에 하지 절연막이 되는 산화 절연막(3) 위에 In 또는 Ga을 포함하는 산화물막(11)을 형성한다. 다음에 In 또는 Ga을 포함하는 산화물막(11)에 산소(13)를 첨가하여 도 1의 (B)에 도시된 산소가 첨가된 In 또는 Ga을 포함하는 산화물막(이하, 산소가 첨가된 산화물막(11a)이라고 기재함)을 형성한다.
In 또는 Ga을 포함하는 산화물막(11)에 첨가하는 산소(13)로서는 산소 라디칼, 산소 원자, 산소 이온 등 중 어느 하나 이상이 있다. 또한, In 또는 Ga을 포함하는 산화물막(11)에 산소(13)를 첨가하는 방법으로서는 이온 도핑법, 이온 주입법 등이 있다.
In 또는 Ga을 포함하는 산화물막(11)에 첨가하는 산소의 양은 대표적으로는 이온 주입법에서, 도즈량은 5×1014/cm2 이상 5×1016/cm2 이하가 바람직하다. 나중에 형성되는 산화물 반도체막의 산소 결손을 저감할 수 있을 정도의 산소를 첨가하는 것이 바람직하고 대표적으로는 5×1014/cm2 이상, 더 바람직하게는 1×1015/cm2 이상이다. 한편으로 산소의 첨가량이 많으면 많을수록 처리 시간이 길게 되고 양산성이 저하되기 때문에 5×1016/cm2 이하, 더 바람직하게는 2×1016/cm2 이하가 좋다.
또한, 산소를 갖는 분위기에서 발생시킨 플라즈마에 In 또는 Ga을 포함하는 산화물막(11)을 노출시키는 플라즈마 처리에 의하여 In 또는 Ga을 포함하는 산화물막(11)에 산소를 첨가하여도 좋다. 산소를 갖는 분위기로서는 산소, 오존, 일산화 이질소, 이산화 질소 등의 산화성 기체를 갖는 분위기가 있다. 또한, 기판(1) 측에 바이어스를 인가한 상태에서 발생한 플라즈마에 In 또는 Ga을 포함하는 산화물막(11)을 노출시킴으로써 In 또는 Ga을 포함하는 산화물막(11)으로의 산소 첨가량을 증가시킬 수 있어 바람직하다. 이와 같은 플라즈마 처리를 수행하는 장치의 일례로서 애싱 장치가 있다.
여기서 In 또는 Ga을 포함하는 산화물막(11)에 산소를 첨가하였을 때의 산소 이온의 농도 프로파일을 도 1의 (D) 및 (E)를 사용하여 설명한다. 여기서는 이온 주입법에 의하여 산소 이온을 첨가하였을 때의 농도 프로파일을 나타냈다. 도 1의 (D) 및 (E)에서 가로 축은 표면으로부터의 깊이를 나타내고, 세로 축은 주입된 산소 이온 농도를 나타내고 곡선(5) 및 곡선(6)이 산소 이온의 농도 프로파일이다.
도 1의 (D)에 나타낸 바와 같이, 산소가 첨가된 산화물막(11a)에 산소 이온의 농도 프로파일의 피크가 위치하는 조건을 사용하여 In 또는 Ga을 포함하는 산화물막(11)에 산소를 첨가하는 것이 바람직하다. 또는, In 또는 Ga을 포함하는 산화물막(11)과 함께 하지 절연막이 되는 산화 절연막(3)에 산소를 첨가하여도 좋다. 또한, 도 1의 (E)에 나타낸 바와 같이, 하지 절연막이 되는 산화 절연막(3)에 산소 이온의 농도 프로파일의 피크가 위치하는 조건을 사용하여 In 또는 Ga을 포함하는 산화물막(11) 및 하지 절연막이 되는 산화 절연막(3)에 산소를 첨가하여도 좋다.
상술한 공정에 의하여 형성된 산소가 첨가된 산화물막(11a)은 화학 양론적 조성을 만족시키는 산소보다 많은 산소가 포함되는 것이 바람직하다. 또한 산소가 첨가된 산화물막(11a)은 산소가 첨가되기 전의 In 또는 Ga을 포함하는 산화물막(11)에 비하여 막 밀도가 낮게 된다.
이하에 각 구성 및 그 제작 방법의 자세한 내용에 대하여 설명한다.
기판(1)의 재질 등에 큰 제한은 없지만, 적어도 나중의 가열 처리에 견딜 수 있을 정도의 내열성을 가질 필요가 있다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을, 기판(1)으로서 사용하여도 좋다. 또한, 실리콘이나 탄소화 실리콘 등으로 이루어진 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등으로 이루어진 화합물 반도체 기판, SOI 기판 등을 적용하는 것도 가능하고, 이들 기판 위에 반도체 소자가 제공된 것을, 기판(1)으로서 사용하여도 좋다. 또한, 기판(1)으로서 가요성 기판을 사용하여도 좋다.
하지 절연막이 되는 산화 절연막(3)으로서는 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 질화 산화 실리콘, 산화 갈륨, 산화 하프늄, 산화 이트륨, 산화 알루미늄, 산화 질화 알루미늄 등이 있다. 또한, 하지 절연막이 되는 산화 절연막(3)으로서 질화 실리콘, 산화 갈륨, 산화 하프늄, 산화 이트륨, 산화 알루미늄 등을 사용함으로써 기판(1)으로부터 불순물, 대표적으로는 알칼리 금속, 물, 수소 등의 산화물 반도체막으로의 확산을 억제할 수 있다.
산화 절연막(3)은 스퍼터링법 또는 CVD법을 사용하여 형성할 수 있다.
또한, 하지 절연막이 되는 산화 절연막(3)은 필요에 따라 형성하면 좋다.
In 또는 Ga을 포함하는 산화물막(11)에 대해서는 나중에 형성하는 산화물 반도체막(15)과 함께 설명한다.
다음에 도 1의 (B)에 도시된 바와 같이, 산소가 첨가된 산화물막(11a) 위에 산화물 반도체막(15)을 형성한다. 다음에 가열 처리를 수행하여, 산소가 첨가된 산화물막(11a)에 포함되는 산소의 일부를 산화물 반도체막(15)으로 옮기고 산화물 반도체막(15)에 포함되는 산소 결손을 상기 산소로 보전하여 산화물 반도체막(15)의 산소 결손량을 저감시킨다. 또는 하지 절연막이 되는 산화 절연막(3) 및 산소가 첨가된 산화물막(11a)에 포함되는 산소의 일부를 산화물 반도체막(15)으로 옮기고 산화물 반도체막(15)에 포함되는 산소 결손을 상기 산소로 보전하여 산화물 반도체막(15)의 산소 결손량을 저감시킨다. 이 결과, 도 1의 (C)에 도시된 바와 같이, 산소 결손량이 저감되고 국재 준위 밀도가 저감된 산화물 반도체막(15a)을 형성할 수 있다. 또한, 산소가 첨가된 산화물막(11a)은 상기 가열 처리에 의하여 산소 함유량이 저감된다. 도 1의 (C)에서 상기 산화물막을 In 또는 Ga을 포함하는 산화물막(11b)으로 나타낸다. 또한, In 또는 Ga을 포함하는 산화물막(11b) 및 산화물 반도체막(15a)의 다층막을 다층막(17)으로 나타낸다.
이하에 각 구성 및 그 제작 방법의 자세한 내용에 대하여 설명한다.
산화물 반도체막(15)은 In 또는 Ga을 포함하는 산화물 반도체막이고, 대표적으로는 In-Ga 산화물, In-Zn 산화물, In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, Sn, 또는 Hf)이 있다.
또한, 산화물 반도체막(15)이 In-M-Zn 산화물인 경우, In과 M의 원자수비는 바람직하게는 In이 25atomic% 이상, M이 75atomic% 미만, 더 바람직하게는 In이 34atomic% 이상, M이 66atomic% 미만으로 한다.
산화물 반도체막(15)은 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상이다.
In 또는 Ga을 포함하는 산화물막(11)은 대표적으로는 In-Ga 산화물, In-Zn 산화물, In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, Sn, 또는 Hf)이고, 산화물 반도체막(15)보다 전도대 하단의 에너지가 진공 준위에 비슷하고 대표적으로는 In 또는 Ga을 포함하는 산화물막(11)의 전도대 하단의 에너지와 나중에 형성되는 산화물 반도체막의 전도대 하단의 에너지 차이가 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상이며, 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하다.
In 또는 Ga을 포함하는 산화물막(11)이 In-M-Zn 산화물인 경우, In과 M의 원자수비는 바람직하게는 In이 50atomic% 미만, M이 50atomic% 이상, 더 바람직하게는 In이 25atomic% 미만, M이 75atomic% 이상으로 한다.
또한, In 또는 Ga을 포함하는 산화물막(11) 및 산화물 반도체막(15)이 In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, Sn, 또는 Hf)인 경우, 산화물 반도체막(15)에 비하여 In 또는 Ga을 포함하는 산화물막(11)에 포함되는 M(Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)의 원자수비가 높고, 대표적으로는 산화물 반도체막(15)에 포함되는 상기 원자에 비하여 원자수비가 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상 높다.
또한, In 또는 Ga을 포함하는 산화물막(11) 및 산화물 반도체막(15)이 In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, Sn, 또는 Hf)인 경우, In 또는 Ga을 포함하는 산화물막(11)을 In:M:Zn=x1:y1:z1[원자수비]로 하고, 산화물 반도체막(15)을 In:M:Zn=x2:y2:z2[원자수비]로 하면 y1/x1이 y2/x2보다 크고, 바람직하게는, y1/x1이 y2/x2보다 1.5배 이상이다. 더 바람직하게는, y1/x1이 y2/x2보다 2배 이상 크고 더 바람직하게는, y1/x1이 y2/x2보다 3배 이상 크다. 이 때, In 또는 Ga을 포함하는 산화물막(11)에서, y1이 x1 이상이라면 상기 산화물 반도체막을 사용한 트랜지스터에 안정적인 전기 특성을 부여할 수 있기 때문에 바람직하다. 다만, y1이 x1의 3배 이상이 되면 상기 산화물 반도체막을 사용한 트랜지스터의 전계 효과 이동도가 저하되기 때문에 y1은 x1의 3배 미만인 것이 바람직하다.
예를 들어, In 또는 Ga을 포함하는 산화물막(11)으로서 원자수비가 In:Ga:Zn=1:3:2, 1:6:4, 또는 1:9:6의 In-Ga-Zn 산화물, 산화물 반도체막(15)으로서 원자수비가 In:Ga:Zn=1:1:1, 또는 3:1:2의 In-Ga-Zn 산화물을 사용할 수 있다. 또한, In 또는 Ga을 포함하는 산화물막(11), 및 산화물 반도체막(15)의 원자수비는 각각 오차로서 상술한 원자수비의 플러스 마이너스 20%의 변동을 포함한다.
또한, 원자수비는 이들에 한정되지 않고 필요로 하는 반도체 특성에 따라 적절한 원자수비의 것을 사용하면 좋다.
산화물 반도체막(15)에서 제 14족 원소 중 하나인 실리콘이나 탄소가 포함되면 산화물 반도체막(15)에서 산소 결손이 증가되고 n형화된다. 따라서 산화물 반도체막(15)에서의 실리콘이나 탄소의 농도, 또는 In 또는 Ga을 포함하는 산화물막(11)과 산화물 반도체막(15)의 계면 근방의 실리콘이나 탄소의 농도를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
In 또는 Ga을 포함하는 산화물막(11) 및 산화물 반도체막(15)은 스퍼터링법, 도포법, 펄스 레이저 증착법, 레이저 어블레이션법(laser ablation method) 등을 사용하여 형성할 수 있다.
스퍼터링법으로 In 또는 Ga을 포함하는 산화물막(11) 및 산화물 반도체막(15)을 형성하는 경우, 플라즈마를 발생시키기 위한 전원 장치는 RF전원 장치, AC전원 장치, DC전원 장치 등을 적절히 사용할 수 있다.
스퍼터링 가스는, 희가스(대표적으로는 아르곤), 산소, 희가스 및 산소의 혼합 가스를 적절히 사용한다. 또한, 희가스 및 산소의 혼합 가스의 경우, 희가스에 대하여 산소의 가스 비율을 높이는 것이 바람직하다.
또한, 타깃은 형성하는 In 또는 Ga을 포함하는 산화물막(11) 및 산화물 반도체막(15)의 조성에 따라 적절히 선택하면 좋다.
또한, In 또는 Ga을 포함하는 산화물막(11) 및 산화물 반도체막(15)을 형성할 때, 예를 들어, 스퍼터링법을 사용하는 경우에는 기판 온도를 100℃ 이상 450℃ 이하, 더 바람직하게는 170℃ 이상 350℃ 이하로 하고 가열하면서 In 또는 Ga을 포함하는 산화물막(11) 및 산화물 반도체막(15)을 형성하여도 좋다.
또한, 산화물 반도체막(15)으로서 후술하는 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)를 형성하는 경우, In 또는 Ga을 포함하는 산화물막(11)은 가열하지 않고 형성하는 것이 바람직하다. In 또는 Ga을 포함하는 산화물막(11)은 가열함으로써 다결정 구조가 되기 쉽고 다결정 구조의 In 또는 Ga을 포함하는 산화물막(11) 위에 산화물 반도체막(15)을 형성하면 산화물 반도체막(15)의 결정 배열이 랜덤으로 되기 때문이다.
산화물 반도체막(15)을 형성한 후에 수행하는 가열 처리의 온도는 산소가 첨가된 산화물막(11a)으로부터 산화물 반도체막(15)으로 산소가 옮겨지는 온도 범위가 바람직하고 대표적으로는 250℃ 이상 기판의 변형점 미만, 바람직하게는 300℃ 이상 550℃ 이하, 더 바람직하게는 350℃ 이상 510℃ 이하로 한다.
가열 처리는, 헬륨, 네온, 아르곤, 크세논, 크립톤 등의 희가스, 또는 질소를 포함하는 불활성 가스 분위기에서 수행한다. 또는 불활성 가스 분위기에서 가열한 후, 산소 분위기 또는 건조 공기(이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 공기)에서 가열하여도 좋다. 또한, 상술한 건조 공기 외, 불활성 가스 및 산소에 수소나 물 등이 포함되지 않는 것이 바람직하고, 대표적으로는 이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 것이 바람직하다. 처리 시간은 3분~24시간으로 한다.
상술한 공정을 거쳐, 산화물 반도체막의 산소 결손을 저감할 수 있다. 또한, 국재 준위 밀도가 저감된 산화물 반도체막(15a)을 갖는 다층막(17)을 제작할 수 있다.
또한, 국재 준위 밀도가 저감된 산화물 반도체막을 갖는 다층막(17)에서, 일정광 전류 측정법(CPM: Constant Photocurrent Method)에 의하여 도출되는 흡수 계수는 1×10-3/cm 미만, 바람직하게는 1×10-4/cm 미만, 더 바람직하게는 5×10-5/cm 미만이 된다. 흡수 계수는 산소 결손 및 불순물의 혼입에서 유래하는 국재 준위에 따른 에너지(파장에 의하여 환산)와 양의 상관이 있기 때문에 다층막(17)에서의 국재 준위 밀도가 극히 낮다.
또한, CPM측정에 의하여 얻어진 흡수 계수의 커브로부터 밴드의 테일로 인한 우르바하 테일(urbach tail)이라고 불리는 흡수 계수분을 뺌으로써 국재 준위에 의한 흡수 계수를 이하에 나타내는 식에 의하여 산출할 수 있다. 또한, 우르바하 테일이란 CPM측정에 의하여 얻어진 흡수 계수의 커브에서 일정한 기울기를 갖는 영역을 가리키고 상기 기울기를 우르바하 에너지라고 한다.
[수학식 1]
Figure 112013092328811-pat00001
여기서 α(E)는 각 에너지에서의 흡수 계수를 가리키고 αu는 우르바하 테일에 의한 흡수 계수를 가리킨다.
본 실시형태에서는 산화물 반도체막은 산화물 반도체막을 구성하는 금속 원소 중 하나 이상을 갖는 산화물막, 즉 In 또는 Ga을 포함하는 산화물막과 접하기 때문에 In 또는 Ga을 포함하는 산화물막과 산화물 반도체막의 계면에서의 계면 준위가 극히 적다. 이로써 In 또는 Ga을 포함하는 산화물막으로부터 산화물 반도체막으로 산소가 옮겨질 때, 계면 준위에서 산소가 포획되기 어렵고, In 또는 Ga을 포함하는 산화물막에 포함되는 산소를 산화물 반도체막으로 효율 좋게 옮길 수 있다. 또한, 산화물 반도체막으로 옮겨진 산소는 산화물 반도체막에 포함되는 산소 결손을 보전하므로 산화물 반도체막에 포함되는 국재 준위 밀도를 저감할 수 있다.
또한, 산화물 반도체막은 In 또는 Ga을 포함하는 산화물막과 접한다. 즉, In 또는 Ga을 포함하는 산화물막을 개재(介在)하여 산화 절연막 위에 산화물 반도체막이 제공되기 때문에 산화물 반도체막에서의, 제 14족 원소 중 하나인 실리콘이나 탄소의 농도를 저감할 수 있다. 이로써 산화물 반도체막의 산소 결손량을 저감할 수 있고 산화물 반도체막의 국재 준위 밀도를 저감할 수 있다.
<변형예 1>
산화 절연막(3)으로서 화학 양론적 조성을 만족시키는 산소보다 많은 산소가 포함되는 산화 절연막으로 형성하여도 좋다. 이와 같이 함으로써 In 또는 Ga을 포함하는 산화물막(11) 또한 산화물 반도체막에 과잉으로 포함되는 상기 산소를 옮기고 산소 결손을 보전할 수 있어서 산화물 반도체막의 산소 결손량을 더욱 저감할 수 있게 된다.
화학 양론적 조성을 만족시키는 산소보다 많은 산소가 포함되는 산화 절연막은 CVD법 또는 스퍼터링법 등에 의하여 형성할 수 있다. 또한, CVD법 또는 스퍼터링법 등에 의하여 산화 절연막을 형성한 후, 이온 주입법, 이온 도핑법, 플라즈마 처리 등을 사용하여 상기 산화 절연막에 산소를 첨가하여도 좋다.
<변형예 2>
본 실시형태에서는 도 1의 (B)에서 산화물 반도체막(15)을 형성한 후, 가열 처리를 수행하여, 산소가 첨가된 산화물막(11a)에 포함되는 산소의 일부를 산화물 반도체막(15)으로 옮겼지만 이를 대신하여 산화물 반도체막(15)의 성막 온도를 170℃ 이상 기판 변형점 미만으로 함으로써 산화물 반도체막(15)을 형성하면서 산소가 첨가된 산화물막(11a)에 포함되는 산소의 일부를 산화물 반도체막(15)으로 옮길 수 있기 때문에 공정수를 삭감할 수 있다.
또한, 본 실시형태에 기재된 구성 및 방법 등은 다른 실시형태 및 실시예에 기재된 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1과 상이한 방법으로 산화물 반도체막에 포함되는 산소 결손을 저감하는 방법에 대하여 설명한다. 또한, 국재 준위 밀도를 저감시킨 산화물 반도체막을 갖는 다층막을 제작하는 방법에 대하여 설명한다. 여기서는 산화물 반도체막을 형성한 후 상기 산화물 반도체막에 산소를 공급하기 위한 In 또는 Ga을 포함하는 산화물막을 형성하는 점이 실시형태 1과 상이하다.
도 2의 (A)에 도시된 바와 같이, 기판(1) 위에 하지 절연막이 되는 산화 절연막(3)을 형성한다. 다음에 산화 절연막(3) 위에 산화물 반도체막(21)을 형성한다. 다음에 산화물 반도체막(21) 위에 In 또는 Ga을 포함하는 산화물막(23)을 형성한다. 다음에 In 또는 Ga을 포함하는 산화물막(23)에 산소(25)를 첨가하여 도 2의 (B)에 도시된 산소가 첨가된 In 또는 Ga을 포함하는 산화물막(이하, 산소가 첨가된 산화물막(23a)이라고 기재함)을 형성한다.
산화물 반도체막(21) 및 In 또는 Ga을 포함하는 산화물막(23)으로서 각각 실시형태 1에 기재된 산화물 반도체막(15) 및 In 또는 Ga을 포함하는 산화물막(11)과 같은 재료 및 형성 방법을 적절히 사용할 수 있다.
또한, In 또는 Ga을 포함하는 산화물막(23)에 첨가하는 산소(25)로서 실시형태 1에 기재된 산소(13)와 같은 재료 및 첨가 방법을 적절히 사용할 수 있다.
여기서 In 또는 Ga을 포함하는 산화물막(23)에 산소를 첨가하였을 때의 산소 이온의 농도 프로파일을 도 2의 (D)를 사용하여 설명한다. 도 2의 (D)에서는 이온 주입법에 의하여 산소 이온을 첨가하였을 때의 농도 프로파일을 나타냈다. 도 2의 (D)에서 가로 축은 표면으로부터의 깊이를 나타내고, 세로 축은 주입된 산소 이온 농도를 나타내고 곡선(7)이 산소 이온의 농도 프로파일이다.
도 2의 (D)에 나타낸 바와 같이, 산소가 첨가된 산화물막(23a)에 산소 이온의 농도 프로파일의 피크가 위치하는 조건을 사용하여 In 또는 Ga을 포함하는 산화물막(23)에 산소를 첨가하는 것이 바람직하다.
또한, 산화물 반도체막(21)이 비정질 구조인 경우에는 산화물 반도체막(21)에 산소를 첨가함으로써 산화물 반도체막(21)으로의 산소 함유량을 높일 수 있다. 또한, 산화물 반도체막(21)이 결정성을 갖는 경우, 대표적으로는 단결정 구조, 다결정 구조, 또는 후술하는 CAAC-OS인 경우, 산화물 반도체막(21)의 결정성을 유지하기 위하여 산화물 반도체막(21)에 첨가되는 산소(25)의 양을 극히 적게 하는 것이 바람직하다.
다음에 가열 처리를 수행하여, 산소가 첨가된 산화물막(23a)에 포함되는 산소의 일부를 산화물 반도체막(21)으로 옮기고 산화물 반도체막(21)에 포함되는 산소 결손을 상기 산소로 보전하여 산화물 반도체막(21)의 산소 결손량을 저감한다. 이 결과, 도 2의 (C)에 도시된 바와 같이, 산소 결손량이 저감되고 국재 준위 밀도가 저감된 산화물 반도체막(21a)을 형성할 수 있다. 또한, 산소가 첨가된 산화물막(23a)은 상술한 가열 처리에 의하여 산소 함유량이 저감된다. 도 2의 (C)에서 상기 산화물막을 In 또는 Ga을 포함하는 산화물막(23b)으로 나타낸다. 또한, 산화물 반도체막(21a) 및 In 또는 Ga을 포함하는 산화물막(23b)의 다층막을 다층막(27)으로 나타낸다.
또한, 국재 준위 밀도가 저감된 산화물 반도체막을 갖는 다층막(27)에서, CPM측정에 의하여 도출되는 흡수 계수는 1×10-3/cm 미만, 바람직하게는 1×10-4/cm 미만, 더 바람직하게는 5×10-5/cm 미만이다.
상술한 공정을 거쳐, 산화물 반도체막의 산소 결손을 저감할 수 있다. 또한, 국재 준위 밀도가 저감된 산화물 반도체막(21a)을 갖는 다층막(27)을 제작할 수 있다.
본 실시형태에서는 산화물 반도체막은 산화물 반도체막을 구성하는 금속 원소 중 하나 이상을 갖는 산화물막, 즉 In 또는 Ga을 포함하는 산화물막과 접하기 때문에 In 또는 Ga을 포함하는 산화물막과 산화물 반도체막의 계면에서의 계면 준위가 극히 적다. 이로써 In 또는 Ga을 포함하는 산화물막으로부터 산화물 반도체막으로 산소가 옮겨질 때, 계면 준위에서 산소가 포획되기 어렵고, In 또는 Ga을 포함하는 산화물막에 포함되는 산소를 산화물 반도체막으로 효율 좋게 옮길 수 있다. 또한, 산화물 반도체막으로 옮겨진 산소는 산화물 반도체막에 포함되는 산소 결손을 보전하므로 산화물 반도체막에 포함되는 국재 준위 밀도를 저감할 수 있다.
<변형예>
In 또는 Ga을 포함하는 산화물막(23) 위에 실시형태 1에 기재된 산화 절연막(3)과 같은 산화 절연막을 형성한 후, 상기 산화 절연막 및 In 또는 Ga을 포함하는 산화물막(23)에 산소(25)를 첨가하여도 좋다. 이 경우, In 또는 Ga을 포함하는 산화물막(23)에 산소 이온의 농도 프로파일의 피크가 위치하도록 산소의 첨가 조건을 제어하면서 산소(25)를 첨가하는 것이 바람직하다. 이 결과 In 또는 Ga을 포함하는 산화물막(23)의 두께가 얇더라도 In 또는 Ga을 포함하는 산화물막(23)에 선택적으로 산소(25)를 첨가할 수 있다.
또한, 본 실시형태에 기재된 구성 및 방법 등은 다른 실시형태 및 실시예에 기재된 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는 실시형태 1 및 실시형태 2와 상이한 방법으로 산화물 반도체막에 포함되는 산소 결손을 저감하는 방법에 대하여 설명한다. 또한, 국재 준위 밀도를 저감시킨 산화물 반도체막을 갖는 다층막을 제작하는 방법에 대하여 설명한다. 여기서는 실시형태 1에서 산화물 반도체막을 형성한 후 상기 산화물 반도체막 위에 In 또는 Ga을 포함하는 산화물막을 형성한 후, 가열 처리를 수행하는 점이 실시형태 1과 상이하다. 또한, 하지 절연막인 산화 절연막 위에 In 또는 Ga을 포함하는 산화물막을 형성하고 상기 In 또는 Ga을 포함하는 산화물막에 산소를 첨가한 후, 산화물 반도체막을 형성하는 점이 실시형태 2와 상이하다.
실시형태 1과 마찬가지로, 도 3의 (A)에 도시된 바와 같이, 기판(1) 위에 하지 절연막이 되는 산화 절연막(3)을 형성한다. 다음에 산화 절연막(3) 위에 In 또는 Ga을 포함하는 산화물막(31)을 형성한 후, In 또는 Ga을 포함하는 산화물막(31)에 산소(33)를 첨가하여 도 3의 (B)에 도시된 산소가 첨가된 In 또는 Ga을 포함하는 산화물막(이하, 산소가 첨가된 산화물막(31a)이라고 기재함)을 형성한다.
In 또는 Ga을 포함하는 산화물막(31)으로서 실시형태 1에 기재된 In 또는 Ga을 포함하는 산화물막(11)과 같은 재료 및 형성 방법을 적절히 사용할 수 있다. 또한, In 또는 Ga을 포함하는 산화물막(31)이 In-M-Zn 산화물인 경우, In과 M의 원자수비는 바람직하게는 In이 50atomic% 미만, M이 50atomic% 이상, 더 바람직하게는 In이 25atomic% 미만, M이 75atomic% 이상으로 한다.
또한, In 또는 Ga을 포함하는 산화물막(31)에 첨가하는 산소(33)로서 실시형태 1에 기재된 산소(13)와 같은 재료 및 첨가 방법을 적절히 사용할 수 있다.
다음에 도 3의 (B)에 도시된 바와 같이, 산소가 첨가된 산화물막(31a) 위에 산화물 반도체막(35)을 형성한다. 다음에 산화물 반도체막(35) 위에 In 또는 Ga을 포함하는 산화물막(37)을 형성한다.
산화물 반도체막(35)으로서 실시형태 1에 기재된 산화물 반도체막(15)과 같은 재료 및 형성 방법을 적절히 사용할 수 있다. In 또는 Ga을 포함하는 산화물막(37)으로서 실시형태 1에 기재된 In 또는 Ga을 포함하는 산화물막(11)과 같은 재료 및 형성 방법을 사용할 수 있다.
다음에 가열 처리를 수행하여, 산소가 첨가된 산화물막(31a)에 포함되는 산소의 일부를 산화물 반도체막(35)으로 옮기고 산화물 반도체막(35)에 포함되는 산소 결손을 상기 산소로 보전하여 산화물 반도체막(35)의 산소 결손량을 저감한다. 이 결과, 도 3의 (C)에 도시된 바와 같이, 산소 결손량이 저감되고 국재 준위 밀도가 저감된 산화물 반도체막(35a)을 형성할 수 있다. 또한, 산소가 첨가된 산화물막(31a)은 상술한 가열 처리에 의하여 산소 함유량이 저감된다. 도 3의 (C)에서 상기 산화물막을 In 또는 Ga을 포함하는 산화물막(31b)으로 나타낸다. 또한, In 또는 Ga을 포함하는 산화물막(31b), 산화물 반도체막(35a), 및 In 또는 Ga을 포함하는 산화물막(37)의 다층막을 다층막(39)으로 나타낸다. 또한, 가열 처리에 의하여 산화물 반도체막(35)과 함께 In 또는 Ga을 포함하는 산화물막(37)으로 산소가 옮겨지는 경우도 있다.
또한, 국재 준위 밀도가 저감된 산화물 반도체막을 갖는 다층막(39)에서, CPM측정에 의하여 도출되는 흡수 계수는 1×10-3/cm 미만, 바람직하게는 1×10-4/cm 미만, 더 바람직하게는 5×10-5/cm 미만이다.
상술한 공정을 거쳐 국재 준위 밀도가 저감된 산화물 반도체막을 제작할 수 있다. 또한, 국재 준위 밀도가 저감된 산화물 반도체막을 갖는 다층막을 제작할 수 있다. 본 실시형태에서 산화물 반도체막은 산화물 반도체막을 구성하는 금속 원소 중 하나 이상을 갖는 산화물막, 즉 In 또는 Ga을 포함하는 산화물막과 접하기 때문에 In 또는 Ga을 포함하는 산화물막과 산화물 반도체막의 계면에서의 계면 준위가 극히 적다. 이로써 In 또는 Ga을 포함하는 산화물막으로부터 산화물 반도체막으로 산소가 옮겨질 때, 계면 준위에서 산소가 포획되기 어렵고, In 또는 Ga을 포함하는 산화물막에 포함되는 산소를 산화물 반도체막으로 효율 좋게 옮길 수 있다. 또한, 산화물 반도체막으로 옮겨진 산소는 산화물 반도체막에 포함되는 산소 결손을 보전하므로 산화물 반도체막에 포함되는 국재 준위 밀도를 저감할 수 있다.
또한, 산화물 반도체막은 In 또는 Ga을 포함하는 산화물막과 접한다. 즉, In 또는 Ga을 포함하는 산화물막을 개재하여 산화 절연막 위에 산화물 반도체막이 제공되기 때문에 산화물 반도체막에서의, 제 14족 원소 중 하나인 실리콘이나 탄소의 농도를 저감할 수 있다. 이로써 산화물 반도체막의 산소 결손량을 저감할 수 있고 산화물 반도체막의 국재 준위 밀도를 저감할 수 있다.
<변형예>
본 실시형태에서는 산화물 반도체막(35) 아래에 제공된 In 또는 Ga을 포함하는 산화물막(31)에 산소(33)를 첨가하였지만 이를 대신하여 산화물 반도체막(35) 위에 제공된 In 또는 Ga을 포함하는 산화물막(37)에 산소를 첨가한 후, 가열 처리를 수행하여 산화물 반도체막(35)으로 산소의 일부를 옮겨 산화물 반도체막(35)에 포함되는 산소 결손을 상기 산소로 보전함으로써 산화물 반도체막(35)의 산소 결손량을 저감하여도 좋다.
또한, In 또는 Ga을 포함하는 산화물막(37) 위에 하지 절연막이 되는 산화 절연막(3)과 같은 산화 절연막을 형성한 후, 상기 산화 절연막 및 In 또는 Ga을 포함하는 산화물막(37)에 산소(33)를 첨가하여도 좋다. 이 결과 In 또는 Ga을 포함하는 산화물막(37)의 두께가 얇더라도 In 또는 Ga을 포함하는 산화물막(37)에 선택적으로 산소(33)를 첨가할 수 있다.
또한, 본 실시형태에 기재된 구성 및 방법 등은, 다른 실시형태 및 실시예에 기재된 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
막 중에 산소 결손이 포함되어 있는 산화물 반도체를 사용한 트랜지스터는, 문턱 전압이 마이너스 방향으로 변동하기 쉽고, 노멀리 온 특성으로 되기 쉽다. 이것은, 산화물 반도체에 포함되는 산소 결손에 기인하여 전하가 발생하여 저저항화되기 때문이다. 또한, 산화물 반도체막에 산소 결손이 포함되면, 시간에 따른 변화나 스트레스 시험(대표적으로는, 광 게이트 BT(Bias-Temperature) 스트레스 시험 등)에 의하여, 트랜지스터의 전기 특성, 대표적으로는 문턱 전압이 변동되는 문제가 있다. 그래서 본 실시형태에서는 문턱 전압의 변동이 적고, 신뢰성이 높은 반도체 장치의 제작 방법에 대하여 설명한다. 대표적으로는 실시형태 1 내지 실시형태 3에 기재된 국재 준위 밀도가 낮은 산화물 반도체막을 갖는 다층막을 사용하여 반도체 장치를 제작한다.
본 실시형태에서는 보텀 게이트 구조의 트랜지스터를 제작하는 방법에 대하여 설명한다. 또한, 산화물 반도체막의 제작 방법으로서 실시형태 2를 사용하여 설명한다.
도 4의 (A)에 도시된 바와 같이, 기판(101) 위에 게이트 전극(103)을 형성하고 적어도 게이트 전극(103) 위에 게이트 절연막(104)을 형성한다. 다음에 게이트 절연막(104) 위에 산화물 반도체막(105)을 형성하고, 산화물 반도체막(105) 위에 In 또는 Ga을 포함하는 산화물막(107)을 형성한다. 다음에 실시형태 2와 같이 In 또는 Ga을 포함하는 산화물막(107)에 산소(109)를 첨가하고, 도 4의 (B)에 도시된, 산소가 첨가된 In 또는 Ga을 포함하는 산화물막(이하, 산소가 첨가된 산화물막(107a)이라고 기재함)을 형성한다.
기판(101)은 실시형태 1에 기재된 기판(1)에 열거한 기판을 적절히 사용할 수 있다.
여기서는, 기판(101)으로서 유리 기판을 사용한다.
게이트 전극(103)은 알루미늄, 크로뮴, 구리, 탄탈럼, 티타늄, 몰리브데넘, 텅스텐에서 선택된 금속 원소 또는 상술한 금속 원소를 성분으로 하는 합금이나, 상술한 금속 원소를 조합한 합금 등을 사용하여 형성할 수 있다. 또한, 망간, 지르코늄 중 어느 하나의 금속 원소 또는 복수로부터 선택된 금속 원소를 사용하여도 좋다. 또한, 게이트 전극(103)은, 단층 구조나 2층 이상의 적층 구조로 하여도 좋다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층하는 2층 구조, 질화 티타늄막 위에 티타늄막을 적층하는 2층 구조, 질화 티타늄막 위에 텅스텐막을 적층하는 2층 구조, 질화 탄탈럼막 또는 질화 텅스텐막 위에 텅스텐막을 적층하는 2층 구조, 티타늄막과, 이 티타늄막 위에 알루미늄막을 적층하고, 이들 위에 티타늄막을 더 형성하는 3층 구조 등이 있다. 또한, 알루미늄에 티타늄, 탄탈럼, 텅스텐, 몰리브데넘, 크로뮴, 네오디뮴, 스칸듐 중에서 선택된 원소의 막, 또는 복수를 조합한 합금막, 또는 질화막을 사용하여도 좋다.
또한, 게이트 전극(103)은 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 재료를 적용할 수도 있다. 또한, 상기 투광성을 갖는 도전성 재료와, 상기 금속 원소의 적층 구조로 할 수도 있다.
또한, 게이트 전극(103)과 게이트 절연막(104) 사이에, In-Ga-Zn계 산화 질화물막, In-Sn계 산화 질화물막, In-Ga계 산화 질화물막, In-Zn계 산화 질화물막, Sn계 산화 질화물막, In계 산화 질화물막, 금속 질화막(InN, ZnN 등) 등을 제공하여도 좋다. 이들 막은 5eV 이상, 바람직하게는 5.5eV 이상의 일함수를 갖고, 산화물 반도체의 전자 친화력보다 큰 값이기 때문에, 산화물 반도체를 사용한 트랜지스터의 문턱 전압을 양의 전압 방향으로 변동시킬 수 있고, 소위 노멀리 오프 특성의 스위칭 소자를 구현할 수 있다. 예를 들어, In-Ga-Zn계 산화 질화물막을 사용하는 경우, 적어도 산화물 반도체막(105)보다 높은 질소 농도, 구체적으로는 7원자％ 이상의 In-Ga-Zn계 산화 질화물막을 사용한다.
게이트 전극(103)의 형성 방법을 이하에 기재한다. 먼저, 스퍼터링법, CVD법, 증착법 등에 의하여 도전막을 형성하고, 도전막 위에 포토리소그래피 공정에 의하여 마스크를 형성한다. 다음에 상기 마스크를 사용하여 도전막의 일부를 에칭하고, 게이트 전극(103)을 형성한다. 이 후, 마스크를 제거한다.
또한, 게이트 전극(103)은 상기 형성 방법 대신에, 전해 도금법, 인쇄법, 잉크젯법 등으로 형성하여도 좋다.
여기서는, 두께 100nm의 텅스텐막을 스퍼터링법에 의하여 형성한다. 다음에 포토리소그래피 공정에 의하여 마스크를 형성하고, 상기 마스크를 사용하여 텅스텐막을 드라이 에칭하고, 게이트 전극(103)을 형성한다.
게이트 절연막(104)은 예를 들어, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨 또는 Ga-Zn계 금속 산화물 등을 사용하면 좋고, 적층 또는 단층으로 형성한다. 또한, 게이트 절연막(104)으로서, 가열에 의하여 산소가 이탈되는 산화 절연물을 사용하여도 좋다. 게이트 절연막(104)에 가열에 의하여 산소가 이탈되는 막을 사용함으로써 산화물 반도체막(105) 및 게이트 절연막(104)의 계면에서의 계면 준위를 저감할 수 있고, 전기 특성의 열화가 적은 트랜지스터를 얻을 수 있다. 또한, 게이트 절연막(104)에 산소, 수소, 물 등의 블로킹 효과를 갖는 절연막을 형성함으로써, 산화물 반도체막(105)으로부터 외부로의 산소의 확산과, 외부로부터 산화물 반도체막(105)으로의 수소, 물 등의 침입을 방지할 수 있다. 산소, 수소, 물 등의 블로킹 효과를 갖는 절연막으로서는, 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 산화 질화 하프늄 등이 있다.
또한, 게이트 절연막(104)으로서, 하프늄 실리케이트(HfSiOx), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz), 산화 하프늄, 산화 이트륨 등의 high-k 재료를 사용함으로써 트랜지스터의 게이트 누설을 저감할 수 있다.
게이트 절연막(104)의 두께는, 5nm 이상 500nm 이하, 더 바람직하게는 10nm 이상 300nm 이하, 더 바람직하게는 50nm 이상 250nm 이하로 하면 좋다.
게이트 절연막(104)은 CVD법 또는 스퍼터링법 등 각종 성막 방법을 사용하여 형성할 수 있다.
여기서는 게이트 절연막(104)으로서 CVD법에 의하여 두께 400nm의 질화 실리콘막 및 두께 50nm의 산화 질화 실리콘막을 적층하여 형성한다.
산화물 반도체막(105)은 실시형태 1에 기재된 산화물 반도체막(15)과 같은 재료 및 형성 방법을 사용한다. 또한, 산화물 반도체막(105)은 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상이기 때문에 나중에 형성되는 트랜지스터의 오프 전류를 저감할 수 있다.
산화물 반도체막(105)의 두께는 1nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더 바람직하게는 3nm 이상 50nm 이하로 한다.
여기서는 산화물 반도체막(105)으로서 스퍼터링법에 의하여 두께 35nm의 In-Ga-Zn 산화물막(In:Ga:Zn=1:1:1)을 형성한다.
In 또는 Ga을 포함하는 산화물막(107)은 실시형태 1에 기재된 In 또는 Ga을 포함하는 산화물막(11)과 같은 재료 및 형성 방법을 적절히 사용할 수 있다.
In 또는 Ga을 포함하는 산화물막(107)의 두께는 1nm 이상 100nm 이하, 바람직하게는 3nm 이상 50nm 이하로 한다.
산화물 반도체막 및 In 또는 Ga을 포함하는 산화물막은 각 막을 단순히 적층하지 않고 연속 접합(여기서는 특히, 전도대 하단의 에너지가 각 막 사이에서 연속적으로 변화하는 구조)이 형성되도록 제작한다. 즉 각 막의 계면에서 산화물 반도체막에 트랩 중심이나 재결합 중심과 같은 결함 준위, 또는 캐리어의 흐름을 저해하는 배리어를 형성하는 바와 같은 불순물이 존재하지 않는 적층 구조로 한다. 가령, 적층된 산화물 반도체막과 In 또는 Ga을 포함하는 산화물막 사이에 불순물이 혼재하면 에너지 밴드의 연속성이 없어져 계면에서 캐리어가 트랩되거나 또는 재결합하여 소멸된다.
연속 접합을 형성하기 위해서는 로드록(load lock)실을 구비한 멀티 챔버 방식의 성막 장치(스퍼터링 장치)를 사용하여 각 막을 대기에 노출시키지 않고 연속적으로 적층할 필요가 있다. 스퍼터링 장치에서의 각 챔버는 산화물 반도체막에 대하여 불순물이 되는 물 등을 가능한 한 제거하기 위하여 크라이오 펌프와 같은 흡착식의 진공 배기 펌프를 사용하여 고진공 배기(5×10-7Pa~1×10-4Pa 정도까지)하는 것이 바람직하다. 또는 터보 분자 펌프와 콜드 트랩을 조합하여 배기계로부터 챔버 내에 기체, 특히 탄소 또는 수소를 포함하는 기체가 역류하지 않도록 해 두는 것이 바람직하다.
고순도 진성인 산화물 반도체막을 얻기 위해서는 챔버 내를 고진공 배기할 뿐 아니라 스퍼터링 가스의 고순도화도 필요하다. 스퍼터링 가스로서 사용하는 산소 가스나 아르곤 가스는 이슬점이 -40℃ 이하, 바람직하게는 -80℃ 이하, 더 바람직하게는 -100℃ 이하까지 고순도화된 가스를 사용함으로써 산화물 반도체막에 수분 등이 도입되는 것을 가능한 한 막을 수 있다.
여기서는 In 또는 Ga을 포함하는 산화물막(107)으로서 스퍼터링법에 의하여 두께 35nm의 In-Ga-Zn 산화물막(In:Ga:Zn=1:3:2)을 형성한다.
In 또는 Ga을 포함하는 산화물막(107)에 첨가하는 산소(109)로서 실시형태 1에 기재된 산소(13)와 같은 재료 및 첨가 방법을 적절히 사용할 수 있다.
여기서는 가속 전압을 5keV로 하고, 도즈량이 2×1016/cm2의 산소 이온을 이온 주입법에 의하여 In 또는 Ga을 포함하는 산화물막(107)에 첨가한다.
다음에 실시형태 1과 같이, 가열 처리를 수행하여, 산소가 첨가된 산화물막(107a)에 포함되는 산소를 산화물 반도체막(105)으로 옮기고 산화물 반도체막(105)에 포함되는 산소 결손을 상기 산소로 보전하여 산화물 반도체막(105)의 산소 결손량을 저감한다. 이 결과, 도 4의 (C)에 도시된 바와 같이, 산소 결손량이 저감되고 국재 준위 밀도가 저감된 산화물 반도체막(105a)을 형성할 수 있다. 또한, 산소가 첨가된 산화물막(107a)은 상술한 가열 처리에 의하여 산소 함유량이 저감된다. 도 4의 (C)에서 상기 산화물막을 In 또는 Ga을 포함하는 산화물막(107b)으로 나타낸다.
여기서는 질소 분위기에서 450℃로 1시간 동안 가열 처리를 수행한 후, 건조 공기 분위기에서 450℃로 1시간 동안 가열 처리를 수행한다.
다음에 산화물 반도체막(105a) 위에 포토리소그래피 공정에 의하여 마스크를 형성하고 나서 상기 마스크를 사용하여 산화물 반도체막(105a) 및 산소가 첨가된 산화물막(107b)의 일부를 에칭함으로써 도 4의 (D)에 도시된 바와 같이, 게이트 절연막(104) 위에 있으며 게이트 전극(103)의 일부와 중첩되도록 산화물 반도체막(111) 및 산소가 첨가된 산화물막(113)으로 이루어진 다층막(114)을 형성한다. 이 후, 마스크를 제거한다.
또한, 국재 준위 밀도가 저감된 산화물 반도체막을 갖는 다층막에서, CPM측정에 의하여 도출되는 흡수 계수는 1×10-3/cm 미만, 바람직하게는 1×10-4/cm 미만, 더 바람직하게는 5×10-5/cm 미만이다. 게이트 절연막(104)에 접하는 다층막(114)의 국재 준위 밀도가 저감되기 때문에 상기 국재 준위에서의 캐리어 밀도를 저감하거나, 산화물 반도체막에서의 전자의 트랩 밀도를 저감할 수 있고 나중에 형성되는 트랜지스터의 온 전류를 증대시킴과 함께 전계 효과 이동도를 높일 수 있다.
다음에 도 4의 (E)에 도시된 바와 같이, 한 쌍의 전극(115), 전극(117)을 형성한다.
한 쌍의 전극(115), 전극(117)은 도전 재료로서 알루미늄, 티타늄, 크로뮴, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 은, 탄탈럼, 또는 텅스텐으로 이루어진 단체 금속, 또는 이들을 주성분으로 하는 합금을 단층 구조 또는 적층 구조로 하여 사용한다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층하는 2층 구조, 텅스텐막 위에 티타늄막을 적층하는 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층하는 2층 구조, 티타늄막 또는 질화 티타늄막과, 이 티타늄막 또는 질화 티타늄막 위에 겹쳐서 알루미늄막 또는 구리막을 적층하고, 또한 이들 위에 티타늄막 또는 질화 티타늄막을 더 형성하는 3층 구조, 몰리브데넘막 또는 질화 몰리브데넘막과, 이 몰리브데넘막 또는 질화 몰리브데넘막 위에 겹쳐서 알루미늄막 또는 구리막을 적층하고, 이들 위에 몰리브데넘막 또는 질화 몰리브데넘막을 더 형성하는 3층 구조 등이 있다. 또한, 산화 인듐, 산화 주석 또는 산화 아연을 포함한 투명 도전 재료를 사용하여도 좋다.
한 쌍의 전극(115), 전극(117)을 형성하는 방법을 이하에 기재한다. 먼저, 스퍼터링법, CVD법, 증착법 등으로 도전막을 형성한다. 다음에 상기 도전막 위에 포토리소그래피 공정에 의하여 마스크를 형성한다. 이어서, 이 마스크를 사용하여 도전막을 에칭하여, 한 쌍의 전극(115), 전극(117)을 형성한다. 이 후, 마스크를 제거한다.
여기서는, 스퍼터링법에 의하여 두께 50nm의 텅스텐막, 두께 400nm의 알루미늄막, 및 두께 100nm의 티타늄막을 순서대로 적층한다. 다음에 티타늄막 위에 포토리소그래피 공정에 의하여 마스크를 형성하고, 이 마스크를 사용하여 텅스텐막, 알루미늄막, 및 티타늄막을 드라이 에칭하여, 한 쌍의 전극(115), 전극(117)을 형성한다.
또한, 한 쌍의 전극(115), 전극(117)을 형성한 후, 에칭 잔사를 제거하기 위하여, 세정 처리를 하는 것이 바람직하다. 이 세정 처리를 수행함으로써, 한 쌍의 전극(115), 전극(117)의 단락을 억제할 수 있다. 상기 세정 처리는, TMAH(Tetramethylammonium Hydroxide) 용액 등의 알칼리성 용액, 희불산, 옥살산, 인산 등의 산성 용액을 사용하여 수행할 수 있다.
다음에 도 4의 (F)에 도시된 바와 같이, 게이트 절연막(104), 다층막(114), 및 한 쌍의 전극(115), 전극(117) 위에 보호막을 형성한다. 보호막은 게이트 절연막(104)에 적용할 수 있는 재료 및 형성 방법을 적절히 사용하여 형성할 수 있다. 여기서는 산화 절연막(119), 산화 절연막(121), 및 질화 절연막(123)을 적층하여 형성할 수 있다.
여기서는 산화 절연막(119)으로서 두께 50nm의 산화 질화 실리콘막을 CVD법에 의하여 형성하고, 산화 절연막(121)으로서 두께 350nm의 산화 질화 실리콘막을 CVD법에 의하여 형성한 후, 질소 및 산소 분위기에서 350℃로 1시간 동안 가열 처리를 수행한다. 다음에 질화 절연막(123)으로서 두께 100nm의 질화 실리콘막을 CVD법에 의하여 형성한다.
상술한 공정을 거쳐 트랜지스터를 제작할 수 있다.
여기서, 도 4의 (F)의 다층막(114) 근방의 일점 쇄선 A-B에서의 밴드 구조에 대하여 도 5를 사용하여 설명한다.
여기서 도 4의 (F)의 다층막(114) 근방의 일점 쇄선 A-B에서의 밴드 구조에 대하여 도 5의 (A)를 사용하여 설명하고 트랜지스터에서의 캐리어의 흐름에 대하여 도 5의 (B) 및 (C)를 사용하여 설명한다.
도 5의 (A)는 예를 들어, 산화물 반도체막(111)으로서 에너지 갭이 3.15eV인 In-Ga-Zn 산화물(In:Ga:Zn=1:1:1)을 사용하고, In 또는 Ga을 포함하는 산화물막(113)으로서 에너지 갭이 3.5eV인 In-Ga-Zn 산화물(In:Ga:Zn=1:3:2)을 사용한다. 또한, 에너지 갭은 분광 엘립소미터를 사용하여 측정할 수 있다.
또한, 산화물 반도체막(111)의 전도대 하단을 Ec_111로 하고, In 또는 Ga을 포함하는 산화물막(113)의 전도대 하단을 Ec_113으로 한다. 또한, 게이트 절연막(104)의 전도대 하단을 Ec_104로 하고, 산화 절연막(119)의 전도대 하단을 Ec_119로 한다.
도 5의 (A)에 도시된 바와 같이, 다층막(114)에서 산화물 반도체막(111) 및 In 또는 Ga을 포함하는 산화물막(113)의 계면 근방에서의 전도대 하단이 연속적으로 변화한다. 산화물 반도체막(111)과 In 또는 Ga을 포함하는 산화물막(113) 사이에서 산소가 상호적으로 옮겨짐으로써 이와 같은 형상이 된다. 또한, 다층막(114)에서 산화물 반도체막(111)에서의 전도대 하단의 에너지가 가장 낮고, 이 영역이 채널 영역이 된다.
여기서 트랜지스터에서 캐리어인 전자가 흐르는 태양(態樣)을 도 5의 (B) 및 (C)를 사용하여 설명한다. 또한, 도 5의 (B) 및 (C)에서 산화물 반도체막(111)을 흐르는 전자량을 쇄선 화살표의 크기로 나타낸다.
In 또는 Ga을 포함하는 산화물막(113)과 산화 절연막(119)의 계면 근방에서는 불순물 및 결함으로 인하여 트랩 준위(118)가 형성된다. 이로써 예를 들어, 도 5의 (B)에 도시된 바와 같이, 트랜지스터의 채널 영역이 산화물 반도체막(111)의 단층인 경우, 산화물 반도체막(111)에서 캐리어인 전자는 게이트 절연막(104) 측에서 주로 흐르지만 산화 절연막(119) 측에서도 소량 흐른다. 이 결과, 산화물 반도체막(111)에 흐르는 전자의 일부가 트랩 준위(118)에 포획된다.
한편, 본 실시형태에 기재된 트랜지스터는 도 5의 (C)에 도시된 바와 같이, 산화물 반도체막(111)과 산화 절연막(119) 사이에 In 또는 Ga을 포함하는 산화물막(113)이 제공되기 때문에 산화물 반도체막(111)과 트랩 준위(118) 사이에 간격이 있다. 이 결과, 산화물 반도체막(111)을 흐르는 전자가 트랩 준위(118)에 포획되기 어렵다. 트랩 준위(118)에 전자가 포획되면 상기 전자가 마이너스의 고정 전하가 된다. 이 결과, 트랜지스터의 문턱 전압이 변동한다. 하지만 산화물 반도체막(111)과 트랩 준위(118) 사이에 간격이 있기 때문에 트랩 준위(118)에서의 전자의 포획을 저감할 수 있고, 문턱 전압의 변동을 저감할 수 있다.
또한, In 또는 Ga을 포함하는 산화물막(113)에 첨가된 산소가 산화물 반도체막(111)으로 옮겨짐으로써 산화물 반도체막(111)의 산소 결손을 저감할 수 있다.
이들 결과, 다층막(114)에서 일정광 전류 측정법으로 도출되는 흡수 계수는 1×10-3/cm 미만, 바람직하게는 1×10-4/cm 미만, 더 바람직하게는 5×10-5/cm 미만이 된다.
또한, 산화물 반도체막(111)과 In 또는 Ga을 포함하는 산화물막(113) 계면 근방에서의 전도대 하단의 에너지 차이(ΔE1)가 작으면 산화물 반도체막(111)을 흐르는 캐리어가 In 또는 Ga을 포함하는 산화물막(113)의 전도대 하단을 넘어서 트랩 준위에 포획된다. 이로써 산화물 반도체막(111)과 In 또는 Ga을 포함하는 산화물막(113)의 전도대 하단의 에너지 차이(ΔE1)는 0.1eV 이상, 바람직하게는 0.15eV 이상으로 하는 것이 바람직하다.
상술한 공정을 거쳐, 산화물 반도체막의 국재 준위 밀도가 저감되고 뛰어난 전기 특성을 갖는 트랜지스터를 제작할 수 있다. 또한, 시간에 따른 변화나 스트레스 시험에 의한 전기 특성의 변동이 적은 신뢰성이 높은 트랜지스터를 제작할 수 있다.
<변형예 1>
산화물 반도체막(111)에서, 불순물을 저감하고 고순도화함으로써 더 뛰어난 전기 특성을 갖는 트랜지스터를 제작할 수 있어 바람직하다. 불순물로서는 수소, 질소, 알칼리 금속, 또는 알칼리 토금속 등이 있다.
산화물 반도체에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 됨과 동시에, 산소가 이탈된 격자(또는 산소가 이탈된 부분)에 산소 결손을 형성한다. 또한, 수소의 일부가 산소와 반응함으로써 캐리어인 전자가 생성된다. 따라서 수소가 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다.
그러므로, 산화물 반도체막(111)은 수소가 가능한 한 저감되는 것이 바람직하다. 구체적으로는 산화물 반도체막(111)에서 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 얻을 수 있는 수소 농도를 5×1018atoms/cm3 미만, 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하, 더 바람직하게는 1×1016atoms/cm3 이하로 한다.
산화물 반도체막(111)의 수소 농도를 저감하는 방법으로서는 도 4의 (B)에서 산소가 첨가된 산화물막(107a)으로부터 산화물 반도체막(105)으로 산소를 옮기기 위한 가열 처리에 의하여 산화물 반도체막(105a)의 수소 농도를 저감할 수 있다. 즉 본 실시형태에서는 가열 처리를 한번 함으로써 산화물 반도체막의 산소 결손을 저감할 수 있음과 함께 수소 농도를 저감할 수 있다.
또한, 산화물 반도체막(111)은 이차 이온 질량 분석법에 의하여 얻을 수 있는 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다. 알칼리 금속 및 알칼리 토금속은 산화물 반도체와 결합하면 캐리어를 생성하는 경우가 있고, 트랜지스터의 오프 전류를 증대시키는 경우가 있다. 이로써 산화물 반도체막(111)의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다.
게이트 절연막(104)의 일부에 질화 절연막을 제공함으로써 산화물 반도체막(111)의 알칼리 금속 또는 알칼리 토금속의 농도를 저감할 수 있다.
또한, 산화물 반도체막(111)에 질소가 포함되면 캐리어인 전자가 생겨 캐리어 밀도가 증가되어 n형화되기 쉽다. 따라서 질소가 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 그러므로 상기 산화물 반도체막에서 질소는 가능한 한 저감되는 것이 바람직하다. 예를 들어, 질소 농도는 5×1018atoms/cm3 이하로 하는 것이 바람직하다.
이와 같이, 불순물(수소, 질소, 알칼리 금속, 또는 알칼리 토금속 등)을 가능한 한 저감시키고 고순도화시킨 산화물 반도체막(111)을 가짐으로써 트랜지스터가 노멀리 온 특성이 되는 것을 억제할 수 있고, 트랜지스터의 오프 전류를 극히 저감할 수 있다. 따라서 양호한 전기 특성을 갖는 반도체 장치를 제작할 수 있다. 또한, 신뢰성이 향상된 반도체 장치를 제작할 수 있다.
또한, 고순도화된 산화물 반도체막을 사용한 트랜지스터의 오프 전류가 낮은 것은 다양한 실험에 의하여 증명할 수 있다. 예를 들어, 채널 폭이 1×106μm이고 채널 길이(L)가 10μm인 소자라도 소스 전극과 드레인 전극간의 전압(드레인 전압)이 1V 내지 10V의 범위에서, 오프 전류가 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13A 이하라는 특성을 얻을 수 있다. 이 경우, 오프 전류를 트랜지스터의 채널 폭으로 나눈 수치는 100zA/μm 이하인 것을 알 수 있다. 또한, 용량 소자와 트랜지스터를 접속하고, 용량 소자에 유입 또는 용량 소자로부터 유출되는 전하를 상기 트랜지스터로 제어하는 회로를 사용하여, 오프 전류를 측정하였다. 상기 측정에서는, 상기 트랜지스터에 고순도화된 산화물 반도체막을 채널 영역에 사용하고, 용량 소자의 단위 시간당 전하량의 추이로부터 상기 트랜지스터의 오프 전류를 측정하였다. 이 결과, 트랜지스터의 소스 전극과 드레인 전극간의 전압이 3V인 경우에, 수십yA/μm라고 하는, 더 낮은 오프 전류가 얻어지는 것을 알 수 있었다. 따라서 고순도화된 산화물 반도체막을 사용한 트랜지스터는 오프 전류가 현저히 작다.
<변형예 2>
또한, 본 실시형태에서는 한 쌍의 전극(115), 전극(117)을 다층막(114)과 산화 절연막(119) 사이에 제공하였지만, 게이트 절연막(104)과 다층막(114) 사이에 한 쌍의 전극(115), 전극(117)을 제공하여도 좋다.
<변형예 3>
본 실시형태에 기재되는 산화 절연막(119), 산화 절연막(121), 및 질화 절연막(123)에 사용할 수 있는 절연막에 대하여 이하에 설명한다.
산화 절연막(119) 및 산화 절연막(121) 중 한쪽 또는 양쪽은 화학 양론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화 절연막을 사용하여도 좋다. 이와 같이 함으로써 산화 절연막에 포함되는 상기 산소를 산화물 반도체막에 옮겨 산소 결손을 더 보전할 수 있다. 예를 들어, 승온 이탈 가스 분석(이하, TDS분석으로 함)에 의하여 측정되는 산소 분자의 방출량이 1.0×1018분자/cm3 이상 있는 산화 절연막을 사용함으로써 상기 산화물 반도체막에 포함되는 산소 결손을 보전할 수 있다.
또한, 산화 절연막(119)은 다층막(114)과 접함으로써 다층막(114)과의 계면 준위 밀도가 낮게 되는 산화 절연막이라면 트랜지스터의 전기 특성이 더 향상된다. 예를 들어, 산화 절연막(119)은 산화 절연막(121)보다 막 중의 결함 밀도가 낮은 산화 절연막인 것이 바람직하다. 구체적으로는 전자 스핀 공명 측정에 의한 g값=2.001(E'-center)의 스핀 밀도가 3.0×1017spins/cm3 이하, 바람직하게는 5.0×1016spins/cm3 이하의 산화 절연막이다. 또한, 전자 스핀 공명 측정에 의한 g값=2.001의 스핀 밀도는 산화 절연막(119)에 포함되는 댕글링 본드의 존재량에 대응한다.
산화 절연막(119)의 두께는, 5nm 이상 150nm 이하, 바람직하게는 5nm 이상 50nm 이하, 바람직하게는 10nm 이상 30nm 이하로 할 수 있다. 산화 절연막(121)의 두께는, 30nm 이상 500nm 이하, 바람직하게는 150nm 이상 400nm 이하로 할 수 있다.
또한, 산화 절연막(119) 및 산화 절연막(121) 중 한쪽 또는 양쪽을 산화 질화 실리콘 또는 질화 산화 실리콘 등 질소를 포함하는 산화 절연막으로 하는 경우, SIMS에 의하여 얻어지는 질소 농도는 SIMS 검출 하한 이상 3×1020atoms/cm3 미만, 바람직하게는 1×1018atoms/cm3 이상 1×1020atoms/cm3 이하로 하는 것이 바람직하다. 이와 같이 함으로써 트랜지스터에 포함되는 산화물 반도체막(111)으로의 질소의 이동량을 적게 할 수 있다. 또한, 이와 같이 함으로써 질소를 포함하는 산화 절연막 자체의 결함량을 적게 할 수 있다.
질화 절연막(123)으로서 수소 함유량이 적은 질화 절연막을 제공하여도 좋다. 상기 질화 절연막으로서는 예를 들어, TDS분석에 의하여 측정되는 수소 분자의 방출량이 5.0×1021atoms/cm3 미만이고, 바람직하게는 3.0×1021atoms/cm3 미만이고, 더 바람직하게는 1.0×1021atoms/cm3 미만인 질화 절연막이 좋다.
질화 절연막(123)은 외부로부터 수소나 물 등 불순물의 침입을 억제하는 기능을 발휘할 수 있는 두께로 한다. 예를 들어, 50nm 이상 200nm 이하, 바람직하게는 50nm 이상 150nm 이하, 더 바람직하게는 50nm 이상 100nm 이하로 할 수 있다.
산화 절연막(119)에 산화물 반도체막(111)과의 계면 준위가 낮게 되는 산화 절연막을 적용하는 경우, 산화 절연막(119)은 이하의 형성 조건을 사용하여 형성할 수 있다. 또한, 여기서는 상기 산화 절연막으로서 산화 실리콘막 또는 산화 질화 실리콘막을 형성하는 경우에 대하여 기재한다. 상기 형성 조건은 플라즈마 CVD장치의 진공 배기된 처리실 내에 재치(載置)된 기판을 180℃ 이상 400℃ 이하, 더 바람직하게는 200℃ 이상 370℃ 이하로 유지하고 처리실에 원료 가스의 실리콘을 포함하는 퇴적성 기체 및 산화성 기체를 도입하여 처리실 내에서의 압력을 20Pa 이상 250Pa 이하, 더 바람직하게는 40Pa 이상 200Pa 이하로 하고 처리실 내에 설치되는 전극에 고주파 전력을 공급하는 조건이다.
실리콘을 포함하는 퇴적성 기체의 대표적인 예로서는, 실레인, 다이실레인, 트라이실레인, 불화 실레인 등이 있다. 산화성 기체로서는, 산소, 오존, 일산화 이질소, 이산화 질소 등이 있다.
또한, 실리콘을 포함하는 퇴적성 기체에 대한 산화성 기체량을 100배 이상으로 함으로써, 산화 절연막(119)에 포함되는 수소 함유량을 저감할 수 있음과 함께 산화 절연막(119)에 포함되는 댕글링 본드를 저감할 수 있다. 산화 절연막(121)으로부터 옮겨진 산소는 산화 절연막(119)에 포함되는 댕글링 본드에 의하여 포획되는 경우가 있기 때문에 산화 절연막(119)에 포함되는 댕글링 본드가 저감되면 산화 절연막(121)에 포함되는 산소를 효율 좋게 다층막(114)으로 옮겨 다층막(114)의 산화물 반도체막(111)에 포함되는 산소 결손을 더 보전할 수 있다. 이 결과, 상기 산화물 반도체막에 혼입하는 수소량을 저감할 수 있음과 함께 산화물 반도체막에 포함되는 산소 결손을 저감할 수 있다.
산화 절연막(121)을 상술한 산소 과잉 영역을 포함하는 산화 절연막 또는 화학 양론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화 절연막으로 하는 경우, 산화 절연막(121)은 이하의 형성 조건을 사용하여 형성할 수 있다. 또한, 여기서는 상기 산화 절연막으로서 산화 실리콘막 또는 산화 질화 실리콘막을 형성하는 경우에 대하여 기재한다. 상기 형성 조건은 플라즈마 CVD 장치의 진공 배기된 처리실 내에 재치된 기판을 180℃ 이상 260℃ 이하, 더 바람직하게는 180℃ 이상 230℃ 이하로 유지하고, 처리실에 원료 가스를 도입하여 처리실 내에서의 압력을 100Pa 이상 250Pa 이하, 더 바람직하게는 100Pa 이상 200Pa 이하로 하고, 처리실 내에 설치된 전극에 0.17W/cm2 이상 0.5W/cm2 이하, 더 바람직하게는 0.25W/cm2 이상 0.35W/cm2 이하의 고주파 전력을 공급하는 것이다.
산화 절연막(121)의 원료 가스는 산화 절연막(119)에 적용할 수 있는 원료 가스로 할 수 있다.
산화 절연막(121)의 형성 조건으로서, 상기 압력의 처리실에서 상기 파워 밀도의 고주파 전력을 공급함으로써, 플라즈마 중에서 원료 가스의 분해 효율이 높아지고, 산소 라디칼이 증가되고, 원료 가스의 산화가 진행되기 때문에, 산화 절연막(121) 중에서의 산소 함유량이 화학 양론적 조성보다도 많아진다. 그러나, 기판 온도가 상기 온도라면, 실리콘과 산소의 결합력이 약하기 때문에, 가열에 의하여 산소의 일부가 이탈된다. 이 결과, 화학 양론적 조성을 만족시키는 산소보다 많은 산소를 포함하고, 가열에 의하여 산소의 일부가 이탈되는 산화 절연막을 형성할 수 있다. 또한, 다층막(114) 위에 산화 절연막(119)이 제공된다. 이로써 산화 절연막(121)의 형성 공정에서, 산화 절연막(119)이 다층막(114)의 보호막이 된다. 이 결과, 파워 밀도가 높은 고주파 전력을 사용하여 산화 절연막(121)을 형성하더라도 다층막(114)에 대한 대미지를 억제할 수 있다.
질화 절연막(123)을 수소 함유량이 적은 질화 절연막으로 제공하는 경우, 이하의 형성 조건을 사용하여 형성할 수 있다. 또한, 여기서는 상기 질화 절연막으로서 질화 실리콘막을 형성하는 경우에 대하여 기재한다. 상기 형성 조건은 플라즈마 CVD 장치의 진공 배기된 처리실 내에 재치된 기판을 180℃ 이상 400℃ 이하, 더 바람직하게는 200℃ 이상 370℃ 이하로 유지하고, 처리실에 원료 가스를 도입하여 처리실 내에서의 압력을 100Pa 이상 250Pa 이하, 바람직하게는 100Pa 이상 200Pa 이하로 하고, 처리실 내에 설치된 전극에 고주파 전력을 공급하는 것이다.
질화 절연막(123)의 원료 가스로서는, 실리콘을 포함하는 퇴적성 기체, 질소, 및 암모니아를 사용하는 것이 바람직하다. 실리콘을 포함하는 퇴적성 기체의 대표적인 예로서는, 실레인, 다이실레인, 트라이실레인, 불화 실레인 등이 있다. 또한, 질소의 유량은 암모니아의 유량에 대하여 5배 이상 50배 이하, 바람직하게는 10배 이상 50배 이하로 하는 것이 바람직하다. 또한, 원료 가스로서 암모니아를 사용함으로써 실리콘을 포함하는 퇴적성 기체 및 질소의 분해를 촉진할 수 있다. 이것은 암모니아가 플라즈마 에너지나 열 에너지에 의하여 해리하고, 해리함으로써 생기는 에너지가 실리콘을 포함하는 퇴적성 기체 분자의 결합 및 질소 분자의 결합의 분해에 기여하기 때문이다. 이와 같이 함으로써 수소 함유량이 적고, 외부로부터 수소나 물 등 불순물의 침입을 억제할 수 있는 질화 실리콘막을 형성할 수 있다.
또한, 질화 절연막(123)은 수소나 물의 블로킹 막으로서 기능하기 때문에 산화 절연막(119) 및 산화 절연막(121)을 형성한 후, 가열 처리를 수행하고 산화 절연막(119) 및 산화 절연막(121)에 포함되는 수소나 물을 이탈시킨 후, 질화 절연막(123)을 형성하는 것이 바람직하다. 상기 가열 처리의 온도는, 대표적으로는, 150℃ 이상 기판 변형점 미만, 바람직하게는 200℃ 이상 450℃ 이하, 더 바람직하게는 300℃ 이상 450℃ 이하로 한다.
<변형예 4>
본 실시형태에 기재되는 트랜지스터에 제공되는 한 쌍의 전극(115), 전극(117)으로서 텅스텐, 티타늄, 알루미늄, 구리, 몰리브데넘, 크로뮴, 또는 탄탈럼 단체 또는 합금 등의 산소와 결합되기 쉬운 도전 재료를 사용하는 것이 바람직하다. 이 결과, 다층막(114)에 포함되는 산소와 한 쌍의 전극(115), 전극(117)에 포함되는 도전 재료가 결합하고 다층막(114)에서 산소 결손 영역이 형성된다. 또한, 다층막(114)에 한 쌍의 전극(115), 전극(117)을 형성하는 도전 재료의 구성 원소의 일부가 혼입할 경우도 있다. 이들 결과, 다층막(114)에서 한 쌍의 전극(115), 전극(117)과 접하는 영역 근방에 저저항 영역(129a), 저저항 영역(129b)이 형성된다(도 8을 참조. 또한, 도 8은 도 4의 (F)의 다층막(114)을 확대한 단면도). 상기 저저항 영역(129a), 저저항 영역(129b)은 도전성이 높기 때문에 다층막(114)과 한 쌍의 전극(115), 전극(117)과 접촉 저항을 저감할 수 있고 트랜지스터의 온 전류를 증대시킬 수 있다.
또한, 본 실시형태에 기재된 구성 및 방법 등은, 다른 실시형태 및 실시예에 기재된 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는 문턱 전압의 변동이 적고, 신뢰성이 높은 반도체 장치의 제작 방법에 대하여 설명한다. 대표적으로는 실시형태 1 내지 실시형태 3에 기재된 국재 준위 밀도가 낮은 산화물 반도체막을 갖는 다층막을 사용하여 반도체 장치를 제작한다.
본 실시형태에서는 톱 게이트 구조의 트랜지스터를 제작하는 방법에 대하여 설명한다. 또한, 산화물 반도체막의 제작 방법으로서 실시형태 3을 사용하여 설명한다.
도 6의 (A)에 도시된 바와 같이, 기판(131) 위에 하지 절연막인 산화 절연막(133)을 형성하고, 산화 절연막(133) 위에 In 또는 Ga을 포함하는 산화물막(135)을 형성한다. 다음에 실시형태 3에 기재된 것과 마찬가지로 In 또는 Ga을 포함하는 산화물막(135)에 산소(137)를 첨가하고 도 6의 (B)에 도시된, 산소가 첨가된 In 또는 Ga을 포함하는 산화물막(이하, 산소가 첨가된 산화물막(135a)이라고 기재함)을 형성한다.
기판(131)은 실시형태 1에 기재된 기판(1)과 같은 기판을 적절히 사용할 수 있다.
여기서는, 기판(131)으로서 유리 기판을 사용한다.
산화 절연막(133)은 실시형태 1 및 그 변형예 1에 기재된 산화 절연막(3)과 같은 재료 및 형성 방법을 적절히 사용할 수 있다.
여기서는 산화 절연막(133)으로서 스퍼터링법에 의하여 두께 300nm의 산화 실리콘막을 사용한다.
In 또는 Ga을 포함하는 산화물막(135)은 실시형태 1에 기재된 In 또는 Ga을 포함하는 산화물막(11)과 같은 재료 및 형성 방법을 사용할 수 있다.
In 또는 Ga을 포함하는 산화물막(135)의 두께는 3nm 이상 100nm 이하, 바람직하게는 3nm 이상 50nm 이하로 한다.
여기서는 In 또는 Ga을 포함하는 산화물막(135)으로서 스퍼터링법에 의하여 두께 5nm의 In-Ga-Zn 산화물막(In:Ga:Zn=1:3:2)을 형성한다.
In 또는 Ga을 포함하는 산화물막(135)에 첨가하는 산소(137)로서 실시형태 1에 기재된 산소(13)와 같은 재료 및 첨가 방법을 적절히 사용할 수 있다.
여기서는 가속 전압을 5keV로 하고, 도즈량이 2×1016/cm2의 산소 이온을 이온 주입법에 의하여 In 또는 Ga을 포함하는 산화물막(135)에 첨가한다.
다음에 도 6의 (B)에 도시된 바와 같이, 산소가 첨가된 산화물막(135a) 위에 산화물 반도체막(139)을 형성한다. 다음에 산화물 반도체막(139) 위에 In 또는 Ga을 포함하는 산화물막(141)을 형성한다.
산화물 반도체막(139)으로서 실시형태 1에 기재된 산화물 반도체막(15)과 같은 재료 및 형성 방법을 적절히 사용할 수 있다. 산화물 반도체막(139)의 두께는 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더 바람직하게는 3nm 이상 50nm 이하로 한다.
In 또는 Ga을 포함하는 산화물막(141)은 실시형태 1에 기재된 In 또는 Ga을 포함하는 산화물막(11)과 같은 재료 및 형성 방법을 사용할 수 있다. In 또는 Ga을 포함하는 산화물막(141)의 두께는 3nm 이상 100nm 이하, 바람직하게는 3nm 이상 50nm 이하로 한다.
여기서는 산화물 반도체막(139)으로서 스퍼터링법에 의하여 두께 15nm의 In-Ga-Zn 산화물막(In:Ga:Zn=1:1:1)을 형성한다.
여기서는 In 또는 Ga을 포함하는 산화물막(141)으로서 스퍼터링법에 의하여 두께 5nm의 In-Ga-Zn 산화물막(In:Ga:Zn=1:3:2)을 형성한다.
다음에 실시형태 1과 마찬가지로, 가열 처리를 수행하여, 산소가 첨가된 산화물막(135a)에 포함되는 산소를 산화물 반도체막(139)으로 옮기고 산화물 반도체막(139)에 포함되는 산소 결손을 상기 산소로 보전하여 산화물 반도체막(139)의 산소 결손량을 저감한다. 이 결과, 도 6의 (C)에 도시된 바와 같이, 산소 결손량이 저감되고 국재 준위 밀도가 저감된 산화물 반도체막(139a)을 형성할 수 있다. 또한, 산소가 첨가된 산화물막(135a)은 상술한 가열 처리에 의하여 산소 함유량이 저감된다. 도 6의 (C)에서 상기 산화물막을 In 또는 Ga을 포함하는 산화물막(135b)으로 나타낸다.
여기서는 질소 분위기에서 450℃로 1시간 동안 가열 처리를 수행한 후, 건조 공기 분위기에서 450℃로 1시간 동안 가열 처리를 수행한다.
다음에 In 또는 Ga을 포함하는 산화물막(141) 위에 포토리소그래피 공정에 의하여 마스크를 형성하고 나서 상기 마스크를 사용하여 In 또는 Ga을 포함하는 산화물막(135b), 산화물 반도체막(139a), 및 In 또는 Ga을 포함하는 산화물막(141)의 일부를 에칭함으로써 도 6의 (D)에 도시된 바와 같이, In 또는 Ga을 포함하는 산화물막(143), 산화물 반도체막(145), 및 In 또는 Ga을 포함하는 산화물막(147)으로 이루어진 다층막(148)을 형성한다. 이 후, 마스크를 제거한다.
또한, 국재 준위 밀도가 저감된 산화물 반도체막을 갖는 다층막에서, CPM측정에 의하여 도출되는 흡수 계수는 1×10-3/cm 미만, 바람직하게는 1×10-4/cm 미만, 더 바람직하게는 5×10-5/cm 미만이다. 산화 절연막(133)과 산화물 반도체막(145) 사이에 In 또는 Ga을 포함하는 산화물막(143)이 제공되고, 산화물 반도체막(145)과 나중에 형성되는 게이트 절연막(153) 사이에 In 또는 Ga을 포함하는 산화물막(147)이 제공된다. 산화물 반도체막(145)의 일부는 채널 영역으로서 기능한다. 또한, In 또는 Ga을 포함하는 산화물막(143)과 In 또는 Ga을 포함하는 산화물막(147)은 산화물 반도체막(145)을 구성하는 금속 원소의 하나 이상을 갖는다. 이로써 In 또는 Ga을 포함하는 산화물막(143)과 산화물 반도체막(145) 사이, 산화물 반도체막(145)과 In 또는 Ga을 포함하는 산화물막(147) 사이 각각 계면에서의 국재 준위 밀도가 저감되기 때문에 상기 국재 준위에서의 캐리어, 산화물 반도체막에서는 전자 트랩을 저감할 수 있고, 나중에 형성되는 트랜지스터의 온 전류를 증대시킴과 함께 전계 효과 이동도를 높일 수 있다.
다음에 도 6의 (E)에 도시된 바와 같이, 다층막(148) 위에 한 쌍의 전극(149), 전극(151)을 형성한다. 다음에 다층막(148) 및 한 쌍의 전극(149), 전극(151) 위에 게이트 절연막(153)을 형성한다. 다음에 게이트 절연막(153) 위에 있으며 다층막(148)과 중첩되는 영역에 게이트 전극(155)을 형성한다. 다음에 가열 처리를 수행한 후, 게이트 절연막(153) 및 게이트 전극(155) 위에 보호막(157)을 형성한다.
한 쌍의 전극(149), 전극(151)은 실시형태 4에 기재된 한 쌍의 전극(115), 전극(117)과 같은 재료 및 형성 방법을 적절히 사용할 수 있다.
여기서는 두께 100nm의 텅스텐막을 형성한 후, 텅스텐막 위에 포토리소그래피 공정에 의하여 마스크를 형성하고 상기 마스크를 사용하여 텅스텐막을 드라이 에칭하여 한 쌍의 전극(149), 전극(151)을 형성한다.
게이트 절연막(153)은 실시형태 4에 기재된 게이트 절연막(104)과 같은 재료 및 형성 방법을 적절히 사용할 수 있다.
여기서는 플라즈마 CVD법에 의하여 두께 30nm의 산화 질화 실리콘막을 사용하여 게이트 절연막(153)을 형성한다.
게이트 전극(155)은 실시형태 4에 기재된 게이트 전극(103)과 같은 재료 및 형성 방법을 적절히 사용할 수 있다.
여기서는 두께 15nm의 질화 탄탈럼막 및 두께 135nm의 텅스텐막을 스퍼터링법에 의하여 순차적으로 형성한다. 다음에 포토리소그래피 공정에 의하여 마스크를 형성하고 상기 마스크를 사용하여 질화 탄탈럼막 및 텅스텐막을 드라이 에칭하여 게이트 전극(155)을 형성한다.
가열 처리의 온도는, 대표적으로는, 150℃ 이상 기판 변형점 미만, 바람직하게는 250℃ 이상 500℃ 이하, 더 바람직하게는 300℃ 이상 450℃ 이하로 한다.
여기서는, 질소 및 산소 분위기에서, 350℃로, 1시간 동안 가열 처리를 수행한다.
보호막(157)은 실시형태 4에 기재된 보호막과 같은 재료 및 형성 방법을 적절히 사용할 수 있다.
여기서는 스퍼터링법에 의하여 두께 70nm의 산화 알루미늄막을 형성하고, CVD법에 의하여 두께 300nm의 산화 질화 실리콘막을 형성하여 보호막(157)을 형성한다.
다음에 도 6의 (F)에 도시된 바와 같이, 보호막(157)에 개구를 형성한 후, 한 쌍의 전극(149), 전극(151)에 접속하는 배선(159), 배선(161)을 형성한다.
배선(159), 배선(161)은 한 쌍의 전극(149), 전극(151)과 마찬가지로 형성할 수 있다. 또는 다마신(damascene)법에 의하여 형성할 수 있다.
상술한 공정을 거쳐 트랜지스터를 제작할 수 있다.
여기서 도 6의 (F)의 다층막(148) 근방의 일점 쇄선 A-B에서의 밴드 구조에 대하여 도 7의 (A)를 사용하여 설명하고 트랜지스터에서의 캐리어의 흐름에 대하여 도 7의 (B)를 사용하여 설명한다.
도 7의 (A)에 도시된 밴드 구조에서, 예를 들어, In 또는 Ga을 포함하는 산화물막(147)(In:Ga:Zn=1:6:4)으로서, 에너지 갭이 3.8eV인 In-Ga-Zn 산화물을 사용한다. 산화물 반도체막(145)으로서 에너지 갭이 3.15eV인 In-Ga-Zn 산화물을 사용한다. In 또는 Ga을 포함하는 산화물막(147)(In:Ga:Zn=1:3:2)으로서, 에너지 갭이 3.5eV인 In-Ga-Zn 산화물을 사용한다.
또한, In 또는 Ga을 포함하는 산화물막(143)의 전도대 하단을 Ec_143으로 하고 산화물 반도체막(145)의 전도대 하단을 Ec_145로 하고, In 또는 Ga을 포함하는 산화물막(147)의 전도대 하단을 Ec_147로 한다. 또한, 산화 절연막(133)의 전도대 하단을 Ec_133으로 하고 게이트 절연막(153)의 전도대 하단을 Ec_153으로 한다.
도 7의 (A)에 도시된 바와 같이, 다층막(148)에서 In 또는 Ga을 포함하는 산화물막(143)과 산화물 반도체막(145)의 계면 근방, 및 산화물 반도체막(145)과 In 또는 Ga을 포함하는 산화물막(147)의 계면 근방의 전도대 하단이 연속적으로 변화한다. 이와 같은 전도대 하단을 갖는 구조를 U자 형상의 우물(U Shape Well) 구조라고도 부를 수 있다. In 또는 Ga을 포함하는 산화물막(143), 산화물 반도체막(145), 및 In 또는 Ga을 포함하는 산화물막(147) 사이에서 산소가 상호적으로 옮겨짐으로써 이와 같은 형상이 된다. 또한, 다층막(148)에서 산화물 반도체막(145)에서의 전도대 하단의 에너지가 가장 낮고 상기 영역이 채널 영역이 된다.
여기서 본 실시형태에 따른 트랜지스터에서 캐리어인 전자가 흐르는 태양을 도 7의 (B)를 사용하여 설명한다. 또한, 도 7의 (B)에서 산화물 반도체막(145)을 흐르는 전자량을 쇄선 화살표의 크기로 나타낸다.
산화 절연막(133)과 In 또는 Ga을 포함하는 산화물막(143)의 계면 근방에서는 불순물 및 결함으로 인하여 트랩 준위(163)가 형성된다. 또한, In 또는 Ga을 포함하는 산화물막(147)과 게이트 절연막(153)의 계면 근방에서는 불순물 및 결함으로 인하여 트랩 준위(165)가 형성된다. 본 실시형태에 기재되는 다층막(148)에서는 산화물 반도체막(145)과 산화 절연막(133) 사이에 In 또는 Ga을 포함하는 산화물막(143)이 제공되기 때문에, 산화물 반도체막(145)과 트랩 준위(163) 사이에 간격이 있다. 또한, 산화물 반도체막(145)과 게이트 절연막(153) 사이에 In 또는 Ga을 포함하는 산화물막(147)이 제공되기 때문에, 산화물 반도체막(145)과 트랩 준위(165) 사이에 간격이 있다. 이 결과, 산화물 반도체막(145)을 흐르는 전자가 트랩 준위(163), 트랩 준위(165)에 포획되기 어려워져 트랜지스터의 온 전류를 증대시킬 수 있음과 함께 전계 효과 이동도를 높일 수 있다. 또한, 트랩 준위(163), 트랩 준위(165)에 전자가 포획되면 상기 전자가 마이너스 고정 전하가 된다. 이 결과, 트랜지스터의 문턱 전압이 변동한다. 하지만, 산화물 반도체막(145)과 트랩 준위(163), 산화물 반도체막(145)과 트랩 준위(165) 사이에 간격이 있기 때문에 트랩 준위(163), 트랩 준위(165)에서의 전자의 포획을 저감할 수 있어 문턱 전압의 변동이 저감된다.
또한, In 또는 Ga을 포함하는 산화물막(143)에 첨가된 산소가 산화물 반도체막(145)으로 옮겨짐으로써 산화물 반도체막(145)의 산소 결손을 저감할 수 있다.
이들 결과, 다층막(148)에서 일정광 전류 측정법으로 도출되는 흡수 계수는 1×10-3/cm 미만, 바람직하게는 1×10-4/cm 미만, 더 바람직하게는 5×10-5/cm 미만이 된다.
또한, In 또는 Ga을 포함하는 산화물막(143)과 산화물 반도체막(145)의 계면 근방에서의 전도대 하단의 에너지 차이(ΔE2), 및 산화물 반도체막(145)과 In 또는 Ga을 포함하는 산화물막(147)의 계면 근방에서의 전도대 하단의 에너지 차이(ΔE3)가 각각 작으면 산화물 반도체막(145)을 흐르는 캐리어가 In 또는 Ga을 포함하는 산화물막(143), In 또는 Ga을 포함하는 산화물막(147)의 전도대 하단을 넘어 트랩 준위(163), 트랩 준위(165)에 포획된다. 이로써 In 또는 Ga을 포함하는 산화물막(143)과 산화물 반도체막(145)의 전도대 하단의 에너지 차이(ΔE2), 및 산화물 반도체막(145)과 In 또는 Ga을 포함하는 산화물막(147)의 전도대 하단의 에너지 차이(ΔE3)를 각각 0.1eV 이상, 바람직하게는 0.15eV 이상으로 하는 것이 바람직하다.
또한, In 또는 Ga을 포함하는 산화물막(143)과 산화물 반도체막(145)의 계면 근방에서의 에너지 차이(ΔE2)에 비하여 산화물 반도체막(145)과 In 또는 Ga을 포함하는 산화물막(147)의 계면 근방에서의 에너지 차이(ΔE3)를 작게 함으로써 산화물 반도체막(145)과 한 쌍의 전극(149), 전극(151) 사이의 저항을 저감할 수 있기 때문에 트랜지스터의 온 전류를 더 증대시킴과 함께 전계 효과 이동도를 더 높일 수 있다.
또한, 여기서는 에너지 차이(ΔE2)보다 에너지 차이(ΔE3)가 작지만 트랜지스터의 전기 특성에 따라 에너지 차이(ΔE2) 및 에너지 차이(ΔE3)가 같게 되도록, 또는 에너지 차이(ΔE2)보다 에너지 차이(ΔE3)가 크게 되도록 In 또는 Ga을 포함하는 산화물막(143), 산화물 반도체막(145), 및 In 또는 Ga을 포함하는 산화물막(147)의 구성 원소 및 조성을 적절히 선택할 수 있다.
상술한 공정을 거쳐, 산화물 반도체막의 국재 준위 밀도가 저감되고 뛰어난 전기 특성을 갖는 트랜지스터를 제작할 수 있다. 또한, 시간에 따른 변화나 스트레스 시험 등에 의한 전기 특성의 변동이 적은 신뢰성이 높은 트랜지스터를 제작할 수 있다.
<변형예 1>
실시형태 4의 변형예 1에서 기재한 산화물 반도체막(111)과 마찬가지로 산화물 반도체막(145)에서, 불순물을 저감하고 고순도화함으로써 더 뛰어난 전기 특성을 갖는 트랜지스터를 제작할 수 있어 바람직하다.
<변형예 2>
본 실시형태에서는 다층막(148)과 게이트 절연막(153) 사이에 한 쌍의 전극(149), 전극(151)을 제공하였지만, 산화 절연막(133)과 다층막(148) 사이에 한 쌍의 전극(149), 전극(151)을 제공하여도 좋다.
<변형예 3>
본 실시형태에 기재되는 게이트 절연막(153)으로서 실시형태 4의 변형예 3에 기재된 산화 절연막(119), 산화 절연막(121), 및 질화 절연막(123)을 적절히 사용할 수 있다.
<변형예 4>
본 실시형태에 기재되는 도 6의 (D)에 도시된 다층막(148)의 형성 공정에서, In 또는 Ga을 포함하는 산화물막(135b), 산화물 반도체막(139a), 및 In 또는 Ga을 포함하는 산화물막(141)을 에칭할 때, 에칭 잔사가 다층막(148) 측면에 부착되는 경우가 있다. 다층막(148) 측면의 부착물은 In 또는 Ga을 포함하는 산화물이고 In 또는 Ga을 포함하는 산화물막(143), In 또는 Ga을 포함하는 산화물막(147)과 같은 조성, 또는 절연성이 더 높은 것이다. 다층막(148)에 포함되는 산화물 반도체막(145)의 채널 폭 방향의 측벽에서 산화물 반도체막(145)과 게이트 전극(155) 사이에는 상기 부착물 및 게이트 절연막(153)이 제공되기 때문에 산화물 반도체막(145)과 게이트 전극의 간격이 넓어진다. 이 결과, 상기 영역에서의 누설 전류를 저감할 수 있다.
<변형예 5>
또한, 도 9의 (A)에 도시된 바와 같이, 한 쌍의 전극(149), 전극(151) 위에 도전막(171), 도전막(173)을 제공하여도 좋다. 한 쌍의 전극(149), 전극(151)을 텅스텐, 티타늄, 알루미늄, 구리 등의 산소와 결합하기 쉬운 도전 재료를 사용하여 형성하는 경우, 게이트 절연막(153)의 산소가 상기 도전 재료와 결합하여 한 쌍의 전극(149), 전극(151)의 저항이 상승된다. 이 결과, 트랜지스터의 온 전류가 작아진다. 그래서 한 쌍의 전극(149), 전극(151) 표면 및 측면을 덮도록 도전막(171), 도전막(173)을 제공함으로써 한 쌍의 전극(149), 전극(151)의 저항 상승을 억제할 수 있다.
도전막(171), 도전막(173)으로서 질화 탄탈럼, 질화 티타늄, 루테늄 등을 사용하여 형성하면 좋다. 한 쌍의 전극(149), 전극(151) 상면 및 측면을 덮도록 도전막(171), 도전막(173)을 형성함으로써 트랜지스터의 온 전류를 증대시킬 수 있다.
또한, 전자 빔 노광 등 세선(細線) 가공에 적합한 방법을 사용하여 레지스트 마스크 가공을 수행하고, 상기 레지스트 마스크를 사용하여 도전막을 에칭하여 도전막(172), 도전막(174)을 형성함으로써 도 9의 (B)에 도시된 바와 같이, 채널 길이가 매우 작은 트랜지스터(대표적으로는 채널 길이가 30nm 이하인 트랜지스터)를 제작할 수 있다. 또한, 상기 레지스트 마스크로서는 포지티브형의 레지스트 마스크를 사용함으로써 노광 영역을 최소한으로 할 수 있고, 채널 길이가 30nm 이하인 트랜지스터를 제작할 수 있다.
또한, 도 9의 (B)에 도시된 바와 같이, 한 쌍의 전극(149), 전극(151)과 게이트 전극(155)이 중첩되지 않는 바와 같은 레이아웃으로 함으로써 한 쌍의 전극(149), 전극(151)과 게이트 전극(155)의 기생 용량을 저감할 수 있기 때문에 트랜지스터의 전계 효과 이동도를 높일 수 있다.
또한, 한 쌍의 전극(149), 전극(151)으로서 텅스텐, 티타늄, 알루미늄, 구리 등의 산소와 결합하기 쉬운 도전 재료를 사용함으로써, 다층막(148)의 산소와 한 쌍의 전극(149), 전극(151)에 포함되는 도전 재료가 결합하고 다층막(148)에서 산소 결손 영역이 형성된다. 상기 영역은 도전성이 높게 되기 때문에 다층막(148)과 한 쌍의 전극(149), 전극(151)의 접촉 저항을 저감할 수 있어 트랜지스터의 온 전류를 증대시킬 수 있다.
<변형예 6>
도 10의 (A) 내지 (C)에, 트랜지스터(180)의 상면도 및 단면도를 도시하였다. 도 10의 (A)는 트랜지스터(180)의 상면도이고 도 10의 (B)는 도 10의 (A)를 일점 쇄선 A-B간으로 자른 단면도이고, 도 10의 (C)는 도 10의 (A)를 일점 쇄선 C-D간으로 자른 단면도다. 또한, 도 10의 (A)에서는 명료화를 위하여 트랜지스터(180)의 구성 요소의 일부(예를 들어, 기판(131), 산화 절연막(133), 게이트 절연막(153), In 또는 Ga을 포함하는 산화물막(185), 보호막(157) 등)를 생략하였다.
도 10에 도시된 트랜지스터(180)는 기판(131) 위에 제공되는 산화 절연막(133)과, 산화 절연막(133) 위에 형성되는 다층막(184)과, 다층막(184)에 접하는 한 쌍의 전극(149), 전극(151)과, 산화 절연막(133), 다층막(184), 및 한 쌍의 전극(149), 전극(151)에 접하는 In 또는 Ga을 포함하는 산화물막(185)과, In 또는 Ga을 포함하는 산화물막(185)에 접하는 한 쌍의 도전막(187), 도전막(189)과, In 또는 Ga을 포함하는 산화물막(185) 및 한 쌍의 도전막(187), 도전막(189)을 덮는 게이트 절연막(153)과, In 또는 Ga을 포함하는 산화물막(185) 및 게이트 절연막(153)을 개재하여 다층막(184)과 중첩되는 게이트 전극(155)을 갖는다. 또한, 게이트 절연막(153) 및 게이트 전극(155)을 덮는 보호막(157)을 갖는다. 또한, 게이트 절연막(153), In 또는 Ga을 포함하는 산화물막(185), 한 쌍의 도전막(187), 도전막(189), 및 보호막(157)의 개구부에서 한 쌍의 전극(149), 전극(151)과 접하는 배선(159), 배선(161)을 가져도 좋다.
본 실시형태에 기재된 트랜지스터에서, 도 10의 (B)에 도시된 바와 같이, 산화물 반도체막을 갖는 다층막(184)을 실시형태 1을 사용하여 형성한 2층 구조로 하고, 한 쌍의 전극(149), 전극(151) 위에 In 또는 Ga을 포함하는 산화물막(185)을 갖고, In 또는 Ga을 포함하는 산화물막(185) 위에 한 쌍의 도전막(187), 도전막(189)을 갖는 구조로 할 수 있다. 또한, 다층막(184)은 산화 절연막(133) 위에 In 또는 Ga을 포함하는 산화물막(181) 및 산화물 반도체막(183)이 적층된다.
한 쌍의 도전막(187), 도전막(189)은 변형예 5에 기재된 도전막(171), 도전막(173)과 같은 재료 및 제작 방법을 적절히 사용할 수 있다.
다층막(184)과 한 쌍의 도전막(187), 도전막(189) 사이에 In 또는 Ga을 포함하는 산화물막(185)을 제공함으로써 한 쌍의 도전막(187), 도전막(189)을 에칭하는 공정에서, 다층막(184)의 오버 에칭을 방지할 수 있다.
또한, 도 10의 (B)에 도시된 바와 같이, 다층막(184)과 게이트 전극(155) 사이에 게이트 절연막(153)과 함께 In 또는 Ga을 포함하는 산화물막(185)을 갖기 때문에 도 10의 (C)에 도시된 바와 같이, 트랜지스터의 채널 폭 방향에서의 다층막(184) 단부에서 다층막(184)과 게이트 전극(155) 사이의 누설 전류를 저감할 수 있다.
또한, 본 실시형태에 기재된 구성 및 방법 등은, 다른 실시형태 및 실시예에 기재된 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 6)
본 실시형태에서는, 실시형태 4 및 실시형태 5와 상이한 구조를 갖는 트랜지스터에 대하여, 도 11을 사용하여 설명한다. 본 실시형태에 기재된 트랜지스터는 산화물 반도체막을 갖는 다층막을 개재하여 대향하는 복수의 게이트 전극을 갖는 것을 특징으로 한다.
도 11에 도시된 트랜지스터는 기판(101) 위에 제공되는 게이트 전극(103)을 갖는다. 또한, 기판(101) 및 게이트 전극(103) 위에 게이트 절연막(170)이 형성되고, 게이트 절연막(170)을 개재하여 게이트 전극(103)과 중첩되는 다층막(148)과, 다층막(148)과 접하는 한 쌍의 전극(149), 전극(151)을 갖는다. 또한, 게이트 절연막(170), 다층막(148), 및 한 쌍의 전극(149), 전극(151) 위에는 게이트 절연막(153)이 형성된다. 또한, 게이트 절연막(153)을 개재하여 다층막(148)과 중첩되는 게이트 전극(155)을 갖는다. 또한, 게이트 절연막(153), 게이트 전극(155) 위에 보호막(157)을 제공하여도 좋다.
본 실시형태에서는 다층막(148)으로서 실시형태 5에 기재된 트랜지스터와 마찬가지로 실시형태 3에 기재된 구조를 갖는 다층막을 사용한다. 구체적으로는 In 또는 Ga을 포함하는 산화물막(143), 산화물 반도체막(145), 및 In 또는 Ga을 포함하는 산화물막(147)이 순차적으로 적층된 다층막(148)을 사용한다. 또한, 실시형태 1 및 실시형태 2에 기재된 다층막을 적절히 사용할 수 있다.
게이트 절연막(170)은 실시형태 4에 기재된 게이트 절연막(104)과 마찬가지로 형성할 수 있다. 또한, 실시형태 4에 기재된 게이트 절연막(104)을 형성한 후, 평탄화함으로써 도 11에 도시된 게이트 절연막(170)을 형성할 수 있다.
본 실시형태에 기재된 트랜지스터는 다층막(148)을 개재하여 대향하는 게이트 전극(103) 및 게이트 전극(155)을 갖는다. 게이트 전극(103)과 게이트 전극(155)에 상이한 전위를 인가함으로써 트랜지스터의 문턱 전압을 제어할 수 있다. 또는 게이트 전극(103) 및 게이트 전극(155)에 같은 전위를 인가하여도 좋다. 또는 게이트 전극(155)의 전위를 정전위로 하여도 좋고, 또한 접지 전위로 하여도 좋다.
본 실시형태에서는 산화물 반도체막은 산화물 반도체막을 구성하는 금속 원소 중 하나 이상을 갖는 산화물막, 즉 In 또는 Ga을 포함하는 산화물막과 접하기 때문에 In 또는 Ga을 포함하는 산화물막과 산화물 반도체막 계면에서의 계면 준위가 극히 적다. 이로써 In 또는 Ga을 포함하는 산화물막으로부터 산화물 반도체막으로 산소가 옮겨질 때, 계면 준위에서 산소가 포획되기 어려우므로 In 또는 Ga을 포함하는 산화물막에 포함되는 산소를 산화물 반도체막으로 효율 좋게 옮길 수 있다. 또한, 산화물 반도체막으로 옮겨진 산소는 산화물 반도체막에 포함되는 산소 결손을 보전하므로 산화물 반도체막에 포함되는 국재 준위 밀도를 저감할 수 있다.
또한, 산화물 반도체막은 In 또는 Ga을 포함하는 산화물막과 접한다. 즉, In 또는 Ga을 포함하는 산화물막을 개재하여 산화 절연막 위에 산화물 반도체막이 제공되기 때문에 산화물 반도체막에서의, 제 14족 원소 중 하나인 실리콘이나 탄소의 농도를 저감할 수 있다. 이로써 산화물 반도체막의 산소 결손량을 저감할 수 있고 산화물 반도체막의 국재 준위 밀도를 저감할 수 있다.
또한, 본 실시형태에 기재된 트랜지스터는 산화물 반도체막을 갖는 다층막을 개재하여 2개의 게이트 전극이 대향되기 때문에 트랜지스터의 전기 특성을 쉽게 제어할 수 있다.
또한, 본 실시형태에 기재된 구성 및 방법 등은 다른 실시형태 및 실시예에 기재된 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 7)
본 실시형태에서는 상술한 실시형태에서 설명한 반도체 장치에 포함되는 트랜지스터에서, 산화물 반도체막에 적용할 수 있는 일 형태에 대하여 설명한다.
산화물 반도체막은 비정질 산화물 반도체, 단결정 산화물 반도체, 및 다결정 산화물 반도체로 할 수 있다. 또한, 산화물 반도체막은 결정 부분을 갖는 산화물 반도체(CAAC-OS)로 구성되어도 좋다.
CAAC-OS막은 복수의 결정부를 갖는 산화물 반도체막의 하나이며, 결정부의 대부분은 하나의 변이 100nm 미만인 입방체 내에 들어가는 사이즈다. 따라서, CAAC-OS막에 포함되는 결정부는 하나의 변이 10nm 미만, 5nm 미만, 또는 3nm 미만인 입방체 내에 들어가는 사이즈인 경우도 포함된다. CAAC-OS막은 미결정 산화물 반도체막보다 결함 준위 밀도가 낮다는 특징을 갖는다. 이하에서 CAAC-OS막에 대하여 자세히 설명한다.
CAAC-OS막을 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의하여 관찰하면, 결정부와 결정부의 명확한 경계, 즉 결정 입계(그레인 바운더리라고도 함)는 확인되지 않는다. 그러므로, CAAC-OS막은 결정 입계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
CAAC-OS막을 시료면에 대략 평행한 방향으로부터 TEM에 의하여 관찰(단면 TEM 관찰)하면, 결정부에서 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각층은 CAAC-OS막이 형성되는 면(피형성면이라고도 함) 또는 CAAC-OS막의 상면의 요철을 반영한 형상이며, CAAC-OS막의 피형성면 또는 상면에 평행하게 배열된다.
한편, CAAC-OS막을 시료면에 대략 수직인 방향으로부터 TEM에 의하여 관찰(평면 TEM 관찰)하면, 결정부에서 금속 원자가 삼각형 또는 육각형으로 배열되어 있는 것을 확인할 수 있다. 그러나, 상이한 결정부간에서 금속 원자의 배열에는 규칙성이 보이지 않는다.
단면 TEM 관찰 및 평면 TEM 관찰로부터, CAAC-OS막의 결정부는 배향성을 갖는 것을 알 수 있다.
CAAC-OS막에 대하여 X선 회절(XRD: X-Ray Diffraction) 장치를 사용하여 구조 해석을 수행하면, 예를 들어, InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 회절각(2θ)의 피크가 31° 근방에 나타나는 경우가 있다. 이 피크는, InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS막의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향으로 배향하는 것을 확인할 수 있다.
한편, CAAC-OS막에 대하여 c축에 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의한 해석에서는, 2θ의 피크가 56° 근방에 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. InGaZnO4의 단결정 산화물 반도체막의 경우에는, 2θ를 56° 근방에 고정하여, 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ 스캔)을 수행하면, (110)면과 등가인 결정면에 귀속되는 6개의 피크가 관찰된다. 한편, CAAC-OS막의 경우에는, 2θ를 56° 근방에 고정하여 φ 스캔을 수행하여도 명료한 피크가 나타나지 않는다.
상술한 것으로부터, CAAC-OS막에서는, 상이한 결정부간에서 a축 및 b축의 배향이 불규칙하지만, c축 배향성을 갖고, c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향하는 것을 알 수 있다. 따라서, 상술한 단면 TEM 관찰로 확인된 층상으로 배열된 금속 원자의 각층은, 결정의 ab면에 평행한 면이다.
또한, 결정부는 CAAC-OS막을 형성하였을 때 또는 가열 처리 등의 결정화 처리를 수행하였을 때에 형성된다. 상술한 바와 같이, 결정의 c축은 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향한다. 따라서, 예를 들어 CAAC-OS막의 형상을 에칭 등에 의하여 변화시킨 경우에는 결정의 c축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행하게 배향하지 않을 수도 있다.
또한, CAAC-OS막 내의 결정화도가 균일하지 않아도 좋다. 예를 들어, CAAC-OS막의 결정부가 CAAC-OS막의 상면 근방으로부터의 결정 성장에 의하여 형성되는 경우에는, 상면 근방의 영역은 피형성면 근방의 영역보다 결정화도가 높게 되는 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가하는 경우에는, 불순물이 첨가된 영역의 결정화도가 변화되어, 부분적으로 결정화도가 상이한 영역이 형성될 수도 있다.
또한, InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 31° 근방에 나타나는 2θ의 피크에 더하여, 36° 근방에도 2θ의 피크가 나타나는 경우가 있다. 36° 근방의 2θ의 피크는 CAAC-OS막 내의 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 뜻한다. CAAC-OS막은 31° 근방에 2θ의 피크가 나타나고, 36° 근방에 2θ의 피크가 나타나지 않는 것이 바람직하다.
CAAC-OS의 형성 방법으로서는 3개 들 수 있다.
첫 번째 방법은 성막 온도를 100℃ 이상 450℃ 이하로 하여 산화물 반도체막을 형성함으로써, 산화물 반도체막에 포함되는 결정부의 c축이 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬된 결정부를 형성하는 방법이다.
2번째 방법은 산화물 반도체막을 얇게 형성한 후, 200℃ 이상 700℃ 이하로 가열 처리를 수행함으로써, 산화물 반도체막에 포함되는 결정부의 c축이 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬된 결정부를 형성하는 방법이다.
3번째 방법은 1층째의 산화물 반도체막을 얇게 형성한 후, 200℃ 이상 700℃ 이하의 가열 처리를 수행하고, 또한, 2층째의 산화물 반도체막을 형성함으로써, 산화물 반도체막에 포함되는 결정부의 c축이 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬된 결정부를 형성하는 방법이다.
산화물 반도체막에 CAAC-OS를 적용한 트랜지스터는 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다. 따라서 산화물 반도체막에 CAAC-OS를 적용한 트랜지스터는 양호한 신뢰성을 갖는다.
또한, CAAC-OS를 성막하기 위하여, 이하의 조건을 적용하는 것이 바람직하다.
성막할 때의 불순물 혼입을 저감시킴으로써, 불순물로 인하여 결정 상태가 무너지는 것을 억제할 수 있다. 예를 들어, 성막실 내에 존재하는 불순물 농도(수소, 물, 이산화 탄소, 및 질소 등)를 저감하면 좋다. 또한, 성막 가스 중의 불순물 농도를 저감시키면 좋다. 구체적으로는, 이슬점이 －80℃ 이하, 바람직하게는 －100℃ 이하인 성막 가스를 사용한다.
또한, 성막할 때의 피성막면의 가열 온도(예를 들어, 기판 가열 온도)를 높임으로써, 피성막면에 도달 후에 스퍼터링 입자의 마이그레이션(migration)이 일어난다. 구체적으로 말하면, 피성막면의 온도를 100℃ 이상 740℃ 이하, 바람직하게는 150℃ 이상 500℃ 이하로 하여 성막한다.
또한, 성막 가스 중의 산소 비율을 높여, 전력을 최적화함으로써 성막할 때의 플라즈마 대미지를 경감시키면 바람직하다. 성막 가스 중의 산소 비율은 30체적％ 이상 100체적％ 이하로 한다.
스퍼터링용 타깃의 일례로서, In-Ga-Zn-O 화합물 타깃에 대하여 이하에 기재한다.
InOX분말, GaOY분말, 및 ZnOZ분말을 소정의 mol수로 혼합하고, 가압 처리를 수행한 후 1000℃ 이상 1500℃ 이하의 온도로 가열 처리를 수행함으로써, 다결정인 In-Ga-Zn-O 화합물 타깃으로 한다. 또한, 상기 가압 처리는 냉각(또는 방냉)하면서 수행하여도 좋고, 가열하면서 수행하여도 좋다. 또한, X, Y 및 Z는 임의의 양수다. 여기서, 소정의 mol수비는, 예를 들어, InOX분말, GaOY분말, 및 ZnOZ분말이, 2:2:1, 8:4:3, 3:1:1, 1:1:1, 4:2:3 또는 3:1:2다. 또한, 분말의 종류, 및 이들을 혼합하는 mol수비는 제작하는 스퍼터링용 타깃에 따라 적절히 변경하면 좋다.
또한, 본 실시형태에 기재된 구성 등은, 다른 실시형태에 기재된 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 8)
상술한 실시형태에서 일례를 기재한 트랜지스터를 사용하여 표시 기능을 갖는 반도체 장치(표시 장치라고도 함)를 제작할 수 있다. 또한, 트랜지스터를 포함하는 구동 회로의 일부 또는 전체를, 화소부와 같은 기판 위에 일체로 형성하고, 시스템 온 패널을 형성할 수 있다. 본 실시형태에서는, 상기 실시형태에서 일례를 기재한 트랜지스터를 사용한 표시 장치의 예에 대하여, 도 12 및 도 13을 사용하여 설명한다. 또한, 도 13의 (A) 및 (B)는 도 12의 (B) 중에서 M-N의 일점 쇄선으로 나타낸 부위의 단면 구성을 도시한 단면도다.
도 12의 (A)에서, 제 1 기판(901) 위에 제공된 화소부(902)를 둘러싸도록 하여, 실재(sealant)(905)가 제공되고, 제 2 기판(906)에 의하여 밀봉되어 있다. 도 12의 (A)에서는, 제 1 기판(901) 위의 실재(905)에 의하여 둘러싸여 있는 영역과는 상이한 영역에, 별도로 준비된 기판 위에 단결정 반도체 또는 다결정 반도체로 형성된 신호선 구동 회로(903) 및 주사선 구동 회로(904)가 실장되어 있다. 또한, 신호선 구동 회로(903), 주사선 구동 회로(904) 또는 화소부(902)에 부여되는 각종 신호 및 전위는, FPC(Flexible printed circuit)(918), FPC(918b)로부터 공급되고 있다.
도 12의 (B) 및 (C)에서, 제 1 기판(901) 위에 제공된 화소부(902)와, 주사선 구동 회로(904)를 둘러싸도록 하여, 실재(905)가 제공되어 있다. 또한 화소부(902)와, 주사선 구동 회로(904) 위에 제 2 기판(906)이 제공되어 있다. 따라서 화소부(902)와, 주사선 구동 회로(904)는, 제 1 기판(901)과 실재(905)와 제 2 기판(906)에 의하여, 표시 소자와 함께 밀봉되어 있다. 도 12의 (B) 및 (C)에서는, 제 1 기판(901) 위의 실재(905)에 의하여 둘러싸여 있는 영역과는 상이한 영역에, 별도로 준비된 기판 위에 단결정 반도체 또는 다결정 반도체로 형성된 신호선 구동 회로(903)가 실장되어 있다. 도 12의 (B) 및 (C)에서는, 신호선 구동 회로(903), 주사선 구동 회로(904) 또는 화소부(902)에 부여되는 각종 신호 및 전위는, FPC(918)로부터 공급되고 있다.
또한 도 12의 (B) 및 (C)에서는, 신호선 구동 회로(903)를 별도로 형성하고, 제 1 기판(901)에 실장되어 있는 예를 도시하였지만, 이 구성에 한정되지 않는다. 주사선 구동 회로를 별도 형성하여 실장하여도 좋고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도 형성하여 실장하여도 좋다.
또한, 별도로 형성한 구동 회로의 접속 방법은, 특별하게 한정되는 것이 아니고, COG(Chip On Glass) 방법, 또는 와이어본딩 방법, 또는 TAB(Tape Automated Bonding) 방법 등을 사용할 수 있다. 도 12의 (A)는 COG 방법에 의하여 신호선 구동 회로(903), 주사선 구동 회로(904)를 실장하는 예이며, 도 12의 (B)는 COG 방법에 의하여 신호선 구동 회로(903)를 실장하는 예이며, 도 12의 (C)는 TAB 방법에 의하여 신호선 구동 회로(903)를 실장하는 예이다.
또한, 표시 장치는 표시 소자가 밀봉된 상태에 있는 패널과, 상기 패널에 컨트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을 포함한다.
또한, 본 명세서에서의 표시 장치란, 화상 표시 디바이스 또는 표시 디바이스를 가리킨다. 또한, 표시 장치를 대신하여 광원(조명 장치를 포함함)으로서 기능시킬 수 있다. 또한 커넥터, 예를 들어, FPC 또는 TCP가 장착된 모듈, TCP 끝에 프린트 배선판이 제공된 모듈, 또는 표시 소자에 COG 방식에 의하여 IC(집적 회로)가 직접 실장된 모듈도 모두 표시 장치에 포함되는 것으로 한다.
또한 제 1 기판 위에 제공된 화소부 및 주사선 구동 회로는, 트랜지스터를 복수로 가지며, 상술한 실시형태에서 기재한 트랜지스터를 적용할 수 있다.
표시 장치에 제공되는 표시 소자로서는 액정 소자(액정 표시 소자라고도 함), 발광 소자(발광 표시 소자라고도 함)를 사용할 수 있다. 발광 소자는 전류 또는 전압에 의하여 휘도가 제어되는 소자를 그 범주에 포함하고 있고, 구체적으로는 무기 EL(Electro Luminescence) 소자, 유기 EL 소자 등이 포함된다. 또한, 전자 잉크 등, 전기적 작용에 의하여 콘트라스트가 변화하는 표시 매체도 적용할 수 있다. 도 13의 (A)에 표시 소자로서 액정 소자를 사용한 액정 표시 장치의 예를 도시하고 도 13의 (B)에 표시 소자로서 발광 소자를 사용한 발광 표시 장치의 예를 도시하였다.
도 13의 (A) 및 (B)에 도시된 바와 같이, 반도체 장치는 접속 단자 전극(915) 및 단자 전극(916)을 갖고 있으며, 접속 단자 전극(915) 및 단자 전극(916)은 FPC(918)가 갖는 단자와 이방성 도전제(919)를 통하여 전기적으로 접속되어 있다.
접속 단자 전극(915)은 제 1 전극(930)과 같은 도전막으로 형성되고, 단자 전극(916)은 트랜지스터(910), 트랜지스터(911)의 한 쌍의 전극과 같은 도전막으로 형성되어 있다.
또한, 제 1 기판(901) 위에 제공된 화소부(902)와, 주사선 구동 회로(904)는 트랜지스터를 복수로 갖고, 도 13의 (A) 및 (B)에서는 화소부(902)에 포함되는 트랜지스터(910)와, 주사선 구동 회로(904)에 포함되는 트랜지스터(911)를 예시하였다. 도 13의 (A)에서는 트랜지스터(910) 및 트랜지스터(911) 위에는 절연막(924)이 제공되고 도 13의 (B)에서는 절연막(924) 위에 평탄화막(921)이 더 제공된다. 또한, 절연막(923)은 하지막으로서 기능하는 절연막이다.
본 실시형태에서는, 트랜지스터(910), 트랜지스터(911)로서, 상술한 실시형태에 기재된 트랜지스터를 적절히 적용할 수 있다. 트랜지스터(910) 및 트랜지스터(911)로서 실시형태 1 내지 실시형태 3 중 어느 하나에 기재되는 다층막(926)을 사용함으로써 고화질의 표시 장치를 제작할 수 있다.
또한, 도 13의 (B)에는, 평탄화막(921) 위에서, 구동 회로용 트랜지스터(911)의 다층막의 채널 영역과 중첩되는 위치에 도전막(917)이 제공되는 예를 도시하였다. 본 실시형태에서는, 도전막(917)을 제 1 전극(930)과 같은 도전막으로 형성한다. 도전막(917)을 산화물 반도체막의 채널 영역과 중첩되는 위치에 제공함으로써, BT 스트레스 시험 전후에서의 트랜지스터(911)의 문턱 전압의 변동량을 더 저감할 수 있다. 또한, 도전막(917)의 전위는, 트랜지스터(911)의 게이트 전극과 같아도 좋고, 상이하여도 좋고, 도전막(917)을 제 2 게이트 전극으로서 기능시킬 수도 있다. 또한, 도전막(917)의 전위는 GND, 0V, 부유 상태, 또는 구동 회로의 최저 전위(Vss, 예를 들어, 소스 전극의 전위를 기준으로 하는 경우, 소스 전극의 전위)와 같은 전위 또는 이와 동등한 전위라도 좋다.
또한, 도전막(917)은 외부의 전기장을 차폐하는 기능도 갖는다. 즉 외부의 전기장이 내부(트랜지스터를 포함하는 회로부)에 작용하지 않도록 하는 기능(특히 정전기에 대한 정전 차폐 기능)도 갖는다. 도전막(917)의 차폐 기능에 의하여, 정전기 등의 외부의 전기장의 영향으로 인하여 트랜지스터의 전기적인 특성이 변동되는 것을 방지할 수 있다. 도전막(917)은 상술한 실시형태에서 기재한 어느 트랜지스터에도 적용할 수 있다.
화소부(902)에 제공된 트랜지스터(910)는 표시 소자와 전기적으로 접속되어, 표시 패널을 구성한다. 표시 소자는 표시를 수행할 수 있으면 특별히 한정되지 않고 다양한 표시 소자를 사용할 수 있다.
도 13의 (A)에서, 표시 소자인 액정 소자(913)는 제 1 전극(930), 제 2 전극(931), 및 액정층(908)을 포함한다. 또한, 액정층(908)을 협지하도록 배향막으로서 기능하는 절연막(932), 절연막(933)이 제공되어 있다. 또한, 제 2 전극(931)은 제 2 기판(906) 측에 제공되고, 제 1 전극(930)과 제 2 전극(931)은 액정층(908)을 개재하여 중첩되는 구성으로 되어 있다.
또한, 스페이서(935)는 절연막을 선택적으로 에칭함으로써 얻어지는 기둥 형상의 스페이서이며, 제 1 전극(930)과 제 2 전극(931)의 간격(셀 갭)을 제어하기 위하여 제공된다. 또한, 구 형상의 스페이서를 사용하여도 좋다.
표시 소자로서 액정 소자를 사용하는 경우, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 이들 액정 재료는 조건에 따라 콜레스테릭(cholesteric)상, 스맥틱(smectic)상, 큐빅(cubic)상, 키랄 네마틱(chiral nematic)상, 등방상 등을 나타낸다.
또한, 배향막을 사용하지 않는 블루상(blue phase)을 나타내는 액정을 사용하여도 좋다. 블루상은 액정상의 하나이며, 콜레스테릭 액정을 계속해서 승온하면, 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현하는 상이다. 블루상은 좁은 온도 범위만으로 발현하기 때문에, 온도 범위를 개선하기 위하여 키랄제를 혼합시킨 액정 조성물을 사용하여 액정층에 사용한다. 블루상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은, 응답 속도가 1msec 이하로 짧고, 광학적 등방성이기 때문에, 배향 처리가 불필요하며 시야각 의존성이 작다. 또한, 배향막을 제공하지 않아도 좋아서 러빙 처리도 필요 없게 되기 때문에, 러빙 처리로 인한 정전 파괴를 방지할 수 있고, 제작 공정 중의 액정 표시 장치의 불량이나 파손을 경감할 수 있다. 따라서, 액정 표시 장치의 생산성을 향상시킬 수 있게 된다.
제 1 기판(901) 및 제 2 기판(906)은 실재(925)에 의하여 고정된다. 실재(925)는 열경화 수지, 광경화 수지 등의 유기 수지를 사용할 수 있다.
또한, 상술한 실시형태에서 사용하는 산화물 반도체를 사용한 트랜지스터는 드레인 전류의 상승이 단계적이 되는 안정된 전기 특성을 갖는다. 이로써 스위칭 특성이 뛰어나다. 또한, 비교적 높은 전계 효과 이동도가 얻어지기 때문에, 고속 구동이 가능하다. 따라서, 표시 기능을 갖는 반도체 장치의 화소부에 상기 트랜지스터를 이용함으로써, 고화질의 화상을 제공할 수 있다. 또한, 동일 기판 위에 구동 회로부 또는 화소부를 나누어 제작하는 것이 가능해지므로, 반도체 장치의 부품수를 삭감할 수 있다.
액정 표시 장치에 제공되는 유지 용량의 크기는, 화소부에 배치되는 트랜지스터의 누설 전류 등을 고려하여 소정 기간 전하를 유지할 수 있도록 설정된다. 고순도의 산화물 반도체막을 갖는 트랜지스터를 사용함으로써, 각 화소에서의 액정 용량에 대하여 1/3 이하, 바람직하게는 1/5 이하의 용량의 크기를 갖는 유지 용량을 제공하면 충분하기 때문에, 화소에서의 개구율을 높일 수 있다.
또한, 표시 장치에서, 블랙 매트릭스(차광막), 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판) 등은 적절히 제공한다. 예를 들어, 편광 기판 및 위상차 기판에 의한 원 편광을 사용하여도 좋다. 또한, 광원으로서 백 라이트, 사이드 라이트 등을 사용하여도 좋다.
또한, 화소부에서의 표시 방식은 프로그레시브 방식이나 인터레이스 방식 등을 사용할 수 있다. 또한, 컬러 표시할 때 화소에서 제어되는 색 요소는 RGB(R는 적색, G는 녹색, B는 청색을 가리킴)의 3색에 한정되지 않는다. 예를 들어, RGBW(W는 백색을 가리킴), 또는 RGB에, 옐로우, 시안, 마젠타 등을 1색 이상 추가한 것이 있다. 또한, 색 요소의 도트마다 그 표시 영역의 크기가 상이하여도 좋다. 다만, 본 발명은 컬러 표시의 표시 장치에 한정되는 것이 아니고, 흑백 표시의 표시 장치에 적용할 수도 있다.
도 13의 (B)에서, 표시 소자인 발광 소자(963)는 화소부(902)에 제공된 트랜지스터(910)와 전기적으로 접속된다. 또한 발광 소자(963)의 구성은, 제 1 전극(930), 발광층(961), 제 2 전극(931)의 적층 구조이지만, 도시된 구성에 한정되지 않는다. 발광 소자(963)로부터 추출하는 광의 방향 등에 따라, 발광 소자(963)의 구성은 적절히 바꿀 수 있다.
제 1 전극(930)의 단부 위에 격벽(960)을 갖는다. 격벽(960)은 유기 절연 재료 또는 무기 절연 재료를 사용하여 형성한다. 특히 감광성의 수지 재료를 사용하여, 제 1 전극(930) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속된 곡률을 갖고 형성되는 경사면으로 되도록 형성하는 것이 바람직하다.
발광층(961)은 단수의 층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다.
발광 소자(963)에 산소, 수소, 수분, 이산화 탄소 등이 침입하지 않도록, 제 2 전극(931) 및 격벽(960) 위에 보호층을 형성하여도 좋다. 보호층으로서는, 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 질화 알루미늄, 산화 질화 알루미늄, 질화 산화 알루미늄, DLC막 등을 형성할 수 있다. 또한, 제 1 기판(901), 제 2 기판(906) 및 실재(936)에 의하여 밀봉된 공간에는 충전재(filler)(964)가 제공되어 밀봉되어 있다. 이와 같이 외기에 노출되지 않도록 기밀성이 높고, 탈가스가 적은 보호 필름(접합 필름, 자외선 경화 수지 필름 등)이나 커버재로 발광 소자를 패키징(봉입)하는 것이 바람직하다.
실재(936)는 열경화 수지, 광경화 수지 등의 유기 수지나, 저융점 유리를 포함하는 플리트 글라스(fritted glass) 등을 사용할 수 있다. 플리트 글라스는, 물이나 산소 등의 불순물에 대하여 배리어성이 높기 때문에 바람직하다. 또한, 실재(936)로서 플리트 글라스를 사용하는 경우, 도 13의 (B)에 도시된 바와 같이, 절연막(924) 위에 플리트 글라스를 제공함으로써 밀착성을 높일 수 있기 때문에 바람직하다.
충전재(964)로서는 질소나 아르곤 등의 불활성 기체에 더하여, 자외선 경화 수지 또는 열경화 수지를 사용할 수 있고, PVC(폴리비닐 클로라이드), 아크릴 수지, 폴리이미드, 에폭시 수지, 실리콘(silicone) 수지, PVB(폴리비닐 부티랄) 또는 EVA(에틸렌비닐아세테이트)를 사용할 수 있다. 예를 들어, 충전재로서 질소를 사용하면 좋다.
또한 필요하다면, 발광 소자의 사출면에 편광판, 또는 원편광판(타원편광판을 포함함), 위상차판(λ/4판, λ/2판), 컬러필터 등의 광학 필름을 적절히 제공하여도 좋다. 또한 편광판 또는 원편광판에 반사 방지막을 제공하여도 좋다. 예를 들어, 표면의 요철에 따라 반사광을 확산시켜 반사를 저감할 수 있는 눈부심 방지(anti-glare) 처리를 실시할 수 있다.
표시 소자에 전압을 인가하는 제 1 전극 및 제 2 전극(화소 전극, 공통 전극, 대향 전극 등이라고도 함)에서는, 추출하는 광의 방향, 전극이 제공되는 장소, 및 전극의 패턴 구조에 따라 투광성, 반사성을 선택하면 좋다.
제 1 전극(930), 제 2 전극(931)은 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라고 기재함), 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 재료를 사용할 수 있다.
또한, 제 1 전극(930), 제 2 전극(931)은 텅스텐(W), 몰리브데넘(Mo), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오븀(Nb), 탄탈럼(Ta), 크로뮴(Cr), 코발트(Co), 니켈(Ni), 티타늄(Ti), 백금(Pt), 알루미늄(Al), 구리(Cu), 은(Ag) 등의 금속, 또는 그 합금, 또는 그 금속 질화물로부터 하나 또는 복수 종류를 사용하여 형성할 수 있다.
또한, 제 1 전극(930), 제 2 전극(931)으로서, 도전성 고분자(도전성 폴리머라고도 함)를 포함하는 도전성 조성물을 사용하여 형성할 수 있다. 도전성 고분자로서는, 소위 π전자 공액계 도전성 고분자를 사용할 수 있다. 예를 들어, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 또는 아닐린, 피롤 및 티오펜의 2종 이상으로 이루어지는 공중합체 또는 그 유도체 등을 들 수 있다.
또한, 트랜지스터는 정전기 등으로 인하여 파괴되기 쉽기 때문에, 구동 회로를 보호하기 위한 보호 회로를 제공하는 것이 바람직하다. 보호 회로는, 비선형 소자를 사용하여 구성하는 것이 바람직하다.
상술한 바와 같이, 상술한 실시형태에서 기재한 트랜지스터를 적용함으로써, 표시 기능을 갖는 신뢰성이 좋은 반도체 장치를 제공할 수 있다.
본 실시형태는 다른 실시형태에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 9)
본 실시형태에서는 하부에 제 1 반도체 재료를 사용한 트랜지스터를 갖고, 상부에 제 2 반도체 재료를 사용한 트랜지스터를 갖는 반도체 장치이고, 제 1 반도체 재료를 사용한 트랜지스터에 반도체 기판을 사용한 구조 및 그 제작 방법에 대하여 도 14 및 도 15를 사용하여 설명한다. 제 1 반도체 재료를 사용한 트랜지스터에 사용되는 반도체 기판으로서는 실리콘이나 탄소화 실리콘으로 이루어지는 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 사용할 수 있고, 여기서는 반도체 기판으로서 단결정 실리콘 기판을 사용한다. 또한, 제 2 반도체 재료를 사용한 트랜지스터로서는 실시형태 4 또는 실시형태 5에 기재된 산화물 반도체막을 갖는 다층막을 사용한 트랜지스터를 사용한다. 여기서는 실시형태 5에 기재된 산화물 반도체막을 갖는 다층막을 사용한 트랜지스터를 사용하여 설명한다.
먼저, 반도체 장치의 구조에 대하여 도 14를 사용하여 설명한다.
반도체 기판(301)을 사용하여 형성되는 트랜지스터(305)는 n채널형 트랜지스터(NMOSFET)이고, 트랜지스터(306)는 p채널형 트랜지스터(PMOSFET)이다. 트랜지스터(305) 및 트랜지스터(306)는 STI(Shallow Trench Isolation)(303)에 의하여 다른 소자와 절연 분리된다. STI(303)를 사용함으로써 LOCOS에 의한 소자 분리법으로 발생하는 소자 분리부의 버즈 비크(bird's beak)를 억제할 수 있고, 소자 분리부의 축소 등이 가능하게 된다. 한편, 구조의 미세화 또는 소형화가 요구되지 않는 반도체 장치에서는 STI(303)를 반드시 형성할 필요는 없고, LOCOS 등의 소자 분리 수단을 사용할 수도 있다.
트랜지스터(305)는, 반도체 기판(301) 중에 제공된 채널 영역(307)과, 채널 영역(307)을 끼우도록 제공된 불순물 영역(309)(소스 영역 및 드레인 영역이라고도 함)과, 채널 영역(307) 위에 제공된 게이트 절연막(311)과, 채널 영역과 중첩되도록 게이트 절연막(311) 위에 제공된 게이트 전극(313)을 갖는다. 게이트 전극(313)은 단층 또는 다층으로 할 수 있다. 게이트 전극(313)을, 가공 정도를 높이기 위한 제 1 재료로 이루어진 제 1 도전막과, 저저항화를 위한 제 2 재료로 이루어진 제 2 도전막이 적층된 구조로 하여도 좋다.
또한, 불순물 영역(309)과 채널 영역(307) 사이에는, 불순물 영역(309)과 상이한 불순물 영역(315)이 제공된다. 상기 불순물 영역(315)은 도입된 불순물 농도에 따라 LDD 영역이나 익스텐션 영역으로서 채널 영역 근방의 전계 분포를 제어하는 기능을 갖는다. 게이트 전극(313)의 측벽에는 사이드 월(317)을 갖는다. 사이드 월(317)을 사용함으로써 불순물 영역(315)을 형성할 수 있다.
트랜지스터(306)는, n웰 영역(304) 중에 제공된 채널 영역(308)과, 채널 영역(308)을 끼우도록 제공된 불순물 영역(310)(소스 영역 및 드레인 영역이라고도 함)과, 채널 영역(308) 위에 제공된 게이트 절연막(312)과, 채널 영역과 중첩되도록 게이트 절연막(312) 위에 제공된 게이트 전극(314)을 갖는다. 게이트 전극(314)은 단층 또는 다층으로 할 수 있다.
또한, 불순물 영역(310)과 채널 영역(308) 사이에는, 불순물 영역(310)과 상이한 불순물 영역(316)이 제공된다. 상기 불순물 영역(316)은 도입된 불순물 농도에 따라 LDD 영역이나 익스텐션 영역으로서 채널 영역 근방의 전계 분포를 제어하는 기능을 갖는다. 게이트 전극(314)의 측벽에는 사이드 월(318)을 갖는다. 사이드 월(318)을 사용함으로써 불순물 영역(310)을 형성할 수 있다.
트랜지스터(305) 및 트랜지스터(306) 위에는 절연막(321) 및 절연막(323)이 제공된다. 또한, 절연막(321) 및 절연막(323)에는 개구부가 제공되고, 상기 개구부에 불순물 영역(309) 및 불순물 영역(310)에 접속되는 콘택트 플러그(325)가 제공된다. 콘택트 플러그(325)는 트랜지스터(305) 및 트랜지스터(306)의 소스 전극이나 드레인 전극으로서도 기능한다. 또한, 콘택트 플러그(325)는 절연막(323) 위에 있고 절연막(327)에 매립된 배선(329)과 접속된다.
절연막(321)에는 보호막으로서의 기능을 갖게 할 수 있으며, 외부로부터 채널 영역으로 불순물이 침입하는 것을 방지할 수 있다. 또한, 절연막(321)을 CVD법에 의한 질화 실리콘 등의 재료로 함으로써, 채널 영역에 단결정 실리콘을 사용한 경우에는 가열 처리에 의하여 수소화시킬 수 있다. 또한, 절연막(321)에 인장 응력 또는 압축 응력을 갖는 절연막을 사용함으로써 채널 영역을 구성하는 반도체 재료를 변형시킬 수 있다. n채널형 트랜지스터의 경우에는, 채널 영역이 되는 실리콘 재료에 인장 응력을 부가하고, p채널형 트랜지스터의 경우에는, 채널 영역이 되는 실리콘 재료에 압축 응력을 부가함으로써 각 트랜지스터의 이동도를 향상시킬 수 있다.
절연막(323) 및 절연막(327)은 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), 탄소가 첨가된 산화 실리콘(SiOC), 불소가 첨가된 산화 실리콘(SiOF), Si(OC2H5)4를 원료로 한 산화 실리콘인 TEOS(Tetraethyl Orthosilicate), HSQ(Hydrogen Silsesquioxane), MSQ(Methyl Silsesquioxane), OSG(Organo Silicate Glass), 유기 폴리머계 재료 등의 절연체를 사용할 수 있다. 특히, 반도체 장치의 미세화를 진행시키는 경우에는, 배선간의 기생 용량이 현저해지고, 신호 지연이 증대하기 때문에 산화 실리콘의 비유전율(k=4.0 내지 4.5)이라면 너무 높으므로, k가 3.0 이하의 재료를 사용하는 것이 바람직하다. 또한, 상기 절연막에 개구부를 제공하고 상기 개구부에 도전막을 매립시킨 후에 CMP 처리를 수행하여 콘택트 플러그를 형성하기 위하여 절연막에는 기계적 강도가 요구된다. 이 기계적 강도가 확보되는 한, 이들을 다공질(폴러스)화시켜 저유전율화할 수 있다.
콘택트 플러그(325)는 도전 재료로서 알루미늄, 티타늄, 크로뮴, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 은, 탄탈럼, 또는 텅스텐으로 이루어지는 단체 금속, 또는 이것을 주성분으로 하는 합금을 단층 구조 또는 적층 구조로서 사용한다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층하는 2층 구조, 텅스텐막 위에 티타늄막을 적층하는 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층하는 2층 구조, 티타늄막 또는 질화 티타늄막과, 이 티타늄막 또는 질화 티타늄막 위에 겹쳐서 알루미늄막 또는 구리막을 적층하고, 또한 이들 위에 티타늄막 또는 질화 티타늄막을 더 형성하는 3층 구조, 몰리브데넘막 또는 질화 몰리브데넘막과, 이 몰리브데넘막 또는 질화 몰리브데넘막 위에 겹쳐서 알루미늄막 또는 구리막을 적층하고, 이들 위에 몰리브데넘막 또는 질화 몰리브데넘막을 더 형성하는 3층 구조 등이 있다.
배선(329)은 예를 들어 구리, 알루미늄 등 저저항 도전성 재료를 사용하는 것이 바람직하다. 저저항 도전성 재료를 사용함으로써, 배선(329)을 전파하는 신호의 배선 지연을 저감할 수 있다. 배선(329)에 구리를 사용하는 경우에는 반도체 기판(301)의 채널 영역에 구리가 확산되는 것을 방지하기 위하여 절연막(323)과 배선(329) 사이에 배리어막을 형성하는 것이 바람직하다. 배리어막으로서, 예를 들어, 질화 탄탈럼, 질화 탄탈럼과 탄탈럼의 적층, 질화 티타늄, 질화 티타늄과 티타늄의 적층 등으로 이루어진 막을 사용할 수 있지만, 배선 재료의 확산 방지 기능, 및 배선 재료나 하지막 등과의 밀착성이 확보될 정도에서 이들 재료로 이루어진 막에 한정되지 않는다.
절연막(327) 및 배선(329) 위에는 절연막(331) 및 배리어막(332)이 적층되고, 배리어막(332) 위에 절연막(333)이 형성되고 절연막(333)에 배선(335a) 내지 배선(335c)이 매립된다.
배선(335a) 및 배선(335b)에는 절연막(331) 및 배리어막(332)에 매립된 콘택트 플러그(도시되지 않았음)에 의하여 배선(329) 중 어느 것과 접속된다.
배리어막(332)은 수소, 물, 및 산소 등의 블로킹 효과를 갖는 절연막으로 형성하는 것이 바람직하고, 대표적으로는 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 산화 질화 하프늄, 질화 실리콘 등이 있다.
또한, 여기서는 절연막(331) 위에 배리어막(332)을 형성하였지만 트랜지스터(305) 및 트랜지스터(306)와 절연막(343) 사이에 있으면 아무데나 제공하여도 좋다.
절연막(333) 및 배선(335a) 내지 배선(335c) 위에는 절연막(343)이 제공된다. 또한, 절연막(343)에는 개구부가 제공되고 상기 개구부에 배선(335a) 및 배선(335b)에 접속되는 콘택트 플러그(345a) 및 콘택트 플러그(345b)가 제공된다.
절연막(343), 콘택트 플러그(345a) 및 콘택트 플러그(345b) 위에 트랜지스터(349)가 제공된다. 트랜지스터(349)는 실시형태 4 내지 실시형태 6에 기재된 트랜지스터를 적절히 사용할 수 있다. 여기서는 트랜지스터(349)는 산화물 반도체막을 갖는 다층막(351)과, 산화물 반도체막을 갖는 다층막(351)에 접하는 한 쌍의 전극(353), 전극(355)과, 산화물 반도체막을 갖는 다층막(351) 및 한 쌍의 전극(353), 전극(355)을 덮는 게이트 절연막(357)과, 게이트 절연막(357)을 개재하여 산화물 반도체막을 갖는 다층막(351)과 중첩되는 게이트 전극(359)을 갖는다.
또한, 트랜지스터(349) 위에는 절연막(365)이 적층된다. 또한, 절연막(365) 위에 절연막(367)을 가져도 좋다.
절연막(343)은 화학 양론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화 질화 절연막, 또한 물의 함유량이 저감되며, 화학 양론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화 질화 절연막을 사용할 수 있다.
콘택트 플러그(345a) 및 콘택트 플러그(345b)는 콘택트 플러그(325)와 같은 재료 및 형성 방법을 적절히 사용할 수 있다. 또한, 트랜지스터(349)의 전극(353) 및 배선(335a)은 콘택트 플러그(345a)를 통하여 접속되고 전극(355) 및 배선(335b)은 콘택트 플러그(345b)를 통하여 접속된다.
절연막(365)은 실시형태 5에 기재된 보호막(157)과 같은 재료를 적절히 사용할 수 있다.
절연막(367)은 절연막(323)의 재료를 적절히 사용할 수 있다.
본 실시형태에 기재된 반도체 장치는 제 1 반도체 재료를 사용한 트랜지스터(305), 트랜지스터(306)와, 제 2 반도체 재료를 사용한 트랜지스터(349)가 적층되고, 제 2 반도체 재료를 사용한 트랜지스터(349)는 산화물 반도체막을 갖는 다층막(351)을 갖고, 다층막(351)에서의 국재 준위 밀도가 저감된다. 이로써 뛰어난 전기 특성을 갖는 트랜지스터를 제작할 수 있다. 또한, 시간에 따른 변화나 스트레스 시험에 의한 전기 특성의 변동이 적은 신뢰성이 높은 트랜지스터를 제작할 수 있다.
다음에 도 14에 도시된 반도체 장치의 제작 방법에 대하여 도 15를 사용하여 설명한다.
도 15의 (A)에 도시된 바와 같이, 공지의 MOS 트랜지스터를 제작하는 방법을 사용하여 반도체 기판(301)에 트랜지스터(305) 및 트랜지스터(306)를 형성한다.
다음에 스퍼터링법 또는 CVD법에 의하여 트랜지스터(305) 및 트랜지스터(306) 위에 절연막(321)이 되는 절연막을 형성하고, 절연막(321)이 되는 절연막 위에 스퍼터링법, CVD법, 스핀코팅법(Spin On Glass: SOG라고도 함)을 포함하는 도포법 등에 의하여 절연막(323)이 되는 절연막을 형성한다. 또한, 절연막(323)이 되는 절연막은 CMP법 등의 평탄화 처리 등에 의하여 표면이 평탄한 것이 바람직하다.
다음에 절연막(321)이 되는 절연막 및 절연막(323)이 되는 절연막에 개구부를 형성하고 불순물 영역(309) 및 불순물 영역(310)의 일부를 노출시킴과 함께 상기 개구부를 충전하도록 콘택트 플러그(325)를 형성한다. 콘택트 플러그(325)는 스퍼터링법, CVD법, 전해 도금법 등에 의하여 도전막을 형성한 후, CMP법, 에칭법 등에 의하여 평탄화 처리를 수행하고 도전막 표면의 필요 없는 부분을 제거하여 형성할 수 있다.
다음에 절연막(323) 위에 절연막(327) 및 배선(329)을 형성한다.
절연막(327)을 형성하는 방법에 대하여 이하에 기재한다. 절연막(321) 또는 절연막(323)의 재료를 적절히 사용하여 스퍼터링법, CVD법, 스핀코팅법을 포함하는 도포법 등에 의하여 절연막(327)이 되는 절연막을 형성한다. 다음에 절연막(327)이 되는 절연막의 일부를 제거하여 콘택트 플러그(325)의 일부를 노출하는 개구부를 형성함과 함께 절연막(327)을 형성한다.
배선(329)은 콘택트 플러그(325) 및 절연막(327) 위에 스퍼터링법, CVD법, 전해 도금법 등에 의하여 도전막을 형성한 후, CMP법, 에칭법 등에 의하여 평탄화 처리를 수행하여 도전막을 분리함으로써 형성할 수 있다.
또한, 듀얼 다마신법(dual damascene method)을 사용하여 콘택트 플러그(325) 및 배선(329)을 동시에 형성하여도 좋다.
다음에 절연막(327) 및 배선(329) 위에 절연막(331)을 형성하고 절연막(331) 위에 배리어막(332)을 형성한다. 또한 도시하지 않았지만, 절연막(331) 및 배리어막(332) 각각에는 개구부가 제공되고 상기 개구부를 충전하는 콘택트 플러그를 형성한다.
절연막(331)은 절연막(323)과 같은 형성 방법을 사용하여 형성할 수 있다.
배리어막(332)은 스퍼터링법 또는 CVD법에 의하여 형성할 수 있다.
다음에 배리어막(332) 위에 절연막(333) 및 배선(335a) 내지 배선(335c)을 형성한다. 절연막(333) 및 배선(335a) 내지 배선(335c)은 각각 절연막(327) 및 배선(329)과 마찬가지로 형성할 수 있다.
절연막(333) 및 배선(335a) 내지 배선(335c) 위에 절연막(342)을 형성한다. 절연막(342)은 실시형태 1의 변형예 1에 기재된 산화 절연막(3)과 마찬가지로 형성할 수 있다.
다음에 절연막(342)의 일부를 제거하여 개구부를 형성함으로써 절연막(343)을 형성한다. 다음에 개구부를 충전하는 콘택트 플러그(345a) 및 콘택트 플러그(345b)를 형성한다(도 15의 (B) 참조).
콘택트 플러그(345a) 및 콘택트 플러그(345b)는 콘택트 플러그(325)와 마찬가지로 형성할 수 있다.
다음에 절연막(343), 콘택트 플러그(345a) 및 콘택트 플러그(345b) 위에 트랜지스터(349)를 형성한다. 트랜지스터(349)는 실시형태 4 또는 실시형태 5에 기재된 제작 방법을 적절히 사용하여 형성할 수 있다.
트랜지스터(349) 위에 절연막(365)을 형성하고, 절연막(365) 위에 절연막(367)을 형성한다(도 15의 (C) 참조).
절연막(365)은 스퍼터링법 또는 CVD법을 사용하여 형성할 수 있다. 절연막(367)은 도포법, 인쇄법 등을 사용하여 형성할 수 있다.
상술한 바와 같이, 반도체 장치의 하부에 제공된 제 1 반도체 재료를 사용한 트랜지스터(305) 또는 트랜지스터(306)는 복수의 콘택트 플러그 및 복수의 배선을 통하여 상부에 제공된 제 2 반도체 재료를 사용한 트랜지스터(349)와 전기적으로 접속된다. 반도체 장치를 상술한 바와 같은 구성으로 함으로써 고속 동작 성능을 갖는 제 1 반도체 재료를 사용한 트랜지스터와 오프 전류가 극히 작은 제 2 반도체 재료를 사용한 트랜지스터를 조합하여 저소비 전력화가 가능한 고속으로 동작하는 논리 회로를 갖는 반도체 장치, 일례로서는 기억 장치, 중앙 연산 처리 장치(CPU) 등을 제작할 수 있다.
이와 같은 반도체 장치는 상술한 구성에 한정되지 않고 발명의 취지를 일탈하지 않는 범위에서 임의로 변경할 수 있다. 예를 들어, 제 1 반도체 재료를 사용한 트랜지스터와 제 2 반도체 재료를 사용한 트랜지스터 사이의 배선층은 2층으로 하여 설명하였지만, 이를 1층, 또는 3층 이상으로 할 수도 있고 또한, 배선을 사용하지 않고 콘택트 플러그만으로 양 트랜지스터를 직접 접속할 수도 있다. 이와 같은 경우, 예를 들어, 실리콘 관통 전극(Through Silicon Via: TSV) 기술을 사용할 수도 있다. 또한, 배선은 구리 등의 재료를 절연막 중에 매립함으로써 형성하는 경우에 대하여 설명하였지만 예를 들어, 배리어막, 배선 재료층, 및 배리어막의 3층 구조로 하여 포토리소그래피 공정에 의하여 배선 패턴으로 가공한 것을 사용하여도 좋다.
특히, 제 1 반도체 재료를 사용한 트랜지스터(305) 및 트랜지스터(306)와 제 2 반도체 재료를 사용한 트랜지스터(349) 사이의 계층에 구리 배선을 형성하는 경우에는 제 2 반도체 재료를 사용한 트랜지스터(349)의 제조 공정에서 부가하는 가열 처리의 영향을 충분히 고려할 필요가 있다. 바꿔 말하면 제 2 반도체 재료를 사용한 트랜지스터(349)의 제조 공정에서 부가하는 가열 처리의 온도를 배선 재료의 성질에 적합하도록 유의할 필요가 있다. 예를 들어, 트랜지스터(349)의 구성 부재에 대하여 고온으로 가열 처리를 수행한 경우, 구리 배선에서는 열 응력이 발생하여 이것으로 인한 스트레스 마이그레이션 등의 문제가 생기기 때문이다.
본 실시형태에 기재된 트랜지스터(349)에 포함되는 산화물 반도체막을 갖는 다층막(351)은 국재 준위 밀도가 저감된다. 이로써 뛰어난 전기 특성을 갖는 트랜지스터를 제작할 수 있다. 또한, 시간에 따른 변화나 스트레스 시험에 의한 전기 특성의 변동이 적은 신뢰성이 높은 트랜지스터를 제작할 수 있다.
또한, 본 실시형태에 기재된 구성 및 방법 등은 다른 실시형태 및 실시예에 기재된 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 10)
상술한 실시형태에 기재된 산화물 반도체막, In 또는 Ga을 포함하는 산화물막은 스퍼터링법에 의하여 형성할 수 있지만, 다른 방법, 예를 들어, 열CVD법에 의하여 형성하여도 좋다. 예를 들어, 열CVD법으로서 MOCVD(Metal Organic Chemical Vapor Deposition)법이나 ALD(Atomic Layer Deposition)법을 사용하여도 좋다.
열CVD법은 플라즈마를 사용하지 않는 성막 방법이기 때문에 플라즈마 대미지로 인하여 결함이 생성되지 않는다는 장점을 갖는다.
열CVD법에 의한 성막은, 챔버 내를 대기압하 또는 감압하로 하고, 원료 가스와 산화제를 챔버 내에 동시에 공급하고, 기판 근방 또는 기판 위에서 반응시켜 기판 위에 퇴적시킴으로써 수행하여도 좋다.
또한, ALD법은 챔버 내를 대기압하 또는 감압하로 하고 반응시키기 위한 원료 가스를 순차적으로 챔버 내에 도입하고, 이 가스 도입 절차를 반복함으로써 성막하여도 좋다. 예를 들어, 각각 스위칭 밸브(고속 밸브라고도 부름)를 전환하여 2종류 이상의 원료 가스를 순차적으로 챔버에 공급한다. 즉, 복수 종류의 원료 가스가 혼합되지 않도록 제 1 원료 가스와 동시에 또는 제 1 원료 가스를 도입한 후에 불활성 가스(아르곤 또는 질소 등) 등을 도입하고 나서 제 2 원료 가스를 도입한다. 또한, 불활성 가스를 동시에 도입하는 경우 불활성 가스는 캐리어 가스가 되고, 또한, 제 2 원료 가스를 도입할 때에도 불활성 가스를 동시에 도입하여도 좋다. 또한, 불활성 가스의 도입 대신에 진공배기에 의하여 제 1 원료 가스를 배출한 후, 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판 표면에 흡착됨으로써 제 1 단원자층이 성막되고, 나중에 도입되는 제 2 원료 가스와 제 1 단원자층이 반응함으로써 제 1 단원자층 위에 제 2 단원자층이 적층되어, 박막이 형성된다. 상기 가스 도입 절차를 제어하면서 원하는 두께가 될 때까지 여러 번 반복함으로써 뛰어난 스텝 커버리지를 갖는 박막을 형성할 수 있다. 박막의 두께는 가스 도입 절차의 반복 횟수에 따라 조절이 가능하기 때문에 막 두께를 정밀하게 조절할 수 있어 ALD법은 미세한 FET를 제작하는 경우에 적합하다.
MOCVD법이나 ALD법 등의 열CVD법에 의하여 상술한 실시형태에 기재된 산화물 반도체막, In 또는 Ga을 포함하는 산화물막을 형성할 수 있고, 예를 들어, InGaZnOx(X>0)막을 형성하는 경우에는 트라이메틸인듐, 트라이메틸갈륨, 및 다이에틸아연을 사용한다. 또한 트라이메틸인듐의 화학식은 (CH3)3In이다. 또한 트라이메틸갈륨의 화학식은 (CH3)3Ga이다. 또한 다이에틸아연의 화학식은(CH3)2Zn이다. 또한, 이 조합에 한정되지 않고 트라이메틸갈륨 대신에 트라이에틸갈륨(화학식 (C2H5)3Ga)을 사용할 수도 있고, 다이에틸아연 대신에 다이메틸아연(화학식 (C2H5)2Zn)을 사용할 수도 있다.
예를 들어, ALD를 이용하는 성막 장치에 의하여 산화물 반도체막, 예를 들어, InGaZnOx(X>0)막을 형성하는 경우에는 In(CH3)3가스와 O3가스를 순차적으로 반복하여 도입함으로써 InO2층을 형성한 후, Ga(CH3)3가스와 O3가스를 동시에 도입함으로써 GaO층을 형성한 후에, Zn(CH3)2와 O3가스를 동시에 도입함으로써 ZnO층을 형성한다. 또한, 이들 층의 순서는 상술한 예에 한정되지 않는다. 또한, 이들 가스를 혼합시킴으로써 InGaO2층, InZnO2층, GaInO층, ZnInO층, GaZnO층 등의 혼합 화합물층을 형성하여도 좋다. 또한, O3가스 대신에 Ar 등의 불활성 가스로 버블링되어 얻어진 H2O가스를 사용하여도 좋지만 H를 포함하지 않는 O3가스를 사용하는 것이 더 바람직하다. 또한, In(CH3)3가스 대신에 In(C2H5)3가스를 사용하여도 좋다. 또한, Ga(CH3)3가스 대신에 Ga(C2H5)3가스를 사용하여도 좋다. 또한, In(CH3)3가스 대신에 In(C2H5)3가스를 사용하여도 좋다. 또한 Zn(CH3)2가스를 사용하여도 좋다.
(실시형태 11)
본 실시형태에서는 실시형태 1 내지 실시형태 5에서 설명한 트랜지스터를 사용할 수 있는 전자 기기의 예에 대하여 설명한다.
실시형태 4 내지 실시형태 9에서 설명한 반도체 장치는 다양한 전자 기기(게임기도 포함함)에 적용할 수 있다. 전자 기기로서는 텔레비전, 데스크탑형 또는 노트북형 퍼스널 컴퓨터, 워드 프로세서, DVD(Digital Versatile Disc) 등의 기록 매체에 기억된 정지화상 또는 동영상을 재생하는 화상 재생 장치, 포터블 CD 플레이어, 라디오, 테이프 레코더, 헤드폰 스테레오, 스테레오, 무선 전화 핸드셋, 트랜시버, 휴대 전화, 자동차 전화, 휴대형 게임기, 계산기, 휴대 정보 단말, 전자 수첩, 전자 서적, 전자 번역기, 음성 입력 기기, 비디오 카메라, 디지털 스틸 카메라, 전기 면도기, IC 칩, 전자 레인지 등의 고주파 가열 장치, 전기 밥솥, 전기 세탁기, 전기 청소기, 에어컨디셔너 등의 공기 조절 설비, 식기 세척기, 식기 건조기, 의류 건조기, 이불 건조기, 전기 냉장고, 전기 냉동고, 전기 냉동 냉장고, DNA 보존용 냉동고, 방사선 측정기, 투석 장치 등의 의료 기기 등을 들 수 있다. 또한, 연기 감지기, 가스 경보 장치, 방범 경보 장치 등의 경보 장치도 들 수 있다. 또한, 유도등, 신호기, 벨트 컨베이어, 엘리베이터, 에스컬레이터, 산업용 로봇, 전력 저장 시스템 등의 산업 기기도 들 수 있다. 또한, 석유를 사용한 엔진이나 비수계 이차 전지로부터의 전력을 사용하여 전동기에 의하여 추진하는 이동체 등도 전자 기기의 범주에 포함되는 것으로 한다. 상술한 이동체로서, 예를 들어 전기 자동차(EV), 내연 기관과 전동기를 겸비한 하이브리드 차(HEV), 플러그인 하이브리드 차(PHEV), 이들의 타이어 차륜을 무한 궤도로 바꾼 장궤(裝軌) 차량, 전동 어시스트 자전거를 포함하는 원동기가 달린 자전거, 자동 이륜차, 전동 휠체어, 골프용 카트, 소형 또는 대형 선박, 잠수함, 헬리콥터, 항공기, 로켓, 인공 위성, 우주 탐사기나 혹성 탐사기, 우주선을 들 수 있다.
실시형태 4 내지 실시형태 9에서 설명한 반도체 장치는 오프 전류가 극히 작은 트랜지스터를 갖기 때문에 반도체 장치에서 오랫동안 데이터를 유지할 수 있다. 이 결과 반도체 장치에서 기록 횟수를 삭감할 수 있음과 함께 기록을 수행하지 않을 때에는 전원을 오프 상태로 할 수 있다. 따라서 상기 반도체 장치를 전자 기기에 구비함으로써 전자 기기의 소비 전력을 저감할 수 있다.
또한, 본 실시형태에 기재된 구성 및 방법 등은 다른 실시형태 및 실시예에 기재된 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시예 1)
본 실시예에서는 산화물 반도체막을 갖는 다층막의 국재 준위 밀도에 대하여 일정광 전류 측정법(CPM: Constant Photocurrent Method)에 의하여 평가하였다.
먼저, CPM측정을 수행한 시료 1의 구조 및 그 제작 방법에 대하여 이하에 설명한다.
시료 1의 구조에 대하여 도 16을 사용하여 설명한다. 시료 1에는 유리 기판(701) 위에 전극(703)이 제공되고, 전극(703) 위에 절연막(705)이 제공된다. 절연막(705) 위에 In 또는 Ga을 포함하는 산화물막(707)이 제공되고, In 또는 Ga을 포함하는 산화물막(707) 위에 산화물 반도체막(709)이 제공된다. 산화물 반도체막(709) 위에 한 쌍의 전극(711), 전극(713)이 제공되고, 산화물 반도체막(709) 위에 In 또는 Ga을 포함하는 산화물막(715)이 제공되고, In 또는 Ga을 포함하는 산화물막(715) 위에 절연막(717)이 제공된다.
또한, In 또는 Ga을 포함하는 산화물막(715) 및 절연막(717)에 제공된 개구(721)에 의하여 전극(711)이 노출된다. In 또는 Ga을 포함하는 산화물막(715) 및 절연막(717)에 제공된 개구(723)에 의하여 전극(713)이 노출된다. 절연막(705), In 또는 Ga을 포함하는 산화물막(715), 및 절연막(717)에 제공된 개구(725)에 의하여 전극(703)이 노출된다.
다음에 시료 1의 제작 방법에 대하여 설명한다.
스퍼터링법에 의하여 유리 기판(701) 위에 두께 100nm의 텅스텐막을 형성한 후, 포토리소그래피 공정에 의하여 형성한 마스크를 사용하여 상기 텅스텐막을 에칭하여 전극(703)을 형성하였다.
유리 기판(701) 및 전극(703) 위에 절연막(705)을 형성하였다. 여기서는 CVD법에 의하여 두께 100nm의 산화 질화 실리콘막을 절연막(705)으로서 형성하였다.
절연막(705) 위에 스퍼터링법에 의하여 In 또는 Ga을 포함하는 산화물막을 형성하였다. 여기서는 In-Ga-Zn 산화물(In:Ga:Zn=1:3:2[원자수비])인 타깃을 사용하고 스퍼터링법에 의하여 두께 30nm의 In-Ga-Zn 산화물을 형성하였다. 또한, 성막 가스로서 아르곤 가스를 30sccm, 산소 가스를 15sccm 사용하고 압력을 0.4Pa로 하고, 기판 온도를 200℃로 하고, DC 전력을 0.5kW 인가하였다.
다음에 In 또는 Ga을 포함하는 산화물막에 이온 주입법에 의하여 산소를 첨가하였다. 여기서는 가속 전압을 5keV로 하고, 도즈량이 1×1016/cm2의 산소 이온을 In 또는 Ga을 포함하는 산화물막에 주입하였다.
다음에 In 또는 Ga을 포함하는 산화물막 위에 스퍼터링법에 의하여 산화물 반도체막을 형성하였다. 여기서는 In-Ga-Zn 산화물(In:Ga:Zn=1:1:1[원자수비])인 타깃을 사용하고 스퍼터링법에 의하여 두께 100nm의 In-Ga-Zn 산화물을 형성하였다. 또한, 성막 가스로서 아르곤 가스를 30sccm, 산소 가스를 15sccm 사용하고 압력을 0.4Pa로 하고, 기판 온도를 300℃로 하고, DC 전력을 0.5kW 인가하였다.
다음에 산화물 반도체막 위에 포토리소그래피 공정에 의하여 마스크를 형성한 후, In 또는 Ga을 포함하는 산화물막 및 산화물 반도체막을 각각 에칭하여 In 또는 Ga을 포함하는 산화물막(707) 및 산화물 반도체막(709)을 형성하였다.
다음에 가열 처리를 수행하여 In 또는 Ga을 포함하는 산화물막(707)에 포함되는 산소의 일부를 산화물 반도체막(709)으로 옮겨 산화물 반도체막(709)의 산소 결손량을 저감하였다. 여기서는 질소 분위기에서 450℃로 1시간 동안 가열 처리를 수행한 후, 건조 공기 분위기에서 450℃로 1시간 동안 가열 처리를 수행하였다.
다음에 산화물 반도체막(709) 위에 한 쌍의 전극(711), 전극(713)을 형성하였다. 여기서는 스퍼터링법에 의하여 두께 100nm의 텅스텐막을 형성한 후, 포토리소그래피 공정에 의하여 형성한 마스크를 사용하여 상기 텅스텐막을 에칭하여 한 쌍의 전극(711), 전극(713)을 형성하였다.
다음에 절연막(705), In 또는 Ga을 포함하는 산화물막(707), 산화물 반도체막(709), 한 쌍의 전극(711), 전극(713) 위에 In 또는 Ga을 포함하는 산화물막(715)을 형성한 후, CVD법에 의하여 절연막(717)을 형성하였다.
In 또는 Ga을 포함하는 산화물막(715)으로서는, 여기서는 In-Ga-Zn 산화물(In:Ga:Zn=1:3:2[원자수비])인 타깃을 사용하고 스퍼터링법에 의하여 두께 30nm의 In-Ga-Zn 산화물을 형성하였다. 또한, 성막 가스로서 아르곤 가스를 30sccm, 산소 가스를 15sccm 사용하고， 압력을 0.4Pa로 하고, 기판 온도를 200℃로 하고, DC 전력을 0.5kW 인가하였다.
여기서는 절연막(717)으로서 스퍼터링법에 의하여 두께 300nm의 산화 실리콘막을 형성하였다.
다음에, 가열 처리를 수행하였다. 여기서는 건조 공기 분위기에서 300℃로 1시간 동안 가열 처리를 수행하였다.
다음에 절연막(717) 위에 포토리소그래피 공정에 의하여 마스크를 형성한 후, 절연막(705), In 또는 Ga을 포함하는 산화물막(715), 및 절연막(717)의 일부를 에칭하여 개구(721), 개구(723), 개구(725)를 형성하고 전극(703), 한 쌍의 전극(711), 전극(713)을 노출시켰다.
상술한 공정에 의하여 시료 1을 제작하였다.
다음에 시료 1을 CPM측정하였다. CPM측정에서는 시료인 산화물 반도체막(709)에 접하여 제공된 한 쌍의 전극(711), 전극(713) 사이에 전압을 인가한 상태로 광전류 값이 일정하게 되도록 한 쌍의 전극 사이의 시료면에 조사하는 광량을 조정하고, 조사 광량으로부터 흡수 계수를 도출하는 것을 각 파장에서 수행하는 것이다. CPM측정에서 측정 대상물에 결함이 있는 경우, 결함이 존재하는 준위에 따른 에너지(파장으로부터 환산)에서의 흡수 계수가 증가된다. 이 흡수 계수의 증가분에 정수를 곱함으로써 측정 대상물의 결함 밀도를 도출할 수 있다. 도 17의 (A)에 시료 1의 측정 결과를 나타냈다. 곡선(733)은 시료의 흡수 계수의 커브를 나타내고, 곡선(731)은 분광 광도계를 사용하여 광학적으로 측정한 흡수 계수를 나타내고, 쇄선(735)은 곡선(733)의 접선을 나타낸다. 도 17의 (A)의 동그란 파선으로 두른 에너지 범위에서 CPM측정에 의하여 도출한 흡수 계수(곡선(733))로부터 우르바하 테일(쇄선(735))의 흡수 계수분을 빼고 상기 에너지 범위에서의 흡수 계수의 적분값을 도출한 결과를 도 17의 (B)에 나타냈다.
도 17의 (A)에서 가로 축은 광 에너지를 나타내고, 세로 축은 흡수 계수를 나타낸다. 또한, 도 17의 (B)에서 가로 축은 흡수 계수를 나타내고, 세로 축은 광 에너지를 나타낸다. 또한, 도 17의 (B)의 세로 축에서, 산화물 반도체막의 전도대 하단을 0eV로 하고, 가전자대 상단을 3.15eV로 한다. 도 17의 (B)에서 실선으로 나타낸 곡선은 시료 1의 국재 준위에 상당하고 에너지가 1.5eV 이상 2.3eV 이하의 범위에서 국재 준위에 기인하는 흡수가 확인되었다. 에너지마다의 값을 적분하면 시료 1에서의 흡수 계수는 4.36×10-5/cm였다.
여기서 얻어진 국재 준위는 불순물이나 결함으로 인한 준위라고 생각된다. 따라서 In 또는 Ga을 포함하는 산화물막(707) 및 산화물 반도체막(709)은 불순물이나 결함으로 인한 준위가 극히 적은 것을 알 수 있었다. 즉 In 또는 Ga을 포함하는 산화물막(707) 및 산화물 반도체막(709)을 사용하여 트랜지스터를 제작함으로써 트랜지스터의 온 전류를 증대시킴과 함께 전계 효과 이동도를 높일 수 있다. 또한, 시간에 따른 변화나 스트레스 시험에 의한 전기 특성의 변동이 적은 신뢰성이 높은 트랜지스터를 제작할 수 있다.
(실시예 2)
본 실시예에서는 산소가 첨가된 In 또는 Ga을 포함하는 산화물막에서 가열에 의한 수소 분자, 물 분자, 및 산소 분자의 방출량을 평가한 결과에 대하여 설명한다.
먼저, 평가한 시료의 제작 방법을 설명한다. 제작한 시료는 시료 2 내지 시료 6이다.
시료 2 및 시료 3의 제작 방법에 대하여 설명한다.
기판으로서, 실리콘 웨이퍼를 사용하였다. 염화 수소를 포함하는 산소 분위기에서 기판을 950℃로 가열하고, 기판 표면에 두께 100nm의 염소를 포함하는 산화 실리콘막을 형성하였다.
다음에 염소를 포함하는 산화 실리콘막 위에 두께 300nm의 산화 질화 실리콘막을 CVD법에 의하여 형성하였다. 이 후, CMP 처리에 의하여 산화 질화 실리콘막의 표면을 평탄화 처리하였다.
다음에 스퍼터링법에 의하여 In 또는 Ga을 포함하는 산화물막으로서 두께 30nm의 In-Ga-Zn계 산화물막을 형성하였다. 여기서는 In:Ga:Zn=1:3:2의 타깃을 사용하고 스퍼터링 가스로서 유량 15sccm의 산소 및 유량 30sccm의 아르곤을 압력 0.4Pa의 챔버에 도입하고 기판 온도를 200℃로 하고 공급 전력을 0.5kW로 하였다.
상술한 공정에 의하여 시료 2를 제작하였다.
다음에 시료 2에 포함되는 In 또는 Ga을 포함하는 산화물막에 산소를 첨가하고 산소가 첨가된 In 또는 Ga을 포함하는 산화물막을 형성하였다. 여기서는 이온 주입법을 사용하여 가속 전압을 5keV로 하고, 도즈량이 1×1016/cm2의 산소 이온을 In 또는 Ga을 포함하는 산화물막에 주입하였다.
상술한 공정에 의하여 시료 3을 제작하였다.
여기서, 시료 2 및 시료 3의 In 또는 Ga을 포함하는 산화물막의 막 밀도를 X선 반사율 분석법(XRR: X-ray Reflectmetry Analysis)을 사용하여 측정한 결과, 시료 2의 막 밀도는 5.8g/cm3이고 시료 3의 막 밀도는 5.6g/cm3였다. 이로써 산화물 반도체막에 산소가 첨가됨으로써 막 밀도가 저하되는 것을 알 수 있었다.
다음에 시료 2 및 시료 3에 대하여 TDS분석을 수행하였다. 시료 2 및 시료 3에서, 기판 온도에 대한 수소 분자의 방출량을 도 18의 (A) 및 도 18의 (B)에 각각 나타내고 물 분자의 방출량을 도 18의 (C) 및 도 18의 (D)에 각각 나타내고, 산소 분자의 방출량을 도 18의 (E) 및 도 18의 (F)에 각각 나타냈다.
도 18의 (A) 및 도 18의 (B)를 보면, 시료 2 및 시료 3에서는 수소 분자의 방출량은 같은 경향을 나타낸 것을 알 수 있다. 도 18의 (C) 및 도 18의 (D)를 보면, 시료 2와 비교하면 시료 3에서의 300℃ 부근의 물 분자의 방출량이 많은 것을 알 수 있다. 도 18의 (E) 및 도 18의 (F)를 보면, 시료 2에서는 기판을 가열하여도 In 또는 Ga을 포함하는 산화물막으로부터 산소가 방출되지 않지만, 시료 3에서는 350℃ 이상 510℃ 이하에서 산소 분자가 방출되는 것을 알 수 있다.
또한, 외부로 방출되는 분자의 총량은 TDS 분석의 결과를 나타내는 곡선의 적분값에 상당한다. 그래서 외부로 방출되는 산소 분자의 방출 총량을 구한 결과, 시료 2에서는 6.8×1013개/cm2이고 시료 3에서는 2.1×1014개/cm2였다.
상술한 것으로부터 In 또는 Ga을 포함하는 산화물막에 산소를 첨가한 후, 가열함으로써 In 또는 Ga을 포함하는 산화물막으로부터 산소가 방출되는 것을 알 수 있었다.
다음에 시료 2에서 기판 위에 형성한 두께 300nm의 산화 질화 실리콘막에 산소를 첨가한 후, 상기 산화 질화 실리콘막 위에 In 또는 Ga을 포함하는 산화물막을 형성한 시료를 시료 4로 한다.
또한, 시료 3에서 기판 위에 형성한 두께 300nm의 산화 질화 실리콘막에 산소를 첨가한 후, 상기 산화 질화 실리콘막 위에 In 또는 Ga을 포함하는 산화물막을 형성한 시료를 시료 5로 한다.
여기서는 이온 주입법을 사용하여 가속 전압을 60keV로 하고, 도즈량이 2×1016/cm2의 산소 이온을 산화 질화 실리콘막에 주입하였다.
다음에 시료 4 및 시료 5에 대하여 TDS분석을 수행하였다. 시료 4 및 시료 5에서, 기판 온도에 대한 수소 분자의 방출량을 각각 도 19의 (A) 및 도 19의 (B)에 나타내고 물 분자의 방출량을 도 19의 (C) 및 도 19의 (D)에 각각 나타내고, 산소 분자의 방출량을 도 19의 (E) 및 도 19의 (F)에 각각 나타냈다.
도 19의 (A) 및 도 19의 (B)를 보면, 시료 4 및 시료 5에서는 수소 분자의 방출량은 같은 경향을 나타낸 것을 알 수 있다. 도 19의 (C) 및 도 19의 (D)를 보면, 시료 4와 비교하면 시료 5에서의 300℃ 부근의 물 분자의 방출량이 많은 것을 알 수 있다. 도 19의 (E) 및 도 19의 (F)를 보면, 시료 4에서는 기판을 가열하여도 In 또는 Ga을 포함하는 산화물막으로부터 산소가 방출되지 않지만, 시료 5에서는 350℃ 이상 510℃ 이하에서 산소 분자가 방출되는 것을 알 수 있다.
또한, 외부로 방출되는 산소 분자의 방출 총량을 구한 결과, 시료 4에서는 5.9×1013개/cm2이고 시료 5에서는 1.7×1014개/cm2였다.
상술한 것으로부터 In 또는 Ga을 포함하는 산화물막에 산소를 첨가한 후, 가열함으로써 In 또는 Ga을 포함하는 산화물막으로부터 산소가 방출되는 것을 알 수 있었다. 또한, 도 18의 (F)와 도 19의 (F)를 비교하면 산소 분자의 방출량이 같기 때문에 산소가 첨가된 산화 질화 실리콘막으로부터 방출되는 산소 분자량은 적고, 주로 In 또는 Ga을 포함하는 산화물막으로부터 산소 분자가 방출되는 것을 알 수 있다.
또한, 시료 4에서, In 또는 Ga을 포함하는 산화물막을 형성하지 않는 시료, 즉 기판 위에 산화 질화 실리콘막을 형성하고, 상기 산화 질화 실리콘막에 산소를 첨가한 시료를 시료 6으로 한다.
다음에 시료 6에 대하여 TDS분석을 수행하였다. 시료 6에서, 기판 온도에 대한 수소 분자의 방출량을 도 20의 (A)에 나타내고, 물 분자의 방출량을 도 20의 (B)에 나타내고, 산소 분자의 방출량을 도 20의 (C)에 나타냈다.
또한, 외부로 방출되는 산소 분자의 방출 총량을 구한 결과, 시료 6에서는 9.2×1015개/cm2였다.
도 20의 (B) 및 도 20의 (C)에 나타낸 바와 같이, 시료 2 내지 시료 5와 비교하면 시료 6에서는 물 분자 및 산소 분자 각각의 방출량이 증가되는 것을 알 수 있다. 이로써 시료 2 내지 시료 5에서, 산화 질화 실리콘막 위에 형성된 In 또는 Ga을 포함하는 산화물막은 물 분자 및 산소 분자의 방출을 막는 블로킹 효과를 갖는 것을 알 수 있다.
(실시예 3)
본 실시예에서는 다층막 중의 산소가 350℃ 또는 450℃의 가열 처리를 수행한 후에 확산되는 상황을 도 21을 사용하여 설명한다.
도 21에 다층막 중 어느 막을 18O2가스를 사용하여 형성한 시료에 대하여 SIMS를 수행하여 깊이 방향에서의 18O 농도 분포를 측정한 결과를 나타냈다.
여기서 In 또는 Ga을 포함하는 산화물막(401a)은 In-Ga-Zn 산화물(In:Ga:Zn=1:1:1[원자수비])인 타깃을 사용하고 스퍼터링법에 의하여 형성하였다.
또한, 산화물 반도체막(401b)은 In-Ga-Zn 산화물(In:Ga:Zn=3:1:2[원자수비])인 타깃을 사용하고 스퍼터링법에 의하여 형성하였다.
또한, In 또는 Ga을 포함하는 산화물막(401c)은 In-Ga-Zn 산화물(In:Ga:Zn=1:1:1[원자수비])인 타깃을 사용하고 스퍼터링법에 의하여 형성하였다.
여기서 도 21의 (A)는, In 또는 Ga을 포함하는 산화물막(401a)에 18O2가스를 사용하고, 그 외의 층에는 18O2가스를 사용하지 않는 시료의 In 또는 Ga을 포함하는 산화물막(401a) 및 산화물 반도체막(401b)의 계면을 포함하는 깊이 방향에서의 18O 농도 분포를 나타낸 것이다. 가열 처리를 수행하지 않는 경우(as-depo라고 표기함, 가는 실선)에 비하여 350℃로 가열 처리를 수행한 후(350℃ 가열 처리 후라고 표기함, 중의 실선) 및 450℃로 가열 처리를 수행한 후(450℃ 가열 처리 후라고 표기함, 굵은 실선)에서는 18O가 In 또는 Ga을 포함하는 산화물막(401a)으로부터 산화물 반도체막(401b)까지 확산되는 것을 알 수 있었다.
또한, 도 21의 (B)는 산화물 반도체막(401b)에 18O2가스를 사용하고, 그 외의 층에는 18O2가스를 사용하지 않는 시료의 산화물 반도체막(401b) 및 In 또는 Ga을 포함하는 산화물막(401c)의 계면을 포함하는 깊이 방향에서의 18O 농도 분포를 나타낸 것이다. 가열 처리를 수행하지 않는 경우(as-depo라고 표기함, 가는 실선)에 비하여 350℃로 가열 처리를 수행한 후(350℃ 가열 처리 후라고 표기함, 중의 실선) 및 450℃로 가열 처리를 수행한 후(450℃ 가열 처리 후라고 표기함, 굵은 실선)에서는 18O가 산화물 반도체막(401b)으로부터 In 또는 Ga을 포함하는 산화물막(401c)까지 확산되는 것을 알 수 있었다.
또한, 도 21의 (C)는, 산화물 반도체막(401b)에 18O2가스를 사용하고, 그 외의 층에는 18O2가스를 사용하지 않는 시료의 In 또는 Ga을 포함하는 산화물막(401a) 및 산화물 반도체막(401b)의 계면을 포함하는 깊이 방향에서의 18O 농도 분포를 나타낸 것이다. 가열 처리를 수행하지 않는 경우(as-depo라고 표기함, 가는 실선) 및 350℃로 가열 처리를 수행한 후(350℃ 가열 처리 후라고 표기함, 중의 실선)에 비하여 450℃로 가열 처리를 수행한 후(450℃ 가열 처리 후라고 표기함, 굵은 실선)에서는 18O가 산화물 반도체막(401b)으로부터 In 또는 Ga을 포함하는 산화물막(401a)까지 확산되는 것을 알 수 있었다.
도 21에 나타낸 바와 같이, 다층막 중에서는 산소는 상호적으로 서로 확산되는 것을 알 수 있다.
(실시예 4)
본 실시예에서 본 발명의 일 형태인 트랜지스터에 포함되는 다층막의 실리콘 농도에 대하여 설명한다. 여기서는 상기 다층막을 SIMS측정에 의하여 평가한 결과에 대하여 설명한다.
먼저 SIMS측정한 시료에 대하여 설명한다.
실리콘 웨이퍼 위에 두께 10nm의 In 또는 Ga을 포함하는 산화물막(81)을 형성하고, In 또는 Ga을 포함하는 산화물막(81) 위에 두께 10nm의 산화물 반도체막(82)을 형성하고, 산화물 반도체막(82) 위에 두께 10nm의 In 또는 Ga을 포함하는 산화물막(83)을 형성함으로써 다층막을 형성하였다.
본 실시예에서, In 또는 Ga을 포함하는 산화물막(81)은 In-Ga-Zn 산화물(In:Ga:Zn=1:3:2[원자수비])인 타깃을 사용하고 스퍼터링법에 의하여 형성한 산화물막이다. 또한, 성막 가스로서 아르곤 가스를 30sccm, 산소 가스를 15sccm 사용하고, 압력을 0.4Pa로 하고, 기판 온도를 200℃로 하고, DC 전력을 0.5kW 인가함으로써 형성하였다.
또한, 산화물 반도체막(82)은 In-Ga-Zn 산화물(In:Ga:Zn=1:1:1[원자수비])인 타깃을 사용하고 스퍼터링법에 의하여 형성한 산화물 반도체막이다. 또한, 성막 가스로서 아르곤 가스를 30sccm, 산소 가스를 15sccm 사용하고, 압력을 0.4Pa로 하고, 기판 온도를 300℃로 하고, DC 전력을 0.5kW 인가함으로써 형성하였다.
또한, In 또는 Ga을 포함하는 산화물막(83)은 In-Ga-Zn 산화물(In:Ga:Zn=1:3:2[원자수비])인 타깃을 사용하고 스퍼터링법에 의하여 형성한 산화물막이다. 또한, 성막 가스로서 아르곤 가스를 30sccm, 산소 가스를 15sccm 사용하고, 압력을 0.4Pa로 하고, 기판 온도를 200℃로 하고, DC 전력을 0.5kW 인가함으로써 형성하였다.
다층막을 형성한 후, 가열 처리를 수행하지 않는 시료와 450℃로 2시간 동안 가열 처리를 수행한 시료를 준비하였다. 가열 처리를 수행하지 않는 시료를 시료 7로 하고, 가열 처리를 수행한 시료를 시료 8로 하였다.
시료 7 및 시료 8에 대하여 비행 시간 이차 이온 질량 분석(ToF-SIMS: Time-of-flight secondary ion mass spectroscopy)을 수행하고 깊이 방향의 Si 농도[atoms/cm3]를 측정하였다. 도 22의 (A)에 시료 7에서의 다층막의 깊이 방향의 SiO3의 이차 이온 강도로부터 환산한 Si 농도[atoms/cm3]를 나타내고, 도 22의 (B)에 시료 8에서의 다층막의 깊이 방향의 SiO3의 이차 이온 강도로부터 환산한 Si 농도[atoms/cm3]를 나타냈다.
도 22의 (A) 및 도 22의 (B)를 보면, 실리콘 웨이퍼와 In 또는 Ga을 포함하는 산화물막(81)의 계면, 및 In 또는 Ga을 포함하는 산화물막(83)의 상면에서 Si 농도가 높아지는 것을 알 수 있었다. 또한, 산화물 반도체막(82)의 Si 농도가 ToF-SIMS의 검출 하한인 1×1018atoms/cm3 정도인 것을 알 수 있었다. 이것은 In 또는 Ga을 포함하는 산화물막(81) 및 In 또는 Ga을 포함하는 산화물막(83)이 제공됨으로써 실리콘 웨이퍼나 표면 오염 등에 기인한 실리콘이 산화물 반도체막(82)까지 영향을 미치지 않게 되기 때문이라고 생각될 수 있다.
또한, 도 22의 (A) 및 도 22의 (B)에 나타낸 결과를 보면, 가열 처리를 수행함으로써 실리콘이 확산되기 어렵고 성막할 때의 혼합이 주된 것이라고 알 수 있다.
상술한 것으로부터 본 실시예에 기재된 바와 같은 다층막을 사용함으로써 안정적인 전기 특성을 갖는 트랜지스터를 제작할 수 있다.
1: 기판
3: 산화 절연막
11: 산화물막
11a: 산화물막
11b: 산화물막
13: 산소
15: 산화물 반도체막
15a: 산화물 반도체막
17: 다층막
21: 산화물 반도체막
21a: 산화물 반도체막
23: 산화물막
23a: 산화물막
23b: 산화물막
25: 산소
27: 다층막
31: 산화물막
31a: 산화물막
31b: 산화물막
32: 산화물 반도체막
33: 산소
35: 산화물 반도체막
35a: 산화물 반도체막
37: 산화물막
39: 다층막
50: 트랜지스터
60: 트랜지스터
81: 산화물막
82: 산화물 반도체막
83: 산화물막
101: 기판
103: 게이트 전극
104: 게이트 절연막
105: 산화물 반도체막
105a: 산화물 반도체막
107: 산화물막
107a: 산화물막
107b: 산화물막
109: 산소
111: 산화물 반도체막
113: 산화물막
114: 다층막
115: 전극
117: 전극
118: 트랩 준위
119: 산화 절연막
121: 산화 절연막
123: 질화 절연막
127: 게이트 절연막
128: 절연막
129a: 저저항 영역
129b: 저저항 영역
131: 기판
133: 산화 절연막
135: 산화물막
135a: 산화물막
135b: 산화물막
137: 산소
139: 산화물 반도체막
139a: 산화물 반도체막
141: 산화물막
143: 산화물막
145: 산화물 반도체막
147: 산화물막
148: 다층막
149: 전극
151: 전극
153: 게이트 절연막
155: 게이트 전극
157: 보호막
159: 배선
161: 배선
163: 트랩 준위
165: 트랩 준위
170: 게이트 절연막
171: 도전막
172: 도전막
173: 도전막
174: 도전막
180: 트랜지스터
181: 산화물막
183: 산화물 반도체막
184: 다층막
185: 산화물막
187: 도전막
189: 도전막
301: 반도체 기판
303: STI
304: n웰 영역
305: 트랜지스터
306: 트랜지스터
307: 채널 영역
308: 채널 영역
309: 불순물 영역
310: 불순물 영역
311: 게이트 절연막
312: 게이트 절연막
313: 게이트 전극
314: 게이트 전극
315: 불순물 영역
316: 불순물 영역
317: 사이드 월
318: 사이드 월
321: 절연막
323: 절연막
325: 콘택트 플러그
327: 절연막
329: 배선
331: 절연막
332: 배리어막
333: 절연막
335a: 배선
335b: 배선
335c: 배선
342: 절연막
343: 절연막
345a: 콘택트 플러그
345b: 콘택트 플러그
349: 트랜지스터
351: 다층막
353: 전극
355: 전극
357: 게이트 절연막
359: 게이트 전극
365: 절연막
367: 절연막
401a: 산화물막
401b: 산화물 반도체막
401c: 산화물막
701: 유리 기판
703: 전극
705: 절연막
707: 산화물막
709: 산화물 반도체막
711: 전극
713: 전극
715: 산화물막
717: 절연막
721: 개구
723: 개구
725: 개구
731: 곡선
733: 곡선
735: 쇄선
901: 기판
902: 화소부
903: 신호선 구동 회로
904: 주사선 구동 회로
905: 실재
906: 기판
908: 액정층
910: 트랜지스터
911: 트랜지스터
913: 액정 소자
915: 접속 단자 전극
916: 단자 전극
917: 도전막
918: FPC
919: 이방성 도전제
921: 평탄화막
923: 절연막
924: 절연막
925: 실재
926: 다층막
930: 전극
931: 전극
932: 절연막
933: 절연막
935: 스페이서
936: 실재
960: 격벽
961: 발광층
963: 발광 소자
964: 충전재

Claims (20)

  1. 반도체 장치의 제작 방법으로서,
    제1 산화물 반도체층을 형성하는 단계;
    이온 주입법, 이온 도핑법 또는 플라즈마 처리를 이용함으로써 상기 제1 산화물 반도체층에 산소를 첨가하는 단계;
    상기 산소를 첨가하는 단계 후 상기 제1 산화물 반도체층 위에 제2 산화물 반도체층을 형성하는 단계; 및
    상기 제1 산화물 반도체층 내 산소의 일부가 상기 제2 산화물 반도체층으로 옮겨지도록 상기 제2 산화물 반도체층을 형성하는 단계 후에 가열 처리를 수행하는 단계
    를 포함하는, 반도체 장치의 제작 방법.
  2. 반도체 장치의 제작 방법으로서,
    제1 산화물 반도체층을 형성하는 단계;
    상기 제1 산화물 반도체층 위에 제2 산화물 반도체층을 형성하는 단계;
    이온 주입법, 이온 도핑법 또는 플라즈마 처리를 이용함으로써 상기 제2 산화물 반도체층에 산소를 첨가하는 단계; 및
    상기 제2 산화물 반도체층 내 산소의 일부가 상기 제1 산화물 반도체층으로 옮겨지도록 상기 산소를 첨가하는 단계 후에 가열 처리를 수행하는 단계
    를 포함하는, 반도체 장치의 제작 방법.
  3. 반도체 장치의 제작 방법으로서,
    제1 산화물 반도체층을 형성하는 단계;
    이온 주입법, 이온 도핑법 또는 플라즈마 처리를 이용함으로써 상기 제1 산화물 반도체층에 산소를 첨가하는 단계;
    상기 산소를 첨가하는 단계 후 상기 제1 산화물 반도체층 위에 제2 산화물 반도체층을 형성하는 단계;
    상기 제2 산화물 반도체층 위에 제3 산화물 반도체층을 형성하는 단계; 및
    상기 제1 산화물 반도체층 내 산소의 일부가 상기 제2 산화물 반도체층으로 옮겨지도록 상기 제2 산화물 반도체층을 형성하는 단계 후에 가열 처리를 수행하는 단계
    를 포함하는, 반도체 장치의 제작 방법.
  4. 제1항에 있어서,
    상기 제2 산화물 반도체층에 전기적으로 접속된 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 제2 산화물 반도체층, 상기 소스 전극 및 상기 드레인 전극 위에 절연층을 형성하는 단계; 및
    상기 절연층 위에 게이트 전극을 형성하는 단계
    를 더 포함하고,
    상기 게이트 전극은 상기 제2 산화물 반도체층과 중첩되는, 반도체 장치의 제작 방법.
  5. 제2항에 있어서,
    제1 게이트 전극을 형성하는 단계;
    상기 제1 산화물 반도체층을 형성하는 단계 전에 상기 제1 게이트 전극 위에 제1 절연층을 형성하는 단계; 및
    상기 제1 산화물 반도체층에 전기적으로 접속된 소스 전극 및 드레인 전극을 형성하는 단계
    를 더 포함하고,
    상기 제1 게이트 전극은 상기 제1 산화물 반도체층과 중첩되는, 반도체 장치의 제작 방법.
  6. 제5항에 있어서,
    상기 제2 산화물 반도체층, 상기 소스 전극 및 상기 드레인 전극 위에 제2 절연층을 형성하는 단계; 및
    상기 제2 절연층 위에 제2 게이트 전극을 형성하는 단계
    를 더 포함하고,
    상기 제2 게이트 전극은 상기 제1 산화물 반도체층과 중첩되는, 반도체 장치의 제작 방법.
  7. 제2항에 있어서,
    상기 제1 산화물 반도체층에 전기적으로 접속된 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 제2 산화물 반도체층, 상기 소스 전극 및 상기 드레인 전극 위에 절연층을 형성하는 단계; 및
    상기 절연층 위에 게이트 전극을 형성하는 단계
    를 더 포함하고,
    상기 게이트 전극은 상기 제1 산화물 반도체층과 중첩되는, 반도체 장치의 제작 방법.
  8. 제3항에 있어서,
    상기 제2 산화물 반도체층에 전기적으로 접속된 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 제3 산화물 반도체층, 상기 소스 전극 및 상기 드레인 전극 위에 절연층을 형성하는 단계; 및
    상기 절연층 위에 게이트 전극을 형성하는 단계
    를 더 포함하고,
    상기 게이트 전극은 상기 제2 산화물 반도체층과 중첩되는, 반도체 장치의 제작 방법.
  9. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제2 산화물 반도체층은 인듐, 갈륨 및 아연 중 하나를 포함하는, 반도체 장치의 제작 방법.
  10. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 산화물 반도체층은 인듐, 갈륨 및 아연 중 하나를 포함하는, 반도체 장치의 제작 방법.
  11. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 산화물 반도체층에 첨가된 상기 산소의 양은 5×1014/㎠ 이상 5×1016/㎠ 이하인, 반도체 장치의 제작 방법.
  12. 제1항 또는 제3항에 있어서,
    상기 제1 산화물 반도체층을 형성하는 단계 전에 상기 제1 산화물 반도체층 아래에 절연층을 형성하는 단계를 더 포함하고,
    산소는 상기 산소를 첨가하는 단계에서 상기 절연층에 첨가되는, 반도체 장치의 제작 방법.
  13. 제1항 또는 제3항에 있어서,
    제1 게이트 전극을 형성하는 단계;
    상기 제1 산화물 반도체층을 형성하는 단계 전에 상기 제1 게이트 전극 위에 제1 절연층을 형성하는 단계; 및
    상기 제2 산화물 반도체층에 전기적으로 접속된 소스 전극 및 드레인 전극을 형성하는 단계
    를 더 포함하고,
    상기 제1 게이트 전극은 상기 제2 산화물 반도체층과 중첩되는, 반도체 장치의 제작 방법.
  14. 제13항에 있어서,
    상기 제2 산화물 반도체층, 상기 소스 전극 및 상기 드레인 전극 위에 제2 절연층을 형성하는 단계; 및
    상기 제2 절연층 위에 제2 게이트 전극을 형성하는 단계
    를 더 포함하고,
    상기 제2 게이트 전극은 상기 제2 산화물 반도체층과 중첩되는, 반도체 장치의 제작 방법.
  15. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 산화물 반도체층 내의 전도대 하단에서의 에너지와 상기 제2 산화물 반도체층 내의 전도대 하단에서의 에너지 사이의 차이는 0.05eV 이상이고 1eV 이하인, 반도체 장치의 제작 방법.
  16. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 산화물 반도체층 내의 전도대 하단에서의 에너지와 상기 제2 산화물 반도체층 내의 전도대 하단에서의 에너지 사이의 차이는 0.05eV 이상이고 0.4eV 이하인, 반도체 장치의 제작 방법.
  17. 제3항에 있어서,
    상기 제3 산화물 반도체층 내의 전도대 하단에서의 에너지와 상기 제2 산화물 반도체층 내의 전도대 하단에서의 에너지 사이의 차이는 0.05eV 이상이고 0.4eV 이하인, 반도체 장치의 제작 방법.
  18. 삭제
  19. 삭제
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