JP2023149085A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】高移動度かつ信頼性が高い半導体装置を実現すること。【解決手段】半導体装置の製造方法は、基板の上に酸化物半導体層を形成し、前記酸化物半導体層の上にゲート絶縁層を形成し、前記ゲート絶縁層の上にアルミニウムを主成分とする酸化金属層を形成し、前記ゲート絶縁層の上に前記酸化金属層が形成された状態で熱処理を行い、前記熱処理の後に、前記酸化金属層を除去し、前記ゲート絶縁層の上にゲート電極を形成する。前記ゲート電極は、前記酸化金属層が除去されることで露出した前記ゲート絶縁層と接するように形成されてもよい。【選択図】図３

Description

本発明の実施形態の一つは、半導体装置の製造方法に関する。特に、本発明の実施形態の一つは、チャネルとして酸化物半導体が用いられた半導体装置の製造方法に関する。
近年、アモルファスシリコン、低温ポリシリコン、及び単結晶シリコンに替わり、酸化物半導体がチャネルに用いられた半導体装置の開発が進められている（例えば、特許文献１～６）。酸化物半導体がチャネルに用いられた半導体装置は、アモルファスシリコンがチャネルに用いられた半導体装置と同様に、単純な構造かつ低温プロセスで形成することができる。酸化物半導体がチャネルに用いられた半導体装置は、アモルファスシリコンがチャネルに用いられた半導体装置よりも高い移動度を有することが知られている。
酸化物半導体がチャネルに用いられた半導体装置が安定した動作をするために、その製造工程において酸化物半導体層に酸素を供給し、酸化物半導体層に形成された酸素欠損を低減することが重要である。酸化物半導体層に酸素を供給する方法の一つとして、例えば、酸化物半導体層を覆う絶縁層を、当該絶縁層が酸素をより多く含む条件で形成する技術が開示されている。
特開２０２１－１４１３３８号公報 特開２０１４－０９９６０１号公報 特開２０２１－１５３１９６号公報 特開２０１８－００６７３０号公報 特開２０１６－１８４７７１号公報 特開２０２１－１０８４０５号公報
しかしながら、酸素をより多く含む条件で形成された絶縁層は欠陥を多く含む。その影響で、その欠陥に電子がトラップされることが原因と考えられる半導体装置の特性異常又は信頼性試験における特性変動が発生する。一方、欠陥の少ない絶縁層を用いると、絶縁層に含まれる酸素を多くすることができない。したがって、絶縁層から酸化物半導体層に十分に酸素を供給することができない。このように、半導体装置の特性変動の原因となる絶縁層中の欠陥を低減しつつ、酸化物半導体層に形成された酸素欠損を修復することができる構造を実現することが要求されている。
さらに、酸化物半導体層に含まれるインジウムの比率を相対的に高くすることで、高い移動度を有する半導体装置が得られることが知られているが、酸化物半導体層に酸素欠損が形成されやすい。したがって、高い信頼性を維持したまま高い移動度を実現するためには、酸化物半導体層の周囲の絶縁層の構成を工夫する必要がある。
本発明の実施形態の一つは、信頼性及び移動度が高い半導体装置を実現することを課題の一つとする。
本発明の一実施形態に係る半導体装置の製造方法は、基板の上に酸化物半導体層を形成し、前記酸化物半導体層の上にゲート絶縁層を形成し、前記ゲート絶縁層の上にアルミニウムを主成分とする酸化金属層を形成し、前記ゲート絶縁層の上に前記酸化金属層が形成された状態で熱処理を行い、前記熱処理の後に、前記酸化金属層を除去し、前記ゲート絶縁層の上にゲート電極を形成する。
本発明の一実施形態に係る半導体装置の概要を示す断面図である。 本発明の一実施形態に係る半導体装置の概要を示す平面図である。 本発明の一実施形態に係る半導体装置の製造方法を示すシーケンス図である。 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体装置の概要を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示すシーケンス図である。 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の一実施形態の変形例に係る半導体装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の一実施形態に係る表示装置の概要を示す平面図である。 本発明の一実施形態に係る表示装置の回路構成を示すブロック図である。 本発明の一実施形態に係る表示装置の画素回路を示す回路図である。 本発明の一実施形態に係る表示装置の概要を示す断面図である。 本発明の一実施形態に係る表示装置の画素電極及び共通電極の平面図である。 本発明の一実施形態に係る表示装置の画素回路を示す回路図である。 本発明の一実施形態に係る表示装置の概要を示す断面図である。 本発明の一実施形態に係る半導体装置の電気特性を示す図である。 本発明の一実施形態に係る半導体装置の電気特性を示す図である。 本発明の一実施形態に係る半導体装置の電気特性を示す図である。 本発明の一実施形態に係る半導体装置の信頼性試験結果を示す図である。 本発明の一実施形態に係る半導体装置の信頼性試験結果を示す図である。 本発明の一実施形態に係る半導体装置の電気特性を示す図である。
以下に、本発明の各実施の形態について、図面を参照しつつ説明する。以下の開示はあくまで一例にすぎない。当業者が、発明の主旨を保ちつつ、実施形態の構成を適宜変更することによって容易に想到し得る構成は、当然に本発明の範囲に含有される。図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合がある。しかし、図示された形状はあくまで一例であって、本発明の解釈を限定するものではない。本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
本発明の各実施の形態において、基板から酸化物半導体層に向かう方向を上又は上方という。逆に、酸化物半導体層から基板に向かう方向を下又は下方という。このように、説明の便宜上、上方又は下方という語句を用いて説明するが、例えば、基板と酸化物半導体層との上下関係が図示と逆になるように配置されてもよい。以下の説明で、例えば基板上の酸化物半導体層という表現は、上記のように基板と酸化物半導体層との上下関係を説明しているに過ぎず、基板と酸化物半導体層との間に他の部材が配置されていてもよい。上方又は下方は、複数の層が積層された構造における積層順を意味するものであり、トランジスタの上方の画素電極と表現する場合、平面視において、トランジスタと画素電極とが重ならない位置関係であってもよい。一方、トランジスタの鉛直上方の画素電極と表現する場合は、平面視において、トランジスタと画素電極とが重なる位置関係を意味する。
「表示装置」とは、電気光学層を用いて映像を表示する構造体を指す。例えば、表示装置という用語は、電気光学層を含む表示パネルを指す場合もあり、又は表示セルに対して他の光学部材（例えば、偏光部材、バックライト、タッチパネル等）を装着した構造体を指す場合もある。「電気光学層」には、技術的な矛盾が生じない限り、液晶層、エレクトロルミネセンス（ＥＬ）層、エレクトロクロミック（ＥＣ）層、電気泳動層が含まれ得る。したがって、後述する実施形態について、表示装置として、液晶層を含む液晶表示装置、及び有機ＥＬ層を含む有機ＥＬ表示装置を例示して説明するが、本実施形態における構造は、上述した他の電気光学層を含む表示装置へ適用することができる。
本明細書において「αはＡ、Ｂ又はＣを含む」、「αはＡ，Ｂ及びＣのいずれかを含む」、「αはＡ，Ｂ及びＣからなる群から選択される一つを含む」、といった表現は、特に明示が無い限り、αがＡ～Ｃの複数の組み合わせを含む場合を排除しない。さらに、これらの表現は、αが他の要素を含む場合も排除しない。
なお、以下の各実施形態は、技術的な矛盾を生じない限り、互いに組み合わせることができる。
〈第１実施形態〉
図１～図１１を用いて、本発明の一実施形態に係る半導体装置について説明する。以下に示す実施形態の半導体装置は、表示装置に用いられるトランジスタの他に、例えば、マイクロプロセッサ（Ｍｉｃｒｏ－Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：ＭＰＵ）などの集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＩＣ）、又はメモリ回路に用いられてもよい。
［半導体装置１０の構成］
図１及び図２を用いて、本発明の一実施形態に係る半導体装置１０の構成について説明する。図１は、本発明の一実施形態に係る半導体装置の概要を示す断面図である。図２は、本発明の一実施形態に係る半導体装置の概要を示す平面図である。
図１に示すように、半導体装置１０は基板１００の上方に設けられている。半導体装置１０は、ゲート電極１０５、ゲート絶縁層１１０、１２０、酸化物半導体層１４０、ゲート絶縁層１５０、ゲート電極１６０、絶縁層１７０、１８０、ソース電極２０１、及びドレイン電極２０３を含む。ソース電極２０１及びドレイン電極２０３を特に区別しない場合、これらを併せてソース・ドレイン電極２００という場合がある。
ゲート電極１０５は基板１００の上に設けられている。ゲート絶縁層１１０及びゲート絶縁層１２０は基板１００及びゲート電極１０５の上に設けられている。酸化物半導体層１４０はゲート絶縁層１２０の上に設けられている。酸化物半導体層１４０はゲート絶縁層１２０に接している。酸化物半導体層１４０の主面のうち、ゲート絶縁層１２０に接する面を下面１４２という。
ゲート電極１６０は酸化物半導体層１４０に対向している。ゲート絶縁層１５０は、酸化物半導体層１４０とゲート電極１６０との間に設けられている。ゲート絶縁層１５０は酸化物半導体層１４０に接している。酸化物半導体層１４０の主面のうち、ゲート絶縁層１５０に接する面を上面１４１という。上面１４１と下面１４２との間の面を側面１４３という。絶縁層１７０、１８０はゲート絶縁層１５０及びゲート電極１６０の上に設けられている。絶縁層１７０、１８０には、酸化物半導体層１４０に達する開口１７１、１７３が設けられている。ソース電極２０１は開口１７１の内部に設けられている。ソース電極２０１は開口１７１の底部で酸化物半導体層１４０に接している。ドレイン電極２０３は開口１７３の内部に設けられている。ドレイン電極２０３は開口１７３の底部で酸化物半導体層１４０に接している。
ゲート電極１０５は、半導体装置１０のボトムゲートとしての機能及び酸化物半導体層１４０に対する遮光膜としての機能を備える。ゲート絶縁層１１０は、基板１００から酸化物半導体層１４０に向かって拡散する不純物を遮蔽するバリア膜としての機能を備える。ゲート絶縁層１１０、１２０は、ボトムゲートに対するゲート絶縁層としての機能を備える。
酸化物半導体層１４０は、ソース領域Ｓ、ドレイン領域Ｄ、及びチャネル領域ＣＨに区分される。チャネル領域ＣＨは、酸化物半導体層１４０のうちゲート電極１６０の鉛直下方の領域である。ソース領域Ｓは、酸化物半導体層１４０のうちゲート電極１６０と重ならない領域であって、チャネル領域ＣＨよりもソース電極２０１に近い側の領域である。ドレイン領域Ｄは、酸化物半導体層１４０のうちゲート電極１６０と重ならない領域であって、チャネル領域ＣＨよりもドレイン電極２０３に近い側の領域である。チャネル領域ＣＨにおける酸化物半導体層１４０は、半導体としての物性を備えている。ソース領域Ｓ及びドレイン領域Ｄにおける酸化物半導体層１４０は、導電体としての物性を備えている。
ゲート電極１６０は半導体装置１０のトップゲート及び酸化物半導体層１４０に対する遮光膜としての機能を備える。ゲート絶縁層１５０はトップゲートに対するゲート絶縁層としての機能を備え、製造プロセスにおける熱処理によって酸素を放出する機能を備える。絶縁層１７０、１８０はゲート電極１６０とソース・ドレイン電極２００とを絶縁し、両者間の寄生容量を低減する機能を備える。半導体装置１０の動作は、主にゲート電極１６０に供給される電圧によって制御される。ゲート電極１０５には補助的な電圧が供給される。ただし、ゲート電極１０５を単に遮光膜として用いる場合、ゲート電極１０５に特定の電圧が供給されず、フローティングであってもよい。つまり、ゲート電極１０５は単に「遮光膜」と呼ばれてもよい。
本実施形態では、半導体装置１０として、ゲート電極が酸化物半導体層の上方及び下方の両方に設けられたデュアルゲート型トランジスタが用いられた構成を例示するが、この構成に限定されない。例えば、半導体装置１０として、ゲート電極が酸化物半導体層の下方のみに設けられたボトムゲート型トランジスタ、又はゲート電極が酸化物半導体層の上方のみに設けられたトップゲート型トランジスタが用いられてもよい。上記の構成はあくまで一実施形態に過ぎず、本発明は上記の構成に限定されない。
図２に示すように、Ｄ１方向において、ゲート電極１０５の幅はゲート電極１６０の幅より大きい。Ｄ１方向は、ソース電極２０１とドレイン電極２０３とを結ぶ方向であり、半導体装置１０のチャネル長Ｌを示す方向である。具体的には、酸化物半導体層１４０とゲート電極１６０とが重なる領域（チャネル領域ＣＨ）のＤ１方向の長さがチャネル長Ｌであり、当該チャネル領域ＣＨのＤ２方向の幅がチャネル幅Ｗである。
本実施形態では、ゲート絶縁層１５０が全面に形成され、ゲート絶縁層１５０に開口１７１、１７３が設けられた構成を例示したが、この構成に限定されない。ゲート絶縁層１５０が、開口１７１、１７３が設けられた形状とは異なる形状にパターニングされていてもよい。例えば、ソース領域Ｓ及びドレイン領域Ｄの全部又は一部の酸化物半導体層１４０を露出するようにゲート絶縁層１５０がパターニングされていてもよい。つまり、ソース領域Ｓ及びドレイン領域Ｄのゲート絶縁層１５０が除去され、これらの領域で酸化物半導体層１４０と絶縁層１７０とが接していてもよい。
図２では、平面視において、ソース・ドレイン電極２００がゲート電極１０５及びゲート電極１６０と重ならない構成が例示されているが、この構成に限定されない。例えば、平面視において、ソース・ドレイン電極２００がゲート電極１０５及びゲート電極１６０の少なくともいずれか一方と重なっていてもよい。上記の構成はあくまで一実施形態に過ぎず、本発明は上記の構成に限定されない。
［半導体装置１０の各部材の材質］
基板１００として、ガラス基板、石英基板、及びサファイア基板など、透光性を有する剛性基板が用いられる。基板１００が可撓性を備える必要がある場合、基板１００として、ポリイミド基板、アクリル基板、シロキサン基板、フッ素樹脂基板など、樹脂を含む基板が用いられる。基板１００として樹脂を含む基板が用いられる場合、基板１００の耐熱性を向上させるために、上記の樹脂に不純物が導入されてもよい。特に、半導体装置１０がトップエミッション型のディスプレイである場合、基板１００が透明である必要はないため、基板１００の透明度を悪化させる不純物が用いられてもよい。表示装置ではない集積回路に半導体装置１０が用いられる場合は、基板１００としてシリコン基板、炭化シリコン基板、化合物半導体基板などの半導体基板、又は、ステンレス基板などの導電性基板など、透光性を備えない基板が用いられる。
ゲート電極１０５、ゲート電極１６０、及びソース・ドレイン電極２００として、一般的な金属材料が用いられる。例えば、これらの部材として、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、ビスマス（Ｂｉ）、銀（Ａｇ）、銅（Ｃｕ）、及びこれらの合金又は化合物が用いられる。ゲート電極１０５、ゲート電極１６０、及びソース・ドレイン電極２００として、上記の材料が単層で用いられてもよく積層で用いられてもよい。
ゲート絶縁層１１０、１２０及び絶縁層１７０、１８０として、一般的な絶縁性材料が用いられる。例えば、これらの絶縁層として、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、窒化シリコン（ＳｉＮｘ）、窒化酸化シリコン（ＳｉＮｘＯｙ）、酸化アルミニウム（ＡｌＯｘ）、酸化窒化アルミニウム（ＡｌＯｘＮｙ）、窒化酸化アルミニウム（ＡｌＮｘＯｙ）、窒化アルミニウム（ＡｌＮｘ）などの無機絶縁層が用いられる。
ゲート絶縁層１５０として、上記の絶縁層のうち酸素を含む絶縁層が用いられる。例えば、ゲート絶縁層１５０として、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、酸化アルミニウム（ＡｌＯｘ）、酸化窒化アルミニウム（ＡｌＯｘＮｙ）などの無機絶縁層が用いられる。
ゲート絶縁層１２０として、熱処理によって酸素を放出する機能を備える絶縁層が用いられる。ゲート絶縁層１２０が酸素を放出する熱処理の温度は、例えば、６００℃以下、５００℃以下、４５０℃以下、又は４００℃以下である。つまり、ゲート絶縁層１２０は、例えば、基板１００としてガラス基板が用いられた場合の半導体装置１０の製造工程で行われる熱処理温度で酸素を放出する。
ゲート絶縁層１５０として、欠陥が少ない絶縁層が用いられる。例えば、ゲート絶縁層１５０における酸素の組成比と、ゲート絶縁層１５０と同様の組成の絶縁層（以下、「他の絶縁層」という）における酸素の組成比と、を比較した場合、ゲート絶縁層１５０における酸素の組成比の方が当該他の絶縁層における酸素の組成比よりも当該絶縁層に対する化学量論比に近い。具体的には、ゲート絶縁層１５０及び絶縁層１８０の各々に酸化シリコン（ＳｉＯｘ）が用いられる場合、ゲート絶縁層１５０として用いられる酸化シリコンにおける酸素の組成比は、絶縁層１８０として用いられる酸化シリコンにおける酸素の組成比に比べて、酸化シリコンの化学量論比に近い。例えば、ゲート絶縁層１５０として、電子スピン共鳴法（ＥＳＲ）で評価したときに欠陥が観測されない層が用いられてもよい。
上記のＳｉＯｘＮｙ及びＡｌＯｘＮｙは、酸素（Ｏ）よりも少ない比率（ｘ＞ｙ）の窒素（Ｎ）を含有するシリコン化合物及びアルミニウム化合物である。ＳｉＮｘＯｙ及びＡｌＮｘＯｙは、窒素よりも少ない比率（ｘ＞ｙ）の酸素を含有するシリコン化合物及びアルミニウム化合物である。
詳細は後述するが、製造工程で用いられる酸化金属層１９０として、アルミニウムを主成分とする酸化金属が用いられる。例えば、酸化金属層１９０として、酸化アルミニウム（ＡｌＯｘ）、酸化窒化アルミニウム（ＡｌＯｘＮｙ）、窒化酸化アルミニウム（ＡｌＮｘＯｙ）、窒化アルミニウム（ＡｌＮｘ）などの無機絶縁層が用いられる。「アルミニウムを主成分とする酸化金属層」とは、酸化金属層１９０に含まれるアルミニウムの比率が、酸化金属層１９０全体の１％以上であることを意味する。酸化金属層１９０に含まれるアルミニウムの比率は、酸化金属層１９０全体の５％以上７０％以下、１０％以上６０％以下、又は３０％以上５０％以下であってもよい。上記の比率は、質量比であってもよく、重量比であってもよい。
酸化物半導体層１４０として、半導体の特性を有する酸化金属を用いることができる。例えば、酸化物半導体層１４０として、インジウム（Ｉｎ）を含む２以上の金属を含む酸化物半導体が用いられる。酸化物半導体層１４０の全体に対するインジウムの比率は５０％以上である。酸化物半導体層１４０として、インジウムに加えて、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、イットリウム（Ｙ）、ジルコニア（Ｚｒ）、ランタノイドが用いられる。酸化物半導体層１４０として、上記以外の元素が用いられてもよい。
酸化物半導体層１４０はアモルファスであってもよく、結晶性であってもよい。また、酸化物半導体層１４０はアモルファスと結晶の混相であってもよい。下記のように、インジウムの比率が５０％以上である酸化物半導体層１４０では、酸素欠損が形成されやすい。結晶性の酸化物半導体は、アモルファスの酸化物半導体に比べて酸素欠損が形成されにくい。したがって、上記のような酸化物半導体層１４０は結晶性であることが好ましい。
［半導体装置１０の製造方法］
図３～図１１を用いて、本発明の一実施形態に係る半導体装置の製造方法について説明する。図３は、本発明の一実施形態に係る半導体装置の製造方法を示すシーケンス図である。図４～図１１は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
図３及び図４に示すように、基板１００の上にボトムゲートとしてゲート電極１０５が形成され、ゲート電極１０５の上にゲート絶縁層１１０、１２０が形成される（図３のステップＳ３００１の「Ｂｏｔｔｏｍ ＧＩ／ＧＥ形成」）。ゲート絶縁層１１０として、例えば、窒化シリコンが形成される。ゲート絶縁層１２０として、例えば、酸化シリコンが形成される。ゲート絶縁層１１０、１２０はＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって成膜される。
ゲート絶縁層１１０として窒化シリコンが用いられることで、ゲート絶縁層１１０は、例えば基板１００側から酸化物半導体層１４０に向かって拡散する不純物をブロックすることができる。ゲート絶縁層１２０として用いられる酸化シリコンは、熱処理によって酸素を放出する物性の酸化シリコンである。
図３及び図５に示すように、ゲート絶縁層１２０の上に酸化物半導体層１４０を形成する（図３のステップＳ３００２の「ＯＳ成膜」）。この工程について、基板１００の上に酸化物半導体層１４０を形成する、という場合がある。酸化物半導体層１４０は、スパッタリング法又は原子層堆積法（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）によって成膜される。
酸化物半導体層１４０の厚さは、例えば、１０ｎｍ以上１００ｎｍ以下、１５ｎｍ以上７０ｎｍ以下、又は２０ｎｍ以上４０ｎｍ以下である。後述する熱処理（ＯＳアニール）前の酸化物半導体層１４０はアモルファスである。
後述するＯＳアニールによって、酸化物半導体層１４０を結晶化する場合、成膜後かつＯＳアニール前の酸化物半導体層１４０はアモルファス（酸化物半導体の結晶成分が少ない状態）であることが好ましい。つまり、酸化物半導体層１４０の成膜条件は、成膜直後の酸化物半導体層１４０ができるだけ結晶化しない条件であることが好ましい。例えば、スパッタリング法によって酸化物半導体層１４０が成膜される場合、被成膜対象物（基板１００及びその上に形成された構造物）の温度を制御しながら酸化物半導体層１４０が成膜される。
スパッタリング法によって被成膜対象物に対して成膜を行うと、プラズマ中で発生したイオン及びスパッタリングターゲットによって反跳した原子が被成膜対象物に衝突するため、成膜処理に伴い被成膜対象物の温度が上昇する。成膜処理中の被成膜対象物の温度が上昇すると、成膜直後の状態で酸化物半導体層１４０に微結晶が含まれ、その後のＯＳアニールによる結晶化が阻害される。上記のように被成膜対象物の温度を制御するために、例えば、被成膜対象物を冷却しながら成膜を行うことができる。例えば、被成膜対象物の被成膜面の温度（以下、「成膜温度」という。）が１００℃以下、７０℃以下、５０℃以下、又は３０℃以下になるように、被成膜対象物を当該被成膜面の反対側の面から冷却することができる。上記のように、被成膜対象物を冷却しながら酸化物半導体層１４０の成膜を行うことで、成膜直後の状態で結晶成分が少ない酸化物半導体層１４０を成膜することができる。
図３及び図６に示すように、酸化物半導体層１４０のパターンを形成する（図３のステップＳ３００３の「ＯＳパターン形成」）。図示しないが、酸化物半導体層１４０の上にレジストマスクを形成し、当該レジストマスクを用いて酸化物半導体層１４０をエッチングする。酸化物半導体層１４０のエッチングとして、ウェットエッチングが用いられてもよく、ドライエッチングが用いられてもよい。ウェットエッチングとして、酸性のエッチャントを用いてエッチングを行うことができる。エッチャントとして、例えば、シュウ酸又はフッ酸を用いることができる。
酸化物半導体層１４０のパターン形成の後に酸化物半導体層１４０に対して熱処理（ＯＳアニール）が行われる（図３のステップＳ３００４の「ＯＳアニール」）。本実施形態では、このＯＳアニールによって、酸化物半導体層１４０が結晶化する。
図３及び図７に示すように、酸化物半導体層１４０の上にゲート絶縁層１５０を成膜する（図３のステップＳ３００５の「ＧＩ形成」）。ゲート絶縁層１５０として、例えば、酸化シリコンが形成される。ゲート絶縁層１５０はＣＶＤ法によって形成される。例えば、ゲート絶縁層１５０として上記のように欠陥が少ない絶縁層を形成するために、３５０℃以上の成膜温度でゲート絶縁層１５０を成膜してもよい。ゲート絶縁層１５０の厚さは、例えば、５０ｎｍ以上３００ｎｍ以下、６０ｎｍ以上２００ｎｍ以下、又は７０ｎｍ以上１５０ｎｍ以下である。ゲート絶縁層１５０を成膜した後に、ゲート絶縁層１５０の一部に酸素を打ち込む処理を行ってもよい。ゲート絶縁層１５０を「第１絶縁層」という場合がある。ゲート絶縁層１５０の上に酸化金属層１９０を成膜する（図３のステップＳ３００６の「ＡｌＯｘ成膜」）。酸化金属層１９０は、スパッタリング法によって成膜される。酸化金属層１９０の成膜によって、ゲート絶縁層１５０に酸素が打ち込まれる。
酸化金属層１９０の厚さは、例えば、５ｎｍ以上１００ｎｍ以下、５ｎｍ以上５０ｎｍ以下、５ｎｍ以上３０ｎｍ以下、又は７ｎｍ以上１５ｎｍ以下である。本実施形態では、酸化金属層１９０として酸化アルミニウムが用いられる。酸化アルミニウムはガスに対する高いバリア性を備えている。本実施形態において、酸化金属層１９０として用いられた酸化アルミニウムは、酸化金属層１９０の成膜時にゲート絶縁層１５０に打ち込まれた酸素が外方拡散することを抑制する。
例えば、酸化金属層１９０をスパッタリング法で形成した場合、酸化金属層１９０の膜中にはスパッタリングで用いられたプロセスガスが残存する。例えば、スパッタリングのプロセスガスとしてＡｒが用いられた場合、酸化金属層１９０の膜中にはＡｒが残存することがある。残存したＡｒは酸化金属層１９０に対するＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析で検出することができる。
酸化物半導体層１４０の上にゲート絶縁層１５０が成膜され、ゲート絶縁層１５０の上に酸化金属層１９０が成膜された状態で、酸化物半導体層１４０へ酸素を供給するための熱処理（酸化アニール）が行われる（図３のステップＳ３００７の「酸化アニール」）。酸化物半導体層１４０が成膜されてから酸化物半導体層１４０の上にゲート絶縁層１５０が成膜されるまでの間の工程で、酸化物半導体層１４０の上面１４１及び側面１４３には多くの酸素欠損が発生する。上記の酸化アニールによって、ゲート絶縁層１２０、１５０から放出された酸素が酸化物半導体層１４０に供給され、酸素欠損が修復される。
上記の酸化アニールにおいて、ゲート絶縁層１５０に打ち込まれた酸素は、酸化金属層１９０によってブロックされるため、大気中に放出されることが抑制される。したがって、当該酸化アニールによって、当該酸素が効率よく酸化物半導体層１４０に供給され、酸素欠損が修復される。
図３及び図８に示すように、酸化アニールの後に、酸化金属層１９０はエッチング（除去）される（図３のステップＳ３００８の「ＡｌＯｘ除去」）。酸化金属層１９０のエッチングとして、ウェットエッチングが用いられてもよく、ドライエッチングが用いられてもよい。ウェットエッチングとして、例えば希釈フッ酸（ＤＨＦ）が用いられる。当該エッチングによって、全面に形成された酸化金属層１９０が除去される。換言すると、酸化金属層１９０の除去はマスクを用いずに行われる。さらに換言すると、当該エッチングによって、少なくとも平面視において、ある１つのパターンに形成された酸化物半導体層１４０と重なる領域の全ての酸化金属層１９０が除去される。
図３及び図９に示すように、ゲート絶縁層１５０の上にゲート電極１６０を成膜する（図３のステップＳ３００９の「ＧＥ形成」）。ゲート電極１６０は、スパッタリング法又は原子層堆積法によって成膜され、フォトリソグラフィ工程を経てパターニングされる。上記のように、ゲート電極１６０は、酸化金属層１９０が除去されることで露出したゲート絶縁層１５０と接するように形成される。
ゲート電極１６０がパターニングされた状態で、酸化物半導体層１４０のソース領域Ｓ及びドレイン領域Ｄの低抵抗化が行われる（図３のステップＳ３０１０の「ＳＤ低抵抗化」）。具体的には、イオン注入によって、ゲート電極１６０側からゲート絶縁層１５０を介して酸化物半導体層１４０に不純物が注入される。イオン注入によって、例えば、アルゴン（Ａｒ）、リン（Ｐ）、ボロン（Ｂ）が酸化物半導体層１４０に注入される。イオン注入によって酸化物半導体層１４０に酸素欠損が形成されることで、酸化物半導体層１４０が低抵抗化する。半導体装置１０のチャネル領域ＣＨとして機能する酸化物半導体層１４０の上方にはゲート電極１６０が設けられているため、チャネル領域ＣＨの酸化物半導体層１４０には不純物は注入されない。
図３及び図１０に示すように、ゲート絶縁層１５０及びゲート電極１６０の上に層間膜として絶縁層１７０、１８０を成膜する（図３のステップＳ３０１１の「層間膜成膜」）。絶縁層１７０、１８０はＣＶＤ法によって成膜される。例えば、絶縁層１７０として窒化シリコンが形成され、絶縁層１８０として酸化シリコンが形成される。絶縁層１７０、１８０として用いられる材料は上記に限定されない。絶縁層１７０の厚さは、５０ｎｍ以上５００ｎｍ以下である。絶縁層１８０の厚さは、５０ｎｍ以上５００ｎｍ以下である。
図３及び図１１に示すように、ゲート絶縁層１５０及び絶縁層１７０、１８０に開口１７１、１７３を形成する（図３のステップＳ３０１２の「コンタクト開孔」）。開口１７１によってソース領域Ｓの酸化物半導体層１４０が露出されている。開口１７３によってドレイン領域Ｄの酸化物半導体層１４０が露出されている。開口１７１、１７３によって露出された酸化物半導体層１４０の上及び絶縁層１８０の上にソース・ドレイン電極２００を形成することで（図３のステップＳ３０１３の「ＳＤ形成」）、図１に示す半導体装置１０が完成する。
上記の製造方法で作成した半導体装置１０では、チャネル領域ＣＨのチャネル長Ｌが２μｍ以上４μｍ以下、かつ、チャネル領域ＣＨのチャネル幅が２μｍ以上２５μｍ以下の範囲において、移動度が３０［ｃｍ２／Ｖｓ］以上、３５［ｃｍ２／Ｖｓ］以上、又は４０［ｃｍ２／Ｖｓ］以上の電気特性を得ることができる。本実施形態における移動度とは半導体装置１０の飽和領域における電界効果移動度であって、ソース電極とドレイン電極との間の電位差（Ｖｄ）が、ゲート電極に供給される電圧（Ｖｇ）から半導体装置１０の閾値電圧（Ｖｔｈ）を引いた値（Ｖｇ－Ｖｔｈ）より大きい領域における電界効果移動度の最大値を意味する。
〈第２実施形態〉
図１２～図２２を用いて、本発明の一実施形態に係る半導体装置について説明する。以下に示す実施形態の半導体装置は、表示装置に用いられるトランジスタの他に、例えば、マイクロプロセッサ（Ｍｉｃｒｏ－Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：ＭＰＵ）などの集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＩＣ）、又はメモリ回路に用いられてもよい。
［半導体装置１０の構成］
本実施形態に係る半導体装置１０の構成は、第１実施形態の半導体装置１０と類似しているが、ゲート絶縁層１２０と酸化物半導体層１４０との間に酸化金属層１３０が設けられている点において、第１実施形態の半導体装置１０と相違する。以下の説明において、第１実施形態と同様の構成については説明を省略し、主に第１実施形態との相違点について説明する。
図１２は、本発明の一実施形態に係る半導体装置の概要を示す断面図である。図１２に示すように、半導体装置１０は、ゲート電極１０５、ゲート絶縁層１１０、１２０、酸化金属層１３０、酸化物半導体層１４０、ゲート絶縁層１５０、ゲート電極１６０、絶縁層１７０、１８０、ソース電極２０１、及びドレイン電極２０３を含む。
酸化金属層１３０はゲート絶縁層１２０の上に設けられている。酸化金属層１３０はゲート絶縁層１２０に接している。酸化物半導体層１４０は酸化金属層１３０の上に設けられている。酸化物半導体層１４０は酸化金属層１３０に接している。酸化物半導体層１４０の主面のうち、酸化金属層１３０に接する面を下面１４２という。酸化金属層１３０の端部と酸化物半導体層１４０の端部は略一致している。
本実施形態では、酸化金属層１３０と基板１００との間に、半導体層又は酸化物半導体層は設けられていない。
本実施形態では、酸化金属層１３０がゲート絶縁層１２０に接し、酸化物半導体層１４０が酸化金属層１３０に接している構成が例示されているが、この構成に限定されない。ゲート絶縁層１２０と酸化金属層１３０との間に他の層が設けられていてもよい。酸化金属層１３０と酸化物半導体層１４０との間に他の層が設けられていてもよい。
図１２では、酸化金属層１３０の側壁と酸化物半導体層１４０の側壁とが直線上に並んでいるが、この構成に限定されない。基板１００の主面に対する酸化金属層１３０の側壁の角度が酸化物半導体層１４０の側壁の角度と異なっていてもよい。酸化金属層１３０及び酸化物半導体層１４０の少なくともいずれか一方の側壁の断面形状が湾曲していてもよい。
酸化金属層１３０は、酸化金属層１９０と同様にアルミニウムを主成分とする酸化金属を含む層であり、酸素や水素などのガスを遮蔽するガスバリア膜としての機能を備える。酸化金属層１３０として酸化金属層１９０と同様の材料が用いられる。酸化金属層１３０の材料は、酸化金属層１９０の材料と同じであってもよく、異なっていてもよい。
半導体装置１０の平面形状は図２と同様なので、図示を省略するが、平面視において、酸化金属層１３０の平面パターンは、酸化物半導体層１４０の平面パターンと略同一である。図１及び図２を参照すると、酸化物半導体層１４０の下面１４２は酸化金属層１３０によって覆われている。特に、本実施形態では、酸化物半導体層１４０の下面１４２の全てが、酸化金属層１３０によって覆われている。
本実施形態では、酸化物半導体層１４０の下面１４２の全てが酸化金属層１３０によって覆われた構成を例示したが、この構成に限定されない。例えば、酸化物半導体層１４０の下面１４２の一部が酸化金属層１３０と接していなくてもよい。例えば、チャネル領域ＣＨにおける酸化物半導体層１４０の下面１４２の全てが酸化金属層１３０によって覆われ、ソース領域Ｓ及びドレイン領域Ｄにおける酸化物半導体層１４０の下面１４２の全て又は一部が酸化金属層１３０によって覆われていなくてもよい。つまり、ソース領域Ｓ及びドレイン領域Ｄにおける酸化物半導体層１４０の下面１４２の全て又は一部が酸化金属層１３０と接していなくてもよい。ただし、上記の構成において、チャネル領域ＣＨにおける酸化物半導体層１４０の下面１４２の一部が酸化金属層１３０によって覆われておらず、当該下面１４２のその他の部分が酸化金属層１３０と接していてもよい。
［本発明に至る過程で新たに認識された課題］
酸化物半導体層１４０におけるインジウムの比率が５０％以上であることで、高移動度の半導体装置１０を実現することができる。一方、このような酸化物半導体層１４０では、酸化物半導体層１４０に含まれる酸素が還元されやすく、酸化物半導体層１４０に酸素欠損が形成されやすい。
半導体装置１０では、製造プロセスの熱処理工程において、酸化物半導体層１４０よりも基板１００側に設けられる層（例えば、ゲート絶縁層１１０、１２０）から水素が放出され、その水素が酸化物半導体層１４０に到達することで、酸化物半導体層１４０に酸素欠損が発生する。この酸素欠損の発生は、酸化物半導体層１４０のパターンサイズが大きいほど顕著である。このような酸素欠損の発生を抑制するために、酸化物半導体層１４０の下面１４２への水素の到達を抑制する必要がある。上記の内容が一つ目の課題である。
上記の課題とは別に、以下に示す二つ目の課題がある。酸化物半導体層１４０の上面１４１は、酸化物半導体層１４０が形成された後の工程（例えば、パターニング工程又はエッチング工程）の影響を受ける。一方、酸化物半導体層１４０の下面１４２（酸化物半導体層１４０の基板１００側の面）は、上記のような影響を受けない。
したがって、酸化物半導体層１４０の上面１４１に形成される酸素欠損は、酸化物半導体層１４０の下面１４２に形成される酸素欠損より多い。つまり、酸化物半導体層１４０中の酸素欠損は、酸化物半導体層１４０の厚さ方向に一様に存在しているのではなく、酸化物半導体層１４０の厚さ方向に不均一な分布で存在している。具体的には、酸化物半導体層１４０中の酸素欠損は、酸化物半導体層１４０の下面１４２側ほど少なく、酸化物半導体層１４０の上面１４１側ほど多い。
上記のような酸素欠損分布を有する酸化物半導体層１４０に対して、一様に酸素供給処理を行う場合、酸化物半導体層１４０の上面１４１側に形成された酸素欠損を修復するために必要な量の酸素を供給すると、酸化物半導体層１４０の下面１４２側には酸素が過剰に供給される。その結果、下面１４２側では、過剰酸素によって酸素欠損とは異なる欠陥準位が形成されてしまい、信頼性試験における特性変動、又は電界効果移動度の低下などの現象が発生する。したがって、このような現象を抑制するためには、酸化物半導体層１４０の下面１４２側への酸素供給を抑制しつつ、酸化物半導体層１４０の上面１４１側へ酸素を供給する必要がある。
上記の課題は、本発明に至る過程で新たに認識された課題であり、従来から認識されていた課題ではない。従来の構成及び製造方法では、酸化物半導体層への酸素供給処理によって、半導体装置の初期特性が改善されても、信頼性試験による特性変動が発生するという、初期特性と信頼性試験との間にトレードオフの関係があった。しかし、本実施形態に係る構成によって、上記の課題が解決され、半導体装置１０の良好な初期特性及び信頼性試験結果を得ることができる。
［半導体装置１０の製造方法］
図１３～図２２を用いて、本発明の一実施形態に係る半導体装置の製造方法について説明する。図１３は、本発明の一実施形態に係る半導体装置の製造方法を示すシーケンス図である。図１４～図２２は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。以下の製造方法の説明では、酸化金属層１３０、１９０として酸化アルミニウムが用いられた半導体装置１０の製造方法について説明する。
図１３及び図１４に示すように、基板１００の上にボトムゲートとしてゲート電極１０５が形成され、ゲート電極１０５の上にゲート絶縁層１１０、１２０が形成される（図１３のステップＳ２００１の「Ｂｏｔｔｏｍ ＧＩ／ＧＥ形成」）。ゲート絶縁層１１０として、例えば、窒化シリコンが形成される。ゲート絶縁層１２０として、例えば、酸化シリコンが形成される。ゲート絶縁層１１０、１２０はＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって成膜される。
ゲート絶縁層１１０として窒化シリコンが用いられることで、ゲート絶縁層１１０は、例えば基板１００側から酸化物半導体層１４０に向かって拡散する不純物をブロックすることができる。ゲート絶縁層１２０として用いられる酸化シリコンは、熱処理によって酸素を放出する物性の酸化シリコンである。
図１３及び図１５に示すように、ゲート絶縁層１２０の上に酸化金属層１３０及び酸化物半導体層１４０を形成する（図１３のステップＳ２００２の「ＯＳ／ＡｌＯｘ成膜」）。酸化金属層１３０及び酸化物半導体層１４０は、スパッタリング法又は原子層堆積法（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）によって成膜される。
酸化金属層１３０の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、１ｎｍ以上５０ｎｍ以下、１ｎｍ以上３０ｎｍ以下、又は１ｎｍ以上１０ｎｍ以下である。本実施形態では、酸化金属層１３０として酸化アルミニウムが用いられる。酸化アルミニウムはガスに対する高いバリア性を備えている。本実施形態において、酸化金属層１３０として用いられた酸化アルミニウムは、ゲート絶縁層１２０から放出された水素及び酸素をブロックし、放出された水素及び酸素が酸化物半導体層１４０に到達することを抑制する。
酸化物半導体層１４０の厚さは、例えば、１０ｎｍ以上１００ｎｍ以下、１５ｎｍ以上７０ｎｍ以下、又は２０ｎｍ以上４０ｎｍ以下である。後述するＯＳアニール前の酸化物半導体層１４０はアモルファスである。
後述するＯＳアニールによって、酸化物半導体層１４０を結晶化する場合、成膜後かつＯＳアニール前の酸化物半導体層１４０はアモルファス（酸化物半導体の結晶成分が少ない状態）であることが好ましい。つまり、酸化物半導体層１４０の成膜条件は、成膜直後の酸化物半導体層１４０ができるだけ結晶化しない条件であることが好ましい。例えば、スパッタリング法によって酸化物半導体層１４０が成膜される場合、被成膜対象物（基板１００及びその上に形成された構造物）の温度を制御しながら酸化物半導体層１４０が成膜される。
スパッタリング法によって被成膜対象物に対して成膜を行うと、プラズマ中で発生したイオン及びスパッタリングターゲットによって反跳した原子が被成膜対象物に衝突するため、成膜処理に伴い被成膜対象物の温度が上昇する。成膜処理中の被成膜対象物の温度が上昇すると、成膜直後の状態で酸化物半導体層１４０に微結晶が含まれ、その後のＯＳアニールによる結晶化が阻害される。上記のように被成膜対象物の温度を制御するために、例えば、被成膜対象物を冷却しながら成膜を行うことができる。例えば、被成膜対象物の被成膜面の温度が１００℃以下、７０℃以下、５０℃以下、又は３０℃以下になるように、被成膜対象物を当該被成膜面の反対側の面から冷却することができる。上記のように、被成膜対象物を冷却しながら酸化物半導体層１４０の成膜を行うことで、成膜直後の状態で結晶成分が少ない酸化物半導体層１４０を成膜することができる。
図１３及び図１６に示すように、酸化物半導体層１４０のパターンを形成する（図１３のステップＳ２００３の「ＯＳパターン形成」）。図示しないが、酸化物半導体層１４０の上にレジストマスクを形成し、当該レジストマスクを用いて酸化物半導体層１４０をエッチングする。酸化物半導体層１４０のエッチングとして、ウェットエッチングが用いられてもよく、ドライエッチングが用いられてもよい。ウェットエッチングとして、酸性のエッチャントを用いてエッチングを行うことができる。エッチャントとして、例えば、シュウ酸又はフッ酸を用いることができる。
酸化物半導体層１４０のパターン形成の後に酸化物半導体層１４０に対して熱処理（ＯＳアニール）が行われる（図１３のステップＳ２００４の「ＯＳアニール」）。本実施形態では、このＯＳアニールによって、酸化物半導体層１４０が結晶化する。
図１３及び図１７に示すように、酸化金属層１３０のパターンを形成する（図１３のステップＳ２００５の「ＡｌＯｘパターン形成」）。酸化金属層１３０は、上記の工程でパターニングされた酸化物半導体層１４０をマスクとしてエッチングされる。酸化金属層１３０のエッチングとして、ウェットエッチングが用いられてもよく、ドライエッチングが用いられてもよい。ウェットエッチングとして、例えば希釈フッ酸（ＤＨＦ）が用いられる。上記のように、酸化物半導体層１４０をマスクとして酸化金属層１３０をエッチングすることで、フォトリソグラフィ工程を省略することができる。
図１３及び図１８に示すように、ゲート絶縁層１５０を成膜する（図１３のステップＳ２００６の「ＧＩ形成」）。ゲート絶縁層１５０として、例えば、酸化シリコンが形成される。ゲート絶縁層１５０はＣＶＤ法によって形成される。例えば、ゲート絶縁層１５０として上記のように欠陥が少ない絶縁層を形成するために、３５０℃以上の成膜温度でゲート絶縁層１５０を成膜してもよい。ゲート絶縁層１５０の厚さは、例えば、５０ｎｍ以上３００ｎｍ以下、６０ｎｍ以上２００ｎｍ以下、又は７０ｎｍ以上１５０ｎｍ以下である。ゲート絶縁層１５０を成膜した後に、ゲート絶縁層１５０の一部に酸素を打ち込む処理を行ってもよい。ゲート絶縁層１５０の上に酸化金属層１９０を成膜する（図１３のステップＳ２００７の「ＡｌＯｘ成膜」）。酸化金属層１９０は、スパッタリング法によって成膜される。酸化金属層１９０の成膜によって、ゲート絶縁層１５０に酸素が打ち込まれる。
酸化金属層１９０の厚さは、例えば、５ｎｍ以上１００ｎｍ以下、５ｎｍ以上５０ｎｍ以下、５ｎｍ以上３０ｎｍ以下、又は７ｎｍ以上１５ｎｍ以下である。本実施形態では、酸化金属層１９０として酸化アルミニウムが用いられる。酸化アルミニウムはガスに対する高いバリア性を備えている。本実施形態において、酸化金属層１９０として用いられた酸化アルミニウムは、酸化金属層１９０の成膜時にゲート絶縁層１５０に打ち込まれた酸素が外方拡散することを抑制する。
例えば、酸化金属層１９０をスパッタリング法で形成した場合、酸化金属層１９０の膜中にはスパッタリングで用いられたプロセスガスが残存する。例えば、スパッタリングのプロセスガスとしてＡｒが用いられた場合、酸化金属層１９０の膜中にはＡｒが残存することがある。残存したＡｒは酸化金属層１９０に対するＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析で検出することができる。
酸化物半導体層１４０の上にゲート絶縁層１５０が成膜され、ゲート絶縁層１５０の上に酸化金属層１９０が成膜された状態で、酸化物半導体層１４０へ酸素を供給するための熱処理（酸化アニール）が行われる（図１３のステップＳ２００８の「酸化アニール」）。酸化物半導体層１４０が成膜されてから酸化物半導体層１４０の上にゲート絶縁層１５０が成膜されるまでの間の工程で、酸化物半導体層１４０の上面１４１及び側面１４３には多くの酸素欠損が発生する。上記の酸化アニールによって、ゲート絶縁層１２０、１５０から放出された酸素が酸化物半導体層１４０に供給され、酸素欠損が修復される。
酸化アニールによって、ゲート絶縁層１２０から放出された酸素は、酸化金属層１３０によってブロックされるため、酸化物半導体層１４０の下面１４２には酸素が供給されにくい。ゲート絶縁層１２０から放出された酸素は、酸化金属層１３０が形成されていない領域からゲート絶縁層１２０の上に設けられたゲート絶縁層１５０に拡散し、ゲート絶縁層１５０を介して酸化物半導体層１４０に到達する。その結果、ゲート絶縁層１２０から放出された酸素は、酸化物半導体層１４０の下面１４２には供給されにくく、主に酸化物半導体層１４０の側面１４３及び上面１４１に供給される。さらに、酸化アニールによって、ゲート絶縁層１５０から放出された酸素が酸化物半導体層１４０の上面１４１及び側面１４３に供給される。上記の酸化アニールによって、ゲート絶縁層１１０、１２０から水素が放出される場合があるが、当該水素は酸化金属層１３０によってブロックされる。
上記のように、酸化アニールの工程によって、酸素欠損の量が少ない酸化物半導体層１４０の下面１４２への酸素の供給を抑制しつつ、酸素欠損の量が多い酸化物半導体層１４０の上面１４１及び側面１４３への酸素供給を行うことができる。
同様に、上記の酸化アニールにおいて、ゲート絶縁層１５０に打ち込まれた酸素は、酸化金属層１９０によってブロックされるため、大気中に放出されることが抑制される。したがって、当該酸化アニールによって、当該酸素が効率よく酸化物半導体層１４０に供給され、酸素欠損が修復される。
図１３及び図１９に示すように、酸化アニールの後に、酸化金属層１９０はエッチング（除去）される（図１３のステップＳ２００９の「ＡｌＯｘ除去」）。酸化金属層１９０のエッチングとして、ウェットエッチングが用いられてもよく、ドライエッチングが用いられてもよい。ウェットエッチングとして、例えば希釈フッ酸（ＤＨＦ）が用いられる。
図１３及び図２０に示すように、ゲート電極１６０を成膜する（図１３のステップＳ２０１０の「ＧＥ形成」）。ゲート電極１６０は、スパッタリング法又は原子層堆積法によって成膜され、フォトリソグラフィ工程を経てパターニングされる。
ゲート電極１６０がパターニングされた状態で、酸化物半導体層１４０のソース領域Ｓ及びドレイン領域Ｄの低抵抗化が行われる（図１３のステップＳ２０１１の「ＳＤ低抵抗化」）。具体的には、イオン注入によって、ゲート電極１６０側からゲート絶縁層１５０を介して酸化物半導体層１４０に不純物が注入される。イオン注入によって、例えば、アルゴン（Ａｒ）、リン（Ｐ）、ボロン（Ｂ）が酸化物半導体層１４０に注入される。イオン注入によって酸化物半導体層１４０に酸素欠損が形成されることで、酸化物半導体層１４０が低抵抗化する。半導体装置１０のチャネル領域ＣＨとして機能する酸化物半導体層１４０の上方にはゲート電極１６０が設けられているため、チャネル領域ＣＨの酸化物半導体層１４０には不純物は注入されない。
図１３及び図２１に示すように、ゲート絶縁層１５０及びゲート電極１６０の上に層間膜として絶縁層１７０、１８０を成膜する（図１３のステップＳ２０１２の「層間膜成膜」）。絶縁層１７０、１８０はＣＶＤ法によって成膜される。例えば、絶縁層１７０として窒化シリコンが形成され、絶縁層１８０として酸化シリコンが形成される。絶縁層１７０、１８０として用いられる材料は上記に限定されない。絶縁層１７０の厚さは、５０ｎｍ以上５００ｎｍ以下である。絶縁層１８０の厚さは、５０ｎｍ以上５００ｎｍ以下である。
図１３及び図２２に示すように、ゲート絶縁層１５０及び絶縁層１７０、１８０に開口１７１、１７３を形成する（図１３のステップＳ２０１３の「コンタクト開孔」）。開口１７１によってソース領域Ｓの酸化物半導体層１４０が露出されている。開口１７３によってドレイン領域Ｄの酸化物半導体層１４０が露出されている。開口１７１、１７３によって露出された酸化物半導体層１４０の上及び絶縁層１８０の上にソース・ドレイン電極２００を形成することで（図１３のステップＳ２０１４の「ＳＤ形成」）、図１２に示す半導体装置１０が完成する。
上記の製造方法で作成した半導体装置１０では、チャネル領域ＣＨのチャネル長Ｌが２μｍ以上４μｍ以下、かつ、チャネル領域ＣＨのチャネル幅が２μｍ以上２５μｍ以下の範囲において、移動度が５０［ｃｍ２／Ｖｓ］以上、５５［ｃｍ２／Ｖｓ］以上、又は６０［ｃｍ２／Ｖｓ］以上の電気特性を得ることができる。本実施形態における移動度とは半導体装置１０の飽和領域における電界効果移動度であって、ソース電極とドレイン電極との間の電位差（Ｖｄ）が、ゲート電極に供給される電圧（Ｖｇ）から半導体装置１０の閾値電圧（Ｖｔｈ）を引いた値（Ｖｇ－Ｖｔｈ）より大きい領域における電界効果移動度の最大値を意味する。
〈第３実施形態〉
図２３～図２７を用いて、本発明の一実施形態に係る半導体装置を用いた表示装置について説明する。以下に示す実施形態では、上記の第１実施形態及び第２実施形態で説明した半導体装置１０が液晶表示装置の回路に適用された構成について説明する。
［表示装置２０の概要］
図２３は、本発明の一実施形態に係る表示装置の概要を示す平面図である。図２３に示すように、表示装置２０は、アレイ基板３００、シール部３１０、対向基板３２０、フレキシブルプリント回路基板３３０（ＦＰＣ３３０）、及びＩＣチップ３４０を有する。アレイ基板３００及び対向基板３２０はシール部３１０によって貼り合わせられている。シール部３１０に囲まれた液晶領域２２には、複数の画素回路３０１がマトリクス状に配置されている。液晶領域２２は、後述する液晶素子３１１と平面視において重なる領域である。
シール部３１０が設けられたシール領域２４は、液晶領域２２の周囲の領域である。ＦＰＣ３３０は端子領域２６に設けられている。端子領域２６はアレイ基板３００が対向基板３２０から露出された領域であり、シール領域２４の外側に設けられている。シール領域２４の外側とは、シール部３１０が設けられた領域及びシール部３１０によって囲まれた領域の外側を意味する。ＩＣチップ３４０はＦＰＣ３３０上に設けられている。ＩＣチップ３４０は各画素回路３０１を駆動させるための信号を供給する。
［表示装置２０の回路構成］
図２４は、本発明の一実施形態に係る表示装置の回路構成を示すブロック図である。図２４に示すように、画素回路３０１が配置された液晶領域２２に対してＤ１方向（列方向）に隣接する位置にはソースドライバ回路３０２が設けられており、液晶領域２２に対してＤ２方向（行方向）に隣接する位置にはゲートドライバ回路３０３が設けられている。ソースドライバ回路３０２及びゲートドライバ回路３０３は、上記のシール領域２４に設けられている。ただし、ソースドライバ回路３０２及びゲートドライバ回路３０３が設けられる領域はシール領域２４に限定されず、画素回路３０１が設けられた領域の外側であれば、どの領域でもよい。
ソースドライバ回路３０２からソース配線３０４がＤ１方向に延びており、Ｄ１方向に配列された複数の画素回路３０１に接続されている。ゲートドライバ回路３０３からゲート配線３０５がＤ２方向に延びており、Ｄ２方向に配列された複数の画素回路３０１に接続されている。
端子領域２６には端子部３０６が設けられている。端子部３０６とソースドライバ回路３０２とは接続配線３０７で接続されている。同様に、端子部３０６とゲートドライバ回路３０３とは接続配線３０７で接続されている。ＦＰＣ３３０が端子部３０６に接続されることで、ＦＰＣ３３０が接続された外部機器と表示装置２０とが接続され、外部機器からの信号によって表示装置２０に設けられた各画素回路３０１が駆動する。
第１実施形態及び第２実施形態に示す半導体装置１０は、画素回路３０１、ソースドライバ回路３０２、及びゲートドライバ回路３０３に含まれるトランジスタとして用いられる。
［表示装置２０の画素回路３０１］
図２５は、本発明の一実施形態に係る表示装置の画素回路を示す回路図である。図２５に示すように、画素回路３０１は半導体装置１０、保持容量３５０、及び液晶素子３１１などの素子を含む。半導体装置１０はゲート電極１６０、ソース電極２０１、及びドレイン電極２０３を有する。ゲート電極１６０はゲート配線３０５に接続されている。ソース電極２０１はソース配線３０４に接続されている。ドレイン電極２０３は保持容量３５０及び液晶素子３１１に接続されている。本実施形態では、説明の便宜上、符号「２０１」で示された電極をソース電極といい、符号「２０３」で示された電極をドレイン電極というが、符号「２０１」で示された電極がドレイン電極として機能し、符号「２０３」で示された電極がソース電極として機能してもよい。
［表示装置２０の断面構造］
図２６は、本発明の一実施形態に係る表示装置の断面図である。図２６に示すように、表示装置２０は、半導体装置１０が用いられた表示装置である。本実施形態では、半導体装置１０が画素回路３０１に用いられた構成を例示するが、半導体装置１０がソースドライバ回路３０２及びゲートドライバ回路３０３を含む周辺回路に用いられてもよい。以下の説明において、半導体装置１０の構成は図１に示す半導体装置１０と同様なので、説明を省略する。
ソース電極２０１及びドレイン電極２０３の上に絶縁層３６０が設けられている。絶縁層３６０の上に、複数の画素に共通して設けられる共通電極３７０が設けられている。共通電極３７０の上に絶縁層３８０が設けられている。絶縁層３６０、３８０には開口３８１が設けられている。絶縁層３８０の上及び開口３８１の内部に画素電極３９０が設けられている。画素電極３９０はドレイン電極２０３に接続されている。
図２７は、本発明の一実施形態に係る表示装置の画素電極及び共通電極の平面図である。図２７に示すように、共通電極３７０は、平面視で画素電極３９０と重なる重畳領域と、画素電極３９０と重ならない非重畳領域とを有する。画素電極３９０と共通電極３７０との間に電圧を供給すると、重畳領域の画素電極３９０から非重畳領域の共通電極３７０に向かって横電界が形成される。この横電界によって液晶素子３１１に含まれる液晶分子が動作することで、画素の階調が決定される。
〈第４実施形態〉
図２８及び図２９を用いて、本発明の一実施形態に係る半導体装置を用いた表示装置について説明する。本実施形態では、上記の第１実施形態及び第２実施形態で説明した半導体装置１０が有機ＥＬ表示装置の回路に適用された構成について説明する。表示装置２０の概要及び回路構成は図２３及び図２４に示すものと同様なので、説明を省略する。
［表示装置２０の画素回路３０１］
図２８は、本発明の一実施形態に係る表示装置の画素回路を示す回路図である。図２８に示すように、画素回路３０１は駆動トランジスタ１１、選択トランジスタ１２、保持容量２１０、及び発光素子ＤＯなどの素子を含む。駆動トランジスタ１１及び選択トランジスタ１２は半導体装置１０と同様の構成を備えている。選択トランジスタ１２のソース電極は信号線２１１に接続され、選択トランジスタ１２のゲート電極はゲート線２１２に接続されている。駆動トランジスタ１１のソース電極はアノード電源線２１３に接続され、駆動トランジスタ１１のドレイン電極は発光素子ＤＯの一端に接続されている。発光素子ＤＯの他端はカソード電源線２１４に接続されている。駆動トランジスタ１１のゲート電極は選択トランジスタ１２のドレイン電極に接続されている。保持容量２１０は駆動トランジスタ１１のゲート電極及びドレイン電極に接続されている。信号線２１１には、発光素子ＤＯの発光強度を決める階調信号が供給される。ゲート線２１２には、上記の階調信号を書き込む画素行を選択する信号が供給される。
［表示装置２０の断面構造］
図２９は、本発明の一実施形態に係る表示装置の断面図である。図２９に示す表示装置２０の構成は、図２６に示す表示装置２０と類似しているが、図２９の表示装置２０の絶縁層３６０よりも上方の構造が図２６の表示装置２０の絶縁層３６０よりも上方の構造と相違する。以下、図２９の表示装置２０の構成のうち、図２６の表示装置２０と同様の構成については説明を省略し、両者の相違点について説明する。
図２９に示すように、表示装置２０は、絶縁層３６０の上方に画素電極３９０、発光層３９２、及び共通電極３９４（発光素子ＤＯ）を有する。画素電極３９０は絶縁層３６０の上及び開口３８１の内部に設けられている。画素電極３９０の上に絶縁層３６２が設けられている。絶縁層３６２には開口３６３が設けられている。開口３６３は発光領域に対応する。つまり、絶縁層３６２は画素を画定する。開口３６３によって露出した画素電極３９０の上に発光層３９２及び共通電極３９４が設けられている。画素電極３９０及び発光層３９２は、各画素に対して個別に設けられている。一方、共通電極３９４は、複数の画素に共通して設けられている。発光層３９２は、画素の表示色に応じて異なる材料が用いられる。
第３実施形態及び第４実施形態では、第１実施形態及び第２実施形態で説明した半導体装置を液晶表示装置及び有機ＥＬ表示装置に適用した構成について例示したが、これらの表示装置以外の表示装置(例えば、有機ＥＬ表示装置以外の自発光型表示装置又は電子ペーパ型表示装置)に当該半導体装置を適用してもよい。また、中小型の表示装置から大型の表示装置まで、特に限定することなく上記半導体装置の適用が可能である。
［半導体装置１０の電気特性］
図３０～図３２を用いて、上記実施形態に係る半導体装置１０の電気特性を説明する。図３０～図３２は、本発明の一実施形態に係る半導体装置の電気特性を示す図である。図３０に示す電気特性は、第１実施形態に示す半導体装置１０の電気特性である。図３１及び図３２に示す電気特性は、第２実施形態に示す半導体装置１０の電気特性である。
［初期特性］
図３０及び図３１に示す電気特性の測定条件は以下の通りである。
・チャネル領域ＣＨのサイズ：Ｗ／Ｌ＝３．０μｍ／３．０μｍ
・ソース・ドレイン間電圧：０．１Ｖ（点線）、１０Ｖ（実線）
・ゲート電圧：－１５Ｖ～＋１５Ｖ
・測定環境：室温、暗室
図３０及び図３１では、半導体装置１０の電気特性（Ｉｄ－Ｖｇ特性）及び移動度が示されている。図３０及び図３１のグラフ中に矢印で示されているように、ドレイン電流（Ｉｄ）に対する縦軸はグラフの左側に示されており、当該ドレイン電流から計算された移動度に対する縦軸はグラフの右側に示されている。
図３０に示すように、第１実施形態に係る半導体装置１０の電気特性は、ゲート電圧Ｖｇが０Ｖよりも高い電圧でドレイン電流Ｉｄが流れ始める、いわゆるノーマリオフの特性を示す。当該電気特性から計算された移動度は約３４［ｃｍ２／Ｖｓ］である。
図３１に示すように、第２実施形態に係る半導体装置１０の電気特性は、ゲート電圧Ｖｇが０Ｖよりも高い電圧でドレイン電流Ｉｄが流れ始める、いわゆるノーマリオフの特性を示す。当該電気特性から計算された移動度は約５９［ｃｍ２／Ｖｓ］である。
図３２は、第２実施形態に係る半導体装置１０の電気特性におけるチャネル長Ｌ及びチャネル幅Ｗ依存性を示す。図３２では、チャネル長が２μｍ～４μｍかつチャネル幅が２μｍ～２５μｍの電気特性が示されている。図３２に示すように、チャネル長が２μｍかつチャネル幅が２μｍの電気特性であっても、チャネル長が４μｍかつチャネル幅が２５μｍの電気特性であっても、良好な電気特性が得られることが確認された。図３２の各グラフにおいて、移動度が４０［ｃｍ２／Ｖｓ］及び６０［ｃｍ２／Ｖｓ］の値に水平な点線が描かれている。図３２に示す全てのサイズの半導体装置１０で、４０［ｃｍ２／Ｖｓ］以上の移動度が実現されており、一部のサイズの半導体装置１０で６０［ｃｍ２／Ｖｓ］以上の移動度が実現されている。
［信頼性試験］
図３３及び図３４は、本発明の一実施形態に係る半導体装置の信頼性試験結果を示す図である。図３３及び図３４では、Ｐｏｓｉｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｓｔｒｅｓｓ（ＰＢＴＳ）による信頼性の評価結果とＮｅｇａｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｌｌｕｍｉｎａｔｉｏｎ Ｓｔｒｅｓｓ（ＮＢＴＩＳ）による信頼性の評価結果とを示す。図３３に示す信頼性試験結果は第１実施形態に示す半導体装置１０の結果である。図３４に示す信頼性試験結果は第２実施形態に示す半導体装置１０の結果である。
ＰＢＴＳ信頼性試験の条件は以下の通りである。
・チャネル領域ＣＨのサイズ：Ｗ／Ｌ＝３．０μｍ／３．０μｍ
・光照射条件：照射無し（暗室）
・ゲート電圧：＋３０Ｖ
・ソース及びドレイン電圧：０Ｖ
・ストレス印加時のステージ温度：６０℃
ＮＢＴＩＳ信頼性試験の条件は以下の通りである。
・チャネル領域ＣＨのサイズ：Ｗ／Ｌ＝３．０μｍ／３．０μｍ
・光照射条件：照射有り（８０００ｃｄ／ｍ２）
・ゲート電圧：－３０Ｖ
・ソース及びドレイン電圧：０Ｖ
・ストレス印加時のステージ温度：６０℃
図３３及び図３４に示すように、ストレス印加前（０ｓｅｃ）及びストレス印加後（３６００ｓｅｃ）に、それぞれの半導体装置の電気特性を評価した結果が重ねて表示されている。図３３及び図３４において、ストレス印加前（０ｓｅｃ）の電気特性は点線で表示されており、ストレス印加後（３６００ｓｅｃ）の電気特性は実線で表示されている。
ストレス印加前及びストレス印加後の半導体装置１０の電気特性の測定条件は以下の通りである。
・ソース・ドレイン間電圧：０．１Ｖ、１０Ｖ
・ゲート電圧：－１５Ｖ～＋１５Ｖ
・測定環境：６０℃、暗室
図３３に示すように、第１実施形態に係る半導体装置１０では、ＮＢＴＩＳ試験において電気特性はほとんど変化していない。一方、ＰＢＴＳ試験によって電気特性が変動している。具体的には、ＰＢＴＳ試験によってドレイン電流Ｉｄの立ち上がりが約１．８Ｖプラスにシフトしている。
図３４に示すように、第２実施形態に係る半導体装置１０では、ＮＢＴＩＳ試験及びＰＢＴＳ試験の両方において電気特性はほとんど変化していない。
［スパッタリング法による半導体装置１０の電気特性への影響］
図３５を用いて、第１実施形態に係る半導体装置１０の電気特性における、酸化物半導体層１４０の成膜条件に対する依存性を示す。図３５は、本発明の一実施形態に係る半導体装置の電気特性を示す図である。図３５に示す電気特性の測定条件は、図３０及び図３１に示す電気特性の測定条件と同じである。図３５に示す電気特性を測定した半導体装置１０の製造方法は、酸化物半導体層１４０の成膜温度以外の条件は全て同じである。図３５に示すように、酸化物半導体層１４０の成膜温度が低いほど、半導体装置１０の電気特性が改善されている。被成膜対象物を冷却しながら酸化物半導体層１４０の成膜を行うことで、成膜直後の状態で結晶成分が少ない酸化物半導体層１４０を成膜することができたと考えられ、その後のＯＳアニールによって酸化物半導体層１４０の良好な結晶状態が得られたと考えられる。
本発明の実施形態として上述した各実施形態は、相互に矛盾しない限りにおいて、適宜組み合わせて実施することができる。また、各実施形態の半導体装置及び表示装置を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったもの、又は、工程の追加、省略もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
１０：半導体装置、 １１：駆動トランジスタ、 １２：選択トランジスタ、 ２０：表示装置、 ２２：液晶領域、 ２４：シール領域、 ２６：端子領域、 １００：基板、 １０５、１６０：ゲート電極、 １１０、１２０、１５０：ゲート絶縁層、 １３０、１９０：酸化金属層、 １４０：酸化物半導体層、 １４１：上面、 １４２：下面、 １４３：側面、 １７０、１８０：絶縁層、 １７１、１７３：開口、 ２００：ソース・ドレイン電極、 ２０１：ソース電極、 ２０３：ドレイン電極、 ２１０：保持容量、 ２１１：信号線、 ２１２：ゲート線、 ２１３：アノード電源線、 ２１４：カソード電源線、 ２２０：レジストマスク、 ３００：アレイ基板、 ３０１：画素回路、 ３０２：ソースドライバ回路、 ３０３：ゲートドライバ回路、 ３０４：ソース配線、 ３０５：ゲート配線、 ３０６：端子部、 ３０７：接続配線、 ３１０：シール部、 ３１１：液晶素子、 ３２０：対向基板、 ３３０：フレキシブルプリント回路基板（ＦＰＣ）、 ３４０：ＩＣチップ、 ３５０：保持容量、 ３６０、３６２：絶縁層、 ３６３、３８１：開口、 ３７０：共通電極、 ３８０：絶縁層、 ３９０：画素電極、 ３９２：発光層、 ３９４：共通電極

Claims (8)

  1. 基板の上に酸化物半導体層を形成し、
    前記酸化物半導体層の上にゲート絶縁層を形成し、
    前記ゲート絶縁層の上にアルミニウムを主成分とする酸化金属層を形成し、
    前記ゲート絶縁層の上に前記酸化金属層が形成された状態で熱処理を行い、
    前記熱処理の後に、前記酸化金属層を除去し、
    前記ゲート絶縁層の上にゲート電極を形成する半導体装置の製造方法。
  2. 前記ゲート電極は、前記酸化金属層が除去されることで露出した前記ゲート絶縁層と接するように形成される、請求項１に記載の半導体装置の製造方法。
  3. 基板の上にゲート電極を形成し、
    前記ゲート電極の上にゲート絶縁層を形成し、
    前記ゲート絶縁層の上に酸化物半導体層を形成し、
    前記酸化物半導体層の上に第１絶縁層を形成し、
    前記第１絶縁層の上にアルミニウムを主成分とする酸化金属層を形成し、
    前記第１絶縁層の上に前記酸化金属層が形成された状態で熱処理を行い、
    前記熱処理の後に、前記酸化金属層を除去する半導体装置の製造方法。
  4. 前記酸化金属層の除去は、マスクを用いずに行われる、請求項１乃至３のいずれか一に記載の半導体装置の製造方法。
  5. 前記酸化金属層をスパッタリング法で形成する、請求項１乃至４のいずれか一に記載の半導体装置の製造方法。
  6. 前記基板を冷却しながら前記酸化物半導体層をスパッタリングする、請求項５に記載の半導体装置の製造方法。
  7. 前記基板の表面の温度が５０℃以下になるように前記基板を冷却しながら前記酸化物半導体層をスパッタリングする、請求項５に記載の半導体装置の製造方法。
  8. 請求項１乃至７のいずれか一に記載の製造方法によって、電界効果移動度が３０［ｃｍ２／Ｖ・ｓ］以上である半導体装置を製造する方法。
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