TWI644437B - 半導體裝置及其製造方法 - Google Patents

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Abstract

本發明係關於半導體裝置及半導體裝置的製造方法。本發明提供一種電晶體的導通特性得到提高且能夠實現高速回應、高速驅動的半導體裝置。並且，製造可靠性高且顯示穩定的電子特性的半導體裝置。本發明的一個實施例是具有電晶體的半導體裝置，該電晶體包括：第一氧化物層；第一氧化物層上的氧化物半導體層；與氧化物半導體層接觸的源極電極層及汲極電極層；氧化物半導體層上的第二氧化物層；第二氧化物層上的閘極絕緣層；以及閘極絕緣層上的閘極電極層，其中，第二氧化物層的邊緣部及閘極絕緣層的邊緣部與源極電極層及汲極電極層重疊。

Description

半導體裝置及其製造方法
本發明係關於半導體裝置及半導體裝置的製造方法。
請注意，在本說明書中，半導體裝置指的是能夠藉由利用半導體特性工作的所有裝置，因此，電光裝置、半導體電路以及電子裝置都是半導體裝置。
藉由利用形成在具有絕緣表面的基板上的半導體薄膜來構成電晶體(也稱為薄膜電晶體)的技術受到關注。該電晶體被廣泛地應用於如積體電路(IC)及影像顯示裝置(顯示裝置)等的電子裝置。作為可以應用於電晶體的半導體薄膜，矽類半導體材料被廣泛地周知。但是，作為其它材料使用氧化物的半導體材料正受到關注。
例如，專利文獻1已公開了使用包含銦(In)、鎵(Ga)及鋅(Zn)的氧化物(氧化物半導體)的電晶體。
另外，在將氧化物半導體層用於通道形成區的電晶體中，由氧從氧化物半導體層釋放而產生的氧空缺(氧缺陷)來產生載子。於是，已知：藉由將來自包含過剩 的氧的氧化矽膜釋放出的氧供應到氧化物半導體層來填補氧化物半導體層的氧空缺，從而可以提供一種電子特性的變動小且可靠性高的半導體裝置(專利文獻2)。
現有技術文獻 專利文獻
[專利文獻1]日本專利申請公開第2006-165528號公報
[專利文獻2]日本專利申請公開第2012-19207號公報
在將氧化物半導體用於通道形成區的電晶體中，氫等雜質進入到氧化物半導體內也會引起載子的產生。另外，由於矽等雜質進入到氧化物半導體內，產生氧空缺、引起載子的產生。
當在氧化物半導體內產生載子時會導致電晶體的關態電流(off-state current)增大以及臨界電壓的偏差增大等，從而使電晶體的電子特性變動，造成半導體裝置的可靠性下降。
另外，隨著使用電晶體的積體電路的大規模化，對電路的高速驅動、高速回應的要求增加。藉由提高電晶體的導通特性(例如，通態電流(on-state current)或場效移動率)，可以提供一種能夠進行高速驅動、高速回應的更高性能的半導體裝置。
鑒於上述問題，本發明的一個實施例的目的 之一是提供一種電晶體的導通特性得到提高且能夠實現高速回應和高速驅動的半導體裝置。另外，本發明的一個實施例的目的之一是製造一種可靠性高且顯示穩定的電子特性的半導體裝置。
為了解決上述課題，本發明的一個實施例是一種半導體裝置，包括：第一氧化物層；第一氧化物層上的氧化物半導體層；與氧化物半導體層接觸的源極電極層及汲極電極層；氧化物半導體層上的第二氧化物層；第二氧化物層上的閘極絕緣層；以及閘極絕緣層上的閘極電極層，其中，第二氧化物層的邊緣部及閘極絕緣層的邊緣部與源極電極層及汲極電極層重疊。
另外，較佳的是，第一氧化物層及第二氧化物層不包含有在氧化物半導體層中形成雜質能階的矽等雜質元素作為主要構成元素。尤其是，當第一氧化物層及第二氧化物層是以與氧化物半導體層相同的元素為主要構成元素的氧化物層時，在氧化物半導體層與第一氧化物層之間的介面以及氧化物半導體層與第二氧化物層之間的介面降低介面散射，可以提高場效移動率。另外，藉由將作為主要構成元素包含相同的元素的氧化物用於氧化物半導體層、第一氧化物層及第二氧化物層，可以減少介面的陷井能階且降低電晶體的隨時間的變化或應力測試導致的臨界電壓的變動量。
藉由上述方法，可以形成電晶體而不使氧化物半導體層與包含矽等雜質元素的層接觸，所以可以抑制 矽等雜質元素進入到氧化物半導體層中，由此可以實現可靠性高的半導體裝置。
因此，本發明的一個實施例是一種半導體裝置，包括：第一氧化物層；第一氧化物層上的氧化物半導體層；與氧化物半導體層接觸的源極電極層及汲極電極層；氧化物半導體層、源極電極層及汲極電極層上的第二氧化物層；第二氧化物層上的閘極絕緣層；以及閘極絕緣層上的閘極電極層，其中，第二氧化物層的邊緣部及閘極絕緣層的邊緣部與源極電極層及汲極電極層重疊。
另外，第二氧化物層的上邊緣部也可以與閘極絕緣層的下邊緣部一致，且閘極絕緣層的上邊緣部也可以與閘極電極層的下邊緣部一致。請注意，在此，“一致”不一定需要嚴格的一致，並可能包括以閘極電極層為遮罩對第二氧化物層及閘極絕緣層進行蝕刻而得到的形狀。
另外，還可以具有以與閘極電極層的側面接觸的方式形成的側壁絕緣層。另外，第二氧化物層的上邊緣部也可以與閘極絕緣層的下邊緣部一致，且閘極絕緣層的上邊緣部也可以與側壁絕緣層的下邊緣部一致。在此，“一致”也不一定需要嚴格的一致，並可能包括以側壁絕緣層及閘極電極層為遮罩對第二氧化物層及閘極絕緣層進行蝕刻而得到的形狀。
構成井結構(也稱為well structure)，其中在氧化物半導體層、第一氧化物層及第二氧化物層中，氧化物半導體層的導帶(也稱為conduction band：傳導帶)的下端 為最低的能階，成為在氧化物半導體層中形成通道的結構。為此，較佳的是，氧化物半導體層的從真空能階到導帶的下端的深度(也可以稱為電子親和力)大於第一氧化物層及第二氧化物層的從真空能階到導帶的下端的深度。明確而言，較佳的是，氧化物半導體層的電子親和力比第一氧化物層及第二氧化物層的電子親和力大0.2eV以上。
請注意，電子親和力可以從真空能階與價帶上端之間的能量差(所謂的游離電位)減去導帶下端與價帶上端之間的能量差(所謂的帶隙)來得出。
另外，當導出電子親和力時使用的氧化物半導體的游離電位可以利用紫外線光電子能譜(UPS：Ultraviolet Photoelectron Spectroscopy)等進行測量。作為典型的UPS的測量裝置，使用VersaProbe(PHI公司製造)。此外，帶隙(Eg)可以利用全自動光譜橢圓偏光計UT-300進行測量。藉由從游離電位的值減去能量帶隙，可以算出導帶下端的能量。藉由使用這個方法，可以確認在本說明書所公開的疊層結構中形成有埋入通道。
較佳的是，第一氧化物層、第二氧化物層及氧化物半導體層至少包含銦，氧化物半導體層所包含的銦原子數比高於第一氧化物層及第二氧化物層所包含的銦原子數比。或者，第一氧化物層、第二氧化物層及氧化物半導體層也可以至少包含銦、鋅及鎵。在此情況下，較佳的是，氧化物半導體層所包含的銦原子數比高於第一氧化物層及第二氧化物層所包含的銦原子數比。另外，較佳的是 ，每個第一氧化物層及第二氧化物層所包含的鎵原子數比高於氧化物半導體層所包含的鎵原子數比。
另外，也可以在閘極電極層上設置包含過剩的氧的氧化物絕緣層。在包含過剩的氧的氧化物絕緣層中，當利用熱脫附譜分析法時，換算為氧原子的氧的釋放量較佳為1.0×1019原子/cm3以上。包含過剩的氧的氧化物絕緣層較佳為包含超過化學計量組成的氧。
每個第二氧化物層及氧化物半導體層也可以具有c軸在與表面實質上垂直的方向上配向的結晶區。
另外，本發明的另一個實施例是一種半導體裝置的製造方法，包括如下步驟：層疊形成第一氧化物層及氧化物半導體層；在第一氧化物層及氧化物半導體層上形成源極電極層及汲極電極層；在源極電極層及汲極電極層上層疊並生長氧化物膜及閘極絕緣膜；在氧化物膜及閘極絕緣膜上形成閘極電極層；藉由以閘極電極層為遮罩的蝕刻將氧化物膜及閘極絕緣膜加工為島狀，由此形成第二氧化物層及閘極絕緣層；在源極電極層、汲極電極層、第二氧化物層、閘極絕緣層及閘極電極層上形成氧化物絕緣層。
另外，本發明的另一個實施例是一種半導體裝置的製造方法，包括如下步驟：層疊形成第一氧化物層及氧化物半導體層；在第一氧化物層及氧化物半導體層上形成源極電極層及汲極電極層；在源極電極層及汲極電極層上層疊並生長氧化物膜及閘極絕緣膜；在氧化物膜及閘極絕緣膜上形成閘極電極層；在閘極絕緣膜及閘極電極層 上形成氧化物絕緣層；對氧化物絕緣層進行蝕刻，由此形成與閘極電極層的側面接觸的側壁絕緣層；以側壁絕緣層及閘極電極層為遮罩對氧化物膜及閘極絕緣膜進行蝕刻。
藉由本發明的一個實施例，可以提供一種能夠進行高速回應和高速驅動的半導體裝置。另外，可以提供一種可靠性高且顯示穩定的電子特性的半導體裝置。
250‧‧‧記憶單元
251‧‧‧記憶單元陣列
251a‧‧‧記憶單元陣列
251b‧‧‧記憶單元陣列
253‧‧‧週邊電路
254‧‧‧電容元件
260‧‧‧電晶體
262‧‧‧電晶體
264‧‧‧電容元件
400‧‧‧基板
402‧‧‧基底絕緣層
404a‧‧‧第一氧化物層
404b‧‧‧氧化物半導體層
404c‧‧‧第二氧化物層
405‧‧‧氧化物膜
406a‧‧‧源極電極層
406b‧‧‧汲極電極層
407‧‧‧閘極絕緣膜
408‧‧‧閘極絕緣層
410‧‧‧閘極電極層
411‧‧‧絕緣膜
412‧‧‧氧化物絕緣層
413‧‧‧側壁絕緣層
414‧‧‧絕緣層
416a‧‧‧源極電極層
416b‧‧‧汲極電極層
418a‧‧‧源極電極層
418b‧‧‧汲極電極層
420‧‧‧電晶體
430‧‧‧電晶體
440‧‧‧電晶體
450‧‧‧電晶體
460‧‧‧電晶體
470‧‧‧電晶體
520‧‧‧電晶體
530‧‧‧電晶體
540‧‧‧電晶體
550‧‧‧電晶體
560‧‧‧電晶體
570‧‧‧電晶體
801‧‧‧電晶體
802‧‧‧電晶體
803‧‧‧電晶體
804‧‧‧電晶體
812‧‧‧電晶體
813‧‧‧電晶體
901‧‧‧RF電路
902‧‧‧類比基頻電路
903‧‧‧數位基頻電路
904‧‧‧電池
905‧‧‧電源電路
906‧‧‧應用處理器
907‧‧‧CPU(中央處理器)
908‧‧‧DSP(數位訊號處理器)
910‧‧‧快閃記憶體
911‧‧‧顯示控制器
912‧‧‧記憶體電路
913‧‧‧顯示器
914‧‧‧顯示部
915‧‧‧源極驅動器
916‧‧‧閘極驅動器
917‧‧‧聲頻電路
918‧‧‧鍵盤
919‧‧‧觸控感測器
950‧‧‧記憶體電路
951‧‧‧記憶體控制器
952‧‧‧記憶體
953‧‧‧記憶體
954‧‧‧開關
955‧‧‧開關
956‧‧‧顯示控制器
957‧‧‧顯示器
1001‧‧‧電池
1002‧‧‧電源電路
1003‧‧‧微處理器
1004‧‧‧快閃記憶體
1005‧‧‧聲頻電路
1006‧‧‧鍵盤
1007‧‧‧記憶體電路
1008‧‧‧觸控面板
1009‧‧‧顯示器
1010‧‧‧顯示控制器
4106a‧‧‧源極電極層
9033‧‧‧扣件
9034‧‧‧開關
9035‧‧‧電源開關
9036‧‧‧開關
9038‧‧‧操作開關
9630‧‧‧外殼
9631a‧‧‧顯示部
9631b‧‧‧顯示部
9632a‧‧‧區域
9632b‧‧‧區域
9633‧‧‧太陽能電池
9634‧‧‧充放電控制電路
9635‧‧‧電池
9636‧‧‧DCDC轉換器
9638‧‧‧操作鍵
9639‧‧‧按鈕
在圖式中：
圖1A及1B是顯示說明本發明的一個實施例的半導體裝置的剖面圖及俯視圖。
圖2A至2D是顯示說明本發明的一個實施例的半導體裝置的製造方法的剖面圖。
圖3A及3B是顯示說明本發明的一個實施例的半導體裝置的製造方法的剖面圖。
圖4A至4C是各顯示說明本發明的一個實施例的半導體裝置的剖面圖。
圖5A及5B是各顯示說明本發明的一個實施例的半導體裝置的剖面圖。
圖6A及6B是顯示說明本發明的一個實施例的半導體裝置的剖面圖及俯視圖。
圖7A至7C是各顯示說明本發明的一個實施例的半導體裝置的剖面圖。
圖8A至8C是顯示說明本發明的一個實施例的半導體裝置的製造方法的剖面圖。
圖9A及9B是顯示說明本發明的一個實施例的半導體裝置的製造方法的剖面圖。
圖10A及10B是各顯示說明本發明的一個實施例的半導體裝置的剖面圖。
圖11A及11B是各顯示本發明的一個實施例的半導體裝置的電路圖。
圖12A至12C是本發明的一個實施例的半導體裝置的電路圖及示意圖。
圖13是本發明的一個實施例的半導體裝置的塊圖。
圖14是本發明的一個實施例的半導體裝置的塊圖。
圖15是本發明的一個實施例的半導體裝置的塊圖。
圖16A及16B是顯示能夠應用本發明的一個實施例的半導體裝置的電子裝置。
圖17是範例樣本的剖面照片。
圖18A及18B是範例樣本的剖面照片。
圖19是顯示說明本發明的一個實施例的半導體裝置的能帶圖。
圖20是顯示說明氧空缺的擴散的圖。
圖21是顯示說明範例樣本的電子特性的圖。
圖22是顯示說明範例樣本的電子特性的圖。
圖23是顯示說明範例樣本的電子特性的圖。
圖24是顯示說明範例樣本的電子特性的圖。
圖25是顯示說明範例樣本的電子特性的圖。
[實施例]
下面，參照圖式對本發明的實施例進行詳細說明。但是，本發明不限於以下的說明，所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式和詳細內容可以被變換為各種形式。此外，本發明不應該被解釋為僅限定在以下所示的實施例所記載的內容中。
在以下所說明的實施例中，於某些情況在不同圖式之間共同使用相同的參考符號來表示相同的部分。另外，在各實施例的說明中，為了明確起見，於某些情況誇大表示圖式所示的各構成要素，即，層或區域等的厚度、寬度以及相對位置關係等。
請注意，在本說明書等中，“上”不侷限於構成要素的位置關係為“直接在......之上”。例如，“絕緣層上的閘極電極層”這一表達包括在絕緣層和閘極電極層之間包含其它構成要素的情況。“下”也是同樣的。
另外，在本說明書等中，“電極層”或“導線層”等用語不限定這些構成要素的功能。例如，於某些情況將“電極層”用作“導線層”的一部分，反之亦然。再者，“電極層”或“導線層”等用語還包括多個“電極層”或“導線層”形成為一體的情況等。
另外，在使用極性不同的電晶體的情況或電 路工作中的電流方向變化的情況等下，“源極”及“汲極”的功能於某些情況互相調換。因此，在本說明書中，“源極”和“汲極”等用語可以互相調換來使用。
另外，在本說明書等中，“電連接”包括經由“具有某種電作用的元件”連接的情況。在此，“具有某種電作用的元件”只要可以進行連線目標間的電信號的發送和接收，就對其沒有特別的限制。
例如，“具有某種電作用的元件”包括電極和導線等。
在本說明書中，“平行”是指兩條直線以-10°以上且10°以下的角度來配置的狀態。因此也包括角度為-5°以上且5°以下的情況。另外，“垂直”是指兩條直線以80°以上且100°以下的角度配置的狀態。因此也包括角度為85°以上且95°以下的情況。
另外，在本說明書中，三方晶係或菱方晶係，包含於六方晶系中。
實施例1
在本實施例中，參照圖式詳細說明本發明的一個實施例的半導體裝置。圖1顯示本發明的一個實施例的半導體裝置。圖1B顯示本發明的一個實施例的半導體裝置的俯視圖，圖1A是沿圖1B中的虛線A-B的剖面圖。
半導體裝置所具有的電晶體420包括：基板400上的基底絕緣層402；基底絕緣層402上的第一氧化 物層404a及氧化物半導體層404b的疊層；第一氧化物層404a及氧化物半導體層404b上的源極電極層406a及汲極電極層406b；源極電極層406a及汲極電極層406b上的第二氧化物層404c；第二氧化物層404c上的閘極絕緣層408；閘極絕緣層408上的閘極電極層410；源極電極層406a、汲極電極層406b、第二氧化物層404c、閘極絕緣層408及閘極電極層410上的氧化物絕緣層412；以及氧化物絕緣層412上的絕緣層414。
作為氧化物半導體層404b，使用與第一氧化物層404a及第二氧化物層404c相比從真空能階到導帶的下端的深度較大的氧化物。氧化物半導體層404b與第一氧化物層404a之間以及氧化物半導體層404b與第二氧化物層404c之間的電子親和力的差異較佳為0.2eV以上。藉由採用這種結構，構成井結構，其中氧化物半導體層404b的導帶的下端的能階比第一氧化物層404a及第二氧化物層404c低，在氧化物半導體層404b中形成通道，由此可以實現所謂的埋入通道結構。
為了防止矽等雜質進入到作為通道的氧化物半導體層404b中，與氧化物半導體層404b接觸的第一氧化物層404a及第二氧化物層404c是作為主要構成元素不包含矽等雜質的膜。尤其是，為了抑制第一氧化物層404a與氧化物半導體層404b之間以及第二氧化物層404c與氧化物半導體層404b之間的介面散射、並且降低陷井能階，包含在第一氧化物層404a、氧化物半導體層404b 及第二氧化物層404c中較佳為含有相同元素。
另外，藉由使用第一氧化物層404a及第二氧化物層404c夾持氧化物半導體層404b，可以防止基底絕緣層402或閘極絕緣層408的成分進入到氧化物半導體層404b中。例如，當使用氧化矽膜、氧氮化矽膜、氮氧化矽膜或氮化矽膜等包含矽的絕緣層(以下，也稱為矽絕緣層)作為基底絕緣層402及閘極絕緣層408時，可以防止包含在基底絕緣層402及閘極絕緣層408中的矽混入到氧化物半導體層404b中。
請注意，在此所示的氧氮化矽是指在其組成中氧含量比氮含量多的物質，例如是指至少包含50原子%以上且70原子%以下的範圍內的氧、0.5原子%以上且15原子%以下的範圍內的氮、25原子%以上且35原子%以下的範圍內的矽的物質。但是，上述範圍是使用拉塞福背散射能譜法(Rutherford Backscattering Spectrometry)、氫前方散射法(HFS：Hydrogen Forward Scattering)來進行測量時的範圍。此外，構成元素的含有比率所取的值使得其總和不超過100原子%。
較佳的是，第一氧化物層404a及第二氧化物層404c的膜厚為可以防止雜質元素進入到氧化物半導體層404b中的程度。如本實施例所示，氧化物半導體層404b與源極電極層406a及汲極電極層406b接觸，第二氧化物層404c設置在源極電極層406a及汲極電極層406b上，所以即使將第一氧化物層404a及第二氧化物層404c 形成為厚，氧化物半導體層404b與源極電極層406a之間以及氧化物半導體層404b與汲極電極層406b之間的電阻也不增大，也可以抑制導通特性的降低。
圖19顯示埋入通道結構的能帶結構。圖19是作為第一氧化物層404a及第二氧化物層404c使用原子數比為In：Ga：Zn=1：1：1的氧化物半導體層，作為氧化物半導體層404b使用原子數比為In：Ga：Zn=3：1：2的氧化物半導體層時的能帶圖。第一氧化物層404a及第二氧化物層404c的電子親和力為4.7eV，氧化物半導體層404b的電子親和力為4.9eV，從而第一氧化物層404a及第二氧化物層404c的導帶的下端高於氧化物半導體層404b的導帶的下端。因此，如圖19所示，這疊層結構中的能帶結構成為氧化物半導體層404b的導帶的下端最深的井結構。藉由具有這種能帶結構，可以認為載子(電子)在氧化物半導體層404b中移動，即電晶體的通道形成區實質上形成在氧化物半導體層404b中。如上所述，氧化物半導體層404b與基底絕緣層402及閘極絕緣層408分開，氧化物半導體層404b中的由於氧空缺等的缺陷得到降低。因此，在氧化物半導體層404b中移動的載子(電子)不容易受到缺陷的影響。
在圖19的能帶結構中，電晶體的通道形成區可以稱為埋入在氧化物半導體層的內部。因為成為通道形成區的氧化物半導體層404b不與基底絕緣層402及閘極絕緣層408接觸，所以在通道中移動的載子(電子)不容易 受到介面散射的影響。另外，即使氧化物半導體層與絕緣層之間的介面狀態隨時間變化(產生介面態(interface state))，在通道中移動的載子(電子)也不容易受到介面的影響，而可以實現可靠性高的半導體裝置。
較佳的是，氧化物絕緣層412為包含超過化學計量組成的氧的膜。藉由包含超過化學計量組成的氧，可以將氧供應到氧化物半導體層404b中從而降低氧空缺。例如，當作為氧化物絕緣層412使用氧化矽膜時，使用SiO(2+α)(其中，α>0)的膜。
當作為氧化物絕緣層412採用上述膜時，利用加熱處理釋放氧化物絕緣層412中的一部分氧，將氧供應到氧化物半導體層404b中，從而填補氧化物半導體層404b中的氧空缺，由此可以抑制電晶體的臨界電壓向負方向漂移。藉由TDS(Thermal Desorption Spectroscopy：熱脫附譜分析法)分析，可以確認利用加熱處理釋放氧。在氧化物絕緣層412中，當利用TDS分析時，換算為氧原子的氧的釋放量為1.0×1019原子/cm3以上，較佳為3.0×1019原子/cm3以上，更佳為1.0×1020原子/cm3以上。
在源極電極層406a及汲極電極層406b上重疊設置有第二氧化物層404c及閘極絕緣層408的邊緣部，且第二氧化物層404c及閘極絕緣層408的側面與氧化物絕緣層412接觸。因此，可以藉由第二氧化物層404c、閘極絕緣層408或它們的兩者將氧從氧化物絕緣層412供應到氧化物半導體層404b中，來填補氧空缺。為了防 止閘極電極層410與源極電極層406a之間的短路或閘極電極層410與汲極電極層406b之間的短路，較佳的是，每個第二氧化物層404c及閘極絕緣層408從閘極電極層410向通道長度方向延伸0μm至3μm，更佳為0μm至1μm。
另外，如果氫包含在氧化物半導體層404b中，於某些情況作為施體而形成n型。於是，較佳的是，在氧化物半導體層404b的上方或下方設置絕緣層414作為用來防止氫從電晶體420的外部進入到氧化物半導體層404b中的保護層。
接著，對電晶體420的製造方法進行說明。
首先，在基板400上形成基底絕緣層402。
對可以使用的基板沒有多大限制，但是至少需要具有可承受後面的熱處理的程度的耐熱性。例如，可以使用如鋇硼矽酸鹽玻璃和鋁硼矽酸鹽玻璃等玻璃基板、陶瓷基板、石英基板、藍寶石基板等。
另外，作為基板400，也可以使用如下基板：矽或碳化矽等的單晶半導體基板或多晶半導體基板、矽鍺等的化合物半導體基板等。另外，可以使用SOI基板、在半導體基板上設置有半導體元件的基板等。
基底絕緣層402可以適當地利用濺鍍法、MBE(Molecular Beam Epitaxy：分子束磊晶)法、CVD(Chemical Vapor Deposition：化學氣相沉積)法、脈衝雷射沉積法(Pulsed Laser Deposition：PLD法)、ALD(Atomic Layer Deposition：原子層沉積)法等。
作為基底絕緣層402，可以使用無機絕緣膜。例如，較佳為使用氧化矽膜、氧氮化矽膜、氧化鋁膜、氧氮化鋁膜、氧化鉿膜、氧化鎵膜、氮化矽膜、氮化鋁膜、氮氧化矽膜、氮氧化鋁膜等。此外，基底絕緣層402可以以單層結構或兩層以上的疊層結構並使用這些化合物而形成。
作為基底絕緣層402，也可以在如下條件下形成氧化矽膜或氧氮化矽膜：利用電漿CVD設備，將進行了真空排氣的處理室內溫度保持為180℃以上且450℃以下，更佳為180℃以上且350℃以下，將原料氣體引入到處理室內而將處理室內的壓力設定為100Pa以上且250Pa以下，較佳為100Pa以上且200Pa以下，對設置在處理室內的電極供應1.48W/cm2以上且2.46W/cm2以下，更佳為1.48W/cm2以上且1.97W/cm2以下的高頻功率。
作為原料氣體，較佳為使用包含矽的沉積性氣體及氧化性氣體。作為包含矽的沉積性氣體的典型例子，可以舉出矽烷、乙矽烷、丙矽烷、氟化矽烷等。作為氧化性氣體，可以舉出氧、臭氧、一氧化二氮、二氧化氮、乾燥空氣等。
作為成膜條件，在上述壓力下將上述高功率密度的高頻功率供應到處理室中，由此，電漿中的原料氣體的分解效率得到提高，氧自由基增加，包含矽的沉積性氣體的氧化得到促進，所以基底絕緣層402中的氧的含量變得比化學計量組成要多。但是，如果基板溫度處於上述室內的溫度內，則矽與氧的接合力變弱。其結果，可以形 成如下氧化物絕緣層：包含比滿足化學計量組成的氧多的氧，藉由加熱使一部分氧釋放。
另外，藉由作為基底絕緣層402的原料氣體提高相對於氧化性氣體的包含矽的沉積性氣體的比率且將高頻功率設定為上述功率密度，可以提高沉積速度，並可以增加包含在基底絕緣層402中的氧含量。
另外，只要能確保基板400與後面設置的氧化物半導體層404b之間的絕緣性，就也可以採用不設置基底絕緣層402的結構。
接著，在基底絕緣層402上形成第一氧化物層404a及氧化物半導體層404b(參照圖2A)。在層疊氧化物膜並進行加熱處理之後，使用遮罩對其選擇性地進行蝕刻，由此可以形成第一氧化物層404a及氧化物半導體層404b。
第一氧化物層404a既可以是顯示絕緣性的氧化物層，又可以是顯示半導體特性的氧化物(氧化物半導體)層。作為氧化物半導體層404b使用氧化物半導體。但是，以第一氧化物層404a的電子親和力比氧化物半導體層404b的電子親和力小0.2eV以上的方式適當地選擇第一氧化物層404a的材料和氧化物半導體層404b的材料。
另外，藉由將作為主要構成元素包含相同的元素的氧化物用作第一氧化物層404a及氧化物半導體層404b，可以抑制第一氧化物層404a與氧化物半導體層404b之間的介面的介面散射，而可以提供一種遷移率優異的電晶體。此外，藉由將作為主要構成元素包含相同的 元素的氧化物用作第一氧化物層404a及氧化物半導體層404b，可以減少陷井能階，且可以降低電晶體的隨時間的劣化或應力測試導致的臨界電壓的變動量。
作為能夠用作第一氧化物層404a的氧化物絕緣體，可以舉出氧化鉿、氧化鉭、氧化鎵、氧化鋁、氧化鎂、氧化鋯等。藉由使用這種不包含矽的氧化物絕緣體，可以抑制矽等雜質進入到氧化物半導體層404b中。
作為能夠用作第一氧化物層404a及氧化物半導體層404b的氧化物半導體至少包含銦(In)或鋅(Zn)是較佳的。或者，較佳為包含In和Zn的兩者。另外，為了減少使用該氧化物半導體的電晶體的電子特性不均勻，除了上述元素以外，還具有一種或多種穩定劑(stabilizer)是較佳的。
作為穩定劑，可以舉出鎵(Ga)、錫(Sn)、鉿(Hf)、鋁(Al)或鋯(Zr)等。另外，作為其它穩定劑，可以舉出鑭系元素即鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鎦(Lu)等。
例如，作為氧化物半導體，可以使用：氧化銦、氧化錫、氧化鋅、In-Zn氧化物、Sn-Zn氧化物、Al-Zn氧化物、Zn-Mg氧化物、Sn-Mg氧化物、In-Mg氧化物、In-Ga氧化物、In-Ga-Zn氧化物、In-Al-Zn氧化物、In-Sn-Zn氧化物、Sn-Ga-Zn氧化物、Al-Ga-Zn氧化物、Sn-Al-Zn氧化物、In-Hf-Zn氧化物、In-La-Zn氧化物、In-Ce-Zn氧化物、In-Pr-Zn氧化物、In-Nd-Zn氧化物、In- Sm-Zn氧化物、In-Eu-Zn氧化物、In-Gd-Zn氧化物、In-Tb-Zn氧化物、In-Dy-Zn氧化物、In-Ho-Zn氧化物、In-Er-Zn氧化物、In-Tm-Zn氧化物、In-Yb-Zn氧化物、In-Lu-Zn氧化物、In-Sn-Ga-Zn氧化物、In-Hf-Ga-Zn氧化物、In-Al-Ga-Zn氧化物、In-Sn-Al-Zn氧化物、In-Sn-Hf-Zn氧化物、In-Hf-Al-Zn氧化物。
請注意，在此，例如In-Ga-Zn氧化物是指作為主要構成元素具有In、Ga和Zn的氧化物，對In、Ga、Zn的比率沒有限制。另外，也可以包含In、Ga、Zn以外的金屬元素。
另外，作為氧化物半導體，也可以使用以InMO3(ZnO)m(m>0，且m不是整數)表示的材料。請注意，M表示選自Ga、Fe、Mn和Co中的一種金屬元素或多種金屬元素。另外，作為氧化物半導體，也可以使用以In2SnO5(ZnO)n(n>0，且n是整數)表示的材料。
但是，以氧化物半導體層404b的電子親和力比第一氧化物層404a的電子親和力大，明確而言，大0.2eV以上的方式適當地選擇第一氧化物層404a的材料和氧化物半導體層404b的材料。藉由這樣選擇材料，與從真空能階到第一氧化物層404a的導帶的深度相比，從真空能階到氧化物半導體層404b的導帶的深度變得更大，由此可以形成具有井結構的能帶。
作為第一氧化物層404a，使用以比氧化物半導體層404b高的原子數比包含鋁、鎵、鍺、釔、錫、鑭 或鈰的氧化物即可。明確而言，作為第一氧化物層404a，使用比氧化物半導體層404b包含1.5倍以上，較佳為2倍以上，更佳為3倍以上的上述元素的氧化物。上述元素與氧堅固地接合，氧空缺的形成能量大而不容易產生氧空缺。因此，以高原子數比包含上述元素的第一氧化物層404a是與氧化物半導體層404b相比不容易產生氧空缺且具有穩定的特性的氧化物層。由此，藉由提高包含在第一氧化物層404a中的上述元素的原子數比，可以形成與矽絕緣層之間的穩定的介面，可以實現可靠性高的半導體裝置。
但是，在第一氧化物層404a包含以InGaXZnYOZ表示的材料的情況下，較佳的是，X不超過10。由於氧化物半導體層中的鎵的含有比率增加，在RF濺鍍中，當進行成膜時產生的粉狀物質(也稱為塵屑)的量增加，於某些情況半導體裝置的特性發生劣化。
另外，當形成氧化物半導體膜時，除了作為濺鍍用電源使用高頻電源的RF濺鍍法之外，還可以利用使用直流電源的DC濺鍍法、使用交流電源的AC濺鍍法等。尤其是，當利用DC濺鍍法時，可以降低當進行成膜時產生的塵屑，並且可以使膜厚分佈均勻。
當作為第一氧化物層404a及氧化物半導體層404b使用In-Ga-Zn氧化物時，使用例如In、Ga、Zn的比為In：Ga：Zn=1：1：1、In：Ga：Zn=2：2：1、In：Ga：Zn=3：1：2、In：Ga：Zn=1：3：2、In：Ga：Zn=1：4：3、In：Ga：Zn=1：5：4、In：Ga：Zn=1：6：6、In：Ga： Zn=2：1：3、In：Ga：Zn=1：6：4、In：Ga：Zn=1：9：6、In：Ga：Zn=1：1：4、In：Ga：Zn=1：1：2的原子數比的氧化物或者原子數比與上述原子數比接近的氧化物等。
另外，例如In、Ga、Zn的原子數比為In：Ga：Zn=a：b：c(a+b+c=1)的氧化物的組成與原子數比為In：Ga：Zn=A：B：C(A+B+C=1)的氧化物的組成相似是指a、b、c滿足如下算式：(a-A)2+(b-B)2+(c-C)2 r2。作為r，例如設定為0.05，即可。其它氧化物也是同樣的。
較佳的是，氧化物半導體層404b的銦的含量多於第一氧化物層404a的銦的含量。在氧化物半導體中，重金屬的s軌道主要有助於載子傳導，當增加氧化物半導體中的In的比例，更多s軌道重疊。由此具有In多於Ga的組成的氧化物的遷移率比具有In同等於或少於Ga的組成的氧化物的遷移率高。因此，藉由將銦的含量多的氧化物用於氧化物半導體層404b，可以實現高遷移率。
當將第一氧化物層404a的原子數比設定為In：Ga：Zn=x1：y1：z1，將氧化物半導體層404b的原子數比設定為In：Ga：Zn=x2：y2：z2時，以y1/x1大於y2/x2的方式形成第一氧化物層404a及氧化物半導體層404b。較佳的是，以y1/x1比y2/x2大1.5倍以上的方式形成第一氧化物層404a及氧化物半導體層404b。更佳的是，以y1/x1比y2/x2大2倍以上的方式形成第一氧化物層404a及氧化物半導體層404b。更佳的是，以y1/x1比y2/x2大3倍以上的方式形成第一氧化物層404a及氧化物半導體層404b。
氧化物半導體層是實質上的本質。請注意，實質上的本質是指載子密度為1×1017/cm3或更低，較佳為1×1016/cm3或更低，更佳為1×1015/cm3或更低，更佳為1×1014/cm3或更低，更佳為1×1013/cm3或更低的狀態。
另外，包含在氧化物半導體中的氫與接合到金屬原子的氧起反應而成為水，並且在氧釋放的晶格(或氧釋放的部分)中形成缺損。另外，由於氫的一部分與氧接合，產生作為載子的電子。因此，藉由在形成氧化物層的製程中極力降低包含氫的雜質，可以降低氧化物層的氫濃度。由此，藉由將儘量去除氫而實現高度純化的氧化物層用作通道形成區，可以抑制臨界電壓的負向漂移，且可以將電晶體的源極與汲極的洩漏電流(典型的是關態電流等)降低到幾yA/μm至幾zA/μm，從而可以提高電晶體的電子特性。
使用氧化物半導體膜的電晶體處於關閉狀態時的汲極電流在室溫(25℃左右)下為1×10-18A以下，較佳為1×10-21A以下，更佳為1×10-24A以下，或者在85℃下為1×10-15A以下，較佳為1×10-18A以下，更佳為1×10-21A以下。請注意，電晶體處於關閉狀態是指在採用n通道型電晶體的情況下，閘極電壓足夠小於臨界電壓的狀態。明確而言，當閘極電壓比臨界電壓小1V以上，較佳為2V以上，更佳為3V以上時，電晶體成為關閉狀態。
當形成氧化物半導體膜時，適當地使用稀有氣體(典型的是氬)氣氛、氧氣氛、稀有氣體及氧的混合氣 體氣氛。此外，當採用稀有氣體及氧的混合氣體氣氛時，較佳為增高氧氣體對稀有氣體的比例。根據所形成的氧化物半導體膜的組成而適當地選擇當形成氧化物半導體膜時使用的靶材。
以下，作為靶材的一個例子顯示In-Ga-Zn氧化物靶材。
藉由將InOX粉末、GaOY粉末及ZnOZ粉末以規定的莫耳數比混合，並進行加壓處理，然後在1000℃以上且1500℃以下的溫度下進行加熱處理，由此得到多晶的In-Ga-Zn氧化物靶材。另外，X、Y及Z為任意正數。在此，InOX粉末、GaOY粉末及ZnOZ粉末的規定的莫耳數比，例如為2：2：1、8：4：3、3：1：1、1：1：1、4：2：3或3：1：2。另外，粉末的種類及混合粉末時的莫耳數比根據所製造的靶材適當地改變即可。
另外，第一氧化物層404a、氧化物半導體層404b和第二氧化物層404c也可以是結晶性不同的氧化物。就是說，也可以是適當地組合單晶氧化物膜、多晶氧化物膜、非晶氧化物膜等。
下面，對氧化物半導體膜的結構進行說明。
氧化物半導體膜大致分為單晶氧化物半導體膜和非單晶氧化物半導體膜。非單晶氧化物半導體膜包括非晶氧化物半導體膜、微晶氧化物半導體膜、多晶氧化物半導體膜及CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)膜等。
非晶氧化物半導體膜是膜中的原子排列不規則且不具有結晶成分的氧化物半導體膜。其典型例子是在微小區域中也不具有結晶部而膜整體具有完全的非晶結構的氧化物半導體膜。
微晶氧化物半導體膜例如包括1nm以上且小於10nm的尺寸的微晶(也稱為奈米晶)。因此，微晶氧化物半導體膜的原子排列的有序度比非晶氧化物半導體膜高。因此，微晶氧化物半導體膜的特徵有缺陷態密度低於非晶氧化物半導體膜。
CAAC-OS膜是包含多個結晶部的氧化物半導體膜的一種，大部分的結晶部的尺寸為能夠容納於一邊短於100nm的立方體內的尺寸。因此，於某些情況包括在CAAC-OS膜中的結晶部的尺寸為能夠容納於一邊短於10nm、短於5nm或短於3nm的立方體內的尺寸。CAAC-OS膜的缺陷態密度低於微晶氧化物半導體膜。以下，對CAAC-OS膜進行詳細的說明。
利用穿透式電子顯微鏡(TEM：Transmission Electron Microscope)來觀察CAAC-OS膜時，無法確認結晶部與結晶部之間的明確的邊界，即晶界(grain boundary)。因此，在CAAC-OS膜中，不容易發生起因於晶界的電子遷移率的降低。
若利用TEM從實質上平行於樣本面的方向觀察CAAC-OS膜(剖面TEM影像)，則可知在結晶部中金屬原子排列為層狀。各金屬原子層具有反映形成CAAC-OS 膜的面(此後反映形成CAAC-OS膜的面稱為被形成面)或CAAC-OS膜的頂面的凸凹的形狀，並以平行於CAAC-OS膜的被形成面或頂面的方式排列。
另一方面，若利用TEM從實質上垂直於樣本面的方向觀察CAAC-OS膜(平面TEM影像)，則可知在結晶部中金屬原子排列為三角形狀或六角形狀。但是，在不同的結晶部之間金屬原子的排列沒有規律性。
由剖面TEM影像及平面TEM影像可知，CAAC-OS膜的結晶部具有之配向性。
使用X射線繞射(XRD：X-Ray Diffraction)裝置對CAAC-OS膜進行結構分析。例如，當利用出平面(out-of-plane)法分析包括InGaZnO4的結晶的CAAC-OS膜時，在繞射角(2θ)為31°附近時常出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可知CAAC-OS膜中的結晶具有c軸配向性，並且c軸朝向實質上垂直於CAAC-OS膜的被形成面或頂面的方向。
另一方面，當利用從實質上垂直於c軸的方向入射X線的入平面(in-plane)法分析CAAC-OS膜時，在2θ為56°附近時常出現峰值。該峰值來源於InGaZnO4結晶的(110)面。在此，將2θ固定為56°附近並在以樣本面的法線向量為軸(軸)旋轉樣本的條件下進行分析(掃描)，若是InGaZnO4的單晶氧化物半導體膜，則能觀察到來源於相等於(110)面的結晶面的六個峰值。另一方面，若是CAAC-OS膜，即使在將2θ固定為56°附近並進行 掃描的情況下也不能觀察到明確的峰值。
由上述結果可知，在具有c軸配向的CAAC-OS膜中，雖然在不同結晶部之間a軸及b軸配向不規則，但是c軸朝向平行於被形成面或頂面的法線向量的方向。因此，在上述剖面TEM影像中觀察到的排列為層狀的各金屬原子層是與結晶的ab面平行的面。
請注意，結晶部在形成CAAC-OS膜或進行加熱處理等晶化處理時形成。如上所述，結晶的c軸沿平行於CAAC-OS膜的被形成面或頂面的法線向量的方向而配向。由此，例如，當CAAC-OS膜的形狀因蝕刻等而發生改變時，結晶的c軸不一定平行於CAAC-OS膜的被形成面或頂面的法線向量。
此外，CAAC-OS膜中的晶化度不一定均勻。例如，當CAAC-OS膜的結晶部由CAAC-OS膜的頂面附近的結晶生長來形成時，於某些情況頂面附近區域的晶化度高於被形成面附近區域的晶化度。另外，當對CAAC-OS膜添加雜質時，被添加了雜質的區域的晶化度改變，形成局部晶化度不同的區域。
請注意，當利用出平面法分析包括InGaZnO4結晶的CAAC-OS膜時，除了在2θ為31°附近的峰值之外，於某些情況還在2θ為36°附近觀察到峰值。2θ為36°附近的峰值意味著CAAC-OS膜的一部分中含有不具有c軸配向性的結晶。較佳的是，在CAAC-OS膜中在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。
在使用CAAC-OS膜的電晶體中，起因於可見光或紫外光的照射的電子特性的變動小。因此，該電晶體具有高可靠性。
請注意，氧化物半導體膜例如也可以是包括非晶氧化物半導體膜、微晶氧化物半導體膜和CAAC-OS膜中的兩種以上的疊層膜。
另外，為了形成CAAC-OS膜，較佳為應用如下條件。
藉由增高成膜時的基板加熱溫度使濺鍍粒子在到達基板之後發生遷移。明確而言，使基板加熱溫度成為100℃以上且740℃以下，較佳為200℃以上且500℃以下的狀態下進行成膜。藉由增高成膜時的基板加熱溫度，使平板狀的濺鍍粒子在到達基板時在基板上發生遷移，於是濺鍍粒子的平坦的面附著到基板。此時，在濺鍍粒子帶正電時濺鍍粒子互相排斥而附著到基板上，由此濺鍍粒子不會不均勻地重疊，從而可以形成厚度均勻的CAAC-OS膜。
藉由減少成膜時的雜質的混入，可以抑制雜質所導致的結晶狀態的破損。例如，可以降低存在於成膜室內的雜質(氫、水、二氧化碳及氮等)的濃度。另外，可以降低成膜氣體中的雜質濃度。明確而言，使用露點為-80℃以下，較佳為-100℃以下的成膜氣體。
另外，較佳的是，藉由增高成膜氣體中的氧比例並對功率進行最優化，來減輕成膜時的電漿損傷。將成膜氣體中的氧比例設定為30體積%以上，較佳為100體積%。
在形成CAAC-OS膜之後也可以進行加熱處理。將加熱處理的溫度設定為100℃以上且740℃以下，較佳為設定為200℃以上且500℃以下。另外，將加熱處理的時間設定為1分鐘以上且24小時以下，較佳為設定為6分鐘以上且4小時以下。此外，加熱處理可以在惰性氣氛或氧化氣氛下進行。較佳的是，在惰性氣氛下進行加熱處理之後，在氧化氣氛下進行加熱處理。藉由在惰性氣氛下進行加熱處理，可以短時間內降低CAAC-OS膜的雜質濃度。另一方面，當在惰性氣氛下進行加熱處理時，氧空缺於某些情況生成在CAAC-OS膜中。在此情況下，藉由在氧化氣氛下進行加熱處理，可以降低該氧空缺。此外，藉由進行加熱處理，可以進一步提高CAAC-OS膜的結晶性。另外，加熱處理也可以在1000Pa以下、100Pa以下、10Pa以下或1Pa以下的減壓下進行。在減壓下，可以在更短的時間內降低CAAC-OS膜的雜質濃度。
或者，CAAC-OS膜可以利用以下方法形成。
首先，以1nm以上且小於10nm的厚度形成第一氧化物半導體膜。第一氧化物半導體膜藉由濺鍍法形成。明確而言，將基板溫度設定為100℃以上且500℃以下，較佳為設定為150℃以上且450℃以下，將成膜氣體中的氧比率設定為30體積%以上，較佳為設定為100體積%，來形成第一氧化物半導體膜。
接著，藉由進行加熱處理來使第一氧化物半導體膜成為結晶性高的第一CAAC-OS膜。將加熱處理的 溫度設定為350℃以上且740℃以下，較佳為設定為450℃以上且650℃以下。另外，將加熱處理的時間設定為1分鐘以上且24小時以下，較佳為設定為6分鐘以上且4小時以下。此外，加熱處理可以在惰性氣氛或氧化氣氛下進行。較佳的是，在惰性氣氛下進行加熱處理之後，在氧化氣氛下進行加熱處理。藉由在惰性氣氛下進行加熱處理，可以在短時間內降低第一氧化物半導體膜的雜質濃度。另一方面，當在惰性氣氛下進行加熱處理時，氧空缺於某些情況生成在第一氧化物半導體膜中。在此情況下，藉由在氧化氣氛下進行加熱處理，可以降低該氧空缺。另外，加熱處理也可以在1000Pa以下、100Pa以下、10Pa以下或1Pa以下的減壓下進行。在減壓下，可以在更短的時間內降低第一氧化物半導體膜的雜質濃度。
由於第一氧化物半導體膜的厚度為1nm以上且小於10nm，所以與厚度為10nm以上的情況相比，能藉由加熱處理容易地實現晶化。
接著，以10nm以上且50nm以下的厚度形成具有與第一氧化物半導體膜相同的組成的第二氧化物半導體膜。第二氧化物半導體膜藉由濺鍍法形成。明確而言，將基板溫度設定為100℃以上且500℃以下，較佳為設定為150℃以上且450℃以下，將成膜氣體中的氧比率設定為30體積%以上，較佳為設定為100體積%，來形成第二氧化物半導體膜。
接著，藉由進行加熱處理，使第二氧化物半 導體膜從第一CAAC-OS膜進行固相生長，來形成結晶性高的第二CAAC-OS膜。將加熱處理的溫度設定為350℃以上且740℃以下，較佳為設定為450℃以上且650℃以下。另外，將加熱處理的時間設定為1分鐘以上且24小時以下，較佳為設定為6分鐘以上且4小時以下。此外，加熱處理可以在惰性氣氛或氧化氣氛下進行。較佳的是，在惰性氣氛下進行加熱處理之後，在氧化氣氛下進行加熱處理。藉由在惰性氣氛下進行加熱處理，可以在短時間內降低第二氧化物半導體膜的雜質濃度。另一方面，當在惰性氣氛下進行加熱處理時，氧空缺於某些情況生成在第二氧化物半導體膜中。在此情況下，藉由在氧化氣氛下進行加熱處理，可以降低該氧空缺。另外，加熱處理也可以在1000Pa以下、100Pa以下、10Pa以下或1Pa以下的減壓下進行。在減壓下，可以在更短的時間內降低第二氧化物半導體膜的雜質濃度。
如上所述，可以形成總厚度為10nm以上的CAAC-OS膜。
另外，如果在成為通道的氧化物半導體層404b中包含第14族元素之一的矽，則產生如下問題：氧化物半導體層404b的結晶性降低而難以形成CAAC-OS膜或載子遷移率的降低等。因此，較佳的是，包含在氧化物半導體層404b中的矽的濃度被降低。藉由將包含在氧化物半導體層404b中的矽的濃度設定為2.5×1021原子/cm3以下，較佳為4.0×1019原子/cm3以下，可以抑制氧化物半導體層404b 的結晶性的降低。另外，藉由將矽的濃度設定為1.4×1021原子/cm3以下，可以抑制載子遷移率的降低。再者，藉由將矽的濃度設定為2.0×1019原子/cm3以下，可以降低包含在氧化物半導體層404b中的氧空缺，可以提高可靠性。
為了防止矽等雜質進入到氧化物半導體層404b中，與氧化物半導體層404b接觸的第一氧化物層404a及第二氧化物層404c是作為主要構成元素不包含矽的膜。另外，第一氧化物層404a及第二氧化物層404c用作防止矽等雜質元素從基底絕緣層402及閘極絕緣層408進入到氧化物半導體層404b中的保護膜。
於某些情況，矽等雜質進入到第一氧化物層404a及第二氧化物層404c中，在基底絕緣層402與第一氧化物層404a之間的介面及/或閘極絕緣層408與第二氧化物層404c之間的介面形成矽的混入區域。為了防止該矽的混入區域影響到氧化物半導體層404b，並且防止矽進入到氧化物半導體層404b中，較佳的是，將第一氧化物層404a及第二氧化物層404c形成為足夠厚。
在混入有矽的區域中，由於氧化物層中的氧與矽接合而氧化物層的結晶性降低，容易形成氧空缺。因此，於某些情況包含在氧化物半導體層404b中的氧空缺擴散到矽的混入區域中，在矽的混入區域中被俘獲(gettering)。圖20示意性地顯示這樣的情況。圖20中的以斜線表示的區域是矽混入到氧化物層中的區域，Vo是氧空缺。請注意，在此，“氧空缺擴散”是指位於氧空缺附 近的氧原子填補氧空缺，在所填補的氧原子原來存在的位置上形成新的氧空缺，由此被看作氧空缺在外觀上移動。
被矽的混入區域俘獲的氧空缺與從基底絕緣層402及閘極絕緣層408供應的氧接合。因此，第一氧化物層404a及第二氧化物層404c的氧空缺並不增大。
如此，氧化物半導體層404b中的氧空缺擴散，被矽的混入區域俘獲，由此可以減少形成在與基底絕緣層402及閘極絕緣層408分開的區域中形成的氧化物半導體層404b的氧空缺。
在本實施例中，將基板溫度設定為室溫，使用原子數比為In：Ga：Zn=1：3：2的靶材，來形成具有非晶結構的第一氧化物層404a。將具有非晶結構的第一氧化物層404a的厚度設定為1nm以上且50nm以下，較佳為20nm以上且40nm以下。當將第一氧化物層404a形成為厚時，可以防止基底絕緣層402的成分進入到氧化物半導體層404b中。例如，在基底絕緣層402是氧化矽的情況下，可以防止矽進入到氧化物半導體層404b中。
另外，當形成氧化物半導體層404b時，將基板溫度設定為400℃，使用原子數比為In：Ga：Zn=1：1：1的靶材。作為氧化物半導體層404b，較佳為採用包含c軸在實質上垂直於表面的方向上配向的結晶的膜，較佳為採用CAAC-OS膜。將氧化物半導體層404b的厚度設定為1nm以上且40nm以下，較佳為5nm以上且20nm以下。將氧化物半導體層404b的成膜溫度設定為400℃以上且 550℃以下，較佳為450℃以上且500℃以下。但是，在已經形成的導線層能夠承受的溫度範圍下進行成膜。
作為氧化物層的成膜之後的加熱處理，採用如下條件：在減壓下，在氮、氧或氮及氧氣氛下，150℃以上且低於基板的應變點，較佳為250℃以上且450℃以下，更佳為300℃以上且450℃以下。藉由加熱處理，去除氧化物層中的過剩的氫(包括水或羥基)(脫水化或脫氫化)。並且，在維持加熱處理結束之後的加熱溫度，或從該加熱溫度進行緩冷的狀態下，對同一爐中引入高純度的氧氣體或超乾燥空氣(使用CRDS(cavity ring-down laser spectroscopy：光腔衰蕩光譜法)方式的露點儀進行測量時的水分量是20ppm(露點換算為-55℃)以下，較佳的是1ppm以下，更佳的是10ppb以下的空氣)。藉由氧氣體作用，供應由於脫水化或脫氫化處理中的雜質排除製程而同時被減少的構成氧化物的主要構成元素即氧。
藉由在形成氧化物半導體層404b之後進行加熱處理，可以將氧化物半導體層404b中的氫濃度設定為低於5×1018原子/cm3，較佳為1×1018原子/cm3以下，更佳為5×1017原子/cm3以下，更佳為1×1016原子/cm3以下。
在氦、氖、氬、氙、氪等稀有氣體或包含氮的惰性氣體氣氛下進行加熱處理。或者，也可以在惰性氣體氣氛下進行加熱之後在氧氣氛下進行加熱。另外，上述惰性氣體氣氛及氧氣氛不包含氫、水等是較佳的。處理時間是3分鐘至24小時。也可以對氧化物層進行多次加熱 處理，並對其時序沒有特別的限制。
接著，在氧化物半導體層404b上形成成為源極電極層406a及汲極電極層406b的導電膜。利用電漿CVD法或濺鍍法等，使用鉬、鈦、鉭、鎢、鋁、銅、鉻、釹、鈧等金屬材料或以它們為主要構成元素的合金材料，來形成導電膜。並且，也可以應用銦錫氧化物、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物等導電材料。另外，也可以採用上述導電材料和上述金屬材料的疊層結構。
藉由在形成上述導電膜之後進行蝕刻，可以形成源極電極層406a及汲極電極層406b(參照圖2B)。請注意，在形成源極電極層406a及汲極電極層406b時的蝕刻中，於某些情況由源極電極層406a及汲極電極層406b夾持的區域的氧化物半導體層404b也同時被蝕刻，其膜厚減少。因此，於某些情況，與氧化物半導體層404b的重疊於源極電極層及汲極電極層的區域的厚度相比，氧化物半導體層404b的不重疊於源極電極層及汲極電極層的區域的膜厚較薄。
接著，在源極電極層406a及汲極電極層406b上，形成作為第二氧化物層404c的氧化物膜405及作為閘極絕緣層408的閘極絕緣膜407的疊層(參照圖2C)。
作為氧化物膜405，可以使用與第一氧化物層404a相同的材料及方法來形成。請注意，較佳的是，將氧化物膜405的膜厚設定為薄於第一氧化物層404a且厚 於氧化物半導體層404b。另外，因為氧化物膜405重疊於具有結晶結構的氧化物半導體層404b，所以以氧化物半導體層404b所具有的結晶為種晶進行結晶生長，容易成為具有結晶結構的膜。因此，即使使用與第一氧化物層404a相同的材料和方法來形成，於某些情況氧化物膜405的結晶結構與第一氧化物層404a的結晶結構不同，作為第二氧化物層404c形成結晶性高的膜。請注意，第二氧化物層404c的結晶性低於氧化物半導體層404b的結晶性。於某些情況，第二氧化物層404c的接觸於氧化物半導體層404b的區域的結晶性和第二氧化物層404c的不接觸於氧化物半導體層404b的區域的結晶性不同。
另外，氧化物半導體層404b與第二氧化物層404c之間的介面混合。藉由使介面混合，氧化物半導體層404b與第二氧化物層404c之間的介面散射降低。
另外，第二氧化物層404c的一部分，即接觸於源極電極層406a及汲極電極層406b且不接觸於氧化物半導體層404b的區域容易具有非晶結構。將第二氧化物層404c的膜厚設定為1nm以上且40nm以下，較佳為5nm以上且30nm以下。藉由增加第二氧化物層404c的厚度，可以抑制閘極絕緣層408的成分進入到氧化物半導體層404b中。尤其是，在閘極絕緣層中使用氧化矽的情況下，可以抑制矽進入到氧化物半導體層404b中。藉由在源極電極層406a及汲極電極層406b上設置第二氧化物層404c，可以實現第二氧化物層404c的厚度可增加，而不 增大氧化物半導體層404b與源極電極層406a之間以及氧化物半導體層404b與汲極電極層406b之間的電阻。
可以使用與基底絕緣層402相同的材料和方法形成閘極絕緣層408。
接著，在閘極絕緣膜407上形成閘極電極層410(參照圖2D)。可以使用與源極電極層406a及汲極電極層406b相同的材料及方法形成閘極電極層410。
閘極電極層410與源極電極層406a及汲極電極層406b重疊。藉由採用這種結構，汲極電極層406b附近的高電場得到緩和，可以提高電晶體420的導通電子特性。
接著，使用遮罩對氧化物膜405及閘極絕緣膜407選擇性地進行蝕刻，形成第二氧化物層404c及閘極絕緣層408(參照圖3A)。
第二氧化物層404c及閘極絕緣層408的邊緣部與源極電極層406a及汲極電極層406b重疊，且第二氧化物層404c及閘極絕緣層408的側面與之後形成的氧化物絕緣層412接觸。藉由第二氧化物層404c及閘極絕緣層408的一部分被蝕刻而去除，由此可以經由第二氧化物層404c、閘極絕緣層408或其兩者，將從氧化物絕緣層412釋放出的氧供應到氧化物半導體層404b中。
可以在形成閘極電極層410之前對第二氧化物層404c及閘極絕緣層408進行蝕刻。作為在此步驟中使用的蝕刻遮罩，也可以使用對第一氧化物層404a及氧化物半導體層404b進行蝕刻時使用的遮罩。藉由重複使 用該遮罩，可以減少遮罩個數。
接著，在閘極電極層410上形成氧化物絕緣層412。可以使用與基底絕緣層402相同的材料和方法形成氧化物絕緣層412。作為氧化物絕緣層412，較佳為使用氧化矽膜、氧氮化矽膜、氧化鋁膜、氧氮化鋁膜、氧化鉿膜或氧化鎵膜等氧化物絕緣層或包含氮的氧化物絕緣層。較佳的是，將氧化物絕緣層412形成為包含過剩的氧的膜而能將氧供應到氧化物半導體層404b中。
作為能夠供應氧的膜，較佳的是，在與基底絕緣層402同樣的條件下形成氧化物絕緣層412：使用電漿CVD設備，在進行真空排氣的條件下，利用高功率密度的高頻功率進行成膜，由此形成包含過剩的氧且容易釋放出氧的膜。
另外，也可以利用離子植入法、離子摻雜法、電漿浸沒離子植入法等對氧化物絕緣層412添加氧。藉由添加氧，可以使氧化物絕緣層412包含過剩的氧，將氧從氧化物絕緣層412供應到氧化物半導體層404b中。
在形成氧化物絕緣層412之後，進行加熱處理。氧化物半導體層404b包含由於暴露於形成氧化物半導體層404b之後的蝕刻或電漿而受到損傷而形成的氧空缺。因此，藉由在此進行加熱處理，將氧供應到氧化物半導體層404b中而減少氧空缺，從而恢復在形成氧化物半導體層404b之後受到的損傷。典型的是，將該加熱處理的溫度設定為200℃以上且450℃以下。藉由該加熱處理 ，可以釋放出包含在氧化物絕緣層412中的氧。
例如，在氮及氧的混合氣氛下，以350℃進行1小時的加熱處理。藉由加熱處理，包含在氧化物半導體層404b中的氫原子及氧原子從氧化物半導體層404b釋放。在氧化物半導體層404b中，氧原子釋放的位置成為氧空缺，氧化物絕緣層所包含的比滿足化學計量組成的氧多的氧原子移動到氧空缺的位置，來填補氧空缺。
由此，藉由形成氧化物絕緣層412之後的加熱處理，氮、氫或水從氧化物半導體層404b釋放，可以將膜中的氮、氫或水的含有比例降低到十分之一左右。
在氧化物絕緣層412上形成絕緣層414。作為絕緣層414，使用包含氮化矽、氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、氧氮化鉿等的膜。藉由形成絕緣層414，可以抑制雜質從半導體裝置上部進入到氧化物半導體層404b中，或者抑制包含在氧化物半導體層404b及氧化物絕緣層412中的氧釋放到半導體裝置的上部。
藉由上述製程，可以製造半導體裝置(參照圖3B)。
在本實施例所示的半導體裝置中，在成為通道的氧化物半導體層與基底絕緣層之間形成有第一氧化物層，且在氧化物半導體層與閘極絕緣層之間形成有第二氧化物層，抑制矽等雜質元素從基底絕緣層及閘極絕緣層進入到氧化物半導體層中，可以實現電晶體的特性變動得到 降低且可靠性高的半導體裝置。
以與氧化物半導體層404b接觸的方式形成源極電極層406a及汲極電極層406b，且在源極電極層406a及汲極電極層406b上形成第二氧化物層404c，從而可以增加第一氧化物層及第二氧化物層的厚度，而不降低氧化物半導體層404b與源極電極層406a之間以及氧化物半導體層404b與汲極電極層406b之間的接觸電阻。藉由增加第一氧化物層及第二氧化物層的厚度，可以抑制雜質進入到氧化物半導體層中，可以使電晶體具有穩定的特性。
再者，對氧化物膜405和閘極絕緣膜407選擇性地進行蝕刻而形成第二氧化物層404c及閘極絕緣層408，由此可以將氧從設置在第二氧化物層404c及閘極絕緣層408上的氧化物絕緣層412供應到氧化物半導體層404b中。藉由將氧供應到氧化物半導體層404b中來填補氧空缺，可以使電晶體具有穩定的特性，可以提供一種可靠性高的半導體裝置。
請注意，本實施例所示的電晶體的結構不侷限於上述結構。例如，如圖4A所示的電晶體430，第一氧化物層404a與氧化物半導體層404b的形狀也可以不同。在電晶體430中，在不設置氧化物半導體層404b的區域中，第一氧化物層404a與源極電極層406a及汲極電極層406b接觸。藉由採用這種結構，可以增加第一氧化物層404a的厚度而使源極電極層406a及汲極電極層406b的步階覆蓋性不佳，可以抑制雜質元素進入到氧化物半導體層404b中。
另外，如圖4B所示的電晶體440，也可以以步階狀形成源極電極層406a及汲極電極層406b的與閘極電極層410重疊的邊緣部。步階狀的邊緣部可以藉由進行多次的蝕刻(伴隨光阻遮罩的縮退(縮小)的蝕刻及使用該縮退的光阻遮罩的蝕刻)來形成。藉由使源極電極層406a及汲極電極層406b的邊緣部具有步階狀，可以提高第二氧化物層404c的步階覆蓋性。
另外，如圖4C所示的電晶體450，也可以採用源極電極層及汲極電極層具有兩層結構的結構。圖4C所示的電晶體450包括決定通道長度的第一源極電極層416a及第一汲極電極層416b；以及形成在第一源極電極層416a及第一汲極電極層416b上且用來降低源極電極層及汲極電極層整體的電阻的第二源極電極層418a及第二汲極電極層418b。
第一源極電極層416a及第一汲極電極層416b之間的長度對應於電晶體450的通道長度。於將電晶體450的通道長度為短於50nm的情況下，較佳為短於30nm左右的情況下，較佳的是，例如將使用電子束對抗蝕劑進行曝光並顯影以形成遮罩作為蝕刻遮罩。此時，在能夠照射電子束的電子束寫入裝置中，較佳的是，使最小光束徑為2nm以下來進行照射。
請注意，能夠藉由電子束形成的遮罩較薄，因此，考慮到用作遮罩的抗蝕劑的覆蓋性，較佳的是，將第一源極電極層416a及第一汲極電極層416b形成為薄。 但是，如果減少第一源極電極層416a及第一汲極電極層416b的厚度，則電阻增高。於是，為了降低電阻，較佳為形成能夠具有較厚的厚度的第二源極電極層418a及第二汲極電極層418b。
另外，如圖5A及圖5B所示，也可以採用如下結構：源極電極層406a及汲極電極層406b形成在第一氧化物層404a上且與該第一氧化物層404a接觸；氧化物半導體層404b形成在源極電極層406a及汲極電極層406b上且與該源極電極層406a及該汲極電極層406b接觸。在氧化物半導體層404b上層疊並形成有第二氧化物層404c及閘極絕緣層408。
在如圖5A所示的電晶體460中，源極電極層406a及汲極電極層406b設置在第一氧化物層404a上且與該第一氧化物層404a接觸。源極電極層406a及汲極電極層406b上的氧化物半導體層404b、第二氧化物層404c及閘極絕緣層408使用相同的遮罩蝕刻。另外，藉由在氧化物半導體層404b上設置有第二氧化物層404c的狀態下進行蝕刻，氧化物半導體層404b的表面不受到由於蝕刻的損傷，可以製成具有穩定的特性的半導體裝置。
與圖4B所示的電晶體440相同，在圖5B所示的電晶體470中，源極電極層406a及汲極電極層406b具有步階狀的邊緣部。藉由採用這種形狀，氧化物半導體層404b、第二氧化物層404c及閘極絕緣層408的覆蓋性得到提高。
本實施例所示的電晶體可以與其它實施例適當地組合而實施。
實施例2
在本實施例中，對與實施例1不同的結構的半導體裝置進行說明。另外，與實施例1相同的部分由相同的元件符號表示而省略詳細的說明。圖6顯示本實施例的半導體裝置。圖6B顯示本實施例的半導體裝置的俯視圖，圖6A是沿圖6B所示的虛線C-D的剖面圖。
另外，圖6A所示的電晶體520包括：基板400上的基底絕緣層402；基底絕緣層402上的第一氧化物層404a及氧化物半導體層404b；第一氧化物層404a及氧化物半導體層404b上的源極電極層406a及汲極電極層406b；源極電極層406a及汲極電極層406b上的第二氧化物層404c；第二氧化物層404c上的閘極絕緣層408；閘極絕緣層408上的閘極電極層410；源極電極層406a、汲極電極層406b、第二氧化物層404c、閘極絕緣層408及閘極電極層410上的氧化物絕緣層412；以及氧化物絕緣層412上的絕緣層414。
第二氧化物層404c的上邊緣部與閘極絕緣層408的下邊緣部一致，且閘極絕緣層408的上邊緣部與閘極電極層410的下邊緣部一致。藉由以閘極電極層410為遮罩對閘極絕緣層408及第二氧化物層404c進行蝕刻來形成這樣的結構。藉由將閘極電極層410用作遮罩，可以 減少遮罩個數。
請注意，在此，“一致”不一定需要嚴格的一致，並包括藉由使用同一遮罩的蝕刻得到的形狀一致的程度。因此，有第二氧化物層404c的上邊緣部比閘極絕緣層408的下邊緣部突出或向內內退縮的情況以及閘極絕緣層408的上邊緣部比閘極電極層410的下邊緣部突出或向內內退縮的情況。
請注意，本實施例所示的電晶體的結構不侷限於此。例如，如圖7A所示的電晶體530，與圖4B所示的電晶體440相同，也可以以步階狀形成與閘極電極層410重疊的源極電極層406a及汲極電極層406b的邊緣部。
如圖7B所示的電晶體540，與圖4C所示的電晶體450相同，也可以使源極電極層及汲極電極層具有兩層結構。
如圖7C所示的電晶體550，可以以與閘極電極層410的側面接觸的方式形成側壁絕緣層413。
電晶體550包括：基板400上的基底絕緣層402；基底絕緣層402上的第一氧化物層404a及氧化物半導體層404b的疊層；第一氧化物層404a及氧化物半導體層404b上的源極電極層406a及汲極電極層406b；源極電極層406a及汲極電極層406b上的第二氧化物層404c；第二氧化物層404c上的閘極絕緣層408；閘極絕緣層408上的閘極電極層410；覆蓋閘極電極層410的側面的側壁絕緣層413；源極電極層406a、汲極電極層406b、閘極 電極層410及側壁絕緣層413上的氧化物絕緣層412；以及氧化物絕緣層412上的絕緣層414。
側壁絕緣層413的下邊緣部與閘極絕緣層408的上邊緣部一致，且閘極絕緣層408的下邊緣部與第二氧化物層404c的上邊緣部一致。藉由以側壁絕緣層413及閘極電極層410為遮罩對閘極絕緣層408及第二氧化物層404c進行蝕刻來形成這樣的結構。請注意，在此，“一致”不一定需要嚴格的一致，並包括藉由使用相同的遮罩的蝕刻得到的形狀一致的程度。因此，包括在第二氧化物層404c的上邊緣部比閘極絕緣層408的下邊緣部突出或向內退縮的情況，閘極絕緣層408的上邊緣部比側壁絕緣層413的下邊緣部突出或向內退縮等的情況。
藉由設置側壁絕緣層413，可以提高閘極電極層410與源極電極層406a之間以及閘極電極層410與汲極電極層406b之間的絕緣性。
在此，對電晶體550的製造方法進行說明。另外，省略與實施例1相同的部分。
到製造閘極電極層410為止的步驟，可以使用實施例1所示的電晶體420相同的方式來製造電晶體550。圖8A對應於圖2D。因此，關於圖8A所示的結構的製造方法，可以參照實施例1的記載。
圖8A所示的電晶體包括：基板400上的基底絕緣層402；基底絕緣層402上的第一氧化物層404a及氧化物半導體層404b的疊層；氧化物半導體層404b上的 源極電極層406a及汲極電極層406b；源極電極層406a及汲極電極層406b上的氧化物膜405；氧化物膜405上的閘極絕緣膜407；以及閘極絕緣膜407上的閘極電極層410。
在閘極電極層410上形成用作側壁絕緣層413的絕緣膜411(參照圖8B)。絕緣膜411可以使用與實施例1所示的氧化物絕緣層412相同的方法及材料形成。接著，藉由對絕緣膜411進行各向異性蝕刻，來形成側壁絕緣層413(參照圖8C)。
接著，以側壁絕緣層413及閘極電極層410為遮罩對氧化物膜405及閘極絕緣膜407選擇性地進行蝕刻，形成第二氧化物層404c及閘極絕緣層408(參照圖9A)。
在此，在形成第二氧化物層404c及閘極絕緣層408時的蝕刻中，於某些情況源極電極層406a及汲極電極層406b也與此一起被蝕刻。另外，當源極電極層406a及汲極電極層406b被蝕刻時，於某些情況藉由蝕刻從這些層而被去除的金屬會附著在第二氧化物層404c及閘極絕緣層408的側面。經由附著在第二氧化物層404c及閘極絕緣層408的側面的金屬，閘極電極層410與源極電極層406a或汲極電極層406b有可能導通。
因此，藉由設置側壁絕緣層413，即使源極電極層406a及汲極電極層406b被蝕刻而在第二氧化物層404c及閘極絕緣層408的側面附著金屬，也可以抑制閘極電極層410與源極電極層406a之間以及閘極電極層410與汲極電極層406b之間的導通。
接著，在源極電極層406a、汲極電極層406b、第二氧化物層404c、閘極絕緣層408、閘極電極層410及側壁絕緣層413上層疊並形成氧化物絕緣層412及絕緣層414(參照圖9B)。可以使用與實施例1相同的方法和材料形成氧化物絕緣層412及絕緣層414。
另外，本實施例所示的電晶體不侷限於此，如圖10A和圖10B所示的電晶體，也可以採用如下結構：源極電極層406a及汲極電極層406b形成在第一氧化物層404a上且與該第一氧化物層404a接觸；氧化物半導體層404b形成在源極電極層406a及汲極電極層406b上且與該源極電極層406a及該汲極電極層406b接觸。在氧化物半導體層404b上層疊並形成有第二氧化物層404c及閘極絕緣層408。
與圖5A所示的電晶體460相同，在圖10A所示的電晶體560中，第一氧化物層404a不被蝕刻而在源極電極層406a及汲極電極層406b的下方，且氧化物半導體層404b、第二氧化物層404c及閘極絕緣層408以閘極電極層410作為遮罩被蝕刻。
如圖5B所示的電晶體470，在圖10B所示的電晶體570中，將與閘極電極層410重疊的源極電極層406a及汲極電極層406b的邊緣部形成為步階狀，氧化物半導體層404b、第二氧化物層404c及閘極絕緣層408以閘極電極層410作為遮罩被蝕刻。
在本實施例所示的半導體裝置中，在成為通 道的氧化物半導體層與基底絕緣層之間形成有第一氧化物層，且在氧化物半導體層與閘極絕緣層之間形成有第二氧化物層，抑制矽等雜質元素從基底絕緣層及閘極絕緣層進入到氧化物半導體層中，而電晶體的特性變動得到抑制。
以與氧化物半導體層404b接觸的方式形成源極電極層406a及汲極電極層406b，且在源極電極層406a及汲極電極層406b上形成第二氧化物層404c，從而可以增加第一氧化物層及第二氧化物層的厚度，而不降低氧化物半導體層404b與源極電極層406a之間以及氧化物半導體層404b與汲極電極層406b之間的接觸電阻。藉由增加第一氧化物層及第二氧化物層的厚度，可以抑制雜質進入到氧化物半導體層中，可以使電晶體具有穩定的特性。
再者，對第二氧化物層404c及閘極絕緣層408選擇性地進行蝕刻而將它們去除，從而可以將氧從設置在第二氧化物層404c及閘極絕緣層408上的氧化物絕緣層412供應到氧化物半導體層404b中。
藉由在第二氧化物層404c及閘極絕緣層408的蝕刻中將閘極電極層410及側壁絕緣層413用作遮罩，可以減少遮罩個數。
另外，藉由以與閘極電極層410的側面接觸的方式形成側壁絕緣層413，可以抑制閘極電極層410與源極電極層406a之間以及閘極電極層410與汲極電極層406b之間的導通，可以提高電晶體的可靠性。
本實施例所示的電晶體可以與其它實施例適 當地組合而實施。
實施例3
作為半導體裝置的一個例子，圖11A顯示作為邏輯電路的NOR型電路的電路圖的一個例子。圖11B是NAND型電路的電路圖。
在圖11A所示的NOR型電路中，p通道型電晶體的電晶體801、802是各具有將單晶矽基板用於通道形成區的結構的電晶體，n通道型電晶體的電晶體803、804是各具有與實施例1及實施例2所示的電晶體相似的結構的，將氧化物半導體膜用於通道形成區的電晶體。
請注意，在圖11A所示的NOR型電路中，電晶體803、804在隔著氧化物半導體膜重疊於閘極電極層的位置可以設置控制電晶體的電子特性的導電層。藉由控制該導電層的電位，例如將該導電層的電位設定為GND，可以使電晶體803、804的臨界電壓增加，以使電晶體可正常關閉。
在圖11B所示的NAND型電路中，為n通道型電晶體的電晶體812、813是具有與實施例1及實施例2所示的電晶體同樣的結構的將氧化物半導體膜用於通道形成區的電晶體。
請注意，在圖11B所示的NAND型電路中，電晶體812、813在隔著氧化物半導體膜重疊於閘極電極層的位置可以設置控制電晶體的電子特性的導電層。藉由 控制該導電層的電位，例如將該導電層的電位設定為GND，可以使電晶體812、813的臨界電壓增加，以使電晶體可正常關閉。
在本實施例所示的半導體裝置中，藉由應用將氧化物半導體用於其通道形成區的關態電流極小的電晶體，從而可以充分降低耗電量。
此外，藉由使用實施例1及實施例2所示的電晶體，可以提供能夠進行高速工作、可靠性高且特性穩定的NOR型電路和NAND型電路。
本實施例所示的半導體裝置可以與其它實施例所示的半導體裝置適當地組合而使用。
實施例4
在本實施例中，參照圖式說明如下，半導體裝置(記憶體裝置)的一個例子，該半導體裝置(記憶體裝置)使用實施例1及實施例2所示的電晶體，即使在不供電的情況下也能夠保持儲存資料，並且對寫入次數也沒有限制。
圖12A是顯示本實施例的半導體裝置的電路圖。
圖12A所示的電晶體260在矽中形成有通道，該電晶體260容易進行高速工作。此外，可以作為電晶體262應用實施例1及實施例2所示的電晶體，該電晶體262利用其特性而能夠長時間地保持電荷。
此外，假設上述電晶體都是n通道型電晶體 而進行說明，但是作為用於本實施例所示的半導體裝置的電晶體，也可以使用p通道型電晶體。
在圖12A中，第一導線(1st Line)與電晶體260的源極電極層電連接，第二導線(2nd Line)與電晶體260的汲極電極層電連接。另外，第三導線(3rd Line)與電晶體262的源極電極層和汲極電極層中的其一電連接，第四導線(4th Line)與電晶體262的閘極電極層電連接。並且，電晶體260的閘極電極層以及電晶體262的源極電極層和汲極電極層中的另一與電容元件264的其一的電極電連接，第五導線(5th Line)與電容元件264的另一的電極電連接。
在圖12A所示的半導體裝置中，藉由有效地利用可以保持電晶體260的閘極電極層的電位的特性，可以進行資料的寫入、保持以及讀出，如下所示。
對資料的寫入及保持進行說明。首先，將第四導線的電位設定為使電晶體262成為導通狀態的電位，使電晶體262成為導通狀態。由此，對電晶體260的閘極電極層和電容元件264提供第三導線的電位。也就是說，對電晶體260的閘極電極層提供規定的電荷(寫入)。這裡，提供賦予兩種不同電位位準的電荷(以下，稱為低位準電荷、高位準電荷)中的任一種。然後，藉由將第四導線的電位設定為使電晶體262成為關閉狀態的電位，來使電晶體262成為關閉狀態，而保持提供到電晶體260的閘極電極層的電荷(保持)。
因為電晶體262的關態電流極小，所以電晶 體260的閘極電極層的電荷被長時間地保持。
接著，對資料的讀出進行說明。當在對第一導線提供規定的電位(恆定電位)的狀態下，對第五導線提供適當的電位(讀出電位)時，根據保持在電晶體260中的閘極電極層的電荷量，第二導線取不同的電位。一般而言，這是因為如下緣故：在電晶體260為n通道型的情況下，對電晶體260的閘極電極層提供高位準電荷時的表現臨界值Vth_H低於對電晶體260的閘極電極提供低位準電荷時的表現臨界值Vth_L。在此，表現臨界電壓是指為了使電晶體260成為“導通狀態”所需要的第五導線的電位。因此，藉由將第五導線的電位設定為Vth_H和Vth_L之間的電位V0，可以辨別提供到電晶體260的閘極電極層的電荷。例如，在寫入中，當供應高位準電荷時，如果第五導線的電位為V0(>Vth_H)，電晶體260則成為“導通狀態”。當供應低位準電荷時，即使第五導線的電位為V0(<Vth_L)，電晶體260也維持“關閉狀態”。因此，根據第二導線的電位可以讀出所保持的資料。
請注意，當將記憶單元配置為陣列狀來使用時，需要唯讀出所希望的記憶單元的資料。如此，當不讀出資料時，對第五導線提供無論閘極電極層的狀態如何都使電晶體260成為“關閉狀態”的電位，也就是小於Vth_H的電位即可。或者，對第五導線提供無論閘極電極層的狀態如何都使電晶體260成為“導通狀態”的電位，也就是大於Vth_L的電位即可。
圖12B顯示與上述不同的記憶體裝置的結構的一個實施例的例子。圖12B顯示半導體裝置的電路結構的一個例子，而圖12C是顯示半導體裝置的一個例子的示意圖。以下首先說明圖12B所示的半導體裝置，接著說明圖12C所示的半導體裝置。
在圖12B所示的半導體裝置中，位元線BL與電晶體262的源極電極層或汲極電極層中的其一電連接，字線WL與電晶體262的閘極電極層電連接，並且電晶體262的源極電極層或汲極電極層中的另一與電容元件254的第一端子電連接。
使用氧化物半導體的電晶體262具有關態電流極小的特性。因此，藉由使電晶體262成為關閉狀態，可以長時間地儲存電容元件254的第一端子的電位(或累積在電容元件254中的電荷)。
接著，說明對圖12B所示的半導體裝置(記憶單元250)進行資料的寫入及保持的情況。
首先，藉由將字線WL的電位設定為使電晶體262成為導通狀態的電位，以使電晶體262成為導通狀態。由此，將位元線BL的電位施加到電容元件254的第一端子(寫入)。然後，藉由將字線WL的電位設定為使電晶體262成為關閉狀態的電位，來使電晶體262成為關閉狀態，由此儲存電容元件254的第一端子的電位(保持)。
因為電晶體262的關態電流極小，所以可以長時間地儲存電容元件254的第一端子的電位(或累積在 電容元件中的電荷)。
接著，對資料的讀出進行說明。當電晶體262成為導通狀態時，處於浮置狀態浮置狀態的位元線BL與電容元件254導通，於是，在位元線BL與電容元件254之間電荷被重分配。其結果，位元線BL的電位發生變化。位元線BL的電位的變化量根據電容元件254的第一端子的電位(或累積在電容元件254中的電荷)而取不同的值。
例如，在以V為電容元件254的第一端子的電位，以C為電容元件254的電容，以CB為位元線BL所具有的電容分量(以下也稱為位元線電容)，並且以VB0為重分配電荷之前的位元線BL的電位的條件下，重分配電荷之後的位元線BL的電位為(CB×VB0+C×V)/(CB+C)。因此，作為記憶單元250的狀態，當電容元件254的第一端子的電位為V1和V0(V1>V0)的兩個狀態時，保持電位V1時的位元線BL的電位(=(CB×VB0+C×V1)/(CB+C))高於保持電位V0時的位元線BL的電位(=(CB×VB0+C×V0)/(CB+C))。
並且，藉由比較位元線BL的電位與預定的電位，可以讀出資料。
如上所述，圖12B所示的半導體裝置可以利用電晶體262的關態電流極小的特徵，在長期間保持累積在電容元件254中的電荷。就是說，因為不需要進行更新工作，或者，可以將更新工作的頻率降低到極低，所以可以充分降低耗電量。另外，即使沒有電力供應，也可以在長期間保持儲存資料。
接著，對圖12C所示的半導體裝置進行說明。
圖12C所示的半導體裝置在其上部作為記憶體電路包括記憶單元陣列251a及記憶單元陣列251b，該記憶單元陣列251a及記憶單元陣列251b包括多個圖12B所示的記憶單元250，並且在其下部包括用來使記憶單元陣列251(記憶單元陣列251a及記憶單元陣列251b)工作的週邊電路253。另外，週邊電路253與記憶單元陣列251電連接。
藉由採用圖12C所示的結構，可以直接在記憶單元陣列251(記憶單元陣列251a及記憶單元陣列251b)下方設置週邊電路253，從而可以減小半導體裝置大小。
作為設置在週邊電路253中的電晶體，更佳地使用與電晶體262不同的半導體材料。例如，可以使用矽、鍺、矽鍺、碳化矽或砷化鎵等，較佳為使用單晶半導體。另外，還可以使用有機半導體材料等。使用這種半導體材料的電晶體能夠進行充分的高速工作。從而，藉由利用上述電晶體，能夠順利實現高速工作所需的的各種電路(邏輯電路、驅動電路等)。
請注意，圖12C所示的半導體裝置顯示層疊有兩個記憶單元陣列251(記憶單元陣列251a、記憶單元陣列251b)的結構，但是所層疊的記憶單元陣列的個數不侷限於此。也可以採用層疊有三個以上的記憶單元陣列的結構。
藉由在通道形成區中使用氧化物半導體的電 晶體作為電晶體262，可以在長期間內保持儲存資料。就是說，可以實現不需要進行更新工作的半導體記憶體裝置，或者，更新工作的頻率極少的半導體記憶體裝置，因此可以充分降低耗電量。
此外，藉由作為本實施例所示的半導體裝置應用實施例1及實施例2所示的層疊有氧化物半導體層且使得用作通道形成區的氧化物半導體層遠離氧化物半導體疊層的表面的電晶體，可以實現具有高可靠性並顯示穩定的電子特性的半導體裝置。
實施例5
在本實施例中，參照圖13至圖16對將上述實施例所示的半導體裝置應用於行動電話、智慧手機、電子書等電子裝置的例子進行說明。
圖13顯示電子裝置的塊圖。圖13所示的電子裝置具有RF電路901、類比基頻電路902、數位基頻電路903、電池904、電源電路905、應用處理器906、快閃記憶體910、顯示控制器911、記憶體電路912、顯示器913、觸控感測器919、聲頻電路917以及鍵盤918等。顯示器913具有顯示部914、源極驅動器915以及閘極驅動器916。應用處理器906具有CPU 907、DSP 908以及介面(IF)909。記憶體電路912一般由SRAM或DRAM構成，藉由將上述實施例所說明的半導體裝置用於該部分，能夠提供一種電子裝置，該電子裝置能夠以高速進行資料 的寫入和讀出，能夠在長期間保持儲存資料，能夠充分降低耗電量並具有高可靠性。
圖14顯示將上述實施例所說明的半導體裝置用於顯示器的記憶體電路950的例子。圖14所示的記憶體電路950具有記憶體952、記憶體953、開關954、開關955以及記憶體控制器951。另外，記憶體電路連接於：讀出並控制從信號線輸入的影像資料(輸入影像資料)和儲存在記憶體952及記憶體953中的資料(儲存影像資料)的顯示控制器956；以及根據來自顯示控制器956的信號進行顯示的顯示器957。
首先，藉由應用處理器(未圖示)形成某影像資料(輸入影像資料A)。該輸入影像資料A藉由開關954儲存在記憶體952中。然後，將儲存在記憶體952中的影像資料(儲存影像資料A)藉由開關955及顯示控制器956發送到顯示器957而進行顯示。
在輸入影像資料A沒有變化時，儲存影像資料A一般以30至60Hz左右的週期從記憶體952藉由開關955由顯示控制器956讀出。
接著，例如在使用者進行了改寫畫面的操作時(即在輸入影像資料A有變化時)，應用處理器形成新的影像資料(輸入影像資料B)。該輸入影像資料B藉由開關954儲存在記憶體953中。在該期間儲存影像資料A也繼續定期地藉由開關955從記憶體952讀出。當在記憶體953中儲存完新的影像資料(儲存影像資料B)時，從顯示 器957的下一個圖框開始讀出儲存影像資料B，並且將該儲存影像資料B藉由開關955及顯示控制器956發送到顯示器957而進行顯示。該讀出一直持續到下一個新的影像資料儲存到記憶體952中。
如上所述，藉由由記憶體952及記憶體953交替進行影像資料的寫入和影像資料的讀出，來進行顯示器957的顯示。另外，記憶體952、記憶體953不侷限於兩個不同的記憶體，也可以將一個記憶體分割而使用。藉由將上述實施例所說明的半導體裝置用於記憶體952及記憶體953，能夠以高速進行資料的寫入和讀出，能夠在長期間保持儲存資料，還能夠充分降低耗電量。此外，可以實現不容易受到來自外部的水、水分等的混入的影響的可靠性高的半導體裝置。
圖15是電子書的塊圖。圖15所示的電子書具有電池1001、電源電路1002、微處理器1003、快閃記憶體1004、聲頻電路1005、鍵盤1006、記憶體電路1007、觸控面板1008、顯示器1009、顯示控制器1010。
在此，可以將上述實施例所說明的半導體裝置用於圖15的記憶體電路1007。記憶體電路1007具有暫時保持書籍內容的功能。例如，當使用者使用標記功能時，記憶體電路1007將使用者所指定的部分的資料儲存並保持。另外，標記功能是指如下功能：在使用者閱讀電子書時，藉由對特定部分做標記，例如藉由改變顯示顏色；劃底線；將文字改為粗體字；改變文字的字體等，來進 行標記從而顯示該部分與周圍不一樣。將記憶體電路1007用於短期的資料儲存，並且當進行長期的資料儲存時，也可以將記憶體電路1007所保持的資料拷貝到快閃記憶體1004中。即使在此情況下也可以藉由採用上述實施例所說明的半導體裝置，而能夠進行高速的資料寫入和讀出，能夠在長期間保持儲存資料，還能夠充分地降低耗電量。此外，可以實現不容易受到來自外部的水、水分等的混入的影響的可靠性高的半導體裝置。
圖16顯示電子裝置的具體例子。圖16A和圖16B是能夠進行折疊的平板終端。圖16A顯示打開的狀態，平板終端包括外殼9630、顯示部9631a、顯示部9631b、顯示模式切換開關9034、電源開關9035、省電模式切換開關9036、扣件9033以及操作開關9038。
上述實施例所示的半導體裝置可以應用於顯示部9631a及顯示部9631b，由此可以實現可靠性高的平板終端。此外，也可以將上述實施例所示的記憶體裝置應用於本實施例的半導體裝置。
在顯示部9631a中，可以將其一部分用作觸控面板的區域9632a，並且可以藉由接觸所顯示的操作鍵9638來輸入資料。此外，作為一個例子，使顯示部9631a的一半區域只具有顯示的功能，並且使另一半區域具有觸控面板的功能，但是顯示部9631a不侷限於該結構。可以在顯示部9631a的整面上顯示鍵盤按鈕來將其用作觸控面板，並且將顯示部9631b用作顯示幕。
此外，顯示部9631b與顯示部9631a相同，也可以將其一部分用作觸控面板的區域9632b。此外，藉由使用手指或觸控筆等接觸顯示有觸控面板的鍵盤顯示切換按鈕9639的位置，可以在顯示部9631b上顯示鍵盤按鈕。
此外，也可以對觸控面板的區域9632a和觸控面板的區域9632b同時進行觸控輸入。
另外，顯示模式切換開關9034能夠切換人像模式和風景模式等並選擇黑白顯示和彩色顯示的切換等。根據利用平板終端所內置的光感測器來檢測的使用時的外光的光量，省電模式切換開關9036可以將顯示的亮度設定為最適合的亮度。平板終端除了光感測器以外還可以內置陀螺儀和加速度感測器等檢測傾斜度的感測器等的其它檢測裝置。
此外，圖16A顯示顯示部9631b的顯示面積與顯示部9631a的顯示面積相同的例子，但是不侷限於此，可以使其一的尺寸和另一的尺寸不同，也可以使它們的顯示品質不同。例如顯示部9631a和顯示部9631b中的其一的顯示面板也可以進行比另一的顯示面板高畫質的顯示。
圖16B顯示合上的狀態，並且平板終端包括外殼9630、太陽能電池9633、充放電控制電路9634、電池9635以及DCDC轉換器9636。此外，在圖16B中，作為充放電控制電路9634的一個例子顯示具有電池9635和DCDC轉換器9636的結構。
此外，平板終端能夠進行折疊，因此不使用 時可以使外殼9630成為合上的狀態。因此，可以保護顯示部9631a和顯示部9631b，從而可以提供一種具有良好的耐久性且從長期使用的觀點來看具有良好的可靠性的平板終端。
此外，圖16A和圖16B所示的平板終端還可以具有如下功能：顯示各種各樣的資料(靜態影像、動態影像、文字影像等)的功能；將日曆、日期或時刻等顯示在顯示部上的功能；對顯示在顯示部上的資料進行觸控輸入操作或編輯的觸控輸入功能；以及藉由各種各樣的軟體(程式)控制處理的功能等。
本實施例所示的結構、方法等可以與其它的實施例所示的結構或方法等適當地組合而使用。
範例1
在本範例中，作為範例樣本，製造具有與圖7A所示的電晶體530相同的結構的電晶體，對其剖面形狀進行調查。
首先，顯示範例樣本的製造方法。
首先，在矽基板上形成用作基底絕緣膜的膜厚為300nm的氧化矽膜。藉由濺鍍法，在如下條件下形成氧化矽膜：在氬及氧(氬：氧=25sccm：25sccm)的混合氣氛下，壓力為0.4Pa，施加電源功率(電源輸出)為5.0kW，矽基板與靶材之間的距離為60mm且基板溫度為100℃。
在對氧化矽膜表面進行拋光處理之後，層疊並形成膜厚為20nm的第一氧化物膜和膜厚為10nm的氧 化物半導體膜。藉由使用In：Ga：Zn=1：3：2(原子數比)的氧化物靶材的濺鍍法，在如下條件下形成第一氧化物膜：在氬及氧(氬：氧=30sccm：15sccm)的混合氣氛下，壓力為0.4Pa，施加電源功率為0.5kW，靶材與基板之間的距離為60mm，基板溫度為200℃，並且藉由使用In：Ga：Zn=1：1：1(原子數比)的氧化物靶材的濺鍍法，在如下條件下形成氧化物半導體膜：在氬及氧(氬：氧=30sccm：15sccm)的混合氣氛下，壓力為0.4Pa，施加電源功率為0.5kW，靶材與基板之間的距離為60mm且基板溫度為300℃。另外，第一氧化物膜及氧化物半導體膜以不暴露於大氣的方式連續形成。
接著，進行加熱處理。在氮氣氛下，以450℃進行1小時的加熱處理，然後在氧氣氛下，以450℃進行1小時的加熱處理。
接著，藉由ICP(Inductively Coupled Plasma：感應耦合電漿)蝕刻法，在如下條件下對第一氧化物膜及氧化物半導體膜進行蝕刻來將其加工為島狀的第一氧化物層及氧化物半導體層：在三氯化硼及氯(BCl3：Cl2=60sccm：20sccm)混合氣氛下，電源功率為450W，偏壓功率為100W且壓力為1.9Pa。
接著，在第一氧化物層及氧化物半導體層上形成成為源極電極層及汲極電極層的膜厚為100nm的鎢膜。藉由使用鎢靶材的濺鍍法，在如下條件下進行成膜：在氬(氬為80sccm)氣氛下，壓力為0.8Pa，施加電源功率( 電源輸出)為1.0kW，矽基板與靶材之間的距離為60mm且基板溫度為230℃。
接著，在鎢膜上形成光阻遮罩，進行第一蝕刻。藉由ICP蝕刻法，在如下條件下進行蝕刻：在氯、四氟化碳及氧(Cl2：CF4：O2=45sccm：55sccm：55sccm)混合氣氛下，電源功率為3000W，偏壓功率為110W且壓力為0.67Pa。
在第一蝕刻之後進行使用氧電漿的灰化，縮小光阻遮罩。在與進行第一蝕刻的腔室相同的腔室內，在如下條件下縮小光阻遮罩：在氧(O2=100sccm)氣氛下，電源功率為2000W，偏壓功率為0W且壓力為3.0Pa。
然後，使用縮小的光阻遮罩，在如下條件下進行第二蝕刻：在氯、四氟化碳及氧(Cl2：CF4：O2=45sccm：55sccm：55sccm)混合氣氛下，電源功率為3000W，偏壓功率為110W且壓力為0.67Pa。藉由第一蝕刻、第二蝕刻及其間的抗蝕劑的縮小，可以形成邊緣部為步階狀的源極電極層及汲極電極層。
接著，在氧化物半導體層、源極電極層及汲極電極層上形成膜厚為10nm的第二氧化物膜。藉由使用In：Ga：Zn=1：3：2(原子數比)的氧化物靶材的濺鍍法，在如下條件下形成第二氧化物膜：在氬及氧(氬：氧=30sccm：15sccm)的混合氣氛下，壓力為0.4Pa，施加電源功率為0.5kW，靶材與基板之間的距離為60mm且基板溫度為200℃。
接著，藉由CVD法形成厚度為20nm的成為閘極絕緣膜的氧氮化矽膜。
藉由使用氮化鉭的靶材的濺鍍法，在如下條件下，在氧氮化矽膜上形成膜厚為30nm的氮化鉭膜：在氮(N2=50sccm)氣氛下，壓力為0.2Pa，施加電源功率為12kW，靶材與基板之間的距離為400mm且基板溫度為常溫，並且在其上，在如下條件下層疊並形成膜厚為135nm的鎢膜：在氬(Ar=100sccm)氣氛下，壓力為2.0Pa，施加電源功率為4kW，靶材與基板之間的距離為60mm且基板溫度為230℃。
接著，藉由ICP蝕刻法，對氮化鉭膜及鎢膜的疊層進行蝕刻。在如下條件下進行第一蝕刻：在氯、四氟化碳及氧(Cl2：CF4：O2=45sccm：55sccm：55sccm)混合氣氛下，電源功率為3000W，偏壓功率為110W且壓力為0.67Pa，並且，在進行第一蝕刻之後，在如下條件下進行第二蝕刻：在三氯化硼及氯(BCl3：Cl2=150sccm：50sccm)的混合氣氛下，電源功率為1000W，偏壓功率為50W且壓力為0.67Pa。由此，形成閘極電極層。
接著，藉由ICP蝕刻法，以閘極電極層為遮罩，對第二氧化物膜及閘極絕緣膜的疊層進行蝕刻。在如下條件下進行第一蝕刻：在三氯化硼及氯(BCl3：Cl2=60sccm：20sccm)混合氣氛下，電源功率為450W，偏壓功率為100W且壓力為1.9Pa，並且，在進行第一蝕刻之後，在如下條件下進行第二蝕刻：在氧(O2=80sccm)氣 氛下，電源功率為300W，偏壓功率為50W且壓力為4.0Pa。由此，形成第二氧化物層及閘極絕緣層。
接著，藉由CVD法在閘極電極層上形成膜厚為300nm的氧氮化矽膜，藉由CVD法在其上形成膜厚為50nm的氮化矽膜。
圖17顯示藉由上述方法製造的範例樣本的剖面STEM照片。另外，圖18A及18B顯示圖17中的由虛線圍繞的部分的放大圖。圖18A顯示圖17所示的由虛線圍繞的區域A的放大圖，圖18B顯示圖17所示的由虛線圍繞的區域B的放大圖。在圖18A和圖18B中，使用與圖7A所示的電晶體530相同的元件符號。
如圖18A所示，在汲極電極層406b上形成有第二氧化物層404c。發現，由於汲極電極層406b的邊緣部為步階狀，第二氧化物層404c的覆蓋性得到提高，斷開等形狀不良沒有發生。
如圖18B所示，藉由以閘極電極層410為遮罩的蝕刻，第二氧化物層404c及閘極絕緣層408被蝕刻。雖然在STEM照片中無法明確地確認閘極絕緣層408與氧化物絕緣層412之間的介面，但發現，藉由以閘極電極層410為遮罩的蝕刻，第二氧化物層404c的上邊緣部與閘極絕緣層408的下邊緣部接觸，閘極絕緣層408的上邊緣部與閘極電極層410的下邊緣部接觸。
範例2
在本範例中，對在範例1中製造的範例樣本 的電子特性進行評價。另外，包括在樣本中的電晶體的通道長度(L)為0.43μm，通道寬度(W)為1μm。
在範例樣本中，進行BT應力測試。首先，對電晶體的初始Vg-Id特性進行測量。
請注意，BT應力測試是加速測試的一種，它可以在短時間內評價由於使用很長時間而發生的電晶體的特性變化(即，隨時間的變化)。調查BT應力測試前後的電晶體的特性的變動量，該變動量是用於檢查可靠性的重要的指標。
請注意，將負電壓施加到閘極電極的應力測試稱為負閘極BT應力測試(-GBT)，將正電壓施加到閘極電極的應力測試稱為正閘極BT應力測試(+GBT)。
在此，作為閘極BT應力條件，將應力溫度設定為150℃，將應力時間設定為3600秒，將-3.3V或+3.3V的電壓施加到閘極電極，將0V的電壓施加到源極電極及汲極電極。此時，將施加到閘極絕緣膜的電場強度設定為0.66MV/cm。
圖21及圖22顯示+GBT應力測試的結果及-GBT應力測試的結果。另外，圖式中的虛線顯示電晶體的初始Vg-Id特性，圖式中的實線顯示電晶體的應力測試之後的Vg-Id特性。另外，橫軸顯示閘極電壓(Vg：[V])，縱軸顯示汲極電流(Id：[A])。另外，它們分別是汲極電壓Vd為0.1V，3.3V時的Vg-Id特性。請注意，“汲極電壓(Vd：[V])”是指以源極為基準的汲極與源極之間的電位 差，“閘極電壓(Vg：[V])”是指以源極為基準的閘極與源極之間的電位差。
如圖21所示，+GBT應力測試前後的臨界電壓的變動量(△Vth)為0.54V，漂移值的變動量(△Shift)為0.44V。另外，如圖22所示，-GBT應力測試前後的臨界電壓的變動量(△Vth)為0.26V，漂移值的變動量(△Shift)為0.25V。由圖21及圖22可知，變動量小且獲得了良好的開關特性。
另外，進行源極BT應力測試(SBT)及汲極BT應力測試(DBT)。與閘極BT應力測試相同，源極BT應力測試及汲極BT應力測試是加速測試的一種，它可以在短時間內評價由於使用很長時間而發生的電晶體的特性變化(即，隨時間的變化)。
首先，對電晶體的初始Vg-Id特性的進行測量。
在此，作為源極BT壓力條件，將應力溫度設定為150℃，將應力時間設定為3600秒，將-3.3V的電壓施加到汲極電極，將0V的電壓施加到源極電極及閘極電極。此時，將施加到閘極絕緣膜的電場強度設定為0.66MV/cm。
在此，作為汲極BT應力條件，將應力溫度設定為150℃，將應力時間設定為3600秒，將3.3V的電壓施加到汲極電極，將0V的電壓施加到源極電極及閘極電極。此時，將施加到閘極絕緣膜的電場強度設定為0.66MV/cm。
圖23顯示SBT應力測試及及圖24顯示DBT應力測試的結果。另外，圖式中的虛線顯示電晶體的初始Vg-Id特性，圖式中的實線顯示電晶體的應力測試之後的Vg-Id特性。另外，橫軸顯示閘極電壓(Vg：[V])，縱軸顯示汲極電流(Id：[A])。另外，這分別是汲極電壓Vd為0.1V，3.3V時的Vg-Id特性。
如圖23所示，SBT應力測試前後的臨界電壓的變動量(△Vth)為0.54V，漂移值的變動量(△Shift)為0.47V。另外，如圖24所示，DBT應力測試前後的臨界電壓的變動量(△Vth)為0.17V，漂移值的變動量(△Shift)為0.11V。由圖23及圖24可知，範例樣本的電晶體的變動量小且獲得了良好的開關特性。
範例3
在本範例中，作為範例樣本，製造如下電晶體：島狀的源極電極被閘極電極圍繞，閘極電極被汲極電極圍繞，第一氧化物層及氧化物半導體層位於島狀的源極電極與汲極電極之間，對其電子特性進行評價。另外，關於除了第一氧化物層及氧化物半導體層的組成和上述源極電極、汲極電極、閘極電極的結構之外，可以參照範例1。
在本範例的電晶體中，源極電極、汲極電極、閘極電極分別與引線電連接。
藉由使用In：Ga：Zn=1：3：2(原子數比)的氧化物靶材的濺鍍法，在如下條件下形成20nm的第一氧化物層：在氬及氧(氬：氧=30sccm：15sccm)的混合氣氛 下，壓力為0.4Pa，施加電源功率為0.5kW，靶材與基板之間的距離為60mm且基板溫度為200℃。另外，藉由使用In：Ga：Zn=1：1：1(原子數比)的氧化物靶材的濺鍍法，在如下條件下形成15nm的氧化物半導體膜：在氬及氧(氬：氧=30sccm：15sccm)的混合氣氛下，壓力為0.4Pa，施加電源功率為0.5kW，靶材與基板之間的距離為60mm且基板溫度為300℃。此外，第一氧化物膜及氧化物半導體膜以不暴露於大氣的方式連續形成。
另外，電晶體的通道長度(L)為1.13μm，通道寬度(W)為13.6μm。
下面，圖25顯示電晶體的初始Vg-Id特性的測量結果。圖25顯示汲極電壓(Vd：[V])為0.1V時(圖式中的虛線)和汲極電壓(Vd：[V])為3.0V時(圖式中的實線)的測量結果，橫軸顯示閘極電壓(Vg：[V])且縱軸顯示汲極電流(Id：[A])。
如圖25所示，可以獲得優異的電子特性，即閘極電壓和汲極電壓為3V時的通態電流為38μA，此時，汲極電壓為3V時的漂移值為0.1V且汲極電壓為0.1V時的次臨界擺幅為84.3mV/dec。

Claims (8)

  1. 一種半導體裝置，包括：第一氧化物層；該第一氧化物層上的氧化物半導體層；與該氧化物半導體層的頂面接觸的源極電極層和汲極電極層；該氧化物半導體層、該源極電極層和該汲極電極層上的第二氧化物層；該第二氧化物層上的閘極絕緣層；以及該閘極絕緣層上的閘極電極層，其中，在該氧化物半導體層上，該第二氧化物層的側面與的該閘極絕緣層的側面一致，其中，該第一氧化物層、該氧化物半導體層及該第二氧化物層的各者包括銦、鎵及鋅，並且其中，在該第一氧化物層中的鎵對於銦的原子數比大於在該氧化物半導體層中的鎵對於銦的原子數比。
  2. 如申請專利範圍第1項之半導體裝置，其中，在該第二氧化物層中的鎵對於銦的原子數比大於在該氧化物半導體層中的鎵對於銦的原子數比。
  3. 如申請專利範圍第1項之半導體裝置，其中，在靠近該汲極電極層處，該源極電極層包括較低的步階，並且其中，在靠近該源極電極層處，該汲極電極層包括較低的步階。
  4. 一種半導體裝置，包括：第一氧化物層；該第一氧化物層上的氧化物半導體層；與該氧化物半導體層的頂面接觸的源極電極層和汲極電極層；該氧化物半導體層、該源極電極層和該汲極電極層上的第二氧化物層；該第二氧化物層上的閘極絕緣層；以及該閘極絕緣層上的閘極電極層，其中，在該氧化物半導體層上，該第二氧化物層的側面與的該閘極絕緣層的側面一致，其中，該源極電極層包括第一區及第二區，其中，該汲極電極層包括第三區及第四區，其中，該閘極電極層與該第一區及該第三區重疊，其中，該第二區的厚度大於該第一區的厚度，並且其中，該第四區的厚度大於該第三區的厚度。
  5. 如申請專利範圍第1或4項之半導體裝置，其中，在該氧化物半導體層上，該閘極絕緣層的該側面與該閘極電極層的側面一致。
  6. 如申請專利範圍第1或4項之半導體裝置，進一步包括與該閘極電極層的側面接觸的側壁絕緣層。
  7. 如申請專利範圍第1或4項之半導體裝置，其中，該氧化物半導體層的電子親和力比該第一氧化物層的電子親和力高0.2eV或更多，並且其中，該氧化物半導體層的該電子親和力比該第二氧化物層的電子親和力高0.2eV或更多。
  8. 如申請專利範圍第1或4項之半導體裝置，其中，該氧化物半導體層中含有的銦的原子數比大於該第一氧化物層中含有的銦的原子數比，並且其中，該氧化物半導體層中含有的銦的該原子數比大於該第二氧化物層中含有的銦的原子數比。
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