JPH086073A - アクティブマトリクス型液晶表示装置およびその製法 - Google Patents
アクティブマトリクス型液晶表示装置およびその製法Info
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- JPH086073A JPH086073A JP14150294A JP14150294A JPH086073A JP H086073 A JPH086073 A JP H086073A JP 14150294 A JP14150294 A JP 14150294A JP 14150294 A JP14150294 A JP 14150294A JP H086073 A JPH086073 A JP H086073A
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Abstract
(57)【要約】
【目的】信頼性の高いＴＦＴ駆動方式のアクティブマト
リクス型液晶表示装置の提供。 【構成】液晶パネルの基板１の周辺部で液晶駆動回路と
の接続のために引き出されたＴＦＴのゲート配線８、ド
レーン配線３は透明電極薄膜で被覆されていると共に、
前記透明電極薄膜は保護性絶縁膜９で互いに絶縁されて
いるアクティブマトリクス型液晶表示装置。
リクス型液晶表示装置の提供。 【構成】液晶パネルの基板１の周辺部で液晶駆動回路と
の接続のために引き出されたＴＦＴのゲート配線８、ド
レーン配線３は透明電極薄膜で被覆されていると共に、
前記透明電極薄膜は保護性絶縁膜９で互いに絶縁されて
いるアクティブマトリクス型液晶表示装置。
Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタ（ＴＦ
Ｔ）によって駆動されるアクティブマトリクス型液晶表
示装置に関する。
Ｔ）によって駆動されるアクティブマトリクス型液晶表
示装置に関する。
【０００２】
【従来の技術】性能／価格比が高いＴＦＴ駆動アクティ
ブマトリクス型液晶表示装置（ＴＦＴ−ＬＣＤ）の要求
が高まっている。この実現のためには、アモルファスシ
リコン（ａ−Ｓｉ）を適用したＴＦＴ−ＬＣＤの製造コ
ストの低減、即ち、製造工程数の低減、スループットの
向上と歩留まりの向上を図ることが必要である。
ブマトリクス型液晶表示装置（ＴＦＴ−ＬＣＤ）の要求
が高まっている。この実現のためには、アモルファスシ
リコン（ａ−Ｓｉ）を適用したＴＦＴ−ＬＣＤの製造コ
ストの低減、即ち、製造工程数の低減、スループットの
向上と歩留まりの向上を図ることが必要である。
【０００３】こうした目的のため、特公平４−２６０８
４号公報では、絶縁基板上に被着された透明電極膜から
なる第１導電膜により形成された複数本の列選択線、各
列選択線と一体のドレーン電極、各画素位置に形成され
た表示画素電極およびこれと一体のソース電極と，これ
らドレーン、ソース電極上に跨り形成された半導体膜
と、この半導体膜上にゲート絶縁膜を介して被着された
第２導電膜により形成された複数本の行選択線およびこ
れと一体のゲート電極とを備え、前記半導体膜およびゲ
ート絶縁膜は前記行選択線およびこれと一体のゲート電
極と同一形状にパターニングされているアクティブマト
リクス型表示装置を提案している。
４号公報では、絶縁基板上に被着された透明電極膜から
なる第１導電膜により形成された複数本の列選択線、各
列選択線と一体のドレーン電極、各画素位置に形成され
た表示画素電極およびこれと一体のソース電極と，これ
らドレーン、ソース電極上に跨り形成された半導体膜
と、この半導体膜上にゲート絶縁膜を介して被着された
第２導電膜により形成された複数本の行選択線およびこ
れと一体のゲート電極とを備え、前記半導体膜およびゲ
ート絶縁膜は前記行選択線およびこれと一体のゲート電
極と同一形状にパターニングされているアクティブマト
リクス型表示装置を提案している。
【０００４】このような構造としたことによって、製造
工程の簡略化を図ると共に、電極配線の断切れを防止し
て、信頼性の向上による歩留りの向上を図っている。
工程の簡略化を図ると共に、電極配線の断切れを防止し
て、信頼性の向上による歩留りの向上を図っている。
【０００５】
【発明が解決しようとする課題】しかし、従来技術によ
る素子構造は、製造工程の簡略化には有効であるが、液
晶パネルと液晶駆動回路との接続の信頼性が不十分で、
信頼性試験における歩留まりが低いと云う問題があっ
た。
る素子構造は、製造工程の簡略化には有効であるが、液
晶パネルと液晶駆動回路との接続の信頼性が不十分で、
信頼性試験における歩留まりが低いと云う問題があっ
た。
【０００６】本発明の目的は、上記課題を解決し、その
製造工程を短縮することができると共に、歩留まりが高
いＴＦＴ素子構造のＴＦＴ−ＬＣＤとその製法を提供す
ることにある。
製造工程を短縮することができると共に、歩留まりが高
いＴＦＴ素子構造のＴＦＴ−ＬＣＤとその製法を提供す
ることにある。
【０００７】
【課題を解決するための手段】前記目的を達成できる本
発明の要旨は次のとおりである。
発明の要旨は次のとおりである。
【０００８】（１） 一方の透明絶縁基板上に互いに直
交するゲート配線およびドレーン配線が複数配設され、
前記ゲート配線とドレーン配線の交差部は互いに電気的
に絶縁されており、前記各交差部近傍に薄膜トランジス
タがそれぞれ配置され、各薄膜トランジスタのソース電
極はその近傍に設けられた各透明画素電極に、ドレーン
電極は前記ドレーン配線にそれぞれ接続され、前記各薄
膜トランジスタのゲート電極は前記ゲート配線にそれぞ
れ接続されており、これらは前記透明絶縁基板も含めて
保護性絶縁膜および配向膜で被覆されており、前記透明
絶縁基板と対向して配置されたもう一方の透明絶縁基板
上には前記透明画素電極に対向して設けられたカラーフ
ィルタ，透明電極および配向膜を有し、前記２枚の絶縁
基板間に液晶が挾持され、前記ゲート配線、ドレーン配
線および対向する透明絶縁基板上の透明電極は前記絶縁
基板周辺部で液晶駆動回路に接続されているＴＦＴ−Ｌ
ＣＤにおいて、前記透明絶縁基板周辺部で前記液晶駆動
回路との接続のために引き出された前記ゲート配線、ド
レーン配線は透明電極薄膜で被覆されていると共に、前
記透明電極薄膜は前記保護性絶縁膜で互いに絶縁されて
いるＴＦＴ−ＬＣＤにある。
交するゲート配線およびドレーン配線が複数配設され、
前記ゲート配線とドレーン配線の交差部は互いに電気的
に絶縁されており、前記各交差部近傍に薄膜トランジス
タがそれぞれ配置され、各薄膜トランジスタのソース電
極はその近傍に設けられた各透明画素電極に、ドレーン
電極は前記ドレーン配線にそれぞれ接続され、前記各薄
膜トランジスタのゲート電極は前記ゲート配線にそれぞ
れ接続されており、これらは前記透明絶縁基板も含めて
保護性絶縁膜および配向膜で被覆されており、前記透明
絶縁基板と対向して配置されたもう一方の透明絶縁基板
上には前記透明画素電極に対向して設けられたカラーフ
ィルタ，透明電極および配向膜を有し、前記２枚の絶縁
基板間に液晶が挾持され、前記ゲート配線、ドレーン配
線および対向する透明絶縁基板上の透明電極は前記絶縁
基板周辺部で液晶駆動回路に接続されているＴＦＴ−Ｌ
ＣＤにおいて、前記透明絶縁基板周辺部で前記液晶駆動
回路との接続のために引き出された前記ゲート配線、ド
レーン配線は透明電極薄膜で被覆されていると共に、前
記透明電極薄膜は前記保護性絶縁膜で互いに絶縁されて
いるＴＦＴ−ＬＣＤにある。
【０００９】（２） 前記ドレーン配線、および前記薄
膜トランジスタを構成するドレーン電極およびソース電
極は前記透明画素電極と同一材料で、前記ゲート配線お
よび前記薄膜トランジスタを構成するゲート電極は金属
材料でそれぞれ形成されており、前記ゲート配線は透明
電極薄膜で被覆されていると共に、前記透明電極薄膜は
前記保護性絶縁膜で互いに絶縁されている。
膜トランジスタを構成するドレーン電極およびソース電
極は前記透明画素電極と同一材料で、前記ゲート配線お
よび前記薄膜トランジスタを構成するゲート電極は金属
材料でそれぞれ形成されており、前記ゲート配線は透明
電極薄膜で被覆されていると共に、前記透明電極薄膜は
前記保護性絶縁膜で互いに絶縁されている。
【００１０】（３） 前記ゲート配線はＡｌ、Ｃｒ、Ｍ
ｏ、Ｔａ、Ｔｉ、Ｗ、Ｎｂ、Ｆｅ、Ｃｏ、Ｎｉから選ば
れた少なくとも１種の薄膜材料で構成されている。
ｏ、Ｔａ、Ｔｉ、Ｗ、Ｎｂ、Ｆｅ、Ｃｏ、Ｎｉから選ば
れた少なくとも１種の薄膜材料で構成されている。
【００１１】（４） 前記ゲート配線はＡｌまたは／お
よびＣｕの薄膜材料を主体とし、これを被覆する前記透
明電極薄膜との間に、Ｃｒ、Ｍｏ、Ｔａ、Ｔｉ、Ｗ、Ｎ
ｂ、Ｆｅ、Ｃｏ、Ｎｉから選ばれた少なくとも１種の薄
膜材料が形成されている。
よびＣｕの薄膜材料を主体とし、これを被覆する前記透
明電極薄膜との間に、Ｃｒ、Ｍｏ、Ｔａ、Ｔｉ、Ｗ、Ｎ
ｂ、Ｆｅ、Ｃｏ、Ｎｉから選ばれた少なくとも１種の薄
膜材料が形成されている。
【００１２】（５） 前記薄膜トランジスタは下地とな
る前記透明絶縁基板側にドレーンおよびソース電極、そ
れと反対側、即ち、カラーフィルタ側にゲート電極を有
する正スタガ構造である。
る前記透明絶縁基板側にドレーンおよびソース電極、そ
れと反対側、即ち、カラーフィルタ側にゲート電極を有
する正スタガ構造である。
【００１３】（６） 前記保護性絶縁膜は、前記透明画
素電極上に大きさが該画素電極より小さい貫通孔を有し
ている。
素電極上に大きさが該画素電極より小さい貫通孔を有し
ている。
【００１４】（７） 透明絶縁基板上に透明導電膜を形
成する工程、前記透明同電膜をドレーン電極，ソース電
極および画素電極に加工する工程、前記電極上に半導体
層，絶縁層およびゲート電極を形成する工程、前記半導
体層，絶縁層およびゲート電極をストライプ状で、か
つ、前記ゲート電極幅は前記半導体層と絶縁層の積層部
の幅より狭い形状に加工する工程、前記ドレーン電極，
ソース電極，画素電極，半導体層，絶縁層，ゲート電極
上に保護性絶縁膜を形成する工程、前記保護性絶縁膜上
にホトレジストパターンを形成する工程、前記保護性絶
縁膜をエッチングする工程、前記ホトレジストパターン
が形成された保護性絶縁膜上に透明電極薄膜を被覆する
工程、前記透明電極薄膜をリフトオフ法により加工する
工程を含むＴＦＴ−ＬＣＤの製法にある。
成する工程、前記透明同電膜をドレーン電極，ソース電
極および画素電極に加工する工程、前記電極上に半導体
層，絶縁層およびゲート電極を形成する工程、前記半導
体層，絶縁層およびゲート電極をストライプ状で、か
つ、前記ゲート電極幅は前記半導体層と絶縁層の積層部
の幅より狭い形状に加工する工程、前記ドレーン電極，
ソース電極，画素電極，半導体層，絶縁層，ゲート電極
上に保護性絶縁膜を形成する工程、前記保護性絶縁膜上
にホトレジストパターンを形成する工程、前記保護性絶
縁膜をエッチングする工程、前記ホトレジストパターン
が形成された保護性絶縁膜上に透明電極薄膜を被覆する
工程、前記透明電極薄膜をリフトオフ法により加工する
工程を含むＴＦＴ−ＬＣＤの製法にある。
【００１５】
【作用】従来の素子構造では、ゲート配線（ゲート電
極）には低抵抗の金属材料（Ａｌ，Ｃｒ，Ｔａ等）が用
いられる一方、構造単純化による製造工程数短縮を目的
にドレーン配線（ドレーン電極）にはソース電極および
画素電極と同一のＩＴＯ（Ｉｎｄｕｍ Ｔｉｎ Ｏｘｉ
ｄｅ）用いられる。こうすることによりドレーン配線，
ソース電極および画素電極を１回の膜堆積と、ホトリソ
グラフィ工程で作製できる。
極）には低抵抗の金属材料（Ａｌ，Ｃｒ，Ｔａ等）が用
いられる一方、構造単純化による製造工程数短縮を目的
にドレーン配線（ドレーン電極）にはソース電極および
画素電極と同一のＩＴＯ（Ｉｎｄｕｍ Ｔｉｎ Ｏｘｉ
ｄｅ）用いられる。こうすることによりドレーン配線，
ソース電極および画素電極を１回の膜堆積と、ホトリソ
グラフィ工程で作製できる。
【００１６】さらに工程数短縮を進めた場合、半導体層
およびゲート絶縁層からなるＴＦＴ層とゲート配線（ゲ
ート電極）層とを同一のホトリソグラフィ工程で作製す
ることが考えられる。従って、素子全体を被覆し画素電
極に貫通孔を有する保護性絶縁膜のホトリソグラフィ工
程を含め、前記ドレーン配線，ソース電極および画素電
極のホトリソグラフィ工程、および前記ＴＦＴ層とゲー
ト配線のホトリソグラフィ工程の３回のホトリソグラフ
ィ工程で作製できる。
およびゲート絶縁層からなるＴＦＴ層とゲート配線（ゲ
ート電極）層とを同一のホトリソグラフィ工程で作製す
ることが考えられる。従って、素子全体を被覆し画素電
極に貫通孔を有する保護性絶縁膜のホトリソグラフィ工
程を含め、前記ドレーン配線，ソース電極および画素電
極のホトリソグラフィ工程、および前記ＴＦＴ層とゲー
ト配線のホトリソグラフィ工程の３回のホトリソグラフ
ィ工程で作製できる。
【００１７】一方、液晶駆動回路（テープキャリアパッ
ケージ：ＴＣＰ上に搭載）と基板上のゲート・ドレーン
配線とは、一般に異方性導電膜を用いて接続される。こ
の場合、基板周辺部で液晶駆動回路との接続において、
ドレーン配線端子はＩＴＯであるがゲート配線端子は金
属が用いられる。これまでの実績から、金属端子と前記
ＴＣＰとの接続は信頼性の点で不十分なことが判明して
いる。従って、上記金属端子はＩＴＯで被覆することが
必要である。
ケージ：ＴＣＰ上に搭載）と基板上のゲート・ドレーン
配線とは、一般に異方性導電膜を用いて接続される。こ
の場合、基板周辺部で液晶駆動回路との接続において、
ドレーン配線端子はＩＴＯであるがゲート配線端子は金
属が用いられる。これまでの実績から、金属端子と前記
ＴＣＰとの接続は信頼性の点で不十分なことが判明して
いる。従って、上記金属端子はＩＴＯで被覆することが
必要である。
【００１８】本発明は、ホトリソグラフィ工程を増すこ
となく前記金属端子をＩＴＯで被覆するもので、具体的
には、前記保護性絶縁膜のホトリソグラフィ後、ＩＴＯ
膜またはＩＴＯと金属との積層膜を形成し、これをリフ
トオフ法によってパターニングすることにより上記が達
成される。
となく前記金属端子をＩＴＯで被覆するもので、具体的
には、前記保護性絶縁膜のホトリソグラフィ後、ＩＴＯ
膜またはＩＴＯと金属との積層膜を形成し、これをリフ
トオフ法によってパターニングすることにより上記が達
成される。
【００１９】
〔実施例１〕作製したＴＦＴ素子のゲート端子部の平面
模式図を図１に、図１におけるＡ−Ａ’断面の模式図を
図２、Ｂ−Ｂ’断面の模式図を図３、Ｃ−Ｃ’断面の模
式図を図４に示す。また、パネル内のＴＦＴ部分の断面
模式図を図５に示す。これらの図を用いて説明する。
模式図を図１に、図１におけるＡ−Ａ’断面の模式図を
図２、Ｂ−Ｂ’断面の模式図を図３、Ｃ−Ｃ’断面の模
式図を図４に示す。また、パネル内のＴＦＴ部分の断面
模式図を図５に示す。これらの図を用いて説明する。
【００２０】図５において、よく洗浄したガラス基板１
上にマグネトロンスパッタリング法を用い基板温度３０
０℃で膜厚は２８０ｎｍのＩＴＯ膜２を形成した。その
シート抵抗は８Ω／□であった。このＩＴＯ膜２をホト
エッチングによってドレーン配線および電極３、ソース
電極４、画素電極５に加工した。この際のエッチング液
としてＦｅＣｌ3にＨＣｌを適量添加した水溶液を用い
５０〜６０℃でエッチングした。ＩＴＯ膜の端部のテー
パ角は約１０度であった。このような角度とすることに
より、この上に積層する膜のカバレージを良好にでき
る。
上にマグネトロンスパッタリング法を用い基板温度３０
０℃で膜厚は２８０ｎｍのＩＴＯ膜２を形成した。その
シート抵抗は８Ω／□であった。このＩＴＯ膜２をホト
エッチングによってドレーン配線および電極３、ソース
電極４、画素電極５に加工した。この際のエッチング液
としてＦｅＣｌ3にＨＣｌを適量添加した水溶液を用い
５０〜６０℃でエッチングした。ＩＴＯ膜の端部のテー
パ角は約１０度であった。このような角度とすることに
より、この上に積層する膜のカバレージを良好にでき
る。
【００２１】次に、上記の基板をＲＦプラズマＣＶＤ装
置に設置し、まずＩＴＯ電極とのコンタクトをとるため
ＰＨ3プラズマ処理を加えた後、半導体層のａ−Ｓｉ：
Ｈ膜６を基板温度は２５０℃とし、モノシラン（ＳｉＨ
4）を原料ガスに用い、膜厚１８ｎｍ活性層を形成し
た。このように薄くする理由は、完成後のパネルの半導
体層に流れるＴＦＴのオフ電流を増大させる原因となる
光電流を抑制するためである。
置に設置し、まずＩＴＯ電極とのコンタクトをとるため
ＰＨ3プラズマ処理を加えた後、半導体層のａ−Ｓｉ：
Ｈ膜６を基板温度は２５０℃とし、モノシラン（ＳｉＨ
4）を原料ガスに用い、膜厚１８ｎｍ活性層を形成し
た。このように薄くする理由は、完成後のパネルの半導
体層に流れるＴＦＴのオフ電流を増大させる原因となる
光電流を抑制するためである。
【００２２】次に、同一チャンバ内で上記膜上にＳｉＮ
のゲート絶縁膜７を形成した。基板温度は活性層と同じ
２５０℃とし、ＳｉＨ4，ＮＨ3およびＮ2の混合ガスを
原料ガスとして用い、３００ｎｍの膜厚に作製した。
のゲート絶縁膜７を形成した。基板温度は活性層と同じ
２５０℃とし、ＳｉＨ4，ＮＨ3およびＮ2の混合ガスを
原料ガスとして用い、３００ｎｍの膜厚に作製した。
【００２３】次いで、ゲート電極８としてマグネトロン
スパッタリング法で、基板温度１００℃、膜厚２５０ｎ
ｍのＡｌ膜を形成した。ホトエッチングによってゲート
Ａｌパターンを形成し、引き続きドライエッチング法に
よって活性層およびゲート絶縁膜をパターニングした。
その際、Ａｌの（ウエット）エッチングにおいては、通
常のパターン形成よりもエッチング時間を長く（オーバ
エッチ）し、Ａｌパターン端部をレジストパターンより
も後退させた。
スパッタリング法で、基板温度１００℃、膜厚２５０ｎ
ｍのＡｌ膜を形成した。ホトエッチングによってゲート
Ａｌパターンを形成し、引き続きドライエッチング法に
よって活性層およびゲート絶縁膜をパターニングした。
その際、Ａｌの（ウエット）エッチングにおいては、通
常のパターン形成よりもエッチング時間を長く（オーバ
エッチ）し、Ａｌパターン端部をレジストパターンより
も後退させた。
【００２４】ゲート電極Ａｌの活性層およびゲート絶縁
膜のパターン幅に対する後退量は片側約１.５μｍであ
った。これはゲート電極とソース・ドレーン電極間のシ
ョートを防止するのに必要十分な距離である。
膜のパターン幅に対する後退量は片側約１.５μｍであ
った。これはゲート電極とソース・ドレーン電極間のシ
ョートを防止するのに必要十分な距離である。
【００２５】この上に保護性絶縁膜９をＲＦプラズマＣ
ＶＤ法によって形成後、図１に示す平面構造の端子部レ
ジストパターン１０（図４にその断面模式図を示す）を
ホトリソグラフィ工程によって作製し、ドライエッチン
グ法によって保護性絶縁膜９を除去してゲート配線端子
のＡｌを露出した。
ＶＤ法によって形成後、図１に示す平面構造の端子部レ
ジストパターン１０（図４にその断面模式図を示す）を
ホトリソグラフィ工程によって作製し、ドライエッチン
グ法によって保護性絶縁膜９を除去してゲート配線端子
のＡｌを露出した。
【００２６】次いで、レジスト剥離する前にスパッタリ
ング法で膜厚３０ｎｍのＣｒ膜１１および膜厚１００ｎ
ｍのＩＴＯ膜２をこの順で連続して堆積した。その際、
ＩＴＯ／Ｃｒ積層膜は基板周辺部のみに形成する必要が
あるので、マスクスパッタにより基板中央部には膜が堆
積しないようにした。ここでＣｒ膜を適用する理由はＡ
ｌとＩＴＯとの電気的接触をとるためである。
ング法で膜厚３０ｎｍのＣｒ膜１１および膜厚１００ｎ
ｍのＩＴＯ膜２をこの順で連続して堆積した。その際、
ＩＴＯ／Ｃｒ積層膜は基板周辺部のみに形成する必要が
あるので、マスクスパッタにより基板中央部には膜が堆
積しないようにした。ここでＣｒ膜を適用する理由はＡ
ｌとＩＴＯとの電気的接触をとるためである。
【００２７】ＩＴＯ／Ｃｒ積層膜堆積後、前記レジスト
を剥離し、保護性絶縁膜パターン上のＩＴＯ／Ｃｒ積層
膜をリフトオフした。この一連のリフトオフ手法を図４
に模式的に示した。
を剥離し、保護性絶縁膜パターン上のＩＴＯ／Ｃｒ積層
膜をリフトオフした。この一連のリフトオフ手法を図４
に模式的に示した。
【００２８】液晶工程を経て作製したＴＦＴパネルと駆
動回路とを接続した後、信頼性について２０枚のサンプ
ルを用いて試験した結果、１枚も不良を引き起こすこと
なく高い歩留まりが達成できた。
動回路とを接続した後、信頼性について２０枚のサンプ
ルを用いて試験した結果、１枚も不良を引き起こすこと
なく高い歩留まりが達成できた。
【００２９】〔実施例２〕実施例１と同じ膜形成および
エッチング方法でガラス基板１上にゲート絶縁膜７のＳ
ｉＮ層までを形成した。次いで、ゲート電極８のＡｌを
マグネトロンスパッタリング法で、基板温度１００℃、
膜厚２５０ｎｍとして作製した。この後、図には示して
いないが、Ａｌ上に膜厚３０ｎｍのＣｒをマグネトロン
スパッタリング法でＡｌに引き続いて作製した。この理
由は、ゲート配線端子部においてＡｌとＩＴＯとの電気
的接触をとるためである。この後、ホトリソグラフィグ
ラフィーによってゲート電極、活性層、およびゲート絶
縁膜をパターニングした。その際、最初にＣｒを硝酸第
２セリウムアンモニウム水溶液でエッチングした後、Ａ
ｌをリン酸、酢酸、硝酸の混合水溶液を用いてオーバエ
ッチングによりレジストパターン端部より後退させた。
次いでＣｒを前述したと同様な方法で再エッチングし
た。
エッチング方法でガラス基板１上にゲート絶縁膜７のＳ
ｉＮ層までを形成した。次いで、ゲート電極８のＡｌを
マグネトロンスパッタリング法で、基板温度１００℃、
膜厚２５０ｎｍとして作製した。この後、図には示して
いないが、Ａｌ上に膜厚３０ｎｍのＣｒをマグネトロン
スパッタリング法でＡｌに引き続いて作製した。この理
由は、ゲート配線端子部においてＡｌとＩＴＯとの電気
的接触をとるためである。この後、ホトリソグラフィグ
ラフィーによってゲート電極、活性層、およびゲート絶
縁膜をパターニングした。その際、最初にＣｒを硝酸第
２セリウムアンモニウム水溶液でエッチングした後、Ａ
ｌをリン酸、酢酸、硝酸の混合水溶液を用いてオーバエ
ッチングによりレジストパターン端部より後退させた。
次いでＣｒを前述したと同様な方法で再エッチングし
た。
【００３０】引き続き、ドライエッチング法によって活
性層およびゲート絶縁膜をパターニングした。測定した
結果、ゲート電極（Ｃｒ／Ａｌ）の活性層およびゲート
絶縁膜のパターン幅に対する後退量は片側約１.５μｍ
であった。
性層およびゲート絶縁膜をパターニングした。測定した
結果、ゲート電極（Ｃｒ／Ａｌ）の活性層およびゲート
絶縁膜のパターン幅に対する後退量は片側約１.５μｍ
であった。
【００３１】この上に保護膜９をＲＦプラズマＣＶＤ法
によって形成後、画素電極パターン５上に位置する矩形
状の貫通孔および図１に示す平面構造の端子部（図４に
示す断面図において１０）を構成するレジストパターン
をホトリソグラフィ工程によって作製した。ドライエッ
チング法によって保護性絶縁膜を除去し前記貫通孔を形
成すると共にゲート配線端子のＡｌを露出した。
によって形成後、画素電極パターン５上に位置する矩形
状の貫通孔および図１に示す平面構造の端子部（図４に
示す断面図において１０）を構成するレジストパターン
をホトリソグラフィ工程によって作製した。ドライエッ
チング法によって保護性絶縁膜を除去し前記貫通孔を形
成すると共にゲート配線端子のＡｌを露出した。
【００３２】次いで、レジスト剥離する前にスパッタリ
ング法で膜厚１００ｎｍのＩＴＯ膜２をこの順に連続し
て堆積した。この際、ＩＴＯ膜は基板周辺部のみ必要な
ので、マスクスパッタにより基板中央部には膜が堆積し
ないようにした。ＩＴＯ膜堆積後、前記レジストを剥離
し、保護性絶縁膜パターン上のＩＴＯ膜をリフトオフし
た。
ング法で膜厚１００ｎｍのＩＴＯ膜２をこの順に連続し
て堆積した。この際、ＩＴＯ膜は基板周辺部のみ必要な
ので、マスクスパッタにより基板中央部には膜が堆積し
ないようにした。ＩＴＯ膜堆積後、前記レジストを剥離
し、保護性絶縁膜パターン上のＩＴＯ膜をリフトオフし
た。
【００３３】実施例１と同様に、液晶工程を経て作製し
たＴＦＴパネルと駆動回路とを接続した後、信頼性につ
いて２０枚のサンプルを用いて試験した結果、１枚も不
良を引き起こすことなく高い歩留まりが達成できた。
たＴＦＴパネルと駆動回路とを接続した後、信頼性につ
いて２０枚のサンプルを用いて試験した結果、１枚も不
良を引き起こすことなく高い歩留まりが達成できた。
【００３４】〔実施例３〕実施例１において、ゲートＡ
ｌ端子上のＩＴＯ／Ｃｒ積層膜はＩＴＯ超微粒子、Ｃｒ
超微粒子を分散させた有機溶媒を塗布しベーキングする
ことによって固形化した後リフトオフする方法も適用で
きることを確認した。
ｌ端子上のＩＴＯ／Ｃｒ積層膜はＩＴＯ超微粒子、Ｃｒ
超微粒子を分散させた有機溶媒を塗布しベーキングする
ことによって固形化した後リフトオフする方法も適用で
きることを確認した。
【００３５】
【発明の効果】本発明によれば製造工程が簡略で、か
つ、信頼性の優れた端子接続が高い歩留まりで実現でき
るので、液晶表示装置の低コスト化を図ることができ
る。
つ、信頼性の優れた端子接続が高い歩留まりで実現でき
るので、液晶表示装置の低コスト化を図ることができ
る。
【図１】本発明によるＴＦＴ素子の平面模式図である。
【図２】図１のＡ−Ａ’断面模式図である。
【図３】図１におけるＢ−Ｂ’断面模式図である。
【図４】図１におけるＣ−Ｃ’断面模式図である。
【図５】ＴＦＴ部の断面模式図である。
１…ガラス基板、２…ＩＴＯ膜、３…ドレーン配線およ
び電極、４…ソース電極、５…画素電極、６…半導体層
（ａ−Ｓｉ：Ｈ膜）、７…ゲート絶縁膜、８…ゲート電
極、９…保護性絶縁膜、１０…レジストパターン、１１
…Ｃｒ膜。
び電極、４…ソース電極、５…画素電極、６…半導体層
（ａ−Ｓｉ：Ｈ膜）、７…ゲート絶縁膜、８…ゲート電
極、９…保護性絶縁膜、１０…レジストパターン、１１
…Ｃｒ膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 峯村 哲郎 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内
Claims (8)
- 【請求項１】 一方の透明絶縁基板上に互いに直交する
ゲート配線およびドレーン配線が複数配設され、前記ゲ
ート配線とドレーン配線の交差部は互いに電気的に絶縁
されており、前記各交差部近傍に薄膜トランジスタがそ
れぞれ配置され、各薄膜トランジスタのソース電極はそ
の近傍に設けられた各透明画素電極に、ドレーン電極は
前記ドレーン配線にそれぞれ接続され、前記各薄膜トラ
ンジスタのゲート電極は前記ゲート配線にそれぞれ接続
されており、これらは前記透明絶縁基板も含めて保護性
絶縁膜および配向膜で被覆されており、前記透明絶縁基
板と対向して配置されたもう一方の透明絶縁基板上には
前記透明画素電極に対向して設けられたカラーフィル
タ，透明電極および配向膜を有し、前記２枚の絶縁基板
間に液晶が挾持され、前記ゲート配線、ドレーン配線お
よび対向する透明絶縁基板上の透明電極は前記絶縁基板
周辺部で液晶駆動回路に接続されているアクティブマト
リクス型液晶表示装置において、 前記透明絶縁基板周辺部で前記液晶駆動回路との接続の
ために引き出された前記ゲート配線、ドレーン配線は透
明電極薄膜で被覆されていると共に、前記透明電極薄膜
は前記保護性絶縁膜で互いに絶縁されていることを特徴
とするアクティブマトリクス型液晶表示装置。 - 【請求項２】 前記ドレーン配線、および前記薄膜トラ
ンジスタを構成するドレーン電極およびソース電極は前
記透明画素電極と同一材料で、前記ゲート配線および前
記薄膜トランジスタを構成するゲート電極は金属材料で
それぞれ形成されており、前記ゲート配線は透明電極薄
膜で被覆されていると共に、前記透明電極薄膜は前記保
護性絶縁膜で互いに絶縁されている請求項１に記載のア
クティブマトリクス型液晶表示装置。 - 【請求項３】 前記ゲート配線はＡｌ、Ｃｒ、Ｍｏ、Ｔ
ａ、Ｔｉ、Ｗ、Ｎｂ、Ｆｅ、Ｃｏ、Ｎｉから選ばれた少
なくとも１種の薄膜材料で構成されている請求項１に記
載のアクティブマトリクス型液晶表示装置。 - 【請求項４】 前記ゲート配線はＡｌまたは／およびＣ
ｕの薄膜材料を主体とし、これを被覆する前記透明電極
薄膜との間に、Ｃｒ、Ｍｏ、Ｔａ、Ｔｉ、Ｗ、Ｎｂ、Ｆ
ｅ、Ｃｏ、Ｎｉから選ばれた少なくとも１種の薄膜材料
が形成されている請求項１に記載のアクティブマトリク
ス型液晶表示装置。 - 【請求項５】 前記薄膜トランジスタは一方の透明絶縁
基板側にドレーンおよびソース電極を、そしてこれと対
向する透明絶縁基板側にゲート電極を有する正スタガ構
造である請求項１に記載のアクティブマトリクス型液晶
表示装置。 - 【請求項６】 前記保護性絶縁膜は、前記透明画素電極
上に大きさが該画素電極より小さい貫通孔を有している
請求項１に記載のアクティブマトリクス型液晶表示装
置。 - 【請求項７】 前記ゲート配線、ドレーン配線を被覆し
ている透明電極薄膜で超微粒子が充填された構造を有す
る請求項１に記載のアクティブマトリクス型液晶表示装
置。 - 【請求項８】 透明絶縁基板上に透明導電膜を形成する
工程、前記透明同電膜をドレーン電極，ソース電極およ
び画素電極に加工する工程、前記電極上に半導体層，絶
縁層およびゲート電極を形成する工程、前記半導体層，
絶縁層およびゲート電極をストライプ状で、かつ、前記
ゲート電極幅は前記半導体層と絶縁層の積層部の幅より
狭い形状に加工する工程、前記ドレーン電極，ソース電
極，画素電極，半導体層，絶縁層，ゲート電極上に保護
性絶縁膜を形成する工程、前記保護性絶縁膜上にホトレ
ジストパターンを形成する工程、前記保護性絶縁膜をエ
ッチングする工程、前記ホトレジストパターンが形成さ
れた保護性絶縁膜上に透明電極薄膜を被覆する工程、前
記透明電極薄膜をリフトオフ法により加工する工程を含
むことを特徴とするアクティブマトリクス型液晶表示装
置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14150294A JPH086073A (ja) | 1994-06-23 | 1994-06-23 | アクティブマトリクス型液晶表示装置およびその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14150294A JPH086073A (ja) | 1994-06-23 | 1994-06-23 | アクティブマトリクス型液晶表示装置およびその製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH086073A true JPH086073A (ja) | 1996-01-12 |
Family
ID=15293448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14150294A Pending JPH086073A (ja) | 1994-06-23 | 1994-06-23 | アクティブマトリクス型液晶表示装置およびその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH086073A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022111230A (ja) * | 2012-09-14 | 2022-07-29 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1994
- 1994-06-23 JP JP14150294A patent/JPH086073A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022111230A (ja) * | 2012-09-14 | 2022-07-29 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US11935944B2 (en) | 2012-09-14 | 2024-03-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for fabricating the same |
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