CN113793872A - 半导体装置及其制造方法 - Google Patents

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山根靖正
德丸亮
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Abstract

本公开的发明名称是“半导体装置及其制造方法”，且目的之一是提供一种具有稳定的电特性的晶体管。该晶体管包括：衬底上形成的第一绝缘体；第一绝缘体上形成的第一至第三氧化物绝缘体；第三氧化物绝缘体上形成的第二绝缘体；第二绝缘体上形成的第一导电体；以及第一导电体上形成的第三绝缘体，其中，第一氧化物绝缘体及第二氧化物绝缘体的导带底能级比氧化物半导体的导带底能级更近于真空能级，第三氧化物绝缘体的导带底能级比第二氧化物绝缘体的导带底能级更近于真空能级，第一绝缘体包含氧，通过热脱附谱分析测量的从第一绝缘体脱离的氧分子量为1E14 molecules/cm2以上且1E16 molecules/cm2以下。

Description

半导体装置及其制造方法
技术领域
本发明例如涉及一种晶体管及半导体装置。本发明例如涉及一种晶体管及半导体装置的制造方法。本发明例如涉及一种显示装置、发光装置、照明装置、蓄电装置、存储装置、处理器或电子设备。本发明涉及一种显示装置、液晶显示装置、发光装置、存储装置或电子设备的制造方法。本发明涉及一种显示装置、液晶显示装置、发光装置、存储装置或电子设备的驱动方法。
注意，本发明的一个方式不局限于上述技术领域。本说明书等所公开的发明的一个方式的技术领域涉及一种物体、方法或制造方法。此外，本发明的一个方式涉及一种工序(process)、机器(machine)、产品(manufacture)或者组合物(composition of matter)。
在本说明书等中，半导体装置是指能够通过利用半导体特性而工作的所有装置。显示装置、发光装置、照明装置、电光装置、半导体电路以及电子设备有时包括半导体装置。
背景技术
使用在具有绝缘表面的衬底上的半导体来形成晶体管的技术受到关注。该晶体管被广泛地应用于如集成电路和显示装置等的半导体装置。作为可以应用于晶体管的半导体，已知有硅。
作为用于晶体管的半导体的硅，根据用途使用非晶硅或多晶硅。例如，作为包括在大型显示装置中的晶体管，优选使用已确立了大面积衬底上的成膜技术的非晶硅。另一方面，作为在同一衬底上形成有驱动电路的高功能的显示装置的晶体管，优选使用可以形成具有高场效应迁移率的晶体管的多晶硅。作为多晶硅的形成方法，已知对非晶硅进行高温的加热处理或激光处理的方法。
近年来，对包括氧化物半导体(典型的是In-Ga-Zn氧化物)的晶体管积极地进行了开发。氧化物半导体自早期就已开始被研究，于1988年公开了可应用于半导体元件的结晶In-Ga-Zn氧化物(参照专利文献1)。于1995年发明了包括氧化物半导体的晶体管，并公开了其电特性(参照专利文献2)。
包括氧化物半导体的晶体管具有与包括非晶硅或多晶硅的晶体管不同的特征。例如，已知使用了包括氧化物半导体的晶体管的显示装置的功耗低。氧化物半导体可以利用溅射法等形成，所以可以被用于包括在大型显示装置中的晶体管。包括氧化物半导体的晶体管具有高场效应迁移率，所以可以实现在同一衬底上形成有驱动电路的高功能的显示装置。此外，因为可以将包括非晶硅的晶体管的生产设备的一部分改良而利用，所以还具有可以抑制设备投资的优点。
[参考文献]
[专利文献]
[专利文献1]日本专利申请公开第昭63-239117
[专利文献2]日本PCT国际申请翻译第平11-505377
发明内容
本发明的一个目的是提供一种具有稳定的电特性的晶体管。本发明的另一个目的是提供一种关闭状态(off-state)时的泄漏电流小的晶体管。本发明的另一个目的是提供一种具有高频率特性的晶体管。
本发明的另一个目的是提供一种具有常关闭(normally-off)的电特性的晶体管。本发明的另一个目的是提供一种亚阈值摆幅值小的晶体管。本发明的另一个目的是提供一种可靠性高的晶体管。
本发明的另一个目的是提供一种包括上述晶体管的半导体装置。
本发明的另一个目的是提供一种包括该半导体装置的模块。本发明的另一个目的是提供一种包括该半导体装置或该模块的电子设备。本发明的另一个目的是提供一种新颖的半导体装置。本发明的另一个目的是提供一种新颖的模块。本发明的另一个目的是提供一种新颖的电子设备。
注意，上述目的的记载不妨碍其他目的的存在。本发明的一个方式并不需要实现所有上述目的。可以从说明书、附图、权利要求书等的记载得知并抽出上述以外的目的。
本发明的一个方式是一种半导体装置，包括：衬底上的第一绝缘体；第一绝缘体上的第一氧化物绝缘体；与第一氧化物绝缘体的顶面的至少一部分接触的氧化物半导体；与氧化物半导体的顶面的至少一部分接触的第二氧化物绝缘体；与第二氧化物绝缘体的顶面的至少一部分接触的第三氧化物绝缘体；第三氧化物绝缘体上的第二绝缘体；第二绝缘体上的第一导电体；以及第一导电体上的第三绝缘体。第一氧化物绝缘体的导带底能级比氧化物半导体的导带底能级更近于真空能级。第二氧化物绝缘体的导带底能级比氧化物半导体的导带底能级更近于真空能级。第三氧化物绝缘体的导带底能级比第二氧化物绝缘体的导带底能级更近于真空能级。第一绝缘体包含氧。通过热脱附谱分析测量的从第一绝缘体脱离的氧分子量为1.0×1014molecules/cm2以上且1.0×1016molecules/cm2以下。
本发明的另一个方式是一种半导体装置，包括：衬底上的第一绝缘体；第一绝缘体上的第一氧化物绝缘体；与第一氧化物绝缘体的顶面的至少一部分接触的氧化物半导体；与氧化物半导体的顶面的至少一部分接触的第二氧化物绝缘体；与第二氧化物绝缘体的顶面的至少一部分接触的第三氧化物绝缘体；第三氧化物绝缘体上的第二绝缘体；第二绝缘体上的第一导电体；以及第一导电体上的第三绝缘体。第一氧化物绝缘体的能隙比氧化物半导体的能隙大。第二氧化物绝缘体的能隙比氧化物半导体的能隙大。第三氧化物绝缘体的能隙比第二氧化物绝缘体的能隙大。第一绝缘体包含氧。通过热脱附谱分析测量的从第一绝缘体脱离的氧分子量为1.0×1014molecules/cm2以上且1.0×1016molecules/cm2以下。
上述半导体装置中可以还包括第二导电体及第三导电体，其中第二导电体与第二氧化物绝缘体的顶面的至少一部分接触并与第三氧化物绝缘体的底面的至少一部分接触，第三导电体与第二氧化物绝缘体的顶面的至少一部分接触并与第三氧化物绝缘体的底面的至少一部分接触，第一导电体的至少一部分不与第二导电体及第三导电体重叠。
在上述半导体装置中，第二导电体及第三导电体还可以在不与第一氧化物绝缘体及氧化物半导体重叠的区域中与第二氧化物绝缘体的顶面接触。
上述半导体装置可以还包括第二导电体及第三导电体，其中第二导电体与氧化物半导体的顶面的至少一部分接触并与第二氧化物绝缘体的底面的至少一部分接触，第三导电体与氧化物半导体的顶面的至少一部分接触并与第二氧化物绝缘体的底面的至少一部分接触，第一导电体的至少一部分不与第二导电体及第三导电体重叠。
在上述半导体装置中，第三氧化物绝缘体也可以包含元素M(Ti、Ga、Y、Zr、La、Ce、Nd、Sn或Hf)、锌及氧。
在上述半导体装置中，第二导电体及第三导电体也可以具有叠层结构，第二导电体及第三导电体的上侧的层也可以具有包含选自银、铜、钌、铱、铂及金中的一种以上的元素的金属或包含选自银、铜、钌、铱、铂及金中的一种以上的元素的氧化物。
本发明的另一个方式是一种半导体装置，包括：衬底上的第一绝缘体；第一绝缘体上的第一氧化物绝缘体；与第一氧化物绝缘体的顶面的至少一部分接触的氧化物半导体；与氧化物半导体的顶面的至少一部分接触的第一导电体；与氧化物半导体的顶面的至少一部分接触的第二导电体；在第一导电体及第二导电体上且与氧化物半导体的顶面的至少一部分接触的第二氧化物绝缘体；第二氧化物绝缘体上的第二绝缘体；在第二绝缘体上且其至少一部分不与第一导电体及第二导电体重叠的第三导电体；以及在第三导电体上且其至少一部分与第一绝缘体的顶面接触的第三绝缘体。第一氧化物绝缘体及第二氧化物绝缘体的导带底能级比氧化物半导体的导带底能级更近于真空能级。第一绝缘体及第三绝缘体所接触的区域与氧化物半导体中的不与第一导电体及第二导电体重叠而与第三导电体重叠的区域之间的距离为3μm以下。第一绝缘体包含氧。通过热脱附谱分析测量的从第一绝缘体脱离的氧分子量为1.0×1014molecules/cm2以上且1.0×1016molecules/cm2以下。
在上述半导体装置中，第一导电体的底面及第二导电体的底面也可以不与第一绝缘体的顶面接触。
在上述半导体装置中，在不与第一导电体重叠的区域中，第一导电体及第二导电体的至少一部分可以隔着第二氧化物绝缘体与第三绝缘体重叠。
上述半导体装置可以还包括第四导电体及第四绝缘体，其中第四导电体形成在衬底上且在第一绝缘膜下方，第四绝缘体形成在第四导电体与第一绝缘体之间，第四绝缘体是包含硼、铝、硅、钪、钛、镓、钇、锆、铟、镧、铈、钕、铪或铊的氧化物或氮化物。
在上述半导体装置中，第一氧化物绝缘体、氧化物半导体及第二氧化物绝缘体也可以包含铟、元素M(Ti、Ga、Y、Zr、La、Ce、Nd、Sn或Hf)、锌及氧。
在上述半导体装置中，第三绝缘膜也可以包含氧及铝。
本发明的另一个方式是一种半导体装置的制造方法，包括如下步骤：在衬底上形成第一绝缘体；在第一绝缘体上形成第一氧化物绝缘体、氧化物半导体、第一导电体及第二导电体；在氧化物半导体、第一导电体及第二导电体上形成第二氧化物绝缘体；在第二氧化物绝缘体上形成第二绝缘体及第三导电体；在第三导电体上以至少一部分与第一绝缘体接触的方式使用RF溅射法形成第三绝缘体；以及在包含氧的气氛下进行加热处理。
本发明的另一个方式是一种半导体装置的制造方法，包括如下步骤：在衬底上形成第一绝缘体；在第一绝缘体上形成第一氧化物绝缘体、氧化物半导体、第一导电体及第二导电体；在氧化物半导体、第一导电体及第二导电体上形成第二氧化物绝缘体；在第二氧化物绝缘体上形成第二绝缘体及第三导电体；在第三导电体上以至少一部分与第一绝缘体接触的方式使用原子层沉积法形成第三绝缘体；从第三绝缘体上添加氧；以及在包含氧的气氛下进行加热处理。
在上述半导体装置的制造方法中，也可以通过离子注入法添加氧。
在上述半导体装置的制造方法中，第一氧化物绝缘体、氧化物半导体及第二氧化物绝缘体也可以包含铟、元素M(Ti、Ga、Y、Zr、La、Ce、Nd、Sn或Hf)、锌及氧。
在上述半导体装置的制造方法中，第三绝缘膜也可以包含氧及铝。
通过本发明可以提供一种具有稳定的电特性的晶体管。通过本发明可以提供一种关闭状态时的泄漏电流小的晶体管。通过本发明可以提供一种具有高频率特性的晶体管。通过本发明可以提供一种具有常关闭的电特性的晶体管。通过本发明可以提供一种亚阈值摆幅值小的晶体管。通过本发明可以提供一种可靠性高的晶体管。
通过本发明可以提供一种包括上述晶体管的半导体装置。通过本发明可以提供一种包括该半导体装置的模块。通过本发明可以提供一种包括该半导体装置或该模块的电子设备。通过本发明可以提供一种新颖的半导体装置。通过本发明可以提供一种新颖的模块。通过本发明可以提供一种新颖的电子设备。
注意，上述效果的记载不妨碍其他效果的存在。本发明的一个方式并不需要实现所有上述效果。另外，可以从说明书、附图、权利要求书等的记载得知并抽出上述以外的效果。
附图说明
图1A至图1E是说明本发明的一个方式的晶体管的俯视图及截面图；
图2是示出本发明的一个方式的能带图；
图3A至图3E示出通过XRD得到的CAAC-OS以及单晶氧化物半导体的结构分析、以及CAAC-OS的选区电子衍射图案；
图4A至图4E示出CAAC-OS的截面TEM图像、平面TEM图像及通过分析它们而获取的图像；
图5A至图5D示出nc-OS的电子衍射图案及截面TEM图像；
图6A和图6B示出a-like OS的截面TEM图像；
图7示出电子照射所引起的In-Ga-Zn氧化物的结晶部的变化；
图8是说明CAAC-OS的成膜模型的示意图；
图9A至图9C说明InGaZnO4的结晶及颗粒；
图10是说明nc-OS的成膜模型的示意图；
图11A至图11D是说明本发明的一个方式的晶体管的截面图；
图12A至图12D是说明本发明的一个方式的晶体管的截面图；
图13A至图13D是说明本发明的一个方式的晶体管的截面图；
图14A至图14D是说明本发明的一个方式的晶体管的截面图；
图15A至图15D是说明本发明的一个方式的晶体管的截面图；
图16A至图16D是说明本发明的一个方式的晶体管的截面图；
图17A至图17D是说明本发明的一个方式的晶体管的截面图；
图18A至图18H是说明本发明的一个方式的晶体管的制造方法的截面图；
图19A至图19F是说明本发明的一个方式的晶体管的制造方法的截面图；
图20A至图20D是说明本发明的一个方式的晶体管的制造方法的截面图；
图21A和图21B是说明成膜装置的示意图及截面图；
图22A和图22B是说明本发明的一个方式的晶体管的制造方法的截面图；
图23A至图23C是说明本发明的一个方式的晶体管的俯视图及截面图；
图24A和图24B是说明本发明的一个方式的晶体管的截面图；
图25A和图25B是说明本发明的一个方式的晶体管的俯视图及截面图；
图26A至图26D是说明本发明的一个方式的晶体管的截面图；
图27A至图27D是说明本发明的一个方式的晶体管的截面图；
图28A至图28D是说明本发明的一个方式的晶体管的截面图；
图29A至图29D是说明本发明的一个方式的晶体管的截面图；
图30A至图30D是说明本发明的一个方式的晶体管的截面图；
图31A至图31H是说明本发明的一个方式的晶体管的制造方法的截面图；
图32A至图32F是说明本发明的一个方式的晶体管的制造方法的截面图；
图33A至图33F是说明本发明的一个方式的晶体管的制造方法的截面图；
图34A和图34B是示出本发明的一个方式的半导体装置的电路图；
图35是示出本发明的一个方式的半导体装置的截面图；
图36是示出本发明的一个方式的半导体装置的截面图；
图37是示出本发明的一个方式的半导体装置的截面图；
图38A和图38B是示出本发明的一个方式的存储装置的电路图；
图39是示出本发明的一个方式的半导体装置的截面图；
图40是示出本发明的一个方式的半导体装置的截面图；
图41是示出本发明的一个方式的半导体装置的截面图；
图42是示出本发明的一个方式的半导体装置的电路图；
图43是示出本发明的一个方式的半导体装置的截面图；
图44A和图44B是示出本发明的一个方式的半导体装置的俯视图；
图45A和图45B是示出本发明的一个方式的半导体装置的方框图；
图46A和图46B是示出本发明的一个方式的半导体装置的截面图；
图47A和图47B是示出本发明的一个方式的半导体装置的截面图；
图48A1、图48A2、图48A3、图48B1、图48B2及图48B3是本发明的一个方式的半导体装置的透视图及截面图；
图49是示出本发明的一个方式的半导体装置的方框图；
图50是示出本发明的一个方式的半导体装置的电路图；
图51A至图51C是示出本发明的一个方式的半导体装置的电路图、俯视图及截面图；
图52A和图52B是示出本发明的一个方式的半导体装置的电路图及截面图；
图53A至图53F是示出本发明的一个方式的电子设备的透视图；
图54A至图54C是用于实施例的计算的模型的截面图；
图55A至图55C是示出在实施例中计算的能级的图表；
图56是示出在实施例中计算的Id-Vg特性的图表；
图57A至图57D是示出在实施例中测定的Id-Vg特性的图表；
图58A至图58D是示出在实施例中测定的TDS分析的结果的图表；
图59是示出在实施例中测定的SIMS分析的结果的图表；
图60A和图60B是示出在实施例中测定的Id-Vg特性的图表；
图61A至图61D是示出在实施例中测定的各种偏差的图表；
图62是示出在实施例中测定的Shift的偏差的图表；
图63A至图63D是示出在实施例中测定的应力测试的结果的图表；
图64是示出在实施例中测定的TDS分析的结果的图表；
图65是示出在实施例中测定的反应率曲线的图表；
图66是示出在实施例中测定的升温速率的图表；
图67是示出在实施例中计算的热脱附信号的图表；
图68A和图68B是示出在实施例中测定的TDS分析的结果的图表；
图69A至图69C是示出在实施例中计算的Id-Vg特性的图表；
图70A至图70D是示出在实施例中测定的应力测试的结果的图表；
图71A至图71D是示出在实施例中测定的应力测试的结果的图表；
图72A至图72D是示出在实施例中测定的应力测试的结果的图表；
图73A至图73C是示出在实施例中测定的应力测试的结果的图表；
图74A至图74C是示出在实施例中测定的应力测试的结果的图表；
图75A至图75C是示出在实施例中测定的对应于应力时间的各种变动值的图表；
图76A至图76C是示出在实施例中测定的对应于应力时间的各种变动值的图表；
图77A和图77B是示出在实施例中测定的ΔShift的偏差的图表。
具体实施方式
将参照附图对本发明的实施方式进行详细的说明。注意，本发明不局限于以下说明，所属技术领域的普通技术人员可以很容易地理解一个事实就是其方式和详细内容可以被变换为各种形式。此外，本发明不应该被解释为仅限定在下面的实施方式所记载的内容中。注意，当利用附图说明发明结构时，表示相同对象的附图标记在不同的附图中共同使用。另外，有时使用相同的阴影图案表示相同的部分，而不特别附加附图标记。
下面的实施方式所示的结构可以适当地应用于、组合于或替换于实施方式所示的其他结构，而被用作本发明的一个方式。
在附图中，有时为了便于理解而夸大尺寸、膜(层)的厚度或区域。
在本说明书中，可以互相调换“膜”和“层”。
此外，电压大多指某个电位与基准电位(例如，源电位或接地电位(GND))之间的电位差。可以将电压称为电位，反之亦然。一般而言，电位(电压)是相对的，根据相对于基准电位之量决定。因此，在记载为“接地电位”等的情况下，电位也不局限于0V。例如，电路中的最低电位也可以表示为“接地电位”。或者，电路中的实质上的中间电位也可以表示为“接地电位”。在该情况下，以该电位为基准规定正电位及负电位。
另外，为方便起见，附加了“第一”、“第二”等序数词，而其并不表示工序顺序或叠层顺序。因此，例如可以将“第一”适当地替换为“第二”或“第三”等。此外，在本说明书等中记载的序数词与用于指定本发明的一个方式的序数词有时不一致。
注意，例如在导电性充分低时，有时“半导体”具有“绝缘体”的特性。此外，“半导体”与“绝缘体”的界限不清，因此有时无法对其进行严格区分。由此，有时可以将本说明书中的“半导体”称为“绝缘体”。同样地，有时可以将本说明书中的“绝缘体”称为“半导体”。
另外，例如在导电性充分高时，有时“半导体”具有“导电体”的特性。此外，“半导体”和“导电体”的界限不清，因此有时无法对其进行严格区分。由此，有时可以将本说明书中的“半导体”称为“导电体”。同样地，有时可以将本说明书中的“导电体”称为“半导体”。
注意，半导体中的杂质例如是指半导体的主要成分之外的物质。例如，浓度低于0.1atomic％的元素是杂质。当包含杂质时，例如，有可能在半导体中形成DOS(density ofstate：态密度)，载流子迁移率有可能降低或结晶性有可能降低。在半导体是氧化物半导体时，改变半导体特性的杂质的例子包括：第一族元素、第二族元素、第十四族元素、第十五族元素、主要成分之外的过渡金属，尤其是，例如有氢(包含于水中)、锂、钠、硅、硼、磷、碳、氮等。当半导体是氧化物半导体时，有时例如由于氢等杂质的混入导致氧缺陷的产生。当半导体是硅时，改变半导体特性的杂质的例子包括：氧、除氢之外的第一族元素、第二族元素、第十三族元素、第十五族元素。
在本说明书中，“A具有浓度B的区域”的记载例如包括：A的某区域整体在深度方向上的浓度为B的情况；A的某区域在深度方向上的浓度的平均值为B的情况；A的某区域在深度方向上的浓度的中值为B的情况；A的某区域在深度方向上的浓度的最大值为B的情况；A的某区域在深度方向上的浓度的最小值为B的情况；A的某区域在深度方向上的浓度的结束值为B的情况；以及A中的在测量上能够得到可能是个准确的值的区域的浓度为B的情况。
在本说明书中，“A具有大小B、长度B、厚度B、宽度B或距离B的区域”的记载例如包括：A的某区域整体的大小、长度、厚度、宽度或距离为B的情况；A的某区域的大小、长度、厚度、宽度或距离的平均值为B的情况；A的某区域的大小、长度、厚度、宽度或距离的中值为B的情况；A的某区域的大小、长度、厚度、宽度或距离的最大值为B的情况；A的某区域的大小、长度、厚度、宽度或距离的最小值为B的情况；A的某区域的大小、长度、厚度、宽度或距离的结束值为B的情况；以及A中的在测量上能够得到可能是个准确的值的区域的大小、长度、厚度、宽度或距离为B的情况。
注意，沟道长度例如指晶体管的俯视图中的半导体(或在晶体管导通时，在半导体中电流流动的部分)与栅电极相互重叠的区域或形成沟道的区域中的源极(源区域或源电极)与漏极(漏区域或漏电极)之间的距离。在一个晶体管中，沟道长度不一定在所有的区域中为相同的值。换言之，一个晶体管的沟道长度有时不局限于一个值。因此，在本说明书中，沟道长度是形成沟道的区域中的任一个值、最大值、最小值或平均值。
沟道宽度例如指半导体(或在晶体管导通时，在半导体中电流流动的部分)与栅电极相互重叠的区域或形成沟道的区域中的源极与漏极相对的部分的长度。在一个晶体管中，沟道宽度不一定在所有区域中为相同的值。换言之，一个晶体管的沟道宽度有时不局限于一个值。因此，在本说明书中，沟道宽度是形成沟道的区域中的任一个值、最大值、最小值或平均值。
另外，根据晶体管的结构，有时实际上形成沟道的区域中的沟道宽度(下面称为实效的沟道宽度)不同于晶体管的俯视图所示的沟道宽度(下面称为外观上的沟道宽度)。例如，在具有立体结构的晶体管中，有时实效的沟道宽度大于晶体管的俯视图所示的外观上的沟道宽度，而不能忽略其影响。例如，在具有立体结构的微型晶体管中，有时形成在半导体侧面的沟道区域的比例高。在此情况下，实际上形成沟道的实效的沟道宽度大于俯视图所示的外观上的沟道宽度。
在具有立体结构的晶体管中，有时难以测量实效的沟道宽度。例如，为了从设计值估计实效的沟道宽度，需要假设半导体的形状是已知的。因此，当不确定半导体的形状时，难以正确地测定实效的沟道宽度。
于是，在本说明书中，有时在晶体管的俯视图中将作为半导体与栅电极相互重叠的区域中的源极与漏极相对的部分的长度的外观上的沟道宽度称为“围绕沟道宽度(SCW：surrounded channel width)”。此外，在本说明书中，在简称为“沟道宽度”时，有时是指围绕沟道宽度及外观上的沟道宽度。或者，在本说明书中，在简称为“沟道宽度”时，有时表示实效的沟道宽度。注意，通过取得截面TEM图像等并对该图像进行分析等，可以决定沟道长度、沟道宽度、实效的沟道宽度、外观上的沟道宽度、围绕沟道宽度等的值。
另外，在通过计算求得晶体管的场效应迁移率及每个沟道宽度的电流值等时，有时将围绕沟道宽度用于计算。在此情况下，该求得的值有时不同于使用实效的沟道宽度计算求得的值。
另外，在本说明书中，“A具有其端部比B的端部突出的形状”的记载有时指在俯视图或截面图中A的至少一个端部位于B的至少一个端部的外侧。因此，例如可以将“A具有其端部比B的端部突出的形状”的记载解释为“在俯视图中A的一个端部位于B的一个端部的外侧”。
在本说明书中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态，因此也包括该角度为-5°以上且5°以下的状态。“大致平行”是指两条直线形成的角度为-30°以上且30°以下的状态。“垂直”是指两条直线形成的角度为80°以上且100°以下的状态，因此也包括该角度为85°以上且95°以下的状态。“大致垂直”是指两条直线形成的角度为60°以上且120°以下的状态。
在本说明书中，六方晶系包括三方晶系和菱方晶系。
〈晶体管1〉
下面，作为本发明的一个方式的半导体装置的一个例子，说明晶体管的结构。
参照图1A至图1C说明晶体管10的结构。图1A是晶体管10的俯视图。图1B是沿着图1A的点划线A1-A2的截面图，图1C是沿着图1A的点划线A3-A4的截面图。以点划线A1-A2表示的区域示出晶体管10的沟道长度方向上的结构，以点划线A3-A4表示的区域示出晶体管10的沟道宽度方向上的结构。绝缘体106a、半导体106b、绝缘体106c可以以与导电体108a、108b等大致重叠的方式设置，但是在图1A中，为了清晰起见，在俯视图中以稍微错开的方式以细虚线表示绝缘体106a、半导体106b、绝缘体106c。
如图1A至图1C所示，晶体管10包括：在衬底100上形成的绝缘体101、导电体102、绝缘体103及绝缘体104；在绝缘体104上形成的绝缘体106a、半导体106b、绝缘体106c、绝缘体106d；在绝缘体106c上形成的导电体108a、导电体108b、导电体110a及导电体110b；在绝缘体106d上形成的绝缘体112；在绝缘体112上形成的导电体114；以及在导电体114上形成的绝缘体116、绝缘体118、导电体120a及导电体120b。
在此，绝缘体101、绝缘体103、绝缘体104、绝缘体106a、绝缘体106c、绝缘体106d、绝缘体112、绝缘体116及绝缘体118也可以被称为绝缘膜或绝缘层。另外，导电体102、导电体108a、导电体108b、导电体110a、导电体110b、导电体114、导电体120a及导电体120b也可以被称为导电膜或导电层。半导体106b也可以被称为半导体膜或半导体层。
另外，详细内容将在后面说明，当单独使用绝缘体106a、绝缘体106c及绝缘体106d时，有时使用能够用作导电体、半导体或绝缘体的物质。但是，当与半导体106b层叠而形成晶体管时，电子流在半导体106b中、半导体106b与绝缘体106a的界面附近以及半导体106b与绝缘体106c的界面附近，而绝缘体106a、绝缘体106c及绝缘体106d的一部分不被用作该晶体管的沟道。因此，在本说明书等中，不将绝缘体106a、绝缘体106c及绝缘体106d记作半导体，而将它们记作绝缘体。
在形成于衬底100上的绝缘体101上形成有导电体102。导电体102与绝缘体106a、半导体106b、绝缘体106c、绝缘体106d重叠。以与导电体102上接触且覆盖导电体102的方式形成有绝缘体103。在绝缘体103上形成有绝缘体104。
在绝缘体104上形成有绝缘体106a，以与绝缘体106a的顶面的至少一部分接触的方式形成有半导体106b，以与半导体106b的顶面的至少一部分接触的方式形成有绝缘体106c。虽然在图1B中绝缘体106a、半导体106b、绝缘体106c的端部大致一致，但是本实施方式所示的半导体装置的结构并不局限于该例子。
以与绝缘体106c的顶面的至少一部分接触的方式形成有导电体108a及导电体108b。导电体108a与导电体108b彼此隔开，优选如图1A所示那样夹着导电体114对置地形成。如图1B所示，可以以与导电体108a上接触的方式形成导电体110a，并以与导电体108b上接触的方式形成导电体110b，此时，导电体形成叠层结构。
以与绝缘体106c的顶面的至少一部分接触的方式形成有绝缘体106d。绝缘体106d优选在夹在导电体108a与导电体108b之间的区域中与绝缘体106c接触。虽然在图1B中以覆盖导电体108a及导电体108b等的方式形成有绝缘体106d，但是本实施方式所示的半导体装置的结构并不局限于该例子。
在绝缘体106d上形成有绝缘体112。在绝缘体112上以重叠于导电体108a与导电体108b之间的区域的方式形成有导电体114。虽然在图1B中以覆盖绝缘体106d、导电体108a及导电体108b等的方式形成有绝缘体112，但是本实施方式所示的半导体装置的结构并不局限于该例子。
在导电体114及绝缘体112上形成有绝缘体116，在绝缘体116上形成有绝缘体118。在绝缘体118上形成有导电体120a及导电体120b。导电体120a及导电体120b通过形成于绝缘体106d、绝缘体112、绝缘体116及绝缘体118中的开口与导电体110a及导电体110b连接。
如图1E所示，导电体114也可以通过形成于绝缘体112、绝缘体106d、绝缘体104、绝缘体103等中的开口与导电体102连接。
〈半导体1〉
下面，详细说明半导体106b的结构。在本章节中，除了半导体106b的结构之外，还对绝缘体106a、绝缘体106c及绝缘体106d的结构进行说明。
半导体106b例如是包含铟的氧化物半导体。例如，在包含铟时，半导体106b可以具有高载流子迁移率(电子迁移率)。半导体106b优选包含元素M。元素M优选为Ti、Ga、Y、Zr、La、Ce、Nd、Sn或Hf。注意，作为元素M有时也可以组合多个上述元素。元素M例如是与氧的键能高的元素。元素M例如是与氧的键能高于铟的元素。元素M例如是可以增大氧化物半导体的能隙的元素。此外，半导体106b优选包含锌。当氧化物半导体包含锌时，该氧化物半导体有时容易晶化。
注意，半导体106b不局限于包含铟的氧化物半导体。半导体106b例如也可以是锌锡氧化物或镓锡氧化物等不包含铟且包含锌的氧化物半导体、不包含铟且包含镓的氧化物半导体、或不包含铟且包含锡的氧化物半导体。
例如，绝缘体106a及绝缘体106c是包含除了氧之外的一种以上或两种以上的半导体106b所包含的元素的氧化物半导体。因为绝缘体106a及绝缘体106c包含除了氧之外的一种以上或两种以上的半导体106b所包含的元素，所以不容易在绝缘体106a与半导体106b的界面以及半导体106b与绝缘体106c的界面处形成缺陷能级。
绝缘体106a、半导体106b及绝缘体106c优选至少包含铟。在作为绝缘体106a使用In-M-Zn氧化物的情况下，在In和M的总和为100atomic％时，优选的是，将In及M分别设定为低于50atomic％及高于50atomic％，更优选的是，将In及M分别设定为低于25atomic％及高于75atomic％。在作为半导体106b使用In-M-Zn氧化物的情况下，在In和M的总和为100atomic％时，优选的是，将In及M分别设定为高于25atomic％及低于75atomic％，更优选的是，将In及M分别设定为高于34atomic％及低于66atomic％。在作为绝缘体106c使用In-M-Zn氧化物的情况下，在In和M的总和为100atomic％时，优选的是，将In及M分别设定为低于50atomic％及高于50atomic％，更优选的是，将In及M分别设定为低于25atomic％及高于75atomic％。另外，绝缘体106c也可以为与绝缘体106a相同的种类的氧化物。注意，绝缘体106a和/或绝缘体106c有时也可以不包含铟。例如，绝缘体106a和/或绝缘体106c也可以是氧化镓或Ga-Zn氧化物。绝缘体106a、半导体106b及绝缘体106c所包含的各元素的原子个数比也可以不是简单的整数比。
当利用溅射法进行成膜时，用于绝缘体106a的靶材的金属元素的原子个数比的典型例子包括：In:M:Zn＝1:2:4、In:M:Zn＝1:3:2、In:M:Zn＝1:3:4、In:M:Zn＝1:3:6、In:M:Zn＝1:3:8、In:M:Zn＝1:4:3、In:M:Zn＝1:4:4、In:M:Zn＝1:4:5、In:M:Zn＝1:4:6、In:M:Zn＝1:6:3、In:M:Zn＝1:6:4、In:M:Zn＝1:6:5、In:M:Zn＝1:6:6、In:M:Zn＝1:6:7、In:M:Zn＝1:6:8、In:M:Zn＝1:6:9、In:M:Zn＝1:10:1。用于绝缘体106a的靶材的金属元素的原子个数比也可以是M:Zn＝10:1。
当利用溅射法进行成膜时，用于半导体106b的靶材的金属元素的原子个数比的典型例子包括：In:M:Zn＝1:1:1、In:M:Zn＝1:1:1.2、In:M:Zn＝2:1:1.5、In:M:Zn＝2:1:2.3、In:M:Zn＝2:1:3、In:M:Zn＝3:1:2、In:M:Zn＝4:2:4.1、In:M:Zn＝5:1:7。尤其是，当使用原子个数比为In:Ga:Zn＝4:2:4.1的溅射靶材时，形成的半导体106b有时具有接近于In:Ga:Zn＝4:2:3的原子个数比。
当利用溅射法进行成膜时，用于绝缘体106c的靶材的金属元素的原子个数比的典型例子包括：In:M:Zn＝1:2:4、In:M:Zn＝1:3:2、In:M:Zn＝1:3:4、In:M:Zn＝1:3:6、In:M:Zn＝1:3:8、In:M:Zn＝1:4:3、In:M:Zn＝1:4:4、In:M:Zn＝1:4:5、In:M:Zn＝1:4:6、In:M:Zn＝1:6:3、In:M:Zn＝1:6:4、In:M:Zn＝1:6:5、In:M:Zn＝1:6:6、In:M:Zn＝1:6:7、In:M:Zn＝1:6:8、In:M:Zn＝1:6:9、In:M:Zn＝1:10:1。用于绝缘体106c的靶材的金属元素的原子个数比也可以是M:Zn＝10:1。
铟镓氧化物具有较小的电子亲和势及较高的氧阻挡性。因此，绝缘体106c优选包括铟镓氧化物。镓原子比率[Ga/(In+Ga)]例如为70％以上，优选为80％以上，更优选为90％以上。
例如，绝缘体106d是包含一种以上或两种以上绝缘体106c所包含的除了氧以外的元素的氧化物半导体。由于绝缘体106d包含一种以上或两种以上绝缘体106c所包含的除了氧以外的元素，因此在绝缘体106c与绝缘体106d的界面处不容易形成缺陷能级。
绝缘体106d的铟含量优选小于绝缘体106c的铟含量。更优选的是，绝缘体106d不包含铟。例如，作为绝缘体106d可以使用氧化镓、Ga-Zn氧化物或In-Ga-Zn氧化物。注意，绝缘体106d所包含的各元素的原子个数也可以不是简单的整数比。例如，当利用溅射法进行成膜时，用于绝缘体106d的靶材的金属元素的原子个数比的典型例子是Ga:Zn＝10:1。
当将上述铟含量较少的氧化物半导体或者优选为不包含铟的氧化物半导体用于绝缘体106d时，可以减少铟从绝缘体106d扩散到用作晶体管10的栅极绝缘膜的绝缘体112。在此，若铟扩散到绝缘体112中或绝缘体112与绝缘体106d的界面处，则会引起晶体管的泄漏电流的增大。但是，当设置在绝缘体106a、半导体106b、绝缘体106c与绝缘体112之间的绝缘体106d是铟含量少的氧化物半导体或者优选为不包含铟的氧化物半导体时，可以减少绝缘体112中或绝缘体112与绝缘体106d的界面处的铟，从而可以抑制泄漏电流的增大。通过采用这种结构，可以在抑制泄漏电流的增大的同时，使绝缘体106a、半导体106b、绝缘体106c中的铟含量增多，而可以实现通态电流(on-state current)的增大。
作为半导体106b，例如可以使用能隙大的氧化物。例如，半导体106b的能隙是2.5eV以上且4.2eV以下，优选为2.8eV以上且3.8eV以下，更优选为3eV以上且3.5eV以下。在此，绝缘体106a的能隙大于半导体106b的能隙。绝缘体106c的能隙大于半导体106b的能隙。绝缘体106d的能隙大于绝缘体106c的能隙。
作为半导体106b，使用电子亲和势比绝缘体106a及绝缘体106c大的氧化物。例如，作为半导体106b使用如下氧化物，该氧化物的电子亲和势比绝缘体106a及绝缘体106c大0.07eV以上且1.3eV以下，优选大0.1eV以上且0.7eV以下，更优选大0.15eV以上且0.4eV以下。作为绝缘体106c，使用电子亲和势比绝缘体106d大的氧化物。注意，电子亲和势是真空能级和导带底之间的能量差。换言之，绝缘体106a的导带底能级比半导体106b的导带底能级更近于真空能级。绝缘体106c的导带底能级比半导体106b的导带底能级更近于真空能级。绝缘体106d的导带底能级比绝缘体106c的导带底能级更近于真空能级。
此时，通过施加栅极电压，沟道被形成在绝缘体106a、半导体106b、绝缘体106c及绝缘体106d中的电子亲和势最大的半导体106b中。
当单独使用绝缘体106a、绝缘体106c及绝缘体106d时，其使用能够用作导电体、半导体或绝缘体的物质形成。但是，当与半导体106b层叠而形成晶体管时，电子流在半导体106b中、半导体106b与绝缘体106a的界面附近以及半导体106b与绝缘体106c的界面附近，而绝缘体106a、绝缘体106c及绝缘体106d的一部分不被用作该晶体管的沟道。因此，在本说明书等中，不将绝缘体106a、绝缘体106c及绝缘体106d记作半导体，而将它们记作绝缘体。注意，将绝缘体106a、绝缘体106c及绝缘体106d记作绝缘体只是因为它们与半导体106b相比在晶体管的功能上更接近绝缘体，因此作为绝缘体106a、绝缘体106c及绝缘体106d有时使用能够用于半导体106b的物质。
在此，有时在绝缘体106a与半导体106b之间有绝缘体106a和半导体106b的混合区域。另外，有时在半导体106b与绝缘体106c之间有半导体106b和绝缘体106c的混合区域。另外，有时在绝缘体106c与绝缘体106d之间有绝缘体106c和绝缘体106d的混合区域。混合区域的缺陷态密度较低。因此，在包括绝缘体106a、半导体106b、绝缘体106c及绝缘体106d的叠层体的能带结构中，各层之间的界面及界面附近的能量连续地变化(连续接合)(参照图2)。注意，有时无法明确地分辨绝缘体106a、半导体106b、绝缘体106c及绝缘体106d的各界面。
此时，电子主要在半导体106b中移动，而不是在绝缘体106a中、绝缘体106c中及绝缘体106d中。如上所述，当降低绝缘体106a与半导体106b的界面处的缺陷态密度及半导体106b与绝缘体106c的界面处的缺陷态密度时，在半导体106b中的电子移动不容易受到妨碍，从而可以提高晶体管的通态电流。
如上所述，以与用作栅极绝缘膜的绝缘体112接触的方式形成铟含量较少的氧化物半导体，优选为不包含铟的氧化物半导体的绝缘体106d，由此可以减少绝缘体112中或绝缘体112与绝缘体106d的界面处的铟。因此，可以抑制晶体管10的泄漏电流的增大。但是，当在半导体106b上直接接触地形成绝缘体106d时，有时因半导体106b及绝缘体106d所含的金属元素不同或者因半导体106b与绝缘体106d的电子亲和势之差导致半导体106b与绝缘体106d的界面处的缺陷态密度增大。
与此相反，绝缘体106c在所含的元素及电子亲和势上比绝缘体106d更接近于半导体106b。当将绝缘体106c形成在半导体106b与绝缘体106d之间时，与直接接触地形成半导体106b与绝缘体106d的情况相比，可以降低与半导体106b接触的界面(半导体106b与绝缘体106c的界面)处的缺陷态密度。
由此，半导体106b与绝缘体106c的界面处的缺陷态密度得到降低，在半导体106b中的电子移动不容易受到妨碍。因此，上述结构还可以实现迁移率的提高。作为晶体管的漏极电流的噪声的因素之一是1/f噪声。1/f噪声是指与频率f成反比地增大的电流波动的频率成分。在1/f噪声的物理模型中，作为载流子的电子散射而迁移率产生变化。换言之，通过降低缺陷态密度而实现迁移率的提高，可以降低1/f噪声。当1/f噪声得到降低时，即使在频率高时也可以降低晶体管的噪声，从而可以提供频率特性高的晶体管。
通过以上述结构设置绝缘体106a、半导体106b、绝缘体106c、绝缘体106d，可以抑制1/f噪声，且可以抑制泄漏电流的增大。
越减少妨碍电子移动的因素，越能够提高晶体管的通态电流。例如，在没有妨碍电子移动的因素的情况下，可推测电子高效率地移动。例如，在沟道形成区域的物理性凹凸较大的情况下也会发生电子移动的妨碍。
为了提高晶体管的通态电流，例如，半导体106b的顶面或底面(形成面，在此为绝缘体106a)的1μm×1μm的测量范围内的均方根(RMS：root mean square)粗糙度低于1nm，优选低于0.6nm，更优选低于0.5nm，进一步优选低于0.4nm。其1μm×1μm的测量范围内的平均表面粗糙度(也称为Ra)低于1nm，优选低于0.6nm，更优选低于0.5nm，进一步优选低于0.4nm。其1μm×1μm的测量范围内的最大高低差(也称为P-V)低于10nm，优选低于9nm，更优选低于8nm，进一步优选低于7nm。RMS粗糙度、Ra以及P-V可以通过使用由精工电子纳米科技(SII Nano Technology)有限公司制造的扫描探针显微镜SPA-500测定。
此外，为了提高晶体管的通态电流，绝缘体106c的厚度越小越好。优选的是，绝缘体106c的厚度小于绝缘体106a的厚度，并小于半导体106b的厚度。例如，绝缘体106c具有其厚度小于10nm，优选为5nm以下，更优选为3nm以下的区域。另一方面，绝缘体106c具有阻挡相邻的绝缘体所包含的氧之外的元素(如氢、硅等)侵入形成沟道的半导体106b中的功能。因此，绝缘体106c优选具有一定程度的厚度。例如，绝缘体106c具有其厚度为0.3nm以上，优选为1nm以上，更优选为2nm以上的区域。为了抑制从绝缘体104等释放的氧向外扩散，绝缘体106c优选具有阻挡氧的性质。
另外，为了提高晶体管的通态电流，绝缘体106d的厚度越小越好。绝缘体106d的厚度与绝缘体106c的厚度的和优选小于半导体106b的厚度。
为了提高可靠性，绝缘体106a优选为厚且绝缘体106c优选为薄。例如，绝缘体106a具有其厚度例如为10nm以上，优选为20nm以上，更优选为40nm以上，进一步优选为60nm以上的区域。当将绝缘体106a形成得厚时，可以增大从相邻的绝缘体与绝缘体106a的界面至形成有沟道的半导体106b的距离。因为半导体装置的生产率可能会下降，所以绝缘体106a具有其厚度例如为200nm以下，优选为120nm以下，更优选为80nm以下的区域。
例如，在半导体106b与绝缘体106a之间设置有例如通过二次离子质谱分析法(SIMS：secondary ion mass spectrometry)得到的硅浓度为1×1016atoms/cm3以上且1×1019atoms/cm3以下，优选为1×1016atoms/cm3以上且5×1018atoms/cm3以下，更优选为1×1016atoms/cm3以上且2×1018atoms/cm3以下的区域。在半导体106b与绝缘体106c之间设置有通过SIMS得到的硅浓度为1×1016atoms/cm3以上且1×1019atoms/cm3以下，优选为1×1016atoms/cm3以上且5×1018atoms/cm3以下，更优选为1×1016atoms/cm3以上且2×1018atoms/cm3以下的区域。
为了降低半导体106b的氢浓度，优选降低绝缘体106a及绝缘体106c的氢浓度。绝缘体106a及绝缘体106c具有通过SIMS得到的氢浓度为1×1016atoms/cm3以上且2×1020atoms/cm3以下，优选为1×1016atoms/cm3以上且5×1019atoms/cm3以下，更优选为1×1016atoms/cm3以上且1×1019atoms/cm3以下，进一步优选为1×1016atoms/cm3以上且5×1018atoms/cm3以下的区域。为了降低半导体106b的氮浓度，优选降低绝缘体106a及绝缘体106c的氮浓度。绝缘体106a及绝缘体106c具有通过SIMS得到的氮浓度为1×1015atoms/cm3以上且5×1019atoms/cm3以下，优选为1×1015atoms/cm3以上且5×1018atoms/cm3以下，更优选为1×1015atoms/cm3以上且1×1018atoms/cm3以下，进一步优选为1×1015atoms/cm3以上且5×1017atoms/cm3以下的区域。
图1D是示出绝缘体106a、半导体106b、绝缘体106c的中央部及中央部附近的放大截面图。如图1B及图1D所示，半导体106b及绝缘体106c等的与导电体108a及导电体108b接触的区域(在图1B及图1D中以虚线表示)有时包括低电阻区域109a及低电阻区域109b。低电阻区域109a及低电阻区域109b主要当其中的氧被半导体106b或绝缘体106c所接触的导电体108a或导电体108b抽取时或者当导电体108a或导电体108b所包含的导电材料与半导体106b或绝缘体106c中的元素键合时形成。通过形成低电阻区域109a及低电阻区域109b，可以降低导电体108a或导电体108b与半导体106b或绝缘体106c的接触电阻，所以可以增大晶体管10的通态电流。
虽然未图示，但是有时在绝缘体106a的与导电体108a或导电体108b接触的区域形成有低电阻区域。在后面的附图中，以虚线表示低电阻区域。
如图1D所示，绝缘体106c有时在导电体108a与导电体108b之间包括比重叠于导电体108a及导电体108b的区域厚度薄的区域。这是在形成导电体108a及导电体108b时绝缘体106c的顶面的一部分被去除而形成的缘故。当形成将成为导电体108a及导电体108b的导电体时，有时与低电阻区域109a及109b同样的低电阻的区域形成在绝缘体106c的顶面。通过去除绝缘体106c的顶面的位于导电体108a与导电体108b之间的区域，可以防止沟道形成在绝缘体106c的顶面的低电阻的区域中。在附图中，即使在放大图等中没有示出厚度较薄的区域，有时也形成有这种较薄的区域。
〈氧化物半导体的结构〉
下面对氧化物半导体的结构进行说明。
氧化物半导体被分为单晶氧化物半导体和非单晶氧化物半导体。非单晶氧化物半导体的例子包括：c轴取向结晶氧化物半导体(CAAC-OS：c-axis-aligned crystallineoxide semiconductor)、多晶氧化物半导体、纳米晶氧化物半导体(nc-OS：nanocrystalline oxide semiconductor)、a-like OS(amorphous-like oxidesemiconductor)及非晶氧化物半导体。
从其他观点看来，氧化物半导体被分为非晶氧化物半导体和结晶氧化物半导体。结晶氧化物半导体的例子包括：单晶氧化物半导体、CAAC-OS、多晶氧化物半导体以及nc-OS。
一般而言，非晶结构例如被认为：具有各向同性而不具有不均匀结构；处于亚稳态且原子的配置没有被固定化；键角不固定；具有短程有序而不具有长程有序。
换言之，不能将稳定的氧化物半导体称为完全非晶(completely amorphous)氧化物半导体。另外，不能将不具有各向同性的氧化物半导体(例如，在微小区域中具有周期结构的氧化物半导体)称为完全非晶氧化物半导体。另一方面，a-like OS不具有各向同性但却是具有空洞(void)的不稳定结构。在不稳定这一点上，a-like OS在物性上接近于非晶氧化物半导体。
〈CAAC-OS〉
首先，说明CAAC-OS。
CAAC-OS是包含多个c轴取向的结晶部(也称为颗粒)的氧化物半导体之一。
说明使用X射线衍射(XRD：X-Ray Diffraction)对CAAC-OS进行的分析。例如，当利用out-of-plane法分析包含分类为空间群R-3m的InGaZnO4结晶的CAAC-OS的结构时，如图3A所示，在衍射角(2θ)为31°附近出现峰值。该峰值来源于InGaZnO4结晶的(009)面，由此可确认到在CAAC-OS中结晶具有c轴取向性，并且c轴朝向大致垂直于形成CAAC-OS的膜的面(也称为形成面)或顶面的方向。注意，除了2θ为31°附近的峰值以外，有时在2θ为36°附近时也出现峰值。2θ为36°附近的峰值起因于分类为空间群Fd-3m的结晶结构。因此，优选的是，在CAAC-OS中不出现该峰值。
另一方面，当利用从平行于形成面的方向使X射线入射到样品的in-plane法分析CAAC-OS的结构时，在2θ为56°附近出现峰值。该峰值来源于InGaZnO4结晶的(110)面。当将2θ固定为56°附近并在以样品面的法线向量为轴(φ轴)旋转样品的条件下进行分析(φ扫描)时，如图3B所示的那样观察不到明确的峰值。另一方面，当对单晶InGaZnO4将2θ固定为56°附近来进行φ扫描时，如图3C所示，观察到来源于相等于(110)面的结晶面的六个峰值。因此，由使用XRD的结构分析可以确认到CAAC-OS中的a轴和b轴的取向没有规律性。
接着，说明利用电子衍射分析的CAAC-OS。例如，当对包含InGaZnO4结晶的CAAC-OS在平行于CAAC-OS的形成面的方向上入射束径为300nm的电子束时，可以获得图3D所示的衍射图案(也称为选区电子衍射图案)。在该衍射图案中包含起因于InGaZnO4结晶的(009)面的斑点。因此，电子衍射也示出CAAC-OS所包含的颗粒具有c轴取向性，并且该c轴朝向大致垂直于CAAC-OS的形成面或顶面的方向。另一方面，图3E示出对相同的样品在垂直于样品面的方向上入射束径为300nm的电子束时的衍射图案。如图3E所示，观察到环状的衍射图案。因此，使用束径为300nm的电子束的电子衍射也示出CAAC-OS所包含的颗粒的a轴和b轴不具有取向性。可以认为图3E中的第一环起因于InGaZnO4结晶的(010)面和(100)面等。另外，可以认为图3E中的第二环起因于(110)面等。
在利用透射电子显微镜(TEM：transmission electron microscope)获取的CAAC-OS的明视场图像与衍射图案的复合分析图像(也称为高分辨率TEM图像)中，可以观察到多个颗粒。然而，即使在高分辨率TEM图像中，有时也观察不到颗粒与颗粒之间的明确的边界，即晶界(grain boundary)。因此，在CAAC-OS中，不容易发生起因于晶界的电子迁移率的降低。
图4A示出从大致平行于样品面的方向观察所获取的CAAC-OS的截面的高分辨率TEM图像。利用球面像差校正(spherical aberration corrector)功能得到高分辨率TEM图像。尤其将利用球面像差校正功能获取的高分辨率TEM图像称为Cs校正高分辨率TEM图像。例如可以使用日本电子株式会社制造的原子分辨率分析型电子显微镜JEM-ARM200F获得Cs校正高分辨率TEM图像。
图4A示出其中金属原子排列为层状的颗粒。图4A显示该颗粒的尺寸为1nm以上或者3nm以上。因此，也可以将颗粒称为纳米晶(nc：nanocrystal)。另外，也可以将CAAC-OS称为具有CANC(C-Axis Aligned nanocrystals：c轴取向纳米晶)氧化物半导体。颗粒反映CAAC-OS的形成面或顶面的凸凹并平行于CAAC-OS的形成面或顶面。
图4B及图4C示出从大致垂直于样品面的方向观察所获取的CAAC-OS的平面的Cs校正高分辨率TEM图像。图4D及图4E是通过对图4B及图4C进行图像处理得到的图像。下面说明图像处理的方法。首先，通过对图4B进行快速傅里叶变换(FFT：fast Fourier transform)，获取FFT图像。接着，以保留所获取的FFT图像中的离原点2.8nm-1至5.0nm-1的范围的方式进行掩模处理。在掩模处理后，对FFT图像进行快速傅立叶逆变换(IFFT：inverse fastFourier transform)而获取经过处理的图像。将所获取的图像称为FFT滤波图像。FFT滤波图像是从Cs校正高分辨率TEM图像中提取出周期分量的图像，其示出晶格排列。
在图4D中，以虚线示出晶格排列被打乱的部分。由虚线围绕的区域是一个颗粒。以虚线示出的部分是颗粒与颗粒的联结部。虚线呈现六角形，由此可知颗粒为六角形。注意，颗粒的形状并不局限于正六角形，不是正六角形的情况较多。
在图4E中，以点线示出晶格排列一致的区域与其他晶格排列一致的区域之间的部分，以虚线示出晶格排列的方向。在点线附近也无法确认到明确的晶界。当以点线附近的晶格点为中心周围的晶格点相接时，例如可以形成畸变的六角形、五角形和/或七角形。即，通过使晶格排列畸变，可抑制晶界的形成。这可能是由于CAAC-OS可容许因如下原因而发生的畸变：在a-b面方向上的原子排列的低密度及因金属元素被取代而使原子间的键合距离产生变化等。
如上所示，CAAC-OS具有c轴取向性，其多个颗粒(纳米晶)在a-b面方向上连结而结晶结构具有畸变。因此，也可以将CAAC-OS称为具有CAA crystal(c-axis-aligned a-b-plane-anchored crystal)的氧化物半导体。
另外，CAAC-OS是缺陷态密度低的氧化物半导体。氧化物半导体中的缺陷例如有起因于杂质的缺陷、氧缺陷。因此，可以将CAAC-OS称为杂质浓度低的氧化物半导体或者氧缺陷少的氧化物半导体。杂质及氧缺陷少的CAAC-OS是载流子密度低的氧化物半导体(具体而言，其载流子密度低于8×1011/cm3，优选低于1×1011/cm3，更优选低于1×1010/cm3，且是1×10-9/cm3以上)。这样的氧化物半导体称为高纯度本征或实质上高纯度本征的氧化物半导体。CAAC-OS的杂质浓度和缺陷态密度较低。因此，可以将CAAC-OS称为具有稳定特性的氧化物半导体。
包含于氧化物半导体的杂质有时会成为载流子陷阱或载流子发生源。另外，氧化物半导体中的氧缺陷有时会成为载流子陷阱或当被俘获氢时成为载流子发生源。
此外，杂质是指氧化物半导体的主要成分以外的元素，诸如氢、碳、硅和过渡金属元素等。例如，与氧的键合力比氧化物半导体所包含的金属元素强的硅等元素会夺取氧化物半导体中的氧，由此打乱氧化物半导体的原子排列，导致结晶性下降。由于铁或镍等的重金属、氩、二氧化碳等的原子半径(或分子半径)大，所以会打乱氧化物半导体的原子排列，导致结晶性下降。
高纯度本征或实质上高纯度本征的氧化物半导体的载流子陷阱少。被氧化物半导体中的载流子陷阱俘获的电荷需要很长时间才能被释放。该被俘获的电荷有时像固定电荷那样动作。因此，包括杂质浓度高且缺陷态密度高的氧化物半导体的晶体管有时电特性不稳定。但是，包括CAAC-OS的晶体管电特性变动小且可靠性高。
由于CAAC-OS的缺陷态密度低，所以因光照射等而生成的载流子很少被缺陷能级俘获。因此，在使用CAAC-OS的晶体管中，起因于可见光或紫外光的照射的电特性的变动小。
被氧化物半导体中的氧缺陷捕获的氢(下面也称为VOH)成为载流子散射中心(carrier scattering center)。因此，因VOH的形成而引起晶体管的移動度或S值(subthreshold swing value)的下降。对此，重要的是减少作为杂质的氢及氧缺陷。通过对氧化物半导体供应氧，可以填补氧缺陷。
作为氧缺陷的填补，优选使用以接触氧化物半导体的方式设置的绝缘体(例如氧化硅)中的过剩氧(下面也称为ex-O)。此时，因为过剩氧ex-O有可能对被氧缺陷捕获的氢VOH起作用，而形成OH。该OH有可能成为浅能级DOS(shallow level DOS)。由此，如以下公式所示，半导体中的用作载流子的电子被OH捕获且被捕获的用作载流子的电子被释放。
[化1]
Figure BDA0003253952010000321
上述OH当与氧化物半导体所包含的Zn键合时成为ZnOH而稳定。由此，可以推测OH失去作为浅能级DOS的功能。为此，在上述晶体管10中，绝缘体106a、半导体106b、绝缘体106c、绝缘体106d优选包含过剩锌。例如，作为绝缘体106a和/或绝缘体106c，优选使用以上述原子数比为In:M:Zn＝1:4:5的靶材形成的氧化物半导体等。尤其是，通过对最下层的绝缘体106a使用以原子数比为In:M:Zn＝1:4:5的靶材形成的氧化物半导体，Zn从绝缘体106a释放，并扩散到半导体106b、绝缘体106c及绝缘体106d的块中和/或界面处。由此，更多的OH与Zn可以彼此键合。
通过采用这种结构，可以降低晶体管的氧化物半导体中的浅能级DOS的形成。由此，妨碍晶体管中的用作载流子的电子的移动的因素被减少，所以例如可以提高通态电流及迁移率，并且可以获得良好的S值。
在氧化物半导体中，锌比较容易形成结晶结构。因此，当绝缘体106a、半导体106b、绝缘体106c包含较多的锌时，可以更容易地形成上述CAAC-OS。
〈nc-OS〉
接着，对nc-OS进行说明。
说明使用XRD装置对nc-OS进行的分析。当利用out-of-plane法分析nc-OS的结构时，不出现表示取向性的峰值。也就是说，nc-OS的结晶不具有取向性。
例如，当对包含InGaZnO4结晶的薄片nc-OS在平行于形成面的方向上使束径为50nm的电子束入射到厚度为34nm的区域时，观察到如图5A所示的环状衍射图案(纳米束电子衍射图案)。图5B示出将束径为1nm的电子束入射到相同的样品时的衍射图案。如图5B所示，在环状区域内观察到多个斑点。换言之，在使用束径为50nm的电子束时观察不到nc-OS中的秩序性，但是在使用束径为1nm的电子束时确认到秩序性。
另外，当使束径为1nm的电子束入射到厚度小于10nm的区域时，如图5C所示，有时观察到斑点被配置为准正六角形的电子衍射图案。这意味着nc-OS在厚度小于10nm的范围内包含秩序性高的区域，即结晶。注意，因为结晶朝向各种各样的方向，所以也有观察不到有规律性的电子衍射图案的区域。
图5D示出从大致平行于形成面的方向观察到的nc-OS的截面的Cs校正高分辨率TEM图像。在高分辨率TEM图像中，nc-OS具有如由图5D的辅助线所示的部分那样能够观察到结晶部的区域和观察不到明确的结晶部的区域。在很多情况下，nc-OS所包含的结晶部的尺寸为1nm以上且10nm以下，尤其为1nm以上且3nm以下。注意，有时将包括尺寸大于10nm且是100nm以下的结晶部的氧化物半导体称为微晶氧化物半导体(microcrystalline oxidesemiconductor)。例如，在nc-OS的高分辨率TEM图像中，有时无法明确地观察到晶界。注意，纳米晶的来源有可能与CAAC-OS中的颗粒相同。因此，下面有时将nc-OS的结晶部称为颗粒。
如此，在nc-OS中，微小的区域(例如1nm以上且10nm以下的区域，特别是1nm以上且3nm以下的区域)中的原子排列具有周期性。nc-OS在不同的颗粒之间没有结晶取向的规律性。因此，在膜整体中没有取向性。所以，在某些分析方法中，有时nc-OS与a-like OS或非晶氧化物半导体没有差别。
由于在颗粒(纳米晶)之间结晶取向没有规律性，所以也可以将nc-OS称为包含无规取向纳米晶(RANC：random aligned nanocrystals)的氧化物半导体或包含无取向纳米晶(NANC：non-aligned nanocrystals)的氧化物半导体。
nc-OS是规律性比非晶氧化物半导体高的氧化物半导体。因此，nc-OS的缺陷态密度比a-like OS或非晶氧化物半导体低。注意，在nc-OS中的不同的颗粒之间没有晶体取向的规律性。所以，nc-OS的缺陷态密度比CAAC-OS高。
〈a-like OS〉
a-like OS具有nc-OS与非晶氧化物半导体之间的中间结构。
图6A和图6B是a-like OS的高分辨率截面TEM图像。图6A是电子照射开始时的a-like OS的高分辨率截面TEM图像。图6B是照射4.3×108e-/nm2的电子(e-)之后的a-like OS的高分辨率截面TEM图像。图6A和图6B示出从电子照射开始时在a-like OS中观察到在纵向方向上延伸的条状明亮区域。另外，还可知明亮区域的形状在照射电子之后变化。明亮区域被估计为空洞或低密度区域。
由于a-like OS包含空洞，所以其结构不稳定。为了证明与CAAC-OS及nc-OS相比a-like OS具有不稳定的结构，下面示出电子照射所导致的结构变化。
作为样品，准备a-like OS、nc-OS和CAAC-OS。每个样品都是In-Ga-Zn氧化物。
首先，取得各样品的高分辨率截面TEM图像。该高分辨率截面TEM图像表示每个样品都具有结晶部。
已知InGaZnO4结晶的单位晶格具有所包括的三个In-O层和六个Ga-Zn-O层共计九个层在c轴方向上以层状层叠的结构。这些相邻的层之间的间隔与(009)面的晶格表面间隔(也称为d值)几乎相等。由结晶结构分析求出其值为0.29nm。由此，以下将晶格条纹的间隔为0.28nm以上且0.30nm以下的部分看作InGaZnO4结晶部。晶格条纹对应于InGaZnO4结晶的a-b面。
图7示出各样品的结晶部(22处至30处)的平均尺寸的变化。注意，结晶部尺寸对应于上述晶格条纹的长度。由图7可知，a-like OS中的结晶部根据有关取得TEM图像等的电子的累积照射量逐渐变大。如图7所示，在利用TEM的观察初期尺寸为1.2nm左右的结晶部(也称为初始晶核)在电子(e-)的累积照射量为4.2×108e-/nm2时生长到1.9nm左右。另一方面，nc-OS和CAAC-OS在开始电子照射时到电子的累积照射量为4.2×108e-/nm2的范围内，结晶部的尺寸都几乎没有变化。如图7所示，无论电子的累积照射量如何，nc-OS及CAAC-OS的结晶部尺寸分别为1.3nm左右及1.8nm左右。在进行电子束照射及TEM的观察时，使用日立透射电子显微镜H-9000NAR。作为电子束照射条件，加速电压为300kV，电流密度为6.7×105e-/(nm2·s)，照射区域的直径为230nm。
如此，有时电子照射引起a-like OS中的结晶部的生长。另一方面，在nc-OS和CAAC-OS中，几乎没有电子照射所引起的结晶部的生长。因此，与CAAC-OS及nc-OS相比，a-like OS具有不稳定的结构。
由于a-like OS包含空洞，所以其密度比nc-OS及CAAC-OS低。具体地，a-like OS的密度为具有相同组成的单晶氧化物半导体的78.6％以上且小于92.3％。nc-OS的密度及CAAC-OS的密度为具有相同组成的单晶氧化物半导体的92.3％以上且小于100％。注意，难以形成其密度小于单晶氧化物半导体的密度的78％的氧化物半导体。
例如，在原子数比为In:Ga:Zn＝1:1:1的氧化物半导体中，具有菱方晶系结构的单晶InGaZnO4的密度为6.357g/cm3。因此，在原子数比为In:Ga:Zn＝1:1:1的氧化物半导体中，a-like OS的密度为5.0g/cm3以上且小于5.9g/cm3。例如，在原子数比为In:Ga:Zn＝1:1:1的氧化物半导体中，nc-OS的密度和CAAC-OS的密度为5.9g/cm3以上且小于6.3g/cm3。
注意，当不存在相同组成的单晶氧化物半导体时，通过以任意比例组合组成不同的单晶氧化物半导体，可以估计出相当于所希望的组成的单晶氧化物半导体的密度。可以根据组成不同的单晶氧化物半导体的组合比例使用加权平均估计出相当于所希望的组成的单晶氧化物半导体的密度。注意，优选尽可能减少单晶氧化物半导体的种类来估计上述密度。
如上所述，氧化物半导体具有各种结构及各种特性。注意，氧化物半导体例如可以是包括非晶氧化物半导体、a-like OS、nc-OS和CAAC-OS中的两种以上的叠层膜。
〈CAAC-OS的成膜方法〉
以下说明CAAC-OS的成膜方法的一个例子。
图8是说明成膜室内的示意图。CAAC-OS膜可以通过溅射法形成。
如图8所示，以衬底5220与靶材5230彼此相对的方式配置。在衬底5220与靶材5230之间产生等离子体5240。等离子体5240具有溅射气体的成分离子化的离子5201。
离子5201向靶材5230被加速，且当离子5201撞击到靶材5230时，颗粒状的粒子的颗粒5200从靶材5230被剥离。与此同时，包含构成靶材5230的原子的粒子5203也被剥离。然后，颗粒5200及粒子5203在等离子体5240中接收电荷来带电。
在衬底5220上已经沉积有氧化物薄膜5206。颗粒5200及粒子5203在到达氧化物薄膜5206上之后以避开其它颗粒5200的方式沉积。这是因为颗粒5200的表面带同一极性(这里是负电)导致的排斥力(斥力)的缘故。注意，衬底5220被加热，由此，沉积的颗粒5200及粒子5203在衬底5220的表面上迁移。
衬底5220上的氧化物薄膜5206及颗粒5200具有如图9A所示的截面形状。
颗粒5200具有靶材5230劈开的形状。例如，In-M-Zn氧化物(M为Ti、Ga、Y、Zr、La、Ce、Nd、Sn或Hf)具有图9B所示的截面形状及图9C所示的俯视形状。
〈CAAC-OS及nc-OS的成膜模型〉
下面详细说明CAAC-OS的成膜模型。
衬底5220与靶材5230之间的距离d(也称为靶材-衬底间距离(T-S间距离))为0.01m以上且1m以下，优选为0.02m以上且0.5m以下。成膜室内几乎被成膜气体(例如，氧气体、氩气体或包含5vol％以上的氧的混合气体)充满，并且成膜室内的压力被控制为0.01Pa以上且100Pa以下，优选为0.1Pa以上且10Pa以下。在此，当对靶材5230施加一定值以上的电压时，开始放电，并确认到等离子体5240。磁场在靶材5230附近形成高密度等离子体区域。在高密度等离子体区域中，成膜气体的离子化，由此产生离子5201。离子5201的例子包括：氧的阳离子(O+)及氩的阳离子(Ar+)。虽然未图示，但是也可以在衬底5220的下部设置加热机构。
虽然未图示，但靶材5230被粘合到垫板上。在隔着垫板与靶材5230相对的位置配置多个磁铁。利用磁铁的磁场提高成膜速度的溅射法被称为磁控溅射法。
在此，靶材5230具有包括多个晶粒的多晶结构，其中任一个晶粒中有劈开面。
在高密度等离子体区域产生的离子5201由电场向靶材5230一侧被加速，然后碰撞到靶材5230。此时，平板状或颗粒状的溅射粒子的颗粒5200从劈开面剥离。颗粒5200的截面及顶面为如图9B及图9C所示的那样。注意，有时因离子5201碰撞时的冲击而在颗粒5200的结构中产生应变。
颗粒5200是具有三角形(例如正三角形)的平面的平板状(颗粒状)的溅射粒子。或者，颗粒5200是具有六角形(例如正六角形)的平面的平板状(颗粒状)的溅射粒子。但是，颗粒5200的平面的形状不局限于三角形或六角形。例如，有时该平面成为组合多个三角形的形状。例如，有时也成为组合两个三角形(例如，正三角形)而成的四角形(例如，菱形)。
颗粒5200的厚度取决于成膜气体的种类等。例如，颗粒5200的厚度为0.4nm以上且1nm以下，优选为0.6nm以上且0.8nm以下。另外，例如，颗粒5200的宽度为1nm以上且3nm以下，优选为1.2nm以上且2.5nm以下。
颗粒5200有时在经过等离子体5240时其表面带负电或正电。这是由于例如颗粒5200从等离子体5240中的O2 -接收负电荷。其结果是，有时颗粒5200的表面的氧原子带负电。此外，颗粒5200有时在经过等离子体5240时，通过与等离子体5240中的铟、元素M、锌或氧等键合而生长。
经过等离子体5240的颗粒5200及粒子5203到达衬底5220的表面。此外，粒子5203的一部分由于质量小所以有时通过真空泵等排出到外部。
在粒子5203填满颗粒5200间的空隙之后，形成具有与颗粒5200大致相同的厚度的层(第一层)。换言之，纳米晶颗粒5200存在于初期并且在衬底5220上生长而一体化。在一体化的层上沉积新的颗粒5200，由此形成第二层。通过反复进行上述沉积，形成叠层薄膜结构。
颗粒5200的沉积机理根据衬底5220的表面温度等而变化。例如，在衬底5220的表面温度较高时，在衬底5220的表面上发生颗粒5200的迁移。其结果是，由于颗粒5200与其他颗粒5200直接连接而不夹着粒子5203的比例增加，所以可以形成取向性高的CAAC-OS。在形成CAAC-OS时的衬底5220的表面温度为100℃以上且低于500℃，优选为140℃以上且低于450℃，更优选为170℃以上且低于400℃。因此，即使作为衬底5220使用第8代以上的大面积衬底，也几乎不产生翘曲等。
另一方面，在衬底5220的表面温度较低时，在衬底5220的表面上不容易发生颗粒5200的迁移。其结果是，由于颗粒5200的堆积而成为取向性低的nc-OS等(参照图10)。在nc-OS中，因为颗粒5200带负电，所以有可能颗粒5200彼此以相等的距离沉积。因此，nc-OS的取向性较低，但稍微有规律性，由此具有与非晶氧化物半导体相比致密的结构。
当颗粒彼此之间的间隙极小时，颗粒有时形成大颗粒。在大颗粒内具有单晶结构。例如，从顶面看来大颗粒的尺寸有时为10nm以上且200nm以下、15nm以上且100nm以下或20nm以上且50nm以下。
根据上述成膜模型，可以认为颗粒5200沉积于衬底5220的表面。因此，即使形成面不具有结晶结构，也能够形成CAAC-OS，由此，此时的生长机构与外延生长不同。此外，在大面积的玻璃衬底等上也能够均匀地形成CAAC-OS或nc-OS的膜。例如，即使衬底5220的表面(形成面)结构为非晶结构(例如非晶氧化硅)，也能够形成CAAC-OS。
此外，即使在形成面的衬底5220的表面为凹凸状的情况下，颗粒5200也沿着其形状排列。
通过利用上述成膜模型，即使在具有非晶结构的形成面上也可以形成具有高结晶性的CAAC-OS。
<衬底、绝缘体、导电体1>
下面，对晶体管10的半导体以外的构成要素进行详细的说明。
作为衬底100，例如可以使用绝缘体衬底、半导体衬底或导电体衬底。作为绝缘体衬底，例如可以使用玻璃衬底、石英衬底、蓝宝石衬底、稳定氧化锆衬底(例如，氧化钇稳定氧化锆衬底)、树脂衬底。作为半导体衬底，例如可以使用由硅或锗等形成的单一材料半导体衬底、或者由碳化硅、硅锗、砷化镓、磷化铟、氧化锌或氧化镓等形成的半导体衬底等。还可以使用在上述半导体衬底内部设置有绝缘体区域的半导体衬底，例如SOI(silicon oninsulator：绝缘体上硅)衬底等。作为导电体衬底，可以使用石墨衬底、金属衬底、合金衬底、导电树脂衬底等。或者，可以使用包含金属氮化物的衬底、包含金属氧化物的衬底等。再者，还可以使用设置有导电体或半导体的绝缘体衬底、设置有导电体或绝缘体的半导体衬底、设置有半导体或绝缘体的导电体衬底等。或者，也可以使用在这些衬底上设置有元件的衬底。作为设置在衬底上的元件，可以使用电容器、电阻元件、开关元件、发光元件、存储元件等。
此外，作为衬底100也可以使用能够承受制造晶体管时的加热处理的柔性衬底。作为在柔性衬底上设置晶体管的方法，有如下方法：在非柔性衬底上形成晶体管之后，将该晶体管剥离并转置到柔性衬底的衬底100上。在此情况下，优选在非柔性衬底与晶体管之间设置剥离层。作为衬底100，也可以使用包含纤维的薄片、薄膜或箔。衬底100也可以具有伸缩性。衬底100可以具有在弯曲或拉伸停止时恢复为原来的形状的性质。或者，衬底100也可以具有不恢复为原来的形状的性质。衬底100的厚度例如为5μm以上且700μm以下，优选为10μm以上且500μm以下，更优选为15μm以上且300μm以下。当衬底100的厚度薄时，可以降低半导体装置的重量。当衬底100的厚度薄时，即便在使用玻璃等的情况下，衬底100有时也会具有伸缩性或在弯曲或拉伸停止时恢复为原来的形状的性质。因此，可以缓解因掉落等而衬底100上的半导体装置受到的冲击等。即，能够提供耐久性高的半导体装置。
作为柔性衬底的衬底100，例如可以使用金属、合金、树脂、玻璃或其纤维。柔性衬底100优选具有低线性膨胀系数，此时因环境而发生的变形越得到抑制。柔性衬底100例如使用线性膨胀系数为1×10-3/K以下、5×10-5/K以下或1×10-5/K以下的材质形成。树脂的例子包括：聚酯、聚烯烃、聚酰胺(例如，尼龙、芳族聚酰胺)、聚酰亚胺、聚碳酸酯、丙烯酸树脂等。尤其是，芳族聚酰胺的线性膨胀系数较低，因此适合用于柔性衬底100。
作为绝缘体101，使用具有阻挡氢或水的功能的绝缘体。设置于绝缘体106a、半导体106b、绝缘体106c、绝缘体106d附近的绝缘体中的氢和水成为在还用作氧化物半导体的绝缘体106a、半导体106b、绝缘体106c、绝缘体106d中产生载流子的原因之一。由此，晶体管10的可靠性有可能下降。尤其在作为衬底100使用设置有开关元件等硅类半导体元件的衬底的情况下，为了终结该半导体元件中的悬空键使用的氢有可能扩散到晶体管10。此时，具有阻挡氢或水的功能的绝缘体101能够抑制氢或水从晶体管10的下方扩散，从而能够提高晶体管10的可靠性。
绝缘体101优选具有阻挡氧的功能。当绝缘体101阻挡从绝缘体104扩散的氧时，能够有效地从绝缘体104将氧供应到绝缘体106a、半导体106b、绝缘体106c及绝缘体106d。
绝缘体101例如可以使用氧化铝、氧氮化铝、氧化镓、氧氮化镓、氧化钇、氧氮化钇、氧化铪、氧氮化铪形成。通过使用这些材料，可以将绝缘体101用作具有阻挡氧、氢或水的扩散的效果的绝缘膜。绝缘体101例如可以使用氮化硅、氮氧化硅形成。通过使用这些材料，可以将绝缘体101用作具有阻挡氢或水的扩散的效果的绝缘膜。在本说明书等中，“氮氧化硅”是指在其组成中含氮量多于含氧量的物质，而“氧氮化硅”是指在其组成中含氧量多于含氮量的物质。
在位于导电体108a与导电体108b之间的区域中，导电体102的至少一部分优选与半导体106b重叠。导电体102被用作晶体管10的背栅极。导电体102能够控制晶体管10的阈值电压。虽然晶体管10包括导电体102，但是本实施方式所示的半导体装置的结构不局限于该例子。
作为导电体102，例如可以使用包含硼、氮、氧、氟、硅、磷、铝、钛、铬、锰、钴、镍、铜、锌、镓、钇、锆、钼、钌、银、铟、锡、钽和钨中的一种以上的导电体的单层或叠层。例如，可以使用上述材料的合金或化合物，还可以使用包含铝的导电体、包含铜及钛的导电体、包含铜及锰的导电体、包含铟、锡及氧的导电体、包含钛及氮的导电体等。
绝缘体103以覆盖导电体102的方式设置。绝缘体103优选具有阻挡氧的功能。通过设置这种绝缘体103，能够防止导电体102的氧化，或者能够防止导电体102从绝缘体104中抽出氧。由此，能够有效地从绝缘体104将氧供应到绝缘体106a、半导体106b、绝缘体106c及绝缘体106d。通过提高绝缘体103的覆盖性，能够进一步降低从绝缘体104被抽出的氧，而能够进一步有效地从绝缘体104将氧供应到绝缘体106a、半导体106b、绝缘体106c及绝缘体106d。
作为绝缘体103，使用包含硼、铝、硅、钪、钛、镓、钇、锆、铟、镧、铈、钕、铪或铊的氧化物或氮化物。优选使用氧化铪或氧化铝。
在与导电体102相同的层中设置布线等导电体的情况下，优选以还覆盖该导电体的方式形成绝缘体103。
在不设置导电体102的情况下，不一定需要设置绝缘体103。在不设置绝缘体103的情况下，绝缘体101优选具有阻挡氧的功能。
绝缘体104优选为包含过剩氧的绝缘体。通过设置这种绝缘体104，能够从绝缘体104将氧供应到绝缘体106a、半导体106b、绝缘体106c及绝缘体106d。该氧能够降低氧化物半导体的绝缘体106a、半导体106b、绝缘体106c及绝缘体106d的缺陷的氧缺陷。由此，绝缘体106a、半导体106b、绝缘体106c及绝缘体106d可以成为缺陷态密度较低且具有稳定的特性的氧化物半导体。
作为绝缘体104，例如可以使用包含硼、碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体的单层或叠层。例如，作为绝缘体104，优选使用氧化硅、氧氮化硅。作为绝缘体104，也可以使用氧化铝、氧化镁、氮氧化硅、氮化硅、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪或氧化钽。
在表面温度范围为100℃至700℃或者100℃至500℃的热脱附谱(TDS：thermaldesorption spectroscopy)分析中，包含过剩氧的绝缘体104的氧分子的脱离量为1.0×1014molecules/cm2以上且1.0×1016molecules/cm2以下，优选为1.0×1015molecules/cm2以上且5.0×1015molecules/cm2以下。
下面，对利用TDS分析测量氧释放量的方法进行说明。
在TDS分析中从测量样品释放的气体的总量与释放气体的离子强度的积分值成正比。并且，对该测量样品与标准样品进行比较，可以计算出气体的总释放量。
例如，根据标准样品的含有指定密度的氢的硅衬底的TDS分析结果以及测量样品的TDS结果，可以通过下面所示的算式求出从测量样品释放的氧分子量(NO2)。这里，假设为通过TDS分析而得到的质荷比32的气体都来源于氧分子。注意，质荷比为32的CH3OH存在的可能性较低，所以在这里不考虑。此外，包含氧原子的同位素的质量数17或18的氧原子的氧分子在自然界的丰度比率极低，所以也不考虑。
NO2＝NH2/SH2×SO2×α
NH2是以密度换算从标准样品脱离的氢分子的值。SH2是对标准样品进行TDS分析而得到的离子强度的积分值。在此，将标准样品的基准值设定为NH2/SH2。SO2是对测量样品进行TDS分析时得到的离子强度的积分值。α是在TDS分析中影响到离子强度的系数。关于上面所示的算式的详细内容，可以参照日本专利申请公开第平6-275697公报。上述氧的释放量是使用由日本电子科学公司(ESCO Ltd.)制造的热脱附装置EMD-WA1000S/W，并使用包含一定量的氢原子的硅衬底作为标准样品来进行测量的。
此外，在TDS分析中，氧的一部分作为氧原子被检测出。氧分子与氧原子的比例可以从氧分子的电离率算出。另外，因为上述α包括氧分子的电离率，所以通过测定氧分子的释放量，可以估算出氧原子的释放量。
另外，NO2是氧分子的释放量。换算为氧原子时的释放量是氧分子的释放量的2倍。
或者，通过加热处理释放氧的绝缘体有时包含过氧化自由基。具体而言，起因于过氧化自由基的自旋密度为5×1017spins/cm3以上。另外，包含过氧化自由基的绝缘体有时在电子自旋共振法(ESR：electron spin resonance)中在g值为2.01附近具有非对称的信号。
绝缘体104也可以具有防止杂质从衬底100扩散的功能。绝缘体104也可以为具有氢陷阱的绝缘体。
如上所述，半导体106b的顶面或底面的平坦性优选为高。因此，为了提高平坦性，也可以利用化学机械抛光(CMP：chemical mechanical polishing)法等对绝缘体104的顶面进行平坦化处理。
导电体108a和导电体108b被用作晶体管10的源电极和漏电极。
作为导电体108a及导电体108b，例如可以使用包含硼、氮、氧、氟、硅、磷、铝、钛、铬、锰、钴、镍、铜、锌、镓、钇、锆、钼、钌、银、铟、锡、钽和钨中的一种以上的导电体的单层或叠层。例如，也可以使用包含上述元素的合金或化合物，还可以使用包含铝的导电体、包含铜及钛的导电体、包含铜及锰的导电体、包含铟、锡及氧的导电体、包含钛及氮的导电体等。
导电体110a及导电体110b优选使用氧化反应的吉布斯自由能较高的物质形成。此时，能够抑制在导电体108a及导电体108b的顶面上氧从导电体108a及108b所接触的膜中被抽出。由此，能够抑制因导电体108a及导电体108b的部分氧化而电阻率增大，并能够有效地将氧供应到绝缘体106a、半导体106b、绝缘体106c及绝缘体106d。
作为导电体110a及导电体110b，例如可以使用包含选自银、铜、钌、铱、铂和金中的一种以上的元素的金属或氧化物的单层或叠层。注意，在导电体110a及导电体110b使用氧化物形成的情况下，优选使用包含钌或铱的氧化物，因为该氧化物的导电率较高。作为包含钌或铱的氧化物的例子，可以举出RuOX(X为0.5以上且3以下)、IrOX(X为0.5以上且3以下)、SrRuOX(X为1以上且5以下)。此外，导电体110a及导电体110b还可以使用钨硅化物等形成。
虽然在图1B中导电体110a及导电体110b被形成于导电体108a及导电体108b之上，但是本实施方式所示的半导体装置的结构不局限于该例子。例如，既可以采用不包括导电体110a及导电体110b而包括导电体108a及导电体108b的结构，又可以采用不包括导电体108a及导电体108b而包括导电体110a及导电体110b的结构。还可以在导电体108a及导电体108b下设置导电体110a及导电体110b。
绝缘体112被用作晶体管10的栅极绝缘膜。与绝缘体104同样地，绝缘体112也可以为包含过剩氧的绝缘体。通过设置这种绝缘体112，能够从绝缘体112将氧供应到绝缘体106a、半导体106b、绝缘体106c及绝缘体106d。
作为绝缘体112，例如可以使用包含硼、碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体的单层或叠层。例如，绝缘体112可以使用氧化铝、氧化镁、氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪或氧化钽形成。
导电体114被用作晶体管10的栅电极。导电体114可以使用可用于导电体102的导电体形成。
在此，如图1C所示，可以由导电体102及导电体114的电场电围绕半导体106b(将由导电体的电场电围绕半导体的结构称为surrounded channel(s-channel)结构)。因此，沟道形成在半导体106b整体(顶面、底面及侧面)。在s-channel结构中，可以使大电流流过晶体管的源极与漏极间，由此可以提高通态电流。
当晶体管具有s-channel结构时，沟道还形成在半导体106b的侧面。因此，半导体106b的厚度越大，沟道区域越大。换言之，半导体106b越厚，越能够提高晶体管的通态电流。另外，半导体106b越厚，载流子的控制性高的区域的比例越增大，所以可以减小亚阈值摆幅值。例如，半导体106b具有厚度为10nm以上，优选为20nm以上，更优选为40nm以上，进一步优选为60nm以上，更进一步优选为100nm以上的区域。由于半导体装置的生产率有时会下降，因此，例如半导体106b具有厚度为300nm以下，优选为200nm以下，更优选为150nm以下的区域。当沟道形成区域缩小时，有时可以通过减薄半导体106b来提高晶体管的电特性。因此，半导体106b的厚度也可以小于10nm。
由于可以得到高通态电流，因此s-channel结构适合于微型晶体管。包括微型晶体管的半导体装置可以具有高集成度及高密度。例如，晶体管具有沟道长度优选为40nm以下，更优选为30nm以下，进一步优选为20nm以下的区域，并且具有沟道宽度优选为40nm以下，更优选为30nm以下，进一步优选为20nm以下的区域。
绝缘体116及绝缘体118被用作晶体管10的层间绝缘膜。与绝缘体104同样地，绝缘体116也可以为包含过剩氧的绝缘体。通过设置这种绝缘体116，能够从绝缘体116将氧供应到绝缘体106a、半导体106b、绝缘体106c及绝缘体106d。绝缘体116可以使用可用作绝缘体104的绝缘体形成。
作为绝缘体118，例如可以使用包含碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体的单层或叠层。绝缘体118优选具有阻挡氧、氢、水、碱金属、碱土金属等的效果。作为这种绝缘体，例如可以使用氮化物绝缘膜。作为该氮化物绝缘膜的例子，可以举出氮化硅膜、氮氧化硅膜、氮化铝膜、氮氧化铝膜等。另外，也可以设置对氧、氢、水等具有阻挡效果的氧化物绝缘膜代替氮化物绝缘膜。作为氧化物绝缘膜的例子，可以举出氧化铝膜、氧氮化铝膜、氧化镓膜、氧氮化镓膜、氧化钇膜、氧氮化钇膜、氧化铪膜、氧氮化铪膜等。
氧化铝的防止氢和水分等杂质以及氧透过的效果较高，因此优选将氧化铝用于绝缘体118。可以将氧化铝所包含的氧透过绝缘体116等扩散到绝缘体106a、半导体106b、绝缘体106c及绝缘体106d。
导电体120a及导电体120b被用作电连接于晶体管10的源电极及漏电极的布线。作为导电体120a及导电体120b，可以使用可用作导电体108a及导电体108b的导电体。
当采用上述结构时，可以提供一种具有稳定的电特性的晶体管、一种关闭状态时的泄漏电流小的晶体管、一种具有高频率特性的晶体管、一种具有常关闭的电特性的晶体管、一种亚阈值摆幅值小的晶体管、或一种可靠性高的晶体管。
<晶体管1的变形例子>
下面，参照图11A至图11D、图12A至图12D、图13A至图13D、图14A至图14D、图15A至图15D、图16A至图16D、图17A至图17D说明晶体管10的变形例子。与图1B及图1C同样地，图11A至图11D、图12A至图12D、图13A至图13D、图14A至图14D、图15A至图15D、图16A至图16D、图17A至图17D是沟道长度方向的截面图以及沟道宽度方向的截面图。
图11A及图11B所示的晶体管12与晶体管10的不同之处在于：没有设置导电体102及绝缘体103。在这种情况下，由于绝缘体101具有阻挡氧的功能，所以能够有效地从绝缘体104将氧供应到绝缘体106a、半导体106b、绝缘体106c及绝缘体106d。
图11C及图11D所示的晶体管14与晶体管10的不同之处在于：在导电体102上设置有导电体122而没有设置绝缘体103。导电体122使用与导电体110a及导电体110b同样的导电体形成。通过采用这种结构，能够抑制在导电体102的顶面上氧从绝缘体104中被抽出。由此，能够抑制因导电体102的部分氧化而电阻率增大，并能够有效地将氧供应到绝缘体106a、半导体106b、绝缘体106c及绝缘体106d。
图12A及图12B所示的晶体管16与晶体管10的不同之处在于：导电体114的端部与绝缘体112的端部大致一致。图12C及图12D所示的晶体管17与晶体管10的不同之处在于：导电体114的端部、绝缘体112的端部及绝缘体106d的端部大致一致。
图13A及图13B所示的晶体管18与晶体管16的不同之处在于：在不与半导体106b及绝缘体106c重叠的区域中导电体108a及导电体108b接触于绝缘体106a的顶面。在此，导电体108a及导电体108b与绝缘体104相离。通过采用这种结构，能够抑制在导电体108a及导电体108b的底面上氧从绝缘体104中被抽出。由此，能够抑制因导电体108a及导电体108b的部分氧化而电阻率增大，并能够有效地从绝缘体104将氧供应到绝缘体106a、半导体106b、绝缘体106c及绝缘体106d。
注意，绝缘体106a不与半导体106b重叠的区域的厚度有时比绝缘体106a与半导体106b重叠的区域的厚度薄。这是因为，在形成半导体106b时，绝缘体106a的顶面的一部分有时被去除。
图13C及图13D所示的晶体管19与晶体管18的不同之处在于：导电体114的端部、绝缘体112的端部及绝缘体106d的端部大致一致。
图14A及图14B所示的晶体管20与晶体管10的不同之处在于：在不与绝缘体106a及半导体106b重叠的区域中导电体108a及导电体108b接触于绝缘体106c的顶面。在此，导电体108a及导电体108b与绝缘体104相离。通过采用这种结构，能够抑制在导电体108a及导电体108b的底面上氧从绝缘体104中被抽出。由此，能够抑制因导电体108a及导电体108b的部分氧化而电阻率增大，并能够有效地从绝缘体104将氧供应到绝缘体106a、半导体106b、绝缘体106c及绝缘体106d。
图14C及图14D所示的晶体管22与晶体管20的不同之处在于：导电体114的端部、绝缘体112的端部及绝缘体106d的端部大致一致。
图15A及图15B所示的晶体管24与晶体管10的不同之处在于：在导电体114及绝缘体112上形成有绝缘体118，并在绝缘体118上形成有绝缘体116。通过采用这种结构，能够从绝缘体118将更多的氧供应到绝缘体104，而能够有效地从绝缘体104将氧供应到绝缘体106a、半导体106b、绝缘体106c及绝缘体106d。
图15C及图15D所示的晶体管26与晶体管10的不同之处在于：导电体108a及导电体108b的底面只接触于绝缘体106c的顶面。如图15C及图15D所示，也可以使导电体108a的一个端部与绝缘体106a的一个端部、半导体106b的一个端部及绝缘体106c的一个端部大致一致，并使导电体108b的一个端部与绝缘体106a的另一个端部、半导体106b的另一个端部及绝缘体106c的另一个端部大致一致。在此，导电体108a及导电体108b与绝缘体104相离。通过采用这种结构，能够抑制在导电体108a及导电体108b的底面上氧从绝缘体104中被抽出。由此，能够抑制因导电体108a及导电体108b的部分氧化而电阻率增大，并能够有效地从绝缘体104将氧供应到绝缘体106a、半导体106b、绝缘体106c及绝缘体106d。
图16A及图16B所示的晶体管28与晶体管10的不同之处在于：导电体108a及导电体108b接触于半导体106b的顶面的至少一部分以及绝缘体106c的底面的至少一部分。通过采用这种结构，导电体108a及导电体108b与半导体106b的顶面的至少一部分直接接触，所以能够提高晶体管28的通态电流。
注意，In-Ga-Zn氧化物等氧化物半导体的导热性低于硅。因此，通过将氧化物半导体用于绝缘体106a、半导体106b、绝缘体106c，尤其在半导体106b的沟道形成区域的漏极一侧的端部中容易产生热量。然而，由于在图16A及图16B所示的晶体管28中导电体108a及108b包括与导电体114重叠的区域，所以导电体108a及108b被配置在半导体106b的沟道形成区域的附近。因此，在半导体106b的沟道形成区域中发生的热量传到导电体108a及108b。也就是说，通过使用导电体108a及108b来使沟道形成区域附近的热量散发。注意，这种情况不局限于晶体管28，在本实施方式所示的其他晶体管中也是同样的。
图16C及图16D所示的晶体管30与晶体管28的不同之处在于：导电体114的端部、绝缘体112的端部、绝缘体106c的端部及绝缘体106d的端部大致一致。
图17A及图17B所示的晶体管32与晶体管28的不同之处在于：导电体114的端部、绝缘体112的端部及绝缘体106d的端部大致一致。
图17C及图17D所示的晶体管34与晶体管30的不同之处在于：在绝缘体103与绝缘体101及导电体102之间形成有绝缘体124，并且，绝缘体112具有包括绝缘体112a至112c的叠层结构。绝缘体124可以使用与绝缘体104同样的绝缘体形成。绝缘体112a及绝缘体112c可以使用与绝缘体112同样的绝缘体形成，绝缘体112b可以使用与绝缘体103同样的绝缘体形成。
在此，在绝缘体112a至112c中，优选的是，绝缘体112b具有电子俘获区域。电子俘获区域具有俘获电子的功能。当绝缘体112a及绝缘体112c具有抑制电子释放的功能时，被绝缘体112b俘获的电子像固定负电荷那样动作。因此，绝缘体112b具有浮动栅极的功能。注意，有时可以使用导电体或半导体代替绝缘体112b。但是，当使用绝缘体112b时，有时能够抑制被俘获的电子释放。
在绝缘体124、绝缘体103及绝缘体104中，优选的是，绝缘体103具有电子俘获区域。当绝缘体124及绝缘体104具有抑制电子释放的功能时，被绝缘体103俘获的电子像固定负电荷那样动作。因此，绝缘体103具有浮动栅极的功能。注意，有时可以使用导电体或半导体代替绝缘体103。但是，当使用绝缘体103时，有时能够抑制被俘获的电子释放。
<晶体管1的制造方法>
下面，参照图18A至图18H、图19A至图19F、图20A至图20D说明晶体管10的制造方法。
首先，准备衬底100。作为衬底100，可以使用上述衬底。
接着，形成绝缘体101。作为绝缘体101，可以使用上述绝缘体。
绝缘体101可以通过溅射法、化学气相沉积(CVD：chemical vapor deposition)法、分子束外延(MBE：molecular beam epitaxy)法、脉冲激光沉积(PLD：pulsed laserdeposition)法、原子层沉积(ALD：atomic layer deposition)法等形成。
CVD法可以分为利用等离子体的等离子体CVD(PECVD：plasma enhanced CVD)法、利用热的TCVD(TCVD：thermal CVD)法及利用光的光CVD(photo CVD)法等。再者，CVD法根据源气体可以包括金属CVD(MCVD：metal CVD)法及有机金属CVD(MOCVD：metal organic CVD)法。
在利用PECVD法时，可以以较低的温度得到高质量的膜。另外，因为TCVD法不使用等离子体，所以能够减少对被处理物的等离子体损伤。例如，半导体装置所包括的布线、电极、元件(例如，晶体管、电容器)等有时通过从等离子体接收电荷而会产生电荷积聚。此时，有时积蓄的电荷使半导体装置所包括的布线、电极、元件等破坏。当采用TCVD法时，不产生等离子体损伤，所以能够提高半导体装置的成品率。另外，在TCVD法中，不产生成膜中的等离子体损伤，所以可以得到缺陷少的膜。
ALD法也可以减少对被处理物的等离子体损伤。ALD法也不产生成膜中的等离子体损伤，所以可以得到缺陷少的膜。
不同于使从靶材等释放的粒子沉积的成膜方法，在CVD法及ALD法中，通过被处理物的表面的反应而形成膜。因此，通过CVD法及ALD法可以实现良好的台阶覆盖性而不容易受被处理物的形状的影响。尤其是，通过ALD法可以实现良好的台阶覆盖性及厚度的均一性，所以例如适合用于形成覆盖纵横比高的开口的表面的膜。由此，不容易在形成的膜上形成针孔等。另一方面，因为ALD法的成膜速度较慢，所以有时优选将ALD法与成膜速度快的CVD法等其他成膜方法组合来使用。
当采用CVD法及ALD法时，可以通过调整源气体的流量比控制所形成的膜的组成。例如，在CVD法或ALD法中，可以通过调整源气体的流量比形成任意组成的膜。另外，在CVD法或ALD法中，可以通过一边形成膜一边改变源气体的流量比，来形成其组成连续变化的膜。当在进行成膜的同时改变源气体的流量比时，因为可以省略传送及调整压力所需的时间，所以与使用多个成膜室进行成膜的情况相比可以使成膜所需的时间缩短。因此，可以以高生产率制造半导体装置。
在现有的利用CVD法的成膜装置中，在进行成膜时将用于反应的一种或多种源气体同时供应到处理室。在利用ALD法的成膜装置中，将用于反应的源气体(还称为前驱物(precursor))和用作反应剂的气体依次引入处理室，并反复进行气体的引入。另外，可以通过切换各开关阀(也称为高速阀)来进行引入气体的切换。
例如，以如下步骤进行成膜。首先，将前驱物引入处理室内，使前驱物附着于衬底表面上(第1步骤)。在此，由于前驱物附着于衬底表面上，而使表面化学反应的自限制机制(self-limiting mechanism)起作用，所以前驱物不会进一步附着于衬底上的前驱物的层上。注意，还将使表面化学反应的自我停止机构起作用的衬底温度的适当范围称为ALD窗(Window)。ALD窗取决于前驱物的温度特性、蒸气压、分解温度等。接着，将惰性气体(例如，氩或氮)等引入处理室内，将剩余的前驱物及反应生成物等从处理室中排出去(第二步骤)。另外，也可以不引入惰性气体而通过真空抽气将剩余的前驱物及反应生成物等从处理室中排出去。接着，将反应物(例如，H2O或O3等氧化剂)引入处理室内，使其与附着于衬底表面的前驱物起反应，而在膜的分子附着于衬底的同时去除前驱物的一部分(第三步骤)。接着，通过惰性气体的引入或真空抽气，将剩余的反应物及反应生成物等从处理室中排出去(第四步骤)。
如此，可以在衬底表面上形成第一单一层，通过再次进行第一至第四步骤，可以在第一单一层上层叠第二单一层。通过在控制气体引入的同时反复多次地进行第一至第四步骤直到获得所希望的厚度的膜为止，可以形成台阶覆盖性良好的薄膜。由于薄膜的厚度可以根据反复次数来调整，因此，ALD法可以精确地调整厚度而适用于制造微型晶体管。
在ALD法中，利用热能量使前驱物起反应而形成膜。有时将在上述反应物的反应中利用等离子体使反应物成为自由基状态而进行处理的ALD法称为等离子体ALD法。有时将利用热能量进行前驱物及反应物的反应的ALD法称为热ALD法。
通过利用ALD法，可以以均匀的厚度形成极薄的膜。另外，该膜的凹凸面的覆盖率高。
当采用等离子体ALD法时，与热ALD法相比，可以以更低的温度进行成膜。通过利用等离子体ALD法，例如也可以以100度以下的温度进行成膜而无需降低成膜速率。另外，在等离子体ALD法中，不局限于氧化剂，还可以使用氮气体等更多反应物，所以除了可以形成氧化物膜之外，还可以形成氮化物膜、氟化物膜、金属膜等更多种类的膜。
在利用等离子体ALD法的情况下，也可以如ICP(inductively coupled plasma：电感耦合等离子体)法等那样在远离衬底的状态下产生等离子体。当如此产生等离子体时，能够抑制等离子体的损伤。
在此，作为可以利用ALD法进行成膜的装置的例子，参照图21A及图21B对成膜装置1000的结构进行说明。图21A是多室成膜装置1000的示意图，图21B是可用于该成膜装置1000的ALD装置的截面图。
《成膜装置的结构例子》
成膜装置1000包括搬入室1002、搬出室1004、传送室1006、成膜室1008、成膜室1009、成膜室1010、传送臂部1014。在此，搬入室1002、搬出室1004、成膜室1008至1010与传送室1006连接。由此，在成膜室1008至1010中可以以不暴露于大气的方式连续地进行成膜，能够防止杂质混入到膜中。
注意，为了防止水分的附着，优选在搬入室1002、搬出室1004、传送室1006、成膜室1008至1010中填充露点被控制的惰性气体(氮气体等)，更优选保持减压状态。
在成膜室1008至1010中可以使用ALD装置。另外，也可以将ALD装置以外的成膜装置用于成膜室1008至1010中的任一个。作为用于成膜室1008至1010的成膜装置的例子包括：溅射装置、PECVD装置、TCVD装置、MOCVD装置。
例如，当在成膜室1008至1010中设置ALD装置及PECVD装置时，可以利用PECVD法形成图17C及图17D的晶体管34所包括的由氧化硅构成的绝缘体124，利用ALD法形成由氧化铪构成的绝缘体103，并利用PECVD法形成由氧化硅构成的绝缘体104。上述成膜步骤以不使膜暴露于大气的方式连续地进行，所以能够在杂质不混入膜中的状态下进行成膜。
虽然成膜装置1000包括搬入室1002、搬出室1004、成膜室1008至1010，但是本发明不局限于该结构。成膜装置1000既可以包括四个以上的成膜室，又可以还包括用来进行加热处理或等离子体处理的处理室。成膜装置1000既可以是单片式(single wafer type)成膜装置，又可以是同时对多个衬底进行成膜的成批式(batch type)成膜装置。
《ALD装置》
接着，对可用于成膜装置1000的ALD装置的结构进行说明。ALD装置包括：成膜室(处理室1020)；原料供应部1021a、1021b；用作流量控制器的高速阀1022a、1022b；原料引入口1023a、1023b；原料排出口1024；排气装置1025。设置在处理室1020内的原料引入口1023a、1023b通过供应管及阀分别连接到原料供应部1021a、1021b。原料排出口1024通过排出管、阀及压力调节器连接到排气装置1025。
如图21B所示，等离子体产生装置1028连接到处理室1020，由此可以利用等离子体ALD法代替热ALD法进行成膜。通过利用等离子体ALD法，即便在低温下也可以进行成膜而不降低成膜速率，所以优选在成膜效率较低的单片式成膜装置中采用等离子体ALD法。
处理室内部设置有具备加热器的衬底支架1026，并且，其上被形成膜的衬底1030配置在该衬底支架1026上。
在原料供应部1021a、1021b中，利用汽化器或加热单元等由固态或液态的原料形成源气体。或者，原料供应部1021a、1021b也可以供应源气体。
虽然在此示出设置有两个原料供应部即1021a、1021b的例子，但是不局限于此，也可以设置三个以上的原料供应部。高速阀1022a、1022b可以按时间精确地进行控制，以供应源气体和惰性气体。高速阀1022a、1022b为源气体的流量控制器，也可以是惰性气体的流量控制器。
在图21B所示的成膜装置中，通过如下方式将薄膜形成在衬底1030的表面上：将衬底1030设置在衬底支架1026上，使处理室1020处于密闭状态，利用衬底支架1026的加热器将衬底1030加热至所希望的温度(例如，80℃以上、100℃以上或150℃以上)，反复进行源气体的供应、利用排气装置1025的排气、惰性气体的供应以及利用排气装置1025的排气。
在图21B所示的成膜装置中，通过适当地选择在原料供应部1021a、1021b中使用的原料(例如，挥发性有机金属化合物)，可以形成包含含有铪、铝、钽和锆等中的一种以上的元素的氧化物(包括复合氧化物)的绝缘层。具体而言，可以使用含有氧化铪的绝缘层、含有氧化铝的绝缘层、含有硅酸铪的绝缘层或含有硅酸铝的绝缘层等。此外，通过适当地选择在原料供应部1021a、1021b中使用的原料(例如，挥发性有机金属化合物)，也可以形成钨层或钛层等金属层、氮化钛层等氮化物层等薄膜。
例如，当使用ALD装置形成氧化铪层时，使用如下两种气体：用作氧化剂的臭氧(O3)；以及通过使包含溶剂和铪前体化合物的液体(铪醇盐、四二甲基酰胺铪(TDMAH)等铪酰胺)气化而得到的源气体。此时，从原料供应部1021a供应的第一源气体为TDMAH，从原料供应部1021b供应的第二源气体为臭氧。注意，四二甲基酰胺铪的化学式为Hf[N(CH3)2]4。其它材料液的例子包括四(乙基甲基酰胺)铪。
例如，当使用ALD装置形成氧化铝层时，使用如下两种气体：用作氧化剂的H2O；以及通过使包含溶剂和铝前体化合物(TMA：三甲基铝等)的液体气化而得到的源气体。此时，从原料供应部1021a供应的第一源气体为TMA，从原料供应部1021b供应的第二源气体为H2O。注意，三甲基铝的化学式为Al(CH3)3。其它材料液的例子包括三(二甲基酰胺)铝、三异丁基铝、铝三(2,2,6,6-四甲基-3,5-庚二酮)。
当使用ALD装置形成钨层时，依次反复引入WF6气体和B2H6气体来形成初始钨层，然后依次反复引入WF6气体和H2气体来形成钨层。注意，也可以使用SiH4气体代替B2H6气体。这些气体也可以利用质量流量控制器控制。
接着，形成将成为导电体102的导电体。作为将成为导电体102的导电体，可以使用上述导电体。可以通过利用溅射法、CVD法、MBE法、PLD法或ALD法等形成该导电体。
接着，在导电体上形成抗蚀剂等，使用该抗蚀剂进行加工，由此形成导电体102(参照图18A及图18B)。注意，在只形成抗蚀剂的情况下，还包括在抗蚀剂之下形成防反射层的情况。
在对物件进行蚀刻等加工之后去除抗蚀剂。作为抗蚀剂的去除，使用等离子体处理和/或湿蚀刻。注意，作为等离子体处理，优选使用等离子体灰化。在抗蚀剂等的去除不足够情况下，也可以使用0.001vol.％以上且1vol.％以下的浓度的氢氟酸和/或臭氧水等去除剩下的抗蚀剂等。
接着，形成绝缘体103。作为绝缘体103，可以使用上述绝缘体。可以通过利用溅射法、CVD法、MBE法、PLD法或ALD法等形成绝缘体103。
接着，形成绝缘体104(参照图18C及图18D)。作为绝缘体104，可以使用上述绝缘体。可以通过利用溅射法、CVD法、MBE法、PLD法或ALD法等形成绝缘体104。
后面形成的半导体106b的顶面或底面的平坦性优选为高。因此，如图18C及图18D所示，也可以对绝缘体104的顶面进行CMP处理等平坦化处理以提高平坦性。
接着，形成将成为绝缘体106a的绝缘体。作为将成为绝缘体106a的绝缘体，可以使用可用作绝缘体106a的上述绝缘体和半导体。可以通过利用溅射法、CVD法、MBE法、PLD法或ALD法等形成将成为绝缘体106a的绝缘体。
接着，形成将成为半导体106b的半导体。作为将成为半导体106b的半导体，可以使用上述半导体。可以通过利用溅射法、CVD法、MBE法、PLD法或ALD法等形成将成为半导体106b的半导体。注意，通过以不暴露于大气的方式连续形成将成为绝缘体106a的绝缘体和将成为半导体106b的半导体，可以抑制杂质混入到膜中及它们的界面。
接着，形成将成为绝缘体106c的绝缘体。作为将成为绝缘体106c的绝缘体，可以使用可用作绝缘体106c的上述绝缘体和半导体。通过利用溅射法、CVD法、MBE法、PLD法或ALD法等形成将成为绝缘体106c的绝缘体。注意，通过以不暴露于大气的方式连续形成将成为半导体106b的半导体和将成为绝缘体106c的绝缘体，可以抑制杂质混入到膜中及它们的界面。
接着，优选进行加热处理。通过进行加热处理，有时可以降低将成为绝缘体106a的绝缘体、将成为半导体106b的半导体以及将成为绝缘体106c的绝缘体的氢浓度。另外，通过进行加热处理，有时可以减少将成为绝缘体106a的绝缘体、将成为半导体106b的半导体以及将成为绝缘体106c的绝缘体的氧缺陷。加热处理以250℃以上且650℃以下的温度，优选以450℃以上且600℃以下的温度，更优选以520℃以上且570℃以下的温度进行。加热处理在惰性气体气氛或者包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行。加热处理也可以在减压状态下进行。或者，也可以以如下方法进行加热处理：在惰性气体气氛下进行加热处理之后，为了填补脱离了的氧而在包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行另一个加热处理。通过进行加热处理，可以提高将成为绝缘体106a的绝缘体、将成为半导体106b的半导体以及将成为绝缘体106c的绝缘体的结晶性，并可以去除氢及水等杂质。在加热处理中，可以使用利用灯加热的RTA装置。
接着，在将成为绝缘体106c的绝缘体上形成抗蚀剂等，使用该抗蚀剂进行加工，由此形成绝缘体106a、半导体106b、绝缘体106c(参照图18E及图18F)。
接着，形成将成为导电体108a及导电体108b的导电体。作为将成为导电体108a及导电体108b的导电体，可以使用上述导电体。可以通过利用溅射法、CVD法、MBE法、PLD法或ALD法等形成该导电体。
接着，形成将成为导电体110a及导电体110b的导电体。作为将成为导电体110a及导电体110b的导电体，可以使用上述导电体。可以通过利用溅射法、CVD法、MBE法、PLD法或ALD法等形成该导电体。
接着，在这些导电体上形成抗蚀剂等，使用该抗蚀剂进行加工，由此形成导电体108a、导电体108b、导电体110a及导电体110b(参照图18G及图18H)。
在此，有时在半导体106b及绝缘体106c的与导电体108a及导电体108b接触的区域中包括低电阻区域109a及低电阻区域109b。虽然未图式，但有时在绝缘体106a与导电体108a或导电体108b接触的区域中形成有低电阻区域。
在此，如图1D所示，绝缘体106c有时在导电体108a与导电体108b之间包括其厚度比与导电体108a及导电体108b重叠的区域薄的区域。这是在形成导电体108a及导电体108b时绝缘体106c的顶面的一部分被去除而形成的。
接着，形成绝缘体106d。作为绝缘体106d，可以使用上述半导体。可以通过利用溅射法、CVD法、MBE法、PLD法或ALD法等形成绝缘体106d。可以在形成绝缘体106d之前对绝缘体106c、导电体110a及导电体110b的表面进行蚀刻。例如，可以使用包含稀有气体的等离子体进行蚀刻。然后，通过以不暴露于大气的方式连续形成绝缘体106d，能够抑制杂质混入到绝缘体106c、导电体110a、导电体110b和绝缘体106d的界面。存在于膜与膜的界面的杂质有时比膜中的杂质更容易扩散。于是，通过减少该杂质的混入，能够实现晶体管的稳定电特性。
接着，形成绝缘体112(参照图19A及图19B)。作为绝缘体112，可以使用上述绝缘体。可以通过利用溅射法、CVD法、MBE法、PLD法或ALD法等形成绝缘体112。此外，通过以不暴露于大气的方式连续形成绝缘体106d和绝缘体112，可以抑制杂质混入到膜中及它们的界面。
接着，形成将成为导电体114的导电体。作为将成为导电体114的导电体，可以使用上述导电体。可以通过利用溅射法、CVD法、MBE法、PLD法或ALD法等形成该导电体。
接着，在导电体上形成抗蚀剂等，使用该抗蚀剂进行加工，由此形成导电体114(参照图19C及图19D)。
接着，形成绝缘体116。作为绝缘体116，可以使用上述绝缘体。可以通过利用溅射法、CVD法、MBE法、PLD法或ALD法等形成绝缘体116。
接着，形成绝缘体118(参照图19E及图19F)。作为绝缘体118，可以使用上述绝缘体。可以通过利用溅射法、CVD法、MBE法、PLD法或ALD法等形成绝缘体118。
在此，作为绝缘体118，优选设置氧化铝膜等对氧、氢、水等具有阻挡效果的氧化物绝缘膜。当利用ALD法形成绝缘体118时，可以抑制在凸部等中形成空洞，而可以形成覆盖性良好的绝缘体118。
绝缘体118也可以具有叠层结构。例如，也可以在利用ALD法形成厚度为5nm至10nm左右的氧化铝膜之后，利用成膜速率更快的RF溅射法等进一步形成氧化铝膜。如此，可以利用ALD法在绝缘体118与绝缘体116的界面附近形成覆盖性良好的膜，并可以在其上方以高处理量形成膜。在如此形成具有叠层结构的绝缘体118的情况下，也可以在形成第一膜之后，进行后述的氧离子的添加，然后形成第二膜。
另外，也可以利用溅射法形成绝缘体118。作为溅射法，可以采用作为溅射电源使用高频电源的RF(radio frequency：射频)溅射法或在反应气体气氛下进行溅射的反应性溅射法等。
在此，当在包含氧的气氛下进行RF溅射法或反应性溅射法时，能够将氧透过绝缘体118供应到绝缘体116等而使该氧成为过剩氧。用于溅射的氧气体流量或成膜功率可以根据氧离子的添加量等而适当地决定。另外，在如此形成绝缘体118的同时使绝缘体118等包含过剩氧的情况下，也可以不进行图20A及图20B所示的下述氧离子的添加。
接着，也可以透过绝缘体118添加氧离子126，由此绝缘体116、绝缘体112和/或绝缘体104包含过剩氧(参照图20A及图20B)。作为氧离子的添加方法，可以使用离子注入法、离子掺杂法、等离子体浸没离子注入法等。例如，可以利用离子注入法并采用2kV以上且10kV以下的加速电压及5×1014ions/cm2以上且5×1016ions/cm2以下的剂量进行氧离子的添加。
图20A及图20B示出从衬底平面的法线方向添加氧离子126的情况，但是本发明不局限于该结构。如图22A及图22B所示，也可以以使氧离子126对于衬底平面的法线倾斜的方式添加氧离子126。其倾角及扭转角可以根据氧离子的添加量等而适当地决定。
当如上所述通过利用溅射法或离子注入法等添加氧离子时，有时氧还被添加到导电体114的表面及其附近。此时，有时在导电体114的表面或表面附近包括氧浓度高于导电体114的绝缘体112一侧的区域。
接着，优选进行加热处理。通过进行加热处理，可以使供应到绝缘体116、绝缘体112和/或绝缘体104的过剩氧扩散而供应到绝缘体106a、半导体106b、绝缘体106c、绝缘体106d。加热处理以250℃以上且650℃以下的温度，优选以350℃以上且450℃以下的温度进行。加热处理在惰性气体气氛或者包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行。加热处理也可以在减压状态下进行。在加热处理中，可以使用利用灯加热的RTA装置。
注意，添加氧离子后的加热处理可以在添加氧离子之后的任何时候进行。例如，可以在形成导电体120a及120b后进行加热处理。
接着，在绝缘体118上形成抗蚀剂等，在绝缘体118、绝缘体116、绝缘体112及绝缘体106d中形成开口。然后，形成将成为导电体120a及导电体120b的导电体。作为将成为导电体120a及导电体120b的导电体，可以使用上述导电体。可以通过利用溅射法、CVD法、MBE法、PLD法或ALD法等形成该导电体。
接着，在导电体上形成抗蚀剂等，使用该抗蚀剂将该导电体加工为导电体120a及导电体120b(参照图20C及图20D)。
通过上述工序，能够制造本发明的一个方式的晶体管。
〈晶体管2〉
下面，作为本发明的一个方式的半导体装置的一个例子，说明晶体管的结构。
参照图23A至图23C说明晶体管50的结构。图23A是晶体管50的俯视图。图23B是沿着图23A的点划线B1-B2的截面图，图23C是沿着图23A的点划线B3-B4的截面图。以点划线B1-B2表示的区域示出晶体管50的沟道长度方向上的结构，以点划线B3-B4表示的区域示出晶体管50的沟道宽度方向上的结构。绝缘体156a、半导体156b、绝缘体156c可以以与导电体152、导电体158a、导电体158b、导电体164等大致重叠的方式设置，但是在图23A中，为了清晰起见，在俯视图中以稍微错开的方式以细虚线表示绝缘体156a、半导体156b、绝缘体156c。
如图23A至图23C所示，晶体管50包括：在衬底150上形成的绝缘体151、导电体152、绝缘体153及绝缘体154；在绝缘体154上形成的绝缘体156a、半导体156b、绝缘体156c；在半导体156b上形成的导电体158a、导电体158b；在绝缘体156c上形成的绝缘体162；在绝缘体162上形成的导电体164；以及在导电体164上形成的绝缘体166、绝缘体168、导电体170a及导电体170b。
在此，绝缘体151、绝缘体153、绝缘体154、绝缘体156a、绝缘体156c、绝缘体162、绝缘体166及绝缘体168也可以被称为绝缘膜或绝缘层。另外，导电体152、导电体158a、导电体158b、导电体164、导电体170a及导电体170b也可以被称为导电膜或导电层。半导体156b也可以被称为半导体膜或半导体层。
另外，详细内容将在后面说明，当单独使用绝缘体156a及绝缘体156c时，有时使用能够用作导电体、半导体或绝缘体的物质。但是，当与半导体156b层叠而形成晶体管时，电子流在半导体156b中、半导体156b与绝缘体156a的界面附近以及半导体156b与绝缘体156c的界面附近，而绝缘体156a及绝缘体156c的一部分不被用作该晶体管的沟道。因此，在本说明书等中，不将绝缘体156a及绝缘体156c记作半导体，而将它们记作绝缘体。
在形成于衬底150上的绝缘体151上形成有导电体152。导电体152与绝缘体156a、半导体156b、绝缘体156c重叠。以与导电体152上接触且覆盖导电体152的方式形成有绝缘体153。在绝缘体153上形成有绝缘体154。
在绝缘体154上形成有绝缘体156a，以与绝缘体156a的顶面的至少一部分接触的方式形成有半导体156b。虽然在图23B中绝缘体156a及半导体156b的端部大致一致，但是本实施方式所示的半导体装置的结构并不局限于该例子。
以与半导体156b的顶面的至少一部分接触的方式形成有导电体158a及导电体158b。导电体158a与导电体158b彼此隔开，优选如图23A所示那样夹着导电体164对置地形成。
以与半导体156b的顶面的至少一部分接触的方式形成有绝缘体156c。绝缘体156c优选在夹在导电体158a与导电体158b之间的区域中与半导体156b接触。
在绝缘体156c上形成有绝缘体162。在绝缘体162上以重叠于导电体158a与导电体158b之间的区域的方式形成有导电体164。虽然在图23B中绝缘体162及绝缘体156c的端部大致一致，但是本实施方式所示的半导体装置的结构并不局限于该例子。
在导电体164及绝缘体162上形成有绝缘体166，在绝缘体166上形成有绝缘体168。在绝缘体168上形成有导电体170a及导电体170b。导电体170a及导电体170b通过形成于绝缘体156c、绝缘体162、绝缘体166及绝缘体168中的开口与导电体158a及导电体158b电连接。
在此，绝缘体166的至少一部分与绝缘体154的顶面接触。如图23B所示，绝缘体166优选以覆盖绝缘体156a、半导体156b、绝缘体156c、导电体158a、导电体158b及绝缘体162的方式形成。绝缘体166优选在绝缘体154不重叠于上述绝缘体156a、半导体156b、绝缘体156c、导电体158a、导电体158b及绝缘体162的区域与绝缘体154接触，例如，绝缘体166优选在图23A的绝缘体156a、半导体156b、绝缘体156c的外侧的区域与绝缘体154接触。
〈半导体2〉
下面，详细说明半导体156b的结构。在本章节中，除了半导体156b的结构之外，还对绝缘体156a及绝缘体156c的结构进行说明。绝缘体156a、半导体156b、绝缘体156c可以对应于上述绝缘体106a、半导体106b、绝缘体106c。
半导体156b例如是包含铟的氧化物半导体。例如，在包含铟时，半导体156b可以具有高载流子迁移率(电子迁移率)。半导体156b优选包含元素M。元素M优选为Ti、Ga、Y、Zr、La、Ce、Nd、Sn或Hf。注意，作为元素M有时也可以组合多个上述元素。元素M例如是与氧的键能高的元素。元素M例如是与氧的键能高于铟的元素。元素M例如是可以增大氧化物半导体的能隙的元素。此外，半导体156b优选包含锌。当氧化物半导体包含锌时，该氧化物半导体有时容易晶化。
注意，半导体156b不局限于包含铟的氧化物半导体。半导体156b例如也可以是锌锡氧化物或镓锡氧化物等不包含铟且包含锌的氧化物半导体、不包含铟且包含镓的氧化物半导体、或不包含铟且包含锡的氧化物半导体。
例如，绝缘体156a及绝缘体156c是包含除了氧之外的一种以上或两种以上的半导体156b所包含的元素的氧化物半导体。因为绝缘体156a及绝缘体156c包含除了氧之外的一种以上或两种以上的半导体156b所包含的元素，所以不容易在绝缘体156a与半导体156b的界面以及半导体156b与绝缘体156c的界面处形成缺陷能级。
绝缘体156a、半导体156b及绝缘体156c优选至少包含铟。在作为绝缘体156a使用In-M-Zn氧化物的情况下，在In和M的总和为100atomic％时，优选的是，将In及M分别设定为低于50atomic％及高于50atomic％，更优选的是，将In及M分别设定为低于25atomic％及高于75atomic％。在作为半导体156b使用In-M-Zn氧化物的情况下，在In和M的总和为100atomic％时，优选的是，将In及M分别设定为高于25atomic％及低于75atomic％，更优选的是，将In及M分别设定为高于34atomic％及低于66atomic％。在作为绝缘体156c使用In-M-Zn氧化物的情况下，在In和M的总和为100atomic％时，优选的是，将In及M分别设定为低于50atomic％及高于50atomic％，更优选的是，将In及M分别设定为低于25atomic％及高于75atomic％。另外，绝缘体156c也可以为与绝缘体156a相同的种类的氧化物。注意，绝缘体156a和/或绝缘体156c有时也可以不包含铟。例如，绝缘体156a和/或绝缘体156c也可以是氧化镓或Ga-Zn氧化物。绝缘体156a、半导体156b及绝缘体156c所包含的各元素的原子个数比也可以不是简单的整数比。
当利用溅射法进行成膜时，用于绝缘体156a的靶材的金属元素的原子个数比的典型例子包括：In:M:Zn＝1:2:4、In:M:Zn＝1:3:2、In:M:Zn＝1:3:4、In:M:Zn＝1:3:6、In:M:Zn＝1:3:8、In:M:Zn＝1:4:3、In:M:Zn＝1:4:4、In:M:Zn＝1:4:5、In:M:Zn＝1:4:6、In:M:Zn＝1:6:3、In:M:Zn＝1:6:4、In:M:Zn＝1:6:5、In:M:Zn＝1:6:6、In:M:Zn＝1:6:7、In:M:Zn＝1:6:8、In:M:Zn＝1:6:9、In:M:Zn＝1:10:1。另外，用于绝缘体156a的靶材的金属元素的原子个数比也可以是M:Zn＝10:1。
当利用溅射法进行成膜时，用于半导体156b的靶材的金属元素的原子个数比的典型例子包括：In:M:Zn＝1:1:1、In:M:Zn＝1:1:1.2、In:M:Zn＝2:1:1.5、In:M:Zn＝2:1:2.3、In:M:Zn＝2:1:3、In:M:Zn＝3:1:2、In:M:Zn＝4:2:4.1、In:M:Zn＝5:1:7。尤其是，当使用原子个数比为In:Ga:Zn＝4:2:4.1的溅射靶材时，形成的半导体156b有时具有接近于In:Ga:Zn＝4:2:3的原子个数比。
当利用溅射法进行成膜时，用于绝缘体156c的靶材的金属元素的原子个数比的典型例子包括：In:M:Zn＝1:2:4、In:M:Zn＝1:3:2、In:M:Zn＝1:3:4、In:M:Zn＝1:3:6、In:M:Zn＝1:3:8、In:M:Zn＝1:4:3、In:M:Zn＝1:4:4、In:M:Zn＝1:4:5、In:M:Zn＝1:4:6、In:M:Zn＝1:6:3、In:M:Zn＝1:6:4、In:M:Zn＝1:6:5、In:M:Zn＝1:6:6、In:M:Zn＝1:6:7、In:M:Zn＝1:6:8、In:M:Zn＝1:6:9、In:M:Zn＝1:10:1。用于绝缘体156c的靶材的金属元素的原子个数比也可以是M:Zn＝10:1。
铟镓氧化物具有较小的电子亲和势及较高的氧阻挡性。因此，绝缘体156c优选包括铟镓氧化物。镓原子比率[Ga/(In+Ga)]例如为70％以上，优选为80％以上，更优选为90％以上。
作为半导体156b，例如可以使用能隙大的氧化物。例如，半导体156b的能隙例如是2.5eV以上且4.2eV以下，优选为2.8eV以上且3.8eV以下，更优选为3eV以上且3.5eV以下。在此，绝缘体156a的能隙大于半导体156b的能隙。绝缘体156c的能隙大于半导体156b的能隙。
作为半导体156b，使用电子亲和势比绝缘体156a及绝缘体156c大的氧化物。例如，作为半导体156b使用如下氧化物，该氧化物的电子亲和势比绝缘体156a及绝缘体156c大0.07eV以上且1.3eV以下，优选大0.1eV以上且0.7eV以下，更优选大0.15eV以上且0.4eV以下。注意，电子亲和势是真空能级和导带底之间的能量差。换言之，绝缘体156a的导带底能级比半导体156b的导带底能级更近于真空能级。绝缘体156c的导带底能级比半导体156b的导带底能级更近于真空能级。
此时，通过施加栅极电压，沟道被形成在绝缘体156a、半导体156b及绝缘体156c中的电子亲和势最大的半导体156b中。
当单独使用绝缘体156a及绝缘体156c时，其使用能够用作导电体、半导体或绝缘体的物质形成。但是，当与半导体156b层叠而形成晶体管时，电子流在半导体156b中、半导体156b与绝缘体156a的界面附近以及半导体156b与绝缘体156c的界面附近，而绝缘体156a及绝缘体156c的一部分不被用作该晶体管的沟道。因此，在本说明书等中，不将绝缘体156a及绝缘体156c记作半导体，而将它们记作绝缘体。注意，将绝缘体156a及绝缘体156c记作绝缘体只是因为它们与半导体156b相比在晶体管的功能上更接近绝缘体，因此作为绝缘体156a及绝缘体156c有时使用能够用于半导体156b的物质。
在此，有时在绝缘体156a与半导体156b之间有绝缘体156a和半导体156b的混合区域。另外，有时在半导体156b与绝缘体156c之间有半导体156b和绝缘体156c的混合区域。混合区域的缺陷态密度较低。因此，在包括绝缘体156a、半导体156b及绝缘体156c的叠层体中，各层之间的界面及界面附近的能量连续地变化(连续接合)。注意，有时无法明确地分辨绝缘体156a、半导体156b及绝缘体156c的各界面。
此时，电子主要在半导体156b中移动，而不是在绝缘体156a中及绝缘体156c中。如上所述，当降低绝缘体156a与半导体156b的界面处的缺陷态密度及半导体156b与绝缘体156c的界面处的缺陷态密度时，在半导体156b中的电子移动不容易受到妨碍，从而可以提高晶体管的通态电流。
越减少妨碍电子移动的因素，越能够提高晶体管的通态电流。例如，在没有妨碍电子移动的因素的情况下，可推测电子高效率地移动。例如，在沟道形成区域的物理性凹凸较大的情况下也会发生电子移动的妨碍。
此外，为了提高晶体管的通态电流，绝缘体156c的厚度越小越好。优选的是，绝缘体156c的厚度小于绝缘体156a的厚度，并小于半导体156b的厚度。例如，绝缘体156c具有其厚度小于10nm，优选为5nm以下，更优选为3nm以下的区域。另一方面，绝缘体156c具有阻挡相邻的绝缘体所包含的氧之外的元素(如氢、硅等)侵入形成沟道的半导体156b中的功能。因此，绝缘体156c优选具有一定程度的厚度。例如，绝缘体156c具有其厚度为0.3nm以上，优选为1nm以上，更优选为2nm以上的区域。为了抑制从绝缘体154等释放的氧向外扩散，绝缘体156c优选具有阻挡氧的性质。
为了提高可靠性，绝缘体156a优选为厚且绝缘体156c优选为薄。例如，绝缘体156a具有其厚度例如为10nm以上，优选为20nm以上，更优选为40nm以上，进一步优选为60nm以上的区域。当将绝缘体156a形成得厚时，可以增大从相邻的绝缘体与绝缘体156a的界面至形成有沟道的半导体156b的距离。因为半导体装置的生产率可能会下降，所以绝缘体156a具有其厚度例如为200nm以下，优选为120nm以下，更优选为80nm以下的区域。
例如，在半导体156b与绝缘体156a之间设置有例如通过二次离子质谱分析法(SIMS：secondary ion mass spectrometry)得到的硅浓度为1×1016atoms/cm3以上且1×1019atoms/cm3以下，优选为1×1016atoms/cm3以上且5×1018atoms/cm3以下，更优选为1×1016atoms/cm3以上且2×1018atoms/cm3以下的区域。在半导体156b与绝缘体156c之间设置有通过SIMS得到的硅浓度为1×1016atoms/cm3以上且1×1019atoms/cm3以下，优选为1×1016atoms/cm3以上且5×1018atoms/cm3以下，更优选为1×1016atoms/cm3以上且2×1018atoms/cm3以下的区域。
为了降低半导体156b的氢浓度，优选降低绝缘体156a及绝缘体156c的氢浓度。绝缘体156a及绝缘体156c具有通过SIMS得到的氢浓度为1×1016atoms/cm3以上且2×1020atoms/cm3以下，优选为1×1016atoms/cm3以上且5×1019atoms/cm3以下，更优选为1×1016atoms/cm3以上且1×1019atoms/cm3以下，进一步优选为1×1016atoms/cm3以上且5×1018atoms/cm3以下的区域。为了降低半导体156b的氮浓度，优选降低绝缘体156a及绝缘体156c的氮浓度。绝缘体156a及绝缘体156c具有通过SIMS得到的氮浓度为1×1015atoms/cm3以上且5×1019atoms/cm3以下，优选为1×1015atoms/cm3以上且5×1018atoms/cm3以下，更优选为1×1015atoms/cm3以上且1×1018atoms/cm3以下，进一步优选为1×1015atoms/cm3以上且5×1017atoms/cm3以下的区域。
如图23B所示，半导体156b等的与导电体158a及导电体158b接触的区域(在图23B中以虚线表示)有时包括低电阻区域159a及低电阻区域159b。低电阻区域159a及低电阻区域159b主要当其中的氧被半导体156b所接触的导电体158a或导电体158b抽取时，或者当导电体158a或导电体158b所包含的导电材料与半导体156b中的元素键合时形成。通过形成低电阻区域159a及低电阻区域159b，可以降低导电体158a或导电体158b与半导体156b的接触电阻，所以可以增大晶体管50的通态电流。
另外，有时在绝缘体156a的与导电体158a或导电体158b接触的区域形成有低电阻区域。在后面的附图中，以虚线表示低电阻区域。
与上述图1D同样，半导体156b有时在导电体158a与导电体158b之间包括比重叠于导电体158a及导电体158b的区域厚度薄的区域。
注意，上述三层结构只是一个例子。例如，也可以采用省略绝缘体156a或绝缘体156c的双层结构。或者，可以采用在绝缘体156a之上或之下或者绝缘体156c之上或之下包括作为绝缘体156a、半导体156b及绝缘体156c例示出的半导体中的任一个的四层结构。可以采用在绝缘体156a上、绝缘体156a下、绝缘体156c上、绝缘体156c下中的两处以上设置有作为绝缘体156a、半导体156b及绝缘体156c例示出的半导体中的任一个的n层结构(n为5以上的整数)。
另外，与绝缘体106a、半导体106b、绝缘体106c同样，绝缘体156a、半导体156b、绝缘体156c也可以使用CAAC-OS。如上所述，CAAC-OS是杂质及氧缺陷少的缺陷态密度低的氧化物半导体(具体而言，其载流子密度低于8×1011/cm3，优选为低于1×1011/cm3，更优选为低于1×1010/cm3且为1×10-9/cm3以上)。CAAC-OS的杂质浓度和缺陷态密度较低。因此，可以将CAAC-OS称为具有稳定特性的氧化物半导体。
因此，包括CAAC-OS的晶体管成为电特性变动小且可靠性高的晶体管。
由于CAAC-OS的缺陷态密度低，所以因光照射等而生成的载流子很少被缺陷能级俘获。因此，在使用CAAC-OS的晶体管中，起因于可见光或紫外光的照射的电特性的变动小。
<衬底、绝缘体、导电体2>
下面，对晶体管50的半导体以外的构成要素进行详细的说明。
作为衬底150，可以使用与上述衬底100同样的衬底。
作为绝缘体151，使用具有阻挡氢或水的功能的绝缘体。设置于绝缘体156a、半导体156b、绝缘体156c附近的绝缘体中的氢和水成为在氧化物半导体的绝缘体156a、半导体156b、绝缘体156c中产生载流子的原因之一。由此，晶体管50的可靠性有可能下降。尤其在作为衬底150使用设置有开关元件等硅类半导体元件的衬底的情况下，为了终结该半导体元件中的悬空键使用的氢有可能扩散到晶体管50。此时，具有阻挡氢或水的功能的绝缘体151能够抑制氢或水从晶体管50的下方扩散，从而能够提高晶体管50的可靠性。
绝缘体151优选具有阻挡氧的功能。当使绝缘体151阻挡从绝缘体154扩散的氧时，能够有效地从绝缘体154将氧供应到绝缘体156a、半导体156b、绝缘体156c。作为绝缘体151可以使用与上述绝缘体101同样的绝缘体。
导电体152优选在其至少一部分被夹在导电体158a与导电体158b之间的区域中与半导体156b重叠。导电体152被用作晶体管50的背栅极。导电体152能够控制晶体管50的阈值电压。虽然晶体管50包括导电体152，但是本实施方式所示的半导体装置的结构不局限于该例子。
导电体152可以使用与上述导电体102同样的导电体形成。
绝缘体153以覆盖导电体152的方式设置。绝缘体153优选具有阻挡氧的功能。通过设置这种绝缘体153，能够防止导电体152的氧化，或者能够防止导电体152从绝缘体154中抽出氧。由此，能够有效地从绝缘体154将氧供应到绝缘体156a、半导体156b、绝缘体156c。通过提高绝缘体153的覆盖性，能够进一步降低从绝缘体154被抽出的氧，而能够进一步有效地从绝缘体154将氧供应到绝缘体156a、半导体156b、绝缘体156c。
作为绝缘体153，可以使用与上述绝缘体103同样的绝缘体。
在与导电体152相同的层中设置布线等导电体的情况下，优选以还覆盖该导电体的方式形成绝缘体153。
在不设置导电体152的情况下，不一定需要设置绝缘体153。在不设置绝缘体153的情况下，绝缘体151优选具有阻挡氧的功能。
绝缘体154优选为包含过剩氧的绝缘体。通过设置这种绝缘体154，能够从绝缘体154将氧供应到绝缘体156a、半导体156b、绝缘体156c。该氧能够降低氧化物半导体的绝缘体156a、半导体156b、绝缘体156c的缺陷的氧缺陷。由此，绝缘体156a、半导体156b、绝缘体156c可以成为缺陷态密度较低且具有稳定的特性的氧化物半导体。
绝缘体154可以使用与上述绝缘体104同样的绝缘体形成。
在表面温度范围为100℃至700℃或者100℃至500℃的热脱附谱(TDS：thermaldesorption spectroscopy)分析中，包含过剩氧的绝缘体154的氧分子的脱离量为1.0×1014molecules/cm2以上且1.0×1016molecules/cm2以下，优选为1.0×1015molecules/cm2以上且5.0×1015molecules/cm2以下。
或者，通过加热处理释放氧的绝缘体有时包含过氧化自由基。具体而言，起因于过氧化自由基的自旋密度为5×1017spins/cm3以上。另外，包含过氧化自由基的绝缘体有时在电子自旋共振法(ESR)中在g值为2.01附近具有非对称的信号。
注意，绝缘体154的顶面优选包括较少的成为上述氧化物半导体的杂质的元素或缺陷。因为绝缘体154的顶面为绝缘体154与绝缘体156a的界面，所以当在该顶面上杂质或缺陷较多时，绝缘体156a与绝缘体154的界面的缺陷态密度会增大。
绝缘体154也可以具有防止杂质从衬底150扩散的功能。另外，绝缘体154也可以为具有氢陷阱的绝缘体。
导电体158a及导电体158b被用作晶体管50的源电极和漏电极。导电体158a及导电体158b可以使用与上述导电体108a及导电体108b同样的导电体形成。
在此，导电体158a及158b的底面优选不与绝缘体154的顶面接触。例如，如图23B所示，导电体158a及导电体158b的底面只接触于半导体156b的顶面。通过采用这种结构，能够抑制在导电体158a及导电体158b的底面上氧从绝缘体154中被抽出。由此，能够抑制因导电体158a及导电体158b的部分氧化而电阻率增大，并能够有效地从绝缘体154将氧供应到绝缘体156a、半导体156b及绝缘体156c。
导电体158a及158b的至少一部分优选在不与导电体164重叠的区域中隔着绝缘体156c与绝缘体162重叠。例如，如图23B所示，绝缘体156c覆盖导电体158a及导电体158b的顶面的大部分。通过采用这种结构，能够抑制在导电体158a及导电体158b的顶面上氧从绝缘体162中被抽出。由此，能够抑制因导电体158a及导电体158b的部分氧化而电阻率增大，并能够有效地从绝缘体162将氧供应到绝缘体156a、半导体156b及绝缘体156c。
绝缘体162被用作晶体管50的栅极绝缘膜。与绝缘体154同样地，绝缘体162也可以为包含过剩氧的绝缘体。通过设置这种绝缘体162，能够从绝缘体162将氧供应到绝缘体156a、半导体156b及绝缘体156c。绝缘体162可以使用与上述绝缘体112同样的绝缘体形成。
导电体164被用作晶体管50的栅电极。导电体164可以使用可用作导电体152的导电体形成。注意，有时在导电体164的表面附近包括氧浓度高于导电体164的绝缘体162一侧的区域。
在此，如图23C所示，可以由导电体152及导电体164的电场电围绕半导体156b。也就是说，晶体管50也与晶体管10同样具有s-channel结构。因此，沟道形成在半导体156b整体(顶面、底面及侧面)。在s-channel结构中，可以使大电流流过晶体管的源极与漏极间，由此可以提高通态电流。
当晶体管具有s-channel结构时，沟道还形成在半导体156b的侧面。因此，半导体156b的厚度越大，沟道区域越大。换言之，半导体156b越厚，越能够提高晶体管的通态电流。另外，半导体156b越厚，载流子的控制性高的区域的比例越增大，所以可以减小亚阈值摆幅值。例如，半导体156b具有厚度为10nm以上，优选为20nm以上，更优选为40nm以上，进一步优选为60nm以上，更进一步优选为100nm以上的区域。由于半导体装置的生产率有时会下降，因此，例如半导体156b具有厚度为300nm以下，优选为200nm以下，更优选为150nm以下的区域。当沟道形成区域缩小时，有时可以通过减薄半导体156b来提高晶体管的电特性。因此，半导体156b的厚度也可以小于10nm。
由于可以得到高通态电流，因此s-channel结构适合于微型晶体管。包括微型晶体管的半导体装置可以具有高集成度及高密度。例如，晶体管具有沟道长度优选为40nm以下，更优选为30nm以下，进一步优选为20nm以下的区域，并且具有沟道宽度优选为40nm以下，更优选为30nm以下，进一步优选为20nm以下的区域。
绝缘体166及绝缘体168被用作晶体管50的层间绝缘膜。在此，绝缘体166的厚度例如可以为5nm以上或为20nm以上。优选的是，绝缘体166是比绝缘体154更不容易使氧透过的绝缘体，并具有阻挡氧的功能。通过设置这种绝缘体166，在从绝缘体154将氧供应到绝缘体156a、半导体156b及绝缘体156c时，能够防止该氧释放到绝缘体154的上方的外部。由此，能够有效地从绝缘体154将氧供应到绝缘体156a、半导体156b及绝缘体156c。虽然详细内容将在后面进行说明，但通过在含有氧的气氛下利用溅射法等形成绝缘体166，可以在形成时对绝缘体154添加氧。
作为绝缘体166，例如可以使用包含碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体的单层或叠层。绝缘体166优选具有阻挡氧、氢、水、碱金属、碱土金属等的效果。作为这种绝缘体，例如可以使用氮化物绝缘膜。作为该氮化物绝缘膜的例子，可以举出氮化硅膜、氮氧化硅膜、氮化铝膜、氮氧化铝膜等。另外，也可以设置对氧、氢、水等具有阻挡效果的氧化物绝缘膜代替氮化物绝缘膜。作为氧化物绝缘膜的例子，可以举出氧化铝膜、氧氮化铝膜、氧化镓膜、氧氮化镓膜、氧化钇膜、氧氮化钇膜、氧化铪膜、氧氮化铪膜等。
氧化铝的防止氢和水分等杂质以及氧透过的效果较高，因此优选将氧化铝用于绝缘体166。因为利用溅射法容易形成氧化铝，所以可以在形成该膜时对绝缘体154添加氧，还可以将氧透过绝缘体154等扩散到绝缘体156a、半导体156b及绝缘体156c。
绝缘体166至少被用作不容易使氧透过的膜，并且，也可以将作为上述绝缘体156a或绝缘体156c可使用的氧化物用作绝缘体166。绝缘体166优选使用包含In的氧化绝缘物，例如可以使用In-Al氧化物、In-Ga氧化物、In-Ga-Zn氧化物形成。因为包含In的氧化绝缘物在利用溅射法沉积时会发生的微粒数较少，所以可以适用于绝缘体166。
如上所述，绝缘体166的至少一部分与绝缘体154的顶面接触。在晶体管50等中，对绝缘体154的与绝缘体166接触的区域添加氧，由此从该区域扩散氧而将氧供应到绝缘体156a、半导体156b及绝缘体156c。图25A及图25B示出氧被供应到晶体管50中的情况。图25A是晶体管50的俯视图，图25B是沿着图25A的点划线B1-B2的截面图。
在图25A的绝缘体156c等的外侧，以阴影显示的区域是绝缘体154的顶面与绝缘体166接触的区域(区域187)。在图25A的半导体156b中，位于导电体158a与导电体158b之间的区域是沟道形成区域188。在图25A及图25B中，箭头表示氧的扩散路径。
图24A及图24B示出图25B所示的绝缘体154与绝缘体166的界面及其附近的放大图。下面，对氧透过绝缘体154被供应到绝缘体156a、半导体156b及绝缘体156c的过程进行说明。注意，在以下说明中，作为绝缘体154的典型例子使用SiOx(有时记载为绝缘体154(SiOx))，作为绝缘体166的典型例子使用AlOx(有时记载为绝缘体166(AlOx))。
首先，在绝缘体154(SiOx)上形成绝缘体166(AlOx)(参照图24A)。在此，绝缘体166(AlOx)优选通过利用溅射法形成，更优选在包含氧的气氛下利用溅射法形成。当利用溅射法形成绝缘体166(AlOx)时，在形成绝缘体166的同时对绝缘体154(SiOx)的表面及其附近(在形成绝缘体166(AlOx)之后对绝缘体154(SiOx)与绝缘体166(AlOx)的界面及其附近)添加氧131。虽然在此氧131例如作为氧自由基被添加到绝缘体154(SiOx)，但是被添加时的氧131的状态不局限于此。氧131可以作为氧原子或氧离子等被添加到绝缘体154(SiOx)。注意，通过氧131的添加，有时在绝缘体154(SiOx)中包含超过化学计量组成的氧，还可以将此时的氧131称为过剩氧。
有时在绝缘体154(SiOx)的与绝缘体166(AlOx)接触的区域中形成有混合区域130。混合区域130包含绝缘体154(SiOx)的成分和绝缘体166(AlOx)的成分这两者，可以以AlSixOy表示混合区域130。因为混合区域130被形成在绝缘体154(SiOx)与绝缘体166(AlOx)的界面附近的区域中，所以混合区域130的氧131的浓度比混合区域130下方的层高。
如此，对绝缘体154(SiOx)的区域187添加氧131。通过利用加热处理将添加到区域187的氧131从区域187扩散到绝缘体154(SiOx)中(参照图24B)。至少在加热处理中，绝缘体154(SiOx)在氧131的扩散这一方面上具有充分大的原子间距，可被认为绝缘体154(SiOx)对于氧131具有多孔性。因此，通过对绝缘体154(SiOx)进行加热处理，可以极为容易地使氧131扩散。在此，加热处理可以例如以250℃以上且650℃以下，优选以350℃以上且450℃以下的温度进行。由此，可以以氧131的浓度高的混合区域130为主将氧131扩散到绝缘体154(SiOx)中。
在此，绝缘体166(AlOx)是比绝缘体154(SiOx)更不容易使氧透过的绝缘体，并被用作阻挡氧的阻挡膜。由于在绝缘体154(SiOx)上形成有绝缘体166(AlOx)，因此在绝缘体154(SiOx)中扩散的氧131不会扩散到绝缘体154(SiOx)的上方，而主要在横方向或下方向上扩散于绝缘体154(SiOx)中。如此，扩散到绝缘体154(SiOx)中的氧131被供应到绝缘体156a、半导体156b及绝缘体156c，尤其被供应到半导体156b的沟道形成区域188。
具有阻挡氧的功能的绝缘体153覆盖导电体152，由此能够防止扩散到绝缘体154的氧131被导电体152抽出。绝缘体153或绝缘体151具有阻挡氧的功能，由此能够防止扩散到绝缘体154的氧131扩散到绝缘体154的下方。由此，能够将氧131供应到绝缘体154的上方，即绝缘体156a、半导体156b及绝缘体156c。
另外，在导电体158a及导电体158b的底面与绝缘体154之间形成绝缘体156a及半导体156b以不使导电体158a及导电体158b直接接触于绝缘体154，由此能够防止扩散到绝缘体154的氧131被导电体158a及导电体158b抽出。
当晶体管50的导电体152、导电体158a及导电体158b直接不接触于氧131扩散的绝缘体154时，能够有效地将氧131扩散到绝缘体156a、半导体156b及绝缘体156c，尤其扩散到半导体156b的沟道形成区域188。
如此，通过将氧131供应到图23A至图23C所示的绝缘体156a、半导体156b及绝缘体156c中，能够降低氧缺陷。在绝缘体156a、半导体156b及绝缘体156c中，氢被氧缺陷俘获，会形成较浅的施主能级。换言之，通过降低氧缺陷，能够实现高纯度本征或实质上高纯度本征的氧化物半导体。
在以400℃进行加热处理1小时时，绝缘体154中的氧的扩散长度被估计为3μm左右。因此，区域187与沟道形成区域188的距离优选为3μm以下，更优选为1μm以下。或者，在绝缘体154的与绝缘体166接触的区域中形成的混合区域130与沟道形成区域188的距离优选为3μm以下，更优选为1μm以下。注意，关于氧的扩散长度的详细内容，将在后面的实施例中进行说明。
虽然在上述说明中将绝缘体154看作主要的氧扩散路径，但是本实施方式的半导体装置不局限于此。有时绝缘体162为氧131的扩散路径。在绝缘体162为氧131的扩散路径的情况下，氧131被添加到绝缘体166与绝缘体162接触的区域中，而氧131从该区域透过绝缘体162被供应到绝缘体156c及半导体156b。此时，通过以接触于导电体158a及导电体158b的顶面的方式形成绝缘体156c，能够防止扩散到绝缘体162的氧131被导电体158a及导电体158b抽出。另外，有时在绝缘体162的与绝缘体166接触的区域中形成有混合区域130。
与上述同样地，在以400℃进行加热处理1小时时，绝缘体162中的氧的扩散长度被估计为3μm左右。因此，位于绝缘体162上且与其接触的绝缘体166和导电体164的边界(或为导电体164的外周)与沟道形成区域188之间的距离优选为3μm以下，更优选为1μm以下。或者，在绝缘体162的与绝缘体166接触的区域中形成的混合区域130与沟道形成区域188的距离优选为3μm以下，更优选为1μm以下。
绝缘体168可以使用可用作绝缘体154的绝缘体形成。
导电体170a及导电体170b被用作电连接于晶体管50的源电极及漏电极的布线。作为导电体170a及导电体170b，可以使用可用作导电体158a及导电体158b的导电体。
当采用上述结构时，可以提供一种具有稳定的电特性的晶体管、一种关闭状态时的泄漏电流小的晶体管、一种具有高频率特性的晶体管、一种具有常关闭的电特性的晶体管、一种亚阈值摆幅值小的晶体管、或一种可靠性高的晶体管。
<晶体管2的变形例子>
下面，参照图26A至图26D、图27A至图27D、图28A至图28D、图29A至图29D、图30A至图30D说明晶体管50的变形例子。与图23B及图23C同样地，图26A至图26D、图27A至图27D、图28A至图28D、图29A至图29D、图30A至图30D是沟道长度方向的截面图以及沟道宽度方向的截面图。
图26A及图26B所示的晶体管52与晶体管50的不同之处在于：没有设置导电体152及绝缘体153。在这种情况下，由于绝缘体151具有阻挡氧的功能，所以能够有效地从绝缘体154将氧供应到绝缘体156a、半导体156b、绝缘体156c。
图26C及图26D所示的晶体管54与晶体管50的不同之处在于：在导电体152上设置有导电体172而没有设置绝缘体153。导电体172优选使用氧化反应的吉布斯自由能较高的物质形成。通过采用这种结构，能够抑制在导电体152的顶面上氧从绝缘体154中被抽出。由此，即便不形成绝缘体153，也能够抑制因导电体152的部分氧化而电阻率增大，并能够有效地将氧供应到绝缘体156a、半导体156b及绝缘体156c。导电体172可以使用与导电体110a及导电体110b同样的导电体形成。
图27A及图27B所示的晶体管56与晶体管50的不同之处在于：导电体164的端部、绝缘体162的端部及绝缘体156c的端部大致一致，以位于导电体158a上且与其接触的方式形成导电体160a，并且以位于导电体158b上且与其接触的方式形成导电体160b。通过采用这种结构，能够抑制在导电体158a及导电体158b的顶面上氧从绝缘体166中被抽出。由此，能够抑制因导电体158a及导电体158b的部分氧化而电阻率增大，并能够有效地将氧供应到绝缘体156a、半导体156b及绝缘体156c。导电体160a及导电体160b可以使用与导电体110a及导电体110b同样的导电体形成。
图27C及图27D所示的晶体管58与晶体管56的不同之处在于：在导电体152上设置有导电体172，并没有设置绝缘体153。通过采用这种结构，能够抑制在导电体152的顶面上氧从绝缘体154中被抽出。由此，即便不形成绝缘体153，也能够抑制因导电体152的部分氧化而电阻率增大，并能够有效地将氧供应到绝缘体156a、半导体156b及绝缘体156c。
图28A及图28B所示的晶体管60与晶体管50的不同之处在于：导电体158a及导电体158b的端部在沟道宽度方向上延伸到绝缘体156a及半导体156b的端部外侧，以接触于导电体158a的底面的方式形成导电体174a，并且以接触于导电体158b的底面的方式形成导电体174b。导电体174a及导电体174b可以使用与导电体110a及导电体110b同样的导电体形成。通过采用这种结构，能够抑制在导电体158a及导电体158b的底面上氧从绝缘体154中被抽出。由此，能够抑制因导电体158a及导电体158b的部分氧化而电阻率增大，并能够有效地将氧供应到绝缘体156a、半导体156b及绝缘体156c。
图28C及图28D所示的晶体管62与晶体管60的不同之处在于：导电体164的端部、绝缘体162的端部及绝缘体156c的端部大致一致，以接触于导电体158a的顶面的方式形成导电体160a，并且以接触于导电体158b的顶面的方式形成导电体160b。通过采用这种结构，能够抑制在导电体158a及导电体158b的顶面及底面上氧从绝缘体166及绝缘体154中被抽出。由此，能够抑制因导电体158a及导电体158b的部分氧化而电阻率增大，并能够有效地将氧供应到绝缘体156a、半导体156b及绝缘体156c。另外，如晶体管62所示，也可以对绝缘体154的顶面进行CMP处理等来提高平坦性。
图29A及图29B所示的晶体管64与晶体管50的不同之处在于：在不与半导体156b重叠的区域中导电体158a及导电体158b接触于绝缘体156a的顶面。在此，导电体158a及导电体158b与绝缘体154相离。通过采用这种结构，能够抑制在导电体158a及导电体158b的底面上氧从绝缘体154中被抽出。由此，能够抑制因导电体158a及导电体158b的部分氧化而电阻率增大，并能够有效地从绝缘体154将氧供应到绝缘体156a、半导体156b及绝缘体156c。
注意，绝缘体156a不与半导体156b重叠的区域的厚度有时比绝缘体156a与半导体156b重叠的区域的厚度薄。这是因为，在形成半导体156b时，绝缘体156a的顶面的一部分有时被去除。
图29C及图29D所示的晶体管66与晶体管64的不同之处在于：导电体164的端部和绝缘体162的端部大致一致。
图30C及图30D所示的晶体管68与晶体管50的不同之处在于：在绝缘体153与绝缘体151及导电体152之间形成有绝缘体155，并且，绝缘体162具有包括绝缘体162a至162c的叠层结构。绝缘体155可以使用与绝缘体104同样的绝缘体形成。绝缘体162a及绝缘体162c可以使用与绝缘体162同样的绝缘体形成，绝缘体162b可以使用与绝缘体153同样的绝缘体形成。
在此，在绝缘体162a至162c中，优选的是，绝缘体162b具有电子俘获区域。电子俘获区域具有俘获电子的功能。当绝缘体162a及绝缘体162c具有抑制电子释放的功能时，被绝缘体162b俘获的电子像固定负电荷那样动作。因此，绝缘体162b具有浮动栅极的功能。注意，有时可以使用导电体或半导体代替绝缘体162b。但是，当使用绝缘体162b时，有时能够抑制被俘获的电子释放。
在绝缘体155、绝缘体153及绝缘体154中，优选的是，绝缘体153具有电子俘获区域。当绝缘体155及绝缘体154具有抑制电子释放的功能时，被绝缘体153俘获的电子像固定负电荷那样动作。因此，绝缘体153具有浮动栅极的功能。注意，有时可以使用导电体或半导体代替绝缘体153。但是，当使用绝缘体153时，有时能够抑制被俘获的电子释放。
注意，晶体管68不局限于图30A及图30B所示的结构，例如也可以具有采用晶体管50的绝缘体162代替绝缘体162a至绝缘体162c的叠层结构的结构。
图30C及图30D所示的晶体管70与晶体管52的不同之处在于：在绝缘体154与绝缘体151之间设置有导电体152、绝缘体157、绝缘体155及绝缘体153。在此，导电体152以填埋于绝缘体157中的开口的方式形成，并优选通过利用CMP处理等使导电体152及绝缘体157的顶面平坦。绝缘体155可以使用与绝缘体104同样的绝缘体形成。
在绝缘体155、绝缘体153及绝缘体154中，优选的是，绝缘体153具有电子俘获区域。当绝缘体155及绝缘体154具有抑制电子释放的功能时，被绝缘体153俘获的电子像固定负电荷那样动作。因此，绝缘体153具有浮动栅极的功能。注意，有时可以使用导电体或半导体代替绝缘体153。但是，当使用绝缘体153时，有时能够抑制被俘获的电子释放。
〈晶体管2的制造方法〉
下面，参照图31A至图31H、图32A至图32F、图33A至图33F说明晶体管50的制造方法。
首先，准备衬底150。作为衬底150，可以使用上述衬底。
接着，形成绝缘体151。作为绝缘体151，可以使用上述绝缘体。绝缘体151可以使用溅射法、CVD法、MBE法、PLD法或ALD法等形成。
接着，形成将成为导电体152的导电体。作为将成为导电体152的导电体，可以使用上述导电体。可以通过利用溅射法、CVD法、MBE法、PLD法或ALD法等形成该导电体。
接着，在导电体上形成抗蚀剂等，使用该抗蚀剂将该导电体加工为导电体152(参照图31A和图31B)。
接着，形成绝缘体153。作为绝缘体153，可以使用上述绝缘体。可以通过利用溅射法、CVD法、MBE法、PLD法或ALD法等形成绝缘体153。
接着，形成绝缘体154(参照图31C及图31D)。作为绝缘体154，可以使用上述绝缘体。可以通过利用溅射法、CVD法、MBE法、PLD法或ALD法等形成绝缘体154。当以热CVD法或ALD法等不使用等离子体的形成方法形成绝缘体154时，可以以不使绝缘体154的顶面因等离子体造成损伤的方式形成绝缘体154。
后面形成的半导体156b的顶面或底面的平坦性优选为高。因此，如图18C及图18D所示的绝缘体104那样，也可以对绝缘体154的顶面进行CMP处理等平坦化处理以提高平坦性。
接着，形成绝缘体176a。作为绝缘体176a，可以使用可用作绝缘体156a的上述绝缘体和半导体。可以通过利用溅射法、CVD法、MBE法、PLD法或ALD法等形成绝缘体176a。
接着，形成半导体176b。作为半导体176b，可以使用上述能够被用作半导体156b的半导体。可以通过利用溅射法、CVD法、MBE法、PLD法或ALD法等形成半导体176b。注意，通过以不暴露于大气的方式连续形成绝缘体176a和半导体176b，可以抑制杂质混入到膜中及它们的界面。
接着，优选进行加热处理。通过进行加热处理，有时可以降低绝缘体176a及半导体176b的氢浓度。另外，通过进行加热处理，有时可以减少绝缘体176a及半导体176b的氧缺陷。加热处理以250℃以上且650℃以下的温度，优选以450℃以上且600℃以下的温度，更优选以520℃以上且570℃以下的温度进行。加热处理在惰性气体气氛或者包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行。加热处理也可以在减压状态下进行。或者，也可以以如下方法进行加热处理：在惰性气体气氛下进行加热处理之后，为了填补脱离了的氧而在包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行另一个加热处理。通过进行加热处理，可以提高绝缘体176a及半导体176b的结晶性，并可以去除氢或水等杂质。在加热处理中，还可以使用利用灯加热的RTA装置。利用RTA装置的加热处理与炉相比所需要的时间短，所以为了提高生产率是有效的。当作为绝缘体176a及半导体176b使用CAAC-OS时，通过进行加热处理，峰值强度提高，而半峰全宽(full width at halfmaximum)变小。换言之，CAAC-OS的结晶性通过加热处理而变高。
接着，形成导电体178(参照图31E及图31F)。作为导电体178，可以使用上述能够被用作导电体158a及导电体158b的导电体等。可以通过利用溅射法、CVD法、MBE法、PLD法或ALD法等形成导电体178。
接着，在导电体178上形成抗蚀剂等，使用该抗蚀剂进行加工，由此形成导电体158a及导电体158b。
接着，在半导体176b上形成抗蚀剂等，使用该抗蚀剂、导电体158a及导电体158b进行加工，由此形成绝缘体156a及半导体156b(参照图31G及图31H)。
在此，在与半导体156b的导电体158a及导电体158b接触的区域中有时包括低电阻区域159a及低电阻区域159b。半导体156b有时在导电体158a与导电体158b之间包括比重叠于导电体158a及导电体158b的区域薄的区域。这是通过在形成导电体158a及导电体158b时半导体156b的顶面的一部分被去除而形成的。
注意，也可以在形成导电体178后，一齐对绝缘体176a、半导体176b、导电体178进行加工，形成绝缘体156a、半导体156b及重叠于半导体156b的导电体，并进一步对重叠于半导体156b的导电体进行加工，形成导电体158a及导电体158b。
接着，优选进行加热处理。通过进行加热处理，可以进一步降低绝缘体153及绝缘体154中的水或氢。在图30A至图30D所示的晶体管68等中，通过进行加热处理，例如可以进一步降低绝缘体155等中的水或氢。加热处理以250℃以上且650℃以下的温度，优选以450℃以上且600℃以下的温度，更优选以520℃以上且570℃以下的温度进行。加热处理优选在惰性气体气氛下进行。另外，也可以在包含氧化性气体的气氛下进行。加热处理也可以在减压状态下进行。或者，也可以以如下方法进行加热处理：在惰性气体气氛下进行加热处理之后，为了填补脱离了的氧而在包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行另一个加热处理。在加热处理中，可以使用利用灯加热的RTA装置。利用RTA装置的加热处理与炉相比所需要的时间短，所以为了提高生产率是有效的。
当在晶体管50的下方设置半导体元件层时，优选在较低的温度范围(例如，350℃以上且445℃以下)内进行加热。例如，优选将该温度设定为绝缘体153及绝缘体154(例如在图30A至图30D所示的晶体管68中也包括绝缘体155)的形成时的衬底加热温度中的最高的加热温度以下。
如上所述，在绝缘体156a、半导体156b及绝缘体156c等中，为了脱水化、脱氢化或氧缺陷的减少等，需要进行加热处理。然而，通过进行高温的加热处理，有可能会使绝缘体154下方的层劣化。尤其是，当将本实施方式的晶体管50层叠在不同于半导体156b的以半导体(例如硅等)为活性层的半导体元件层上而形成时，有可能会因该加热处理而使半导体元件层所包括的各种元件、布线等受损伤或变质。
例如，当在硅衬底上形成半导体元件层时，为了实现元件的微型化，需要使各元件低电阻化。为了降低电阻，例如，作为布线材料可以使用电阻率低的Cu布线，或者可以对晶体管的源区域及漏区域设置镍硅化物等以形成该区域。另一方面，Cu布线和镍硅化物都具有耐热性低的特征。例如，因对Cu布线进行高温加热处理，导致空洞或小丘的形成或Cu扩散等劣化的发生。因镍硅化物的高温加热处理而硅化物区域扩张，从而会发生晶体管的源区域和漏区域短路。
因此，上述加热处理优选在不使下方的层的半导体元件层劣化的温度范围内进行。然而，在当形成绝缘体154时其包含多量的水及氢的情况下，在不使下方的层的半导体元件层劣化的温度范围内进行的加热处理有时无法充分地从绝缘体154去除水、氢等。再者，当在形成绝缘体156a、半导体156b及绝缘体156c后以同样的温度范围进行加热处理时，有可能使水、氢等从绝缘体154供应到半导体156b等，而导致缺陷能级的形成。
对此，如上所述，当在形成绝缘体156a及半导体156b并使绝缘体154的表面露出的阶段进行加热处理，可以抑制向绝缘体156a及半导体156b的水或氢的供应，并进一步减少绝缘体154及绝缘体153(当形成有绝缘体155时也包含绝缘体155)中的水或氢。当进一步减少绝缘体154及绝缘体153(当形成有绝缘体155时也包含绝缘体155)中的水或氢时，可以以较低的温度(例如，350℃以上且445℃以下)的加热充分地去除水或氢等，从而可以抑制半导体156b中的缺陷能级的形成。如此，可以提供可靠性高的晶体管。
接着，形成绝缘体176c。作为绝缘体176c，可以使用上述能够被用作绝缘体156c的绝缘体或半导体等。可以通过利用溅射法、CVD法、MBE法、PLD法或ALD法等形成绝缘体176c。可以在形成绝缘体176c之前对半导体156b、导电体158a及导电体158b的表面进行蚀刻。例如，可以使用包含稀有气体的等离子体进行蚀刻。然后，通过以不暴露于大气的方式连续形成绝缘体176c，能够抑制杂质混入到半导体156b、导电体158a及导电体158b和绝缘体156c的界面。存在于膜与膜的界面的杂质有时比膜中的杂质更容易扩散。于是，通过减少该杂质的混入，能够实现晶体管的稳定电特性。
接着，形成绝缘体182。作为绝缘体182，可以使用上述能够被用作绝缘体162的绝缘体。可以通过利用溅射法、CVD法、MBE法、PLD法或ALD法等形成绝缘体182。注意，通过以不暴露于大气的方式连续形成绝缘体176c和绝缘体182，可以抑制杂质混入到膜中及它们的界面。
接着，形成导电体184(参照图32A及图32B)。作为导电体184，可以使用上述能够被用作导电体164的导电体。可以通过利用溅射法、CVD法、MBE法、PLD法或ALD法等形成导电体184。注意，通过以不暴露于大气的方式连续形成绝缘体182及导电体184，可以抑制杂质混入到膜中及它们的界面。
接着，在导电体184上形成抗蚀剂等，使用该抗蚀剂进行加工，由此形成导电体164。
接着，在导电体164及绝缘体182上形成抗蚀剂等，使用该抗蚀剂进行加工，由此形成绝缘体156c及绝缘体162(参照图32C及图32D)。注意，此时，也可以以使后面形成的导电体170a及导电体170b与导电体158a及导电体158b接触的区域露出的方式形成绝缘体156c及绝缘体162。
接着，形成绝缘体166(参照图32E及图32F)。作为绝缘体166，可以使用上述绝缘体。可以通过利用溅射法、CVD法、MBE法、PLD法或ALD法等形成绝缘体166。
在此，作为绝缘体166，优选设置氧化铝膜等对氧、氢、水等具有阻挡效果的氧化物绝缘膜。当利用ALD法形成绝缘体166时，可以抑制在凸部(例如导电体164的侧面)等中形成空洞，而可以形成覆盖性良好的绝缘体166。
绝缘体166也可以具有叠层结构。例如，也可以在利用ALD法形成厚度为5nm至10nm左右的氧化铝膜之后，利用成膜速率更快的RF溅射法等进一步形成氧化铝膜。如此，可以利用ALD法在绝缘体166与绝缘体162及导电体164的界面附近形成覆盖性良好的膜，并可以在其上方以高处理量形成膜。在如此形成具有叠层结构的绝缘体166的情况下，也可以在形成第一膜之后，进行后述的氧离子的添加，然后形成第二膜。
优选使用等离子体进行绝缘体166的形成，更优选使用溅射法进行，进一步优选在包含氧的气氛下使用溅射法进行。作为溅射法，可以采用作为溅射电源使用高频电源的RF(radio frequency)溅射法或在反应气体气氛下进行溅射的反应性溅射法等。另外，也可以使用将直流电源用作溅射用电源的DC(direct current：直流)溅射法、以脉冲方式施加偏压的脉冲DC溅射法。另外，还可以使用处理室内部利用磁铁系统的磁控溅射(magnetronsputtering)法、在形成时对衬底也施加电压的偏压溅射法等。
当在包含氧的气氛下利用溅射法形成绝缘体166时，可以在形成绝缘体166的同时对绝缘体154(或绝缘体162)的表面(在绝缘体166形成后为绝缘体154(或绝缘体162)与绝缘体166的界面)附近添加氧。虽然氧例如作为氧自由基被添加到绝缘体154(或绝缘体162)，但是被添加时的氧的状态不局限于此。氧可以作为氧原子或氧离子等被添加到绝缘体154(或绝缘体162)。注意，通过氧的添加，有时在绝缘体154(或绝缘体162)中包含超过化学计量组成的氧，还可以将此时的氧称为过剩氧。用于溅射的氧气体流量或成膜功率可以根据氧离子的添加量等而适当地决定。另外，如此，在形成绝缘体166的同时使绝缘体154(或绝缘体162)等包含过剩氧的情况下，也可以不进行图33A及图33B所示的下述氧离子的添加。
在通过溅射法形成绝缘体166的同时进行氧离子的添加并且在包含氩等稀有气体的气氛下形成绝缘体166时，氩等稀有气体也会被添加到绝缘体154等。由此，有时绝缘体154中的图25A和图25B所示的区域187的氩等稀有气体的浓度高于绝缘体154中的其他区域(例如，绝缘体154的与沟道形成区域188重叠的区域)的氩等稀有气体的浓度。
在绝缘体154(或绝缘体162)与绝缘体166的界面附近的区域中，有时形成有混合区域130。因为混合区域130被形成在绝缘体154(或绝缘体162)与绝缘体166的界面附近的区域中，所以混合区域130的氧的浓度比混合区域130下方的层高。
绝缘体166至少被用作比绝缘膜154更不容易使氧透过的膜，并且，也可以将作为上述绝缘体156a可使用的氧化物用作绝缘体166。绝缘体166优选使用包含In的氧化绝缘物，例如可以使用In-Al氧化物、In-Ga氧化物、In-Ga-Zn氧化物形成。当利用溅射法等形成包含In的氧化绝缘物作为绝缘体166时，可以与上述同样地对绝缘体154添加氧。因为包含In的氧化绝缘物在利用溅射法沉积时会发生的微粒数较少，所以可以适用于绝缘体166。
接着，透过绝缘体166添加氧离子186，由此绝缘体154(或绝缘体162)包含过剩氧(参照图33A及图33B)。作为氧离子的添加方法，可以使用离子注入法、离子掺杂法、等离子体浸没离子注入法等。例如，可以利用离子注入法并采用2kV以上且10kV以下的加速电压及5×1014ions/cm2以上且5×1016ions/cm2以下的剂量进行氧离子的添加。
图33A及图33B示出从衬底平面的法线方向添加氧离子186的情况，但是本发明不局限于该结构。如上述图22A及图22B所示，也可以以使氧离子186对于衬底平面的法线倾斜的方式添加氧离子186。其倾角及扭转角可以根据氧离子的添加量等而适当地决定。
当利用离子注入法进行氧离子的添加时，主要对绝缘体154添加质量数16的氧离子。由此，在添加有氧离子的区域中，有时16O的丰度大于16O的天然丰度(99.762atomic％)。因此，在绝缘体154中，有时图25A和图25B所示的区域187的16O的丰度大于其他区域(例如，绝缘体154的与沟道形成区域188重叠的区域)的16O的丰度，并且在该区域中16O的丰度大于16O的天然丰度。
当如上所述通过利用溅射法或离子注入法等添加氧离子时，有时氧还被添加到导电体164的表面及其附近。此时，有时在导电体164的表面或表面附近包括氧浓度高于导电体164的绝缘体162一侧的区域。
接着，优选进行加热处理(参照图33C及图33D)。通过进行加热处理，可以使添加到绝缘体154(或绝缘体162)的氧扩散而供应到绝缘体156a、半导体156b、绝缘体156c。加热处理以250℃以上且650℃以下的温度，优选以350℃以上且450℃以下的温度进行。加热处理在惰性气体气氛或者包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行。加热处理也可以在减压状态下进行。在加热处理中，可以使用利用灯加热的RTA装置。
该加热处理的温度优选低于形成半导体176b后的加热处理的温度。该加热处理与形成半导体176b后的加热处理的温度差为20℃以上且150℃以下，优选为40℃以上且100℃以下。由此，可以抑制多余的过剩氧(氧)从绝缘体154等释放。注意，在形成各层时的加热能够兼作形成绝缘体166后的加热处理时(例如，在形成绝缘体166时进行加热)，也可以不进行形成绝缘体166后的加热处理。形成绝缘体166后的加热处理也可以在添加氧离子后的任何时间进行。例如，既可以在形成绝缘体168后进行，又可以在形成导电体170a及170b后进行。
通过该加热处理，使氧131扩散到绝缘体154(或绝缘体162)中(参照图33C及图33D)。可以以氧131的浓度高的混合区域130为主将氧131扩散到绝缘体154(或绝缘体162)中。
在此，绝缘体166是比绝缘体154(或绝缘体162)更不容易使氧透过的绝缘体，并被用作阻挡氧的阻挡膜。由于在绝缘体154(或绝缘体162)上形成有绝缘体166，因此在绝缘体154(SiOx)中扩散的氧131不会扩散到绝缘体154(或绝缘体162)的上方，而主要在横方向或下方向上扩散于绝缘体154(或绝缘体162)中。如此，扩散到绝缘体154(或绝缘体162)中的氧131被供应到绝缘体156a、半导体156b及绝缘体156c，尤其被供应到半导体156b的沟道形成区域188。
具有阻挡氧的功能的绝缘体153覆盖导电体152，由此能够防止扩散到绝缘体154的氧131被导电体152抽出。绝缘体153或绝缘体151具有阻挡氧的功能，由此能够不使扩散到绝缘体154中的氧131扩散到绝缘体154的下方，并对绝缘体154的上方，即绝缘体156a、半导体156b及绝缘体156c供应氧131。
另外，在导电体158a及导电体158b的底面与绝缘体154之间形成绝缘体156a及半导体156b以不使导电体158a及导电体158b直接接触于绝缘体154，由此能够防止扩散到绝缘体154的氧131被导电体158a及导电体158b抽出。
当晶体管50的导电体152、导电体158a及导电体158b直接不接触于氧131扩散的绝缘体154时，能够有效地将氧131扩散到绝缘体156a、半导体156b及绝缘体156c，尤其扩散到半导体156b的沟道形成区域188。
如此，通过将氧131供应到绝缘体156a、半导体156b及绝缘体156c中，由氧131填补氧缺陷而减少氧缺陷。通过减少氧缺陷，可以减少被氧缺陷俘获的氢，因此可以减少半导体156b中的较浅的施主能级的形成。因此，能够实现缺陷能级低且高纯度本征或实质上高纯度本征的氧化物半导体。
当作为绝缘体168使用上述包含In的氧化绝缘物时，也可以在上述加热处理后通过蚀刻等去除包含In的氧化绝缘物，并使用其他材料重新形成绝缘体168。
接着，形成绝缘体168。作为绝缘体168，可以使用上述绝缘体。可以通过利用溅射法、CVD法、MBE法、PLD法或ALD法等形成绝缘体168。
接着，在绝缘体168上形成抗蚀剂等，在绝缘体168、绝缘体166、绝缘体162及绝缘体156c中形成开口。然后，形成将成为导电体170a及导电体170b的导电体。作为将成为导电体170a及导电体170b的导电体，可以使用上述导电体。可以通过利用溅射法、CVD法、MBE法、PLD法或ALD法等形成该导电体。
接着，在导电体上形成抗蚀剂等，使用该抗蚀剂进行加工，由此形成导电体170a及导电体170b(参照图33E及图33F)。
通过上述工序，能够制造本发明的一个方式的晶体管。
<电路>
下面，说明包括本发明的一个方式的晶体管等的半导体装置的电路的例子。
<CMOS反相器>
图34A的电路图示出所谓的CMOS反相器的结构，其中p沟道晶体管2200与n沟道晶体管2100串联连接，并且它们的栅极互相连接。
<半导体装置的结构>
图35是图34A的半导体装置的截面图。图35所示的半导体装置包括晶体管2200以及晶体管2100。晶体管2100配置于晶体管2200的上方。虽然这里示出作为晶体管2100使用图26A所示的晶体管52的例子，但是本发明的一个方式的半导体装置不局限于此。可以将上述实施方式所记载的所有晶体管用作晶体管2100。例如，也可以使用图1A至图1E、图11A至图11D、图12A至图12D、图13A至图13D、图14A至图14D、图15A至图15D、图16A至图16D、图17A至图17D、图23A至图23C、图26A至图26D、图27A至图27D、图28A至图28D、图29A至图29D所示的晶体管作为晶体管2100。因此，关于晶体管2100，适当地参照上述晶体管的记载。
图35所示的晶体管2200是使用半导体衬底450的晶体管。晶体管2200包括半导体衬底450中的区域472a、半导体衬底450中的区域472b、绝缘体462以及导电体454。
在晶体管2200中，区域472a及区域472b具有源区域及漏区域的功能。绝缘体462具有栅极绝缘体的功能。导电体454具有栅电极的功能。因此，能够由施加到导电体454的电位控制沟道形成区域的电阻。换言之，能够由施加到导电体454的电位控制区域472a与区域472b之间的导通或非导通。
作为半导体衬底450，例如可以使用由硅或锗等形成的单一材料半导体衬底、或者由碳化硅、硅锗、砷化镓、磷化铟、氧化锌或氧化镓等形成的半导体衬底等。优选的是，作为半导体衬底450使用单晶硅衬底。
作为半导体衬底450使用包含赋予n型导电性的杂质的半导体衬底。但是，作为半导体衬底450，也可以使用包含赋予p型导电性的杂质的半导体衬底。此时，可以在形成晶体管2200的区域中设置包含赋予n型导电性的杂质的阱。或者，半导体衬底450也可以为i型半导体衬底。
半导体衬底450的顶面优选具有(110)面。由此，能够提高晶体管2200的通态特性。
区域472a及区域472b是包含赋予p型导电性的杂质的区域。由此，晶体管2200具有p沟道晶体管的结构。
注意，晶体管2200与邻接的晶体管被区域460等隔开。区域460是绝缘性区域。
图35所示的半导体装置包括绝缘体464、绝缘体466、绝缘体468、导电体480a、导电体480b、导电体480c、导电体478a、导电体478b、导电体478c、导电体476a、导电体476b、导电体474a、导电体474b、导电体474c、导电体496a、导电体496b、导电体496c、导电体496d、导电体498a、导电体498b、导电体498c、绝缘体489、绝缘体490、绝缘体491、绝缘体492、绝缘体493以及绝缘体494。
绝缘体464配置于晶体管2200上。绝缘体466配置于绝缘体464上。绝缘体468配置于绝缘体466上。绝缘体489配置于绝缘体468上。晶体管2100配置于绝缘体489上。绝缘体493配置于晶体管2100上。绝缘体494配置于绝缘体493上。
绝缘体464包括到达区域472a的开口、到达区域472b的开口以及到达导电体454的开口。在各开口中，填埋有导电体480a、导电体480b及导电体480c。
绝缘体466包括到达导电体480a的开口、到达导电体480b的开口以及到达导电体480c的开口。在各开口中，填埋有导电体478a、导电体478b及导电体478c。
绝缘体468包括到达导电体478b的开口以及到达导电体478c的开口。在各开口中，填埋有导电体476a及导电体476b。
绝缘体489包括与晶体管2100的沟道形成区域重叠的开口、到达导电体476a的开口以及到达导电体476b的开口。在各开口中，填埋有导电体474a、导电体474b及导电体474c。
导电体474a也可以具有晶体管2100的栅电极的功能。例如，也可以通过对导电体474a施加预定的电位，来控制晶体管2100的阈值电压等电特性。例如，导电体474a也可以与具有晶体管2100的栅电极的功能的导电体504电连接。此时，可以增加晶体管2100的通态电流。此外，可以抑制穿通现象，因此可以使晶体管2100的饱和区中的电特性稳定。注意，因为导电体474a相当于上述实施方式的导电体152，所以关于导电体474a的详细内容，可以参照导电体152的记载。
绝缘体490包括到达导电体474b的开口以及到达导电体474c的开口。注意，因为绝缘体490相当于上述实施方式的绝缘体153，所以关于绝缘体490的详细内容，可以参照绝缘体153的记载。如上述实施方式所示，通过以覆盖开口以外的导电体474a至474c的方式设置绝缘体490，能够防止导电体474a至474c从绝缘体491抽出氧。由此，能够有效地从绝缘体491将氧供应到晶体管2100的氧化物半导体。
绝缘体491包括到达导电体474b的开口以及到达导电体474c的开口。注意，因为绝缘体491相当于上述实施方式的绝缘体154，所以关于绝缘体491的详细内容，可以参照绝缘体154的记载。
绝缘体492包括穿过晶体管2100的源电极和漏电极中的一个的导电体516b且到达导电体474b的开口、到达晶体管2100的源电极和漏电极中的另一个的导电体516a的开口、到达晶体管2100的栅电极的导电体504的开口以及到达导电体474c的开口。注意，因为绝缘体492相当于上述实施方式所示的绝缘体166，所以关于绝缘体492的详细内容，可以参照绝缘体166的记载。
绝缘体493包括穿过晶体管2100的源电极和漏电极中的一个的导电体516b且到达导电体474b的开口、到达晶体管2100的源电极和漏电极中的另一个的导电体516a的开口、到达晶体管2100的栅电极的导电体504的开口以及到达导电体474c的开口。在各开口中，填埋有导电体496a、导电体496b、导电体496c及导电体496d。注意，设置在晶体管2100等的构成要素中的开口有时位于设置在其他构成要素中的开口之间。
绝缘体494包括到达导电体496a的开口、到达导电体496b及导电体496d的开口以及到达导电体496c的开口。在各开口中，填埋有导电体498a、导电体498b及导电体498c。
作为绝缘体464、绝缘体466、绝缘体468、绝缘体489、绝缘体493及绝缘体494，例如可以使用包含硼、碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体的单层或叠层。
绝缘体464、绝缘体466、绝缘体468、绝缘体489、绝缘体493和绝缘体494中的至少一个优选包含具有阻挡氢等杂质及氧的功能的绝缘体。当在晶体管2100的附近配置具有阻挡氢等杂质及氧的功能的绝缘体时，可以使晶体管2100的电特性稳定。
作为具有阻挡氢等杂质及氧的功能的绝缘体，例如可以使用包含硼、碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体的单层或叠层。
作为导电体480a、导电体480b、导电体480c、导电体478a、导电体478b、导电体478c、导电体476a、导电体476b、导电体474a、导电体474b、导电体474c、导电体496a、导电体496b、导电体496c、导电体496d、导电体498a、导电体498b及导电体498c，例如可以使用包含硼、氮、氧、氟、硅、磷、铝、钛、铬、锰、钴、镍、铜、锌、镓、钇、锆、钼、钌、银、铟、锡、钽和钨中的一种以上的导电体的单层或叠层。此外，也可以使用包含上述元素的合金或化合物，例如，可以使用包含铝的导电体、包含铜及钛的导电体、包含铜及锰的导电体、包含铟、锡及氧的导电体、包含钛及氮的导电体等。
注意，除了晶体管2200的结构之外图36的半导体装置与图35的半导体装置相同。因此，关于图36的半导体装置，参照图35的半导体装置的记载。在图36的半导体装置中，晶体管2200为Fin型晶体管。在Fin型晶体管2200中实效的沟道宽度得到增大，由此能够提高晶体管2200的通态特性。另外，由于可以增大栅电极的电场的影响，所以能够提高晶体管2200的关态特性。
另外，除了晶体管2200的结构之外图37的半导体装置与图35的半导体装置相同。因此，关于图37的半导体装置，参照图35的半导体装置的记载。具体而言，在图37的半导体装置中，晶体管2200形成在SOI衬底的半导体衬底450中。在图37的结构中，区域456与半导体衬底450被绝缘体452隔开。由于通过作为半导体衬底450使用SOI衬底，可以抑制穿通现象等，所以能够提高晶体管2200的关态特性。注意，绝缘体452可以通过使半导体衬底450绝缘体化形成。例如，作为绝缘体452可以使用氧化硅。
在图35、图36及图37所示的半导体装置中，使用半导体衬底形成p沟道晶体管并在其上方形成n沟道晶体管，因此能够减少元件所占的面积。即，可以提高半导体装置的集成度。另外，与使用同一半导体衬底形成n沟道晶体管和p沟道晶体管的情况相比，可以简化制造工序，所以能够提高半导体装置的生产率。另外，能够提高半导体装置的成品率。p沟道晶体管有时可以省略LDD(lightly doped drain：轻掺杂漏)区域的形成、浅沟槽(shallowtrench)结构的形成或变形设计等复杂的工序。因此，与使用半导体衬底形成n沟道晶体管的半导体装置相比，上述半导体装置有时能够提高生产率和成品率。
<CMOS模拟开关>
图34B的电路图示出晶体管2100和晶体管2200的源极互相连接并且晶体管2100和晶体管2200的漏极互相连接的结构。通过采用这种结构，该晶体管可以被用作所谓的CMOS模拟开关。
<存储装置1>
图38A和图38B示出半导体装置(存储装置)的例子，该半导体装置包括本发明的一个方式的晶体管，即便没有电力供应也能够保持数据，并且对写入次数也没有限制。
图38A所示的半导体装置包括使用第一半导体的晶体管3200、使用第二半导体的晶体管3300以及电容器3400。另外，作为晶体管3300可以使用与上述晶体管2100同样的晶体管。
晶体管3300优选为关态电流(off-state current)小的晶体管。例如，作为晶体管3300可以采用使用氧化物半导体的晶体管。由于晶体管3300的关态电流小，所以可以长期间使半导体装置的特定的节点保持数据。换言之，因为不需要刷新工作或可以使刷新工作的频度极低，所以能够实现低功耗的半导体装置。
在图38A中，第一布线3001与晶体管3200的源极电连接，第二布线3002与晶体管3200的漏极电连接。第三布线3003与晶体管3300的源极和漏极中的一个电连接。第四布线3004与晶体管3300的栅极电连接。晶体管3200的栅极及晶体管3300的源极和漏极中的另一个与电容器3400的一个电极电连接。第五布线3005与电容器3400的另一个电极电连接。
图38A的半导体装置具有能够保持晶体管3200的栅极的电位的特征，由此如下所述可以进行数据的写入、保持以及读出。
对数据的写入及保持进行说明。首先，将第四布线3004的电位设定为使晶体管3300导通的电位，而使晶体管3300导通。由此，第三布线3003的电位施加到与晶体管3200的栅极及电容器3400的一个电极电连接的节点FG。换言之，对晶体管3200的栅极施加规定的电荷(写入)。这里，施加提供不同电位电平的两种电荷(以下，称为低电平电荷、高电平电荷)中的任一个。然后，将第四布线3004的电位设定为使晶体管3300关闭的电位，来使晶体管3300关闭。由此，电荷被保持在节点FG(保持)。
因为晶体管3300的关态电流小，所以节点FG的电荷被长时间保持。
接着，对数据的读出进行说明。在对第一布线3001施加规定的电位(恒电位)的状态下对第五布线3005施加适当的电位(读出电位)，由此第二布线3002的电位根据保持在节点FG中的电荷量而变化。这是因为：在作为晶体管3200使用n沟道晶体管的情况下，对晶体管3200的栅极施加高电平电荷时的外观上的阈值电压Vth_H低于对晶体管3200的栅极施加低电平电荷时的外观上的阈值电压Vth_L。在此，外观上的阈值电压是指为了使晶体管3200成为“导通状态”而需要的第五布线3005的电位。由此，通过将第五布线3005的电位设定为Vth_H与Vth_L之间的电位V0，可以辨别施加到节点FG的电荷。例如，在写入时节点FG被供应高电平电荷并且第五布线3005的电位为V0(＞Vth_H)的情况下，晶体管3200成为“导通状态”。在写入时节点FG被供应低电平电荷的情况下，即便第五布线3005的电位为V0(＜Vth_L)，晶体管3200也保持“关闭状态”。因此，通过辨别第二布线3002的电位，可以读出节点FG所保持的数据。
注意，当存储单元为阵列状时，在读出工作时必须读出所希望的存储单元的数据。在不读出其他存储单元的数据时，可以对第五布线3005施加不管施加到节点FG的电荷如何都使晶体管3200成为“关闭状态”的电位，即低于Vth_H的电位。或者，也可以对第五布线3005施加不管施加到节点FG的电荷如何都使晶体管3200成为“导通状态”的电位，即高于Vth_L的电位。
虽然在上述中示出了两种电荷被保持在节点FG的例子，但是本发明的半导体装置不局限于该例子。例如，可以采用将三种以上的电荷保持在半导体装置的节点FG的结构。通过采用该结构，能够使半导体装置多值化而增大存储容量。
<存储装置1的结构>
图39是图38A的半导体装置的截面图。图39所示的半导体装置包括晶体管3200、晶体管3300以及电容器3400。晶体管3300及电容器3400配置于晶体管3200的上方。关于晶体管3300，参照上述晶体管2100的记载。关于晶体管3200，参照图35的晶体管2200的记载。虽然图35示出晶体管2200为p沟道晶体管的情况，但是晶体管3200也可以为n沟道晶体管。
图39所示的晶体管3200是使用半导体衬底450的晶体管。晶体管3200包括半导体衬底450中的区域472a、半导体衬底450中的区域472b、绝缘体462以及导电体454。
图39所示的半导体装置包括绝缘体464、绝缘体466、绝缘体468、导电体480a、导电体480b、导电体480c、导电体478a、导电体478b、导电体478c、导电体476a、导电体476b、导电体474a、导电体474b、导电体474c、导电体496a、导电体496b、导电体496c、导电体496d、导电体498a、导电体498b、导电体498c、绝缘体489、绝缘体490、绝缘体491、绝缘体492、绝缘体493以及绝缘体494。
绝缘体464配置于晶体管3200上。绝缘体466配置于绝缘体464上。绝缘体468配置于绝缘体466上。绝缘体489配置于绝缘体468上。晶体管3300配置于绝缘体489上。绝缘体493配置于晶体管3300上。绝缘体494配置于绝缘体493上。
绝缘体464包括到达区域472a的开口、到达区域472b的开口以及到达导电体454的开口。在各开口中，填埋有导电体480a、导电体480b及导电体480c。
绝缘体466包括到达导电体480a的开口、到达导电体480b的开口以及到达导电体480c的开口。在各开口中，填埋有导电体478a、导电体478b及导电体478c。
绝缘体468包括到达导电体478b的开口以及到达导电体478c的开口。在各开口中，填埋有导电体476a及导电体476b。
绝缘体489包括与晶体管3300的沟道形成区域重叠的开口、到达导电体476a的开口以及到达导电体476b的开口。在各开口中，填埋有导电体474a、导电体474b及导电体474c。
导电体474a也可以具有晶体管3300的底栅电极的功能。例如，也可以通过对导电体474a施加预定的电位，来控制晶体管3300的阈值电压等电特性。例如，导电体474a也可以与晶体管3300的顶栅电极的导电体504电连接。此时，可以增加晶体管3300的通态电流。此外，可以抑制穿通现象，因此可以使晶体管3300的饱和区中的电特性稳定。
绝缘体490包括到达导电体474b的开口以及到达导电体474c的开口。注意，因为绝缘体490相当于上述实施方式的绝缘体153，所以关于绝缘体490的详细内容，可以参照绝缘体153的记载。如上述实施方式所示，通过以覆盖开口以外的导电体474a至474c的方式设置绝缘体490，能够防止导电体474a至474c从绝缘体491抽出氧。由此，能够有效地从绝缘体491将氧供应到晶体管3300的氧化物半导体。
绝缘体491包括到达导电体474b的开口以及到达导电体474c的开口。注意，因为绝缘体491相当于上述实施方式的绝缘体154，所以关于绝缘体491的详细内容，可以参照绝缘体154的记载。
绝缘体492包括穿过晶体管3300的源电极和漏电极中的一个的导电体516b且到达导电体474b的开口、到达隔着绝缘体511与晶体管3300的源电极和漏电极中的另一个的导电体516a重叠的导电体514的开口、到达晶体管3300的栅电极的导电体504的开口以及穿过晶体管3300的源电极和漏电极中的另一个的导电体516a到达导电体474c的开口。注意，因为绝缘体492相当于上述实施方式所示的绝缘体166，所以关于绝缘体492的详细内容，可以参照绝缘体166的记载。
绝缘体493包括穿过晶体管3300的源电极和漏电极中的一个的导电体516b且到达导电体474b的开口、到达隔着绝缘体511与晶体管3300的源电极和漏电极中的另一个的导电体516a重叠的导电体514的开口、到达晶体管3300的栅电极的导电体504的开口、穿过晶体管3300的源电极和漏电极中的另一个的导电体516a到达导电体474c的开口。在各开口中，填埋有导电体496a、导电体496b、导电体496c及导电体496d。注意，设置在晶体管3300等的构成要素中的开口有时位于设置在其他构成要素中的开口之间。
绝缘体494包括到达导电体496a的开口、到达导电体496b的开口以及到达导电体496c的开口。在各开口中，填埋有导电体498a、导电体498b及导电体498c。
绝缘体464、绝缘体466、绝缘体468、绝缘体489、绝缘体493和绝缘体494中的一个以上优选具有阻挡氢等杂质及氧的功能。当在晶体管3300附近配置具有阻挡氢等杂质及氧的功能的绝缘体时，可以使晶体管3300的电特性稳定。
晶体管3200的源极或漏极通过导电体480b、导电体478b、导电体476a、导电体474b以及导电体496c电连接到晶体管3300的源电极和漏电极中的一个的导电体516b。晶体管3200的栅电极的导电体454通过导电体480c、导电体478c、导电体476b、导电体474c以及导电体496d电连接到晶体管3300的源电极和漏电极中的另一个的导电体516a。
电容器3400包括晶体管3300的源电极和漏电极中的另一个的导电体516a、导电体514以及绝缘体511。由于绝缘体511可以经过与用作晶体管3300的栅极绝缘体的绝缘体同一工序形成，所以有时可以提高生产率。当作为导电体514使用经过与用作晶体管3300的栅电极的导电体504同一工序形成的层，有时可以提高生产率。
关于其他构成要素的结构，可以适当地参照图35等的记载。
注意，除了晶体管3200的结构之外图40的半导体装置与图39的半导体装置相同。因此，关于图40的半导体装置，参照图39的半导体装置的记载。具体而言，在图40的半导体装置中，晶体管3200为Fin型晶体管。关于Fin型晶体管3200，参照图36的晶体管2200的记载。虽然图36示出晶体管2200为p沟道晶体管的情况，但是晶体管3200也可以为n沟道晶体管。
另外，除了晶体管3200的结构之外图41的半导体装置与图39的半导体装置相同。因此，关于图41的半导体装置，参照图39的半导体装置的记载。具体而言，在图41的半导体装置中，晶体管3200形成在作为SOI衬底的半导体衬底450中。关于设置在作为SOI衬底的半导体衬底450中的晶体管3200，参照图37的晶体管2200的记载。虽然图37示出晶体管2200为p沟道晶体管的情况，但是晶体管3200也可以为n沟道晶体管。
<存储装置2>
图38B的半导体装置与图38A的半导体装置的不同之处在于没有设置晶体管3200。在此情况下也可以通过与图38A的半导体装置同样的工作进行数据的写入及保持。
对图38B的半导体装置中的数据读出进行说明。在晶体管3300成为导通状态时，使处于浮动状态的第三布线3003和电容器3400成为导通状态，在第三布线3003和电容器3400之间再次分配电荷。其结果是，第三布线3003的电位产生变化。第三布线3003的电位的变化量根据电容器3400的一个电极的电位(或积累在电容器3400中的电荷)而变化。
例如，在电容器3400的一个电极的电位为V，电容器3400的电容为C，第三布线3003的电容成分为CB，再次分配电荷之前的第三布线3003的电位为VB0时，再次分配电荷之后的第三布线3003的电位为(CB×VB0+C×V)/(CB+C)。因此，在假定存储单元处于其电容器3400的一个电极的电位为两种的状态，即V1和V0(V1＞V0)时，可以得知保持电位V1时的第三布线3003的电位(＝(CB×VB0+C×V1)/(CB+C))高于保持电位V0时的第三布线3003的电位(＝(CB×VB0+C×V0)/(CB+C))。
接着，通过对第三布线3003的电位和规定的电位进行比较，可以读出数据。
在此情况下，可以将包括第一半导体的晶体管用于用来驱动存储单元的驱动电路，并可以作为晶体管3300将包括第二半导体的晶体管层叠在该驱动电路上。
当上述半导体装置包括使用氧化物半导体的关态电流较小的晶体管时，可以长期间保持存储数据。即，因为不需要刷新工作或可以使刷新工作的频度极低，所以能够降低半导体装置的功耗。此外，即便没有电力供应(但优选固定电位)也能够长期间保持存储数据。
在该半导体装置中，在写入数据时不需要高电压，其中不容易产生元件的劣化。例如，不同于现有的非易失性存储器，不需要对浮动栅极注入电子或从浮动栅极抽出电子，因此不会发生绝缘体劣化等问题。换言之，本发明的一个方式的半导体装置对在现有非易失性存储器中成为问题的重写次数没有限制，并且其可靠性得到极大的提高。再者，根据晶体管的导通/关闭状态进行数据的写入，所以能够实现高速工作。
<存储装置3>
参照图42的电路图对图38A所示的半导体装置(存储装置)的变形例子进行说明。
图42所示的半导体装置包括晶体管4100、晶体管4200、晶体管4300、晶体管4400、电容器4500及电容器4600。在此，作为晶体管4100可以使用与上述晶体管3200同样的晶体管，作为晶体管4200至4400可以使用与上述晶体管3300同样的晶体管。虽然图42中未示出，但多个图42所示的半导体装置被设置为矩阵状。图42的半导体装置可以根据供应到布线4001、布线4003、布线4005至4009的信号或电位而控制数据电压的写入及读出。
晶体管4100的源极和漏极中的一个连接于布线4003。晶体管4100的源极和漏极中的另一个连接于布线4001。虽然在图42中晶体管4100为p沟道晶体管，但是该晶体管4100也可以为n沟道晶体管。
图42的半导体装置包括两个数据保持部。例如，第一数据保持部在连接于节点FG1的晶体管4400的源极和漏极中的一个、电容器4600的一个电极以及晶体管4200的源极和漏极中的一个之间保持电荷。第二数据保持部在连接于节点FG2的晶体管4100的栅极、晶体管4200的源极和漏极中的另一个、晶体管4300的源极和漏极中的一个以及电容器4500的一个电极之间保持电荷。
晶体管4300的源极和漏极中的另一个连接于布线4003。晶体管4400的源极和漏极中的另一个连接于布线4001。晶体管4400的栅极连接于布线4005。晶体管4200的栅极连接于布线4006。晶体管4300的栅极连接于布线4007。电容器4600的另一个电极连接于布线4008。电容器4500的另一个电极连接于布线4009。
晶体管4200、4300及4400具有控制数据电压的写入及电荷的保持的开关的功能。注意，作为晶体管4200至4400优选使用在关闭状态下流过源极与漏极之间的电流(关态电流)较低的晶体管。作为关态电流较低的晶体管，优选使用在其沟道形成区域中包括氧化物半导体的晶体管(OS晶体管)。OS晶体管例如具有如下优点：关态电流较低、可以以与包含硅的晶体管重叠的方式制造。虽然在图42中晶体管4200至4400为n沟道晶体管，但是该晶体管4200、4300及4400也可以为p沟道晶体管。
即便晶体管4200、4300及4400是包括氧化物半导体的晶体管，也优选将该晶体管4200、4300及4400设置在不同的层中。也就是说，如图42所示，图42所示的半导体装置优选包括设置有晶体管4100的第一层4021、设置有晶体管4200及晶体管4300的第二层4022以及设置有晶体管4400的第三层4023。通过层叠设置有晶体管的层，能够缩小电路面积，而能够减小半导体装置的尺寸。
接着，说明对图42所示的半导体装置进行的数据写入工作。
首先，说明对连接于节点FG1的数据保持部进行的数据电压的写入工作(以下称为写入工作1)。在以下说明中，写入到连接于节点FG1的数据保持部的数据电压为VD1，晶体管4100的阈值电压为Vth。
在写入工作1中，将布线4003的电位设定为VD1，并在将布线4001的电位设定为接地电位之后，使布线4001处于电浮动状态。此外，将布线4005及4006设定为高电平。将布线4007至4009设定为低电平。然后，处于电浮动状态的节点FG2的电位上升，由此电流流过晶体管4100。当电流流过晶体管4100时，布线4001的电位上升。使晶体管4400及晶体管4200导通。因此，随着布线4001的电位上升，节点FG1及FG2的电位就上升。当节点FG2的电位上升而使晶体管4100的栅极与源极之间的电压(Vgs)成为晶体管4100的阈值电压Vth时，流过晶体管4100的电流变小。因此，布线4001、节点FG1及FG2的电位上升停止，而固定为比VD1低出Vth的“VD1-Vth”。
当电流流过晶体管4100时，施加到布线4003的VD1被施加到布线4001，而节点FG1及FG2的电位上升。当由于电位的上升而使节点FG2的电位成为“VD1-Vth”时，晶体管4100的Vgs成为Vth，所以电流停止。
接着，说明对连接于节点FG2的数据保持部进行的数据电压的写入工作(以下称为写入工作2)。在以下说明中，写入到连接于节点FG2的数据保持部的数据电压为VD2。
在写入工作2中，将布线4001的电位设定为VD2，并在将布线4003的电位设定为接地电位之后，使布线4003处于电浮动状态。此外，将布线4007设定为高电平。将布线4005、4006、4008及4009设定为低电平。使晶体管4300导通，而将布线4003的电位设定为低电平。因此，节点FG2的电位也降低到低电平，由此电流流过晶体管4100。当电流流过时，布线4003的电位上升。使晶体管4300导通。因此，随着布线4003的电位上升，节点FG2的电位就上升。当节点FG2的电位上升而使晶体管4100的Vgs成为晶体管4100的Vth时，流过晶体管4100的电流变小。因此，布线4003及节点FG2的电位的上升停止，而固定为从VD2下降了对应于Vth的“VD2-Vth”。
也就是说，当电流流过晶体管4100时，施加到布线4001的VD2被施加到布线4003，而节点FG2的电位上升。当由于电位的上升而使节点FG2的电位成为“VD2-Vth”时，晶体管4100的Vgs成为Vth，所以电流停止。此时，晶体管4200和4400都处于关闭状态，而节点FG1的电位保持为在写入工作1中写入的“VD1-Vth”。
在图42的半导体装置中，在将数据电压写入到多个数据保持部之后，将布线4009设定为高电平，而使节点FG1及FG2的电位上升。然后，使各晶体管关闭以停止电荷移动，由此保持所写入的数据电压。
通过对节点FG1及FG2进行数据电压的上述写入工作，可以将数据电压保持在多个数据保持部。虽然作为所写入的电位的例子利用了“VD1-Vth”及“VD2-Vth”，但是这些电位是对应于多值的数据的数据电压。因此，当在各数据保持部中保持4位的数据时，可能会得到16位的“VD1-Vth”及16位的“VD2-Vth”。
接着，说明对图42所示的半导体装置进行的数据读出工作。
首先，说明对连接于节点FG2的数据保持部进行的数据电压的读出工作(以下称为读出工作1)。
在读出工作1中，在进行预充电之后，对处于电浮动状态的布线4003进行放电。将布线4005至4008设定为低电平。当将布线4009设定为低电平时，处于电浮动状态的节点FG2的电位为“VD2-Vth”。节点FG2的电位降低，由此电流流过晶体管4100。当电流流过时，电浮动状态的布线4003的电位降低。随着布线4003的电位的降低，晶体管4100的Vgs就变小。当晶体管4100的Vgs成为晶体管4100的Vth时，流过晶体管4100的电流变小。也就是说，布线4003的电位成为比节点FG2的电位“VD2-Vth”高出Vth的值的“VD2”。该布线4003的电位对应于连接到节点FG2的数据保持部的数据电压。对所读出的模拟值的数据电压进行A/D转换，以取得连接于节点FG2的数据保持部的数据。
也就是说，使经预充电后的布线4003成为浮动状态，而将布线4009的电位从高电平换到低电平，由此使电流流过晶体管4100。当电流流过时，处于浮动状态的布线4003的电位降低至“VD2”。在晶体管4100中，节点FG2的“VD2-Vth”与布线4003的“VD2”之间的Vgs成为Vth，因此电流停止。然后，在写入工作2中写入的“VD2”被读出到布线4003。
在取得连接于节点FG2的数据保持部的数据之后，使晶体管4300导通，而使节点FG2的“VD2-Vth”放电。
接着，将保持在节点FG1的电荷分配在节点FG1和节点FG2之间，而将连接于节点FG1的数据保持部的数据电压移动到连接于节点FG2的数据保持部。将布线4001及4003设定为低电平。将布线4006设定为高电平。将布线4005、布线4007至4009设定为低电平。当晶体管4200导通时，节点FG1的电荷被分配在节点FG1与节点FG2之间。
在此，电荷分配后的电位从所写入的电位“VD1-Vth”降低。因此，电容器4600的电容优选大于电容器4500的电容。或者，写入到节点FG1的电位“VD1-Vth”优选大于相当于相同的数据的电位“VD2-Vth”。如此，通过改变电容的比而使预先写入的电位变大，可以抑制电荷分配后的电位下降。关于电荷分配所引起的电位变动，将在后面进行说明。
接着，说明对连接于节点FG1的数据保持部进行的数据电压的读出工作(以下称为读出工作2)。
在读出工作2中，对预充电后处于电浮动状态的布线4003进行放电。将布线4005至4008设定为低电平。布线4009在预充电时被设定为高电平，之后被设定为低电平。当将布线4009设定为低电平时，处于电浮动状态的节点FG2的电位成为电位“VD1-Vth”。节点FG2的电位降低，由此电流流过晶体管4100。当电流流过时，电浮动状态的布线4003的电位降低。随着布线4003的电位的降低，晶体管4100的Vgs就变小。当晶体管4100的Vgs成为晶体管4100的Vth时，流过晶体管4100的电流变小。也就是说，布线4003的电位成为比节点FG2的电位“VD1-Vth”高出Vth的值的“VD1”。该布线4003的电位对应于连接到节点FG1的数据保持部的数据电压。对所读出的模拟值的数据电压进行A/D转换，以取得连接于节点FG1的数据保持部的数据。以上是对连接于节点FG1的数据保持部进行的数据电压的读出工作。
也就是说，使经预充电后的布线4003成为浮动状态，而将布线4009的电位从高电平换到低电平，由此使电流流过晶体管4100。当电流流过时，处于浮动状态的布线4003的电位降低而成为“VD1”。在晶体管4100中，节点FG2的“VD1-Vth”与布线4003的“VD1”之间的Vgs成为Vth，因此电流停止。然后，在写入工作1中写入的“VD1”被读出到布线4003。
在如上所述的对节点FG1及FG2进行的数据电压读出工作中，可以从多个数据保持部读出数据电压。例如，通过在节点FG1及节点FG2的每一个中保持4位(16个值)的数据，总共可以保持8位(256个值)的数据。虽然在图42所示的结构中设置有第一层4021至第三层4023，但是通过形成更多的层，能够实现存储容量的增大而无需增加半导体装置的面积。
所读出的电位可以作为比所写入的数据电压高出Vth的电压被读出。因此，可以通过抵消在写入工作中写入的“VD1-Vth”及“VD2-Vth”的Vth而读出。其结果是，可以提高每存储单元的存储容量，还可以将所读出的数据接近于正确的数据，所以可以实现较高的数据可靠性。
图43是对应于图42的半导体装置的截面图。图43所示的半导体装置包括晶体管4100至晶体管4400、电容器4500及电容器4600。在此，晶体管4100形成在第一层4021中，晶体管4200、4300及电容器4500形成在第二层4022中，并且，晶体管4400及电容器4600形成在第三层4023中。
在此，关于晶体管4200至4400可以参照晶体管3300的记载，关于晶体管4100可以参照晶体管3200的记载。另外，关于其他布线及绝缘体等也可以适当地参照图39的记载。
注意，虽然图39的半导体装置中的电容器3400的导电层平行于衬底，但是电容器4500及4600包括具有沟槽形状的导电层。通过采用这种结构，能够确保较大的电容而占有面积不增大。
<摄像装置>
以下对本发明的一个方式的摄像装置进行说明。
图44A是示出本发明的一个方式的摄像装置200的例子的平面图。摄像装置200包括像素部210、用来驱动像素部210的外围电路(外围电路260、外围电路270、外围电路280及外围电路290)。像素部210包括配置为p行q列(p及q为2以上的整数)的矩阵状的多个像素211。外围电路260、外围电路270、外围电路280及外围电路290分别与多个像素211连接，并被供应用来驱动多个像素211的信号。在本说明书等中，有时“外围电路”或“驱动电路”是指外围电路260、外围电路270、外围电路280及外围电路290的整体。例如，外围电路260可以说是外围电路的一部分。
摄像装置200优选包括光源291。光源291能够发射检测光P1。
外围电路包括逻辑电路、开关、缓冲器、放大电路和转换电路中的至少一个。此外，也可以在形成像素部210的衬底上形成外围电路。另外，也可以将IC芯片等半导体装置用作外围电路的一部分或全部。注意，也可以省略外围电路260、外围电路270、外围电路280和外围电路290中的一个以上。
如图44B所示，在摄像装置200所包括的像素部210中，也可以以像素211倾斜的方式配置。当以像素211倾斜的方式配置时，可以缩短在行方向上及列方向上的像素之间的距离(间距)。由此，可以提高摄像装置200的摄像质量。
<像素的结构例子1>
摄像装置200所包括的一个像素211由多个子像素212形成，并且每个子像素212与使特定的波长区域的光透过的滤光片(滤色片)组合，由此可以获得用来实现彩色图像显示的数据。
图45A是示出用来取得彩色图像的像素211的一个例子的平面图。图45A所示的像素211包括设置有使红色(R)的波长区域的光透过的滤色片的子像素212(也称为子像素212R)、设置有使绿色(G)的波长区域的光透过的滤色片的子像素212(也称为子像素212G)及设置有使蓝色(B)的波长区域的光透过的滤色片的子像素212(也称为子像素212B)。子像素212可以被用作光电传感器。
子像素212(子像素212R、子像素212G及子像素212B)与布线231、布线247、布线248、布线249、布线250电连接。此外，子像素212R、子像素212G及子像素212B连接于独立的布线253。在本说明书等中，例如将与第n行的像素211连接的布线248及布线249称为布线248[n]及布线249[n]。例如，将与第m列的像素211连接的布线253称为布线253[m]。此外，在图45A中，将与第m列的像素211中的子像素212R、子像素212G及子像素212B连接的布线253称为布线253[m]R、布线253[m]G及布线253[m]B。子像素212通过上述布线与外围电路电连接。
摄像装置200具有子像素212通过开关电连接到相邻的像素211的设置有使与该子像素212相同的波长区域的光透过的滤色片的子像素212的结构。图45B示出配置在第n行(n为1以上且p以下的整数)第m列(m为1以上且q以下的整数)的像素211中的子像素212与相邻于该像素211的配置在第n+1行第m列的像素211中的子像素212的连接例子。在图45B中，配置在第n行第m列的子像素212R与配置在第n+1行第m列的子像素212R通过开关201连接。配置在第n行第m列的子像素212G与配置在第n+1行第m列的子像素212G通过开关202连接。配置在第n行第m列的子像素212B与配置在第n+1行第m列的子像素212B通过开关203连接。
用于子像素212的滤色片不局限于红色(R)、绿色(G)、蓝色(B)的滤色片，也可以使用使青色(C)、黄色(Y)及品红色(M)的光透过的滤色片。通过在一个像素211中设置检测三种不同波长区域的光的子像素212，可以获得全彩色图像。
或者，也可以使用如下像素211，该像素211除了包括设置有使红色(R)、绿色(G)及蓝色(B)的光透过的滤色片的各子像素212以外，还包括设置有使黄色(Y)的光透过的滤色片的子像素212。或者，也可以使用如下像素211，该像素211除了包括分别设置有使青色(C)、黄色(Y)及品红色(M)的光透过的滤色片的各子像素212以外，还包括设置有使蓝色(B)的光透过的滤色片的子像素212。当在一个像素211中设置检测四种不同波长区域的光的子像素212时，可以提高所获得的图像的颜色再现性。
例如，在图45A中，检测红色的波长区域的子像素212、检测绿色的波长区域的子像素212及检测蓝色的波长区域的子像素212的像素数比(或受光面积比)不局限于1:1:1。例如，也可以采用像素数比(受光面积比)为红色:绿色:蓝色＝1:2:1的Bayer排列。或者，红色、绿色及蓝色的像素数比(受光面积比)也可以为1:6:1。
虽然设置在像素211中的子像素212的数量可以为一个，但优选设置两个以上的子像素。例如，当设置两个以上的检测相同的波长区域的子像素212时，可以提高冗余性，并可以提高摄像装置200的可靠性。
当使用反射或吸收可见光且使红外光透过的IR(infrared)滤光片时，可以实现检测红外光的摄像装置200。
另外，当使用ND(ND：neutral density)滤光片(减光滤光片)时，可以防止大光量光入射光电转换元件(受光元件)时产生的输出饱和。通过组合使用减光量不同的ND滤光片，可以增大摄像装置的动态范围。
除了上述滤光片以外，还可以在像素211中设置透镜。参照图46A及图46B的截面图说明像素211、滤光片254、透镜255的配置例子。通过利用透镜255，可以使光电转换元件高效地受光。具体而言，如图46A所示，可以使光256穿过设置在像素211中的透镜255、滤光片254(滤光片254R、滤光片254G及滤光片254B)及像素电路230等而入射到光电转换元件220。
注意，如由点划线围绕的区域所示，有时箭头所示的光256的一部分被布线257的一部分遮蔽。因此，如图46B所示，优选采用在光电转换元件220一侧配置有透镜255及滤光片254的结构，由此可以使光电转换元件220高效地接收光256。通过从光电转换元件220一侧将光256入射到光电转换元件220，可以提供检测灵敏度高的摄像装置200。
作为图46A及图46B所示的光电转换元件220，也可以使用形成有p-n结或p-i-n结的光电转换元件。
光电转换元件220也可以使用具有吸收辐射产生电荷的功能的物质形成。具有吸收辐射产生电荷的功能的物质的例子包括：硒、碘化铅、碘化汞、砷化镓、碲化镉、镉锌合金。
例如，在将硒用于光电转换元件220时，光电转换元件220可以在可见光、紫外光、红外光、X射线、伽马射线等较宽的波长区域具有光吸收系数。
摄像装置200所包括的一个像素211除了图45A及图45B所示的子像素212以外，还可以包括具有第一滤光片的子像素212。
<像素的结构例子2>
下面，对包括使用硅的晶体管及使用氧化物半导体的晶体管的像素的一个例子进行说明。
图47A及图47B是摄像装置所包括的元件的截面图。图47A所示的摄像装置包括设置在硅衬底300上的包含硅的晶体管351、在晶体管351上层叠配置的包含氧化物半导体的晶体管352及晶体管353以及设置在硅衬底300中的光电二极管360。各晶体管及光电二极管360与各种插头370及布线371电连接。此外，光电二极管360的阳极361通过低电阻区域363与插头370电连接。
摄像装置包括：包括设置在硅衬底300上的晶体管351及光电二极管360的层310、与层310接触且包括布线371的层320、与层320接触且包括晶体管352及晶体管353的层330、与层330接触且包括布线372及布线373的层340。
在图47A的截面图的一个例子中，在硅衬底300的与形成有晶体管351的面相反一侧设置有光电二极管360的受光面。通过采用该结构，可以确保光路而不受各种晶体管及布线等的影响。因此，可以形成高开口率的像素。此外，光电二极管360的受光面也可以是与形成有晶体管351的面相同的面。
在像素仅由使用氧化物半导体的晶体管形成时，层310也可以包括使用氧化物半导体的晶体管。或者，像素也可以只包括使用氧化物半导体的晶体管而省略层310。
在像素仅由使用硅的晶体管形成时，也可以省略层330。图47B示出没有设置层330的截面图的一个例子。
硅衬底300也可以是SOI衬底。此外，也可以使用由锗、硅锗、碳化硅、砷化镓、砷化铝镓、磷化铟、氮化镓或有机半导体制造的衬底代替硅衬底300。
这里，在包括晶体管351及光电二极管360的层310与包括晶体管352及晶体管353的层330之间设置有绝缘体380。但是，对绝缘体380的位置没有限制。
设置在晶体管351的沟道形成区域附近的绝缘体中的氢使硅的悬空键终结，由此可以提高晶体管351的可靠性。另一方面，设置在晶体管352及晶体管353等附近的绝缘体中的氢成为在氧化物半导体中生成载流子的原因之一。因此，有时引起晶体管352及晶体管353等的可靠性的下降。因此，当在使用硅类半导体的晶体管上设置使用氧化物半导体的晶体管时，优选在这些晶体管之间设置具有阻挡氢的功能的绝缘体380。当将氢封闭在绝缘体380下时，可以提高晶体管351的可靠性。再者，由于可以抑制氢从绝缘体380下扩散至绝缘体380上，所以可以提高晶体管352及晶体管353等的可靠性。
作为绝缘体380例如使用具有阻挡氧或氢的功能的绝缘体。
在图47A的截面图中，可以以彼此重叠的方式形成层310中的光电二极管360和层330中的晶体管。因此，可以提高像素的集成度。就是说，可以提高摄像装置的分辨率。
如图48A1及图48B1所示，可以使摄像装置的一部分或全部弯曲。图48A1示出使摄像装置在点划线X1-X2的方向上弯曲的状态。图48A2是图48A1中的点划线X1-X2所示的部分的截面图。图48A3是图48A1中的点划线Y1-Y2所示的部分的截面图。
图48B1示出使摄像装置在点划线X3-X4的方向上弯曲且在点划线Y3-Y4的方向上弯曲的状态。图48B2是图48B1中的点划线X3-X4所示的部分的截面图。图48B3是图48B1中的点划线Y3-Y4所示的部分的截面图。
通过使摄像装置弯曲，可以降低像场弯曲或像散(astigmatism)。因此，可以促进与摄像装置组合使用的透镜等的光学设计。例如，可以减少用于像差校正的透镜的数量，因此可以实现使用摄像装置的电子设备等的小型化或轻量化。此外，可以提高所拍摄的图像的质量。
<CPU>
下面说明包括上述晶体管或上述存储装置等半导体装置的CPU。
图49是示出作为其构成要素包括上述晶体管的CPU的结构例子的方框图。
图49所示的CPU在衬底1190上包括：ALU1191(ALU：arithmetic logic unit：运算电路)、ALU控制器1192、指令译码器1193、中断控制器1194、时序控制器1195、寄存器1196、寄存器控制器1197、总线接口1198、能够重写的ROM1199以及ROM接口1189。作为衬底1190使用半导体衬底、SOI衬底、玻璃衬底等。ROM1199及ROM接口1189也可以设置在不同的芯片上。当然，图49的CPU只是简化其结构而示的一个例子而已，所以实际上的CPU根据其用途具有各种各样的结构。例如，也可以以包括图49所示的CPU或运算电路的结构为一个核心，设置多个该核心并使其同时工作。在CPU的内部运算电路或数据总线中能够处理的位数例如可以为8位、16位、32位、64位。
通过总线接口1198输入到CPU的指令输入到指令译码器1193并被译码，然后输入到ALU控制器1192、中断控制器1194、寄存器控制器1197、时序控制器1195。
ALU控制器1192、中断控制器1194、寄存器控制器1197、时序控制器1195根据被译码的指令进行各种控制。具体而言，ALU控制器1192生成用来控制ALU1191的工作的信号。在CPU执行程序时，中断控制器1194根据其优先度或掩码状态来判断来自外部的输入/输出装置或外围电路的中断要求而对该要求进行处理。寄存器控制器1197生成寄存器1196的地址，并根据CPU的状态进行寄存器1196的读出/写入。
时序控制器1195生成用来控制ALU1191、ALU控制器1192、指令译码器1193、中断控制器1194以及寄存器控制器1197的工作时序的信号。例如，时序控制器1195具有根据基准时钟信号来生成内部时钟信号的内部时钟生成器，并将内部时钟信号供应给上述各种电路。
在图49所示的CPU中，在寄存器1196中设置有存储单元。可以将上述晶体管或存储装置等用于寄存器1196的存储单元。
在图49所示的CPU中，寄存器控制器1197根据来自ALU1191的指令选择寄存器1196中的保持数据的工作。换言之，寄存器控制器1197在寄存器1196所具有的存储单元中选择是由触发器保持数据还是由电容器保持数据。在选择由触发器保持数据的情况下，对寄存器1196中的存储单元供应电源电压。在选择由电容器保持数据的情况下，对电容器进行数据的重写，而可以停止对寄存器1196中的存储单元供应电源电压。
图50是可以用作寄存器1196的存储元件1200的电路图的一个例子。存储元件1200包括在电源关闭时失去存储数据的电路1201、在电源关闭时不失去存储数据的电路1202、开关1203、开关1204、逻辑元件1206、电容器1207以及具有选择功能的电路1220。电路1202包括电容器1208、晶体管1209及晶体管1210。另外，存储元件1200根据需要还可以包括其他元件诸如二极管、电阻器或电感器等。
在此，作为电路1202可以使用上述存储装置。在停止对存储元件1200供应电源电压时，GND(0V)或使电路1202中的晶体管1209关闭的电位持续被输入到晶体管1209的栅极。例如，晶体管1209的栅极通过电阻器等负载接地。
在此示出开关1203为具有一导电型的晶体管(例如，n沟道型晶体管)1213，而开关1204为具有与此相反的导电型的晶体管(例如，p沟道型晶体管)1214的例子。这里，开关1203的第一端子对应于晶体管1213的源极和漏极中的一个，开关1203的第二端子对应于晶体管1213的源极和漏极中的另一个，并且开关1203的第一端子与第二端子之间的导通或非导通(即，晶体管1213的导通/关闭状态)由输入到晶体管1213的栅极中的控制信号RD选择。开关1204的第一端子对应于晶体管1214的源极和漏极中的一个，开关1204的第二端子对应于晶体管1214的源极和漏极中的另一个，并且开关1204的第一端子与第二端子之间的导通或非导通(即，晶体管1214的导通/关闭状态)由输入到晶体管1214的栅极中的控制信号RD选择。
晶体管1209的源极和漏极中的一个电连接到电容器1208的一对电极的一个及晶体管1210的栅极。在此，将连接部分称为节点M2。晶体管1210的源极和漏极中的一个电连接到能够供应低电源电位的布线(例如，GND线)，而另一个电连接到开关1203的第一端子(晶体管1213的源极和漏极中的一个)。开关1203的第二端子(晶体管1213的源极和漏极中的另一个)电连接到开关1204的第一端子(晶体管1214的源极和漏极中的一个)。开关1204的第二端子(晶体管1214的源极和漏极中的另一个)电连接到能够供应电源电位VDD的布线。开关1203的第二端子(晶体管1213的源极和漏极中的另一个)、开关1204的第一端子(晶体管1214的源极和漏极中的一个)、逻辑元件1206的输入端子和电容器1207的一对电极的一个互相电连接。在此，将连接部分称为节点M1。可以对电容器1207的一对电极的另一个输入固定电位。例如，可以对电容器1207的一对电极的另一个输入低电源电位(例如GND)或高电源电位(例如VDD)。电容器1207的一对电极的另一个电连接到能够供应低电源电位的布线(例如，GND线)。可以对电容器1208的一对电极的另一个输入固定电位。例如，可以对电容器1208的一对电极的另一个输入低电源电位(例如GND)或高电源电位(例如VDD)。电容器1208的一对电极的另一个电连接到能够供应低电源电位的布线(例如，GND线)。
当积极地利用晶体管或布线的寄生电容等时，不一定需要设置电容器1207及电容器1208。
控制信号WE输入到晶体管1209的栅极。在开关1203及开关1204中，第一端子与第二端子之间的导通状态或非导通状态由与控制信号WE不同的控制信号RD选择。当一个开关的第一端子与第二端子之间处于导通状态时，另一个开关的第一端子与第二端子之间处于非导通状态。
对应于保持在电路1201中的数据的信号被输入到晶体管1209的源极和漏极中的另一个。图50示出从电路1201输出的信号输入到晶体管1209的源极和漏极中的另一个的例子。由逻辑元件1206使从开关1203的第二端子(晶体管1213的源极和漏极中的另一个)输出的信号的逻辑值反转，将该反转信号经由电路1220输入到电路1201。
在图50中，从开关1203的第二端子(晶体管1213的源极和漏极中的另一个)输出的信号通过逻辑元件1206及电路1220输入到电路1201，但是本发明的一个方式不局限于此。也可以不使从开关1203的第二端子(晶体管1213的源极和漏极中的另一个)输出的信号的逻辑值反转而将其输入到电路1201。例如，当电路1201包括其中保持使从输入端子输入的信号的逻辑值反转而得到的信号的节点时，可以将从开关1203的第二端子(晶体管1213的源极和漏极中的另一个)输出的信号输入到该节点。
在图50中，存储元件1200所包括的晶体管中除了用作晶体管1209的晶体管以外可以为其沟道形成在由氧化物半导体以外的半导体形成的膜或衬底1190中的晶体管。例如，该晶体管可以为其沟道形成在硅膜或硅衬底中的晶体管。此外，存储元件1200中的所有晶体管都可以是其沟道形成在氧化物半导体中的晶体管。或者，在存储元件1200中，除了晶体管1209以外还可以包括其沟道形成在氧化物半导体中的晶体管，并且作为其余的晶体管可以使用其沟道形成在由氧化物半导体以外的半导体形成的膜或衬底1190中的晶体管。
作为图50的电路1201，例如可以使用触发器电路。作为逻辑元件1206例如可以使用反相器或时钟反相器等。
在不向存储元件1200供应电源电压的期间，本发明的一个方式的半导体装置可以由设置在电路1202中的电容器1208保持储存在电路1201中的数据。
其沟道形成在氧化物半导体中的晶体管的关态电流极小。例如，其沟道形成在氧化物半导体中的晶体管的关态电流比其沟道形成在具有结晶性的硅中的晶体管的关态电流低得多。因此，当将该晶体管用作晶体管1209时，即便在不向存储元件1200供应电源电压的期间也可以长期间保持电容器1208所保持的信号。因此，存储元件1200在停止供应电源电压的期间也可以保持存储内容(数据)。
由于上述存储元件通过使用开关1203及开关1204进行预充电工作，因此可以缩短在再次开始供应电源电压之后直到电路1201重新保持原来的数据为止所需要的时间。
在电路1202中，电容器1208所保持的信号被输入到晶体管1210的栅极。因此，在再次开始向存储元件1200供应电源电压之后，根据保持在电容器1208的信号使晶体管1210成为导通状态或关闭状态，而可以从电路1202读出对应于该状态的信号。因此，即便对应于保持在电容器1208中的信号的电位稍有变动，也可以准确地读出原来的信号。
通过将这种存储元件1200应用于处理器所具有的寄存器或高速缓冲存储器等存储装置，可以防止存储装置内的数据因停止电源电压的供应而消失。另外，该存储装置可以在再次开始供应电源电压之后在短时间内恢复到停止供应电源之前的状态。因此，可以在处理器中或处理器所包括的一个或多个逻辑电路中在短时间内停止电源，从而可以降低功耗。
虽然在此将存储元件1200用于CPU，但也可以将存储元件1200用于诸如DSP(digital signal processor：数字信号处理器)、定制LSI或PLD(programmable logicdevice：可编程逻辑器件)等LSI、以及RF(radio frequency：射频)装置。
<显示装置>
以下参照图51A至图51C及图52A和图52B说明本发明的一个方式的显示装置。
设置在显示装置中的显示元件的例子包括：液晶元件(也称为液晶显示元件)、发光元件(也称为发光显示元件)。发光元件在其范畴内包括其亮度由电流或电压控制的元件，具体而言，在其范畴内包括无机EL(electroluminescence：电致发光)元件、有机EL元件等。下面，作为显示装置的例子对包括EL元件的显示装置(EL显示装置)及包括液晶元件的显示装置(液晶显示装置)进行说明。
另外，下面示出的显示装置在其范畴内包括密封有显示元件的面板及在该面板上安装有控制器等IC的模块。
下面示出的显示装置是指图像显示器件或光源(包括照明装置)。显示装置包括如下模块中的任一个：设置有连接器诸如FPC或TCP的模块；在TCP的端部设置有印刷线路板的模块；通过COG方式将IC(集成电路)直接安装到显示元件的模块。
图51A至图51C示出本发明的一个方式的EL显示装置的一个例子。图51A是EL显示装置中的像素的电路图。图51B是示出EL显示装置整体的俯视图。图51C是对应于图51B的点划线M-N的一部分的截面图。
图51A示出用于EL显示装置的像素的电路图的一个例子。
在本说明书等中，有时即使不指定有源元件(例如，晶体管或二极管)、无源元件(例如，电容器或电阻器)等的所有端子的连接位置，所属技术领域的普通技术人员也能够构成本发明的一个方式。就是说，即使未指定连接位置，本发明的一个方式是明确的。并且，当在本说明书等记载有连接位置时，有时可以判断为在本说明书等中记载有未指定连接位置的本发明的一个方式。尤其是，在端子的连接位置多于一个的情况下，不一定必须要指定该端子的连接位置。因此，有时通过仅指定有源元件(例如，晶体管或二极管)、无源元件(例如，电容器或电阻器)等的一部分的端子的连接位置，就能够构成本发明的一个方式。
在本说明书等中，当至少指定电路的连接位置时，有时所属技术领域的普通技术人员能够指定本发明。或者，当至少指定电路的功能时，有时所属技术领域的普通技术人员能够指定本发明。也就是说，当指定电路的功能时，本发明的一个方式可以是明确的。此外，可以判断为在本说明书等中记载有被指定其功能的本发明的一个方式。因此，当指定电路的连接位置时，即使不指定其功能，该电路也作为本发明的一个方式公开而构成本发明的一个方式。或者，当指定电路的功能时，即使不指定其连接位置，该电路也作为发明的一个方式公开而构成本发明的一个方式。
图51A所示的EL显示装置包括开关元件743、晶体管741、电容器742、发光元件719。
另外，由于图51A等示出电路结构的一个例子，所以还可以追加设置晶体管。与此相反，在图51A的各节点中，也可以不追加晶体管、开关、无源元件等。
晶体管741的栅极与开关元件743的一个端子及电容器742的一个电极电连接。晶体管741的源极与电容器742的另一个电极及发光元件719的一个电极电连接。晶体管741的漏极被供应电源电位VDD。开关元件743的另一个端子与信号线744电连接。发光元件719的另一个电极被供应恒电位。恒电位为接地电位GND或低于接地电位GND的电位。
作为开关元件743，优选使用晶体管。当作为开关元件使用晶体管时，可以减小像素的面积，由此EL显示装置可以具有高分辨率。作为开关元件743，可以使用通过与晶体管741同一工序形成的晶体管，由此可以以高生产率制造EL显示装置。作为晶体管741和/或开关元件743，例如可以使用上述晶体管。
图51B是EL显示装置的俯视图。EL显示装置包括衬底700、衬底750、密封材料734、驱动电路735、驱动电路736、像素737以及FPC732。密封材料734以包围像素737、驱动电路735以及驱动电路736的方式配置在衬底700与衬底750之间。另外，驱动电路735和/或驱动电路736也可以配置在密封材料734的外侧。
图51C是沿着图51B的点划线M-N的一部分的EL显示装置的截面图。
图51C示出晶体管741的结构，该晶体管741包括：衬底700上的导电体704a；导电体704a上的绝缘体712a；绝缘体712a上的绝缘体712b；在绝缘体712b上并与导电体704a重叠的半导体706a及半导体706b；与半导体706a及半导体706b接触的导电体716a及导电体716b；半导体706b、导电体716a及导电体716b上的绝缘体718a；绝缘体718a上的绝缘体718b；绝缘体718b上的绝缘体718c；以及在绝缘体718c上并与半导体706b重叠的导电体714a。注意，晶体管741的结构只是一个例子，晶体管741也可以具有与图51C所示的结构不同的结构。
因此，在图51C所示的晶体管741中，导电体704a具有栅电极的功能，绝缘体712a及绝缘体712b具有栅极绝缘体的功能，导电体716a具有源电极的功能，导电体716b具有漏电极的功能，绝缘体718a、绝缘体718b及绝缘体718c具有栅极绝缘体的功能，并且导电体714a具有栅电极的功能。注意，半导体706a、706b的电特性有时因光照射而发生变动。为了防止该变动，优选的是导电体704a、导电体716a、导电体716b和导电体714a中的一个以上具有遮光性。
另外，以虚线表示绝缘体718a和绝缘体718b之间的界面。这意味着它们的边界有时不明确。例如，当作为绝缘体718a及绝缘体718b使用同种绝缘体时，根据观察方法有时无法区分它们。
图51C示出电容器742的结构，该电容器742包括：衬底上的导电体704b；导电体704b上的绝缘体712a；绝缘体712a上的绝缘体712b；在绝缘体712b上并与导电体704b重叠的导电体716a；导电体716a上的绝缘体718a；绝缘体718a上的绝缘体718b；绝缘体718b上的绝缘体718c；以及在绝缘体718c上并与导电体716a重叠的导电体714b。在该结构中，在导电体716a与导电体714b重叠的区域中绝缘体718a的一部分及绝缘体718b的一部分被去除。
在电容器742中，将导电体704b及导电体714b用作一个电极，将导电体716a用作另一个电极。
因此，可以使用晶体管741的膜形成电容器742。导电体704a及导电体704b优选为同种导电体，此时，可以通过同一工序形成导电体704a和导电体704b。另外，导电体714a和导电体714b优选为同种导电体，此时，可以通过同一工序形成导电体714a和导电体714b。
图51C所示的电容器742的相对于占有面积的电容大。因此，图51C所示的EL显示装置的显示质量高。注意，虽然图51C所示的电容器742具有绝缘体718a的一部分及绝缘体718b的一部分被去除以便减薄导电体716a与导电体714b重叠的区域的结构，但是本发明的一个方式的电容器的结构不局限于该结构。例如，也可以使用绝缘体718c的一部分被去除以便减薄导电体716a与导电体714b重叠的区域的结构。
在晶体管741及电容器742上设置有绝缘体720。在此，绝缘体720也可以具有到达用作晶体管741的源电极的导电体716a的开口。在绝缘体720上设置有导电体781。导电体781也可以通过绝缘体720中的开口与晶体管741电连接。
在导电体781上设置有到达导电体781的开口的分隔壁784。在分隔壁784上设置有在分隔壁784的开口中与导电体781接触的发光层782。在发光层782上设置有导电体783。导电体781、发光层782和导电体783重叠的区域被用作发光元件719。
至此，说明了EL显示装置的例子。接着，将说明液晶显示装置的例子。
图52A是示出液晶显示装置的像素的结构例子的电路图。图52A和图52B所示的像素包括晶体管751、电容器752、在一对电极之间填充有液晶的元件(液晶元件)753。
晶体管751的源极和漏极中的一个与信号线755电连接，晶体管751的栅极与扫描线754电连接。
电容器752的一个电极与晶体管751的源极和漏极中的另一个电连接，电容器752的另一个电极与供应公共电位的布线电连接。
液晶元件753的一个电极与晶体管751的源极和漏极中的另一个电连接，液晶元件753的另一个电极与供应公共电位的布线电连接。供应到与上述电容器752的另一个电极电连接的布线的公共电位也可以与供应到液晶元件753的另一个电极的公共电位不同。
假设液晶显示装置的俯视图与EL显示装置相同来对该液晶显示装置进行说明。图52B是沿着图51B的点划线M-N的液晶显示装置的截面图。在图52B中，FPC732通过端子731与布线733a连接。布线733a也可以使用与晶体管751的导电体或晶体管751的半导体同种的导电体或半导体形成。
关于晶体管751，参照晶体管741的记载。关于电容器752，参照电容器742的记载。注意，图52B的电容器752之结构对应于图51C的电容器742之结构，但是电容器752之结构不局限于此。
当将氧化物半导体用作晶体管751的半导体时，可以实现关态电流极小的晶体管751。因此，保持在电容器752中的电荷不容易泄漏，而可以长期间保持施加到液晶元件753的电压。因此，在显示动作少的动态图像、静态图像的期间，晶体管751可以维持关闭状态，由此在该期间中可以减小用来使晶体管751工作的电力，而可以实现低功耗的液晶显示装置。另外，因为可以缩小电容器752的占有面积，所以可以提供一种开口率高的液晶显示装置或高分辨率液晶显示装置。
在晶体管751及电容器752上设置有绝缘体721。绝缘体721具有到达晶体管751的开口。在绝缘体721上设置有导电体791。导电体791通过绝缘体721中的开口与晶体管751电连接。
在导电体791上设置有用作取向膜的绝缘体792。在绝缘体792上设置有液晶层793。在液晶层793上设置有用作取向膜的绝缘体794。在绝缘体794上设置有间隔物795。在间隔物795及绝缘体794上设置有导电体796。在导电体796上设置有衬底797。
通过采用上述结构，可以提供一种包括占有面积小的电容器的显示装置、一种显示质量高的显示装置、或一种高分辨率显示装置。
例如，在本说明书等中，显示元件、作为包括显示元件的装置的显示装置、发光元件以及作为包括发光元件的装置的发光装置可以采用各种方式或者包括各种元件。例如，显示元件、显示装置、发光元件或发光装置包括白色、红色、绿色或蓝色等的发光二极管(LED：light emitting diode)、晶体管(根据电流而发光的晶体管)、电子发射元件、液晶元件、电子墨水、电泳元件、光栅光阀(GLV)、等离子体显示器面板(PDP)、使用微电机系统(MEMS)的显示元件、数字微镜设备(DMD)、数字微快门(DMS)、IMOD(干涉测量调节)元件、快门方式的MEMS显示元件、光干涉方式的MEMS显示元件、电润湿(electrowetting)元件、压电陶瓷显示器或使用碳纳米管的显示元件等中的至少一个。还可以包括其对比度、亮度、反射率、透射率等因电或磁作用而变化的显示媒体。
具有EL元件的显示装置的例子包括EL显示器。具有电子发射元件的显示装置的例子包括场致发射显示器(FED)及SED方式平面型显示器(SED：surface-conductionelectron-emitter display：表面传导电子发射显示器)等。具有液晶元件的显示装置的例子包括：液晶显示器(例如，透射式液晶显示器、半透射式液晶显示器、反射式液晶显示器、直观式液晶显示器、投射式液晶显示器)。具有电子墨水、电子粉流体(注册商标)或电泳元件的显示装置的例子包括电子纸。当实现半透射型液晶显示器或反射式液晶显示器时，像素电极的一部分或全部具有作为反射电极的功能。例如，像素电极的一部分或全部包含铝、银等。此时，可以将SRAM等存储电路设置在反射电极下。由此，可以进一步降低功耗。
注意，当使用LED时，也可以在LED的电极或氮化物半导体下设置石墨烯或石墨。石墨烯或石墨也可以为层叠有多个层的多层膜。如此，通过设置石墨烯或石墨，可以更容易地在其上形成氮化物半导体，诸如具有结晶的n型GaN半导体。并且，在其上设置具有结晶的p型GaN半导体等，由此能够形成LED。此外，也可以在石墨烯或石墨与具有晶体的n型GaN半导体之间设置AlN层。可以利用MOCVD形成LED所包括的GaN半导体。注意，当设置石墨烯时，可以以溅射法形成LED所包括的GaN半导体。
<电子设备>
本发明的一个方式的半导体装置可以用于显示设备、个人计算机或具备记录媒体的图像再现装置(典型的是，能够再现如数字通用磁盘(DVD：digital versatile disc)等记录媒体的内容并具有可以显示该再现图像的显示器的装置)中。可以具备本发明的一个方式的半导体装置的电子设备的其它例子是移动电话、包括便携式的游戏机、便携式数据终端、电子书阅读器终端、拍摄装置诸如视频摄像机或数码相机等、护目镜型显示器(头戴式显示器)、导航系统、音频再现装置(例如，汽车音响系统、数字音频播放器)、复印机、传真机、打印机、多功能打印机、自动柜员机(ATM)以及自动售货机。图53A至图53F示出这些电子设备的具体例子。
图53A示出便携式游戏机，其包括外壳901、外壳902、显示部903、显示部904、麦克风905、扬声器906、操作键907以及触屏笔908等。虽然图53A的便携式游戏机包括两个显示部903和显示部904，但是便携式游戏机所包括的显示部的个数不限于此。
图53B示出便携式数据终端，其包括第一外壳911、第二外壳912、第一显示部913、第二显示部914、连接部915、操作键916等。第一显示部913设置在第一外壳911中，而第二显示部914设置在第二外壳912中。而且，第一外壳911和第二外壳912由连接部915连接，可以通过连接部915改变第一外壳911和第二外壳912之间的角度。第一显示部913的影像也可以根据连接部915所形成的第一外壳911和第二外壳912之间的角度切换。另外，也可以对第一显示部913和第二显示部914中的至少一个使用具有位置输入功能的显示装置。另外，可以通过在显示装置中设置触摸屏来附加位置输入功能。或者，也可以通过在显示装置的像素部中设置还称为光电传感器的光电转换元件来附加位置输入功能。
图53C示出笔记本型个人计算机，其包括外壳921、显示部922、键盘923以及指向装置924等。
图53D示出电冷藏冷冻箱，其包括外壳931、冷藏室门932、冷冻室门933等。
图53E示出视频摄像机，其包括第一外壳941、第二外壳942、显示部943、操作键944、透镜945、连接部946等。操作键944及透镜945设置在第一外壳941中，而显示部943设置在第二外壳942中。第一外壳941和第二外壳942由连接部946连接，可以通过连接部946改变第一外壳941和第二外壳942之间的角度。显示部943的影像也可以根据连接部946所形成的第一外壳941和第二外壳942之间的角度切换。
图53F示出汽车，其包括车体951、车轮952、仪表盘953及灯954等。
在本实施方式中，对本发明的一个方式进行说明。但是，本发明的一个方式不局限于此。换而言之，在本实施方式等中，记载有各种各样的发明的方式，因此本发明的一个方式不局限于特定的方式。例如，作为本发明的一个方式，示出了在晶体管的沟道形成区域、源区域或漏区域等中包括氧化物半导体的情况的例子，但是本发明的一个方式不局限于该例子。根据情形或状况，本发明的一个方式中的各种各样的晶体管、晶体管的沟道形成区域或者晶体管的源区域或漏区域等也可以包括各种各样的半导体。根据情形或状况，本发明的一个方式中的各种各样的晶体管、晶体管的沟道形成区域或者晶体管的源区域或漏区域等例如也可以包含硅、锗、硅锗、碳化硅、砷化镓、铝砷化镓、磷化铟、氮化镓或者有机半导体等中的至少一个。或者，例如，根据情形或状况，本发明的一个方式中的各种各样的晶体管、晶体管的沟道形成区域或者晶体管的源区域或漏区域等也可以不包括氧化物半导体。
[实施例1]
在本实施例中，对根据本发明的一个方式的晶体管进行器件仿真来检查晶体管的电特性。
在本实施例中，制造对应于上述实施方式所示的晶体管17、晶体管22及晶体管30的模型A至C，并对模型A至C进行器件仿真。图54A至图54C示出模型A至C的截面图。
如上述实施方式所示，晶体管17、晶体管22及晶体管30是晶体管10的变形例子。因此，模型A至C也都包括导电体102、绝缘体104、绝缘体106a、半导体106b、绝缘体106c、绝缘体106d、导电体108a、导电体108b、绝缘体112、导电体114、绝缘体116及绝缘体118。
在此，模型A至C在绝缘体106c的设置方法上彼此不同。在模型A中，绝缘体106c的端部与绝缘体106a及半导体106b的端部彼此一致。在模型B中，绝缘体106c覆盖至绝缘体106a及106b的侧面。在模型C中，绝缘体106c覆盖绝缘体106a、半导体106b、导电体108a及导电体108b。
在此，假定绝缘体106a为IGZO(132)，半导体106b为IGZO(111)，绝缘体106c为IGZO(132)，且绝缘体106d为GaOx。另外，在半导体106b及绝缘体106c与导电体108a及导电体108b接触的区域中，以深度2.5nm形成有低电阻区域。
使用由Silvaco公司制造的器件仿真器“ATLAS”进行计算。主要的计算条件为如下：设定为L/W＝0.8/0.8μm，绝缘体104为400nm厚，绝缘体106a为20nm厚，半导体106b为15nm厚，绝缘体106c为5nm厚，绝缘体106d为5nm厚，绝缘体112为20nm厚。另外，表1示出用于计算的参数。注意，Eg表示能隙，Nc表示导带的有效态密度，Nv表示价带的有效态密度。另外，绝缘体106a的参数除了膜厚度以外都与绝缘体106c相同。
[表1]
Figure BDA0003253952010001401
Figure BDA0003253952010001411
Figure BDA0003253952010001421
如上述实施方式所示，绝缘体106a的能隙大于半导体106b的能隙。另外，绝缘体106c的能隙大于半导体106b的能隙。另外，绝缘体106d的能隙大于绝缘体106c的能隙。
图55A至图55C示出模型A至C的导带底能级Ec的计算结果。在图55A至图55C中，横轴绘制出当以绝缘体104与绝缘体106a的边界为0μm时的膜厚度方向的绝缘体106a、半导体106b、绝缘体106c、绝缘体106d，纵轴示出导带底能级Ec。注意，图55A至图55C所示的导带底能级对应于模型A至C的截面图中的导电体108a与导电体108b之间的正中点附近。
图55A至图55C所示的导带底能级Ec为如下。绝缘体106a的导带底能级Ec比半导体106b的导带底能级Ec更近于真空能级。另外，绝缘体106c的导带底能级Ec比半导体106b的导带底能级Ec更近于真空能级。绝缘体106d的导带底能级Ec比绝缘体106c的导带底能级Ec更近于真空能级。
另外，在模型A至C之间，绝缘体106a、半导体106b、绝缘体106c、绝缘体106d的导带底能级Ec大致相同。
如此，图56示出在满足上述实施方式所示的能隙与能级的关系的模型A至C中通过器件仿真而得到的Id-Vg特性(漏极电流-栅极电压特性)。在图56中，横轴表示栅极电压Vg[V]，纵轴表示漏极电流Id[A]。另外，将漏极电压Vd设定为0.1V或1.8V，将栅极电压Vg从-3.0V扫描到3.0V。
如图56所示，模型A至C中的每一个都具有十分高的通断比，而示出良好的晶体管特性。尤其是，在模型C中，用作晶体管的源电极及漏电极的导电体108a及导电体108b与半导体106b的顶面直接接触，所以可以获得大于模型A及模型B的通态电流。
如上述实施方式所示那样，在本实施例中进行器件仿真的晶体管可以通过设置绝缘体106d抑制In从绝缘体106d至绝缘体112的扩散而抑制泄漏电流的增大。再者，通过在半导体106b与绝缘体106d之间设置绝缘体106c，可以在主要形成有沟道的半导体106b与绝缘体106c之间形成良好的界面。
[实施例2]
在本实施例中，作为本发明的一个方式的晶体管，以利用离子注入法添加氧离子的方法制造晶体管。作为比较例子，制造不添加氧离子的晶体管2A，并且作为本发明的一个方式的晶体管，制造晶体管2B至晶体管2D。
注意，作为晶体管的结构，可以参照图23A至图23C等，而作为晶体管的制造方法，可以参照图31A至图33F等。
首先，作为衬底150，准备依次层叠有厚度为100nm的氧化硅膜、厚度为280nm的氮氧化硅膜、厚度为300nm的氧化硅膜及厚度为300nm的氧化硅膜的硅衬底。
接着，作为绝缘体151，通过溅射法形成厚度为50nm的氧化铝膜。
接着，通过溅射法形成厚度为150nm的钨膜。接着，在钨膜上形成抗蚀剂，使用该抗蚀剂对该钨膜进行加工，由此形成导电体152(参照图31A及图31B)。
接着，作为绝缘体153，通过ALD法形成厚度为20nm的氧化铝膜。然后，在氮气氛下以550℃进行1小时的加热处理。
接着，作为绝缘体154，通过PECVD法形成厚度为60nm的氧化硅膜(参照图31C及图31D)。
接着，作为绝缘体176a，通过DC溅射法形成厚度为20nm的In-Ga-Zn氧化物膜。作为In-Ga-Zn氧化物膜的形成条件，使用In:Ga:Zn＝1:3:4[原子个数比]的靶材，作为成膜气体使用40sccm的氩气体及5sccm的氧气体，成膜压力为0.7Pa(使用日本佳能-安内华公司制造的小型真空计MG-2进行测定)，成膜功率为500W，衬底温度为200℃，靶材-衬底间距离为60mm。
接着，作为半导体176b，通过DC溅射法形成厚度为20nm的In-Ga-Zn氧化物膜。作为In-Ga-Zn氧化物膜的形成条件，使用In:Ga:Zn＝1:1:1[原子个数比]的靶材，作为成膜气体使用30sccm的氩气体及15sccm的氧气体，成膜压力为0.7Pa(使用日本佳能-安内华公司制造的小型真空计MG-2进行测定)，成膜功率为500W，衬底温度为300℃，靶材-衬底间距离为60mm。
接着，在氮气氛下以450℃进行1小时的加热处理，并在氧气氛下以450℃进行1小时的加热处理。
接着，作为导电体178，通过DC溅射法形成厚度为150nm的钨膜(参照图31E及图31F)。
接着，在导电体178上形成抗蚀剂，使用该抗蚀剂对该导电体178进行加工，由此形成导电体158a及导电体158b。
接着，使用抗蚀剂、导电体158a及导电体158b对绝缘体176a及半导体176b进行加工，由此形成绝缘体156a及半导体156b(参照图31G及图31H)。
接着，作为绝缘体176c，通过RF溅射法形成厚度为5nm的氧化镓膜。作为成膜气体使用30sccm的氩气体及15sccm的氧气体，成膜压力为0.4Pa，成膜功率为1000W，衬底温度为200℃，靶材-衬底间距离为60mm。
接着，作为绝缘体182，通过PECVD法形成厚度为20nm的氧氮化硅膜。
接着，作为导电体184，通过DC溅射法依次形成厚度为30nm的氮化钛膜及厚度为135nm的钨膜(参照图32A及图32B)。接着，在导电体184上形成抗蚀剂，使用该抗蚀剂对该导电体184进行加工，由此形成导电体164。
接着，使用抗蚀剂及/或导电体164对绝缘体176c及绝缘体182进行加工，由此形成绝缘体156c及绝缘体162(参照图32C及图32D)。
接着，作为绝缘体166，通过ALD法形成厚度为10nm的氧化铝膜(参照图32E及图32F)。
接着，利用离子注入装置添加剂量为1×1016ions/cm2的氧离子(参照图33A及图33B)。在此，在晶体管2A中不进行氧离子的添加，在晶体管2B中以5kV的加速电压添加氧离子，在晶体管2C中以7.5kV的加速电压添加氧离子，在晶体管2D中以10kV的加速电压添加氧离子。
接着，通过RF溅射法形成厚度为130nm的氧化铝膜。
接着，在氧气氛下以400℃进行1小时的加热处理(参照图33C及图33D)。
接着，通过PECVD法形成厚度为300nm的氧氮化硅膜。
接着，通过DC溅射法依次形成厚度为50nm的钛膜、厚度为200nm的铝膜及厚度为50nm的钛膜。接着使用抗蚀剂对该叠层膜进行加工来形成导电体170a及导电体170b(参照图33E及图33F)。
由此，制造沟道长度L为0.77μm且沟道宽度W为0.99μm的晶体管2A至2D。
对晶体管2A至2D的Id-Vg特性(漏极电流-栅极电压特性)进行测定。在Id-Vg特性的测定中，背栅极电压为0V，漏极电压为0.1V或1.8V，以每次增加0.1V的方式将栅极电压从-3.0V扫描到3.0V。
图57A至图57D示出Id-Vg特性的测定结果。图57A至图57D分别对应于晶体管2A至2D的Id-Vg特性的测定结果，横轴表示栅极电压Vg[V]，左侧的纵轴表示漏极电流Id[A]，右侧的纵轴表示场效应迁移率μFE[cm2/Vs]。另外，在图57A至图57D中，以实线表示漏极电流，以虚线表示场效应迁移率。
如图57A至图57D所示，在没有添加氧离子的晶体管2A中，呈现不出通断比，而没有得到电特性，但在添加有氧离子的晶体管2B至2D得到良好的电特性。另外，晶体管2B至2D也具有良好的场效应迁移率。
从上述结果可知，通过透过用作层间绝缘膜的绝缘体166对晶体管添加氧离子，晶体管被供应过剩氧，而在晶体管的氧化物半导体中氧缺陷等缺陷减少。通过使用这种缺陷被减少的氧化物半导体，可以提供具有稳定的电特性的晶体管。
[实施例3]
在本实施例中，说明通过RF溅射法形成的氧化铝膜的TDS的分析结果。如下样品用于TDS评价：作为比较例子没有形成氧化铝膜的样品3A；作为实施例通过RF溅射法形成有氧化铝膜的样品3B；作为实施例在通过RF溅射法形成氧化铝膜后将其去除的样品3C；以及作为实施例在通过RF溅射法形成氧化铝膜并在氧气氛下进行加热处理后将氧化铝膜去除的样品3D。
首先，通过对硅片进行热氧化，在硅片表面形成厚度为100nm的热氧化膜。在包含3vol.％HCl的氧气氛下以950℃进行4小时的热氧化。
接着，在样品3B至3D中，在热氧化膜上通过RF溅射法形成厚度为20nm的氧化铝膜。注意，作为成膜气体使用25sccm的氩气体及25sccm的氧气体，成膜压力为0.4Pa，成膜功率为2500W，衬底温度为250℃，靶材-衬底间距离为60mm。
接着，在氧气氛下以400℃对样品3D进行1小时的加热处理。
接着，在样品3C及样品3D中，以85℃进行湿蚀刻来去除氧化铝膜。
图58A至58D示出对以上述方式制造的样品3A至3D进行TDS分析的结果。注意，在该TDS分析中，测定相当于氧分子的质荷比M/z＝32的释放量。在图58A至图58D中横轴表示衬底的加热温度[℃]，纵轴表示与质荷比M/z＝32的释放量成正比的强度。
如图58A所示，在没有形成氧化铝膜的样品3A中几乎没有释放氧分子。与此相反，在通过RF溅射法形成氧化铝膜后将氧化铝膜去除的样品3C及样品3D中释放氧分子。样品3C的氧分子释放量为2.2×1015molecules/cm2，样品3D的氧分子释放量为1.3×1015molecules/cm2。由此，如上述实施方式所示，在与氧化铝的层间绝缘膜接触的氧化硅的基底绝缘膜中，通过TDS分析可知，氧分子的释放量为1.0×1014molecules/cm2以上且1.0×1016molecules/cm2以下，优选为1.0×1015molecules/cm2以上且5.0×1015molecules/cm2以下。
另一方面，在不去除所形成的氧化铝膜的样品3B中几乎没有释放氧分子。可以认为这是因为在进行TDS分析时在形成有氧化铝膜的样品3B中氧分子的释放被氧化铝膜遮挡，而在没有形成氧化铝膜的样品3C及样品3D中氧分子被释放。因此，可知氧化铝膜具有较高的氧阻挡性。由此，氧化铝膜可以防止添加到氧化硅的氧的向外扩散。
另外，由于在形成氧化铝膜后在氧气氛下以400℃进行加热处理的样品3D中也释放氧分子，因此可知在进行加热处理时氧化铝膜也阻挡氧的向外扩散。
[实施例4]
在本实施例中，利用SIMS对在氧化硅膜上形成有氧化铝膜的样品的氧扩散进行分析。在本实施例中，形成样品4A至样品4F的共六个样品。另外，在SIMS分析中从衬底一侧开始进行测定。
下面说明样品4A至样品4F的制造方法。
首先，对硅片进行热氧化，在硅片表面形成厚度为100nm的氧化硅膜。以950℃进行4小时的热氧化，并且热氧化的气氛是包含3vol.％HCl的氧气氛。
接着，在样品4A至样品4E中，在氧化硅膜上通过ALD法形成厚度为10nm的氧化铝膜。作为前驱体使用TMA(Trimethyl Aluminum：三甲基铝)，作为氧化剂使用臭氧，衬底温度为250℃。
另外，在样品4F中，在氧化硅膜上通过RF溅射法形成厚度为70nm的氧化铝膜。靶材为氧化铝(Al2O3)，成膜气体的氧流量为25sccm且氩流量为25sccm(O2＝50vol.％，Ar＝50vol.％)，成膜压力为0.4Pa，成膜功率为2500W，衬底温度为250℃，靶材-衬底间距离为60mm。作为用于溅射气体的氧气体，使用由质量数为18的氧原子构成的氧分子(18O2)的氧气体。
接着，在样品4B至样品4E中，利用离子注入装置添加剂量为1.0×1016ions/cm2的氧离子。在此，在样品4B中以加速电压2.5kV添加氧离子，在样品4C中以加速电压5.0kV添加氧离子，在样品4D中以加速电压7.5kV添加氧离子，在样品4E中以加速电压10.0kV添加氧离子。氧离子的添加使用质量数为18的氧离子(18O+)。
图59示出对以如上方式制造的样品4A至样品4F进行SIMS分析而检测出18O的结果。在图59中，横轴表示depth(以氧化铝膜的表面为基准的深度)[nm]，纵轴表示18Oconcentration(18O的浓度)[atoms/cm3]。SIMS测定利用ULVAC-PHI公司制造的四极二次离子质谱分析仪(ADEPT1010)。
从图59可知，在样品4A中，几乎没有被添加18O，在样品4B至样品4E中，加速电压的大小与18O的添加的区域的深度有关。样品4F的分布的一部分与样品4C的分布重叠。由此可推测，在样品4F中，以与加速电压5kV的离子注入相同程度的能量添加有18O。另外，由于在样品4F中添加18O时，即在通过RF溅射法形成氧化铝膜时，将衬底温度加热到250℃左右，因此样品4F所含的18O在较深的区域(氧化硅与硅片的界面附近及更深的区域)中的浓度高于样品4B至样品4E。
如此，即使通过利用RF溅射法形成氧化铝膜而对氧化硅膜添加氧，也可以添加与以加速电压5kV左右的离子注入添加氧离子时相同程度的量的氧。
[实施例5]
在本实施例中，作为本发明的一个方式的晶体管，以不利用离子注入法添加氧离子的方法形成晶体管。
注意，作为晶体管的结构，可以参照图23A至图23C等，而作为晶体管的制造方法，可以参照图31A至图33F等。
首先，作为衬底150，准备依次层叠有厚度为100nm的氧化硅膜、厚度为280nm的氮氧化硅膜、厚度为300nm的氧化硅膜及厚度为300nm的氧化硅膜的硅衬底。
接着，作为绝缘体151，通过溅射法形成厚度为50nm的氧化铝膜。
接着，通过溅射法形成厚度为50nm的钨膜。接着，在钨膜上形成抗蚀剂，使用该抗蚀剂对该钨膜进行加工，由此形成导电体152(参照图31A及图31B)。
接着，通过PECVD法形成厚度为10nm的氧化硅膜(相当于图30A及图30B所示的晶体管68的绝缘体155)。
接着，作为绝缘体153，通过ALD法形成厚度为20nm的氧化铪膜。
接着，作为绝缘体154，通过PECVD法形成厚度为30nm的氧化硅膜(参照图31C及图31D)。
接着，作为绝缘体176a，通过DC溅射法形成厚度为40nm的In-Ga-Zn氧化物膜。作为In-Ga-Zn氧化物膜的形成条件，使用In:Ga:Zn＝1:3:4[原子个数比]的靶材，作为成膜气体使用40sccm的氩气体及5sccm的氧气体，成膜压力为0.7Pa(使用日本佳能-安内华公司制造的小型真空计MG-2进行测定)，成膜功率为500W，衬底温度为200℃，靶材-衬底间距离为60mm。
接着，作为半导体176b，通过DC溅射法形成厚度为20nm的In-Ga-Zn氧化物膜。作为In-Ga-Zn氧化物膜的形成条件，使用In:Ga:Zn＝1:1:1[原子个数比]的靶材，作为成膜气体使用30sccm的氩气体及15sccm的氧气体，成膜压力为0.7Pa(使用日本佳能-安内华公司制造的小型真空计MG-2进行测定)，成膜功率为500W，衬底温度为300℃，靶材-衬底间距离为60mm。
接着，在氮气氛下以550℃进行1小时的加热处理，并在氧气氛下以550℃进行1小时的加热处理。
接着，作为导电体178，通过DC溅射法形成厚度为50nm的钨膜(参照图31E及图31F)。
接着，在导电体178上形成抗蚀剂，使用该抗蚀剂对该导电体178进行加工，由此形成导电体158a及导电体158b。
接着，使用抗蚀剂、导电体158a及导电体158b对绝缘体176a及半导体176b进行加工，由此形成绝缘体156a及半导体156b(参照图31G及图31H)。
接着，作为绝缘体176c，通过DC溅射法形成厚度为5nm的In-Ga-Zn氧化物膜。作为In-Ga-Zn氧化物膜的形成条件，使用In:Ga:Zn＝1:3:2[原子个数比]的靶材，作为成膜气体使用30sccm的氩气体及15sccm的氧气体，成膜压力为0.7Pa，成膜功率为500W，衬底温度为200℃，靶材-衬底间距离为60mm。
接着，作为绝缘体182，通过PECVD法形成厚度为13nm的氧氮化硅膜。
接着，作为导电体184，通过DC溅射法依次形成厚度为30nm的氮化钛膜及厚度为135nm的钨膜(参照图32A及图32B)。接着，在导电体184上形成抗蚀剂，使用该抗蚀剂对该导电体184进行加工，由此形成导电体164。
接着，使用抗蚀剂及/或导电体164对绝缘体176c及绝缘体182进行加工，由此形成绝缘体156c及绝缘体162(参照图32C及图32D)。
接着，作为绝缘体166，通过RF溅射法形成厚度为140nm的氧化铝膜(参照图32E及图32F)。作为成膜气体使用25sccm的氩气体及25sccm的氧气体，成膜压力为0.4Pa，成膜功率为2500W，衬底温度为250℃，靶材-衬底间距离为60mm。
另外，如上述实施方式中的记载那样，当通过溅射法形成绝缘体166时，可以同时添加氧离子等，来对绝缘体154等供应过剩氧。因此，在本实施例中，不进行通过图33A及图33B所示的离子注入法的氧离子的添加。
接着，在氧气氛下以400℃进行1小时的加热处理。
接着，通过PECVD法形成厚度为300nm的氧氮化硅膜。
接着，通过DC溅射法依次形成厚度为50nm的钛膜、厚度为200nm的铝膜及厚度为50nm的钛膜。接着使用抗蚀剂对该叠层膜进行加工来形成导电体170a及导电体170b(参照图33E及图33F)。
由此，制造沟道长度L为0.21μm且沟道宽度W为0.34μm的晶体管。
对晶体管的Id-Vg特性(漏极电流-栅极电压特性)进行测定。在Id-Vg特性的测定中，背栅极电压为0V及-5V。作为其他测定条件，漏极电压为0.1V或1.8V，以每次增加0.1V的方式将栅极电压从-3.0V扫描到3.0V。
图60A及图60B示出Id-Vg特性的测定结果。在此，图60A示出在背栅极电压为0V的条件下的测定结果，图60B示出在背栅极电压为-5V的条件下的测定结果。在图60A及图60B中，横轴表示栅极电压Vg[V]，左侧的纵轴表示漏极电流Id[A]，右侧的纵轴表示场效应迁移率μFE[cm2/Vs]。另外，在图60A及图60B中，以实线表示漏极电流，以虚线表示场效应迁移率。
如图60A及图60B所示，即使通过溅射法等进行氧离子的添加也得到晶体管的良好的电特性。另外，在背栅极电压为0V且漏极电压Vd为0.1V时，场效应迁移率为良好的值，即6.4cm2/Vs，亚阈值摆幅值(S值)也是良好的值，即104.6mV/dec。再者，在背栅极电压为-5V且漏极电压Vd为0.1V时，场效应迁移率为良好的值，即2.8cm2/Vs，S值也是良好的值，即112.2mV/dec。
接着，计算本实施例的晶体管的阈值电压Vth及Shift。
在此，对本说明书中的阈值电压及Shift进行说明。将阈值电压定义为：在横轴表示栅极电压Vg[V]且纵轴表示漏极电流的均方根Id1/2[A]的Vg-Id曲线上，曲线上的倾斜度最大的点处的切线与Id1/2＝0的直线(即Vg轴)的交点的栅极电压。注意，在此，以漏极电压Vd＝1.8V计算阈值电压。
另外，将Id-Vg特性中的漏极电流的上升时的栅极电压称为Shift。将本说明书中的漂移值(Shift)定义为：在横轴表示栅极电压Vg[V]且纵轴表示漏极电流Id[A]的对数的Vg-Id曲线上，曲线上的倾斜度最大的点处的切线与Id＝1.0×10-12[A]的直线的交点的栅极电压。注意，在此以漏极电压Vd＝1.8V计算Shift。
在本实施例中，在背栅极电压为0V时，晶体管的阈值电压为0.7V且Shift为0.1V，这说明即使背栅极电压为0V晶体管也具有常关闭的电特性。另外，在背栅极电压为-5V时，晶体管的阈值电压为1.8V且Shift为1.16V，同样示出常关闭的电特性。
从上述结果可知，通过利用溅射法等形成用作层间绝缘膜的绝缘体166并对绝缘体166添加氧离子等，绝缘体154等被供应过剩氧，而在晶体管的氧化物半导体中氧缺陷等缺陷减少。通过使用这种缺陷被减少的氧化物半导体，可以提供具有稳定的电特性的晶体管。
接着，图61A至图61D示出在本实施例中制造的晶体管的衬底的125个点中的场效应迁移率μFE、Shift、S值及阈值电压Vth的偏差的调查结果。在图61A至图61D中，横轴分别表示场效应迁移率μFE[cm2/Vs]、Shift[V]、S值[mV/dec]及阈值电压Vth[V]，纵轴表示概率分布。
如图61A至图61D所示，平面中的场效应迁移率μFE、Shift、S值及阈值电压Vth的偏差都小。
另外，由背栅极(导电体152)的电压控制Vth，并且对控制前后的Shift的偏差进行调查。该调查为如下：以分布在5英寸的衬底的5×5块上的方式形成与上述晶体管具有同样的结构的晶体管，并对一个块的60个点进行测定。以背栅极电压Vbg＝38V施加电压200毫秒来控制Vth。图62示出Shift的偏差。在图62中，横轴表示Shift[V]，纵轴表示概率分布。
如图62所示，控制Vth前的Shift的偏差为σ＝53.0mV，控制Vth后的Shift的偏差为σ＝73.2mV，这意味着控制后的偏差的增加并不显著。
接着，对因各种应力测试产生的晶体管的电特性的变动进行检测。
图63A示出正栅极BT(Bias-Temperature)应力测试的结果。在正栅极BT应力测试中，首先，测定应力测试前的Id-Vg特性。在该测定中，将背栅极电压设定为0V，将漏极电压设定为0.1V或1.8V，以每次增加0.1V的方式将栅极电压从-3.0V扫描到3.0V。接着，测定应力测试后的Id-Vg特性。在该测定中，将漏极电压设定为0V，将背栅极电压设定为0V，施加3.3V的栅极电压1小时。如图63A所示，1小时的正栅极BT应力测试前后的Shift的变动值(ΔShift)较小，即0.08V。
图63B示出负栅极BT应力测试的结果。在负栅极BT应力测试中，首先，测定应力测试前的Id-Vg特性。在该测定中，将背栅极电压设定为0V，将漏极电压设定为0.1V或1.8V，以每次增加0.1V的方式将栅极电压从-3.0V扫描到3.0V。接着，测定应力测试后的Id-Vg特性。在该测定中，将漏极电压设定为0V，将背栅极电压设定为0V，施加-3.3V的栅极电压1小时。如图63B所示，1小时的负栅极BT应力测试前后的ΔShift较小，即0.03V。
图63C示出正漏极BT应力测试的结果。在正漏极BT应力测试中，首先，测定应力测试前的Id-Vg特性。在该测定中，将背栅极电压设定为0V，将漏极电压设定为0.1V或1.8V，以每次增加0.1V的方式将栅极电压从-3.0V扫描到3.0V。接着，测定应力测试后的Id-Vg特性。在该测定中，将栅极电压设定为0V，将背栅极电压设定为0V，施加1.8V的漏极电压1小时。如图63C所示，1小时的正漏极BT应力测试前后的ΔShift较小，即0.01V。
图63D示出负背栅极BT应力测试的结果。在负背栅极BT应力测试中，首先，测定应力测试前的Id-Vg特性。在该测定中，将背栅极电压设定为-5V，将漏极电压设定为0.1V或1.8V，以每次增加0.1V的方式将栅极电压从-3.0V扫描到3.0V。接着，将漏极电压设定为0V，将栅极电压设定为0V，施加-5V的背栅极电压1小时。如图63D所示，1小时的负背栅极BT应力测试前后的ΔShift较小，即0.01V。
如上所述，即使在形成绝缘体166时通过溅射法进行氧离子的添加，晶体管的因各种应力测试而产生的电特性的变动也小。因此，通过采用本实施例所示的结构，可以提供可靠性高的晶体管。
[实施例6]
在本实施例中，以不同的升温速率对分别在硅衬底上形成有氧化硅膜的三种样品进行TDS分析，由此求出上述样品的氧化硅膜中的氧的扩散长度。
下面示出样品的制造方法。首先，通过对硅片进行热氧化，在硅片表面形成厚度为100nm的热氧化膜。在包含3vol.％HCl的氧气氛下以950℃进行4小时的热氧化。
接着，在热氧化膜上通过RF溅射法形成厚度为100nm的氧化硅膜。作为成膜气体使用50sccm的氧气体，成膜压力为0.4Pa，成膜功率为1500W，衬底温度为100℃，靶材-衬底间距离为60mm。
以升温速率分别为15℃/min(样品6A)、30℃/min(样品6B)及60℃/min(样品6C)的方式对以上述方式制造的样品6A、样品6B及样品6C进行TDS分析。在该TDS分析中，测定相当于氧分子的质荷比M/z＝32的释放量。
图64示出TDS分析的结果。在图64中，横轴表示衬底温度[℃]，纵轴表示与质荷比M/z＝32的释放量成正比的脱附信号(desorption signal)的强度。
图65示出对图64所示的脱附信号进行积分及归一化而获得的反应率曲线。在图65中，横轴表示衬底温度[℃]，纵轴表示反应率α。图65所示的反应率曲线是减去背景值(脱附信号的初值)进行积分而获得的。
从图65所示的样品6A至6C的反应率曲线提取α＝0.4、α＝0.6、α＝0.8的值，标绘出相对于衬底温度T的倒数的升温速率β的自然对数lnβ。图66示出所标绘出的lnβ与对其利用一次函数进行了近似处理的图表。在图66中，横轴表示衬底温度的倒数1/T[1/K]，纵轴表示升温速率β的自然对数lnβ。当α为0.4、0.6及0.8时，可以从所标绘的值获得近似直线。通过阿伦尼乌斯公式可以从该近似直线的倾斜度计算出活化能Ea[eV]。表2示出对应于反应率α＝0.4、α＝0.6及α＝0.8的活化能Ea[eV]。
[表2]
反应率α 0.4 0.6 0.8
活化能Ea[eV] 0.84 0.85 0.9
在此，为了计算氧的扩散长度，需要计算下面的数式(1)所示的扩散常数D(T)。
[数式1]
D(T)＝D0eXp(-Ea/kT) (1)
在此，D0表示频率因子，k表示玻尔兹曼常数。
另外，热脱附信号q(T)的模型可以以如下数式(2)表示。
[数式2]
Figure BDA0003253952010001591
在此，C0表示初期浓度，β表示升温速率。另外，数式(2)中的Ψ(T)可以以如下数式(3)表示。
[数式3]
Figure BDA0003253952010001592
从数式(1)可知，在求得扩散常数D(T)时，未知的参数是Ea及D0。其中，Ea已通过表1确定。因此，接下来计算D0。
以数式(2)所示的模型的曲线对应于图64所示的TDS分析结果的脱附信号的峰值的方式决定D0。在此，即使改变升温速率，D0也不变，因此以数式(2)表示的模型的曲线与图64所示的实测的脱附信号的峰值位置在15℃/min、30℃/min及60℃/min这三个条件的每一个下都接近的方式选择D0。
图67示出升温速率为15℃/min、30℃/min及60℃/min时的以数式(2)表示的模型的曲线及TDS分析的脱附信号的峰值位置。在图67中，横轴表示衬底温度[℃]，纵轴表示脱附信号的强度。
如图67所示，以TDS分析的实测的脱附信号的峰值位置与以数式(2)表示的模型曲线的峰值位置整体上相接近的方式计算D0。由此，计算出D0为4.50×10-6cm2/sec。
表3示出在使用α＝0.4的Ea＝0.84eV及D0＝4.50×10-6cm2/sec时计算的衬底温度为300℃、350℃、400℃、450℃时的扩散常数D(T)及扩散长度2√D(T)·t。在此，在扩散长度2√D(T)·t中，t表示加热处理时间，在此，以1小时(3600秒)进行计算。注意，虽然在表3中示出衬底温度为300℃、350℃、400℃及450℃这四个条件，但是也可以以更高的衬底温度利用上述数式计算出扩散常数及扩散长度。
[表3]
Figure BDA0003253952010001601
如表3所示，确认到氧化硅膜中的氧通过以400℃进行1小时的加热处理而扩散大约1μm至3μm。因此，如上述实施方式所示，在晶体管50等中，成为氧的扩散源的绝缘体166与绝缘体154相接触的区域与用作半导体156b等的沟道形成区域的区域之间的距离为3μm以下，优选为1μm以下。
[实施例7]
在本实施例中，制造如下样品并说明利用TDS对该样品进行分析的结果：在硅衬底上形成绝缘膜，在该绝缘膜上形成In-Ga-Zn氧化物，在对该氧化物进行图案形成之后进行加热处理的样品。在本实施例中，制造如下两个样品并对其进行评价：在对氧化物进行图案形成后不进行加热处理的样品7A；以及在对氧化物进行图案形成后进行加热处理的样品7B。
说明用于TDS的评价的样品之制造方法。首先，对硅片进行热氧化，在硅片表面形成厚度为100nm的氧化硅膜。以950℃进行4小时的热氧化，并且作为热氧化的气氛使用包含3vol.％的HCl的氧气氛。
接着，在氧化硅膜上利用PECVD法形成厚度为10nm的氧化硅膜。作为形成条件，作为成膜气体使用1sccm的SiH4及800sccm的N2O，RF电源频率为60MHz，RF电源功率为150W，成膜压力为40Pa，衬底温度为400℃。
接着，在氧化硅膜上通过ALD法形成厚度为20nm的氧化铪膜。在通过ALD法的成膜中，衬底温度为200℃，使用使包含四二甲基酰胺铪(TDMAH)的液体气化的源气体及作为氧化剂的O3气体。
接着，在氧化铪膜上通过PECVD法形成厚度为30nm的氧化硅膜。作为形成条件，作为成膜气体使用1sccm的SiH4及800sccm的N2O，RF电源频率为60MHz，RF电源功率为150W，成膜压力为40Pa，衬底温度为400℃。注意，下面有时将上述厚度为10nm的氧化硅膜、厚度为20nm的氧化铪膜及厚度为30nm的氧化硅膜的叠层膜称为基底绝缘膜。
接着，通过DC溅射法形成厚度为40nm的In-Ga-Zn氧化物膜。In-Ga-Zn氧化物膜使用In:Ga:Zn＝1:3:4[原子个数比]的靶材形成，下面有时将其称为In-Ga-Zn氧化物(134)。另外，作为成膜气体使用40sccm的氩气体及5sccm的氧气体，成膜压力为0.7Pa(使用由日本佳能-安内华公司制造的小型真空计MG-2测定)，成膜功率为500W，衬底温度为200℃，靶材-衬底间距离为60mm。
接着，通过DC溅射法形成厚度为20nm的In-Ga-Zn氧化物膜。In-Ga-Zn氧化物膜使用In:Ga:Zn＝1:1:1[原子个数比]的靶材形成，下面有时将其称为In-Ga-Zn氧化物(111)。另外，作为成膜气体使用30sccm的氩气体及15sccm的氧气体，成膜压力为0.7Pa(使用由日本佳能-安内华公司制造的小型真空计MG-2测定)，成膜功率为500W，衬底温度为300℃，靶材-衬底间距离为60mm。
接着，在氮气氛下以400℃进行1小时的加热处理，并在氧气氛下以400℃进行1小时的加热处理。
接着，通过DC溅射法形成厚度为20nm的W膜。形成条件为如下：作为成膜气体使用80sccm的氩气体，成膜压力为0.8Pa，成膜功率为1000W，衬底温度为130℃，靶材-衬底间距离为60mm。
接着，在W膜、In-Ga-Zn氧化物(111)及In-Ga-Zn氧化物(134)上形成抗蚀剂掩模，使用该抗蚀剂掩模对上述叠层膜进行加工。
利用ICP干蚀刻法以两个步骤进行叠层膜的加工。第一步骤的处理条件为如下：压力为1.2Pa，RF电源功率为上侧1000W且下侧400W，蚀刻气体为12.5sccm的甲烷及75sccm的氩，处理时间为15sec。第二步骤的处理条件为如下：压力为0.6Pa，RF电源功率为上侧1000W且下侧400W，蚀刻气体为12.5sccm的甲烷及75sccm的氩，处理时间为82sec。
在以上述方式对该叠层膜进行加工之后，只对样品7B在氮气氛下以400℃进行1小时的加热处理。
接着，对样品7A及样品7B进行湿蚀刻，去除W膜、In-Ga-Zn氧化物(111)及In-Ga-Zn氧化物(134)的叠层膜。因此，样品7A及样品7B成为露出基底绝缘膜的结构。
图68A及图68B示出对以如上方式形成的样品7A及样品7B进行TDS分析的结果。注意，在该TDS分析中，测定相当于氢分子的质荷比M/z＝2的释放量及相当于水分子的质荷比M/z＝18的释放量。图68A示出氢的测定结果，图68B示出水的测定结果。在图68A及图68B中，横轴表示衬底的加热温度[℃]，纵轴表示与各质荷比的释放量成正比的强度。
如图68B所示，样品7B的水分子释放量低于样品7A的水分子释放量。尤其是，在衬底温度为400℃以下时，样品7B的水分子释放量更显著地低于样品7A的水分子释放量。这是因为样品7B在对基底绝缘膜上的W膜、In-Ga-Zn氧化物(111)及In-Ga-Zn氧化物(134)进行图案形成后进行了温度为400℃的加热处理。
如此，通过对基底绝缘膜上的W膜、In-Ga-Zn氧化物(111)及In-Ga-Zn氧化物(134)进行图案形成并在氮气氛下进行加热处理，基底绝缘膜所含的水减少。
另外，在衬底温度200℃至300℃的温度范围内，样品7B的氢分子释放量稍微低于样品7A的氢分子释放量，但是该差异并不大。可推测到因加热衬底而使基底绝缘膜中的氢与基底绝缘膜中的氧键合，从而形成水分子。因此，可认为在上述TDS分析中测定出的水分子的一部分曾为基底绝缘膜中的氢。也就是说，通过对基底绝缘膜上的W膜、In-Ga-Zn氧化物(111)及In-Ga-Zn氧化物(134)进行图案形成并在氮气氛下进行加热处理，基底绝缘膜所含的氢也减少。
[实施例8]
在本实施例中，作为根据本发明的一个方式的晶体管，分别制造如下样品：在晶体管的制造工序中利用高温(例如550℃以上)的加热处理的样品8A；在晶体管的制造工序中利用低温(例如410℃以下)的加热处理的样品8B；以及在晶体管的制造工序中利用低温(例如410℃以下)的加热处理并在氧化物半导体的图案形成后进行加热处理的样品8C。并且，对样品8A至样品8C的晶体管的电特性及可靠性进行评价。
注意，关于晶体管的结构可以参照图30A等，关于晶体管的制造方法可以参照图31A至图33F等。
首先，作为衬底150，准备依次层叠有厚度为100nm的氧化硅膜、厚度为50nm的氮氧化硅膜、厚度为300nm的氧化硅膜以及厚度为300nm的氧化硅膜的硅衬底。
接着，对样品8A在氮气氛下以590℃进行10小时的加热处理，对样品8B及样品8C在氮气氛下以410℃进行10小时的加热处理。
接着，作为绝缘体151，通过RF溅射法形成厚度为50nm的氧化铝膜。注意，作为成膜气体使用25sccm的氩气体及25sccm的氧气体，成膜压力为0.4Pa，成膜功率为2500W，衬底温度为250℃，靶材-衬底间距离为60mm。
接着，通过DC溅射法形成厚度为50nm的钨膜。形成条件为如下：作为成膜气体使用80sccm的氩气体，成膜压力为0.8Pa，成膜功率为1000W，衬底温度为130℃，靶材-衬底间距离为60mm。接着，在钨膜上形成抗蚀剂，使用该抗蚀剂对该钨膜进行加工，由此形成导电体152。
接着，作为绝缘体155，利用PECVD法形成厚度为10nm的氧化硅膜。形成条件为如下：作为成膜气体使用1sccm的SiH4及800sccm的N2O，RF电源频率为60MHz，RF电源功率为150W，成膜压力为40Pa，衬底温度为400℃。
接着，作为绝缘体153，通过ALD法形成厚度为20nm的氧化铪膜。在通过ALD法的成膜中，衬底温度为200℃，使用使包含四二甲基酰胺铪(TDMAH)的液体气化的源气体及作为氧化剂的O3气体。
接着，作为绝缘体154，利用PECVD法形成厚度为30nm的氧化硅膜。形成条件为如下：作为成膜气体使用1sccm的SiH4及800sccm的N2O，RF电源频率为60MHz，RF电源功率为150W，成膜压力为40Pa，衬底温度为400℃。
接着，对样品8A在氧气氛下以550℃进行1小时的加热处理，对样品8B及样品8C在氧气氛下以410℃进行1小时的加热处理。
接着，作为成为绝缘体156a的氧化物，通过DC溅射法形成厚度为40nm的In-Ga-Zn氧化物膜。作为In-Ga-Zn氧化物膜的形成条件，使用In:Ga:Zn＝1:3:4[原子个数比]的靶材，作为成膜气体使用40sccm的氩气体及5sccm的氧气体，成膜压力为0.7Pa(使用日本佳能-安内华公司制造的小型真空计MG-2进行测定)，成膜功率为500W，衬底温度为200℃，靶材-衬底间距离为60mm。
接着，作为成为半导体156b的氧化物，通过DC溅射法形成厚度为20nm的In-Ga-Zn氧化物膜。作为In-Ga-Zn氧化物膜的形成条件，使用In:Ga:Zn＝1:1:1[原子个数比]的靶材，作为成膜气体使用30sccm的氩气体及15sccm的氧气体，成膜压力为0.7Pa(使用日本佳能-安内华公司制造的小型真空计MG-2进行测定)，成膜功率为500W，衬底温度为300℃，靶材-衬底间距离为60mm。
接着，对样品8A在氮气氛下以550℃进行1小时的加热处理并在氧气氛下以550℃进行1小时的加热处理。另外，对样品8B及样品8C在氮气氛下以400℃进行1小时的加热处理并在氧气氛下以400℃进行1小时的加热处理。
接着，作为成为导电体158a、158b的导电体，通过DC溅射法形成厚度为50nm的钨膜。
接着，在该导电体上形成抗蚀剂，使用该抗蚀剂对该导电体进行加工，由此形成导电体158a及导电体158b。
接着，使用抗蚀剂、导电体158a及导电体158b对上述氧化物进行加工，由此形成绝缘体156a及半导体156b。
接着，只对样品8C在氮气氛下以400℃进行1小时的加热处理。
接着，作为成为绝缘体156c的氧化物，通过DC溅射法形成厚度为5nm的In-Ga-Zn氧化物膜。作为In-Ga-Zn氧化物膜的形成条件，使用In:Ga:Zn＝1:3:2[原子个数比]的靶材，作为成膜气体使用30sccm的氩气体及15sccm的氧气体，成膜压力为0.7Pa，成膜功率为500W，衬底温度为200℃，靶材-衬底间距离为60mm。
接着，作为成为绝缘体162的氧氮化物膜，通过PECVD法形成厚度为13nm的氧氮化硅膜。
接着，作为成为导电体164的导电体，通过DC溅射法依次形成厚度为30nm的氮化钛膜及厚度为135nm的钨膜。接着，在该导电体上形成抗蚀剂，使用该抗蚀剂对该导电体184进行加工，由此形成导电体164。
接着，使用抗蚀剂对上述氧化物及氧氮化物进行加工，由此形成绝缘体156c及绝缘体162。
接着，作为绝缘体166，通过RF溅射法形成厚度为140nm的氧化铝膜。注意，作为成膜气体使用25sccm的氩气体及25sccm的氧气体，成膜压力为0.4Pa，成膜功率为2500W，衬底温度为250℃，靶材-衬底间距离为60mm。
接着，在氧气氛下以400℃进行1小时的加热处理。
接着，作为绝缘体168，通过PECVD法形成厚度为300nm的氧氮化硅膜。
接着，通过DC溅射法依次形成厚度为50nm的钛膜、厚度为200nm的铝膜及厚度为50nm的钛膜。接着使用抗蚀剂对该叠层膜进行加工来形成导电体170a及导电体170b。
如此，制造沟道长度L为0.20μm且沟道宽度W为0.20μm的晶体管。
对样品8A至样品8C的Id-Vg特性(漏极电流-栅极电压特性)进行测定。在Id-Vg特性的测定中，背栅极电压为0V。其他测定条件为如下：漏极电压为0.1V或1.8V，以每次增加0.1V的方式将栅极电压从-3.0V扫描到3.0V。
图69A至图69C示出样品8A至样品8C的Id-Vg特性的测定结果。在此，图69A至图69C对应于晶体管的Id-Vg特性的测定结果，横轴表示栅极电压Vg[V]，左侧的纵轴表示漏极电流Id[A]，右侧的纵轴表示场效应迁移率μFE[cm2/Vs]。另外，在图69A至图69C中，以实线表示漏极电流，以虚线表示场效应迁移率。
如图69A至图69C所示，在样品8B中观察到晶体管特性的显著的偏差，在整体上漏极电流的上升时的栅极电压向负向漂移。与此相反，在样品8C中观察不到晶体管特性的偏差，呈现与在晶体管的制造工序中使用高温的加热处理的样品8A相同程度的良好的电特性。另外，在样品8C中，在背栅极电压为0V且漏极电压Vd＝0.1V时，场效应迁移率为良好的值，即4.5cm2/Vs，亚阈值摆幅值(S值)也是良好的值，即107.3mV/dec。
接着，计算样品8C的晶体管的阈值电压Vth及Shift。在样品8C中，当背栅极电压为0V时，晶体管的阈值电压为0.6V且Shift为0.0V，这表示晶体管即使在背栅极电压为0V时也具有常关闭的电特性。
在此，样品8C与实施例7的样品7B同样地在半导体156b的形成后以露出绝缘体154的状态进行加热处理。由此，可以减少绝缘体155、绝缘体153及绝缘体154的叠层膜中所含的水或氢，而获得良好的晶体管特性。再者，虽然样品8C的制造工序的加热温度为400℃左右，但获得到与制造工序的加热温度为550℃左右的样品8A相同程度的良好的晶体管特性。
从如上结果可知，通过在半导体156b的形成后以露出绝缘体154的状态进行加热处理，可以减少半导体156b附近的基底绝缘膜(绝缘体154等)中的水或氢等，而抑制半导体156b的缺陷能级的形成。通过使用这种缺陷态密度被降低的氧化物半导体，可以提供具有稳定的电特性的晶体管。
接着，对因各种应力测试产生的样品8A至样品8C的电特性的变动进行检测。
图70A、图71A及图72A示出正栅极BT(Bias-Temperature)应力测试的结果。在此，图70A示出样品8A的结果，图71A示出样品8B的结果，图72A示出样品8C的结果。在以下的应力测试中以衬底温度150℃进行。在正栅极BT应力测试中，首先，测定应力测试前的Id-Vg特性。在该测定中，将背栅极电压设定为0V，将漏极电压设定为0.1V或1.8V，以每次增加0.1V的方式将栅极电压从-3.0V扫描到3.0V。接着，测定应力测试后的Id-Vg特性。在该测定中，将漏极电压设定为0V，将背栅极电压设定为0V，施加3.3V的栅极电压施加1小时。注意，测定在应力施加的100秒后、300秒后、600秒后、1000秒后、30分后、1小时后、2小时后、10000秒后、5小时后、9小时后、12小时后进行，下面记载应力施加的12小时后的值。如图70A、图71A及图72A所示，在样品8A至样品8C中，其可靠性没有较大的差异。另外，在样品8C中，12小时的正栅极BT应力测试前后的Shift的变动值(ΔShift)较小，即0.15V。
图70B、图71B及图72B示出负栅极BT应力测试的结果。在此，图70B示出样品8A的结果，图71B示出样品8B的结果，图72B示出样品8C的结果。在以下的应力测试中以衬底温度150℃进行。在负栅极BT应力测试中，首先，测定应力测试前的Id-Vg特性。在该测定中，将背栅极电压设定为0V，将漏极电压设定为0.1V或1.8V，以每次增加0.1V的方式将栅极电压从-3.0V扫描到3.0V。接着，测定应力测试后的Id-Vg特性。在该测定中，将漏极电压设定为0V，将背栅极电压设定为0V，施加-3.3V的栅极电压1小时。注意，测定在应力施加的100秒后、300秒后、600秒后、1000秒后、30分后、1小时后、2小时后、10000秒后、5小时后、9小时后、12小时后进行，下面记载应力施加的12小时后的值。如图70B、图71B及图72B所示，在样品8A至样品8C中，其可靠性没有较大的差异。另外，在样品8C中，12小时的负栅极BT应力测试前后的ΔShift较小，即-0.08V。
图70C、图71C及图72C示出正漏极BT应力测试的结果。在此，图70C示出样品8A的结果，图71C示出样品8B的结果，图72C示出样品8C的结果。在以下的应力测试中以衬底温度150℃进行。在正漏极BT应力测试中，首先，测定应力测试前的Id-Vg特性。在该测定中，将背栅极电压设定为0V，将漏极电压设定为0.1V或1.8V，以每次增加0.1V的方式将栅极电压从-3.0V扫描到3.0V。接着，测定应力测试后的Id-Vg特性。在该测定中，将漏极电压设定为0V，将背栅极电压设定为0V，施加1.8V的漏极电压1小时。注意，测定在应力施加的100秒后、300秒后、600秒后、1000秒后、30分后、1小时后、2小时后、10000秒后、5小时后、9小时后、12小时后进行，下面记载应力施加的12小时后的值。如图70C、图71C及图72C所示，在样品8A至样品8C中，其可靠性没有较大的差异。另外，在样品8C中，12小时的正漏极BT应力测试前后的ΔShift较小，即0.05V。
图70D、图71D及图72D示出负背栅极BT应力测试的结果。在此，图70D示出样品8A的结果，图71D示出样品8B的结果，图72D示出样品8C的结果。在以下的应力测试中以衬底温度150℃进行。在负背栅极BT应力测试中，首先，测定应力测试前的Id-Vg特性。在该测定中，将背栅极电压设定为-5V，将漏极电压设定为0.1V或1.8V，以每次增加0.1V的方式将栅极电压从-3.0V扫描到3.0V。接着，测定应力测试后的Id-Vg特性。在该测定中，将漏极电压设定为0V，将栅极电压设定为0V，施加-5V的背栅极电压1小时。注意，测定在应力施加的100秒后、300秒后、600秒后、1000秒后、30分后、1小时后、2小时后、10000秒后、5小时后、9小时后、12小时后进行，下面记载应力施加的12小时后的值。如图70D、图71D及图72D所示，在样品8A至样品8C中，其可靠性没有较大的差异。另外，在样品8C中，12小时的负背栅极BT应力测试前后的ΔShift较小，即-0.05V。
如上所示，在半导体156b的形成后以露出绝缘体154的状态进行加热处理的晶体管的因各种应力测试而产生的电特性的变动较小。因此，通过采用本实施例所示的结构，可以提供可靠性高的晶体管。再者，虽然该晶体管的制造工序中的加热温度为400℃左右，但得到了良好的可靠性。
接着，图73A至图73C及图74A至图74C示出样品8A(图73A至图73C)及样品8C(图74A至图74C)的衬底温度为125℃、150℃、175℃时的正栅极BT应力测试结果。图73A及图74A示出衬底温度为125℃时的结果，图73B及图74B示出衬底温度为150℃时的结果，图73C及图74C示出衬底温度为175℃时的结果。因此，图73B所示的结果与图70A所示的结果相同，图74B所示的结果与图72A所示的结果相同。注意，该正栅极BT应力测试的条件除了衬底温度以外都与上述正栅极BT应力测试的条件相同。
再者，图75A至图75C及图76A至图76C示出根据图73A至图73C及图74A至图74C所示的晶体管特性计算出的应力测试前后的Vth的变动值(ΔVth)、Δshift、Ion的劣化率。图75A至图75C示出样品8A的结果，分别示出对应于应力施加时间的ΔVth[V]、ΔShift[V]及Ion的劣化率[％]。另外，图76A至图76C示出样品8C的结果，分别示出对应于应力施加时间的ΔVth[V]、ΔShift[V]及Ion的劣化率[％]。
如图73A至图76C所示，即使将衬底温度更换为125℃或175℃，样品8C与样品8A之间的可靠性也没有太大的差异。
接着，对样品8A及样品8C进行正栅极BT应力测试，在测试中，衬底温度为150℃，应力时间为1小时，并且对各衬底的面内9个点的ΔShift的偏差进行调查。注意，该正栅极BT应力测试的其他条件与上述正栅极BT应力测试的条件相同。
图77A及图77B示出ΔShift的偏差的结果。在此，图77A示出样品8A的结果，图77B示出样品8C的结果。在图77A和图77B中，横轴表示ΔShift[V]，纵轴表示概率分布。
如图77A及图77B所示，样品8C与样品8A的ΔShift没有太大的差异。
符号说明
10：晶体管；12：晶体管；14：晶体管；16：晶体管；17：晶体管；18：晶体管；19：晶体管；20：晶体管；22：晶体管；24：晶体管；26：晶体管；28：晶体管；30：晶体管；32：晶体管；34：晶体管；50：晶体管；52：晶体管；54：晶体管；56：晶体管；58：晶体管；60：晶体管；62：晶体管；64：晶体管；66：晶体管；68：晶体管；70：晶体管；100：衬底；101：绝缘体；102：导电体；103：绝缘体；104：绝缘体；106a：绝缘体；106b：半导体；106c：绝缘体；106d：绝缘体；108a：导电体；108b：导电体；109a：低电阻区域；109b：低电阻区域；110a：导电体；110b：导电体；112：绝缘体；112a：绝缘体；112b：绝缘体；112c：绝缘体；114：导电体；116：绝缘体；118：绝缘体；120a：导电体；120b：导电体；122：导电体；124：绝缘体；126：氧离子；130：混合区域；131：氧；150：衬底；151：绝缘体；152：导电体；153：绝缘体；154：绝缘体；155：绝缘体；156a：绝缘体；156b：半导体；156c：绝缘体；157：绝缘体；158a：导电体；158b：导电体；159a：低电阻区域；159b：低电阻区域；160a：导电体；160b：导电体；162：绝缘体；162a：绝缘体；162b：绝缘体；162c：绝缘体；164：导电体；166：绝缘体；168：绝缘体；170a：导电体；170b：导电体；172：导电体；174a：导电体；174b：导电体；176a：绝缘体；176b：半导体；176c：绝缘体；178：导电体；182：绝缘体；184：导电体；186：氧离子；187：区域；188：沟道形成区域；200：摄像装置；201：开关；202：开关；203：开关；210：像素部；211：像素；212：子像素；212B：子像素；212G：子像素；212R：子像素；220：光电转换元件；230：像素电路；231：布线；247：布线；248：布线；249：布线；250：布线；253：布线；254：滤光片；254B：滤光片；254G：滤光片；254R：滤光片；255：透镜；256：光；257：布线；260：外围电路；270：外围电路；280：外围电路；290：外围电路；291：光源；300：硅衬底；310：层；320：层；330：层；340：层；351：晶体管；352：晶体管；353：晶体管；360：光电二极管；361：阳极；363：低电阻区域；370：插头；371：布线；372：布线；373：布线；380：绝缘体；450：半导体衬底；452：绝缘体；454：导电体；456：区域；460：区域；462：绝缘体；464：绝缘体；466：绝缘体；468：绝缘体；472a：区域；472b：区域；474a：导电体；474b：导电体；474c：导电体；476a：导电体；476b：导电体；478a：导电体；478b：导电体；478c：导电体；480a：导电体；480b：导电体；480c：导电体；489：绝缘体；490：绝缘体；491：绝缘体；492：绝缘体；493：绝缘体；494：绝缘体；496a：导电体；496b：导电体；496c：导电体；496d：导电体；498a：导电体；498b：导电体；498c：导电体；504：导电体；511：绝缘体；514：导电体；516a：导电体；516b：导电体；700：衬底；704a：导电体；704b：导电体；706：半导体；706a：半导体；706b：半导体；712a：绝缘体；712b：绝缘体；714a：导电体；714b：导电体；716a：导电体；716b：导电体；718a：绝缘体；718b：绝缘体；718c：绝缘体；719：发光元件；720：绝缘体；721：绝缘体；731：端子；732：FPC；733a：布线；734：密封材料；735：驱动电路；736：驱动电路；737：像素；741：晶体管；742：电容器；743：开关元件；744：信号线；750：衬底；751：晶体管；752：电容器；753：液晶元件；754：扫描线；755：信号线；781：导电体；782：发光层；783：导电体；784：分隔壁；791：导电体；792：绝缘体；793：液晶层；794：绝缘体；795：间隔物；796：导电体；797：衬底；901：外壳；902：外壳；903：显示部；904：显示部；905：麦克风；906：扬声器；907：操作键；908：触屏笔；911：外壳；912：外壳；913：显示部；914：显示部；915：连接部；916：操作键；921：外壳；922：显示部；923：键盘；924：指向装置；931：外壳；932：冷藏室门；933：冷冻室门；941：外壳；942：外壳；943：显示部；944：操作键；945：透镜；946：连接部；951：车体；952：车轮；953：仪表盘；954：灯；1000：成膜装置；1002：搬入室；1004：搬出室；1006：传送室；1008：成膜室；1009：成膜室；1010：成膜室；1020：处理室；1021a：原料供应部；1021b：原料供应部；1022a：高速阀；1022b：高速阀；1023a：原料引入口；1023b：原料引入口；1024：原料排出口；1025：排气装置；1026：衬底支架；1030：衬底；1189：ROM接口；1190：衬底；1191：ALU；1192：ALU控制器；1193：指令译码器；1194：中断控制器；1195：时序控制器；1196：寄存器；1197：寄存器控制器；1198：总线接口；1199：ROM；1200：存储元件；1201：电路；1202：电路；1203：开关；1204：开关；1206：逻辑元件；1207：电容器；1208：电容器；1209：晶体管；1210：晶体管；1213：晶体管；1214：晶体管；1220：电路；2100：晶体管；2200：晶体管；3001：布线；3002：布线；3003：布线；3004：布线；3005：布线；3200：晶体管；3300：晶体管；3400：电容器；4001：布线；4003：布线；4005：布线；4006：布线；4007：布线；4008：布线；4009：布线；4021：第一层；4022：第二层；4023：第三层；4100：晶体管；4200：晶体管；4300：晶体管；4400：晶体管；4500：电容器；4600：电容器；5200：颗粒；5201：离子；5203：粒子；5206：氧化物薄膜；5220：衬底；5230：靶材；5240：等离子体。
本申请基于2014年12月10日提交到日本专利局的日本专利申请No.2014-249819及2015年5月11日提交到日本专利局的日本专利申请No.2015-096669，通过引用将其完整内容并入在此。

Claims (2)

1.一种显示装置，具有：
第一导电体；
所述第一导电体上的第一绝缘体和第二绝缘体；
所述第二绝缘体上的氧化物半导电体；
所述第二绝缘体上的第一电极；
所述第一电极上的第三绝缘体和第四绝缘体；
所述第四绝缘体上的第二导电体，
所述氧化物半导电体具有晶体管的沟道形成区域；
所述第一绝缘体和所述第二绝缘体具有用作所述晶体管的栅极绝缘体的区域；
所述第一导电体和所述第二导电体具有作为电容元件的一个电极的功能；
所述第一电极具有作为所述电容元件的另一个电极的功能；
所述第一电极具有经由所述第一绝缘体和所述第二绝缘体与所述第一导电体重叠的区域；
所述第一电极与所述第一导电体重叠的区域具有与所述第二导电体重叠的区域；
所述第一电极和所述第二导电体重叠的区域具有与所述第三绝缘体重叠的区域和与所述第三绝缘体不重叠的区域。
2.一种显示装置，具有：
第一导电体；
所述第一导电体上的第一绝缘体和第二绝缘体；
所述第二绝缘体上的氧化物半导电体；
所述第二绝缘体上的第一电极；
所述第一电极上的第三绝缘体和第四绝缘体；
所述第四绝缘体上的第二导电体；
所述氧化物半导电体具有晶体管的沟道形成区域；
所述第一绝缘体和所述第二绝缘体具有用作所述晶体管的栅极绝缘体的区域；
所述第一导电体和所述第二导电体具有作为电容元件的一个电极的功能；
所述第一电极具有作为所述电容元件的另一个电极的功能；
所述第一电极具有经由所述第一绝缘体和所述第二绝缘体与所述第一导电体重叠的区域；
所述第一电极与所述第一导电体重叠的区域具有与所述第二导电体重叠的区域；
在所述第一电极上，所述第三绝缘体具有开口；
在所述开口中，所述第一电极经由所述第四绝缘体与所述第二导电体重叠。
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