JP6857447B2 - 半導体装置 - Google Patents

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Description

本発明は、例えば、トランジスタおよび半導体装置、ならびにそれらの製造方法に関する。または、本発明は、例えば、表示装置、発光装置、照明装置、蓄電装置、記憶装置、プロセッサ、電子機器に関する。または、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の製造方法に関する。または、半導体装置、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の駆動方法に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、発光装置、照明装置、電気光学装置、半導体回路および電子機器は、半導体装置を有する場合がある。
近年は、酸化物半導体を用いたトランジスタが注目されている。酸化物半導体は、スパッタリング法などを用いて成膜できるため、大型の表示装置を構成するトランジスタの半導体に用いることができる。また、酸化物半導体を用いたトランジスタは、非晶質シリコンを用いたトランジスタの生産設備の一部を改良して利用することが可能であるため、設備投資を抑えられるメリットもある。
また、酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいことが知られている。例えば、酸化物半導体を用いたトランジスタのリーク電流が低いという特性を応用した低消費電力のＣＰＵなどが開示されている（特許文献１参照。）。
また、酸化膜半導体を用いたトランジスタで、ゲート電極を開口部に埋め込んで作製する方法などが開示されている（特許文献２および特許文献３参照。）。
特開２０１２−２５７１８７号公報 特開２０１４−２４１４０７号公報 特開２０１４−２４０８３３号公報
微細なトランジスタを提供することを課題の一とする。または、寄生容量の小さいトランジスタを提供することを課題の一とする。または、周波数特性の高いトランジスタを提供することを課題の一とする。または、電気特性の良好なトランジスタを提供することを課題の一とする。または、電気特性の安定したトランジスタを提供することを課題の一とする。または、オフ時の電流の小さいトランジスタを提供することを課題の一とする。または、新規なトランジスタを提供することを課題の一とする。または、該トランジスタを有する半導体装置を提供することを課題の一とする。または、動作速度の速い半導体装置を提供することを課題の一とする。または、新規な半導体装置を提供することを課題の一とする。または、該半導体装置を有するモジュールを提供することを課題の一とする。または、該半導体装置、または該モジュールを有する電子機器を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
（１）
本発明の一態様は、酸化物半導体と、第１の導電体と、第２の導電体と、第３の導電体と、第１の絶縁体と、第２の絶縁体と、を有し、第１の導電体は、第１の領域と、第２の領域と、第３の領域と、を有し、第１の領域は、第１の絶縁体を介して、第１の導電体と酸化物半導体とが互いに重なる領域を有し、第２の領域は、第１の絶縁体および第２の絶縁体を介して、第１の導電体と第２の導電体とが互いに重なる領域を有し、第３の領域は、第１の絶縁体および第２の絶縁体を介して、第１の導電体と第３の導電体とが互いに重なる領域を有し、酸化物半導体は、第４の領域と、第５の領域と、を有し、第４の領域は、酸化物半導体と第２の導電体とが互いに接する領域を有し、第５の領域は、酸化物半導体と第３の導電体とが互いに接する領域を有し、第１の絶縁体は、第２の導電体および第３の導電体よりも薄い領域を有することを特徴とする半導体装置である。
（２）
または、本発明の一態様は、第１の導電体は、酸素を透過しにくい導電体を含む積層膜であることを特徴とする（１）に記載の半導体装置である。
（３）
または、本発明の一態様は、第２の導電体および第３の導電体は、酸素を透過しにくい導電体を含む積層膜であることを特徴とする（１）または（２）に記載の半導体装置である。
（４）
または、本発明の一態様は、酸化物半導体は、第１の酸化物半導体層と、第２の酸化物半導体層と、を有し、第１の酸化物半導体層と、第２の酸化物半導体層とが、互いに重なる領域を有することを特徴とする（１）乃至（３）のいずれか一に記載の半導体装置である。
（５）
または、本発明の一態様は、第１の導電体は、トランジスタのゲート電極として機能する領域を有し、トランジスタは、ゲート線幅が、５ｎｍ以上６０ｎｍ以下であることを特徴とする（１）乃至（４）のいずれか一に記載の半導体装置である。
（６）
または、本発明の一態様は、第１の絶縁体上に第１の酸化物半導体を成膜し、第１の酸化物半導体上に第２の酸化物半導体を成膜し、第１の酸化物半導体および第２の酸化物半導体の一部をエッチングすることで第１の酸化物半導体および第２の酸化物半導体を有する島状酸化物半導体層を形成し、第１の絶縁体上および島状酸化物半導体層上に第１の導電体を成膜し、第１の導電体の一部をエッチングすることで第１の導電体を有する第１の導電体層を形成し、第１の絶縁体上および第１の導電体層上に第２の絶縁体を成膜し、第２の絶縁体および第１の導電体層に、第１の絶縁体の表面に達する開口部と、島状酸化物半導体層の表面に達する開口部と、を形成することで第１の導電体層を第２の導電体層と第３の導電体層と、に分離し、第２の絶縁体上および島状酸化物半導体層上に第３の酸化物半導体を成膜し、第３の酸化物半導体上に第３の絶縁体を成膜し、第３の絶縁体上に第２の導電体を成膜し、第２の導電体の一部をエッチングすることで第２の導電体を有する第４の導電体層を形成し、第２の絶縁体上および第４の導電体層上に第４の絶縁体を成膜し、第３の絶縁体は、第２の導電層および第３の導電層よりも薄い領域を有することを特徴とする半導体装置の作製方法である。
（７）
または、本発明の一態様は、第１の絶縁体上に第１の酸化物半導体を成膜し、第１の酸化物半導体上に第２の酸化物半導体を成膜し、第１の酸化物半導体および第２の酸化物半導体の一部をエッチングすることで第１の酸化物半導体および第２の酸化物半導体を有する島状酸化物半導体層を形成し第１の絶縁体上および島状酸化物半導体層上に第１の導電体を成膜し、第１の導電体の一部をエッチングすることで第１の導電体を有する第１の導電体層を形成し、第１の絶縁体上および第１の導電体層上に第２の絶縁体を成膜し、第２の絶縁体および第１の導電体層に、第１の絶縁体の表面に達する開口部と、島状酸化物半導体層の表面に達する開口部と、を形成することで第１の導電体層を第２の導電体層と第３の導電体層と、に分離し、第２の絶縁体上および島状酸化物半導体層上に第３の酸化物半導体を成膜し、第３の酸化物半導体上に第３の絶縁体を成膜し、第３の絶縁体上に第２の導電体を成膜し、第２の導電体の一部をエッチングし、第２の導電体を有する第４の導電体層を形成し、第２の絶縁体上および第４の導電体層上に、酸素を有するプラズマを用いて第４の絶縁体を成膜することで、プラズマ中の酸素を過剰酸素として第２の絶縁体中に添加し、熱処理を行うことで、過剰酸素を第２の酸化物半導体に移動させ、第４の絶縁体上に第５の絶縁体を成膜し、第３の絶縁体は、第２の導電層および第３の導電層よりも薄い領域を有することを特徴とする半導体装置の作製方法である。
（８）
または、本発明の一態様は、第１の導電体上に、第１の導電体よりも酸素を透過しにくい第３の導電体を成膜し、第１の導電体および第３の導電体の一部をエッチングすることで第１の導電体層を形成することを特徴とする（６）または（７）に記載の半導体装置の作製方法である。
（９）
または、本発明の一態様は、第２の導電体上に、第２の導電体よりも酸素を透過しにくい第４の導電体を成膜し、第２の導電体下には、第２の導電体よりも酸素を透過しにくい第５の導電体を成膜し、第２の導電体、第４の導電体および第５の導電体の一部をエッチングすることで第４の導電体層を形成することを特徴とする（６）乃至（８）のいずれか一に記載の半導体装置の作製方法である。
（１０）
または、本発明の一態様は、第４の絶縁体は、第１の絶縁体、第２の絶縁体および第３の絶縁体よりも酸素を透過し難い絶縁体を成膜することを特徴とする（６）乃至（９）のいずれか一に記載の半導体装置の作製方法である。
（１１）
または、本発明の一態様は、第２の絶縁体は化学的機械研磨処理によって表面が平坦化された絶縁体であることを特徴とする（６）乃至（１０）のいずれか一に記載の半導体装置の作製方法である。
（１２）
本発明の一態様は、酸化物半導体と、第１の導電体と、第２の導電体と、第３の導電体と、第４の導電体と、第１の絶縁体と、第２の絶縁体と、第３の絶縁体を有し、第１の導電体は、第１の領域と、第２の領域と、第３の領域と、を有し、第１の領域は、第１の絶縁体を介して、第１の導電体と酸化物半導体とが互いに重なる領域を有し、第２の領域は、第１の絶縁体および第２の絶縁体を介して、第１の導電体と第２の導電体とが互いに重なる領域を有し、第３の領域は、第１の絶縁体および第２の絶縁体を介して、第１の導電体と第３の導電体とが互いに重なる領域を有し、酸化物半導体は、第４の領域と、第５の領域と、を有し、第４の領域は、酸化物半導体と第２の導電体とが互いに接する領域を有し、第５の領域は、酸化物半導体と第３の導電体とが互いに接する領域を有し、第３の絶縁体は、酸化物半導体を介して、第１の絶縁体と対向した位置に配置され、第４の導電体は、第３の絶縁体を介して、酸化物半導体と互いに重なる領域を有し、第１の絶縁体は、第２の導電体および第３の導電体よりも薄い領域を有することを特徴とする半導体装置である。
（１３）
または、本発明の一態様は、第１の導電体は、酸素を透過しにくい導電体を含む積層膜であることを特徴とする（１２）に記載の半導体装置である。
（１４）
または、本発明の一態様は、第２の導電体および第３の導電体は、酸素を透過しにくい導電体を含む積層膜であることを特徴とする（１２）または（１３）に記載の半導体装置である。
（１５）
または、本発明の一態様は、第４の導電体は、酸素を透過しにくい導電体を含む積層膜であることを特徴とする（１２）乃至（１４）のいずれか一に記載の半導体装置である。
（１６）
または、本発明の一態様は、酸化物半導体は、第１の酸化物半導体層と、第２の酸化物半導体層と、を有し、第１の酸化物半導体層と、第２の酸化物半導体層とが、互いに重なる領域を有することを特徴とする（１２）乃至（１５）のいずれか一に記載の半導体装置である。
（１７）
または、本発明の一態様は、第１の導電体は、トランジスタのゲート電極として機能する領域を有し、トランジスタは、ゲート線幅が、５ｎｍ以上６０ｎｍ以下であることを特徴とする（１２）乃至（１６）のいずれか一に記載の半導体装置である。
（１８）
または、本発明の一態様は、第１の絶縁体上に第２の絶縁体を成膜し、第２の絶縁体に第１の絶縁体に達する開口部を形成し、第２の絶縁体上および第１の絶縁体上に第１の導電体を成膜し、第１の導電体上に第２の導電体を成膜した後、化学的機械研磨処理を行うことで、第２の絶縁体の上面よりも高い位置にある、第２の導電体および第１の導電体を除去することで第１の導電体および第２の導電体を有する第１の導電体層を形成し、第２の絶縁体、第１の導電体層上に、第３の絶縁体を成膜し、第３の絶縁体上に第１の酸化物半導体を成膜し、第１の酸化物半導体上に第２の酸化物半導体を成膜し、第１の酸化物半導体および第２の酸化物半導体の一部をエッチングすることで第１の酸化物半導体および第２の酸化物半導体を有する島状酸化物半導体層を形成し、第３の絶縁体上および島状酸化物半導体層上に第３の導電体を成膜し、第３の導電体の一部をエッチングすることで第３の導電体を有する第２の導電体層を形成し、第３の絶縁体上および第２の導電体層上に第４の絶縁体を成膜し、第４の絶縁体および第２の導電体層に、第３の絶縁体の表面に達する開口部と、島状酸化物半導体層の表面に達する開口部と、を形成することで第２の導電体層を第３の導電体層と第４の導電体層と、に分離し、第４の絶縁体上および島状酸化物半導体層上に第３の酸化物半導体を成膜し、第３の酸化物半導体上に第５の絶縁体を成膜し、第５の絶縁体上に第４の導電体を成膜し、第４の導電体の一部をエッチングすることで第４の導電体を有する第５の導電体層を形成し、第５の絶縁体の一部をエッチングし、第３の酸化物半導体の一部をエッチングし、第４の絶縁体上および第５の導電体層上に第６の絶縁体を成膜し、第５の絶縁体は、第３の導電層および第４の導電層よりも薄い領域を有することを特徴とする半導体装置の作製方法である。
（１９）
または、本発明の一態様は、第１の絶縁体上に第２の絶縁体を成膜し、第２の絶縁体に第１の絶縁体に達する開口部を形成し、第２の絶縁体上および第１の絶縁体上に第１の導電体を成膜し、第１の導電体上に第２の導電体を成膜した後、化学的機械研磨処理を行うことで、第２の絶縁体の上面よりも高い位置にある、第２の導電体および第１の導電体を除去することで第１の導電体および第２の導電体を有する第１の導電体層を形成し、第２の絶縁体、第１の導電体層上に、第３の絶縁体を成膜し、第３の絶縁体上に第１の酸化物半導体を成膜し、第１の酸化物半導体上に第２の酸化物半導体を成膜し、第１の酸化物半導体および第２の酸化物半導体の一部をエッチングすることで第１の酸化物半導体および第２の酸化物半導体を有する島状酸化物半導体層を形成し、第３の絶縁体上および島状酸化物半導体層上に第３の導電体を成膜し、第３の導電体の一部をエッチングすることで第３の導電体を有する第２の導電体層を形成し、第３の絶縁体上および第２の導電体層上に第４の絶縁体を成膜し、第４の絶縁体および第２の導電体層に、第３の絶縁体の表面に達する開口部と、島状酸化物半導体層の表面に達する開口部と、を形成することで第２の導電体層を第３の導電体層と第４の導電体層と、に分離し、第４の絶縁体上および島状酸化物半導体層上に第３の酸化物半導体を成膜し、第３の酸化物半導体上に第５の絶縁体を成膜し、第５の絶縁体上に第４の導電体を成膜し、第４の導電体の一部をエッチングすることで第４の導電体を有する第５の導電体層を形成し、第５の絶縁体の一部をエッチングし、第３の酸化物半導体の一部をエッチングし、第４の絶縁体上および第５の導電体層上に第６の絶縁体を成膜することで、プラズマ中の酸素を過剰酸素として第４の絶縁体中に添加し、熱処理を行うことで、過剰酸素を第２の酸化物半導体に移動させ、第６の絶縁体上に第７の絶縁体を成膜し、第５の絶縁体は、第３の導電層および第４の導電層よりも薄い領域を有することを特徴とする半導体装置の作製方法である。
（２０）
または、本発明の一態様は、第１の導電体は、第２の導電体よりも酸素を透過しにくい導電体を成膜すること特徴とする（１８）または（１９）に記載の半導体装置の作製方法である。
（２１）
または、本発明の一態様は、第３の導電体上に、第３の導電体よりも酸素を透過しにくい第５の導電体を成膜し、第３の導電体および第５の導電体の一部をエッチングすることで第２の導電体層を形成することを特徴とする（１８）乃至（２０）のいずれか一に記載の半導体装置の作製方法である。
（２２）
または、本発明の一態様は、第４の導電体上に、第４の導電体よりも酸素を透過しにくい第６の導電体を成膜し、第４の導電体下には、第４の導電体よりも酸素を透過しにくい第７の導電体を成膜し、第４の導電体、第６の導電体および第７の導電体の一部をエッチングすることで第５の導電体層を形成することを特徴とする（１８）乃至（２１）のいずれか一に記載の半導体装置の作製方法である。
（２３）
または、本発明の一態様は、第６の絶縁体は、第３の絶縁体、第４の絶縁体および第５の絶縁体よりも酸素を透過し難い絶縁体を成膜することを特徴とする（１８）乃至（２２）のいずれか一に記載の半導体装置の作製方法である。
（２４）
または、本発明の一態様は、第４の絶縁体は化学的機械研磨処理によって表面が平坦化された絶縁体であることを特徴とする（１８）乃至（２３）のいずれか一に記載の半導体装置の作製方法。
なお、本発明の一態様に係る半導体装置において、酸化物半導体を他の半導体に置き換えても構わない。
微細なトランジスタを提供することができる。または、寄生容量の小さいトランジスタを提供することができる。または、周波数特性の高いトランジスタを提供することができる。または、電気特性の良好なトランジスタを提供することができる。または、電気特性の安定したトランジスタを提供することができる。または、オフ時の電流の小さいトランジスタを提供することができる。または、新規なトランジスタを提供することができる。または、該トランジスタを有する半導体装置を提供することができる。または、動作速度の速い半導体装置を提供することができる。または、新規な半導体装置を提供することができる。または、該半導体装置を有するモジュールを提供することができる。または、該半導体装置、または該モジュールを有する電子機器を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタの一部を示す断面図。 ＣＡＡＣ−ＯＳの断面におけるＣｓ補正高分解能ＴＥＭ像、およびＣＡＡＣ−ＯＳの断面模式図。 ＣＡＡＣ−ＯＳの平面におけるＣｓ補正高分解能ＴＥＭ像。 ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図。 ＣＡＡＣ−ＯＳの電子回折パターンを示す図。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す断面図。 本発明の一態様に係るトランジスタの作製方法を示す断面図。 本発明の一態様に係るトランジスタの作製方法を示す断面図。 本発明の一態様に係るトランジスタの作製方法を示す断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す断面図。 本発明の一態様に係るトランジスタの作製方法を示す断面図。 本発明の一態様に係るトランジスタの作製方法を示す断面図。 本発明の一態様に係るトランジスタの作製方法を示す断面図。 本発明の一態様に係る記憶装置の回路図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置の回路図。 本発明の一態様に係るＣＰＵを示すブロック図。 本発明の一態様に係る記憶素子の回路図。 本発明の一態様に係る表示装置の上面図および回路図。 本発明の一態様に係る電子機器を示す図。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
なお、図において、大きさ、膜（層）の厚さ、または領域は、明瞭化のために誇張されている場合がある。
なお、本明細書において、例えば、物体の形状を「径」、「粒径」、「大きさ」、「サイズ」、「幅」などで規定する場合、物体が収まる最小の立方体における一辺の長さ、または物体の一断面における円相当径と読み替えてもよい。物体の一断面における円相当径とは、物体の一断面と等しい面積となる正円の直径をいう。
なお、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。
なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」又は「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「導電体」と言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体」と言い換えることができる場合がある。
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体のＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅ）の形成、キャリア移動度の低下または結晶性の低下などが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコン膜である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが互いに重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度またはチャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
なも、本明細書において、ＡがＢより迫り出した形状を有すると記載する場合、上面図または断面図において、Ａの少なくとも一端が、Ｂの少なくとも一端よりも外側にある形状を有することを示す場合がある。したがって、ＡがＢより迫り出した形状を有すると記載されている場合、例えば上面図において、Ａの一端が、Ｂの一端よりも外側にある形状を有すると読み替えることができる。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。
なお、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
＜トランジスタの構造＞
以下では、本発明の一態様に係る半導体装置が有するトランジスタの構造について説明する。
＜トランジスタ構造１＞
図１（Ａ）および図１（Ｂ）は、本発明の一態様に係る半導体装置の上面図および断面図である。図１（Ａ）は上面図である。図１（Ｂ）は、図１（Ａ）に示す一点鎖線Ａ１−Ａ２、および一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図１（Ｂ）において、本トランジスタは、基板４００上の絶縁体４０１と、絶縁体４０１上の絶縁体４０２と、絶縁体４０２上の絶縁体４０６ａと、絶縁体４０６ａ上の半導体４０６ｂと、半導体４０６ｂの上面、半導体４０６ｂの側面および絶縁体４０６ａ側面と接する領域を有する導電体４１６ａ１および導電体４１６ａ２と、導電体４１６ａ１および導電体４１６ａ２と半導体４０６ｂの上面、半導体４０６ｂの側面、および絶縁体４０６ａ側面と接する領域４０７と、導電体４１６ａ１上の導電体４１６ｂ１と、導電体４１６ａ２上の導電体４１６ｂ２と、導電体４１６ｂ１および導電体４１６ｂ２の上面と接する絶縁体４１０と、半導体４０６ｂの上面と接する絶縁体４０６ｃと、絶縁体４０６ｃ上の絶縁体４１２と、絶縁体４１２および絶縁体４０６ｃを介して半導体４０６ｂ上に配置する導電体４０４ａと、導電体４０４ａ上の導電体４０４ｂと、導電体４０４ｂ上の導電体４０４ｃと、絶縁体４１０上面、導電体４０４ｃの上面、導電体４０４ｃの側面、導電体４０４ｂの側面、導電体４０４ａの側面、絶縁体４１２の側面および絶縁体４０６ｃの側面を接する領域を有する絶縁体４０８と、絶縁体４０８上の絶縁体４２８と、を有する。
本トランジスタにおいて導電体４０４ａ、導電体４０４ｂおよび導電体４０４ｃはゲート電極としての機能を有する。また、導電体４０４ａおよび導電体４０４ｃは導電体４０４ｂよりも酸素を透過しにくい機能を有することで、導電体４０４ｂの酸化による導電率の低下を防ぐことができる。絶縁体４１２はゲート絶縁体としての機能を有する。また、導電体４１６ａ１、導電体４１６ｂ１、導電体４１６ａ２および導電体４１６ｂ２は、ソース電極およびドレイン電極としての機能を有する。また、導電体４１６ｂ１および導電体４１６ｂ２は、導電体４１６ａ１および導電体４１６ａ２よりも酸素を透過しにくい機能を有することで、導電体４１６ａ１および導電体４１６ａ２の酸化による導電率の低下を防ぐことができる。導電体４０４ａ、導電体４０４ｂおよび導電体４０４ｃに印加する電位によって、半導体４０６ｂの抵抗を制御することができる。即ち、導電体４０４ａ、導電体４０４ｂおよび導電体４０４ｃに印加する電位によって、導電体４１６ａ１および導電体４１６ｂ１と導電体４１６ａ２および導電体４１６ｂ２との間の導通・非導通を制御することができる。
また、本トランジスタの導電体４０４ａは、絶縁体４１２、絶縁体４０６ｃおよび絶縁体４１０を介して導電体４０４ａと導電体４１６ｂ１とが互いに重なる領域と、絶縁体４１２、絶縁体４０６ｃおよび絶縁体４１０を介して導電体４０４ａと導電体４１６ｂ２とが互いに重なる領域と、を有する。本トランジスタは、導電体４０４ａと導電体４１６ｂ１との間、導電体４０４ａと導電体４１６ｂ２との間に、それぞれ絶縁体４１２、絶縁体４０６ｃおよび絶縁体４１０を有することで、寄生容量を小さくすることができる。よって、本トランジスタは周波数特性の高いトランジスタとなる。
図１（Ｂ）に示すように、絶縁体４０６ａおよび半導体４０６ｂの側面は、導電体４１６ａ１および導電体４１６ａ２と接する。また、ゲート電極としての機能を有する導電体４０４ａ、導電体４０４ｂおよび導電体４０４ｃの電界によって、絶縁体４０６ａおよび半導体４０６ｂを電気的に取り囲むことができる。ゲート電極の電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。そのため、半導体４０６ｂの全体にチャネルが形成される場合がある。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、導通時の電流（オン電流）を大きくすることができる。また、絶縁体４０６ａおよび半導体４０６ｂが、導電体４０４ａ、導電体４０４ｂおよび導電体４０４ｃの電界によって取り囲まれていることから、非導通時の電流（オフ電流）を小さくすることができる。
本トランジスタは、ゲート電極として機能する領域が、絶縁体４１０などによって形成される開口部を埋めるように自己整合（ｓｅｌｆ ａｌｉｇｎ）的に形成されるので、ＳＡ ｓ−ｃｈａｎｎｅｌ ＦＥＴ（Ｓｅｌｆ Ａｌｉｇｎ ｓ−ｃｈａｎｎｅｌ ＦＥＴ）または、トレンチゲート ｓ−ｃｈａｎｎｅｌ ＦＥＴと呼ぶこともできる。
なお、トランジスタを、水素などの不純物および酸素をブロックする機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。例えば、絶縁体４０１として、水素などの不純物および酸素をブロックする機能を有する絶縁体を用いればよい。また、絶縁体４０８として、水素などの不純物および酸素をブロックする機能を有する絶縁体を用いればよい。
水素などの不純物および酸素をブロックする機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。
例えば、絶縁体４０１としては、酸化アルミニウム、酸化マグネシウム、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。なお、絶縁体４０１は、酸化アルミニウムまたは窒化シリコンを有することが好ましい。例えば、絶縁体４０１が酸化アルミニウムまたは窒化シリコンを有することで、半導体４０６ｂに水素などの不純物が混入することを抑制することができる。また、たとえば、絶縁体４０１が酸化アルミニウムまたは窒化シリコンを有することで、酸素の外方拡散を低減することができる。
また、例えば、絶縁体４０８としては、酸化アルミニウム、酸化マグネシウム、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。なお、絶縁体４０８は、酸化アルミニウムを有することが好ましい。例えば、絶縁体４０８を酸素を有するプラズマを用いて成膜すると絶縁体４０８の下地層となる絶縁体４１０へ酸素を添加することができる。または、絶縁体４１２の側面に酸素を添加することもできる。添加された酸素は、絶縁体４１０中または絶縁体４１２中で過剰酸素となる。絶縁体４０８が酸化アルミニウムを有することで、半導体４０６ｂに水素などの不純物が混入することを抑制することができる。また、たとえば、絶縁体４０８が酸化アルミニウムを有することで、上述の絶縁体４１０および絶縁体４１２へ添加した過剰酸素の外方拡散を低減することができる。
絶縁体４０２としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体４０２としては、酸化シリコンまたは酸化窒化シリコンを有することが好ましい。
導電体４１６ａ１、導電体４１６ｂ１、導電体４１６ａ２、および導電体４１６ｂ２としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金膜または化合物膜であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、またはチタンおよび窒素を含む導電体などを用いてもよい。
図３（Ａ）および（Ｂ）は、本トランジスタの中央部を拡大したものである。図３（Ａ）において、導電体４０４ａの底面が、絶縁体４１２および絶縁体４０６ｃを介して、半導体４０６ｂの上面と面する領域の長さをゲート線幅４０４ｗとして示す。本発明の一態様に係るトランジスタは、図３（Ａ）に示すように、半導体４０６ｂに達する開口部よりもゲート線幅４０４ｗを小さくすることができる。即ち、ゲート線幅４０４ｗを最小加工寸法よりも小さくすることができる。具体的には、ゲート線幅４０４ｗを、５ｎｍ以上６０ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下とすることができる。
なお、ゲート電極からの電界が他の導電体によって遮られると、トランジスタのスイッチング特性が悪化する場合がある。本トランジスタは、絶縁体４０６ｃおよび絶縁体４１２の膜厚によって導電体４０４ａ、導電体４０４ｂおよび導電体４０４ｃと、導電体４１６ａ１、導電体４１６ｂ１、導電体４１６ａ２および導電体４１６ｂ２と、の位置関係が変化する。即ち、ソース電極およびドレイン電極としての機能を有する導電体４１６ａ１、導電体４１６ｂ１、導電体４１６ａ２、および導電体４１６ｂ２の膜厚とゲート絶縁膜としての機能を有する絶縁体４１２の膜厚の関係は、本トランジスタの電気特性に影響をおよぼすことがわかる。
図３（Ｂ）において導電体４１６ａ１および導電体４１６ｂ１と、導電体４１６ａ２および導電体４１６ｂ２の間の領域における絶縁体４１２の厚さを４１２ｈと表す。
また、導電体４１６ａ１の厚さと導電体４１６ｂ１の厚さの合計の厚さまたは導電体４１６ａ２の厚さと導電体４１６ｂ２の厚さの合計の厚さを４１６ｈと表す。
４１２ｈの厚さが４１６ｈの厚さ以下とすることで、ゲート電極からの電界がチャネル形成領域全体に掛かるのでトランジスタの動作が良好となり好ましい。４１２ｈの厚さは、３０ｎｍ以下、好ましくは１０ｎｍ以下とする。
絶縁体４１０としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体４１０としては、酸化シリコンまたは酸化窒化シリコンを有することが好ましい。
また、導電体４０４ａと導電体４１６ｂ１の間および導電体４０４ａと導電体４１６ｂ２間に形成される寄生容量の値は、絶縁体４１０の厚さに反比例する。例えば、絶縁体４１０の厚さを、絶縁体４１２の厚さの３倍以上、好ましくは５倍以上とすることで、寄生容量は無視できるほど小さくなる。従って、本トランジスタの寄生容量は図３（Ａ）において点線の○で表した付近部分のみとなり、小さく抑えられるのでトランジスタの周波数特性をより高めることができるトランジスタの構成である。
なお、絶縁体４１０は、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁体４１０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコンまたは樹脂などを有することが好ましい。または、絶縁体４１０は、酸化シリコンまたは酸化窒化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
絶縁体４１２としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体４１２としては、酸化シリコンまたは酸化窒化シリコンを有することが好ましい。
なお、絶縁体４１２は、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁体４１２は、酸化ガリウム、酸化ハフニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、またはシリコンおよびハフニウムを有する酸化窒化物などを有することが好ましい。または、絶縁体４１２は、酸化シリコンまたは酸化窒化シリコンと、比誘電率の高い絶縁体と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。例えば、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムを絶縁体４０６ｃ側に有することで、酸化シリコンまたは酸化窒化シリコンに含まれるシリコンが、半導体４０６ｂに混入することを抑制することができる。また、例えば、酸化シリコンまたは酸化窒化シリコンを絶縁体４０６ｃ側に有することで、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムと、酸化シリコンまたは酸化窒化シリコンと、の界面にトラップセンターが形成される場合がある。該トラップセンターは、電子を捕獲することでトランジスタのしきい値電圧をプラス方向に変動させることができる場合がある。
導電体４０４ａ、導電体４０４ｂおよび導電体４０４ｃとしては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金膜または化合物膜であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、またはチタンおよび窒素を含む導電体などを用いてもよい。
絶縁体４２８としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体４２８としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。
なお、絶縁体４２８は、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁体４２８は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコンまたは樹脂などを有することが好ましい。または、絶縁体４２８は、酸化シリコンまたは酸化窒化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
半導体４０６ｂとしては、酸化物半導体を用いることが好ましい。ただし、シリコン（歪シリコン含む）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウムまたは有機半導体などを用いても構わない場合がある。
絶縁体４０６ａおよび絶縁体４０６ｃとしては、半導体４０６ｂを構成する酸素以外の元素一種以上、または二種以上から構成される酸化物を用いることが望ましい。ただし、シリコン（歪シリコン含む）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウムまたは有機半導体などを用いても構わない場合がある。
＜トランジスタ構造２＞
図１と異なる構成のトランジスタについて、図２を用いて説明する。図２（Ａ）は上面図である。図２（Ｂ）は、図２（Ａ）に示す一点鎖線Ａ１−Ａ２、および一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図２（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図２（Ｂ）において、本トランジスタは、基板４００上の絶縁体４０１と、絶縁体４０１上の開口部を有する絶縁体３０１と、絶縁体３０１の開口部に埋め込まれた導電体３１０ａおよび導電体３１０ｂと、絶縁体３０１、導電体３１０ａおよび導電体３１０ｂ上の絶縁体３０２と、絶縁体３０２上の絶縁体３０３と、絶縁体３０３上の絶縁体４０２と、絶縁体４０２上の絶縁体４０６ａと、絶縁体４０６ａ上の半導体４０６ｂと、半導体４０６ｂの上面、半導体４０６ｂの側面および絶縁体４０６ａ側面と接する領域を有する導電体４１６ａ１および導電体４１６ａ２と、導電体４１６ａ１および導電体４１６ａ２と半導体４０６ｂの上面、半導体４０６ｂの側面、および絶縁体４０６ａ側面と接する領域４０７と、導電体４１６ａ１上の導電体４１６ｂ１と、導電体４１６ａ２上の導電体４１６ｂ２と、導電体４１６ｂ１および導電体４１６ｂ２の上面と接する絶縁体４１０と、半導体４０６ｂの上面と接する絶縁体４０６ｃと、絶縁体４０６ｃ上の絶縁体４１２と、絶縁体４１２および絶縁体４０６ｃを介して半導体４０６ｂ上に配置する導電体４０４ａと、導電体４０４ａ上の導電体４０４ｂと、導電体４０４ｂ上の導電体４０４ｃと、絶縁体４１０上、導電体４０４ｃの上、導電体４０４ｃの側面、導電体４０４ｂの側面、導電体４０４ａの側面、絶縁体４１２の側面および絶縁体４０６ｃの側面を接する領域を有する絶縁体４０８と、絶縁体４０８上の絶縁体４２８と、を有する。
本トランジスタにおいて、導電体４０４ａ、導電体４０４ｂおよび導電体４０４ｃは第１のゲート電極としての機能を有する。また、導電体４０４ａおよび導電体４０４ｃは導電体４０４ｂよりも酸素を透過しにくい機能を有することで、導電体４０４ｂの酸化による導電率の低下を防ぐことができる。絶縁体４１２は第１のゲート絶縁体としての機能を有する。また、導電体４１６ａ１、導電体４１６ｂ１、導電体４１６ａ２および導電体４１６ｂ２は、ソース電極およびドレイン電極としての機能を有する。また、導電体４１６ｂ１および導電体４１６ｂ２は、導電体４１６ａ１および導電体４１６ａ２よりも酸素を透過しにくい機能を有することで、導電体４１６ａ１および導電体４１６ａ２の酸化による導電率の低下を防ぐことができる。導電体４０４ａ、導電体４０４ｂおよび導電体４０４ｃに印加する電位によって、半導体４０６ｂの抵抗を制御することができる。即ち、導電体４０４ａ、導電体４０４ｂおよび導電体４０４ｃに印加する電位によって、導電体４１６ａ１および導電体４１６ｂ１と導電体４１６ａ２および導電体４１６ｂ２との間の導通・非導通を制御することができる。
また、導電体３１０ａおよび導電体３１０ｂは、第２のゲート電極としての機能を有する。また、導電体３１０ａは導電体３１０ｂよりも酸素を透過しにくい機能を有することで、導電体３１０ｂの酸化による導電率の低下を防ぐことができる。絶縁体３０２、絶縁体３０３および絶縁体４０２はゲート絶縁膜としての機能を有する。また、導電体３１０ａおよび導電体３１０ｂに印加する電位により、絶縁体３０３へ電子を注入させ本トランジスタのしきい値電圧を制御することができる。さらに第１のゲート電極と電気的に接続することで、導通時の電流（オン電流）を大きくすることができる。なお、第１のゲート電極の機能と、第２のゲート電極の機能と、が入れ替わっても構わない。
絶縁体３０１および絶縁体３０２としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体３０１および絶縁体３０２としては、酸化シリコンまたは酸化窒化シリコンを有することが好ましい。
絶縁体３０３としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体または金属酸化膜を、単層で、または積層で用いればよい。例えば、絶縁体３０３としては、窒化シリコン、酸化ハフニウムまたは酸化アルミニウムを有することが好ましい。その他の構成については、図１のトランジスタを参酌する。
＜酸化物半導体の構造＞
以下では、酸化物半導体の構造について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳなどがある。
非晶質構造の定義としては、一般に、準安定状態で固定化していないこと、等方的であって不均質構造を持たないことなどが知られている。また、結合角度が柔軟であり、短距離秩序性は有するが、長距離秩序性を有さない構造と言い換えることもできる。
逆の見方をすると、本質的に安定な酸化物半導体の場合、完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体と呼ぶことはできない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体と呼ぶことはできない。ただし、ａ−ｌｉｋｅ ＯＳは、微小な領域において周期構造を有するものの、鬆（ボイドともいう。）を有し、不安定な構造である。そのため、物性的には非晶質酸化物半導体に近いといえる。
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
以下では、ＴＥＭによって観察したＣＡＡＣ−ＯＳについて説明する。図４（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像の取得は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって行うことができる。
図４（Ａ）の領域（１）を拡大したＣｓ補正高分解能ＴＥＭ像を図４（Ｂ）に示す。図４（Ｂ）より、ペレットにおいて、金属原子が層状に配列していることを確認できる。金属原子の各層の配列は、ＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
図４（Ｂ）に示すように、ＣＡＡＣ−ＯＳは特徴的な原子配列を有する。図４（Ｃ）は、特徴的な原子配列を、補助線で示したものである。図４（Ｂ）および図４（Ｃ）より、ペレット一つの大きさは１ｎｍ以上のもの、または３ｎｍ以上のものがあり、ペレットとペレットとの傾きにより生じる隙間の大きさは０．８ｎｍ程度であることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ここで、Ｃｓ補正高分解能ＴＥＭ像をもとに、基板５１２０上のＣＡＡＣ−ＯＳのペレット５１００の配置を模式的に示すと、レンガまたはブロックが積み重なったような構造となる（図４（Ｄ）参照。）。図４（Ｃ）で観察されたペレットとペレットとの間で傾きが生じている箇所は、図４（Ｄ）に示す領域５１６１に相当する。
また、図５（Ａ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図５（Ａ）の領域（１）、領域（２）および領域（３）を拡大したＣｓ補正高分解能ＴＥＭ像を、それぞれ図５（Ｂ）、図５（Ｃ）および図５（Ｄ）に示す。図５（Ｂ）、図５（Ｃ）および図５（Ｄ）より、ペレットは、金属原子が三角形状、四角形状または六角形状に配列していることを確認できる。しかしながら、異なるペレット間で、金属原子の配列に規則性は見られない。
次に、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図６（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
なお、ＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。より好ましいＣＡＡＣ−ＯＳは、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。
一方、ＣＡＡＣ−ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＣＡＡＣ−ＯＳの場合は、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図６（Ｂ）に示すように明瞭なピークは現れない。これに対し、ＩｎＧａＺｎＯ４の単結晶酸化物半導体であれば、２θを５６°近傍に固定してφスキャンした場合、図６（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、試料面に平行にプローブ径が３００ｎｍの電子線を入射させると、図７（Ａ）に示すような回折パターン（制限視野透過電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図７（Ｂ）に示す。図７（Ｂ）より、リング状の回折パターンが確認される。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図７（Ｂ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図７（Ｂ）における第２リングは（１１０）面などに起因すると考えられる。
上述したように、ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入または欠陥の生成などによって低下する場合があるため、逆の見方をするとＣＡＡＣ−ＯＳは不純物または欠陥（酸素欠損など）などの少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄またはニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
酸化物半導体が不純物または欠陥を有する場合、光または熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合がある。またはキャリア発生源となる場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合がある。または水素を捕獲することによってキャリア発生源となる場合がある。
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
ｎｃ−ＯＳは、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳに対し、ペレットよりも大きい径のＸ線を用いた場合、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークは検出されない。また、ｎｃ−ＯＳに対し、ペレットよりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、ペレットの大きさと近いかペレットより小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。さらに、リング状の領域内に複数のスポットが観測される場合がある。
このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳまたは非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
＜ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
ａ−ｌｉｋｅ ＯＳは、高分解能ＴＥＭ像において鬆が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。
鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
電子照射を行う試料として、ａ−ｌｉｋｅ ＯＳ（試料Ａと表記する。）、ｎｃ−ＯＳ（試料Ｂと表記する。）およびＣＡＡＣ−ＯＳ（試料Ｃと表記する。）を準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有することがわかる。
なお、どの部分を一つの結晶部と見なすかの判定は、以下のように行えばよい。例えば、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なすことができる。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
図８は、各試料の結晶部（２２箇所から４５箇所）の平均の大きさを調査した例である。ただし、上述した格子縞の長さを結晶部の大きさとしている。図８より、ａ−ｌｉｋｅ ＯＳは、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的には、図８中に（１）で示すように、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、累積照射量が４．２×１０８ｅ−／ｎｍ２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。具体的には、図８中の（２）および（３）で示すように、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．４ｎｍ程度および２．１ｎｍ程度であることがわかる。
このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られないことがわかる。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結晶の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
絶縁体４０６ａ、半導体４０６ｂ、絶縁体４０６ｃなどに適用可能な酸化物について説明する。
半導体４０６ｂは、例えば、インジウムを含む酸化物半導体である。半導体４０６ｂは、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、半導体４０６ｂは、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステンなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、半導体４０６ｂは、亜鉛を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
ただし、半導体４０６ｂは、インジウムを含む酸化物半導体に限定されない。半導体４０６ｂは、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物、酸化ガリウムなどの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。
半導体４０６ｂは、例えば、エネルギーギャップが大きい酸化物を用いる。半導体４０６ｂのエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
例えば、絶縁体４０６ａおよび絶縁体４０６ｃは、半導体４０６ｂを構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体である。半導体４０６ｂを構成する酸素以外の元素一種以上、または二種以上から絶縁体４０６ａおよび絶縁体４０６ｃが構成されるため、絶縁体４０６ａと半導体４０６ｂとの界面、および半導体４０６ｂと絶縁体４０６ｃとの界面において、界面準位が形成されにくい。
絶縁体４０６ａ、半導体４０６ｂおよび絶縁体４０６ｃが、インジウムを含む場合について説明する。なお、絶縁体４０６ａがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。また、半導体４０６ｂがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。また、絶縁体４０６ｃがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。なお、絶縁体４０６ｃは、絶縁体４０６ａと同種の酸化物を用いても構わない。
半導体４０６ｂは、絶縁体４０６ａおよび絶縁体４０６ｃよりも電子親和力の大きい酸化物を用いる。例えば、半導体４０６ｂとして、絶縁体４０６ａおよび絶縁体４０６ｃよりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、絶縁体４０６ｃがインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
ただし、絶縁体４０６ａまたは／および絶縁体４０６ｃが、酸化ガリウムであっても構わない。例えば、絶縁体４０６ｃとして、酸化ガリウムを用いると導電体４１６ａまたは導電体４１６ｂと導電体４０４ａ、４０４ｂまたは４０４ｃとの間に生じるリーク電流を低減することができる。即ち、トランジスタのオフ電流を小さくすることができる。
このとき、ゲート電圧を印加すると、絶縁体４０６ａ、半導体４０６ｂ、絶縁体４０６ｃのうち、電子親和力の大きい半導体４０６ｂにチャネルが形成される。
ここで、絶縁体４０６ａと半導体４０６ｂとの間には、絶縁体４０６ａと半導体４０６ｂとの混合領域を有する場合がある。また、半導体４０６ｂと絶縁体４０６ｃとの間には、半導体４０６ｂと絶縁体４０６ｃとの混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、絶縁体４０６ａ、半導体４０６ｂおよび絶縁体４０６ｃの積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド図となる。
このとき、電子は、絶縁体４０６ａ中および絶縁体４０６ｃ中ではなく、半導体４０６ｂ中を主として移動する。したがって、絶縁体４０６ａおよび半導体４０６ｂの界面における界面準位密度、半導体４０６ｂと絶縁体４０６ｃとの界面における界面準位密度を低くすることによって、半導体４０６ｂ中で電子の移動が阻害されることが少なく、トランジスタのオン電流を高くすることができる。
なお、トランジスタがｓ−ｃｈａｎｎｅｌ構造を有する場合、半導体４０６ｂの全体にチャネルが形成される。したがって、半導体４０６ｂが厚いほどチャネル領域は大きくなる。即ち、半導体４０６ｂが厚いほど、トランジスタのオン電流を高くすることができる。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上、より好ましくは１００ｎｍ以上の厚さの領域を有する半導体４０６ｂとすればよい。ただし、トランジスタを有する半導体装置の生産性が低下する場合があるため、例えば、３００ｎｍ以下、好ましくは２００ｎｍ以下、さらに好ましくは１５０ｎｍ以下の厚さの領域を有する半導体４０６ｂとすればよい。なお、チャネル形成領域が縮小していくと、半導体４０６ｂが薄いほうがトランジスタの電気特性が向上する場合もある。よって、半導体４０６ｂの厚さが１０ｎｍ未満であってもよい。
また、トランジスタのオン電流を高くするためには、絶縁体４０６ｃの厚さは小さいほど好ましい。例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有する絶縁体４０６ｃとすればよい。一方、絶縁体４０６ｃは、チャネルの形成される半導体４０６ｂへ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、絶縁体４０６ｃは、ある程度の厚さを有することが好ましい。例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有する絶縁体４０６ｃとすればよい。また、絶縁体４０６ｃは、絶縁体４０２などから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。
また、信頼性を高くするためには、絶縁体４０６ａは厚く、絶縁体４０６ｃは薄いことが好ましい。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有する絶縁体４０６ａとすればよい。絶縁体４０６ａの厚さを、厚くすることで、隣接する絶縁体と絶縁体４０６ａとの界面からチャネルの形成される半導体４０６ｂまでの距離を離すことができる。ただし、トランジスタを有する半導体装置の生産性が低下する場合があるため、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有する絶縁体４０６ａとすればよい。
例えば、酸化物半導体中のシリコンは、キャリアトラップまたはキャリア発生源となる場合がある。したがって、半導体４０６ｂのシリコン濃度は低いほど好ましい。例えば、半導体４０６ｂと絶縁体４０６ａとの間に、例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。また、半導体４０６ｂと絶縁体４０６ｃとの間に、ＳＩＭＳにおいて、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。
また、半導体４０６ｂの水素濃度を低減するために、絶縁体４０６ａおよび絶縁体４０６ｃの水素濃度を低減すると好ましい。絶縁体４０６ａおよび絶縁体４０６ｃは、ＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。また、半導体４０６ｂの窒素濃度を低減するために、絶縁体４０６ａおよび絶縁体４０６ｃの窒素濃度を低減すると好ましい。絶縁体４０６ａおよび絶縁体４０６ｃは、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。
なお、酸化物半導体に銅が混入すると、電子トラップを生成する場合がある。電子トラップは、トランジスタのしきい値電圧がプラス方向へ変動させる場合がある。したがって、半導体４０６ｂの表面または内部における銅濃度は低いほど好ましい。例えば、半導体４０６ｂ、銅濃度が１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ／ｃｍ３以下、または１×１０１８ａｔｏｍｓ／ｃｍ３以下となる領域を有すると好ましい。
上述の３層構造は一例である。例えば、絶縁体４０６ａまたは絶縁体４０６ｃのない２層構造としても構わない。または、絶縁体４０６ａの上もしくは下、または絶縁体４０６ｃ上もしくは下に、絶縁体４０６ａ、半導体４０６ｂおよび絶縁体４０６ｃとして例示した半導体のいずれか一を有する４層構造としても構わない。または、絶縁体４０６ａの上、絶縁体４０６ａの下、絶縁体４０６ｃの上、絶縁体４０６ｃの下のいずれか二箇所以上に、絶縁体４０６ａ、半導体４０６ｂおよび絶縁体４０６ｃとして例示した半導体のいずれか一を有するｎ層構造（ｎは５以上の整数）としても構わない。
基板４００としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
また、基板４００として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板４００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板４００として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板４００が伸縮性を有してもよい。また、基板４００は、折り曲げまたは引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板４００は、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下の厚さとなる領域を有する。基板４００を薄くすると、トランジスタを有する半導体装置を軽量化することができる。また、基板４００を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合がある。また折り曲げまたは引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板４００上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
可とう性基板である基板４００としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可とう性基板である基板４００は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板４００としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板４００として好適である。
＜トランジスタ構造１の作製方法＞
以下では、図１に示したトランジスタの作製方法について図９から図１４を用いて説明する。
まず、基板４００を準備する。
次に、絶縁体４０１を成膜する。絶縁体４０１の成膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行うことができる。
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法に分けることができる。
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
また、ＡＬＤ法も、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。また、ＡＬＤ法も、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送乃至圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
次に、絶縁体４０２を成膜する。絶縁体４０２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、絶縁体４０２に酸素を添加する処理を行っても構わない。酸素を添加する処理としては、例えば、イオン注入法、プラズマ処理法などがある。なお、絶縁体４０２に添加された酸素は、過剰酸素となる。
次に、半導体を成膜する。半導体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、半導体に酸素を添加する処理を行っても構わない。酸素を添加する処理としては、例えば、イオン注入法、プラズマ処理法などがある。なお、半導体に添加された酸素は、過剰酸素となる。なお、半導体が積層膜である場合、絶縁体４０６ａとなる絶縁体に対応する層に酸素を添加する処理を行うと好ましい。次に絶縁体４０６ａとなる絶縁体上に半導体４０６ｂとなる半導体を成膜する。
次に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは４５０℃以上６００℃以下、さらに好ましくは５２０℃以上５７０℃以下で行えばよい。第１の加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第１の加熱処理は減圧状態で行ってもよい。または、第１の加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、半導体の結晶性を高めることができる。または第１の加熱処理によって、水素および水などの不純物を除去することなどができる。
次に、絶縁体４０６ａとなる絶縁体および半導体４０６ｂとなる半導体をフォトリソグラフィ法などによって加工し、絶縁体４０６ａおよび半導体４０６ｂを有する層を形成する（図９（Ａ）および（Ｂ）参照。）。なお、層を形成する際、絶縁体４０２もエッチングされ、一部の領域が薄くなる場合がある。即ち、絶縁体４０２は、層と接する領域に凸部を有する形状となる場合がある。
次に、導電体４１６ａとなる導電体を成膜し、導電体４１６ａとなる導電体上に導電体４１６ｂとなる導電体を成膜する。導電体４１６ａとなる導電体および導電体４１６ｂとなる導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、導電体４１６ａとなる導電体および導電体４１６ｂとなる導電体をフォトリソグラフィ法などによって加工し、導電体４１６ａおよび導電体４１６ｂを有する導電体層を形成する（図１０（Ａ）および（Ｂ）参照。）。なお、導電体層は、層を覆う形状とする。ここで、該層に導電体４１６ａ成膜時に、絶縁体４０６ａの側面、半導体４０６ｂの上面および半導体４０６ｂの側面にダメージを与えることで図１０（Ｂ）中の点線で示す領域４０７が形成される。領域４０７は、絶縁体４０６ａおよび半導体４０６ｂが低抵抗化された領域を有するので、導電体４１６ａおよび導電体４１６ｂと半導体４０６ｂ間のコンタクト抵抗が低抵抗化される。
なお、フォトリソグラフィ法では、まず、フォトマスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体または絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームまたはイオンビームを用いてもよい。なお、電子ビームまたはイオンビームを用いる場合には、フォトマスクは不要となる。なお、レジストマスクの除去には、アッシングなどのドライエッチング処理を行う、またはウェットエッチング処理を行う、またはドライエッチング処理に加えてウエットエッチング処理を行う、またはウエットエッチング処理に加えてドライエッチング処理を行うことができる。
次に、絶縁体４２０を成膜する（図１１（Ａ）および（Ｂ）参照。）。絶縁体４２０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。また、絶縁体４２０の成膜は、スピンコート法、ディップ法、液滴吐出法（インクジェット法など）、印刷法（スクリーン印刷、オフセット印刷など）、ドクターナイフ法、ロールコーター法またはカーテンコーター法などを用いて行うことができる。
絶縁体４２０は、上面が平坦性を有するように形成してもよい。例えば、絶縁体４２０は、成膜直後に上面が平坦性を有していてもよい。または、例えば、絶縁体４２０は、成膜後に基板裏面などの基準面と平行になるよう絶縁体などを上面から除去していくことで平坦性を有してもよい。このような処理を、平坦化処理と呼ぶ。平坦化処理としては、化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理、ドライエッチング処理などがある。ただし、絶縁体４２０の上面が平坦性を有さなくても構わない。
次に、絶縁体４２０をフォトリソグラフィ法などによって加工し、絶縁体４１０を形成する。
次に、導電体４１６ａおよび導電体４１６ｂを有する導電体層を加工することで、導電体層を導電体４１６ａ１および導電体４１６ｂ１を有する導電体層と、導電体４１６ａ２および導電体４１６ｂ２を有する導電体層に分離する（図１２（Ａ）および（Ｂ）参照。）。なお、絶縁体４２０の加工と、導電体４１６ａおよび導電体４１６ｂを有する導電体層の加工と、を共通のフォトリソグラフィ法による工程中に行っても構わない。フォトリソグラフィ法による工程を共通化することで、工程数を少なくすることができる。そのため、本トランジスタを有する半導体装置の生産性を高くすることができる。または、絶縁体４２０の加工と、導電体４１６ａおよび導電体４１６ｂを有する導電体層の加工と、を異なるフォトリソグラフィ法による工程で行っても構わない。異なるフォトリソグラフィ法による工程で加工を行うことで、それぞれ独立した形状とすることがたやすくなる場合がある。
このとき、半導体４０６ｂの露出した面の領域４０７は、上述の導電体４１６ａおよび導電体４１６ｂを有する導電体層の加工により除去される。または、領域４０７は例えばウエットエッチング法により除去しても構わない。これにより、半導体４０６ｂの露出した面、言い換えるとチャネル形成領域は高抵抗となる。
一方、導電体４１６ａ１および導電体４１６ａ２が接する、絶縁体４０６ａの側面、半導体４０６ｂの側面および半導体４０６ｂの上面の領域４０７は、上述のように抵抗値が低いため導電体４１６ａ１および導電体４１６ａ２と半導体４０６ｂ間のコンタクト抵抗値が低くなり良好なトランジスタ特性を得ることができて好ましい。
次に、絶縁体４０６ｃとなる絶縁体を成膜し、絶縁体４０６ｃとなる絶縁体上に絶縁体４１２となる絶縁体を成膜する。絶縁体４０６ｃとなる絶縁体および絶縁体４１２となる絶縁体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。絶縁体４０６ｃとなる絶縁体および絶縁体４１２となる絶縁体は、絶縁体４１０、導電体４１６ａ１、導電体４１６ｂ１、導電体４１６ａ２および導電体４１６ｂ２によって形成される開口部の側面および底面に均一な厚さで成膜する。したがって、ＡＬＤ法を用いることが好ましい。
次に、導電体４０４ａとなる導電体、導電体４０４ｂとなる導電体および導電体４０４ｃとなる導電体を成膜する。導電体４０４ａとなる導電体、導電体４０４ｂとなる導電体および導電体４０４ｃとなる導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。導電体４０４ａとなる導電体、導電体４０４ｂとなる導電体および導電体４０４ｃとなる導電体は、絶縁体４１０などによって形成される開口部を埋めるように成膜する。したがって、ＣＶＤ法（特にＭＣＶＤ法）を用いることが好ましい。また、ＭＣＶＤ法で成膜する導電体の密着性を高めるために、ＡＬＤ法などによって成膜した導電体と、ＣＶＤ法で成膜した導電体との積層膜にすると好ましい場合がある。例えば、窒化チタンと、タングステンとがこの順に成膜された積層膜などを用いればよい。
次に、導電体４０４ａとなる導電体、導電体４０４ｂとなる導電体および導電体４０４ｃとなる導電体をフォトリソグラフィ法などによって加工し、導電体４０４ａ、導電体４０４ｂおよび導電体４０４ｃを有するゲート電極を形成する。
次に、絶縁体４１２となる絶縁体および絶縁体４０６ｃとなる絶縁体をフォトリソグラフィ法などによって加工することにより、絶縁体４１２および絶縁体４０６ｃを形成する（図１３（Ａ）および（Ｂ）参照。）。なお、導電体４０４ａ、導電体４０４ｂおよび導電体４０４ｃの加工と、絶縁体４１２および絶縁体４０６ｃの加工と、を共通のフォトリソグラフィ法による工程中に行っても構わない。フォトリソグラフィ法による工程を共通化することで、工程数を少なくすることができる。そのため、トランジスタを有する半導体装置の生産性を高くすることができる。または、導電体４０４ａ、導電体４０４ｂおよび導電体４０４ｃの加工と、絶縁体４１２および絶縁体４０６ｃの加工と、を異なるフォトリソグラフィ法による工程で行っても構わない。異なるフォトリソグラフィ法による工程で加工を行うことで、それぞれ独立した形状とすることがたやすくなる場合がある。また、ここでは絶縁体４１２および絶縁体４０６ｃを加工した例を示しているが、本発明の一態様に係るトランジスタは、これに限定されるものではない。例えば、絶縁体４１２および絶縁体４０６ｃを加工せずに用いても構わない場合がある。
次に、絶縁体４１０上およびゲート電極上に絶縁体４０８となる絶縁体を成膜する。絶縁体４０８となる絶縁体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。好ましくは、絶縁体４０８となる絶縁体として、酸素を有するプラズマを用いて酸化アルミニウムを成膜することで、該プラズマ中の酸素を過剰酸素として、絶縁体４１０および絶縁体４１２の側面へ添加することができる。このとき絶縁体４０８となる絶縁体と絶縁体４１０の膜界面近傍に過剰酸素を多く含んだ混合領域４１４が形成されることがある（図１４（Ａ）参照。）。
絶縁体４０８となる絶縁体の成膜より後のいずれかのタイミングにおいて、第２の加熱処理を行っても構わない。第２の加熱処理を行うことで、絶縁体４１０および混合領域４１４に含まれる過剰酸素が絶縁体４０２および絶縁体４０６ａを通過して半導体４０６ｂまで移動する。また、絶縁体４１０に含まれる過剰酸素が絶縁体４１２を通過して半導体４０６ｂまで移動する。このように２つの経路を通って過剰酸素が半導体４０６ｂまで移動するため、半導体４０６ｂの欠陥（酸素欠損）を低減することができる（図１４（Ｂ）参照。）。
なお、第２の加熱処理は、絶縁体４１０および混合領域４１４に含まれる過剰酸素（酸素）が半導体４０６ｂまで拡散する温度で行えばよい。例えば、第１の加熱処理についての記載を参照しても構わない。または、第２の加熱処理は、第１の加熱処理よりも低い温度が好ましい。第１の加熱処理と第２の加熱処理の温度差は、２０℃以上１５０℃以下、好ましくは４０℃以上１００℃以下とする。これにより、絶縁体４０２から余分に過剰酸素（酸素）が放出することを抑えることができる。なお、第２の加熱処理は、同等の加熱処理を各層の成膜時の加熱によって兼ねることができる場合、行わなくてもよい場合がある。
次に、絶縁体４０８上に、絶縁体４２８となる絶縁体を成膜する。絶縁体４２８となる絶縁体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
以上のようにして、図１に示したトランジスタを作製することができる。
図１に示したトランジスタと異なる構成のトランジスタを図１５（Ａ）に示す。図１５（Ａ）に示したトランジスタの構成は、絶縁体４１０上およびゲート電極上に絶縁体４１８を成膜し、絶縁体４１８上に図１のトランジスタの絶縁体４０８に相当する絶縁体４３８を成膜するところが異なる。
絶縁体４３８の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。好ましくは、絶縁体４３８として、酸素を有するプラズマを用いて酸化アルミニウムを成膜することで、該プラズマ中の酸素を過剰酸素として、絶縁体４１８へ添加することができる。このとき絶縁体４３８と絶縁体４１８の膜界面近傍に過剰酸素を多く含んだ混合領域４２４が形成されることがある（図１５（Ａ）参照。）。
絶縁体４３８の成膜より後のいずれかのタイミングにおいて、第２の加熱処理を行っても構わない。第２の加熱処理を行うことで、絶縁体４１８および混合領域４２４に含まれる過剰酸素が絶縁体４１０および絶縁体４０２および絶縁体４０６ａを通過して半導体４０６ｂまで移動する。また、絶縁体４１８および混合領域４２４に含まれる過剰酸素が絶縁体４１２を通過して半導体４０６ｂまで移動する。このように２つの経路を通って過剰酸素が半導体４０６ｂまで移動するため、半導体４０６ｂの欠陥（酸素欠損）を低減することができる（図１５（Ｂ）参照。）。
ここでは、絶縁体４１０上およびゲート電極上の絶縁膜の異なる構成について図１６（Ａ）および（Ｂ）を用いて説明する。
絶縁体４１０上およびゲート電極上に絶縁体４４８を成膜する。絶縁体４４８は絶縁体４１０の上面の高さとゲート電極の上面の高さの差以上の膜厚を成膜する（図１６（Ａ）参照。）。絶縁体４４８の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に絶縁体４４８にＣＭＰ処理をゲート電極の上面である導電体４０４ｃに達するまで行う。この時、導電体４０４ｃは、ＣＭＰ処理のストッパ膜として機能する。このようにして絶縁体４４８が平坦化されて絶縁体４５８を形成する（図１６（Ｂ）参照。）。
絶縁体４５８の上面が平坦化されているので、その後の配線層などの作製が容易となり好ましい。
次に、絶縁体４５８上に図１のトランジスタの絶縁体４０８に相当する絶縁体４５９を成膜する。絶縁体４５９の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。好ましくは、絶縁体４５９として、酸素を有するプラズマを用いて酸化アルミニウムを成膜することで、該プラズマ中の酸素を過剰酸素として、絶縁体４５８へ添加することができる。このとき絶縁体４５９と絶縁体４５８の膜界面近傍に過剰酸素を多く含んだ混合領域４３４が形成されることがある（図１７（Ａ）参照。）。
絶縁体４５９の成膜より後のいずれかのタイミングにおいて、第２の加熱処理を行っても構わない。第２の加熱処理を行うことで、絶縁体４５８および混合領域４３４に含まれる過剰酸素が絶縁体４１０および絶縁体４０２および絶縁体４０６ａを通過して半導体４０６ｂまで移動する。また、絶縁体４５８および混合領域４３４に含まれる過剰酸素が絶縁体４１２を通過して半導体４０６ｂまで移動する。このように２つの経路を通って過剰酸素が半導体４０６ｂまで移動するため、半導体４０６ｂの欠陥（酸素欠損）を低減することができる（図１７（Ｂ）参照。）。
本トランジスタは、ゲート線幅を小さくすることができるので、微細化しやすい。また、ゲート電極と、ソース電極およびドレイン電極間と、の寄生容量も小さいため、周波数特性の高いトランジスタとすることができる。
＜トランジスタ構造２の作製方法＞
以下では、図２に示したトランジスタの作製方法について図１８から図２４を用いて説明する。
まず、基板４００を準備する。
次に、絶縁体４０１を成膜する。絶縁体４０１の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に絶縁体４０１上に絶縁体３０１を成膜する。絶縁体３０１の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、絶縁体３０１に絶縁体４０１に達する溝を形成する。溝とは、たとえば穴および開口部なども含まれる。溝の形成はウエットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。また、絶縁体４０１は、絶縁体３０１をエッチングして溝を形成する際のエッチングストッパ膜として機能する絶縁体を選択することが好ましい。例えば、溝を形成する絶縁体３０１に酸化シリコン膜を用いた場合は、絶縁体４０１は窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜を用いるとよい。
溝の形成後に、導電体３１０ａとなる導電体を成膜する。導電体３１０ａとなる導電体は、酸素を透過し難い機能を有することが望ましい。または、導電体３１０ｂとなる導電体より酸素を透過し難い機能を有することが望ましい。たとえば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。導電体３１０ａとなる導電体は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。次に導電体３１０ａとなる導電体上に、導電体３１０ｂとなる導電体を成膜する。導電体３１０ｂとなる導電体は、抵抗率が低いことが望ましい。たとえば、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金などを用いることができる。導電体３１０ｂとなる導電体の成膜方法は、導電体３１０ａとなる導電体と同様の方法を用いることができる。
次に、ＣＭＰを行うことで、絶縁体３０１上の導電体を除去する。その結果、溝部のみに、導電体が残存することで、導電体３１０ｂおよび導電体３１０ａを有する上面が平坦な配線層を形成することができる。
次に、絶縁体３０１上および導電体３１０ｂおよび導電体３１０ａ上に絶縁体３０２を成膜する。絶縁体３０２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。絶縁体３０２上に絶縁体３０３を成膜する。絶縁体３０３は好ましくは、酸素および水素のような不純物を透過しにくい機能を有することが望ましい。たとえば、窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜を用いるとよい。絶縁体３０３の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる（図１８（Ａ）および（Ｂ）参照。）。
次に、絶縁体３０３上に絶縁体４０２を成膜する。絶縁体４０２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、絶縁体４０２に酸素を添加する処理を行っても構わない。酸素を添加する処理としては、例えば、イオン注入法、プラズマ処理法などがある。なお、絶縁体４０２に添加された酸素は、過剰酸素となる。
次に、絶縁体４０６ａとなる絶縁体を成膜する。絶縁体４０６ａとなる絶縁体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、絶縁体４０６ａとなる絶縁体に酸素を添加する処理を行っても構わない。酸素を添加する処理としては、例えば、イオン注入法、プラズマ処理法などがある。なお、半導体に添加された酸素は、過剰酸素となる。なお、絶縁体４０６ａとなる絶縁体上に半導体を積層する場合は、絶縁体４０６ａとなる絶縁体に酸素を添加する処理を行うと好ましい。
次に絶縁体４０６ａとなる絶縁体上に半導体４０６ｂとなる半導体を成膜する。半導体４０６ｂとなる半導体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは４５０℃以上６００℃以下、さらに好ましくは５２０℃以上５７０℃以下で行えばよい。第１の加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第１の加熱処理は減圧状態で行ってもよい。または、第１の加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、半導体の結晶性を高めることができる。または第１の加熱処理によって、水素および水などの不純物を除去することなどができる。
次に、絶縁体４０６ａとなる絶縁体および半導体４０６ｂとなる半導体をフォトリソグラフィ法などによって加工し、絶縁体４０６ａおよび半導体４０６ｂを有する層を形成する（図１９（Ａ）および（Ｂ）参照。）。なお、層を形成する際、絶縁体４０２もエッチングされ、一部の領域が薄くなる場合がある。即ち、絶縁体４０２は、層と接する領域に凸部を有する形状となる場合がある。
次に、導電体４１６ａとなる導電体を成膜し、導電体４１６ａとなる導電体上に導電体４１６ｂとなる導電体を成膜する。導電体４１６ａとなる導電体および導電体４１６ｂとなる導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、導電体４１６ａとなる導電体および導電体４１６ｂとなる導電体をフォトリソグラフィ法などによって加工し、導電体４１６ａおよび導電体４１６ｂを有する導電体層を形成する（図２０（Ａ）および（Ｂ）参照。）。なお、導電体層は、半導体層を覆う形状とする。ここで、該半導体層に導電体４１６ａ成膜時に、絶縁体４０６ａの側面、半導体４０６ｂの上面および半導体４０６ｂの側面にダメージを与えることで図２０（Ｂ）中の点線で示す領域４０７が形成される。領域４０７は、絶縁体４０６ａおよび半導体４０６ｂが低抵抗化された領域を有するので、導電体４１６ａおよび導電体４１６ｂと半導体４０６ｂ間のコンタクト抵抗が低抵抗化される。
次に、絶縁体４２０を成膜する（図２１（Ａ）および（Ｂ）参照。）。絶縁体４２０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。また、絶縁体４２０の成膜は、スピンコート法、ディップ法、液滴吐出法（インクジェット法など）、印刷法（スクリーン印刷、オフセット印刷など）、ドクターナイフ法、ロールコーター法またはカーテンコーター法などを用いて行うことができる。
絶縁体４２０は、上面が平坦性を有するように形成してもよい。例えば、絶縁体４２０は、成膜直後に上面が平坦性を有していてもよい。または、例えば、絶縁体４２０は、成膜後に基板裏面などの基準面と平行になるよう絶縁体などを上面から除去していくことで平坦性を有してもよい。このような処理を、平坦化処理と呼ぶ。平坦化処理としては、ＣＭＰ処理、ドライエッチング処理などがある。ただし、絶縁体４２０の上面が平坦性を有さなくても構わない。
次に、絶縁体４２０をフォトリソグラフィ法などによって加工し、絶縁体４１０を形成する。
次に、導電体４１６ａおよび導電体４１６ｂを有する導電体層を加工することで、導電体層を導電体４１６ａ１および導電体４１６ｂ１を有する導電体層と、導電体４１６ａ２および導電体４１６ｂ２を有する導電体層に分離する（図２２（Ａ）および（Ｂ）参照。）。なお、絶縁体４２０の加工と、導電体４１６ａおよび導電体４１６ｂを有する導電体層の加工と、を共通のフォトリソグラフィ法による工程中に行っても構わない。フォトリソグラフィ法による工程を共通化することで、工程数を少なくすることができる。そのため、本トランジスタを有する半導体装置の生産性を高くすることができる。または、絶縁体４２０の加工と、導電体４１６ａおよび導電体４１６ｂを有する導電体層の加工と、を異なるフォトリソグラフィ法による工程で行っても構わない。異なるフォトリソグラフィ法による工程で加工を行うことで、それぞれ独立した形状とすることがたやすくなる場合がある。
このとき、半導体４０６ｂは、露出した状態となる。半導体４０６ｂの露出した面の領域４０７は、上述の導電体４１６ａおよび導電体４１６ｂを有する導電体層の加工により除去される。または、領域４０７は例えばウエットエッチング法により除去しても構わない。これにより、半導体４０６ｂの露出した面、言い換えるとチャネル形成領域は高抵抗となる。
一方、導電体４１６ａ１および導電体４１６ａ２が接する、絶縁体４０６ａの側面、半導体４０６ｂの側面および半導体４０６ｂの上面の領域４０７は、上述のように抵抗値が低いため導電体４１６ａ１および導電体４１６ａ２と半導体４０６ｂ間のコンタクト抵抗値が低くなり良好なトランジスタ特性を得ることができて好ましい。
次に、絶縁体４０６ｃとなる絶縁体を成膜し、絶縁体４０６ｃとなる絶縁体上に絶縁体４１２となる絶縁体を成膜する。絶縁体４０６ｃとなる絶縁体および絶縁体４１２となる絶縁体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。絶縁体４０６ｃとなる絶縁体および絶縁体４１２となる絶縁体は、絶縁体４１０、導電体４１６ａ１、導電体４１６ｂ１、導電体４１６ａ２および導電体４１６ｂ２によって形成される開口部の側面および底面に均一な厚さで成膜する。したがって、ＡＬＤ法を用いることが好ましい。
次に、導電体４０４ａとなる導電体、導電体４０４ｂとなる導電体および導電体４０４ｃとなる導電体を成膜する。導電体４０４ａとなる導電体、導電体４０４ｂとなる導電体および導電体４０４ｃとなる導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。導電体４０４ａとなる導電体、導電体４０４ｂとなる導電体および導電体４０４ｃとなる導電体は、絶縁体４１０などによって形成される開口部を埋めるように成膜する。したがって、ＣＶＤ法（特にＭＣＶＤ法）を用いることが好ましい。また、ＭＣＶＤ法で成膜する導電体の密着性を高めるために、ＡＬＤ法などによって成膜した導電体と、ＣＶＤ法で成膜した導電体との積層膜にすると好ましい場合がある。例えば、窒化チタンと、タングステンとがこの順に成膜された積層膜などを用いればよい。
次に、導電体４０４ａとなる導電体、導電体４０４ｂとなる導電体および導電体４０４ｃとなる導電体をフォトリソグラフィ法などによって加工し、導電体４０４ａ、導電体４０４ｂおよび導電体４０４ｃを有するゲート電極を形成する。
次に、絶縁体４１２となる絶縁体および絶縁体４０６ｃとなる絶縁体をフォトリソグラフィ法などによって加工する（図２３（Ａ）および（Ｂ）参照。）。なお、導電体４０４ａ、導電体４０４ｂおよび導電体４０４ｃの加工と、絶縁体４１２および絶縁体４０６ｃの加工と、を共通のフォトリソグラフィ法による工程中に行っても構わない。フォトリソグラフィ法による工程を共通化することで、工程数を少なくすることができる。そのため、トランジスタを有する半導体装置の生産性を高くすることができる。または、導電体４０４ａ、導電体４０４ｂおよび導電体４０４ｃの加工と、絶縁体４１２および絶縁体４０６ｃの加工と、を異なるフォトリソグラフィ法による工程で行っても構わない。異なるフォトリソグラフィ法による工程で加工を行うことで、それぞれ独立した形状とすることがたやすくなる場合がある。また、ここでは絶縁体４１２および絶縁体４０６ｃを加工した例を示しているが、本発明の一態様に係るトランジスタは、これに限定されるものではない。例えば、絶縁体４１２および絶縁体４０６ｃを加工せずに用いても構わない場合がある。
次に、絶縁体４１０上およびゲート電極上に絶縁体４０８となる絶縁体を成膜する。絶縁体４０８となる絶縁体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。好ましくは、絶縁体４０８として、酸素を有するプラズマを用いて酸化アルミニウムを成膜することで、該プラズマ中の酸素を過剰酸素として、絶縁体４１０および絶縁体４１２の側面へ添加することができる。このとき絶縁体４０８となる絶縁体と絶縁体４１０の膜界面近傍に過剰酸素を多く含んだ混合領域４１４が形成されることがある（図２４（Ａ）参照。）。
絶縁体４０８となる絶縁体の成膜より後のいずれかのタイミングにおいて、第２の加熱処理を行っても構わない。第２の加熱処理を行うことで、絶縁体４１０および混合領域４１４に含まれる過剰酸素が絶縁体４０２および絶縁体４０６ａを通過して半導体４０６ｂまで移動する。また、絶縁体４１０に含まれる過剰酸素が絶縁体４１２を通過して半導体４０６ｂまで移動する。このように２つの経路を通って過剰酸素が半導体４０６ｂまで移動するため、半導体４０６ｂの欠陥（酸素欠損）を低減することができる（図２４（Ｂ）参照。）。
なお、第２の加熱処理は、絶縁体４１０および混合領域４１４に含まれる過剰酸素（酸素）が半導体４０６ｂまで拡散する温度で行えばよい。例えば、第１の加熱処理についての記載を参照しても構わない。または、第２の加熱処理は、第１の加熱処理よりも低い温度が好ましい。第１の加熱処理と第２の加熱処理の温度差は、２０℃以上１５０℃以下、好ましくは４０℃以上１００℃以下とする。これにより、絶縁体４０２から余分に過剰酸素（酸素）が放出することを抑えることができる。なお、第２の加熱処理は、同等の加熱処理を各層の成膜時の加熱によって兼ねることができる場合、行わなくてもよい場合がある。
次に、絶縁体４０８上に、絶縁体４２８を成膜する。絶縁体４２８の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる（図２（Ａ）、（Ｂ）参照。）。
以上のようにして、図２に示したトランジスタを作製することができる。
図２に示したトランジスタと異なる構成のトランジスタを図２５（Ａ）に示す。図２５（Ａ）に示したトランジスタの構成は、絶縁体４１０上およびゲート電極上に絶縁体４１８を成膜し、絶縁体４１８上に図２のトランジスタの絶縁体４０８に相当する絶縁体４３８を成膜するところが異なる。
絶縁体４３８の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。好ましくは、絶縁体４３８として、酸素を有するプラズマを用いて酸化アルミニウムを成膜することで、該プラズマ中の酸素を過剰酸素として、絶縁体４１８へ添加することができる。このとき絶縁体４３８と絶縁体４１８の膜界面近傍に過剰酸素を多く含んだ混合領域４２４が形成されることがある（図２５（Ａ）参照。）。
絶縁体４３８の成膜より後のいずれかのタイミングにおいて、第２の加熱処理を行っても構わない。第２の加熱処理を行うことで、絶縁体４１８および混合領域４２４に含まれる過剰酸素が絶縁体４１０および絶縁体４０２および絶縁体４０６ａを通過して半導体４０６ｂまで移動する。また、絶縁体４１８および混合領域４２４に含まれる過剰酸素が絶縁体４１２を通過して半導体４０６ｂまで移動する。このように２つの経路を通って過剰酸素が半導体４０６ｂまで移動するため、半導体４０６ｂの欠陥（酸素欠損）を低減することができる（図２５（Ｂ）参照。）。
ここでは、絶縁体４１０上およびゲート電極上の絶縁体の異なる構成について図２６（Ａ）および（Ｂ）を用いて説明する。
絶縁体４１０上およびゲート電極上に絶縁体４４８を成膜する。絶縁体４４８は絶縁体４１０の上面の高さとゲート電極の上面の高さの差以上の膜厚を成膜する。絶縁体４４８の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に絶縁体４４８にＣＭＰ処理をゲート電極の上面である導電体４０４ｃに達するまで行う。この時、導電体４０４ｃは、ＣＭＰ処理のストッパ膜として機能する。このようにして絶縁体４４８が平坦化されて絶縁体４５８を形成する。
絶縁体４５８の上面が平坦化されているので、その後の配線層などの作製が容易となり好ましい。
次に、絶縁体４５８上に図２のトランジスタの絶縁体４０８に相当する絶縁体４５９を成膜する。絶縁体４５９の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。好ましくは、絶縁体４５９として、酸素を有するプラズマを用いて酸化アルミニウムを成膜することで、該プラズマ中の酸素を過剰酸素として、絶縁体４５８へ添加することができる。このとき絶縁体４５９と絶縁体４５８の膜界面近傍に過剰酸素を多く含んだ混合領域４３４が形成されることがある（図２７（Ａ）参照。）。
絶縁体４５９の成膜より後のいずれかのタイミングにおいて、第２の加熱処理を行っても構わない。第２の加熱処理を行うことで、絶縁体４５８および混合領域４３４に含まれる過剰酸素が絶縁体４１０および絶縁体４０２および絶縁体４０６ａを通過して半導体４０６ｂまで移動する。また、絶縁体４５８および混合領域４３４に含まれる過剰酸素が絶縁体４１２を通過して半導体４０６ｂまで移動する。このように２つの経路を通って過剰酸素が半導体４０６ｂまで移動するため、半導体４０６ｂの欠陥（酸素欠損）を低減することができる（図２７（Ｂ）参照。）。
本トランジスタは、ゲート線幅を小さくすることができるので、微細化しやすい。また、ゲート電極と、ソース電極およびドレイン電極間と、の寄生容量も小さいため、周波数特性の高いトランジスタとすることができる。
＜記憶装置１＞
本発明の一態様に係るトランジスタを用いた、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図２８に示す。
図２８（Ａ）に示す半導体装置は、第１の半導体を用いたトランジスタ３２００と第２の半導体を用いたトランジスタ３３００、および容量素子３４００を有している。なお、トランジスタ３３００としては、上述したトランジスタを用いることができる。
トランジスタ３３００は、オフ電流の小さいトランジスタが好ましい。トランジスタ３３００は、例えば、酸化物半導体を用いたトランジスタを用いることができる。トランジスタ３３００のオフ電流が小さいことにより、半導体装置の特定のノードに長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、またはリフレッシュ動作の頻度が極めて少なくすることが可能となるため、消費電力の低い半導体装置となる。
図２８（Ａ）において、第１の配線３００１はトランジスタ３２００のソースと電気的に接続され、第２の配線３００２はトランジスタ３２００のドレインと電気的に接続される。また、第３の配線３００３はトランジスタ３３００のソース、ドレインの一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲートと電気的に接続されている。そして、トランジスタ３２００のゲート、およびトランジスタ３３００のソース、ドレインの他方は、容量素子３４００の電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と電気的に接続されている。
図２８（Ａ）に示す半導体装置は、トランジスタ３２００のゲートの電位が保持可能という特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００が導通状態となる電位にして、トランジスタ３３００を導通状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート、および容量素子３４００の電極の一方と電気的に接続するノードＦＧに与えられる。即ち、トランジスタ３２００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という。）のどちらかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ３３００が非導通状態となる電位にして、トランジスタ３３００を非導通状態とすることにより、ノードＦＧに電荷が保持される（保持）。
トランジスタ３３００のオフ電流が小さいため、ノードＦＧの電荷は長期間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、第２の配線３００２は、ノードＦＧに保持された電荷量に応じた電位をとる。これは、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲートにＨｉｇｈレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ３２００のゲートにＬｏｗレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけ上のしきい値電圧とは、トランジスタ３２００を「導通状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、ノードＦＧに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードＦＧにＨｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「導通状態」となる。一方、ノードＦＧにＬｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「非導通状態」のままである。このため、第２の配線３００２の電位を判別することで、ノードＦＧに保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置する場合、読み出し時には、所望のメモリセルの情報を読み出さなくてはならない。例えば、情報を読み出さないメモリセルにおいては、ノードＦＧに与えられた電荷によらずトランジスタ３２００が「非導通状態」となるような電位、つまり、Ｖｔｈ＿Ｈより低い電位を第５の配線３００５に与えることで所望のメモリセルの情報のみを読み出せる構成とすればよい。または、情報を読み出さないメモリセルにおいては、ノードＦＧに与えられた電荷によらずトランジスタ３２００が「導通状態」となるような電位、つまり、Ｖｔｈ＿Ｌより高い電位を第５の配線３００５に与えることで所望のメモリセルの情報のみを読み出せる構成とすればよい。
＜半導体装置の構造＞
図２９は、図２８（Ａ）に対応する半導体装置の断面図である。図２９に示す半導体装置は、トランジスタ３２００と、トランジスタ３３００と、容量素子３４００と、を有する。また、トランジスタ３３００および容量素子３４００は、トランジスタ３２００の上方に配置する。なお、トランジスタ３３００としては、図１に示したトランジスタを用いた例を示しているが、本発明の一態様に係る半導体装置は、これに限定されるものではない。よって適宜上述したトランジスタについての記載を参酌する。
また、図２９に示すトランジスタ３２００は、半導体基板４５０を用いたトランジスタである。トランジスタ３２００は、半導体基板４５０中の領域４７４ａと、半導体基板４５０中の領域４７４ｂと、絶縁体４６２と、導電体４５４と、を有する。
トランジスタ３２００において、領域４７４ａおよび領域４７４ｂは、ソース領域およびドレイン領域としての機能を有する。また、絶縁体４６２は、ゲート絶縁体としての機能を有する。また、導電体４５４は、ゲート電極としての機能を有する。したがって、導電体４５４に印加する電位によって、チャネル形成領域の抵抗を制御することができる。即ち、導電体４５４に印加する電位によって、領域４７４ａと領域４７４ｂとの間の導通・非導通を制御することができる。
半導体基板４５０としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などを用いればよい。好ましくは、半導体基板４５０として単結晶シリコン基板を用いる。
半導体基板４５０は、ｎ型の導電型を付与する不純物を有する半導体基板を用いる。ただし、半導体基板４５０として、ｐ型の導電型を付与する不純物を有する半導体基板を用いても構わない。その場合、トランジスタ３２００となる領域には、ｎ型の導電型を付与する不純物を有するウェルを配置すればよい。または、半導体基板４５０がｉ型であっても構わない。
半導体基板４５０の上面は、（１１０）面を有することが好ましい。こうすることで、トランジスタ３２００のオン特性を向上させることができる。
領域４７４ａおよび領域４７４ｂは、ｐ型の導電型を付与する不純物を有する領域である。このようにして、トランジスタ３２００はｐチャネル型トランジスタを構成する。
トランジスタ３２００がｐチャネル型トランジスタである場合について説明したが、トランジスタ３２００がｎチャネル型トランジスタであっても構わない。
なお、トランジスタ３２００は、領域４６０などによって隣接するトランジスタと分離される。領域４６０は、絶縁性を有する領域である。
図２９に示す半導体装置は、絶縁体４６２と、絶縁体４６４と、絶縁体４６６と、絶縁体４６８と、絶縁体４７０と、絶縁体４７２と、絶縁体４７５と、絶縁体４０２と、絶縁体４１０と、絶縁体４０８と、絶縁体４２８と、絶縁体４６５と、絶縁体４６７と、絶縁体４６９と、絶縁体４９８と、絶縁体４０６ａと、絶縁体４０６ｃと、導電体４８０ａと、導電体４８０ｂと、導電体４８０ｃと、導電体４７８ａと、導電体４７８ｂと、導電体４７８ｃと、導電体４７６ａと、導電体４７６ｂと、導電体４７６ｃと、導電体４７９ａと、導電体４７９ｂと、導電体４７９ｃと、導電体４７７ａと導電体４７７ｂと、導電体４７７ｃと、導電体４８４ａと、導電体４８４ｂと、導電体４８４ｃと、導電体４８４ｄと、導電体４８２ａと、導電体４８２ｃと、導電体４８３ａと、導電体４８３ｂと、導電体４８３ｃと、導電体４８３ｄと、導電体４８５ａと、導電体４８５ｂと、導電体４８５ｃと、導電体４８５ｄと、導電体４８７ａと、導電体４８７ｂと、導電体４８７ｃと、導電体４８８ａと、導電体４８８ｂと、導電体４８８ｃと、導電体４９０ａと、導電体４９０ｂと、導電体４８９ａと、導電体４８９ｂと、導電体４９１ａと、導電体４９１ｂと、導電体４９１ｃと、導電体４９２ａと、導電体４９２ｂと、導電体４９２ｃと、を有する。
絶縁体４６４は、トランジスタ３２００上に配置する。また、絶縁体４６６は、絶縁体４６４上に配置する。また、絶縁体４６８は、絶縁体４６６上に配置する。また、絶縁体４７０は、絶縁体４６８上に配置する。また、絶縁体４７２は、絶縁体４７０上に配置する。また、絶縁体４７５は、絶縁体４７２上に配置する。また、トランジスタ３３００は、絶縁体４７５上に配置する。また、絶縁体４０８は、トランジスタ３３００上に配置する。また、絶縁体４２８は、絶縁体４０８上に配置する。また、絶縁体４６５は、絶縁体４２８上に配置される。また、容量素子３４００は、絶縁体４６５上に配置される。また、絶縁体４６９は、容量素子３４００上に配置される。
絶縁体４６４は、領域４７４ａに達する開口部と、領域４７４ｂに達する開口部と、導電体４５４に達する開口部と、を有する。また、開口部には、それぞれ導電体４８０ａ、導電体４８０ｂまたは導電体４８０ｃが埋め込まれている。
また、絶縁体４６６は、導電体４８０ａに達する開口部と、導電体４８０ｂに達する開口部と、導電体４８０ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４７８ａ、導電体４７８ｂまたは導電体４７８ｃが埋め込まれている。
また、絶縁体４６８は、導電体４７８ａに達する開口部と、導電体４７８ｂに達する開口部と、導電体４７８ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４７６ａ、導電体４７６ｂまたは導電体４７６ｃが埋め込まれている。
また、絶縁体４７０は、導電体４７９ａと、導電体４７９ｂと、導電体４７９ｃと、を有する。また、絶縁体４７２は、絶縁体４７０を通って導電体４７９ａに達する開口部と、絶縁体４７０通って導電体４７９ｂに達する開口部と、絶縁体４７０通って導電体４７９ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４７７ａ、導電体４７７ｂまたは導電体４７７ｃが埋め込まれている。
また、絶縁体４７５は、トランジスタ３３００のチャネル形成領域と重なる開口部と、導電体４７７ａに達する開口部と、導電体４７７ｂに達する開口部と、導電体４７７ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４８４ａ、導電体４８４ｂ、導電体４８４ｃまたは導電体４８４ｄが埋め込まれている。
また、導電体４８４ｄは、トランジスタ３３００のボトムゲート電極としての機能を有しても構わない。または、例えば、導電体４８４ｄに一定の電位を印加することで、トランジスタ３３００のしきい値電圧などの電気特性を制御しても構わない。または、例えば、導電体４８４ｄとトランジスタ３３００のトップゲート電極とを電気的に接続しても構わない。こうすることで、トランジスタ３３００のオン電流を大きくすることができる。また、パンチスルー現象を抑制することができるため、トランジスタ３３００の飽和領域における電気特性を安定にすることができる。
また、絶縁体４０２は、導電体４８４ａに達する開口部と、導電体４８４ｃに達する開口部と、を有する。また、開口部には、それぞれ、導電体４８２ａまたは導電体４８２ｃが埋め込まれている。
また、絶縁体４２８は、絶縁体４０８および絶縁体４１０を通ってトランジスタ３３００のソース電極またはドレイン電極の一方の導電体に達する開口部と、絶縁体４０８および絶縁体４１０を通ってトランジスタ３３００のソース電極またはドレイン電極の他方の導電体に達する開口部と、絶縁体４０８、絶縁体４１０および絶縁体４０２を通って導電体４８４ｂに達する開口部と、絶縁体４０８を通ってトランジスタ３３００のゲート電極の導電体に達する開口部と、を有する。また、開口部には、それぞれ導電体４８３ａ、導電体４８３ｂ、導電体４８３ｃまたは導電体４８３ｄが埋め込まれている。
また、絶縁体４６５は、導電体４８３ａと接する導電体４８５ａと、導電体４８３ｂと接する導電体４８５ｂと、導電体４８３ｃと接する導電体４８５ｃと、導電体４８３ｄと接する導電体４８５ｄと、を有する。また、導電体４８５ａに達する開口部と、導電体４８５ｂに達する開口部と、導電体４８５ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４８７ａ、導電体４８７ｂまたは導電体４８７ｃが埋め込まれている。
また、絶縁体４６７は、導電体４８７ａと接する導電体４８８ａと、導電体４８７ｂと接する導電体４８８ｂと、導電体４８７ｃと接する導電体４８８ｃと、を有する。また、導電体４８８ａに達する開口部と、導電体４８８ｂに達する開口部と、を有する。また、開口部には、それぞれ導電体４９０ａまたは導電体４９０ｂが埋め込まれている。また、導電体４８８ｃは容量素子３４００の一方の電極の導電体４９４と接している。
また、絶縁体４６９は、導電体４９０ａと接する導電体４８９ａと、導電体４９０ｂと接する導電体４８９ｂと、を有する。また、導電体４８９ａに達する開口部と、導電体４８９ｂに達する開口部と、容量素子３４００の他方の電極である導電体４９６に達する開口部と、を有する。また、開口部には、それぞれ導電体４９１ａ、導電体４９２ｂまたは導電体４９２ｃが埋め込まれている。
また、絶縁体４６９上には、導電体４９１ａと接する導電体４９２ａと、導電体４９１ｂと接する導電体４９２ｂと、導電体４９１ｃと接する導電体４９２ｃと、を有する。
絶縁体４６４、絶縁体４６６、絶縁体４６８、絶縁体４７０、絶縁体４７２、絶縁体４７５、絶縁体４０２、絶縁体４１０、絶縁体４０８、絶縁体４２８、絶縁体４６５、絶縁体４６７および絶縁体４６９としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体４０１としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。
絶縁体４６４、絶縁体４６６、絶縁体４６８、絶縁体４７０、絶縁体４７２、絶縁体４７５、絶縁体４０２、絶縁体４１０、絶縁体４０８、絶縁体４２８、絶縁体４６５、絶縁体４６７または絶縁体４６９の一以上は、水素などの不純物および酸素をブロックする機能を有する絶縁体を有することが好ましい。トランジスタ３３００の近傍に、水素などの不純物および酸素をブロックする機能を有する絶縁体を配置することによって、トランジスタ３３００の電気特性を安定にすることができる。
水素などの不純物および酸素をブロックする機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。
導電体４８０ａと、導電体４８０ｂと、導電体４８０ｃと、導電体４７８ａと、導電体４７８ｂと、導電体４７８ｃと、導電体４７６ａと、導電体４７６ｂと、導電体４７６ｃと、導電体４７９ａと、導電体４７９ｂと、導電体４７９ｃと、導電体４７７ａと導電体４７７ｂと、導電体４７７ｃと、導電体４８４ａと、導電体４８４ｂと、導電体４８４ｃと、導電体４８４ｄと、導電体４８２ａと、導電体４８２ｃと、導電体４８３ａと、導電体４８３ｂと、導電体４８３ｃと、導電体４８３ｄと、導電体４８５ａと、導電体４８５ｂと、導電体４８５ｃと、導電体４８５ｄと、導電体４８７ａと、導電体４８７ｂと、導電体４８７ｃと、導電体４８８ａと、導電体４８８ｂと、導電体４８８ｃと、導電体４９０ａと、導電体４９０ｂと、導電体４８９ａと、導電体４８９ｂと、導電体４９１ａと、導電体４９１ｂと、導電体４９１ｃと、導電体４９２ａと、導電体４９２ｂおよび導電体４９２ｃとしては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金または化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。
トランジスタ３２００のソースまたはドレインは、導電体４８０ａと、導電体４７８ａと、導電体４７６ａと、導電体４７９ａと、導電体４７７ａと、導電体４８４ａと、導電体４８２ａ、導電体４８３ａとを介してトランジスタ３３００のソース電極またはドレイン電極の一方である導電体と電気的に接続する。また、トランジスタ３２００のゲート電極である導電体４５４は、導電体４８０ｃと、導電体４７８ｃと、導電体４７６ｃと、導電体４７９ｃと、導電体４７７ｃと、導電体４８４ｃと、導電体４８２ｃと、導電体４８３ｃと、を介してトランジスタ３３００のソース電極またはドレイン電極の他方である導電体と電気的に接続する。
容量素子３４００は、トランジスタ３３００のソース電極またはドレイン電極の一方の電極と、導電体４８３ｃと、導電体４８５ｃと、導電体４８７ｃと、導電体４８８ｃと、を介して容量素子３４００の一方の電極と電気的に接続する導電体４９４と、絶縁体４９８と、容量素子３４００の他方の電極である導電体４９６と、を有する。なお、容量素子３４００は、トランジスタ３３００の上方または下方に形成することで、半導体装置の大きさを縮小することができて好適である。
そのほかの構造については、適宜図１などについての記載を参酌することができる。
なお、図３０に示す半導体装置は、図２９に示した半導体装置のトランジスタ３２００の構造が異なるのみである。よって、図３０に示す半導体装置については、図２９に示した半導体装置の記載を参酌する。具体的には、図３０に示す半導体装置は、トランジスタ３２００がＦｉｎ型である場合を示している。トランジスタ３２００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ３２００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ３２００のオフ特性を向上させることができる。なお、トランジスタ３２００はｐチャネル型トランジスタであってもｎチャネル型トランジスタであっても構わない。
＜記憶装置２＞
図２８（Ｂ）に示す半導体装置は、トランジスタ３２００を有さない点で図２８（Ａ）に示した半導体装置と異なる。この場合も図２８（Ａ）に示した半導体装置と同様の動作により情報の書き込みおよび保持動作が可能である。
図２８（Ｂ）に示す半導体装置における、情報の読み出しについて説明する。トランジスタ３３００が導通状態になると、浮遊状態である第３の配線３００３と容量素子３４００とが導通し、第３の配線３００３と容量素子３４００の間で電荷が再分配される。その結果、第３の配線３００３の電位が変化する。第３の配線３００３の電位の変化量は、容量素子３４００の電極の一方の電位（または容量素子３４００に蓄積された電荷）によって、異なる値をとる。
例えば、容量素子３４００の電極の一方の電位をＶ、容量素子３４００の容量をＣ、第３の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３の電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素子３４００の電極の一方の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２つの状態をとるとすると、電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すことができる。
この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体が適用されたトランジスタを用い、トランジスタ３３００として第２の半導体が適用されたトランジスタを駆動回路上に積層して配置する構成とすればよい。
以上に示した半導体装置は、酸化物半導体を用いたオフ電流の小さいトランジスタを適用することで、長期にわたって記憶内容を保持することが可能となる。つまり、リフレッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力の低い半導体装置を実現することができる。また、電力の供給がない場合（ただし、電位は固定されていることが好ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、該半導体装置は、情報の書き込みに高い電圧が不要であるため、素子の劣化が起こりにくい。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入、またはフローティングゲートからの電子の引き抜きを行わないため、絶縁体の劣化といった問題が生じない。即ち、本発明の一態様に係る半導体装置は、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上した半導体装置である。さらに、トランジスタの導通状態、非導通状態によって、情報の書き込みが行われるため、高速な動作が可能となる。
〔ＣＭＯＳ回路〕
図３１（Ａ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型のトランジスタ２１００を直列に接続し、かつそれぞれのゲートを接続した、いわゆるＣＭＯＳ回路の構成を示している。
〔アナログスイッチ〕
また図３１（Ｂ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそれぞれのソースとドレインを接続した構成を示している。このような構成とすることで、いわゆるアナログスイッチとして機能させることができる。
＜ＣＰＵ＞
以下では、上述したトランジスタおよび上述した記憶装置などの半導体装置を含むＣＰＵについて説明する。
図３２は、上述したトランジスタを一部に用いたＣＰＵの一例の構成を示すブロック図である。
図３２に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図３２に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図３２に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路またはデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置または周辺回路からの割り込み要求を、その優先度またはマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しまたは書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
図３２に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、上述したトランジスタまたは記憶装置などを用いることができる。
図３２に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。即ち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
図３３は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していてもよい。
ここで、回路１２０２には、上述した記憶装置を用いることができる。記憶素子１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９のゲートにはＧＮＤ（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介して接地される構成とする。
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用いて構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３はトランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１３の導通状態または非導通状態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとドレインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソースとドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１４の導通状態または非導通状態）が選択される。
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のうちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。
なお、容量素子１２０７および容量素子１２０８は、トランジスタまたは配線の寄生容量等を積極的に利用することによって省略することも可能である。
トランジスタ１２０９の第１ゲート（第１のゲート電極）には、制御信号ＷＥが入力される。スイッチ１２０３およびスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータに対応する信号が入力される。図３３では、回路１２０１から出力された信号が、トランジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介して回路１２０１に入力される。
なお、図３３では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して回路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。
また、図３３において、記憶素子１２００に用いられるトランジスタのうち、トランジスタ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる膜または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン膜またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体で形成されるトランジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以外にも、チャネルが酸化物半導体で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることもできる。
図３３における回路１２０１には、例えばフリップフロップ回路を用いることができる。また、論理素子１２０６としては、例えばインバータまたはクロックドインバータ等を用いることができる。
本発明の一態様に係る半導体装置では、記憶素子１２００に電源電圧が供給されない間は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８によって保持することができる。
また、酸化物半導体にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が元のデータを保持しなおすまでの時間を短くすることができる。
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態（導通状態、または非導通状態）に変換して、回路１２０２から読み出すことができる。それ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
このような記憶素子１２００を、プロセッサが有するレジスタまたはキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。
記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１２００は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ−ＩＣ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）にも応用可能である。
＜表示装置＞
以下では、本発明の一態様に係る表示装置の構成例について説明する。
［構成例］
図３４（Ａ）には、本発明の一態様に係る表示装置の上面図を示す。また、図３４（Ｂ）には、本発明の一態様に係る表示装置の画素に液晶素子を用いた場合における画素回路を示す。また、図３４（Ｃ）には、本発明の一態様に係る表示装置の画素に有機ＥＬ素子を用いた場合における画素回路を示す。
画素に用いるトランジスタは、上述したトランジスタを用いることができる。ここでは、ｎチャネル型のトランジスタを用いる例を示す。なお、画素に用いたトランジスタと、同一工程を経て作製したトランジスタを駆動回路として用いても構わない。このように、画素または駆動回路に上述したトランジスタを用いることにより、表示品位が高い、または／および信頼性の高い表示装置となる。
アクティブマトリクス型表示装置の一例を図３４（Ａ）に示す。表示装置の基板５０００上には、画素部５００１、第１の走査線駆動回路５００２、第２の走査線駆動回路５００３、信号線駆動回路５００４が配置される。画素部５００１は、複数の信号線によって信号線駆動回路５００４と電気的に接続され、複数の走査線によって第１の走査線駆動回路５００２、および第２の走査線駆動回路５００３と電気的に接続される。なお、走査線と信号線とによって区切られる領域には、それぞれ表示素子を有する画素が配置されている。また、表示装置の基板５０００は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に電気的に接続されている。
第１の走査線駆動回路５００２、第２の走査線駆動回路５００３および信号線駆動回路５００４は、画素部５００１と同じ基板５０００上に形成される。そのため、駆動回路を別途作製する場合と比べて、表示装置を作製するコストを低減することができる。また、駆動回路を別途作製した場合、配線間の接続数が増える。したがって、同じ基板５０００上に駆動回路を設けることで、配線間の接続数を減らすことができ、信頼性の向上、または／および歩留まりの向上を図ることができる。
〔液晶表示装置〕
また、画素の回路構成の一例を図３４（Ｂ）に示す。ここでは、ＶＡ型液晶表示装置の画素などに適用することができる画素回路を示す。
この画素回路は、一つの画素に複数の画素電極を有する構成に適用できる。それぞれの画素電極は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動できるように構成されている。これにより、マルチドメイン設計された画素の個々の画素電極に印加する信号を、独立して制御できる。
トランジスタ５０１６のゲート配線５０１２と、トランジスタ５０１７のゲート配線５０１３には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能するソース電極またはドレイン電極５０１４は、トランジスタ５０１６とトランジスタ５０１７で共通に用いられている。トランジスタ５０１６とトランジスタ５０１７は上述したトランジスタを適宜用いることができる。これにより、表示品位が高い、または／および信頼性の高い液晶表示装置を提供することができる。
また、トランジスタ５０１６には、第１の画素電極が電気的に接続され、トランジスタ５０１７には、第２の画素電極が電気的に接続される。第１の画素電極と第２の画素電極とは、それぞれ分離されている。なお、第１の画素電極及び第２の画素電極の形状としては、特に限定は無い。く、例えば、第１の画素電極は、Ｖ字状とすればよい。
トランジスタ５０１６のゲート電極はゲート配線５０１２と電気的に接続され、トランジスタ５０１７のゲート電極はゲート配線５０１３と電気的に接続されている。ゲート配線５０１２とゲート配線５０１３に異なるゲート信号を与えてトランジスタ５０１６とトランジスタ５０１７の動作タイミングを異ならせ、液晶の配向を制御することができる。
また、容量配線５０１０と、誘電体として機能するゲート絶縁体と、第１の画素電極または第２の画素電極と電気的に接続する容量電極とで容量素子を形成してもよい。
マルチドメイン構造は、一画素に第１の液晶素子５０１８と第２の液晶素子５０１９を備える。第１の液晶素子５０１８は第１の画素電極と対向電極とその間の液晶層とで構成され、第２の液晶素子５０１９は第２の画素電極と対向電極とその間の液晶層とで構成される。
なお、本発明の一態様に係る表示装置は、図３４（Ｂ）に示す画素回路に限定されない。例えば、図３４（Ｂ）に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサー、または論理回路などを追加してもよい。
〔有機ＥＬパネル〕
画素の回路構成の他の一例を図３４（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示装置の画素構造を示す。
有機ＥＬ素子は、発光素子に電圧を印加することにより、有機ＥＬ素子が有する一対の電極の一方から電子が、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、電子および正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
図３４（Ｃ）は、画素回路の一例を示す図である。ここでは１つの画素にｎチャネル型のトランジスタを２つ用いる例を示す。なお、ｎチャネル型のトランジスタには、上述したトランジスタを用いることができる。また、当該画素回路は、デジタル時間階調駆動を適用することができる。
適用可能な画素回路の構成およびデジタル時間階調駆動を適用した場合の画素の動作について説明する。
画素５０２０は、スイッチング用トランジスタ５０２１、駆動用トランジスタ５０２２、発光素子５０２４および容量素子５０２３を有する。スイッチング用トランジスタ５０２１は、ゲート電極が走査線５０２６に接続され、第１電極（ソース電極、ドレイン電極の一方）が信号線５０２５に接続され、第２電極（ソース電極、ドレイン電極の他方）が駆動用トランジスタ５０２２のゲート電極に接続されている。駆動用トランジスタ５０２２は、ゲート電極が容量素子５０２３を介して電源線５０２７に接続され、第１電極が電源線５０２７に接続され、第２電極が発光素子５０２４の第１電極（画素電極）に接続されている。発光素子５０２４の第２電極は共通電極５０２８に相当する。共通電極５０２８は、同一基板上に形成される共通電位線と電気的に接続される。
スイッチング用トランジスタ５０２１および駆動用トランジスタ５０２２は上述したトランジスタを用いることができる。これにより、表示品位の高い、または／および信頼性の高い有機ＥＬ表示装置となる。
発光素子５０２４の第２電極（共通電極５０２８）の電位は低電源電位に設定する。なお、低電源電位とは、電源線５０２７に供給される高電源電位より低い電位であり、例えばＧＮＤ、０Ｖなどを低電源電位として設定することができる。発光素子５０２４の順方向のしきい値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素子５０２４に印加することにより、発光素子５０２４に電流を流して発光させる。なお、発光素子５０２４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。
なお、容量素子５０２３は駆動用トランジスタ５０２２のゲート容量を代用することにより省略できる場合がある。駆動用トランジスタ５０２２のゲート容量については、チャネル形成領域とゲート電極との間で容量が形成されていてもよい。
次に、駆動用トランジスタ５０２２に入力する信号について説明する。電圧入力電圧駆動方式の場合、駆動用トランジスタ５０２２がオンまたはオフの二つの状態となるようなビデオ信号を、駆動用トランジスタ５０２２に入力する。なお、駆動用トランジスタ５０２２を線形領域で動作させるために、電源線５０２７の電圧よりも高い電圧を駆動用トランジスタ５０２２のゲート電極に与える。また、信号線５０２５には、電源線電圧に駆動用トランジスタ５０２２のしきい値電圧Ｖｔｈを加えた値以上の電圧をかける。
アナログ階調駆動を行う場合、駆動用トランジスタ５０２２のゲート電極に発光素子５０２４の順方向電圧に駆動用トランジスタ５０２２のしきい値電圧Ｖｔｈを加えた値以上の電圧をかける。なお、駆動用トランジスタ５０２２が飽和領域で動作するようにビデオ信号を入力し、発光素子５０２４に電流を流す。また、駆動用トランジスタ５０２２を飽和領域で動作させるために、電源線５０２７の電位を、駆動用トランジスタ５０２２のゲート電位より高くする。ビデオ信号をアナログとすることで、発光素子５０２４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
なお、本発明の一態様に係る表示装置は、図３４（Ｃ）に示す画素構成に限定されない。例えば、図３４（Ｃ）に示す画素回路にスイッチ、抵抗素子、容量素子、センサー、トランジスタまたは論理回路などを追加してもよい。
図３４で例示した回路に上述したトランジスタを適用する場合、低電位側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電気的に接続される構成とする。さらに、制御回路等により第１のゲート電極の電位を制御し、第２のゲート電極にはソース電極に与える電位よりも低い電位など、上記で例示した電位を入力可能な構成とすればよい。
＜電子機器＞
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図３５に示す。
図３５（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８等を有する。なお、図３５（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図３５（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部９１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１３は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられている。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されており、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能である。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体９１２との間の角度にしたがって、切り替える構成としてもよい。また、第１表示部９１３および第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。または、位置入力装置としての機能は、フォトセンサーとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図３５（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４等を有する。
図３５（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３３等を有する。
図３５（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度にしたがって切り替える構成としてもよい。
図３５（Ｆ）は自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４等を有する。
３０１ 絶縁体
３０２ 絶縁体
３０３ 絶縁体
３１０ａ 導電体
３１０ｂ 導電体
４００ 基板
４０１ 絶縁体
４０２ 絶縁体
４０４ａ 導電体
４０４ｂ 導電体
４０４ｃ 導電体
４０４ｗ ゲート線幅
４０６ 半導体
４０６ａ 絶縁体
４０６ｂ 半導体
４０６ｃ 絶縁体
４０７ 領域
４０８ 絶縁体
４１０ 絶縁体
４１２ 絶縁体
４１４ 混合領域
４１６ａ 導電体
４１６ａ１ 導電体
４１６ａ２ 導電体
４１６ｂ 導電体
４１６ｂ１ 導電体
４１６ｂ２ 導電体
４１８ 絶縁体
４２０ 絶縁体
４２４ 混合領域
４２８ 絶縁体
４３４ 混合領域
４３８ 絶縁体
４４８ 絶縁体
４５０ 半導体基板
４５４ 導電体
４５８ 絶縁体
４５９ 絶縁体
４６０ 領域
４６２ 絶縁体
４６４ 絶縁体
４６５ 絶縁体
４６６ 絶縁体
４６７ 絶縁体
４６８ 絶縁体
４６９ 絶縁体
４７０ 絶縁体
４７２ 絶縁体
４７４ａ 領域
４７４ｂ 領域
４７５ 絶縁体
４７６ａ 導電体
４７６ｂ 導電体
４７６ｃ 導電体
４７７ａ 導電体
４７７ｂ 導電体
４７７ｃ 導電体
４７８ａ 導電体
４７８ｂ 導電体
４７８ｃ 導電体
４７９ａ 導電体
４７９ｂ 導電体
４７９ｃ 導電体
４８０ａ 導電体
４８０ｂ 導電体
４８０ｃ 導電体
４８２ａ 導電体
４８２ｃ 導電体
４８３ａ 導電体
４８３ｂ 導電体
４８３ｃ 導電体
４８３ｄ 導電体
４８４ａ 導電体
４８４ｂ 導電体
４８４ｃ 導電体
４８４ｄ 導電体
４８５ａ 導電体
４８５ｂ 導電体
４８５ｃ 導電体
４８５ｄ 導電体
４８７ａ 導電体
４８７ｂ 導電体
４８７ｃ 導電体
４８８ａ 導電体
４８８ｂ 導電体
４８８ｃ 導電体
４８９ａ 導電体
４８９ｂ 導電体
４９０ａ 導電体
４９０ｂ 導電体
４９１ａ 導電体
４９１ｂ 導電体
４９１ｃ 導電体
４９２ａ 導電体
４９２ｂ 導電体
４９２ｃ 導電体
４９４ 導電体
４９６ 導電体
４９８ 絶縁体
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイクロフォン
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 接続部
９１６ 操作キー
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９３１ 筐体
９３２ 冷蔵室用扉
９３３ 冷凍室用扉
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 車体
９５２ 車輪
９５３ ダッシュボード
９５４ ライト
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１２００ 記憶素子
１２０１ 回路
１２０２ 回路
１２０３ スイッチ
１２０４ スイッチ
１２０６ 論理素子
１２０７ 容量素子
１２０８ 容量素子
１２０９ トランジスタ
１２１０ トランジスタ
１２１３ トランジスタ
１２１４ トランジスタ
１２２０ 回路
２１００ トランジスタ
２２００ トランジスタ
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線
３２００ トランジスタ
３３００ トランジスタ
３４００ 容量素子
５０００ 基板
５００１ 画素部
５００２ 走査線駆動回路
５００３ 走査線駆動回路
５００４ 信号線駆動回路
５０１０ 容量配線
５０１２ ゲート配線
５０１３ ゲート配線
５０１４ ドレイン電極
５０１６ トランジスタ
５０１７ トランジスタ
５０１８ 液晶素子
５０１９ 液晶素子
５０２０ 画素
５０２１ スイッチング用トランジスタ
５０２２ 駆動用トランジスタ
５０２３ 容量素子
５０２４ 発光素子
５０２５ 信号線
５０２６ 走査線
５０２７ 電源線
５０２８ 共通電極
５１００ ペレット
５１２０ 基板
５１６１ 領域

Claims (6)

  1. 基板上の酸化物半導体と、
    前記酸化物半導体上の第１の導電体および第２の導電体と、
    前記第１の導電体上および前記第２の導電体上の第１の絶縁体と、
    前記酸化物半導体上および前記第１の絶縁体上の第２の絶縁体と、
    前記第２の絶縁体上の第３の導電体と、を有し、
    前記第１の導電体は、前記酸化物半導体の上面と接する領域と、前記酸化物半導体の側面と接する領域と、を有し、
    前記第２の導電体は、前記酸化物半導体の上面と接する領域と、前記酸化物半導体の側面と接する領域と、を有し、
    前記第１の絶縁体は、開口部を有し、
    前記開口部において、前記第３の導電体は、前記第２の絶縁体を介して、前記酸化物半導体を重なる領域を有し、
    前記開口部におけるチャネル幅方向の断面視において、前記第３の導電体は、前記酸化物半導体の側面に面する領域を有し、
    前記第２の絶縁体の厚さは、前記第１の導電体の厚さおよび前記第２の導電体の厚さより小さく、
    前記酸化物半導体は、第１の酸化物半導体層と、前記第１の酸化物半導体層上の第２の酸化物半導体層と、前記第２の酸化物半導体層上の第３の酸化物半導体層と、を有し、
    前記第１の酸化物半導体層と、前記第２の酸化物半導体層、前記第３の酸化物半導体層とが、互いに重なる領域を有し、
    前記第３の酸化物半導体層は、前記第１の絶縁体と前記第２の絶縁体の間に位置する領域を有し、
    前記開口部におけるチャネル幅方向の断面視において、前記第３の酸化物半導体層は、前記第１の酸化物半導体層の側面に接する領域と、前記第２の酸化物半導体層の側面に接する領域と、を有する半導体装置。
  2. 基板上の第４の導電体と、
    前記第４の導電体上の第３の絶縁体と、
    前記第３の絶縁体上の酸化物半導体と、
    前記酸化物半導体上の第１の導電体および第２の導電体と、
    前記第１の導電体上および前記第２の導電体上の第１の絶縁体と、
    前記酸化物半導体上および前記第１の絶縁体上の第２の絶縁体と、
    前記第２の絶縁体上の第３の導電体と、を有し、
    前記第１の導電体は、前記酸化物半導体の上面と接する領域と、前記酸化物半導体の側面と接する領域と、を有し、
    前記第２の導電体は、前記酸化物半導体の上面と接する領域と、前記酸化物半導体の側面と接する領域と、を有し、
    前記第１の絶縁体は、開口部を有し、
    前記開口部において、前記第３の導電体は、前記第２の絶縁体を介して、前記酸化物半導体を重なる領域を有し、
    前記開口部におけるチャネル幅方向の断面視において、前記第３の導電体は、前記酸化物半導体の側面に面する領域を有し、
    前記第４の導電体は、前記第３の絶縁体を介して、前記酸化物半導体を重なる領域を有し、
    前記第２の絶縁体の厚さは、前記第１の導電体の厚さおよび前記第２の導電体の厚さより小さく、
    前記酸化物半導体は、第１の酸化物半導体層と、前記第１の酸化物半導体層上の第２の酸化物半導体層と、前記第２の酸化物半導体層上の第３の酸化物半導体層と、を有し、
    前記第１の酸化物半導体層と、前記第２の酸化物半導体層、前記第３の酸化物半導体層とが、互いに重なる領域を有し、
    前記第３の酸化物半導体層は、前記第１の絶縁体と前記第２の絶縁体の間に位置する領域を有し、
    前記開口部におけるチャネル幅方向の断面視において、前記第３の酸化物半導体層は、前記第１の酸化物半導体層の側面に接する領域と、前記第２の酸化物半導体層の側面に接する領域と、を有する半導体装置。
  3. 請求項２において、
    前記第４の導電体は、第１の層と、前記第１の層上の第２の層と、を有し、
    前記第１の層は、前記第２の層より酸素を透過しにくい機能を有する半導体装置。
  4. 請求項１乃至請求項３のいずれか一において、
    前記第１の導電体および前記第２の導電体の各々は、第３の層と、前記第３の層上の第４の層と、を有し、
    前記第４の層は、前記第３の層より酸素を透過しにくい機能を有する半導体装置。
  5. 請求項１乃至請求項４のいずれか一において、
    前記第３の導電体は、第５の層と、前記第５の層上の第６の層と、前記第６の層上の第７の層と、を有し、
    前記第５の層および前記第７の層の各々は、前記第６の層より酸素を透過しにくい機能を有する半導体装置。
  6. 請求項１乃至請求項５のいずれか一において、
    前記第３の導電体は、トランジスタのゲート電極として機能する領域を有し、
    前記トランジスタは、ゲート線幅が、５ｎｍ以上６０ｎｍ以下である半導体装置。
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