JP5981711B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Description

本発明は、半導体装置および半導体装置の製造方法に関する。
近年、半導体装置における配線の微細化に伴い、様々な半導体装置の構造が提案されている。
特許文献１（特開２０１０−１４１２３０号公報）には、以下のような半導体装置が記載されている。第１配線層の絶縁層には、第１配線およびゲート電極が設けられている。第１配線層上には、ゲート電極と接してゲート絶縁層が設けられている。ゲート絶縁層上には、半導体層が設けられている。ゲート電極、ゲート絶縁層および半導体層は、半導体素子を構成している。これにより、配線層に新たな機能を有する素子を設けることができるとされている。
特許文献２（国際公開２００７／０６３９６６号公報）には、以下のような酸化物半導体を用いた半導体装置が記載されている。基板上には、ｎ型酸化物半導体層が設けられている。ｎ型酸化物半導体層のうちチャネル部の両側の上には、酸化物導電体層が設けられている。ｎ型酸化物半導体層および酸化物導電体層上には、ゲート絶縁膜が設けられている。ゲート絶縁膜上には、ゲート電極が設けられている。これにより、製造歩留りを向上させることができるとされている。
特許文献３（特開２００７−１５７９３２号公報）には、以下のような半導体装置が記載されている。半導体基板上には、集積回路が形成されている。集積回路上には、凹部を有する絶縁層が設けられている。絶縁層および凹部を覆うように、非晶質半導体層（または略単結晶半導体粒）が形成されている。非晶質半導体層には、イオン注入により、互いに離間した位置にソース領域およびドレイン領域が形成されている。非晶質半導体層上には、ゲート絶縁層が設けられている。ゲート絶縁層上のうち平面視でソース領域およびドレイン領域の間に位置する領域には、ゲート電極が設けられている。ソース電極およびドレイン電極は、非晶質半導体層よりも上の配線層に設けられている。すなわち、ソース電極およびドレイン電極は、非晶質半導体層に対してゲート電極と同じ側から当該非晶質半導体層に接している。これにより、チップ面積の増大を抑制することができるとされている。なお、非晶質半導体層または略単結晶半導体粒はＳｉであることが開示されている。非晶質半導体層が他の材料である場合については開示されていない。
非特許文献１（Hisato Yabuta et al、App.Phys.Lett., Vol.89, 112123 (2006)）には、低温でスパッタしたアモルファスのＩｎＧａＺｎＯ４膜を有する半導体素子について開示されている。
特開２０１０−１４１２３０号公報 国際公開２００７／０６３９６６号公報 特開２００７−１５７９３２号公報
たとえば特許文献１〜３のように、多層配線層中に半導体素子が設けられた半導体装置が開示されている。発明者らは、当該特許文献には開示されていない様々な多層配線層の構造においても、多層配線中に半導体素子を設けることができることを見出した。
本発明によれば、
基板と、
前記基板上に設けられた第１配線層と、
前記第１配線層上に設けられた第２配線層と、
前記第１配線層に設けられた第１層間絶縁層と、
前記第２配線層に設けられ、前記第１層間絶縁層に接する半導体層と、
前記半導体層上に設けられたゲート絶縁層と、
前記ゲート絶縁層上に設けられたゲート電極と、
前記第１配線層に設けられ、上端を介して前記半導体層に接する、少なくとも二つの第１ビアと、
を備える半導体装置が提供される。
本発明によれば、
基板上に第１層間絶縁層を形成する工程と、
前記第１層間絶縁層に、少なくとも二つ以上の第１ビアを形成する工程と、
前記第１層間絶縁層および前記第１ビアに接するとともに、平面視で前記第１ビアと重なるように半導体層を形成する工程と、
前記半導体層上にゲート絶縁層を形成するゲート絶縁層形成工程と、
前記ゲート絶縁層上にゲート電極を形成するゲート電極形成工程と、
を備える半導体装置の製造方法が提供される。
本発明によれば、多層配線層中に設けられた半導体層、ゲート絶縁層、ゲート電極および第１ビアは、能動素子を形成している。したがって、多層配線層中に能動素子が設けられ、チップ面積が縮小された半導体装置を提供することができる。
本発明によれば、多層配線層中に能動素子が設けられ、チップ面積が縮小された半導体装置を提供することができる。
第１の実施形態に係る半導体装置の構成を示す断面図である。 第１の実施形態に係る能動素子の構成を示す図である。 第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 第２の実施形態に係る半導体装置の構成を示す断面図である。 第３の実施形態に係る能動素子の構成を示す図である。 第４の実施形態に係る能動素子の構成を示す図である。 第５の実施形態に係る能動素子の構成を示す断面図である。 第６の実施形態に係る能動素子の構成を示す断面図である。 第６の実施形態に係る能動素子の構成を示す断面図である。 第７の実施形態に係る能動素子の構成を示す図である。 第８の実施形態に係る半導体装置の構成を示す回路図である。 第９の実施形態に係る半導体装置の構成を示す回路図である。 第１０の実施形態に係る半導体装置の構成を示す回路図である。 第１１の実施形態に係る半導体装置の構成を示す断面図である。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１の実施形態）
図１および図２を用い、第１の実施形態に係る半導体装置１０について説明する。この半導体装置１０は、以下の構成を備えている。第１配線層３００は、基板１００上に設けられている。第２配線層４００は、第１配線層３００上に設けられている。第１層間絶縁層３１０は、第１配線層３００に設けられている。半導体層４６０は、第２配線層４００に設けられ、第１層間絶縁層３１０に接している。ゲート絶縁層４７０は、半導体層４６０上に設けられている。ゲート電極４５０は、ゲート絶縁層４７０上に設けられている。少なくとも二つの第１ビア３４０は、第１配線層３００に設けられ、上端を介して半導体層４６０に接している。以下、詳細を説明する。
まず、図１を用い、半導体装置１０の全体構造について、説明する。図１は、第１の実施形態に係る半導体装置１０の構成を示す断面図である。
基板１００は、たとえば、半導体基板である。具体的には、基板１００は、たとえばＳｉ基板である。なお、基板１００は、化合物半導体基板であってもよい。基板１００には、複数の開口を有する素子分離領域１２０が設けられている。素子分離領域１２０の開口には、第１トランジスタ２０が設けられている。
この第１トランジスタ２０は、半導体装置１０の内部回路を構成している。ここでいう「内部回路」とは、たとえば、ロジック回路などである。第１トランジスタ２０は、たとえば、ロジック回路を構成するＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。ここでは、ロジック回路は、たとえば、複数の第１トランジスタ２０等により形成されている。
素子分離領域１２０の開口部には、不純物が注入されたソース領域１４０およびドレイン領域１６０が形成されている。ソース領域１４０およびドレイン領域１６０には、エクステンション領域（不図示）が設けられていてもよい。ソース領域１４０およびドレイン領域１６０で挟まれたチャネル領域（符号不図示）上には、ゲート絶縁層（符号不図示）が設けられている。ゲート絶縁層上には、ゲート電極２２０が設けられている。ゲート電極２２０は、たとえばポリシリコンである。ゲート電極２２０は、下部配線層２００に設けられている。
ゲート絶縁層およびゲート電極２２０の側壁には、側壁絶縁膜（不図示）が設けられている。これらのソース領域１４０、ドレイン領域１６０、ゲート電極２２０および側壁絶縁膜上には、ライナー絶縁層（不図示）が設けられていてもよい。
以上のように、基板１００の表層付近には、第１トランジスタ２０が設けられている。後述するように、能動素子３０は、第１トランジスタ２０と同一の半導体装置１０内のうち多層配線中に設けられている。これにより、半導体装置１０を多機能化させるとともに、半導体装置１０の面積を縮小化することができる。
下部配線層２００には、下部層間絶縁層２１０が設けられている。また、下部配線層２００には、コンタクトプラグ２４０が設けられている。コンタクトプラグ２４０の底面および側面には、バリアメタル層２４２が設けられている。コンタクトプラグ２４０は、たとえば、ゲート電極２２０、ソース領域１４０またはドレイン領域１６０に接している。コンタクトプラグ２４０がソース領域１４０またはドレイン領域１６０に接している部分には、シリサイド層（不図示）が設けられていてもよい。なお、下部層間絶縁層２１０は、後述する第１層間絶縁層３１０と同じ材料に形成されていてもよい。
また、下部配線層２００には、ゲート電極２２０と同じ材料により形成された抵抗素子２２が設けられていてもよい。抵抗素子２２は、たとえば、素子分離領域１２０上に設けられている。
下部配線層２００上には、複数の第１配線層３００が設けられている。各々の第１配線層３００には、第１層間絶縁層３１０、第１配線３２０および第１ビア３４０が設けられている。
第１層間絶縁層３１０は、下部配線層２００の下部層間絶縁層２１０、または下層の第１配線層３００のうち第１層間絶縁層３１０に接している。ここで、第１層間絶縁層３１０は、シリコン酸化膜（ＳｉＯ２）あるいはそれよりも比誘電率の低いＬｏｗ−ｋ膜により形成されている。たとえば、第１層間絶縁層３１０の比誘電率は、３．２以下である。これにより、半導体装置１０のキャパシタンスを下げることができる。第１層間絶縁層３１０は、少なくともＳｉおよびＯを含む。また、第１層間絶縁層３１０は、その他、Ｎ、Ｃ、Ｆなどの元素を含んでいてもよい。具体的には、第１層間絶縁層３１０は、たとえばＳｉＯ２、ＳｉＮ、ＳｉＯＮ、ＳｉＯＣ、ＳｉＯＣＨ、ＳｉＣＯＨまたはＳｉＯＦなどの膜である。さらに、第１層間絶縁層３１０は、たとえば、ＨＳＱ（Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅｑｕｉｏｘａｎｅ）膜、ＭＳＱ（Ｍｅｔｈｙｌ Ｓｉｌｓｅｑｕｉｏｘａｎｅ）膜、その他の有機ポリマーであってもよい。また、第１層間絶縁層３１０は、これらのポーラス膜であってもよい。
第１配線３２０は、たとえば下部配線層２００の下部層間絶縁層２１０、または下層の第１配線層３００のうち第１層間絶縁層３１０に接している。第１配線３２０は、同じ第１配線層３００の第１ビア３４０を介して、上層の配線（たとえば第１配線３２０）に接続している。また、最下層の第１配線層３００における第１配線３２０は、コンタクトプラグ２４０を介して、ゲート電極２２０、ソース領域１４０またはドレイン領域１６０に接続している。第１配線３２０の上層および下層には、バリアメタル層３２２が設けられている。上層のバリアメタル層３２２を設けることにより、配線（第１配線３２０等）がＡｌである場合にＡｌのヒロック発生を抑制することができる。また、配線（第１配線３２０等）をパターニングする工程のうち露光をする際において、当該上層のバリアメタル層３２２を反射防止膜として機能させることができる。一方、下層のバリアメタル層３２２を設けることにより、配線（第１配線３２０等）と下部層間絶縁層２１０との密着性を改善することができる。ここでは、第１配線３２０は、たとえば、Ａｌである。また、バリアメタル層３２２は、たとえば、Ｔｉ、ＴａまたはＷなどの単体金属膜、これらの窒化物、または単体金属膜並びに窒化膜の積層膜である。例えば、上層のバリアメタル層３２２がＴｉＮ／Ｔｉであり、下層のバリアメタル層３２２はＴｉＮ／Ｔｉである。上層と下層のバリアメタル層３２２の材料膜が同一である必要はなく、例えば、上層バリア層がＴｉＮ／Ｔｉであり、下層バリア層はＴｉＮであってもよい。
第１ビア３４０は、第１配線３２０上に設けられている。第１ビア３４０の下面は、第１配線３２０の上面に接している。第１ビア３４０の底面および側面には、バリアメタル層３４２が設けられている。ここでは、第１ビア３４０は、たとえばＷである。また、バリアメタル層３４２は、たとえば、Ｔｉ、Ｔａなどの高融点金属、これらの窒化物、またはこれらの積層膜である。なお、第１ビア３４０は、Ｃｕであってもよい。
第２配線層４００は、第１配線層３００上に設けられている。第２配線層４００には、第２層間絶縁層４１０、第２配線４２０、ゲート電極４５０、半導体層４６０およびゲート絶縁層４７０が設けられている。半導体層４６０、ゲート絶縁層４７０、ゲート電極４５０および第１ビア３４０は、後述する能動素子３０を形成している。
第２層間絶縁層４１０は、第１層間絶縁層３１０と同じく、たとえば、比誘電率の低いＬｏｗ−ｋ膜により形成されている。第２層間絶縁層４１０は、たとえば、第１層間絶縁層３１０と同じ材料により形成されている。第１層間絶縁層３１０および第２層間絶縁層４１０がともにシリコン酸化膜（ＳｉＯ２）であってもよい。一方で、第２層間絶縁層４１０は、第１層間絶縁層３１０と異なる材料により形成されていてもよい。
次に、図２を用い、能動素子３０について説明する。図２は、第１の実施形態に係る能動素子３０の構成を示す図である。図２（ａ）は、能動素子３０の断面図である。図２（ｂ）は、能動素子３０の平面図である。
半導体層４６０は、第２配線層４００に設けられ、第１層間絶縁層３１０に接している。半導体層４６０は、たとえば、酸化物半導体である。具体的には、半導体層４６０は、たとえば、ＩｎＧａＺｎＯ、ＺｎＯ、ＮｉＯ、ＣｕＯ、Ｃｕ２Ｏ、ＳｎＯ、ＳｎＯ２を含む。ここでいう「半導体層４６０はＩｎＧａＺｎＯ等を含む」とは、半導体層４６０が当該化合物からなる場合、半導体層４６０が当該化合物等からなる部分または領域を含む場合、半導体層４６０が当該化合物の組成を含む場合などのことをいう。上記した半導体層４６０を構成する材料は、４００℃以下の低温で成膜することができる。これにより、他の配線層にダメージを与えることなく、多層配線層中に半導体層４６０を形成することができる。ただし、半導体層４６０は、これらに限られたものではなく、抵抗率１００Ωｃｍ以下であれば任意の金属酸化物を適用することが可能である。
半導体層４６０の厚さは、限定されるものではないが、たとえば１０ｎｍ以上１００ｎｍ以下であることが望ましい。当該厚さが上記下限値以上であることにより、後述するゲート電極４５０に過大な電圧を印加させることなく、オン・オフ動作を実現することができる。すなわち、能動素子３０として機能させることができる。当該厚さが上記上限値以下であることにより、半導体層４６０の応力によって、他の配線層にクラックを生じさせるなどの悪影響を与えることがない。
また、半導体層４６０の下面は、第１ビア３４０の上面に接している。少なくとも二つの第１ビア３４０は、第１配線層３００に設けられており、上端を介して半導体層４６０に接している。少なくとも二つ以上設けられた第１ビア３４０のうちの一方はソース電極３５０である。第１ビア３４０の他方は、平面視でゲート電極４５０の一部を挟んでソース電極３５０の反対側に位置するドレイン電極３６０である。
ここで、半導体層４６０が酸化物半導体である場合、半導体層４６０におけるソース領域（符号不図示）およびドレイン領域（符号不図示）は、たとえば酸素欠陥を導入することにより形成されている。一方で、当該ソース領域およびドレイン領域は、半導体層４６０に不純物を注入することにより形成されていてもよい。
また、半導体層４６０が酸化物半導体である場合、半導体層４６０のうち第１ビア３４０と接する部分には、酸素欠損層（不図示）が形成されていてもよい。ここでいう「酸素欠損層」とは、半導体層４６０のうち相対的に酸素濃度が低い層のことをいう。酸化物半導体は、酸素濃度が低いほど、低抵抗となる傾向がある。これにより、第１ビア３４０の上面と半導体層４６０との接触抵抗を下げることができる。該酸素欠損層は、透過電子顕微鏡（ＴＥＭ）および電子エネルギー損失分光法（ＥＥＬＳ， ＥｌｅｃｔｒｏｎＥｎｅｒｇｙ−Ｌｏｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）により存在を確認することができる。具体的には、第１ビア３４０上の半導体層４６０の断面をＴＥＭで観測し、該領域に対してＥＥＬＳ測定を行う。これにより、半導体層４６０のうち相対的に酸素濃度が低い層を確認することができる。
この酸素欠損層は、たとえば以下のようにして形成されている。まず、第１ビア３４０を形成する。次いで、不活性ガスにより、第１ビア３４０の上面をプラズマ処理する。不活性ガスは、たとえば、ＡｒガスまたはＨｅガスである。これにより、第１ビア３４０の上面は活性化される。次いで、第１ビア３４０の上面と接するように、半導体層４６０を形成する。このとき、活性化された第１ビア３４０の表面は、酸化物半導体中の酸素の一部と接合する。これにより、酸化物半導体層内のうち第１ビア３４０と接した部分の近傍に、導電率の高い酸素欠損層を形成することができる。したがって、半導体層４６０が酸素欠損層を有していることにより、第１ビア３４０と半導体層４６０とを低抵抗に接続することができる。なお、当該酸素欠損層を、上述した半導体層４６０におけるソース領域またはドレイン領域としてもよい。製造工程については、再度、詳細を後述する。
第１ビア３４０は、平面視で半導体層４６０からはみ出ていてもよい。言い換えれば、ソース電極３５０およびドレイン電極３６０である第１ビア３４０は、少なくとも平面視で半導体層４６０と重なる領域を有していればよい。
ソース電極３５０およびドレイン電極３６０の間の距離は、たとえば、３０ｎｍ以上１０μｍ以下である。当該距離が上記範囲内であることにより、能動素子３０を安定的に動作させることができる。
半導体層４６０が接する第１層間絶縁層３１０および第１ビア３４０は、たとえば、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａ Ｐｏｌｉｓｈｉｎｇ）により平坦化されている。言い換えれば、半導体層４６０が接する第１層間絶縁層３１０の上面および第１ビア３４０の上面は同一面を形成している。ここで、半導体層４６０がたとえば段差を有する第１絶縁層３１０上に設けられている場合、当該段差の側壁では半導体層４６０の構造が乱れてしまう。このため、半導体層４６０の特性を劣化させてしまう可能性がある。これに対して、上記のように半導体層４６０が平坦面上に形成されていることにより、半導体層４６０の特性劣化を抑制することができる。
ゲート絶縁層４７０は、半導体層４６０上に設けられている。ゲート絶縁層４７０の誘電率は、たとえば、第１層間絶縁層３１０よりも高い。また、ゲート絶縁層４７０の誘電率は、たとえば、第２層間絶縁層４１０よりも高い。これにより、ゲート絶縁層４７０を厚くすることができ、リーク電流を抑制することができる。具体的には、ゲート絶縁層４７０は、たとえば、ＳｉＯ２、ＳｉＮなどである。または、ゲート絶縁層４７０は、これらに限られたものではなく、Ｈｆ、Ｚｒ、Ａｌ、ＴｉまたはＴａを含み、絶縁性を有する金属酸化物あるいは金属シリケイト物であってもよい。具体的には、ゲート絶縁層４７０は、たとえば、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２、ＨｆＳｉＯｘ、ＺｒＳｉＯｘ、ＡｌＳｉＯｘ、ＴｉＳｉＯｘなどである。
ゲート絶縁層４７０の厚さは、たとえば０．５ｎｍ以上１００ｎｍ以下である。ゲート絶縁層４７０の厚さが上記範囲内であることにより、能動素子３０を安定的に動作させることができる。
ゲート絶縁層４７０は、少なくとも平面視でゲート電極４５０の領域以上であればよい。ここでは、ゲート絶縁層４７０は、平面視で半導体層４６０と重なるように形成されている。言い換えれば、半導体層４６０は、ゲート絶縁層４７０をマスクとしてエッチングすることにより形成されている。このため、ゲート絶縁層４７０の側面は、半導体層４６０の側面と同一面を形成している。
ゲート電極４５０は、ゲート絶縁層４７０上に設けられている。ゲート電極４５０は、たとえば、Ａｌを含む。ゲート電極４５０はＡｌの合金であってもよい。これにより、ドライエッチングによってゲート電極４５０を微細加工することができる。
ここで、図１において、第２配線４２０は、第２配線層４００に設けられており、平面視でゲート電極４５０と異なる位置に設けられている。ゲート電極４５０は、第２配線４２０と同じ材料で形成された層を含んでいる。言い換えれば、第２配線４２０は、ゲート電極の少なくとも一部と同時に形成されている。ここで、特許文献３（特開２００７−１５７９３２号公報）のように、能動素子３０と同一の層に配線を含まない場合について考える。この場合、上層の配線と下層の配線との間に、能動素子３０を有している。このため、平面視および断面視での上層の配線および下層の配線の間隔が広くなる傾向にある。したがって、上層の配線および下層の配線の接続が困難となる可能性がある。また、配線容量が増大する可能性もある。これに対して、第１の実施形態では、ゲート電極４５０は、第２配線４２０と同じ材料で形成された層を含んでいる。これにより、多層配線構造や製造プロセスを大きく変更することなく、多層配線中に能動素子３０を形成することができる。なお、第１の実施形態では、ゲート電極４５０は、第２配線４２０と同一である。ゲート電極４５０は、能動素子３０に適した材料を含んでいてもよい。また、ゲート電極４５０は、ゲート絶縁層４７０に接するゲートコンタクト層（後述）を備えていてもよい。
実際には、第２配線４２０の上層および下層には、バリアメタル層４２２が設けられているが、ゲート絶縁層４７０と接する下層のバリアメタル層４２２の材料選択が重要となる。たとえば、下層のバリアメタル層４２２は、半導体層４６０に合わせて仕事関数が調整された材料であってもよい。すなわち、下層のバリアメタル層４２２は、第５の実施形態において説明するゲートコンタクト層４５４であってもよい。この場合、下層のバリアメタル層４２２は、たとえば、ＴｉＮ、ＴｉＮ／Ｔｉ，ＴｉＡｌＮ、ＴａＮ／ＴｉＮ、ＴｉＮ／ＴａＮなどである。
図２（ａ）のように、ソース電極３５０およびドレイン電極３６０である第１ビア（３４０）が半導体層４６０の下層に設けられている。言い換えれば、ソース電極３５０およびドレイン電極３６０である第１ビア（３４０）は、ゲート電極４５０が設けられた第２配線層４００より下に位置する第１配線層３００に設けられている。これにより、ソース電極３５０およびドレイン電極３６０の間の距離をゲート電極４５０の幅よりも狭くすることができる。なお、この場合、いわゆる「チャネル長」は、ソース電極３５０およびドレイン電極３６０の間の距離である。
図２（ｂ）のように、第１の実施形態では、少なくとも一つの第１ビア３４０は、たとえば、平面視でゲート電極４５０の一部と重なっている。このようにソース電極３５０およびドレイン電極３６０の間の距離をゲート電極４５０の幅よりも狭くすることにより、能動素子３０の特性を向上させることができる。具体的には、小さい閾値電圧で大きなドレイン電流を得ることができる。
以上のように、半導体層４６０、ゲート絶縁層４７０、ゲート電極４５０および第１ビア３４０は、能動素子３０を形成している。第１ビア３４０の一方はソース電極であり、他方はドレイン電極である。したがって、第１の実施形態の能動素子３０は、たとえば、ＦＥＴである。ここで、第１の実施形態の能動素子３０を「第２トランジスタ」と呼ぶ。
ここで、図１において、上述した第１トランジスタ２０は、平面視で半導体層４６０の一部と重なっている。言い換えれば、第１トランジスタ２０は、平面視で能動素子３０の一部と重なっている。これにより、半導体装置１０の面積を縮小化することができる。
次に、半導体層４６０よりも上層の構造について説明する。第２配線層４００には、第２層間絶縁層４１０が設けられている。第２層間絶縁層４１０は、第１層間絶縁層３１０、ゲート絶縁層４７０およびゲート電極４５０上に設けられている。第２ビア４４０は、第２配線層４００に設けられ、下端を介してゲート電極４５０と接している。これにより、能動素子３０をさらに上層の配線層と接続することができる。
第３配線層５００は、第２配線層４００上に設けられている。第３配線５２０は、第３配線層５００に設けられている。ここでは、第３配線５２０は、少なくとも平面視で第２ビア４４０と重なる位置に設けられるとともに、第２ビア４４０と一体として形成されている。第３配線５２０の上層および下層には、バリアメタル層５２２が設けられている。第２ビア４４０の側面および底面には、同様のバリアメタル層５２２が設けられている。ここで、第２ビア４４０および第３配線５２０は、たとえば、Ａｌにより形成されている。上記のように、第３配線５２０が２ビア４４０と一体として形成されていることにより、たとえば、第２配線層より上層に、Ａｌ配線層を形成することができる。Ａｌ配線層は、ダマシン法によるＣｕ配線層と異なり、ＣＭＰ工程を必要としない。よって、上記構成であることにより、半導体装置１０の製造工程数を削減することができる。
また、第１の実施形態では、少なくとも下部配線層２００、第１配線層３００および第２配線層４００の配線は、Ｃｕを含まない。このため、それぞれの間には、いわゆる拡散防止層が設けられていない。ここでいう「拡散防止層」とは、Ｃｕが層間絶縁層に拡散することを防止する絶縁層のことである。このように配線層がＣｕを含まないことにより、さらに製造工程を簡略化することができる。
ここで、第３配線層５００上にさらに複数の配線層が形成されていてもよい。多層配線層の最上層の配線層には、内部回路に電源電圧を供給する電極パッド（後述６００等）が設けられていてもよい。内部回路は、たとえば、第２トランジスタを介して電極パッドに接続している。これにより、第２トランジスタである能動素子３０を電源スイッチとして用いることができる。
次に、図３〜図８を用い、第１の実施形態に係る半導体装置１０の製造方法について説明する。図３〜図８は、第１の実施形態に係る半導体装置１０の製造方法を説明するための断面図である。第１の実施形態に係る半導体装置１０の製造方法は、以下の工程を備えている。基板１００上に第１層間絶縁層３１０を形成する。次いで、第１層間絶縁層３１０に、少なくとも二つ以上の第１ビア３４０を形成する。次いで、第１層間絶縁層３１０および第１ビア３４０に接するとともに、平面視で第１ビア３４０と重なるように半導体層４６０を形成する。次いで、半導体層４６０上にゲート絶縁層４７０を形成する（ゲート絶縁層形成工程）。次いで、ゲート絶縁層４７０上にゲート電極４５０を形成する（ゲート電極形成工程）。以下、詳細を説明する。
最初に、図３のように基板１００を準備する。基板１００は、上述のようにたとえば半導体基板である。基板１００に、開口部（符号不図示）を有する素子分離領域１２０を形成する。次いで、当該開口部に、ゲート絶縁層（符号不図示）およびゲート電極２２０を形成する。次いで、当該ゲート絶縁層（符号不図示）およびゲート電極２２０をマスクとして、基板１００に不純物をイオン注入することにより、エクステンション領域（符号不図示）を形成する。次いで、該ゲート絶縁層（符号不図示）およびゲート電極２２０の側壁に側壁絶縁膜（不図示）を形成する。次いで、これらをマスクとして、基板１００に不純物をイオン注入することにより、ソース領域１４０およびドレイン領域１６０を形成する。このようにして、第１トランジスタ２０を形成する。
次いで、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により、基板１００を覆うように、下部層間絶縁層２１０を形成する。次いで、たとえば、下部層間絶縁層２１０のうち平面視でソース領域１４０およびドレイン領域１６０と重なる位置に、コンタクトホール（不図示）を形成する。次いで、当該コンタクトホールにバリアメタル層２４２を形成する。次いで、たとえばＣＶＤにより、コンタクトホール内に金属を埋め込む。次いで、ＣＭＰにより、下部層間絶縁層２１０の上面を平坦化する。これにより、下部配線層２００に、コンタクトプラグ２４０を形成する。
次いで、下部配線層２００上に、上層および下層側にバリアメタル層３２２を有する第１配線３２０を形成する。たとえば、スパッタにより、Ｔｉ、Ａｌ、Ｔｉの順で成膜する。次いで、当該薄膜をパターニングすることにより、下部配線層２００上に、第１配線３２０を形成する。
次いで、たとえばＣＶＤにより、下部配線層２００および第１配線３２０上に第１層間絶縁層３１０を形成する。次いで、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により、第１層間絶縁層３１０に第１ビアホール（３４６）を形成する。次いで、たとえばスパッタにより、第１ビアホール（３４６）内に、バリアメタル層３４２を形成する。次いで、第１ビアホール内に金属（３４４）を埋め込む。ここでは、たとえばＣＶＤにより第１ビアホール内にＷを埋め込む。次いで、ＣＭＰにより、第１層間絶縁層３１０の上面を平坦化する。これにより、第１配線層３００に、第１ビア３４０を形成する。
次に、図４を用い、能動素子３０周辺の構造を形成する方法について説明する。図４以降では、図３に図示された構成を省略する。
図４（ａ）のように、たとえばＣＶＤにより、下層の第１配線層３００および第１配線３２０上に、第１層間絶縁層３１０を形成する。次いで、ＲＩＥにより、第１層間絶縁層３１０に少なくとも二つ以上の第１ビアホール３４６を形成する。
次いで、図４（ｂ）のように、たとえばスパッタにより、第１ビアホール３４６内にバリアメタル層３４２を形成する。次いで、第１ビアホール３４６内に金属３４４を埋め込む。ここでは、たとえばＣＶＤにより、第１ビアホール３４６内に金属３４４としてＷを埋め込む。
次いで、図５（ａ）のように、ＣＭＰにより、第１層間絶縁層３１０の上面を平坦化する。これにより、第１配線層３００に第１ビア３４０を形成する。このとき、第１層間絶縁層３１０の上面および第１ビア３４０の上面は同一面を形成している。これにより、平坦面上に、半導体層４６０を形成することができる。
ここで、第１ビア３４０を形成する工程の後で、且つ後述する半導体層４６０を形成する工程の前において、不活性ガスにより、第１ビア３４０の上面をプラズマ処理する工程を行ってもよい。不活性ガスは、たとえば、ＡｒガスまたはＨｅガスである。これにより、第１ビア３４０の上面を活性化することができる。また、ＣＭＰにより不純物等が付着した第１ビア３４０の上面を清浄化することができる。さらに、半導体層４６０が酸化物半導体である場合、後述する半導体層４６０を形成する工程と合わせて、第１ビア３４０の上面と半導体層４６０との接触抵抗を下げることができる。
次いで、図５（ｂ）のように、第１層間絶縁層３１０および第１ビア３４０に接するとともに、平面視で第１ビア３４０と重なるように、第１配線層３００上に半導体層４６０を形成する。たとえば、スパッタにより、半導体層４６０として、酸化物半導体を形成する。具体的には、半導体層４６０として、たとえば、ＩｎＧａＺｎＯ、ＩｎＺｎＯ、ＺｎＯ、ＺｎＡｌＯ、ＺｎＣｕＯ、ＮｉＯ、ＳｎＯ、またはＣｕＯを形成する。このとき、成膜温度は、たとえば、４５０℃以下である。第１の実施形態では、この段階で半導体層４６０をパターニングすることなく、後述するゲート絶縁層形成工程の後において、半導体層４６０をパターニングする。
ここで、第１ビア３４０の上面をプラズマ処理する工程を行い、半導体層４６０として酸化物半導体を形成した場合、活性化された第１ビア３４０の表面は、酸化物半導体中の酸素の一部と接合する。これにより、酸化物半導体層内のうち第１ビア３４０と接した部分の近傍に、導電率の高い酸素欠損層を形成することができる。したがって、第１ビア３４０の上面と半導体層４６０との接触抵抗を下げることができる。
次いで、半導体層４６０上にゲート絶縁層４７０を形成する（ゲート絶縁層形成工程）。たとえばスパッタにより、ゲート絶縁層４７０として、たとえば、ＳｉＯ２、ＳｉＮなどを形成する。その他、プラズマＣＶＤ、熱ＣＶＤ、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）などにより、ゲート絶縁層４７０を形成してもよい。
次いで、図６（ａ）のように、ゲート絶縁層形成工程において、平面視で第１ビア３４０と重なる部分が残るように、ゲート絶縁層４７０をパターニングする。このとき、たとえば、ゲート絶縁層４７０が半導体層４６０よりもエッチングされやすい条件で、ゲート絶縁層４７０を選択的にパターニングする。ここで、ＣｘＦｙを含むガスによるドライエッチングにおいて、酸化物半導体のエッチング速度は遅い。半導体層４６０が酸化物半導体である場合、たとえばＣｘＦｙを含むガスを用いてゲート絶縁層４７０をドライエッチングする。これにより、ゲート絶縁層４７０を選択的にエッチングすることができる。
次いで、図６（ｂ）のように、ゲート絶縁層形成工程の後、パターニングされたゲート絶縁層４７０をマスクとして、半導体層４６０を選択的に除去する。このとき、たとえば、半導体層４６０がゲート絶縁層４７０よりもエッチングされやすい条件で、半導体層４６０を選択的にパターニングする。ここで、酸化物半導体はＣｌを含むガスによってドライエッチングされる。また、Ｃｌを含むガスによるドライエッチングにおいて、ＳｉＯ２、ＳｉＮなどのエッチング速度は遅い。半導体層４６０が酸化物半導体であり、ゲート絶縁層４７０がＳｉＯ２、ＳｉＮなどである場合、たとえばＣｌを含むガスを用いて半導体層４６０をドライエッチングする。これにより、半導体層４６０を選択的にエッチングすることができる。なお、当該エッチングにより、第１配線層３００の第１層間絶縁層３１０もエッチングすることがない。
次いで、図７（ａ）のように、ゲート絶縁層４７０上にゲート電極４５０を形成する（ゲート電極形成工程）。このゲート電極形成工程において、平面視でゲート電極４５０と異なる位置に配置するとともに、ゲート電極４５０の少なくとも一部と同時に第２配線４２０を形成する。ここでは、ゲート電極４５０の全部と同時に、第２配線４２０を形成する。具体的には、以下のようにして、ゲート電極４５０および第２配線４２０を形成する。まず、たとえば、スパッタにより、第１配線層３００およびゲート絶縁層４７０上に、上層および下層にバリアメタル層４２２を有する金属層（ゲート電極４５０および第２配線４２０）を形成する。具体的には、Ｔｉ、ＴｉＮまたはＴｉ／ＴｉＮからなるバリアメタル層４２２、およびＡｌからなる金属層（ゲート電極４５０並びに第２配線４２０）を形成する。次いで、当該金属層上の所定の位置に、フォトレジスト層（不図示）を形成する。次いで、当該フォトレジスト層をマスクとして、ドライエッチングを行う。これにより、同時に、ゲート電極４５０および第２配線４２０をパターニングする。このように、上述した半導体層４６０およびゲート絶縁層４７０を形成する工程を除けば、第２配線４２０だけを形成する工程と同一である。したがって、製造プロセスを大きく変更することなく、多層配線中に能動素子３０を形成することができる。
次いで、図７（ｂ）のように、たとえばＣＶＤにより、第１層間絶縁層３１０、ゲート絶縁層４７０およびゲート電極４５０上に、第２層間絶縁層４１０を形成する。
次いで、図８（ａ）のように、ＲＩＥにより、第２層間絶縁層４１０に、ゲート電極４５０と接するように、第２ビアホール４４６を形成する。同時に、第２配線４２０と接するように、第２ビアホール４４６を形成する。
次いで、図８（ｂ）のように、第２ビアホール４４６を埋め込んでゲート電極４５０と接する第２ビア４４０を形成するとともに、第２層間絶縁層４１０上に位置する第３配線５２０を第２ビア４４０と一体として形成する。同時に、第２配線４２０と接する第２ビア４４０も形成する。具体的には、以下のようにして、ゲート電極４５０および第２配線４２０を形成する。まず、たとえば、スパッタにより、第２層間絶縁層４１０上および第２ビアホール４４６内に、上層および下層にバリアメタル層５２２を有する金属層を形成する。具体的には、Ｔｉからなるバリアメタル層５２２、およびＡｌからなる金属層を形成する。次いで、当該金属層上の所定の位置に、フォトレジスト層（不図示）を形成する。次いで、当該フォトレジスト層をマスクとして、ドライエッチングを行う。これにより、同時に、第３配線５２０を第２ビア４４０と一体として形成する。このように、少ない工程によって、ゲート電極４５０に接続する配線パターンを形成することができる。
次いで、図示されていない範囲において、第３配線層５００上にさらに複数の配線層（不図示）を形成する。多層配線層の最上層の配線層に、電極パッド（後述６００等）を形成する。以上により、第１の実施形態に係る半導体装置１０を得ることができる。
次に、第１の実施形態の効果について説明する。
ここで、比較例として、ソース電極およびドレイン電極がゲート電極４５０と同じ側から半導体層４６０に接している場合について考える。この場合、同じ配線層のうちソース電極およびドレイン電極の間に、ゲート電極４５０が設けられる。ソース電極およびドレイン電極は、ゲート電極４５０との短絡を防ぐため、平面視でゲート電極４５０から離間して形成されなければならない。したがって、ソース電極およびドレイン電極の間の距離は、必然的に長くなる傾向にある。このため、ソース電極とドレイン電極の間のチャネル抵抗が増大してしまう。
これに対して、第１の実施形態によれば、多層配線層中に設けられた半導体層４６０、ゲート絶縁層４７０、ゲート電極４５０および第１ビア３４０は、能動素子３０を形成している。このうち、少なくとも二つの第１ビア３４０は、第１配線層３００に設けられ、上端を介して半導体層４６０に接している。これにより、多層配線中に、能動素子３０を設けることができる。
また、第１の実施形態では、ソース電極およびドレイン電極である第１ビア３４０は、ゲート電極４５０が設けられた第２配線層４００より下に位置する第１配線層３００に設けられている。これにより、ゲート電極４５０に対して、ソース電極およびドレイン電極である第１ビア３４０を自由に配置することができる。具体的には、たとえば、ソース電極およびドレイン電極の間の距離を短くすることができる。また、ノーマリーオフ型およびノーマリーオン型のいずれのＦＥＴも形成することができる。
また、第１の実施形態では、半導体層４６０およびゲート絶縁層４７０を形成する工程を除けば、多層配線構造の形成工程をそのまま適用することができる。したがって、製造プロセスを大きく変更することなく、多層配線中に能動素子３０を形成することができる。
以上のように、第１の実施形態によれば、多層配線層中に能動素子３０が設けられ、チップ面積が縮小された半導体装置１０を提供することができる。
以上、第１の実施形態において、下部配線層２００、第１配線層３００、第２配線層４００および第３配線層５００がＣｕを含まない場合について説明した。一方で、ダマシン法により、Ｃｕを含む配線層が形成されていてもよい。たとえば、第１配線層３００は、Ｃｕを含んでいてもよい。言い換えれば、第１配線層３００は、ダマシン法により形成されていてもよい。この場合、半導体層４６０に接する第１層間絶縁層３１０は、拡散防止層（不図示）を含んでいることが好ましい。半導体層４６０は、第１層間絶縁層３１０の拡散防止層に接していることが好ましい。
以上、第１の実施形態において、半導体層４６０が酸化物半導体である場合について説明した。一方で、半導体層４６０は、アモルファスシリコンやポリシリコンであってもよい。この場合、半導体層４６０のソース領域およびドレイン領域には、不純物が注入されていることが好ましい。
（第２の実施形態）
図９は、第２の実施形態に係る半導体装置１０の構成を示す断面図である。第２の実施形態は、第３配線５２０が第２ビア４４０と異なる材料で形成されている点を除いて、第１の実施形態と同様である。以下、詳細を説明する。
まず、第２の実施形態に係る半導体装置１０の構成から説明する。なお、基板１００側からゲート電極４５０および第２配線４２０までの構造は、第１の実施形態と同様である。
図９のように、第２配線層４００には、第２層間絶縁層４１０が設けられている。第２層間絶縁層４１０は、第１層間絶縁層３１０、ゲート絶縁層４７０およびゲート電極４５０上に設けられている。第２ビア４４０は、第２配線層４００に設けられ、下端を介してゲート電極４５０と接している。第２ビア４４０は、たとえばＷにより形成されている。また、第２配線層４００の上面は、ＣＭＰにより平坦化されている。これにより、第２層間絶縁層４１０の上面および第２ビア４４０の上面は、同一面を形成している。
第３配線層５００は、第２配線層４００上に設けられている。第３配線５２０は、第３配線層５００に設けられている。ここでは、第３配線５２０は、第２ビア４４０に接するとともに、第２ビア４４０と異なる材料で形成されている。ここでは、第３配線５２０は、Ａｌを含んでいる。第３配線５２０の上層および下層には、バリアメタル層４２２が設けられている。バリアメタル層４２２は、たとえばＴｉである。
第２配線層４００および第３配線５２０上には、第３層間絶縁層５１０が設けられている。第３配線層５００よりも上層の配線層は、第１の実施形態と同様である。
なお、第３配線層５００は、第３配線５２０のみを含む配線層であってもよい。この場合、第３配線５２０は、ダマシン法によりＣｕで形成されていてもよい。
次に、第２の実施形態に係る半導体装置１０の製造方法について説明する。第２の実施形態に係る半導体装置１０の製造方法は、第２ビア４４０を形成する工程以降が異なる点を除いて、第１の実施形態と同様である。
ゲート電極形成工程の後から説明する。たとえばＣＶＤにより、第１層間絶縁層３１０、ゲート絶縁層４７０およびゲート電極４５０上に、第２層間絶縁層４１０を形成する。
次いで、ＲＩＥにより、第２層間絶縁層４１０に、ゲート電極４５０と接するように第２ビアホール４４６を形成する。次いで、たとえばスパッタにより、第２層間絶縁層４１０上および第２ビアホール４４６内に、バリアメタル層４４２を形成する。バリアメタル層４４２として、たとえば、Ｔｉを形成する。次いで、第２ビアホール４４６内に、金属を埋め込む。ここでは、たとえばＣＶＤにより、第２ビアホール４４６内に、Ｗを埋め込む。
次いで、ＣＭＰにより、第２層間絶縁層４１０上を平坦化する。これにより、第２配線層４００に、第２ビア４４０を形成する。
次いで、第２層間絶縁層４１０および第２ビア４４０に接するように第３配線５２０を形成する。このとき、たとえば、スパッタにより、第３配線５２０として、Ｔｉからなるバリアメタル層４２２、Ａｌからなる金属層、およびＴｉからなるバリアメタル層４２２を形成する。
これ以降の工程は、第１の実施形態と同様である。
次に、第２の実施形態の効果について説明する。
第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、第２の実施形態によれば、ゲート電極４５０上に第１の実施形態と異なる配線構造を形成することができる。たとえば、第２ビア４４０は、第３配線５２０と異なる材料により形成されていてもよい。第３配線５２０は、第２ビア４４０を介して、ゲート電極４５０に接続している。これにより、ゲート電極４５０の材料に合わせて、任意に第２ビア４４０の材料を選択することができる。さらに、第３配線５２０の材料を、抵抗が低い等のように、配線に適した材料に選択することができる。
（第３の実施形態）
図１０は、第３の実施形態に係る能動素子３０の構成を示す図である。図１０（ａ）は、能動素子３０の断面図である。図１０（ｂ）は、能動素子３０の平面図である。第３の実施形態は、第１ビア３４０の配置が異なる点を除いて、第１の実施形態と同様である。以下、詳細を説明する。
第１配線層３００には、少なくとも二つ以上の第１ビア（３４０）が設けられている。第１ビア（３４０）のうちの一方はソース電極３５０であり、第１ビア（３４０）の他方は、平面視でゲート電極４５０の一部を挟んでソース電極３５０の反対側に位置するドレイン電極３６０である。なお、ソース電極３５０は、必ずしも平面視でゲート電極４５０と重なっている必要はない。
第３の実施形態では、平面視でのドレイン電極３６０とゲート電極４５０の中心との距離は、平面視でのソース電極３５０とゲート電極４５０の中心との距離よりも長い。たとえば、ソース電極３５０は、平面視でゲート電極４５０に隣接して設けられている。一方で、ドレイン電極３６０は、平面視でゲート電極４５０から離間して設けられている。これにより、ドレイン電極３６０に高電圧が印加されても、能動素子３０が絶縁破壊することを抑制することができる。
第３の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、第３の実施形態によれば、平面視でのドレイン電極３６０とゲート電極４５０の中心との距離は、平面視でのソース電極３５０とゲート電極４５０の中心との距離よりも長い。これにより、能動素子３０を高耐圧化させることができる。
（第４の実施形態）
図１１は、第４の実施形態に係る能動素子３０の構成を示す図である。図１１（ａ）は、能動素子３０の断面図である。図１１（ｂ）は、能動素子３０の平面図である。第４の実施形態によれば、第１ビア３４０の配置が異なる点を除いて、第１の実施形態と同様である。以下、詳細を説明する。
図１１のように、少なくとも一つの第１ビア（３４０）は、たとえば、平面視でゲート電極４５０の一部と重なっている。このようにソース電極３５０およびドレイン電極３６０の間の距離をゲート電極４５０の幅よりも狭い。
第４の実施形態によれば、少なくとも二つの第１ビア３４０は、平面視でゲート電極４５０の範囲内に形成されている。ここでは、ソース電極３５０およびドレイン電極３６０のいずれもが、平面視でゲート電極４５０の範囲内に形成されている。言い換えれば、第１ビア３４０の全体が、平面視でゲート電極４５０と重なっている。
第４の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、第４の実施形態によれば、少なくとも二つの第１ビア３４０は、平面視でゲート電極４５０の範囲内に形成されている。これにより、能動素子３０の特性を向上させることができる。具体的には、小さい閾値電圧で大きなドレイン電流を得ることができる。
（第５の実施形態）
図１２は、第５の実施形態に係る能動素子３０の構成を示す断面図である。第５の実施形態によれば、ゲートコンタクト層４５４が設けられている点を除いて、第１の実施形態と同様である。以下、詳細を説明する。
ゲート電極４５０は、ゲート絶縁層４７０に接するゲートコンタクト層４５４を備えている。ゲートコンタクト層４５４は、ゲート電極４５０の一部である。ゲートコンタクト層４５４は、たとえば、第２配線４２０と異なる材料により形成されている。ゲートコンタクト層４５４の上には、第２配線４２０と同じ構成を有する金属層が設けられている。すなわち、ゲートコンタクト層４５４上には、上層および下層にバリアメタル層４２２を有するゲート電極４５０が設けられている。
当該ゲートコンタクト層４５４は、半導体層４６０に合わせて選択することができる。具体的には、ゲートコンタクト層４５４は、Ｔｉ、ＴｉＮ、ＴｉＮ／Ｔｉ、Ｔｉ／ＴｉＮ、Ｔａ、ＴａＮ、ＴａＮ／Ｔａ、Ｔａ／ＴａＮ、Ｗ、ＷＮ、Ｗ／ＴｉＮ、ＷＴｉ、ＴｉＳｉ、ＴａＳｉ、ＷＳｉ、ＴａＣ、ＴｉＣ、ＷＣまたはＣｕを含む。これにより、ゲート電極４５０の仕事関数を調整し、能動素子３０の閾値電圧を所望する電圧に設定することができる。
第５の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、第５の実施形態によれば、ゲート電極４５０が半導体層４６０と接する部分に、ゲートコンタクト層４５４が設けられている。これにより、ゲートコンタクト層４５４を半導体層４６０に適した材料により形成することができる。したがって、ゲート電極４５０の仕事関数を調整して、能動素子３０の閾値電圧を所望する電圧に設定することができる。
（第６の実施形態）
図１３および１４は、第６の実施形態に係る能動素子３０の構成を示す断面図である。第６の実施形態によれば、ビアコンタクト層３８０が設けられている点を除いて、第１の実施形態と同様である。以下、詳細を説明する。
第１ビア（３４０）の上方には、ビアコンタクト層３８０が設けられている。第１ビア（３４０）は、ビアコンタクト層３８０を介して、半導体層４６０に接している。具体的には、ソース電極３５０およびドレイン電極３６０の双方は、それぞれビアコンタクト層３８０を介して、半導体層４６０に接している。
当該ビアコンタクト層３８０は、半導体層４６０に対して接触抵抗が低い材料により形成されている。ビアコンタクト層３８０は、半導体層４６０とオーミック接触することがさらに好ましい。また、ビアコンタクト層３８０が微細化された場合でも、ビアコンタクト層３８０は安定な材料により形成されていることが好ましい。具体的には、当該ビアコンタクト層３８０は、Ｔｉ、ＴｉＮ、Ｍｏ、ＴａまたはＴａＮを含む。これにより、半導体層４６０が酸化物半導体である場合、接触抵抗を低くすることができる。また、ビアコンタクト層３８０が微細化した場合でも、層間剥離やマイグレーションなどの不良を抑制することができる。
具体的な構造としては、図１３のように、同一の第１ビア（３４０）のうち上端側に、ビアコンタクト層３８０が設けられている。ビアコンタクト層３８０の側面と、第１ビア（３４０）の下側の側面とは、同一面を形成している。また、バリアメタル層３４２は、ビアコンタクト層３８０の側面および第１ビア（３４０）の下側の側面に一体として形成されている。
または、図１４のように、ビアコンタクト層３８０が別の配線層として設けられていてもよい。下層の第１ビア（３４０）およびビアコンタクト層３８０により、ソース電極３５０またはドレイン電極３６０が構成されている。ビアコンタクト層３８０は、平面視で下層の第１ビア（３４０）と重なるように設けられている。たとえば、ビアコンタクト層３８０の平面積は、下層の第１ビア（３４０）よりも大きくてもよい。この場合、ビアコンタクト層３８０の側面には、バリアメタル層３４２はなくてもよい。なお、図１４の場合は、半導体層４６０と接する第１ビア３４０の全体がビアコンタクト層３８０からなると考えてもよい。
第６の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、第６の実施形態によれば、第１ビア（３４０）は、ビアコンタクト層３８０を介して、半導体層４６０に接している。これにより、能動素子３０の特性を向上させることができる。たとえば、ビアコンタクト層３８０と半導体層４６０との接触抵抗を低くすることができる。
（第７の実施形態）
図１５は、第７の実施形態に係る能動素子の構成を示す図である。第７の実施形態によれば、能動素子が第２トランジスタ以外である点を除いて、第１の実施形態と同様である。以下、詳細を説明する。
図１５（ａ）は、第１の実施形態における能動素子３０を示している。ソース電極３５０およびドレイン電極３６０である第１ビア（３４０）は、上端を介して半導体層４６０に接している。この能動素子３０は、「第２トランジスタ」である。
図１５（ｂ）は、能動素子３２がダイオードである場合を示している。少なくとも二つ以上の第１ビア（３４０）は、上端を介して半導体層４６０に接している。第１ビア（３４０）のうちの一方はソース電極３５０である。第１ビア（３４０）の他方は、平面視でゲート電極４５０の一部を挟んでソース電極３５０の反対側に位置するドレイン電極３６０である。
ゲート電極４５０は、平面視で半導体層４６０およびゲート絶縁層４７０から外側へ延在している。平面視でゲート電極４５０が延在した部分には、第１ビア３４０が設けられている。当該第１ビア３４０は、第１配線３２０に接続している。ソース電極３５０は、第１配線３２０および第１ビア３４０を介して、ゲート電極４５０の延在部分に接続している。これにより、ソース電極３５０は、ゲート電極４５０と短絡している。
以上のように、ゲート電極４５０、ゲート絶縁層４７０、半導体層４６０、ソース電極３５０およびドレイン電極３６０は、「ダイオード」を形成している。
図１５（ｃ）も、能動素子３４が容量素子である場合を示している。複数の第１ビア３４０は、上端を介して半導体層４６０に接している。全ての第１ビア３４０は、平面視で半導体層４６０と重なるように設けられている。また、全ての第１ビア３４０は、同一の第１配線３２０に接続している。
以上のように、ゲート電極４５０、ゲート絶縁層４７０、半導体層４６０および第１ビア３４０は、「容量素子」を形成している。
第７の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、第７の実施形態によれば、能動素子は、様々な機能を有することができる。たとえば、能動素子は、ダイオードまたは容量素子として機能させることができる。したがって、多層配線中に、複数の能動素子を有する回路を形成することができる。また、第１の実施形態に比較して、当該能動素子を形成するために特段の工程を追加する必要がない。
（第８の実施形態）
図１６は、第８の実施形態に係る半導体装置の構成を示す回路図である。第８の実施形態によれば、能動素子が電源スイッチを構成している点を除いて、第１の実施形態と同様である。以下、詳細を説明する。
ここで、第１の実施形態と同様にして、基板１００の表層付近には、第１トランジスタ２０が設けられている。内部回路２４は、第１トランジスタ２０を含んでいる。ここで、内部回路２４は、たとえばＮＡＮＤ回路である。その他、内部回路２４は、ＮＯＲ、ＮＯＴ回路であってもよい。
電極パッド６００は、多層配線層の最上層の配線層に設けられている。電極パッド６００の一方は、内部回路２４に信号を供給する。当該信号は、たとえば電源電圧（ＶＤＤ）である。電極パッド６００の他方は、接地パッド６１０である。接地パッド６１０は、接地電位（ＧＮＤ）を供給する。
半導体層４６０、ゲート絶縁層４７０、ゲート電極４５０および第１ビア３４０は、第２トランジスタ（能動素子３０）を形成している。内部回路２４は、第２トランジスタを介して電極パッド６００に接続している。ここでは、内部回路２４は、第２トランジスタを介して、接地パッド６１０に接続している。内部回路２４の他方は、電源電圧を供給する電極パッド６００に接続している。
たとえば、能動素子３０に含まれていない半導体層４６０、ゲート絶縁層４７０、ゲート電極４５０および第１ビア３４０は、容量素子（能動素子３４）を形成している。容量素子は、電極パッド６００と接地パッド６１０との間に接続されている。これにより、電源電圧を安定化させることができる。
ここで、第２トランジスタおよび容量素子を構成する半導体層４６０等は、同一の第２配線層に設けられている。第２トランジスタは、平面視で容量素子と異なる位置に配置されている。これにより、半導体層４６０およびゲート絶縁層４７０を形成する工程を一回だけ追加することにより、複数の能動素子を形成することができる。
以上のように、第１トランジスタ２０を含む内部回路２４、第２トランジスタである能動素子３０、および容量素子である能動素子３４は、電源スイッチを構成している。電源スイッチは、同一の半導体チップ内に設けられている。
第８の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、第８の実施形態によれば、基板１００に設けられた内部回路２４と、多層配線中に設けられた能動素子３０と、を組み合わせることにより、同一の半導体装置１０内に様々な回路を形成することができる。したがって、半導体装置１０のチップ面積を縮小化できるだけでなく、製品全体として半導体装置の数を減らすことができる。
（第９の実施形態）
図１７は、第９の実施形態に係る半導体装置１０の構成を示す回路図である。第９の実施形態によれば、能動素子がＤＣ−ＤＣコンバータを構成している点を除いて、第１の実施形態または第８の実施形態と同様である。以下、詳細を説明する。
第９の実施形態に係る半導体装置１０は、内部回路２４、第２トランジスタ（能動素子３０）、ダイオード（能動素子３２）、容量素子（能動素子３４）、およびインダクタ３６を備えている。第２トランジスタ（能動素子３０）、ダイオード（能動素子３２）、容量素子（能動素子３４）は、たとえば平面視で異なる位置に設けられている。
電極パッドは、多層配線層の最上層の配線層に設けられている。電極パッドの一方は、内部回路２４に信号を供給するＩ／Ｏパッド６２０である。電極パッドの他方は、接地パッド６１０である。接地パッド６１０は、接地電位（ＧＮＤ）を供給する。
インダクタ３６は、Ｉ／Ｏパッド６２０に接続している。インダクタ３６は、第２トランジスタ（能動素子３０）を介して、接地パッド６１０に接続している。インダクタ３６は、たとえば、渦巻き状に設けられた第２配線４２０である。インダクタ３６は、複数の配線層に渡って形成されていてもよい。
第２トランジスタ（能動素子３０）のゲート電極４５０は、内部回路２４に接続している。内部回路２４は、第２トランジスタのスイッチング動作を制御する。
能動素子３２のうち、ソース電極３５０はドレイン電極３６０と短絡している。これにより、ゲート電極４５０、ゲート絶縁層４７０、半導体層４６０、ソース電極３５０およびドレイン電極３６０は、「ダイオード」を形成している。
ダイオード（能動素子３２）は、Ｉ／Ｏパッド６２０と接地パッド６１０との間に、Ｉ／Ｏパッド６２０から接地パッド６１０に向かう方向が順方向となる向きに接続されている。ここでは、ダイオード（能動素子３２）は、インダクタ３６と第２トランジスタ（能動素子３０）との間に接続している。ダイオード（能動素子３２）は、容量素子（能動素子３４）を介して、接地パッド６１０に接続している。
以上のように、内部回路２４、能動素子３０等は、ＤＣ−ＤＣコンバータを構成している。第９の実施形態におけるＤＣ−ＤＣコンバータは、たとえば、Ｉ／Ｏパッド６２０および接地パッド６１０の間の電圧（Ｖｉｎ）を高い電圧（Ｖｏｕｔ）に昇圧する。
第９の実施形態によれば、第１の実施形態または第８の実施形態と同様の効果を得ることができる。
（第１０の実施形態）
図１８は、第１０の実施形態に係る半導体装置１０の構成を示す回路図である。第１０の実施形態によれば、能動素子がインターフェース回路を構成している点を除いて、第１、第８または第９の実施形態と同様である。以下、詳細を説明する。
半導体装置１０は、第１の電極パッド６０１、第２の電極パッド６０２、インターフェース回路３８および内部回路２４を備えている。内部回路２４は、たとえば、低電圧で駆動されるＭＣＵ（Ｍｉｃｒｏ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）である。半導体装置１０は、高電圧で駆動される駆動素子４０に接続している。駆動素子４０は、半導体装置１０の外部に設けられている。
第１の電極パッド６０１は、第１電圧（Ｖｈｉｇｈ）を供給する。一方、第２の電極パッド６０２は、第１電圧よりも低い第２電圧（Ｖｌｏｗ）を供給する。
インターフェース回路３８は、第１の電極パッド６０１および第２の電極パッド６０２に接続されている。また、インターフェース回路３８は、第２トランジスタ（能動素子３０）を含んでいる。
内部回路２４は、インターフェース回路３８を介して、第１電圧（Ｖｈｉｇｈ）で駆動される駆動素子に接続している。たとえば、少なくとも一つの第２トランジスタ（能動素子３０）のドレイン電極３６０は、第１の電極パッド６０１に接続している。当該第２トランジスタのソース電極３５０は、駆動素子４０に接続している。当該第２トランジスタのゲート電極４５０は、内部回路２４に接続している。
一方、インターフェース回路３８に含まれている他の第２トランジスタ（能動素子３０）のソース電極３５０は、第２の電極パッド６０２に接続している。当該第２トランジスタのドレイン電極３６０は、内部回路２４に接続している。当該第２トランジスタのゲート電極４５０は、駆動素子４０に接続している。
インターフェース回路３８は、内部回路２４からの信号に基づいて、駆動素子４０に第１電圧（Ｖｈｉｇｈ）を供給する。また、インターフェース回路３８は、駆動素子４０からの信号に基づいて、内部回路２４に第２電圧（Ｖｌｏｗ）を供給する。
第１０の実施形態によれば、第１、第８、第９の実施形態と同様の効果を得ることができる。さらに、第１０の実施形態によれば、能動素子３０は、インターフェース回路３８を形成している。これにより、内部回路２４は、インターフェース回路３８を介して、駆動素子４０を駆動することができる。また、駆動素子４０は、インターフェース回路３８を介して、内部回路２４に信号を転送することができる。
（第１１の実施形態）
図１９は、第１１の実施形態に係る半導体装置の構成を示す断面図である。第１１の実施形態によれば、基板１００が半導体基板ではない点を除いて、第１の実施形態と同様である。以下、詳細を説明する。
上述した一連の実施形態では、基板１００に第１トランジスタ２０が形成されており、且つ、多層配線層中に能動素子３０が形成されている場合について説明した。しかし、第１１の実施形態のように、基板１００は半導体基板でなくてもよい。
第１１の実施形態における基板１００は、多層配線を機械的に支えることが可能な部材であればよい。すなわち、基板１００は、金属基板、絶縁基板であってもよい。具体的には、金属基板は、たとえば、Ａｕ、Ｃｕ、Ｔｉ、Ｆｅまたはそれらを含む合金などである。また、絶縁基板としては、ガラス（ＳｉＯ２）、高分子樹脂、プラスチック、シリコン樹脂またはそれらの複合材料であってもよい。
図１１のように、基板１００上に、下部層間絶縁層２１０が設けられていてもよい。これにより、基板１００が金属基板である場合、第１配線層３００と基板１００との間で絶縁性を確保することができる。また、基板１００の表面にたとえば数ｎｍ程度の凹凸がある場合、下部層間絶縁層２１０は平坦化層または密着強化層として機能させることができる。
その他の構成は、第１の実施形態と同様である。
第１１の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、第１１の実施形態によれば、基板１００が様々な部材である場合にも適用することができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
１０ 半導体装置
２０ 第１トランジスタ
２２ 抵抗素子
２４ 内部回路
３０ 能動素子
３２ 能動素子
３４ 能動素子
３６ インダクタ
３８ インターフェース回路
４０ 駆動素子
１００ 基板
１２０ 素子分離領域
１４０ ソース領域
１６０ ドレイン領域
２００ 下部配線層
２１０ 下部層間絶縁層
２２０ ゲート電極
２４０ コンタクトプラグ
２４２ バリアメタル層
３００ 第１配線層
３１０ 第１層間絶縁層
３２０ 第１配線
３２２ バリアメタル層
３４０ 第１ビア
３４２ バリアメタル層
３４４ 金属
３４６ 第１ビアホール
３５０ ソース電極
３６０ ドレイン電極
３８０ ビアコンタクト層
４００ 第２配線層
４１０ 第２層間絶縁層
４２０ 第２配線
４２２ バリアメタル層
４４０ 第２ビア
４４２ バリアメタル層
４４６ 第２ビアホール
４５０ ゲート電極
４５４ ゲートコンタクト層
４６０ 半導体層
４７０ ゲート絶縁層
５００ 第３配線層
５１０ 第３層間絶縁層
５２０ 第３配線
５２２ バリアメタル層
６００ 電極パッド
６０１ 第１の電極パッド
６０２ 第２の電極パッド
６１０ 接地パッド
６２０ Ｉ／Ｏパッド

Claims (32)

  1. 基板と、
    前記基板上に設けられたＣｕ配線層と、
    前記Ｃｕ配線層を覆う第１層間絶縁層と、
    前記第１層間絶縁層に接する半導体層と、
    前記半導体層上に設けられたゲート絶縁層と、
    前記ゲート絶縁層上に設けられＡｌを用いて形成されるゲート電極と、
    前記第１層間絶縁層に設けられ、上端を介して前記半導体層に接する、少なくとも二つの第１ビアと、
    を備える半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記基板は、半導体基板である半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    前記第１層間絶縁層上に設けられ、平面視で前記ゲート電極と異なる位置に設けられた第２配線をさらに備え、
    前記ゲート電極は、前記第２配線と同じ材料で形成された層を含む半導体装置。
  4. 請求項１〜３のいずれか一項に記載の半導体装置において、
    少なくとも一つの前記第１ビアは、平面視で前記ゲート電極の一部と重なっている半導体装置。
  5. 請求項４に記載の半導体装置において、
    少なくとも二つの前記第１ビアは、平面視で前記ゲート電極の範囲内に形成されている半導体装置。
  6. 請求項１〜５のいずれか一項に記載の半導体装置において、
    前記ゲート電極は、Ａｌを含む半導体装置。
  7. 請求項１〜６のいずれか一項に記載の半導体装置において、
    前記半導体層が接する前記第１層間絶縁層の上面および前記第１ビアの上面は、同一面を形成している半導体装置。
  8. 請求項１〜７のいずれか一項に記載の半導体装置において、
    前記第１層間絶縁層、前記ゲート絶縁層および前記ゲート電極上に設けられた第２層間絶縁層と、
    前記第２層間絶縁層に設けられ、下端を介して前記ゲート電極と接する第２ビアと、
    をさらに備える半導体装置。
  9. 請求項８に記載の半導体装置において、
    前記第２層間絶縁層上に設けられ、少なくとも平面視で前記第２ビアと重なる位置に設けられるとともに、前記第２ビアと一体として形成されている第３配線と、
    をさらに備える半導体装置。
  10. 請求項８に記載の半導体装置において、
    前記第２層間絶縁層上に設けられ、前記第２ビアに接するとともに、前記第２ビアと異なる材料で形成された第３配線と、
    をさらに備える半導体装置。
  11. 請求項１〜１０のいずれか一項に記載の半導体装置において、
    前記基板の表層付近に設けられた第１トランジスタをさらに備える半導体装置。
  12. 請求項１１に記載の半導体装置において、
    前記第１トランジスタは、平面視で前記半導体層の一部と重なっている半導体装置。
  13. 請求項１〜１２のいずれか一項に記載の半導体装置において、
    少なくとも二つ以上設けられた前記第１ビアのうちの一方はソース電極であり、
    前記第１ビアの他方は、平面視で前記ゲート電極の一部を挟んで前記ソース電極の反対側に位置するドレイン電極であり、
    平面視での前記ドレイン電極と前記ゲート電極の中心との距離は、平面視での前記ソース電極と前記ゲート電極の中心との距離よりも長い半導体装置。
  14. 請求項１〜１３のいずれか一項に記載の半導体装置において、
    前記基板の表層付近に設けられた第１トランジスタと、
    前記第１トランジスタを含む内部回路と、
    最上層の層間絶縁層上に設けられ、前記内部回路に信号を供給する電極パッドと、
    をさらに備え、
    前記半導体層、前記ゲート絶縁層、前記ゲート電極および前記第１ビアは、第２トランジスタを形成しており、
    前記内部回路は、前記第２トランジスタを介して前記電極パッドに接続している半導体装置。
  15. 請求項１４に記載の半導体装置において、
    第１電圧を供給する第１の前記電極パッドと、
    前記第１電圧よりも低い第２電圧を供給する第２の前記電極パッドと、
    前記第１の電極パッドおよび前記第２の電極パッドに接続され、前記第２トランジスタを含むインターフェース回路と、
    をさらに備え、
    前記内部回路は、前記インターフェース回路を介して、前記第１電圧で駆動される駆動素子に接続しており、
    前記インターフェース回路は、前記内部回路からの信号に基づいて、前記駆動素子に前記第１電圧を供給し、前記駆動素子からの信号に基づいて、前記内部回路に前記第２電圧を供給する半導体装置。
  16. 請求項１〜１２のいずれか一項に記載の半導体装置において、
    少なくとも二つ以上設けられた前記第１ビアのうちの一方はソース電極であり、
    前記第１ビアの他方は、平面視で前記ゲート電極の一部を挟んで前記ソース電極の反対側に位置するドレイン電極であり、
    前記ソース電極は、前記ゲート電極と短絡し、
    前記ゲート電極、前記ゲート絶縁層、前記半導体層、前記ソース電極および前記ドレイン電極は、ダイオードを形成している半導体装置。
  17. 請求項１６に記載の半導体装置において、
    前記基板の表層付近に設けられた第１トランジスタと、
    前記第１トランジスタを含む内部回路と、
    最上層の層間絶縁層上に設けられ、前記内部回路に信号を供給するＩ／Ｏパッドと、
    前記最上層の層間絶縁層上に設けられ、前記内部回路に接地電位を供給する接地パッドと、
    をさらに備え、
    前記ダイオードは、前記Ｉ／Ｏパッドと前記接地パッドとの間に、前記Ｉ／Ｏパッドから前記接地パッドに向かう方向が順方向となる向きに接続されている半導体装置。
  18. 請求項１〜１０のいずれか一項に記載の半導体装置において、
    前記半導体層、前記ゲート絶縁層、前記ゲート電極および前記第１ビアは、容量素子を形成している半導体装置。
  19. 請求項１８に記載の半導体装置において、
    前記基板の表層付近に設けられた第１トランジスタと、
    前記第１トランジスタを含む内部回路と、
    最上層の層間絶縁層上に設けられ、前記内部回路に信号を供給する電極パッドと、
    前記最上層の層間絶縁層上に設けられ、前記内部回路に接地電位を供給する接地パッドと、
    をさらに備え、
    前記容量素子は、前記電極パッドと前記接地パッドとの間に接続されている半導体装置。
  20. 請求項１〜１９のいずれか一項に記載の半導体装置において、
    前記半導体層は、酸化物半導体層である半導体装置。
  21. 請求項２０に記載の半導体装置において、
    前記半導体層は、
    前記第１ビアと接する部分に設けられ、当該半導体層のうち相対的に酸素の濃度が低い酸素欠損層を備える半導体装置。
  22. 請求項２０または２１に記載の半導体装置において、
    前記酸化物半導体層は、ＩｎＧａＺｎＯ、ＩｎＺｎＯ、ＺｎＯ、ＺｎＡｌＯ、ＺｎＣｕＯ、ＮｉＯ、ＳｎＯ、またはＣｕＯを含む半導体装置。
  23. 請求項１〜２２のいずれか一項に記載の半導体装置において、
    前記ゲート絶縁層は、ＳｉＯ２、ＳｉＮ、または、Ｈｆ、Ｚｒ、Ａｌ、ＴｉもしくはＴａを含む金属酸化物もしくは金属シリケイトである半導体装置。
  24. 請求項１〜２３のいずれか一項に記載の半導体装置において、
    前記ゲート電極は、前記ゲート絶縁層に接するゲートコンタクト層を備え、
    当該ゲートコンタクト層は、
    Ｔｉ、ＴｉＮ、ＴｉＮ／Ｔｉ、Ｔｉ／ＴｉＮ、Ｔａ、ＴａＮ、ＴａＮ／Ｔａ、Ｔａ／ＴａＮ、Ｗ、ＷＮ、Ｗ／ＴｉＮ、ＷＴｉ、ＴｉＳｉ、ＴａＳｉ、ＷＳｉ、ＴａＣ、ＴｉＣ、ＷＣまたはＣｕを含む半導体装置。
  25. 請求項１〜２４のいずれか一項に記載の半導体装置において、
    前記第１ビアは、前記半導体層に接するビアコンタクト層をさらに備え、
    当該ビアコンタクト層は、
    Ｔｉ、ＴｉＮ、Ｍｏ、ＴａまたはＴａＮを含む半導体装置。
  26. 請求項１〜２５のいずれか一項に記載の半導体装置において、
    前記ゲート絶縁層の誘電率は、前記第１層間絶縁層よりも高い半導体装置。
  27. 基板上にＣｕ配線層を形成する工程と、
    前記Ｃｕ配線層を第１層間絶縁層で覆う工程と、
    前記第１層間絶縁層に、少なくとも二つ以上の第１ビアを形成する工程と、
    前記第１層間絶縁層および前記第１ビアに接するとともに、平面視で前記第１ビアと重なるように半導体層を形成する工程と、
    前記半導体層上にゲート絶縁層を形成するゲート絶縁層形成工程と、
    前記ゲート絶縁層上に、Ａｌを用いてゲート電極を形成するゲート電極形成工程と、
    を備える半導体装置の製造方法。
  28. 請求項２７に記載の半導体装置の製造方法において、
    前記ゲート電極形成工程において、
    平面視で前記ゲート電極と異なる位置に配置するとともに、前記ゲート電極の少なくとも一部と同時に第２配線を形成する半導体装置の製造方法。
  29. 請求項２７または２８に記載の半導体装置の製造方法において、
    前記ゲート絶縁層形成工程において、
    平面視で前記第１ビアと重なる部分が残るように、前記ゲート絶縁層をパターニングし、
    前記ゲート絶縁層形成工程の後、
    パターニングされた前記ゲート絶縁層をマスクとして、前記半導体層を選択的に除去する半導体装置の製造方法。
  30. 請求項２７〜２９のいずれか一項に記載の半導体装置の製造方法において、
    前記第１ビアを形成する工程の後で且つ前記半導体層を形成する工程の前において、不活性ガスにより前記第１ビアの上面をプラズマ処理する工程をさらに備える半導体装置の製造方法。
  31. 請求項２７〜３０のいずれか一項に記載の半導体装置の製造方法において、
    前記第１層間絶縁層、前記ゲート絶縁層および前記ゲート電極上に第２層間絶縁層を形成する工程と、
    前記第２層間絶縁層に、前記ゲート電極と接するように第２ビアホールを形成する工程と、
    前記第２ビアホールを埋め込んで前記ゲート電極と接する第２ビアを形成するとともに、前記第２層間絶縁層上に位置する第３配線を前記第２ビアと一体として形成する工程と、
    をさらに備える半導体装置の製造方法。
  32. 請求項２７〜３０のいずれか一項に記載の半導体装置の製造方法において、
    前記第１層間絶縁層、前記ゲート絶縁層および前記ゲート電極上に第２層間絶縁層を形成する工程と、
    前記第２層間絶縁層に、前記ゲート電極と接するように第２ビアホールを形成する工程と、
    前記第２ビアホール内に金属を埋め込み、前記第２層間絶縁層上を平坦化することにより、第２ビアを形成する工程と、
    前記第２層間絶縁層および前記第２ビアに接するように第３配線を形成する工程と、
    をさらに備える半導体装置の製造方法。
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