KR20110098441A - 그라핀 전자 소자 및 제조방법 - Google Patents

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백승재
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Abstract

그라핀 전자소자 및 제조방법이 개시된다. 개시된 그라핀 전자소자는, 상기 기판 상에 형성된 연결배선 및 복수의 전극을 덮는 층간 절연층과, 상기 층간 절연층 상에서 상기 복수의 전극을 덮는 제1절연층과, 상기 제1절연층 상에 형성되며 적어도 두개의 상기 전극과 그 양단이 연결되는 그라핀;을 포함한다.

Description

그라핀 전자 소자 및 제조방법{Graphene electronic device and method of fabricating the same}
신호 회로 및 전극 상에 그라핀이 형성된 그라핀 전자소자 및 제조방법에 관한 것이다.
2차원 6각형 탄소 구조(2-dimensional hexagonal carbon structure)를 가지는 그라핀(graphene)은 반도체를 대체할 수 있는 새로운 물질이다. 그라핀은 제로 갭 반도체(zero gap semiconductor)이나, 채널폭(channel width)을 10nm 이하로 작게 하여 그라핀 나노리본(graphene nano-ribbon)(GNR)을 형성하는 경우, 사이즈 효과(size effect)에 의하여 밴드 갭(band gap)이 형성된다. 따라서 GNR을 이용하여 상온에서 작동이 가능한 전계 효과 트랜지스터(Field Effect Transistor)를 제작할 수 있다.
그라핀 전자소자는 그라핀을 이용한 전자소자로서 전계효과 트랜지스터, 가스 센서 등을 말한다.
그라판 전자소자는 그라핀 위에 산화막을 형성한 다음, 산화막 상에 전극을 형성하는 경우, 고온공정으로 인해 그라핀이 산화되어서 그라핀의 고유한 성질이 변할 수 있다.
고온공정 및 산화막 형성공정을 먼저 하고, 이후에 저온공정인 그라핀 공정을 수행함으로써 그라핀 특성의 변화를 막는 그라핀 전자소자의 제조방법을 제공한다.
본 발명의 일 실시예에 따른 그라핀 전자소자는:
실리콘 기판;
상기 기판 상에 형성된 연결배선 및 복수의 전극을 덮는 층간 절연층;
상기 층간 절연층 상에서 상기 복수의 전극을 덮는 제1절연층; 및
상기 제1절연층 상에 형성되며 적어도 두개의 상기 전극에 그 양단이 연결되는 그라핀;을 포함한다.
상기 그라핀의 양단은 각각 해당되는 상기 전극과 상기 제1절연층에 형성된 비아홀 내의 콘택 메탈을 통해서 연결된다.
상기 콘택메탈은 Au 싱글층일 수 있다.
일 측면에 따르면, 상기 그라핀의 양단에 연결된 두개의 전극은 소스 전극 및 드레인 전극이며, 상기 소스 전극 및 상기 드레인 전극 사이에서 상기 기판 및 상기 그라핀 사이에는 적어도 하나의 게이트 전극이 형성되며, 상기 그라핀은 채널로 작용하며,
상기 그라핀 전자소자는 전계효과 트랜지스터이다.
상기 소스 전극 및 상기 드레인 전극과 각각 연결된 소스 전극패드 및 드레인 전극패드를 더 구비하며, 상기 소스 전극패드 및 상기 드레인 전극패드는 각각 상기 그라핀의 양단을 덮을 수 있다.
다른 측면에 따르면, 상기 그라핀의 양단에 연결된 두개의 전극은 상기 그라핀의 개스 흡착에 따라 상기 채널을 흐르는 전류를 측정하기 위한 전극이며, 상기 그라핀 전자소자는 가스 센서이다.
상기 제1전극 및 상기 제2전극과 각각 연결된 제1 전극패드 및 제2 전극패드를 더 구비하며, 상기 제1 전극패드 및 상기 제2 전극패드는 각각 상기 그라핀의 양단을 덮을 수 있다.
상기 기판 상에는 상기 그라핀을 덮는 패시베이션층이 더 형성될 수 있다.
상기 패시베이션층은 PDMS (Polydimethylsiloxane) 폴리머로 이루어질 수 있다.
상기 그라핀은 단층 또는 이층(bi-layer) 구조이다.
다른 실시예에 따른 그라핀 전자소자의 제조방법은:
실리콘 기판 상에 연결배선과 복수의 전극을 덮되 상기 복수의 전극을 노출시키도록 층간절연층을 형성하는 단계;
상기 층간절연층 상에 상기 복수의 전극을 덮는 제1절연층을 형성하는 단계; 및
상기 제1절연층 상에 상기 적어도 두개의 전극과 그 양단이 연결되는 그라핀을 형성하는 단계;를 포함한다.
상기 그라핀 형성 단계는,
상기 적어도 두개의 전극 상의 상기 절연층에 비아홀을 형성하는 단계;
상기 비아홀에 콘택 메탈을 채우는 단계; 및
상기 콘택 메탈과 접촉되게 상기 그라핀을 형성하는 단계:를 포함한다.
상기 그라핀 형성단계는 상기 그라핀을 전사하는 단계일 수 있다.
상기 실시예에 따른 그라핀 전자소자는 전자 회로 상에 그라핀이 형성되므로 전자 회로와 그라핀을 함께 제작할 수 있다.
다른 실시예에 따른 그라핀 전자소자의 제조방법은 고온 공정의 실리콘 회로를 먼저 형성한 후 그라핀을 형성하므로 그라핀 형성공정이 저온에서 이루어질 수 있으며, 따라서 고온공정에 의한 그라핀의 손상 문제를 해결할 수 있다.
도 1은 일 실시예에 따른 그라핀 전자소자(100)이 구조를 보여주는 개략적 단면도이다.
도 2는 다른 실시예에 따른 그라핀 전자소자의 구조를 보여주는 개략적 단면도이다.
도 3a 내지 도 3d는 다른 실시예에 따른 그라핀 전자소자의 제조방법을 설명하는 도면이다.
도 4는 다른 실시예에 따른 그라핀 전자소자(400)의 구조를 간략하게 도시한 단면도이다.
도 5a 내지 도 5d는 다른 실시예에 따른 그라핀 전자소자의 제조방법을 설명하는 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 그라핀 전자소자 및 제조방법을 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다. 명세서를 통하여 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 1은 일 실시예에 따른 그라핀 전자소자(100)의 구조를 보여주는 개략적 단면도이다.
도 1을 참조하면, 실리콘 기판(110) 상에 절연층(112)이 형성되어 있다. 절연층(112) 상에는 층간절연층(122)가 형성되어 있다.
실리콘 기판(110)에는 트랜지스터, 다이오드 등의 회로소자(114)가 형성되어 있다.
층간절연층(122)에는 연결배선(120)과 복수의 전극이 형성되어 있다. 복수의 전극은 소스전극(131), 드레인 전극(132) 및 게이트 전극(133)일 수 있다. 연결배선(120)은 층간절연층(122)에서 이들 전극들을 외부로 연결하는 도선(conductive line)(120a) 및 인터커넥트(120b)를 구비할 수 있다. 도선(120a)은 콘택 플러그일 수 있으며, 인터커넥트(120b)는 복수의 그라핀 소자를 연결하는 배선일 수 있다. 도 1에서는 연결배선(120)의 일 예를 간단히 도시하였으나, 본 발명은 반드시 이에 한정되는 것은 아니다.
층간절연층(122) 상에는 게이트 옥사이드(140)가 형성되어 있다. 게이트 옥사이드(140)는 층간절연층(122)과 동일한 물질로 형성될 수도 있다. 게이트 옥사이드(140)는 실리콘 옥사이드 또는 실리콘 나이트라이드 또는 알루미늄 옥사이드, 하프뮴 옥사이드 지르코늄 옥사이드 로 형성될 수 있다.
게이트 옥사이드(140) 상에는 소스전극(131) 및 드레인 전극(132)에 대응되게 그라핀(150)이 배치된다. 그라핀(150)은 반도체층으로서 채널로 작용하도록 폭이 10 nm 이하로 형성될 수 있다. 그라핀(150)은 단층 또는 이층(bi-layer) 구조로 형성된다.
게이트 옥사이드(140)에서 소스전극(131) 및 드레인 전극(132)의 상부에는 각각 비아홀(141)이 형성되어 있다. 비아홀(141)은 그라핀(150)을 소스전극(131) 및 드레인 전극(132)과 전기적으로 연결하도록 콘택메탈(142)로 채워진다. 콘택메탈(242)은 그라핀(150)과의 양호한 부착을 위해서 금(Au)으로 형성될 수 있다.
게이트 전극(133)은 소스전극(131) 및 드레인 전극(132) 사이에 형성되며, 또한, 그라핀(150)의 하부에서 게이트 옥사이드(140)로 그라핀(150)과 이격된다.
연결패드(172)는 각각 연결배선(120)을 외부로 연결시키기 위해서 형성된다.
그라핀(150) 상에는 패시베이션층(160)이 더 형성될 수 있다. 패시베이션층(160)은 PDMS (Polydimethylsiloxane) 폴리머로 이루어질 수 있다.
일 실시예에 따른 그라핀 전자소자는 전계효과 트랜지스터일 수 있으며, 본 발명은 반드시 이에 한정되는 것은 아니다.
도 2는 다른 실시예에 따른 그라핀 전자소자(200)의 구조를 보여주는 개략적 단면도이다. 도 1의 구조와 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 2을 참조하면, 소스 전극(131) 및 드레인 전극(132)의 위에 각각 소스 전극패드(135) 및 드레인 전극패드(137)가 더 형성된다. 소스 전극패드(135) 및 드레인 전극패드(137)는 각각 그라핀(150)의 양단을 덮는다. 소스 전극패드(135) 및 드레인 전극패드(137)는 Au물질층일 수 있다.
도 3a 내지 도 3d는 도 1의 그라핀 전자소자의 제조방법을 설명하는 도면이다. 실리콘 기판(110)에 임베드된 회로부(114)의 제조방법은 통상적인 반도체 공정을 따르며, 상세한 설명은 생략한다.
도 3a는 그라핀(350)의 전사(transfer) 이전에 기판(310)에 배선(320a) 및 인터커넥트220b)를 포함하는 연결배선(320)을 (3미리 형성하는 것을 보여준다.
기판(310) 상에 절연층(312)을 형성한다. 기판(310)은 실리콘 기판(310)일 수 있으며, 절연층(312)은 실리콘 옥사이드일 수 있다.
절연층(312) 상에는 통상의 반도체 공정으로 연결배선(320)을 형성한다. 도 3a는 그 일예를 도시한 것이다. 절연층(312) 상에 패터닝된 금속층(321)을 패터닝하고 층간절연층(322)을 채운 후, 층간절연층(322)에 비아홀(323)을 형성하고 비아홀(323)에 금속메탈(324)을 채우는 공정은 통상의 반도체 공정으로 이루어지므로 상세한 설명은 생략한다. 금속층(321)은 도 1의 인터커넥트(120b)에 대응되며, 금속메탈(324)는 도 1의 배선(120a)에 대응된다.
연결배선(320) 상에는 소스전극(331) 및 드레인 전극(332)과 이들 사이의 게이트 전극(333)을 형성한다.
도 3b를 참조하면, 층간절연층(322) 상으로 게이트 옥사이드(340)를 증착한다. 게이트 옥사이드(340)는 층간절연층(322)과 같은 물질로 형성될 수 있다. 게이트 옥사이드(340)는 실리콘 옥사이드 또는 실리콘 나이트라이드로 형성될 수 있다.
게이트 옥사이드(340)에서 소스전극(331) 및 드레인 전극(332)의 상부 영역에 비아홀(341)을 형성한다. 전자회로(320)를 외부로 연결하기 위한 비아홀(343)도 함께 형성한다.
이어서, 비아홀(341, 243)을 비아메탈(342, 344)로 채운다. 비아메탈(344)은 일반 금속으로 형성할 수 있으나, 소스전극(331) 및 드레인 전극(332)과 연결되는 비아메탈(342)은 금(Au)을 사용하여 증착한다. 이는 금속메탈(342)과 그라핀(350)의 접촉특성을 양호하게 하기 위한 것이다.
도 3c를 참조하면, 게이트 옥사이드(340) 상에서 비아홀(341)의 비아메탈(342)과 그 양단이 연결되게 그라핀(350)을 전사한다. 그라핀(350)은 단층 또는 이층구조일 수 있다. 그라핀(350)은 대략 10 nm 폭을 가지며, 반도체 성질을 가진다. 그라핀(350)은 전계효과 트랜지스터의 채널로 작용한다.
도 3d를 참조하면, 게이트 옥사이드(340) 상에 그라핀(350)을 덮는 패시베이션층(360)을 더 형성할 수 있다. 패시베이션층(360)은 100℃ 이하의 저온공정에서 스핀코팅공정으로 형성될 수 있다. 그라핀(350) 형성이후에 150℃ 이상의 제조공정은 그라핀(350)을 손상시킬 수 있다. 즉, 그라핀(350)의 산화로 그라핀(350)의 특성이 변할 수 있다. 패시베이션층(360)은 PDMS (Polydimethylsiloxane) 폴리머로 형성될 수 있다.
이어서, 패시베이션층(360)을 패터닝하고 비아메탈(344)과 연결되는 금속패드(372)를 더 형성할 수 있다.
상술한 실시예에 따른 그라핀 전자소자의 제조방법은 고온공정으로 이루어지는 신호회로(320) 및 산소 분위기에서 행해지는 게이트 옥사이드(340)를 그라핀 전사(transfer) 이전에 수행하고, 그라핀 전사공정 이후에는 150 ℃ 이하의 저온공정을 수행함으로써 산소 분위기에서 그라핀이 손상되는 것을 방지하고, 고온공정에서 그래핀과 금속사이의 전기 전도도가 손상되는 것을 방지할 수 있다.
도 4는 다른 실시예에 따른 그라핀 전자소자(400)의 구조를 간략하게 도시한 단면도이다.
도 4를 참조하면, 실리콘 기판(410) 상에 제1절연층(412)이 형성되어 있다. 제1절연층(412) 상에는 층간절연층(422)가 형성되어 있다. 실리콘 기판(410)에는 트랜지스터, 다이오드 등의 회로소자(414)가 형성되어 있다. 회로소자(414)는 그 위의 인터커넥트(420a)와 연결될 수 있다.
층간절연층(422)에는 연결배선(420)과 복수의 전극이 형성되어 있다. 복수의 전극은 제1전극(431) 및 제2전극(432)일 수 있으며, 연결배선(420)은 층간절연층(422)에서 이들 전극들을 외부로 연결하는 도선(conductive line)(420a) 및 인터커넥트(420b)를 구비할 수 있다. 도선(420a)은 콘택 플러그일 수 있으며, 인터커넥트(420b)는 복수의 그라핀 소자를 연결하는 배선일 수 있다. 도 4에서는 연결배선(120)의 일 예를 간단히 도시하였으나, 본 발명은 반드시 이에 한정되는 것은 아니다.
층간절연층(422) 상에는 제2절연층(440)이 형성되어 있다. 제2절연층(440)은 층간절연층(422)과 동일한 물질로 형성될 수도 있다. 제2절연층(440)은 실리콘 옥사이드 또는 실리콘 나이트라이드 알루미늄 옥사이드 하프뮴 옥사이드 지르코늄 옥사이드로 형성될 수 있다.
제2절연층(440) 상에는 제1전극(431) 및 제2전극(432)에 대응되게 그라핀(450)이 배치된다. 그라핀(450)은 센싱물질층으로 도전층일 수 있다. 그라핀(450)은 폭이 20 nm 이상으로 형성된다. 그라핀(450)은 단층 또는 이층(bi-layer) 구조로 형성된다. 그라핀(450)에 특정 가스가 흡착되면, 제1전극(431) 및 제2전극(432) 사이의 그라핀(450)을 흐르는 전류가 변할 수 있으며, 이 변화된 전류의 측정으로 흡착된 가스의 양을 알 수 있다.
제2절연층(440)에서 제1전극(431) 및 제2전극(432)의 상부에는 각각 비아홀(도 4b의 441 참조)이 형성되어 있다. 비아홀(441)은 그라핀(450)을 제1전극(431) 및 제2전극(432)과 전기적으로 연결하도록 콘택메탈(도 4b의 442 참조)로 채워진다. 콘택메탈(442)은 그라핀(450)과의 양호한 부착을 위해서 금(Au)으로 형성될 수 있다.
연결패드(472)는 각각 연결배선(420)을 외부로 연결시키기 위해서 더 형성될 수 있다.
그라핀(450) 상에는 그라핀(450)의 일부를 덮는 패시베이션층(460)이 더 형성될 수 있다. 패시베이션층(460)은 PDMS (Polydimethylsiloxane) 폴리머로 이루어질 수 있다.
상기 실시예에 따른 그라핀 전자소자(400)는 가스 센서일 수 있으며, 본 발명은 반드시 이에 한정되는 것은 아니다.
도 4의 실시예의 변형예로서, 제1전극(431) 및 제2전극(432)와 각각 연결되는 제1전극패드와 제2전극패드가 제1전극(431) 및 제2전극(432) 상에 각각 형성되어서 그라핀(450)의 양단을 덮을 수 있다. 이러한 제1전극패드 및 제2전극패드는 도 2의 소스 전극패드(135) 및 드레인 전극패드(137)로부터 잘 알 수 있으므로 상세한 설명은 생략한다.
도 5a 내지 도 5d는 도 5의 그라핀 전자소자의 제조방법을 설명하는 도면이다. 편의상 도면에서 회로소자(도 4의 414)는 생략하였다. 상술한 실시예와 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 5a는 그라핀(550)의 전사(transfer) 이전에 기판(510)에 액티브 소자와 배선 등을 포함하는 전자회로(520)를 미리 형성하는 것을 보여준다.
기판(510) 상에 제1절연층(512)을 형성한다. 기판(510)은 실리콘 기판(510)일 수 있으며, 제1절연층(512)은 실리콘 옥사이드일 수 있다.
제1절연층(512) 상에는 통상의 반도체 공정으로 전자회로(520)를 형성한다. 도 5a는 그 일예를 도시한 것이다. 제1절연층(512) 상에 패터닝된 금속층(521)을 패터닝하고 층간절연층(522)을 채운 후, 층간절연층(522)에 비아홀(523)을 형성하고 비아홀(523)에 금속메탈(524)을 채우는 공정은 통상의 반도체 공정으로 이루어지므로 상세한 설명은 생략한다.
전자회로(520) 상에는 제1전극(531) 및 제2전극(532)을 형성한다.
도 5b를 참조하면, 층간절연층(522) 상으로 제2절연층(540)를 증착한다. 제2절연층(540)는 층간절연층(522)과 같은 물질로 형성될 수 있다. 제2절연층(540)는 실리콘 옥사이드 또는 실리콘 나이트라이드로 형성될 수 있다.
제2절연층(540)에서 제1전극(531) 및 제2전극(532)의 상부 영역에 비아홀(541)을 형성한다. 전자회로(520)를 외부로 연결하기 위한 비아홀(543)도 함께 형성한다.
이어서, 비아홀(541, 443)을 비아메탈(542, 244)로 채운다. 비아메탈(544)은 일반 금속으로 형성할 수 있으나, 제1전극(531) 및 제2전극(532)과 연결되는 비아메탈(542)은 금(Au)을 사용하여 증착한다. 이는 금속메탈(542)과 그라핀(550)의 접촉특성을 양호하게 하기 위한 것이다.
도 5c를 참조하면, 제2절연층(540) 상에서 비아홀(541)의 비아메탈(542)과 그 양단이 연결되게 그라핀(550)을 전사한다. 그라핀(550)은 단층 또는 이층구조일 수 있다. 그라핀(550)은 대략 10 nm 폭을 가지며, 반도체 성질을 가진다. 그라핀(550)은 전계효과 트랜지스터의 채널로 작용한다.
도 5d를 참조하면, 제2절연층(540) 상에 그라핀(550)을 덮는 패시베이션층(560)을 더 형성할 수 있다. 패시베이션층(560)은 100℃ 이하의 저온공정에서 스핀코팅공정으로 형성될 수 있다. 그라핀(550) 형성이후에 150℃ 이상의 제조공정은 그라핀(550)을 손상시킬 수 있다. 즉, 그라핀(550)의 산화로 그라핀(550)의 특성이 변할 수 있다. 패시베이션층(560)은 PDMS (Polydimethylsiloxane) 폴리머로 형성될 수 있다.
이어서, 패시베이션층(560)을 패터닝하고 비아메탈(533)과 연결되는 금속패드(572)를 더 형성할 수 있다.
상술한 실시예에 따른 그라핀 전자소자의 제조방법은 고온공정으로 이루어지는 신호회로(520) 및 제2절연층(540)을 그라핀 전사(transfer) 이전에 수행하고, 그라핀 전사공정 이후에는 150 ℃ 이하의 저온공정을 수행함으로써 그라핀이 고온공정으로 손상되는 것을 방지할 수 있다.
이상에서 첨부된 도면을 참조하여 설명된 본 발명의 실시예들은 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.

Claims (21)

  1. 실리콘 기판;
    상기 기판 상에 형성된 연결배선 및 복수의 전극을 덮는 층간 절연층;
    상기 층간 절연층 상에서 상기 복수의 전극을 덮는 제1절연층; 및
    상기 제1절연층 상에 형성되며 적어도 두개의 상기 전극에 그 양단이 연결되는 그라핀;을 포함하는 그라핀 전자소자.
  2. 제 1 항에 있어서,
    상기 그라핀의 양단은 각각 해당되는 상기 전극과 상기 제1절연층에 형성된 비아홀 내의 콘택 메탈을 통해서 연결되는 그라핀 전자소자.
  3. 제 2 항에 있어서,
    상기 콘택메탈은 Au 층인 그라핀 전자소자.
  4. 제 1 항에 있어서,
    상기 그라핀의 양단에 연결된 두개의 전극은 소스 전극 및 드레인 전극이며,
    상기 소스 전극 및 상기 드레인 전극 사이에서 상기 기판 및 상기 그라핀 사이에는 적어도 하나의 게이트 전극이 형성되며, 상기 그라핀은 채널로 작용하며,
    상기 그라핀 전자소자는 전계효과 트랜지스터인 그라핀 전자소자.
  5. 제 4 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극과 각각 연결된 소스 전극패드 및 드레인 전극패드를 더 구비하며, 상기 소스 전극패드 및 상기 드레인 전극패드는 각각 상기 그라핀의 양단을 덮는 그라핀 전자소자.
  6. 제 1 항에 있어서,
    상기 그라핀의 양단에 연결된 두개의 전극은 상기 그라핀의 개스 흡착에 따라 상기 채널을 흐르는 전류를 측정하기 위한 제1전극 및 제2전극이며, 상기 그라핀 전자소자는 가스 센서인 그라핀 전자소자.
  7. 상기 제1전극 및 상기 제2전극과 각각 연결된 제1 전극패드 및 제2 전극패드를 더 구비하며, 상기 제1 전극패드 및 상기 제2 전극패드는 각각 상기 그라핀의 양단을 덮는 그라핀 전자소자.
  8. 제 1 항에 있어서,
    상기 기판 상에는 상기 그라핀을 덮는 패시베이션층이 더 형성된 그라핀 전자소자.
  9. 제 8 항에 있어서,
    상기 패시베이션층은 PDMS (Polydimethylsiloxane) 폴리머로 이루어진 그라핀 전자소자.
  10. 제 1 항에 있어서,
    상기 그라핀은 단층 또는 이층(bi-layer) 구조인 그라핀 전자소자.
  11. 실리콘 기판 상에 연결배선 복수의 전극을 덮되 상기 복수의 전극을 노출시키도록 층간절연층을 형성하는 단계;
    상기 층간절연층 상에 상기 복수의 전극을 덮는 제1절연층을 형성하는 단계; 및
    상기 제1절연층 상에 상기 적어도 두개의 전극과 그 양단이 연결되는 그라핀을 형성하는 단계;를 포함하는 그라핀 전자소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 그라핀 형성 단계는,
    상기 적어도 두개의 전극 상의 상기 절연층에 비아홀을 형성하는 단계;
    상기 비아홀에 콘택 메탈을 채우는 단계; 및
    상기 콘택 메탈과 접촉되게 상기 그라핀을 형성하는 단계:를 포함하는 그라핀 전자소자의 제조방법.
  13. 제 11 항에 있어서,
    상기 그라핀 형성 단계는,
    상기 적어도 두개의 전극 상의 상기 절연층에 비아홀을 형성하는 단계;
    상기 절연층 상에서 상기 비아홀 사이에 그라핀을 형성하는 단계; 및
    상기 비아홀에 상기 그라핀의 양단을 덮도록 메탈을 형성하여 그라핀의 양단과 접촉되는 두개의 전극패드를 형성하는 단계;를 포함하는 그라핀 전자소자의 제조방법.
  14. 제 12 항에 있어서,
    상기 콘택 메탈은 Au 인 그라핀 전자소자의 제조방법.
  15. 제 12 항 또는 제 13 항에 있어서,
    상기 그라핀 형성단계는 상기 그라핀을 전사하는 단계인 그라핀 전자소자의 제조방법.
  16. 제 15 항에 있어서,
    상기 그라핀은 단층 또는 이층(bi-layer)인 그라핀 전자소자의 제조방법.
  17. 제 11 항에 있어서,
    상기 복수의 전극을 형성하는 단계는, 상기 두개의 전극 사이에 게이트 전극을 형성하는 단계;를 포함하며,
    상기 그라핀은 채널로 작용하며, 상기 그라핀 전자소자는 전계효과 트랜지스터인 그라핀 소자의 제조방법.
  18. 제 11 항에 있어서,
    상기 그라핀의 양단에 연결된 두개의 전극은 상기 그라핀의 개스 흡착에 따라 상기 채널을 흐르는 전류를 측정하기 위한 전극이며, 상기 그라핀 전자소자는 개스 센서인 그라핀 전자소자의 제조방법.
  19. 제 18 항에 있어서,
    상기 기판 상에는 상기 그라핀을 덮는 패시베이션층을 형성하는 단계; 및
    상기 패시베이션층을 패터닝하여 상기 그라핀을 노출시키는 단계;를 더 포함하는 그라핀 전자소자의 제조방법.
  20. 제 19 항에 있어서,
    상기 패시베이션층은 PDMS (Polydimethylsiloxane) 폴리머로 이루어진 그라핀 전자소자의 제조방법.
  21. 제 11 항에 있어서,
    상기 그라핀은 단층 또는 이층(bi-layer) 구조인 그라핀 전자소자의 제조방법.
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