JP4905442B2 - 半導体装置およびその製造方法 - Google Patents
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Description
また一方、論理回路部では低電圧動作に加えて低負荷容量であることがデバイスの低消費電力化を実現するために重要な要因となっている。
微細化されたSRAMの低電圧動作マージンを決める最も大きな要素は不純物ばらつき起因のしきい値電圧のばらつきである。
しきい値電圧のばらつき、σVtは、下記(1)式(タウア・ニン著「最新VLSIの基礎」p.279参照。)で与えられる。
しかし、たとえゲート絶縁膜にHigh−k膜を用いたとしても、大幅にToxを低減できる訳ではないので、スケーリングが進めばσVtはいずれ問題となる。
しかし、SOI基板のBOX層の裏面に独立のコントロールゲートを設けてトランジスタ毎にしきい値電圧を調整する構成のため、しきい値電圧ばらつきを低減するには個々のトランジスタ毎に裏面ゲートバイアスを最適化する必要がある。このため、回路規模が大きくなる。
しかし、2入力の並列トランジスタを縦積みにして、集積度を向上させることを目的としているが、上下のトランジスタに異なる電位を与えるため、共通のチャネル部分の電位を安定させることができず、目的の性能を実現することが困難である。
また、論理素子部に形成された第3電界効果トランジスタは、部分空乏型のシングルゲートの電界効果トランジスタとすることができ、低電圧動作で低負荷容量の電界効果トランジスタとなっている。
[半導体装置の構成の第1例]
本発明の第1実施の形態に係る半導体装置の構成の第1例を、図1の概略構成断面図によって説明する。図1では、一例として、論理素子部の論理素子回路のトランジスタと、記憶素子部としてSRAMセルのNチャネルトランジスタを示している。
上記半導体層11は、例えばシリコン層で形成されている。上記素子分離領域14は、例えばSTI(Shallow Trench Isolation)構造であり、上記半導体層11に形成された素子分離溝に酸化シリコンを埋め込んで形成されている。
また上記半導体層11の上記記憶素子部12には、上記第1面S1とは反対の第2面S2(裏面)側に第2ゲート電極33を有する第2電界効果トランジスタ31が形成されている。この第2電界効果トランジスタ31は上記第1電界効果トランジスタ21の第1ソース・ドレイン領域24、25と共通のソース・ドレイン領域を有する。また、第1ゲート電極23と第2ゲート電極33は、第1ゲート絶縁膜22、半導体層11、第2ゲート絶縁膜32を挟んで対向する位置に形成されている。
また、上記第1電界効果トランジスタ21および上記第2電界効果トランジスタ31は完全空乏型の電界効果トランジスタである。
さらに上記第1ゲート電極23と上記第2ゲート電極33は、図示はしていないが電気的に接続されている。
この第3電界効果トランジスタ41は、部分空乏型の電界効果トランジスタである。
さらに、上記半導体層11の第2面S2には上記第2電界効果トランジスタ31と上記第3電界効果トランジスタ41を被覆する第2絶縁膜61が形成されている。
上記第1電界効果トランジスタ21は、上記半導体層11の上記第1面S1に第1ゲート絶縁膜22を介して上記第1ゲート電極23が形成され、この第1ゲート電極23の両側の上記半導体層11に第1ソース・ドレイン領域24、25が形成されたものである。
したがって、上記第1ソース・ドレイン領域24、25間の上記半導体層11の部分が、上記第1電界効果トランジスタ21のチャネル領域となる。
上記第1ゲート絶縁膜22は、例えば、化学式HfO2、HfSiON、ZrO2、ZrSiON等で表される、いわゆる高誘電率(High−k)膜、もしくは熱酸化窒化膜と上記高誘電率膜の複合膜で形成されている。
上記第1ゲート電極23は、例えば、窒化チタン、炭化タンタル、タングステンもしくはポリシリコンで形成されている。
したがって、上記第2ソース・ドレイン領域34、35間の上記半導体層11の部分が、上記第1電界効果トランジスタ21と共通の上記第2電界効果トランジスタ31のチャネル領域となる。また、上記第2ソース・ドレイン領域34、35は、上記第1ソース・ドレイン領域24、25と共通の拡散層で形成されている。
上記第2ゲート絶縁膜33は、例えば、化学式HfO2、HfSiON、ZrO2、ZrSiON等で表される、いわゆる高誘電率(High−k)膜、もしくは熱酸化窒化膜と上記高誘電率膜の複合膜で形成されている。
上記第2ゲート電極33は、例えば、窒化チタン、炭化タンタル、タングステンもしくはポリシリコンで形成されている。
なお、第1ゲート電極23のゲート長は、第2ソース・ドレイン領域34、35の第1面S1側の間隔に合わせて形成され、例えば第2ゲート電極33のゲート長より長く形成されていてもよい。もちろん、第1ソース・ドレイン領域24、25(第2ソース・ドレイン領域34、35)の第1面S1側の間隔および第2面S2側の間隔が同じ場合には、第1ゲート電極23と第2ゲート電極33のゲート長は同じ長さに形成される。
したがって、上記第3ソース・ドレイン領域44、45間の上記半導体層11の部分が、上記第3電界効果トランジスタ41のチャネル領域となる。
上記第3ゲート絶縁膜42は、例えば、化学式HfO2、HfSiON、ZrO2、ZrSiON等で表される、いわゆる高誘電率(High−k)膜、もしくは熱酸化窒化膜と上記高誘電率膜の複合膜で形成されている。
上記第3ゲート電極43は、例えば、窒化チタン、炭化タンタル、タングステンもしくはポリシリコンで形成されている。
したがって、上記半導体層11の第1面S1側には、論理素子部13の電界効果トランジスタは存在しない。
以下、図示はしていないが、第N層(N≧2)の配線と、第N層の配線と第N−1層の配線を接続する第N−1のコンタクト部が形成される。すなわち、上記配線は多層配線で形成されている。
上記コンタクト部62〜65は、例えばチタン、窒化チタン、タンタル、窒化タンタル、タングステン、銅等の金属材料で形成されている。
図示はしていないが、上記第1ゲート電極23と上記第2ゲート電極33は、上記半導体層11に形成された素子分離領域14側に引き出されて形成されている。例えば、図2の断面図に示すように、この素子分離領域14に引き出された上記第1ゲート電極23、第2ゲート電極33は、素子分離領域14に形成されたコンタクトホール15を埋め込んで形成されたコンタクト部16によって接続されている。すなわち、上記第1ゲート電極23の下面側と上記第2ゲート電極33の一側面および下面側が上記コンタクト部16によって接続されている。
上記コンタクト部16は、例えばチタン、窒化チタン、タンタル、窒化タンタル、タングステン、銅等の金属材料で形成されている。
よって、メモリーセルトランジスタのリークを抑制しながら、チャネル濃度を薄くすることができ、しきい値電圧のばらつきであるσVthが大幅に低減される。
また、論理素子部13に形成された第3電界効果トランジスタ41は、部分空乏型のシングルゲートの電界効果トランジスタとすることができ、低電圧動作で低負荷容量の電界効果トランジスタとなっている。
よって、記憶素子部12の第1、第2電界効果トランジスタ21、31のσVthが大幅に低減でき、論理素子部13の第3電界効果トランジスタ43が低電圧動作で低負荷容量の電界効果トランジスタとなっているので、低消費電力で高速動作が可能となる。
半導体層11の上面側に形成された第1電界効果トランジスタ21の第1ゲート電極23と上記半導体層11の下面側に形成された第2電界効果トランジスタ31の第2ゲート電極33は、平面レイアウト上、いずれか一方が他方の内側に配置されている。図面では、一例として、平面レイアウト上、第2ゲート電極33が第1ゲート電極23の内側に配置されている。その際、第2ゲート電極33と第1ゲート電極23との合わせずれを考慮しても、平面レイアウト上、第2ゲート電極33が第1ゲート電極23の内側に配置されている。
[半導体装置の構成の第2例]
本発明の第2実施の形態に係る半導体装置の構成の第2例を、図6の概略構成断面図によって説明する。図6では、一例として、論理素子部の論理素子回路のトランジスタと、記憶素子部としてSRAMセルのNチャネルトランジスタを示している。
上記半導体層11は、例えばシリコン層で形成されている。上記素子分離領域14は、例えばSTI(Shallow Trench Isolation)構造であり、上記半導体層11に形成された素子分離溝に酸化シリコンを埋め込んで形成されている。
上記第1電界効果トランジスタ21は、上記半導体層11の上記第1面S1に第1ゲート絶縁膜22を介して上記第1ゲート電極23が形成され、この第1ゲート電極23の両側の上記半導体層11に第1ソース・ドレイン領域24、25が形成されたものである。
したがって、上記第1ソース・ドレイン領域24、25間の上記半導体層11の部分が、上記第1電界効果トランジスタ21のチャネル領域となる。
上記第1ゲート絶縁膜22、上記第1ゲート電極23は、前記第1実施の形態で説明したのと同様な材料で形成されている。
上記第2電界効果トランジスタ31は、上記半導体層11の上記第2面S2に第2ゲート絶縁膜32を介して上記第2ゲート電極33が形成され、この第2ゲート電極33の両側の上記半導体層11に第2ソース・ドレイン領域34、35が形成されたものである。
したがって、上記第2ソース・ドレイン領域34、35間の上記半導体層11の部分が、上記第1電界効果トランジスタ21と共通の上記第2電界効果トランジスタ31のチャネル領域となっている。また、上記第2ソース・ドレイン領域34、35は、上記第1ソース・ドレイン領域24、25と共通の拡散層で形成されている。また、第1ゲート電極23と第2ゲート電極33は、第1ゲート絶縁膜22、半導体層11、第2ゲート絶縁膜32を挟んで対向する位置に形成されている。
上記第2ゲート絶縁膜33、上記第2ゲート電極33は、前記第1実施の形態で説明したのと同様な材料で形成されている。
なお、第2ゲート電極33のゲート長は、第1ソース・ドレイン領域24、25の第2面S2側の間隔に合わせて形成され、例えば第1ゲート電極23のゲート長より長く形成されていてもよい。もちろん、第1ソース・ドレイン領域24、25(第2ソース・ドレイン領域34、35)の第1面S1側の間隔および第2面S2側の間隔が同じ場合には、第1ゲート電極23と第2ゲート電極33のゲート長は同じ長さに形成される。
上記第1電界効果トランジスタ21および上記第2電界効果トランジスタ31は完全空乏型の電界効果トランジスタである。
さらに上記第1ゲート電極23と上記第2ゲート電極33は電気的に接続されている。
上記第3電界効果トランジスタ41は、上記半導体層11の上記第2面S2に第3ゲート絶縁膜42を介して上記第3ゲート電極43が形成され、この第3ゲート電極43の両側の上記半導体層11に第3ソース・ドレイン領域44、45が形成されたものである。
したがって、上記第3ソース・ドレイン領域44、45間の上記半導体層11の部分が、上記第3電界効果トランジスタ41のチャネル領域となる。
上記第3ゲート絶縁膜42、上記第3ゲート電極43は、前記第1実施の形態で説明したのと同様な材料で形成されている。
この第3電界効果トランジスタ41は、部分空乏型の電界効果トランジスタである。
なお、上記半導体層11の第1面S1側には、論理素子部13の電界効果トランジスタは存在しない。
さらに、上記半導体層11の第2面S2には上記第2電界効果トランジスタ31と上記第3電界効果トランジスタ41を被覆する第2絶縁膜61が形成されている。
また、この第2絶縁膜61上に支持基板100が形成されている。
以下、図示はしていないが、第N層(N≧2)の配線と、第N層の配線と第N−1層の配線を接続する第N−1のコンタクト部が形成される。すなわち、上記配線は多層配線で形成されている。
上記コンタクト部52〜55は、例えばチタン、窒化チタン、タンタル、窒化タンタル、タングステン、銅等の金属材料で形成されている。
よって、メモリーセルトランジスタのリークを抑制しながら、チャネル濃度を薄くすることができ、しきい値電圧のばらつきであるσVtが大幅に低減される。
また、論理素子部13に形成された第3電界効果トランジスタ41は、部分空乏型のシングルゲートの電界効果トランジスタとすることができ、低電圧動作で低負荷容量の電界効果トランジスタとなっている。
よって、記憶素子部12の第1、第2電界効果トランジスタ21、31のσVthが大幅に低減でき、論理素子部13の第3電界効果トランジスタ43が低電圧動作で低負荷容量の電界効果トランジスタとなっているので、低消費電力で高速動作が可能となる。
半導体層11の上面側に形成された第1電界効果トランジスタ21の第1ゲート電極23と上記半導体層11の下面側に形成された第2電界効果トランジスタ31の第2ゲート電極33は、平面レイアウト上、いずれか一方が他方の内側に配置されている。図面では、一例として、平面レイアウト上、第2ゲート電極33が第1ゲート電極23の内側に配置されている。その際、第2ゲート電極33と第1ゲート電極23との合わせずれを考慮しても、平面レイアウト上、第2ゲート電極33が第1ゲート電極23の内側に配置されている。
[半導体装置の構成の第3例]
本発明の第3実施の形態に係る半導体装置の構成の第3例を、図7の概略構成断面図によって説明する。図7では、一例として、論理素子部の論理素子回路のトランジスタと、記憶素子部としてDRAMセルのNチャネルトランジスタを示している。
上記第1電界効果トランジスタ21は、上記半導体層11の上記第1面S1に第1ゲート絶縁膜22を介して上記第1ゲート電極23が形成され、この第1ゲート電極23の両側の上記半導体層11に第1ソース・ドレイン領域24、25が形成されたものである。
上記第2電界効果トランジスタ31は、上記半導体層11の上記第2面S2に第2ゲート絶縁膜32を介して上記第2ゲート電極33が形成され、この第2ゲート電極33の両側の上記半導体層11に第2ソース・ドレイン領域34、35が形成されたものである。
この第2ソース・ドレイン領域34、35は、上記第1ソース・ドレイン領域24、25と共通の拡散層で形成されている。また、第1ゲート電極23と第2ゲート電極33は、第1ゲート絶縁膜22、半導体層11、第2ゲート絶縁膜32を挟んで対向する位置に形成されている。
また、上記第1ゲート電極23と上記第2ゲート電極33は、図示はしていないが、電気的に接続されている。
上記第3電界効果トランジスタ41は、上記半導体層11の上記第2面S2に第3ゲート絶縁膜42を介して上記第3ゲート電極43が形成され、この第3ゲート電極43の両側の上記半導体層11に第3ソース・ドレイン領域44、45が形成されたものである。
この第3電界効果トランジスタ41は、部分空乏型の電界効果トランジスタである。
さらに、上記半導体層11の第2面S2には上記第2電界効果トランジスタ31と上記第3電界効果トランジスタ41を被覆する第2絶縁膜61が形成されている。
そして、例えば上記第2ソース・ドレイン領域25と上記第1電極82とが上記第2絶縁膜61を貫通して形成されたコンタクト部85によって電気的に接続されている。
さらに、上記第2絶縁膜61上には上記キャパシタ81を被覆する第3絶縁膜91が形成され、この第3絶縁膜91上に支持基板100が形成されている。
[半導体装置の製造方法の第1例]
本発明の第4実施の形態に係る半導体装置の製造方法の第1例を、図8〜図10の製造工程断面図によって説明する。図8〜図10では、一例として、論理素子部の論理素子回路のトランジスタと、記憶素子部としてSRAMセルのNチャネルトランジスタを製造する工程を示している。
そして上記シリコン層11の記憶素子部12となる表面(第1面S1)に第1ゲート絶縁膜22を介して第1電界効果トランジスタの第1ゲート電極23を形成する。
上記基板111には導電性を有する半導体基板を用いる。また上記絶縁層112は、埋め込み酸化シリコン層(いわゆるBOX(Buried Oxide)層)で形成されている。
上記第1ゲート絶縁膜22には、例えば、熱酸化、プラズマ酸化、プラズマ窒化法で形成された熱酸化窒化膜を用いることができる。または、有機金属化学気相成長法(MOCVD法)、原子層蒸着法(ALD法)等で形成された、化学式HfO2、HfSiON、ZrO2、ZrSiON等で表される、いわゆる高誘電率(High−k)膜で形成される。または、上記熱酸化窒化膜と上記高誘電率膜の複合膜で形成される。
また、上記第1ゲート電極23は、例えば窒化チタン、炭化タンタル、タングステンもしくはポリシリコンで形成される。その形成方法は、例えば、レジストマスクを用いたエッチングによる。
上記表面(第1面S1)側には、記憶素子部12の第1電界効果トランジスタ21が設けられるが、論理素子部13(ロジック部)の電界効果トランジスタは存在しない。
上記第1絶縁膜51は、例えば酸化シリコン膜で形成され、例えば数百nm以上の膜厚に形成される。そして、その表面は、例えば化学的機械研磨(CMP)によって平坦化される。もしくは、有機絶縁膜で形成することもできる。
上記支持基板100は、半導体基板を用いても、樹脂基板を用いてもよい。
なお、図面では、上記基板111と上記絶縁層112を除去する直前の状態を示した。
上記第2ゲート絶縁膜32および第3ゲート絶縁膜42は、前記第1ゲート絶縁膜22と同様な材料で、同様な方法で形成される。また上記第2ゲート電極33および第3ゲート電極43は、前記第1ゲート電極23と同様な材料で、同様な方法で形成される。
なお、上記第2ソース・ドレイン領域34、35と上記第3ソース・ドレイン領域44、45を同一仕様で形成する場合には同時に形成できるが、異なる仕様で形成する場合には、レジストマスクを用いて、作り分けを行う。すなわち、仕様の異なる一方側にレジストマスクを形成し、例えばイオン注入によって他方側にソース・ドレイン領域を形成する。
次いで、上記レジストマスクを除去した後、仕様の異なる他方側にレジストマスクを形成し、例えばイオン注入によって他方側にソース・ドレイン領域を形成する。
次いで、上記レジストマスクを除去した後、nチャネル電界効果トランジスタ側にレジストマスクを形成し、例えばイオン注入によってpチャネル電界効果トランジスタ側のソース・ドレイン領域を形成する。もちろん、pチャネル電界効果トランジスタ側を先に形成し、nチャネル電界効果トランジスタ側を後に形成してもよい。
以下、図示はしていないが、第N層(N≧2)の配線と、第N層の配線と第N−1層の配線を接続する第N−1のコンタクト部を形成する。すなわち、多層配線を形成する。
上記コンタクト部62〜65は、例えばチタン、窒化チタン、タンタル、窒化タンタル、タングステン、銅等の金属材料で形成される。
よって、メモリーセルトランジスタのリークを抑制しながら、チャネル濃度を薄くすることができ、しきい値電圧のばらつきであるσVthが大幅に低減される。
また、論理素子部13に形成された第3電界効果トランジスタ41は、部分空乏型のシングルゲートの電界効果トランジスタとすることができ、低電圧動作で低負荷容量の電界効果トランジスタとなっている。
よって、記憶素子部12の第1、第2電界効果トランジスタ21、31のσVthが大幅に低減でき、論理素子部13の第3電界効果トランジスタ41が低電圧動作で低負荷容量の電界効果トランジスタとなるので、低消費電力で高速動作が可能となる。
[半導体装置の製造方法の第2例]
本発明の第5実施の形態に係る半導体装置の製造方法の第2例を、図11〜図12の製造工程断面図によって説明する。
次いで、上記シリコン層113に上記記憶素子部12と論理素子部13を分離する素子分離領域14を形成する。上記素子分離領域14は、前記製造方法の第1例と同様に、例えばSTI構造に形成される。
上記第2ゲート絶縁膜32および第3ゲート絶縁膜42は、前記第1ゲート絶縁膜22と同様な材料で、同様な方法で形成される。上記第2ゲート電極33および第3ゲート電極43は、前記第1ゲート電極23と同様な材料で、同様な方法で形成される。
上記各ソース・ドレイン領域の形成方法は、前記製造方法の第1例と同様である。
さらに上記第1絶縁膜51上に支持基板100を形成する。上記支持基板100は、半導体基板を用いても、樹脂基板を用いてもよい。
なお、図面では、上記基板111と上記絶縁層112を除去する直前の状態を示した。
以下、図示はしていないが、第N層(N≧2)の配線と、第N層の配線と第N−1層の配線を接続する第N−1のコンタクト部を形成する。すなわち、多層配線を形成する。
上記コンタクト部52〜55は、例えばチタン、窒化チタン、タンタル、窒化タンタル、タングステン、銅等の金属材料で形成される。
[半導体装置の製造方法の第3例]
本発明の第6実施の形態に係る半導体装置の製造方法の第3例を、図13〜図15の製造工程断面図によって説明する。
次いで、上記シリコン層113に上記記憶素子部12と論理素子部13を分離する素子分離領域14を形成する。上記素子分離領域14は、前記製造方法の第1例と同様に、例えばSTI構造に形成される。
上記第2ゲート絶縁膜32および第3ゲート絶縁膜42は、前記第1ゲート絶縁膜22と同様な材料で、同様な方法で形成される。また、上記第2ゲート電極33および第3ゲート電極43は、前記第1ゲート電極23と同様な材料で、同様な方法で形成される。
上記各ソース・ドレイン領域の形成方法は、前記製造方法の第1例と同様である。
この場合、予め、第3ゲート電極43を形成するときに、第3ゲート電極43上に絶縁膜46を形成しておく。このとき、第2ゲート電極33上にも、同様な絶縁膜46が形成される。そして絶縁膜46および第3ゲート電極43をマスクにして、論理素子部13のみを開口したレジスト膜(図示せず)をマスクにして、例えばイオン注入法によってLDD領域(図示せず)を形成する。その後、上記レジスト膜を除去する。
次に、第3ゲート電極43の側壁にサイドウォール絶縁膜47を形成する。このとき、第2ゲート電極33の側壁にもサイドウォール絶縁膜47が形成される。
その後、第2、第3ゲート電極33、43およびサイドウォール絶縁膜47、47をマスクにして、例えばイオン注入法によって、上記第3ソース・ドレイン領域44、45、第2ソース・ドレイン領域34、35を形成すればよい。
なお、図面では、記憶素子部12の第2ゲート電極33に隣接して形成される別の第2ゲート電極33はその一部が、レイアウト上、素子分離領域14上に形成されている。図面ではこの部分が示されている。
次いで、上記コンタクトホール86を埋め込む用に上記第2絶縁膜61上に導電膜を形成する。
その後、上記第2絶縁膜61上の余剰な導電膜を除去し、上記コンタクトホール86内に導電膜からなるコンタクト部(記憶ノードコンタクト)85を形成する。上記導電膜は、例えば、例えばチタン、窒化チタン、タンタル、窒化タンタル、タングステン、銅等の金属材料で形成される。
以下に上記キャパシタ81の形成方法の一例を説明する。
さらに第2電極84(プレート電極)を形成する。この第2電極84は、例えば窒化チタン、窒化タンタル等の導電性金属化合物、タングステン、ルテニウム等の金属で形成される。
次いで、レジストマスク(図示せず)を用いて上記第2電極84、キャパシタ絶縁膜83をエッチングによりパターニングする。これによって、第1電極82と、第1電極82の表面を被覆するキャパシタ絶縁膜83と、キャパシタ絶縁膜83の表面を被覆する第2電極84からなるキャパシタ81が完成する。
さらに上記第3絶縁膜91上に支持基板100を形成する。上記支持基板100は、半導体基板を用いても、樹脂基板を用いてもよい。例えば、上記第3絶縁膜91表面に上記支持基板100を接着する。
なお、図面では、上記基板111と上記絶縁層112を除去する直前の状態を示した。
また、上記第1ゲート電極23は、平面レイアウト上、上記第2ゲート電極33が内部になるように形成される。
さらに上記コンタクト部52〜55に接続する配線56〜59を形成する。
以下、図示はしていないが、第N層(N≧2)の配線と、第N層の配線と第N−1層の配線を接続する第N−1のコンタクト部を形成する。すなわち、多層配線を形成する。
また上記コンタクト部52〜55は、例えばチタン、窒化チタン、タンタル、窒化タンタル、タングステン、銅等の金属材料で形成される。
上記半導体装置3は、記憶素子部12がDRAMで構成されている。そして、上記第2電界効果トランジスタ31がDRAMのアクセストランジスタとなる。
Claims (8)
- 半導体層と、
前記半導体層に形成されていて前記半導体層を記憶素子部と論理素子部とに分離する素子分離領域と、
前記半導体層の前記記憶素子部に形成されていて前記半導体層の第1面側に第1ゲート絶縁膜を介して形成された第1ゲート電極を有する第1電界効果トランジスタと、
前記半導体層の前記記憶素子部に形成されていて、前記第1面とは反対の第2面側に第2ゲート絶縁膜を介して形成された第2ゲート電極を有する第2電界効果トランジスタと、
前記半導体層の前記論理素子部に形成されていて、前記第2面側に第3ゲート絶縁膜を介して形成された第3ゲート電極を有する第3電界効果トランジスタと、
前記半導体層の前記記憶素子部において、前記第1ゲート電極および前記第2ゲート電極の両側に、前記第1電界効果トランジスタと前記第2電界効果トランジスタの共通のソース・ドレイン領域として形成される第1ソース・ドレイン領域と、
前記半導体層の前記論理素子部において、前記第3ゲート電極の両側に、前記第3電界効果トランジスタのソース・ドレイン領域として形成される第3ソース・ドレイン領域と、
前記半導体層の前記第1面側において前記第1電界効果トランジスタの前記第1ゲート電極を被覆する第1絶縁膜と、
前記半導体層の前記第2面側において前記第2電界効果トランジスタの第2ゲート電極と前記第3電界効果トランジスタの第3ゲート電極とを被覆する第2絶縁膜と、
前記半導体層から見て前記第1絶縁膜の外側において前記第1絶縁膜を覆うように形成された支持基板と、
前記素子分離領域を貫通して前記第1ゲート電極と前記第2ゲート電極とを接続するコンタクト部と、
を有し、
前記第1電界効果トランジスタおよび前記第2電界効果トランジスタは完全空乏型の電界効果トランジスタである
半導体装置。 - 前記第3電界効果トランジスタは部分空乏型の電界効果トランジスタである
請求項1に記載の半導体装置。 - 前記第1ゲート電極と前記第2ゲート電極は、平面レイアウト上、いずれか一方が他方の内側に配置されている請求項1または請求項2に記載の半導体装置。
- 前記第1ソース・ドレイン領域に記憶素子が接続されている請求項1〜請求項3のいずれか1項に記載の半導体装置。
- 基板と絶縁層とシリコン層が積層されたSOI基板の該シリコン層の記憶素子部となる
表面に第1ゲート絶縁膜を介して第1電界効果トランジスタの第1ゲート電極を形成する
工程と、
前記シリコン層の表面に前記第1ゲート電極を被覆する第1絶縁膜を形成し、さらに該
第1絶縁膜上に支持基板を形成する工程と、
前記基板と前記絶縁層を除去して前記シリコン層の裏面を露出させる工程と、
前記シリコン層に前記記憶素子部と論理素子部を分離する素子分離領域を形成する工程
と、
前記シリコン層の前記記憶素子部となる裏面で前記第1ゲート電極に対向する位置に第
2ゲート絶縁膜を介して第2電界効果トランジスタの第2ゲート電極を形成し、かつ前記
シリコン層の前記論理素子部となる裏面に第3ゲート絶縁膜を介して第3電界効果トラン
ジスタの第3ゲート電極を形成する工程と、
前記第1ゲート電極および前記第2ゲート電極の両側の前記シリコン層に前記第1電界
効果トランジスタと前記第2電界効果トランジスタの共通のソース・ドレイン領域となる
第1ソース・ドレイン領域を形成し、前記第3ゲート電極の両側の前記シリコン層に前記
第3電界効果トランジスタの第3ソース・ドレイン領域を形成する工程と、
前記素子分離領域に前記第1ゲート電極と前記第2ゲート電極とを接続するコンタクト
部を形成する工程と、
前記シリコン層の裏面に、前記第2ゲート電極および前記第3ゲート電極を被覆する第
2絶縁膜を形成する工程を有し
前記第1電界効果トランジスタと前記第2電界効果トランジスタを完全空乏型の電界効
果トランジスタに形成する
半導体装置の製造方法。 - 前記第1絶縁膜を形成した後に、
前記第1絶縁膜上に前記第1ソース・ドレイン領域に接続する記憶素子を形成する工程
と、
前記記憶素子を被覆する第3絶縁膜を形成する工程を行い、
その後、前記第3絶縁膜上に前記支持基板を形成する
請求項5記載の半導体装置の製造方法。 - 基板と絶縁層とシリコン層が積層されたSOI基板の該シリコン層に記憶素子部と論理
素子部を分離する素子分離領域を形成する工程と、
前記シリコン層の前記記憶素子部となる表面に第2ゲート絶縁膜を介して第2電界効果
トランジスタの第2ゲート電極と、前記シリコン層の前記論理素子部となる表面に第3電
界効果トランジスタの第3ゲート電極を形成する工程と、
前記第2ゲート電極の両側の前記シリコン層に前記第2電界効果トランジスタの第2ソ
ース・ドレイン領域を形成し、前記第3ゲート電極の両側の前記シリコン層に前記第3電
界効果トランジスタの第3ソース・ドレイン領域を形成する工程と、
前記シリコン層の表面に前記第2ゲート電極と前記第3ゲート電極を被覆する第2絶縁
膜を形成し、さらに該第2絶縁膜上に支持基板を形成する工程と、
前記基板と前記絶縁層を除去して前記シリコン層の裏面を露出させる工程と、
前記シリコン層の前記記憶素子部となる裏面で前記第2ゲート電極に対向する位置に、
第1ゲート絶縁膜を介して第1電界効果トランジスタの第1ゲート電極を形成する工程と
、
前記素子分離領域に前記第1ゲート電極と前記第2ゲート電極とを接続するコンタクト
部を形成する工程と、
前記シリコン層の裏面側に、前記第1ゲート電極を被覆する第1絶縁膜を形成する工程
を有し、
前記第1電界効果トランジスタと前記第2電界効果トランジスタを完全空乏型の電界効
果トランジスタに形成する
半導体装置の製造方法。 - 前記第2絶縁膜を形成した後に、
前記第2絶縁膜上に前記第2ソース・ドレイン領域に接続する記憶素子を形成する工程
と、
前記記憶素子を被覆する第3絶縁膜を形成する工程を行い、
その後、前記第3絶縁膜上に前記支持基板を形成する
請求項7記載の半導体装置の製造方法。
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