JPH08288400A - 論理回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、論理回路を構成するトランジスタ
の平面視的なレイアウト面積を縮小して高集積化を図
る。 【構成】 少なくとも２個の同一導電型チャネルのトラ
ンジスタ（ｐチャネル型トランジスタ2,3 ）を有する論
理回路（例えばＮＡＮＤ回路）装置1 であって、ｐチャ
ネル型トランジスタ2,3 を一組とし、この一組のｐチャ
ネル型トランジスタ2,3 のチャネル形成領域15およびソ
ース・ドレイン領域13,14 を一つのシリコン層8 に形成
するとともに、このシリコン層8 の表面側に一方のｐチ
ャネル型トランジスタ2 の表面ゲート絶縁膜11を介して
表面ゲート電極12を設け、このシリコン層8 の裏面側に
他方のｐチャネル型トランジスタ3 の裏面ゲート絶縁膜
21を介して裏面ゲート電極22を設けたものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＮＡＮＤ回路やＮＯＲ
回路等の論理回路を構成する論理回路装置に関するもの
である。

【０００２】

【従来の技術】論理回路の基本である２入力ＮＡＮＤ回
路や２入力ＮＯＲ回路をＣＭＯＳトランジスタ回路で実
現するには、通常、４個のトランジスタが必要となる。
すなわち、図１１に示すように、２入力ＮＡＮＤ回路２
０１は、並列に接続された２個のｐチャネル型トランジ
スタ２１１，２１２と直列に接続された２個のｎチャネ
ル型トランジスタ２１３，２１４とから構成されてい
る。また図１２に示すように、２入力ＮＯＲ回路３０１
は、直列に接続された２個のｐチャネル型トランジスタ
３１１，３１２と並列に接続された２個のｎチャネル型
トランジスタ３１３，３１４とから構成されている。

【０００３】

【発明が解決しようとする課題】しかしながら、上記二
つの基本論理回路をレイアウトするには、半導体基板上
にトランジスタを４個分レイアウトする面積が必要とな
る。このため、上記論理回路の高集積化を図るには限界
があった。

【０００４】本発明は、論理回路を構成するトランジス
タのレイアウトを多層的にすることで、トランジスタの
平面視的なレイアウト面積を縮小して高集積化を図った
論理回路装置を提供することを目的とする。

【０００５】

【課題を解決するための手段】本発明は、上記目的を達
成するためになされた論理回路装置である。すなわち、
少なくとも２個の同一導電型チャネルのトランジスタを
有する論理回路装置において、少なくとも上記同一導電
型チャネルのトランジスタのうちの２個を一組とし、上
記一組の同一導電型チャネルのトランジスタにおけるチ
ャネル形成領域およびソース・ドレイン領域を一つのシ
リコン層に形成するとともに、上記一組の同一導電型チ
ャネルのトランジスタのうち、シリコン層の表面側に一
方のトランジスタの表面ゲート絶縁膜を介して表面ゲー
ト電極を設け、上記シリコン層の裏面側に他方のトラン
ジスタの裏面ゲート絶縁膜を介して裏面ゲート電極を設
けたものである。

【０００６】

【作用】上記構成の論理回路装置では、シリコン層に同
一導電型チャネルのトランジスタのチャネル形成領域お
よびソース・ドレイン領域を形成し、このシリコン層の
両面に各ゲート絶縁膜を介して各ゲート電極を設けたこ
とから、ほぼ１個分のトランジスタの面積が縮小され
る。

【０００７】

【実施例】本発明の実施例を図１の概略構成断面図によ
って説明する。図１では、論理回路装置の一例として２
入力ＮＡＮＤ回路装置１を示す。この２入力ＮＡＮＤ回
路装置１は、並列に接続された２個のｐチャネル型トラ
ンジスタ２，３と直列に接続された２個のｎチャネル型
トランジスタ４，５とから構成されている。

【０００８】図１に示すように、ＳＯＩ（Silicon on I
nsulator）基板６を用いる。このＳＯＩ基板６は絶縁層
７上にシリコン層８，９を設けたものである。

【０００９】上記シリコン層８の表面側にはｐチャネル
型トランジスタ２の表面ゲート絶縁膜１１を介して表面
ゲート電極１２が形成され、この表面ゲート電極１２に
対向する位置でシリコン層８の裏面側にはｐチャネル型
トランジスタ３の裏面ゲート絶縁膜２１を介して裏面ゲ
ート電極２２が形成されている。したがって、裏面ゲー
ト電極２２は絶縁層７に埋め込まれた状態に形成される
ことになる。また表面ゲート電極１２および裏面ゲート
電極２２の両側のシリコン層８には、各ｐチャネル型ト
ランジスタ２，３の共通のソース・ドレイン領域となる
拡散層１３，１４が形成されていて、その間のシリコン
層８がチャネル形成領域１５となる。上記の如く、ｐチ
ャネル型トランジスタ２，３によって、ｐチャネル型の
両面ゲート型トランジスタ１０が構成される。

【００１０】さらにシリコン層９には、ｎチャネル型ト
ランジスタ４，５が形成されている。すなわち、シリコ
ン層９の表面に第１のゲート絶縁膜３１を介して第１の
ゲート電極３２が形成され、その両側のシリコン層９に
はソース・ドレイン領域となる第１の拡散層３３，３４
が形成されている。またシリコン層９の表面に第２のゲ
ート絶縁膜４１を介して第２のゲート電極４２が形成さ
れ、その両側のシリコン層９にはソース・ドレイン領域
となる第２の拡散層（４３），４４が形成されている。
このうち、第１の拡散層３４と第２の拡散層（４３）と
は共用されている。また、表面ゲート電極１２および第
２のゲート電極４２には入力端子Ｖ_A 、裏面ゲート電極
２２および第１のゲート電極３２には入力端子Ｖ_B が接
続されている。また、両面ゲート型トランジスタ１０の
一方の拡散層１４と第１の拡散層３３とは接続され、出
力端子Ｖout に接続され、第２の拡散層３４は接地され
ている。

【００１１】上記構成の２入力ＮＡＮＤ回路装置１で
は、ｐチャネル型トランジスタ２，３をシリコン層８を
挟んでその両面に形成したので、ほぼトランジスタ１個
分の形成面積が縮小される。

【００１２】図２の（１）に示すように、シリコン層８
の表面側に表面ゲート絶縁膜１１を介して表面ゲート電
極１２を設けてなるｐチャネル型トランジスタ２および
このシリコン層８の裏面側に裏面ゲート絶縁膜２１を介
して裏面ゲート電極２２を設けてなるｐチャネル型トラ
ンジスタ３で構成されるような両面ゲート型トランジス
タ１０は、図２の（２）に示す回路構成と等価となる。
すなわち、回路的には２個のｐチャネル型トランジスタ
２，３を並列に接続したものと等価になる。これを、以
下、図２の（３）に示すような表記とし、それを両面ゲ
ート型トランジスタ１０とする。ここでは、並列に接続
された２個のｐチャネル型トランジスタを両面ゲート型
トランジスタに置き換えた例を説明したが、並列に接続
された２個のｎチャネル型トランジスタであっても同様
にして、両面ゲート型トランジスタに置き換えることが
できる。この場合の両面ゲート型トランジスタはｎチャ
ネルトランジスタになる。

【００１３】上記表記を用いると、図１で説明した２入
力ＮＡＮＤ回路装置１は、図３に示す回路で表せる。す
なわち、並列に接続された２個のｐチャネル型トランジ
スタ（２），（３）と直列に接続された２個のｎチャネ
ル型トランジスタ４，５とから構成されている２入力Ｎ
ＡＮＤ回路７１において、並列に接続された２個のｐチ
ャネル型トランジスタ（２），（３）をｐチャネル型の
上記両面ゲート型トランジスタ１０に置き換えたもので
ある。

【００１４】このように、並列に接続された同一導電型
チャネルのトランジスタは、一つの両面ゲート型トラン
ジスタに置き換えることが可能になる。この両面ゲート
型トランジスタのレイアウト面積は、通常の一つのトラ
ンジスタのレイアウト面積にほぼ等しいので、基本論理
回路の一部をこの両面ゲート型トランジスタに置き換え
ることで、レイアウト面積の縮小が可能になる。

【００１５】図４は、２入力ＮＯＲ回路５１を示すもの
で、ｎチャネル型の両面ゲート型トランジスタ５２で並
列に接続された２個のｎチャネル型トランジスタ（５
３），（５４）を置き換えた回路例である。この場合
も、上記両面ゲート型トランジスタ５２は、上記図２の
（１）で説明したと同様に、シリコン層の表面側に表面
ゲート絶縁膜を介して表面ゲート電極が形成され、該シ
リコン層の裏面側に裏面ゲート絶縁膜を介して裏面ゲー
ト電極が形成されたものである。

【００１６】図５は、５入力ＮＡＮＤ回路６１を示すも
ので、ｐチャネル型の両面ゲート型トランジスタ６２，
６３で、並列に接続された５個のｐチャネル型トランジ
スタのうちの４個のｐチャネル型トランジスタを置き換
えた回路例である。

【００１７】上記同様の手法によって、任意の入力数の
ＮＡＮＤ回路およびＮＯＲ回路を実現できることはいう
までもない。

【００１８】また図６は、ＡＮＤ回路７３を示すもの
で、上記図３に示した２入力ＮＡＮＤ回路１と通常のイ
ンバータ回路７２とを組み合わせたものである。このよ
うに、同一導電型チャネルのトランジスタが並列に設け
られている回路であれば、両面ゲート型トランジスタで
置き換えることが可能となる。

【００１９】次に、上記両面ゲート型トランジスタの製
造方法を図７の製造工程図によって説明する。図では、
上記図１で説明したのと同様の構成部品には同一符号を
付す。

【００２０】図７の（１）に示すように、通常のトラン
ジスタプロセスと同様にして、例えばＬＯＣＯＳ酸化法
によって、第１シリコン基板８１に厚さが２００ｎｍ程
度の酸化膜８２を形成する。その後、第１シリコン基板
８１のアクティブ領域上に裏面ゲート絶縁膜２１を形成
した後、裏面ゲート電極２２を形成する。さらに裏面ゲ
ート電極２２を覆う状態に厚さが例えば７００ｎｍ程度
の酸化シリコン膜（図１の絶縁層６に相当）８３、厚さ
が５μｍ程度の多結晶シリコン膜８４を成膜した後、多
結晶シリコン膜８４の厚さが２μｍ〜３μｍ程度にるま
で研磨してその表面を平坦化する。

【００２１】続いて図７の（２）に示すように、上記多
結晶シリコン膜８４の表面に第２シリコン基板８５を張
り合わせる。なお、図の（２）〜（４）は（１）に対し
て上下を反転させている状態で示してある。その後、第
１シリコン基板８１を研削し、さらに酸化膜８２を研磨
ストッパとして研磨する。その結果、図７の（３）に示
すように、第１シリコン基板（８１）からなる厚さが６
０ｎｍ程度のＳＯＩ層８６（図１のシリコン層８に相
当）が形成される。

【００２２】次いで、図７の（４）に示すように、通常
のトランジスタプロセスによって、ＳＯＩ層８６上に表
面ゲート絶縁膜１１を形成した後、表面ゲート電極１２
を形成する。さらに、例えばイオン注入法によって、上
記ＳＯＩ層８６に導電型不純物をドーピングして、ソー
ス・ドレイン領域となる拡散層１３，１４を形成する。
この拡散層１３，１４は、表面ゲート型トランジスタ９
１および裏面ゲート型トランジスタ９２で共用される。
このようにして、ＳＯＩ層８６の両側にゲート電極を設
けた両面ゲート型トランジスタ１０が形成される。

【００２３】ＳＯＩ層８６の形成方法は、ＬＯＣＯＳ酸
化を用いる方法に限定されることはない。図示はしない
が、例えば、シリコン基板の表面側の素子分離領域とす
る部分に溝を形成する。その結果、溝の部分が凹部とな
り、他の部分が凸部となる。次いでシリコン基板の凸部
表面に裏面ゲート絶縁膜を介して裏面ゲート電極を形成
した後、上記裏面ゲート電極を覆うとともに上記凹部を
埋め込む状態に酸化シリコン膜を形成する。さらに多結
晶シリコン膜を形成した後、その表面を平坦化する。そ
してこの多結晶シリコン膜表面に別の基板を張り合わせ
た後、シリコン基板の裏面側から研削，研磨して、ＳＯ
Ｉ層を形成する。その後は、通常のトランジスタプロセ
スによって、ＳＯＩ層の表面に表面ゲート絶縁膜を介し
て表面ゲート電極を形成し、さらにソース・ドレイン領
域を形成する。このようにして、両面ゲート型トランジ
スタを形成してもよい。

【００２４】次に裏面ゲート電極からの取り出しを図８
の概略構成断面図および図９のレイアウト図によって説
明する。

【００２５】図に示すように、例えば、両面ゲート型ト
ランジスタ１１０が素子分離領域１３１によって側周部
と分離されて形成されている。この両面ゲート型トラン
ジスタ１１０の裏面ゲート電極１１２は上記素子分離領
域１３１の下面側まで延長した状態に形成されている。
また、表面ゲート電極１１１を覆う状態に層間絶縁膜１
３２が形成されている。

【００２６】そして両面ゲート型トランジスタ１１０の
表面ゲート電極１１１を取り出すためのコンタクトホー
ル１３３がこの表面ゲート電極１１１に通じる状態に上
記層間絶縁膜１３２に形成されている。また、裏面ゲー
ト電極１１２を取り出すためのコンタクトホール１３４
がこの裏面ゲート電極１１２に通じる状態に上記層間絶
縁膜１３２および素子分離領域１３１に形成されてい
る。さらに、通常の配線形成プロセスによって、コンタ
クトホール１３３，１３４に通じる配線１３５，１３６
が形成されている。

【００２７】次に一つの両面ゲート型トランジスタの裏
面ゲート電極と別の両面ゲート型トランジスタの表面ゲ
ート電極との接続例を図１０によって説明する。この図
では、上記図８で説明したのと同様の構成部品には同一
符号を付す。

【００２８】図に示すように、例えば、第１両面ゲート
型トランジスタ１１０および第２両面ゲート型トランジ
スタ１２０が素子分離領域１３１を挟んでその両側に形
成されている。しかも第１両面ゲート型トランジスタ１
１０の裏面ゲート電極１１２は素子分離領域１３１側ま
で延長した状態に形成されている。また各表面ゲート電
極１１１，１２１を覆う状態に層間絶縁膜１３２が形成
されている。

【００２９】そして第１両面ゲート型トランジスタ１１
０の裏面ゲート電極１１２と第２両面ゲート型トランジ
スタ１２０の表面ゲート電極１２１とを接続するには、
上記層間絶縁膜１３２および素子分離領域１３１に、裏
面ゲート電極１１２に通じるコンタクトホール１３７を
形成するとともに表面ゲート電極１２１に通じるコンタ
クトホール１３８を形成する。その後、通常の配線形成
プロセスによって、各コンタクトホール１３７，１３８
に通じる配線１３９を形成する。

【００３０】

【発明の効果】以上、説明したように本発明によれば、
一つのシリコン層に同一導電型チャネルのトランジスタ
のチャネル形成領域およびソース・ドレイン領域を形成
し、このシリコン層の両面に各ゲート絶縁膜を介して各
ゲート電極を設けたので、少なくとも１個分のトランジ
スタの平面視的なレイアウト面積を縮小することが可能
になる。よって、論理回路装置の高集積化が図れる。

【図面の簡単な説明】

【図１】本発明の実施例の概略構成断面図である。

【図２】両面ゲート型トランジスタの概略構成断面図と
回路図である。

【図３】２入力ＮＡＮＤ回路図である。

【図４】２入力ＮＯＲ回路図である。

【図５】５入力ＮＡＮＤ回路図である。

【図６】ＡＮＤ回路図である。

【図７】両面ゲート型トランジスタの製造工程図であ
る。

【図８】裏面ゲート電極の取り出しを説明する概略構成
断面図である。

【図９】裏面ゲート電極の取り出しを説明するレイアウ
ト図である。

【図１０】裏面ゲート電極と表面ゲート電極との接続例
の説明図である。

【図１１】従来の２入力ＮＡＮＤ回路図である。

【図１２】従来の２入力ＮＯＲ回路図である。

【符号の説明】

１ ２入力ＮＡＮＤ回路（論理回路）装置 ２，３ ｐチャネル型トランジスタ ８ シリ
コン層 １１ 表面ゲート絶縁膜 １２ 表
面ゲート電極 １３，１４ 拡散層 １５ チ
ャネル形成領域 ２１ 裏面ゲート絶縁膜 ２２ 裏
面ゲート電極

Claims (1)

【特許請求の範囲】
1. 【請求項１】 少なくとも２個の同一導電型チャネルの
   トランジスタを有する論理回路装置において、 少なくとも前記同一導電型チャネルのトランジスタのう
   ちの２個を一組とし、 該一組の同一導電型チャネルのトランジスタにおけるチ
   ャネル形成領域およびソース・ドレイン領域を一つのシ
   リコン層に形成するとともに、 前記一組の同一導電型チャネルのトランジスタのうち、 前記シリコン層の表面側に一方のトランジスタの表面ゲ
   ート絶縁膜を介して表面ゲート電極を設け、 前記シリコン層の裏面側に他方のトランジスタの裏面ゲ
   ート絶縁膜を介して裏面ゲート電極を設けたことを特徴
   とする論理回路装置。