JP2000349259A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP2000349259A JP2000349259A JP11162502A JP16250299A JP2000349259A JP 2000349259 A JP2000349259 A JP 2000349259A JP 11162502 A JP11162502 A JP 11162502A JP 16250299 A JP16250299 A JP 16250299A JP 2000349259 A JP2000349259 A JP 2000349259A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- conductivity type
- forming
- well region
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】 （修正有）
【課題】２層ポリシリコンを用いたキャパシタをもつ半
導体装置において、層間絶縁膜の平坦性を改善し、上層
配線の微細加工を容易にして製造工程を合理化した製造
方法を提供する。 【解決手段】キャパシタ・セルは、すべてＮ型ウエル領
域６上のＬＯＣＯＳ酸化膜９の溝部１２上に配置されて
いるので、上部電極１８の位置が低くでき、その結果、
層間絶縁膜１９を平坦に形成できる。基板１の段差ｈ１
は約３０００Åである。下部電極１６の膜厚は約２５０
０Å、容量絶縁膜１７の膜厚は約３００Å、上部電極１
８の膜厚は約１５００Åである。したがって、キャパシ
タの高さは約４３００Åである。そこで、溝部１２の深
さを１３００Åとすることにより、上部電極１８の上面
とＰウエル領域８上のＬＯＣＯＳ酸化膜９の上面とを実
質的に同じ高さにすることができる。
導体装置において、層間絶縁膜の平坦性を改善し、上層
配線の微細加工を容易にして製造工程を合理化した製造
方法を提供する。 【解決手段】キャパシタ・セルは、すべてＮ型ウエル領
域６上のＬＯＣＯＳ酸化膜９の溝部１２上に配置されて
いるので、上部電極１８の位置が低くでき、その結果、
層間絶縁膜１９を平坦に形成できる。基板１の段差ｈ１
は約３０００Åである。下部電極１６の膜厚は約２５０
０Å、容量絶縁膜１７の膜厚は約３００Å、上部電極１
８の膜厚は約１５００Åである。したがって、キャパシ
タの高さは約４３００Åである。そこで、溝部１２の深
さを１３００Åとすることにより、上部電極１８の上面
とＰウエル領域８上のＬＯＣＯＳ酸化膜９の上面とを実
質的に同じ高さにすることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、さらに詳しく言えば、２層ポリシリ
コンを用いたキャパシタを有する半導体装置及びその製
造方法に関する。
の製造方法に関し、さらに詳しく言えば、２層ポリシリ
コンを用いたキャパシタを有する半導体装置及びその製
造方法に関する。
【０００２】
【従来の技術】従来、スイッチト・キャパシタ・フィル
タを内蔵した半導体装置が知られている。図１０は、従
来例に係る半導体装置の断面構造を示している。図にお
いて、Ｐ型シリコン基板３１上にＮ型ウエル領域３２、
Ｐ型ウエル領域３３が隣接して形成されており、これら
の接する領域では、両ウエルをセルフアラインに形成す
るために、段差ｈ１が生じている。
タを内蔵した半導体装置が知られている。図１０は、従
来例に係る半導体装置の断面構造を示している。図にお
いて、Ｐ型シリコン基板３１上にＮ型ウエル領域３２、
Ｐ型ウエル領域３３が隣接して形成されており、これら
の接する領域では、両ウエルをセルフアラインに形成す
るために、段差ｈ１が生じている。
【０００３】そして、Ｐチャネル型ＭＯＳトランジスタ
ＭＰ１、Ｎチャネル型ＭＯＳトランジスタＭＮ１を分離
するためのＬＯＣＯＳ酸化膜３４が形成されており、こ
のＬＯＣＯＳ酸化膜３４は、上記の段差ｈ１を反映して
Ｎ型ウエル領域３２上のＬＯＣＯＳ酸化膜３４の方が低
くなっている。ＬＯＣＯＳ酸化膜３４には、第１ポリシ
リコン層３５、容量絶縁膜３６、第２ポリシリコン層３
７から成るキャパシタＣＡＰが形成される。
ＭＰ１、Ｎチャネル型ＭＯＳトランジスタＭＮ１を分離
するためのＬＯＣＯＳ酸化膜３４が形成されており、こ
のＬＯＣＯＳ酸化膜３４は、上記の段差ｈ１を反映して
Ｎ型ウエル領域３２上のＬＯＣＯＳ酸化膜３４の方が低
くなっている。ＬＯＣＯＳ酸化膜３４には、第１ポリシ
リコン層３５、容量絶縁膜３６、第２ポリシリコン層３
７から成るキャパシタＣＡＰが形成される。
【０００４】このキャパシタＣＡＰは、段差ｈ２を有す
るため、図示のように、このキャパシタＣＡＰをＰ型ウ
エル領域３３上のＬＯＣＯＳ酸化膜３４上に形成する
と、段差が相乗されてしまう。そして、ＢＰＳＧなどの
層間絶縁膜３８を全面に形成し、層間絶縁膜３８上にＡ
ｌ配線３９を形成している。
るため、図示のように、このキャパシタＣＡＰをＰ型ウ
エル領域３３上のＬＯＣＯＳ酸化膜３４上に形成する
と、段差が相乗されてしまう。そして、ＢＰＳＧなどの
層間絶縁膜３８を全面に形成し、層間絶縁膜３８上にＡ
ｌ配線３９を形成している。
【０００５】そうすると、キャパシタＣＡＰ上のＡｌ配
線３９とＰチャネル型ＭＯＳトランジスタＭＰ１上のＡ
ｌ配線３９との間で、大きな段差ｈ３が生じる。このた
め、Ａｌ配線３９形成時のホトレジスト露光工程におい
て、焦点深度のばらつきが大きくなり、微細加工が困難
となる。
線３９とＰチャネル型ＭＯＳトランジスタＭＰ１上のＡ
ｌ配線３９との間で、大きな段差ｈ３が生じる。このた
め、Ａｌ配線３９形成時のホトレジスト露光工程におい
て、焦点深度のばらつきが大きくなり、微細加工が困難
となる。
【０００６】
【発明が解決しようとする課題】本発明は、上記のよう
に、Ｎ型ウエル領域３２、Ｐ型ウエル領域３３の間に生
じる段差ｈ１、キャパシタの段差ｈ２に起因して、層間
絶縁膜の平坦性が悪化し、上層配線の微細加工が困難と
なるという課題に鑑みて為されたものである。
に、Ｎ型ウエル領域３２、Ｐ型ウエル領域３３の間に生
じる段差ｈ１、キャパシタの段差ｈ２に起因して、層間
絶縁膜の平坦性が悪化し、上層配線の微細加工が困難と
なるという課題に鑑みて為されたものである。
【０００７】したがって、本発明は、２層ポリシリコン
を用いたキャパシタを有する半導体装置において、層間
絶縁膜の平坦性を改善し、上層配線の微細加工を容易に
することを目的としている。
を用いたキャパシタを有する半導体装置において、層間
絶縁膜の平坦性を改善し、上層配線の微細加工を容易に
することを目的としている。
【０００８】また、本発明は、２層ポリシリコンを用い
たキャパシタを有する半導体装置において、層間絶縁膜
の平坦性を改善するに際して、製造工程を合理化した製
造方法を提供することを目的としている。
たキャパシタを有する半導体装置において、層間絶縁膜
の平坦性を改善するに際して、製造工程を合理化した製
造方法を提供することを目的としている。
【０００９】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上に形成された複数のＭＯＳトランジスタ
と、前記複数のＭＯＳトランジスタを電気的に分離する
素子分離膜と、前記素子分離膜上に形成され下部電極、
容量絶縁膜及び上部電極とを有するキャパシタと、前記
キャパシタ及び前記ＭＯＳトランジスタ上に形成された
層間絶縁膜と、前記層間絶縁膜上に形成された配線とを
有する半導体装置において、前記素子分離膜に溝部が形
成され、この溝部に前記キャパシタを形成することによ
り、前記層間絶縁膜を平坦化したことを特徴としてい
る。
半導体基板上に形成された複数のＭＯＳトランジスタ
と、前記複数のＭＯＳトランジスタを電気的に分離する
素子分離膜と、前記素子分離膜上に形成され下部電極、
容量絶縁膜及び上部電極とを有するキャパシタと、前記
キャパシタ及び前記ＭＯＳトランジスタ上に形成された
層間絶縁膜と、前記層間絶縁膜上に形成された配線とを
有する半導体装置において、前記素子分離膜に溝部が形
成され、この溝部に前記キャパシタを形成することによ
り、前記層間絶縁膜を平坦化したことを特徴としてい
る。
【００１０】これにより、溝部の深さ分だけキャパシタ
の高さは低くなるので、その分層間絶縁膜が平坦化する
ことができる。
の高さは低くなるので、その分層間絶縁膜が平坦化する
ことができる。
【００１１】また、本発明の半導体装置は、半導体基板
上に形成された第１導電型ウエル領域及び第２導電型ウ
エル領域と、前記第１導電型ウエル領域に形成された第
２導電型ＭＯＳトランジスタと、前記第２導電型ウエル
領域に形成された第１導電型ＭＯＳトランジスタと、前
記第１導電型ウエル領域及び第２導電型ウエル領域の境
界に形成され前記第１及び第２導電型ＭＯＳトランジス
タを電気的に分離する素子分離膜と、前記素子分離膜上
に形成され下部電極、容量絶縁膜及び上部電極とを有す
るキャパシタと、前記キャパシタ及び前記ＭＯＳトラン
ジスタ上に形成された層間絶縁膜と、前記層間絶縁膜上
に形成された配線とを有する半導体装置において、前記
素子分離膜は、前記第１導電型ウエル領域及び第２導電
型ウエル領域の境界領域に段差を有し、この段差によっ
て低くなった素子分離膜部分に溝部が形成され、この溝
部に前記キャパシタを形成することにより、前記層間絶
縁膜を平坦化したことを特徴としている。
上に形成された第１導電型ウエル領域及び第２導電型ウ
エル領域と、前記第１導電型ウエル領域に形成された第
２導電型ＭＯＳトランジスタと、前記第２導電型ウエル
領域に形成された第１導電型ＭＯＳトランジスタと、前
記第１導電型ウエル領域及び第２導電型ウエル領域の境
界に形成され前記第１及び第２導電型ＭＯＳトランジス
タを電気的に分離する素子分離膜と、前記素子分離膜上
に形成され下部電極、容量絶縁膜及び上部電極とを有す
るキャパシタと、前記キャパシタ及び前記ＭＯＳトラン
ジスタ上に形成された層間絶縁膜と、前記層間絶縁膜上
に形成された配線とを有する半導体装置において、前記
素子分離膜は、前記第１導電型ウエル領域及び第２導電
型ウエル領域の境界領域に段差を有し、この段差によっ
て低くなった素子分離膜部分に溝部が形成され、この溝
部に前記キャパシタを形成することにより、前記層間絶
縁膜を平坦化したことを特徴としている。
【００１２】これにより、上記段差分と、溝部の深さ分
キャパシタの高さは低くなるので、層間絶縁膜をさらに
平坦化することができる。
キャパシタの高さは低くなるので、層間絶縁膜をさらに
平坦化することができる。
【００１３】また、本発明の半導体装置の製造方法は、
ゲート酸化膜厚の異なる第１及び第２のＭＯＳトランジ
スタと、素子分離膜と、この素子分離膜上に形成され下
部電極、容量絶縁膜及び上部電極とを有するキャパシタ
キャパシタと、このキャパシタ、前記第１及び第２ＭＯ
Ｓトランジスタ上に形成された層間絶縁膜と、前記層間
絶縁膜上に形成された配線とを有する半導体装置の製造
方法において、前記素子分離膜を形成する工程と、第１
熱酸化により前記第１及び第２のＭＯＳトランジスタ形
成領域に第１ゲート酸化膜を形成する工程と、前記第１
ＭＯＳトランジスタ形成領域の第１ゲート酸化膜をエッ
チングにより除去し、これと同時に前記素子分離膜上に
溝部をエッチングにより形成する工程と、第２熱酸化に
より前記第１のＭＯＳトランジスタ形成領域に第２ゲー
ト酸化膜を形成し、これと同時に前記第２のＭＯＳトラ
ンジスタ形成領域に第２ゲート酸化膜よりも厚い膜厚を
有する第３ゲート酸化膜を形成する工程と、第１及び第
２のＭＯＳトランジスタを形成する工程と、前記素子分
離膜の溝部にキャパシタを形成する工程と、を含むこと
を特徴としている。
ゲート酸化膜厚の異なる第１及び第２のＭＯＳトランジ
スタと、素子分離膜と、この素子分離膜上に形成され下
部電極、容量絶縁膜及び上部電極とを有するキャパシタ
キャパシタと、このキャパシタ、前記第１及び第２ＭＯ
Ｓトランジスタ上に形成された層間絶縁膜と、前記層間
絶縁膜上に形成された配線とを有する半導体装置の製造
方法において、前記素子分離膜を形成する工程と、第１
熱酸化により前記第１及び第２のＭＯＳトランジスタ形
成領域に第１ゲート酸化膜を形成する工程と、前記第１
ＭＯＳトランジスタ形成領域の第１ゲート酸化膜をエッ
チングにより除去し、これと同時に前記素子分離膜上に
溝部をエッチングにより形成する工程と、第２熱酸化に
より前記第１のＭＯＳトランジスタ形成領域に第２ゲー
ト酸化膜を形成し、これと同時に前記第２のＭＯＳトラ
ンジスタ形成領域に第２ゲート酸化膜よりも厚い膜厚を
有する第３ゲート酸化膜を形成する工程と、第１及び第
２のＭＯＳトランジスタを形成する工程と、前記素子分
離膜の溝部にキャパシタを形成する工程と、を含むこと
を特徴としている。
【００１４】印加されるゲート電圧の大小に応じて、ゲ
ート酸化膜厚の異なるＭＯＳトランジスタを同一の半導
体基板上に形成することが必要な場合がある。
ート酸化膜厚の異なるＭＯＳトランジスタを同一の半導
体基板上に形成することが必要な場合がある。
【００１５】そこで、素子分離膜の溝部にキャパシタを
形成することにより層間絶縁膜の平坦化するにあたっ
て、ゲート酸化膜厚の異なる第１及び第２のＭＯＳトラ
ンジスタのゲート酸化膜を形成する際のエッチング工程
と、素子分離膜上の溝部の形成工程とを兼用することが
できる。
形成することにより層間絶縁膜の平坦化するにあたっ
て、ゲート酸化膜厚の異なる第１及び第２のＭＯＳトラ
ンジスタのゲート酸化膜を形成する際のエッチング工程
と、素子分離膜上の溝部の形成工程とを兼用することが
できる。
【００１６】したがって、この種の半導体装置の製造に
おいては、工程を追加することなく、層間絶縁膜の平坦
化を実現することができる。
おいては、工程を追加することなく、層間絶縁膜の平坦
化を実現することができる。
【００１７】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。
図面を参照して説明する。
【００１８】図１は、本発明の半導体装置の構造を示す
断面図である。
断面図である。
【００１９】図において、Ｐ型シリコン基板１上にＮ型
ウエル領域６、Ｐ型ウエル領域８が隣接して形成されて
おり、これらの接する領域では、両ウエルをセルフアラ
インに形成するために、段差ｈ１が生じている。そし
て、Ｐチャネル型ＭＯＳトランジスタＭＰ１、Ｎチャネ
ル型ＭＯＳトランジスタＭＮ１を分離するためのＬＯＣ
ＯＳ酸化膜９（素子分離膜）が形成されており、このＬ
ＯＣＯＳ酸化膜９は、上記の段差ｈ１を反映してＮ型ウ
エル領域６上のＬＯＣＯＳ酸化膜９の方が低くなってい
る。
ウエル領域６、Ｐ型ウエル領域８が隣接して形成されて
おり、これらの接する領域では、両ウエルをセルフアラ
インに形成するために、段差ｈ１が生じている。そし
て、Ｐチャネル型ＭＯＳトランジスタＭＰ１、Ｎチャネ
ル型ＭＯＳトランジスタＭＮ１を分離するためのＬＯＣ
ＯＳ酸化膜９（素子分離膜）が形成されており、このＬ
ＯＣＯＳ酸化膜９は、上記の段差ｈ１を反映してＮ型ウ
エル領域６上のＬＯＣＯＳ酸化膜９の方が低くなってい
る。
【００２０】Ｎ型ウエル領域６上のＬＯＣＯＳ酸化膜９
上には、溝部１２が形成されており、この溝部１２上に
キャパシタが形成される。キャパシタは、図において
は、単一であるが、第１ポリシリコン層から成る下部電
極１６、容量絶縁膜１７、第２ポリシリコン層から成る
上部電極１８を有する１つのキャパシタ・セルＣＡＰを
複数個、配列することが好ましい。
上には、溝部１２が形成されており、この溝部１２上に
キャパシタが形成される。キャパシタは、図において
は、単一であるが、第１ポリシリコン層から成る下部電
極１６、容量絶縁膜１７、第２ポリシリコン層から成る
上部電極１８を有する１つのキャパシタ・セルＣＡＰを
複数個、配列することが好ましい。
【００２１】各セルの下部電極１６、容量絶縁膜１７、
上部電極１８は、相互に接続され一体化されている。す
なわち、平面的に見ると、上部電極１８は、下部電極１
６の内側に形成されている。
上部電極１８は、相互に接続され一体化されている。す
なわち、平面的に見ると、上部電極１８は、下部電極１
６の内側に形成されている。
【００２２】このように、キャパシタをセル化し、１セ
ルの容量値を予め求めておけば、スイッチト・キャパシ
タ・フィルタに必要な容量値を容易に実現することがで
きる。
ルの容量値を予め求めておけば、スイッチト・キャパシ
タ・フィルタに必要な容量値を容易に実現することがで
きる。
【００２３】これらのキャパシタ・セルＣＡＰは、すべ
てＮ型ウエル領域６上のＬＯＣＯＳ酸化膜９の溝部１２
上に配置されているので、上部電極１８の位置が低くで
き、その結果、層間絶縁膜１９を平坦に形成できる。
てＮ型ウエル領域６上のＬＯＣＯＳ酸化膜９の溝部１２
上に配置されているので、上部電極１８の位置が低くで
き、その結果、層間絶縁膜１９を平坦に形成できる。
【００２４】図において、段差ｈ１は約３０００Åであ
る。下部電極１６の膜厚は約２５００Å、容量絶縁膜１
７の膜厚は約３００Å、上部電極１８の膜厚は約１５０
０Åである。したがって、キャパシタの高さは約４３０
０Åである。そこで、溝部１２の深さを１３００Åとす
ることにより、上部電極１８の上面とＰウエル領域８上
のＬＯＣＯＳ酸化膜９の上面とを実質的に同じ高さにす
ることができる。
る。下部電極１６の膜厚は約２５００Å、容量絶縁膜１
７の膜厚は約３００Å、上部電極１８の膜厚は約１５０
０Åである。したがって、キャパシタの高さは約４３０
０Åである。そこで、溝部１２の深さを１３００Åとす
ることにより、上部電極１８の上面とＰウエル領域８上
のＬＯＣＯＳ酸化膜９の上面とを実質的に同じ高さにす
ることができる。
【００２５】そして、この上層にＢＰＳＧなどの層間絶
縁膜１８を全面に形成し、層間絶縁膜１６上にＡｌ配線
を形成すると、キャパシタ・セルＣＡＰ上のＡｌ配線２
０と他の領域上のＡｌ配線２０をほぼ同じ高さに形成で
きる。このため、Ａｌ配線２０を形成する際の露光深度
のばらつきが小さくなり、Ａｌ配線２０の加工精度を向
上し、配線の微細化ができるようになる。
縁膜１８を全面に形成し、層間絶縁膜１６上にＡｌ配線
を形成すると、キャパシタ・セルＣＡＰ上のＡｌ配線２
０と他の領域上のＡｌ配線２０をほぼ同じ高さに形成で
きる。このため、Ａｌ配線２０を形成する際の露光深度
のばらつきが小さくなり、Ａｌ配線２０の加工精度を向
上し、配線の微細化ができるようになる。
【００２６】Ａｌ配線２０は、キャパシタ・セルＣＡＰ
の上層電極にコンタクトする配線であり、または、キャ
パシタ・セルＣＡＰ上を通過する配線である。また、他
のＡｌ配線２０は、Ｐチャネル型ＭＯＳトランジスタＭ
Ｐ１、Ｎチャネル型ＭＯＳトランジスタＭＮ１のソース
ドレイン層にコンタクトしてもよい。
の上層電極にコンタクトする配線であり、または、キャ
パシタ・セルＣＡＰ上を通過する配線である。また、他
のＡｌ配線２０は、Ｐチャネル型ＭＯＳトランジスタＭ
Ｐ１、Ｎチャネル型ＭＯＳトランジスタＭＮ１のソース
ドレイン層にコンタクトしてもよい。
【００２７】上記の半導体装置においては、膜厚の異な
る２種類のＭＯＳトランジスタＭＮ１，ＭＮ２が形成さ
れている。第１のＮチャネル型ＭＯＳトランジスタＭＮ
１、Ｐチャネル型ＭＯＳトランジスタＭＰ１のゲート酸
化膜厚は、１４０Å程度であり、第２のＮチャネル型Ｍ
ＯＳトランジスタＭＮ２のゲート酸化膜厚は、４００Å
程度である。
る２種類のＭＯＳトランジスタＭＮ１，ＭＮ２が形成さ
れている。第１のＮチャネル型ＭＯＳトランジスタＭＮ
１、Ｐチャネル型ＭＯＳトランジスタＭＰ１のゲート酸
化膜厚は、１４０Å程度であり、第２のＮチャネル型Ｍ
ＯＳトランジスタＭＮ２のゲート酸化膜厚は、４００Å
程度である。
【００２８】ここで、第１のＮチャネル型ＭＯＳトラン
ジスタＭＮ１及びＰチャネル型ＭＯＳトランジスタＭＰ
１は、ＬＳＩの論理回路を構成するトランジスタであ
り、３Ｖ〜５Ｖ系の電源電圧の下で動作する。第２のＮ
チャネル型ＭＯＳトランジスタＭＮ２は、入出力回路な
どに用いられ、１０Ｖ〜１５Ｖ程度の比較的高い電圧で
動作させる必要がある。そこで、ゲート酸化膜厚を厚く
することによりゲート耐圧を確保している。
ジスタＭＮ１及びＰチャネル型ＭＯＳトランジスタＭＰ
１は、ＬＳＩの論理回路を構成するトランジスタであ
り、３Ｖ〜５Ｖ系の電源電圧の下で動作する。第２のＮ
チャネル型ＭＯＳトランジスタＭＮ２は、入出力回路な
どに用いられ、１０Ｖ〜１５Ｖ程度の比較的高い電圧で
動作させる必要がある。そこで、ゲート酸化膜厚を厚く
することによりゲート耐圧を確保している。
【００２９】次に、上記の半導体装置の製造方法を図２
乃至図９を参照して説明する。まず、図２に示すよう
に、Ｐ型シリコン基板１上の全面に、５００Åのシリコ
ン酸化膜２、１５００Åのシリコン窒化膜３を形成す
る。
乃至図９を参照して説明する。まず、図２に示すよう
に、Ｐ型シリコン基板１上の全面に、５００Åのシリコ
ン酸化膜２、１５００Åのシリコン窒化膜３を形成す
る。
【００３０】次に、図３に示すように、シリコン窒化膜
３上に所定の開口部を有するホトレジスト層４を形成
し、このホトレジスト層４をマスクとしてＮウエル領域
形成用のイオン注入を行い、Ｎ型層を形成する。ここで
は、リンイオンを用いる。
３上に所定の開口部を有するホトレジスト層４を形成
し、このホトレジスト層４をマスクとしてＮウエル領域
形成用のイオン注入を行い、Ｎ型層を形成する。ここで
は、リンイオンを用いる。
【００３１】次に、図４に示すように、ホトレジスト層
４をマスクとしてシリコン窒化膜をエッチング除去した
後、熱酸化を行い第１ＬＯＣＯＳ酸化膜５を形成する。
このとき、同時に、Ｎウエル領域６を形成する。第１Ｌ
ＯＣＯＳ酸化膜５をマスクとしてＰウエル領域形成用の
イオン注入を行い、Ｐ型層７を形成する。ここでは、ボ
ロンイオンを用いる。
４をマスクとしてシリコン窒化膜をエッチング除去した
後、熱酸化を行い第１ＬＯＣＯＳ酸化膜５を形成する。
このとき、同時に、Ｎウエル領域６を形成する。第１Ｌ
ＯＣＯＳ酸化膜５をマスクとしてＰウエル領域形成用の
イオン注入を行い、Ｐ型層７を形成する。ここでは、ボ
ロンイオンを用いる。
【００３２】次に、図５に示すように、第１ＬＯＣＯＳ
酸化膜５を除去し、再度、選択酸化法によって、素子分
離用の第２ＬＯＣＯＳ酸化膜９を形成する。このとき、
Ｐ型層７が拡散され、Ｐ型ウエル領域８が形成される。
また、第１ＬＯＣＯＳ酸化膜５を形成したことによっ
て、基板表面には段差ｈ１が生じている。
酸化膜５を除去し、再度、選択酸化法によって、素子分
離用の第２ＬＯＣＯＳ酸化膜９を形成する。このとき、
Ｐ型層７が拡散され、Ｐ型ウエル領域８が形成される。
また、第１ＬＯＣＯＳ酸化膜５を形成したことによっ
て、基板表面には段差ｈ１が生じている。
【００３３】そして、１回目のゲート酸化によって、第
１及び第２のＮチャネル型ＭＯＳトランジスタＭＮ１，
ＭＮ２の形成領域、Ｐチャネル型ＭＯＳトランジスタＭ
Ｐ１の形成領域に第１ゲート酸化膜１０を形成する。
１及び第２のＮチャネル型ＭＯＳトランジスタＭＮ１，
ＭＮ２の形成領域、Ｐチャネル型ＭＯＳトランジスタＭ
Ｐ１の形成領域に第１ゲート酸化膜１０を形成する。
【００３４】次に、図６に示すように、第１のＮチャネ
ル型ＭＯＳトランジスタＭＮ１の形成領域、Ｐチャネル
型ＭＯＳトランジスタＭＰ１の形成領域、Ｎウエル領域
６上の第２ＬＯＣＯＳ酸化膜９上のキャパシタ形成領域
に、それぞれ開口を有するホトレジスト層１１を形成す
る。そして、このホトレジスト層１１をマスクとしたエ
ッチングによって、ゲート酸化膜１０を除去し、これと
同時に第２ＬＯＣＯＳ酸化膜９上に溝部１２を形成す
る。本工程は、膜厚の異なるトランジスタを形成するた
めに行うための工程であるが、本発明では、この工程を
利用して、同時に、キャパシタを設置する領域に溝部１
２を形成している。
ル型ＭＯＳトランジスタＭＮ１の形成領域、Ｐチャネル
型ＭＯＳトランジスタＭＰ１の形成領域、Ｎウエル領域
６上の第２ＬＯＣＯＳ酸化膜９上のキャパシタ形成領域
に、それぞれ開口を有するホトレジスト層１１を形成す
る。そして、このホトレジスト層１１をマスクとしたエ
ッチングによって、ゲート酸化膜１０を除去し、これと
同時に第２ＬＯＣＯＳ酸化膜９上に溝部１２を形成す
る。本工程は、膜厚の異なるトランジスタを形成するた
めに行うための工程であるが、本発明では、この工程を
利用して、同時に、キャパシタを設置する領域に溝部１
２を形成している。
【００３５】そして、図７に示すように、ホトレジスト
層１１を除去した後に、２回目のゲート酸化によって、
第１のＮチャネル型ＭＯＳトランジスタＭＮ１の形成領
域、Ｐチャネル型ＭＯＳトランジスタＭＮ１の形成領域
には第２ゲート酸化膜（膜厚：約１４０Å）、第２のＮ
チャネル型ＭＯＳトランジスタＭＮ２の形成領域には、
第３ゲート酸化膜１４（膜厚：約４００Å）を形成す
る。
層１１を除去した後に、２回目のゲート酸化によって、
第１のＮチャネル型ＭＯＳトランジスタＭＮ１の形成領
域、Ｐチャネル型ＭＯＳトランジスタＭＮ１の形成領域
には第２ゲート酸化膜（膜厚：約１４０Å）、第２のＮ
チャネル型ＭＯＳトランジスタＭＮ２の形成領域には、
第３ゲート酸化膜１４（膜厚：約４００Å）を形成す
る。
【００３６】第１のＮチャネル型ＭＯＳトランジスタＭ
Ｎ１の形成領域、Ｐチャネル型ＭＯＳトランジスタＭＮ
１の形成領域では、第１ゲート酸化膜１０が除去されて
いるため、第２のＮチャネル型ＭＯＳトランジスタＭＮ
２の形成領域に比して薄いゲート酸化膜が形成される。
Ｎ１の形成領域、Ｐチャネル型ＭＯＳトランジスタＭＮ
１の形成領域では、第１ゲート酸化膜１０が除去されて
いるため、第２のＮチャネル型ＭＯＳトランジスタＭＮ
２の形成領域に比して薄いゲート酸化膜が形成される。
【００３７】次に、図８に示すように、第１のポリシリ
コン層を形成する。第１のポリシリコン層は、Ｐチャネ
ルＭＯＳトランジスタＭＰ１、第１及び第２のＮチャネ
ルＭＯＳトランジスタＭＮ１，ＭＮ２のゲート電極１
５、キャパシタの下部電極１６となる。キャパシタの下
部電極１６は、溝部１２上に形成する。
コン層を形成する。第１のポリシリコン層は、Ｐチャネ
ルＭＯＳトランジスタＭＰ１、第１及び第２のＮチャネ
ルＭＯＳトランジスタＭＮ１，ＭＮ２のゲート電極１
５、キャパシタの下部電極１６となる。キャパシタの下
部電極１６は、溝部１２上に形成する。
【００３８】次いで、ＰチャネルＭＯＳトランジスタＭ
Ｐ１のＰ＋型ソースドレイン層、第１及び第２のＮチャ
ネルＭＯＳトランジスタＭＮ１，ＭＮ２のソースドレイ
ン層がイオン注入によって形成される。
Ｐ１のＰ＋型ソースドレイン層、第１及び第２のＮチャ
ネルＭＯＳトランジスタＭＮ１，ＭＮ２のソースドレイ
ン層がイオン注入によって形成される。
【００３９】次に、図９に示すように、シリコン酸化膜
とシリコン窒化膜から成る容量絶縁膜１７、下部電極に
対向する第２のポリシリコン層から成る上層電極１８を
形成する。
とシリコン窒化膜から成る容量絶縁膜１７、下部電極に
対向する第２のポリシリコン層から成る上層電極１８を
形成する。
【００４０】そして、図１に示すように、ＢＰＳＧ膜な
どから成る層間絶縁膜１９を全面にＣＶＤ法によって堆
積し、この層間絶縁膜１９上にＡｌ配線２０を形成す
る。
どから成る層間絶縁膜１９を全面にＣＶＤ法によって堆
積し、この層間絶縁膜１９上にＡｌ配線２０を形成す
る。
【００４１】
【発明の効果】本発明によれば、素子分離膜に溝部が形
成され、この溝部に前記キャパシタを形成しているの
で、溝部の深さ分だけキャパシタは半導体基板表面から
見て低い位置に形成されるので、その分だけ上層の層間
絶縁膜が平坦化することができる。
成され、この溝部に前記キャパシタを形成しているの
で、溝部の深さ分だけキャパシタは半導体基板表面から
見て低い位置に形成されるので、その分だけ上層の層間
絶縁膜が平坦化することができる。
【００４２】また、本発明のよれば、素子分離膜は、前
記第１導電型ウエル領域及び第２導電型ウエル領域の境
界領域に段差を有し、この段差によって低くなった素子
分離膜部分に溝部が形成され、この溝部に前記キャパシ
タを形成しているので、上記段差分と、溝部の深さ分だ
け、キャパシタは半導体基板表面から見て低い位置に形
成されるので、層間絶縁膜をさらに平坦化することがで
きる。
記第１導電型ウエル領域及び第２導電型ウエル領域の境
界領域に段差を有し、この段差によって低くなった素子
分離膜部分に溝部が形成され、この溝部に前記キャパシ
タを形成しているので、上記段差分と、溝部の深さ分だ
け、キャパシタは半導体基板表面から見て低い位置に形
成されるので、層間絶縁膜をさらに平坦化することがで
きる。
【００４３】そして、層間絶縁膜が平坦化されることに
より、その上に形成される配線の微細化が可能となる。
より、その上に形成される配線の微細化が可能となる。
【００４４】さらに、本発明によれば、印加されるゲー
ト電圧の大小に応じて、ゲート酸化膜厚の異なるＭＯＳ
トランジスタを同一の半導体基板上に形成することが必
要な場合において、上記のごとく、素子分離膜の溝部に
キャパシタを形成することにより層間絶縁膜の平坦化す
るにあたって、ゲート酸化膜厚の異なる第１及び第２の
ＭＯＳトランジスタのゲート酸化膜を形成する際のエッ
チング工程と、素子分離膜上の溝部の形成工程とを兼用
しているため、この種の半導体装置の製造においては、
工程を追加することなく、層間絶縁膜の平坦化を実現す
ることができるという効果を有する。
ト電圧の大小に応じて、ゲート酸化膜厚の異なるＭＯＳ
トランジスタを同一の半導体基板上に形成することが必
要な場合において、上記のごとく、素子分離膜の溝部に
キャパシタを形成することにより層間絶縁膜の平坦化す
るにあたって、ゲート酸化膜厚の異なる第１及び第２の
ＭＯＳトランジスタのゲート酸化膜を形成する際のエッ
チング工程と、素子分離膜上の溝部の形成工程とを兼用
しているため、この種の半導体装置の製造においては、
工程を追加することなく、層間絶縁膜の平坦化を実現す
ることができるという効果を有する。
【図１】本発明の実施形態に係る半導体装置を示す図で
ある。
ある。
【図２】本発明の実施形態に係る半導体装置の製造方法
を示す図である。
を示す図である。
【図３】本発明の実施形態に係る半導体装置の製造方法
を示す図である。
を示す図である。
【図４】本発明の実施形態に係る半導体装置の製造方法
を示す図である。
を示す図である。
【図５】本発明の実施形態に係る半導体装置の製造方法
を示す図である。
を示す図である。
【図６】本発明の実施形態に係る半導体装置の製造方法
を示す図である。
を示す図である。
【図７】本発明の実施形態に係る半導体装置の製造方法
を示す図である。
を示す図である。
【図８】本発明の実施形態に係る半導体装置の製造方法
を示す図である。
を示す図である。
【図９】本発明の実施形態に係る半導体装置の製造方法
を示す図である。
を示す図である。
【図１０】従来例に係る半導体装置を示す図である。
Claims (4)
- 【請求項１】半導体基板上に形成された複数のＭＯＳト
ランジスタと、前記複数のＭＯＳトランジスタを電気的
に分離する素子分離膜と、前記素子分離膜上に形成され
下部電極、容量絶縁膜及び上部電極とを有するキャパシ
タと、前記キャパシタ及び前記ＭＯＳトランジスタ上に
形成された層間絶縁膜と、前記層間絶縁膜上に形成され
た配線とを有する半導体装置において、 前記素子分離膜に溝部が形成され、この溝部に前記キャ
パシタを形成することにより、前記層間絶縁膜を平坦化
したことを特徴とする半導体装置。 - 【請求項２】半導体基板上に形成された第１導電型ウエ
ル領域及び第２導電型ウエル領域と、 前記第１導電型ウエル領域に形成された第２導電型ＭＯ
Ｓトランジスタと、 前記第２導電型ウエル領域に形成された第１導電型ＭＯ
Ｓトランジスタと、 前記第１導電型ウエル領域及び第２導電型ウエル領域の
境界に形成され前記第１及び第２導電型ＭＯＳトランジ
スタを電気的に分離する素子分離膜と、前記素子分離膜
上に形成され下部電極、容量絶縁膜及び上部電極とを有
するキャパシタと、前記キャパシタ及び前記ＭＯＳトラ
ンジスタ上に形成された層間絶縁膜と、前記層間絶縁膜
上に形成された配線とを有する半導体装置において、 前記素子分離膜は、前記第１導電型ウエル領域及び第２
導電型ウエル領域の境界領域に段差を有し、 この段差によって低くなった素子分離膜部分に溝部が形
成され、この溝部に前記キャパシタを形成することによ
り、前記層間絶縁膜を平坦化したことを特徴とする半導
体装置。 - 【請求項３】半導体基板上に第１導電型ＭＯＳトランジ
スタと、第２導電型第１導電型ＭＯＳトランジスタとキ
ャパシタと、前記キャパシタ及び前記第１及び第２導電
型ＭＯＳトランジスタ上に形成された層間絶縁膜と、前
記層間絶縁膜上に形成された配線とを有する半導体装置
の製造方法において、 前記半導体基板上に第１ウエル領域を画定するイオン注
入を行う工程と、このイオン注入層上に第１ＬＯＣＯＳ
酸化膜を形成する工程と、 この第１ＬＯＣＯＳ酸化膜をマスクとして第２ウエル領
域を画定するイオン注入を行う工程と、第１ＬＯＣＯＳ
酸化膜を除去することにより半導体基板上に段差を形成
する工程と、 熱拡散により第１ウエル領域及び第２ウエル領域を形成
する工程と、 第１導電型ＭＯＳトランジスタ及び第２導電型ＭＯＳト
ランジスタを電気的に分離する第２ＬＯＣＯＳ酸化膜を
前記段差を含む領域に形成する工程と、 前記段差によって低くなった第２ＬＯＣＯＳ酸化膜部分
に溝部を形成する工程と、 第１導電型ＭＯＳトランジスタ及び第２導電型ＭＯＳト
ランジスタを形成する工程と、 前記溝部に前記キャパシタを形成する工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項４】ゲート酸化膜厚の異なる第１及び第２のＭ
ＯＳトランジスタと、素子分離膜と、この素子分離膜上
に形成され下部電極、容量絶縁膜及び上部電極とを有す
るキャパシタキャパシタと、このキャパシタ、前記第１
及び第２ＭＯＳトランジスタ上に形成された層間絶縁膜
と、前記層間絶縁膜上に形成された配線とを有する半導
体装置の製造方法において、 前記素子分離膜を形成する工程と、 第１熱酸化により前記第１及び第２のＭＯＳトランジス
タ形成領域に第１ゲート酸化膜を形成する工程と、 前記第１ＭＯＳトランジスタ形成領域の第１ゲート酸化
膜をエッチングにより除去し、これと同時に前記素子分
離膜上に溝部をエッチングにより形成する工程と、 第２熱酸化により前記第１のＭＯＳトランジスタ形成領
域に第２ゲート酸化膜を形成し、これと同時に前記第２
のＭＯＳトランジスタ形成領域に第２ゲート酸化膜より
も厚い膜厚を有する第３ゲート酸化膜を形成する工程
と、 第１及び第２のＭＯＳトランジスタを形成する工程と、 前記素子分離膜の溝部にキャパシタを形成する工程と、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11162502A JP2000349259A (ja) | 1999-06-09 | 1999-06-09 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11162502A JP2000349259A (ja) | 1999-06-09 | 1999-06-09 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000349259A true JP2000349259A (ja) | 2000-12-15 |
Family
ID=15755847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11162502A Pending JP2000349259A (ja) | 1999-06-09 | 1999-06-09 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000349259A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6919596B2 (en) | 2001-10-11 | 2005-07-19 | Nec Electronics Corporation | Structure of a capacitive element of a booster circuit included in a semiconductor device and method of manufacturing such a structure |
| JP2009158779A (ja) * | 2007-12-27 | 2009-07-16 | Oki Semiconductor Co Ltd | 半導体装置及び同装置の製造方法 |
| US8895984B2 (en) | 2004-08-26 | 2014-11-25 | Samsung Display Co., Ltd. | Capacitor |
-
1999
- 1999-06-09 JP JP11162502A patent/JP2000349259A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6919596B2 (en) | 2001-10-11 | 2005-07-19 | Nec Electronics Corporation | Structure of a capacitive element of a booster circuit included in a semiconductor device and method of manufacturing such a structure |
| US8895984B2 (en) | 2004-08-26 | 2014-11-25 | Samsung Display Co., Ltd. | Capacitor |
| US9202852B2 (en) | 2004-08-26 | 2015-12-01 | Samsung Display Co., Ltd. | Capacitor |
| JP2009158779A (ja) * | 2007-12-27 | 2009-07-16 | Oki Semiconductor Co Ltd | 半導体装置及び同装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6274919B1 (en) | Semiconductor device having a field-shield device isolation structure | |
| KR101166268B1 (ko) | Ｄｕａｌ-ＳＴＩ(Ｓｈａｌｌｏｗ ＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ)의 반도체 장치 및 그 제조 방법 | |
| JP5005224B2 (ja) | 半導体装置及びその製造方法 | |
| US7791163B2 (en) | Semiconductor device and its manufacturing method | |
| KR20000042676A (ko) | 반도체 메모리 소자의 제조방법 | |
| GB2347789A (en) | Complementary integrated circuit | |
| KR100630768B1 (ko) | 캡핑층을 구비한 얼라인먼트 키 형성방법 및 이를 이용한반도체 장치의 제조방법 | |
| US5926729A (en) | Method for forming gate oxide layers of various predefined thicknesses | |
| JP3790763B2 (ja) | シリコン・オン・インシュレータ・デバイスのオン・チップ・デカップリング・トレンチ・キャパシタおよびその形成方法 | |
| JPH0870105A (ja) | 半導体記憶装置およびその製造方法 | |
| US6974987B2 (en) | Semiconductor device | |
| US6476438B2 (en) | Nonvolatile semiconductor memory device and method of manufacturing the same | |
| US6153918A (en) | Semiconductor device with improved planarity and reduced parasitic capacitance | |
| JPH0823079A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP2000349259A (ja) | 半導体装置及びその製造方法 | |
| JPH09312331A (ja) | 半導体装置及びその製造方法 | |
| CN114765171A (zh) | 半导体结构及其制作方法 | |
| US6013931A (en) | Semiconductor device and method for producing the same | |
| KR100462365B1 (ko) | 매몰 트랜지스터를 갖는 고전압 반도체 소자 및 그 제조방법 | |
| JP2003031687A (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH11317506A (ja) | 半導体装置及びその製造方法 | |
| JPH10326896A (ja) | 半導体装置及びその製造方法 | |
| JPH07176606A (ja) | 半導体装置およびその製造方法 | |
| JPH08335627A (ja) | 半導体装置およびその製造方法 | |
| JPH06232372A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051227 |