KR100630768B1 - 캡핑층을 구비한 얼라인먼트 키 형성방법 및 이를 이용한반도체 장치의 제조방법 - Google Patents

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Abstract

추가 마스크 공정없이 캡핑층을 구비한 얼라인먼트 키를 형성할 수 있는 반도체 장치의 얼라인먼트 키 형성 방법 및 이를 이용한 반도체 장치의 제조방법을 개시한다. 얼라인먼트 키 형성방법은 반도체 기판의 칩영역에 액티브 영역을 한정하는 소자분리막을 형성하고, 스크라이브영역에 상기 반도체 기판의 표면과 단차를 갖는 얼라인먼트 키를 형성한다. 상기 기판상에 소자형성층을 형성한 다음 패터닝하여, 상기 칩영역의 상기 반도체 기판상에 소자형성용 패턴을 형성하고, 상기 스크라이브영역의 상기 반도체 기판상에 상기 얼라인먼트 키를 캡핑시켜 주는 캡핑층을 형성한다.

Description

캡핑층을 구비한 얼라인먼트 키 형성방법 및 이를 이용한 반도체 장치의 제조방법{Method for forming alignment key having capping layer and method for fabricating semiconductor device using the same}
도1a 내지 도 1e는 종래의 반도체 장치의 얼라인먼트 키를 형성하는 방법을 설명하기 위한 단면도이다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 장치의 얼라인먼트 키를 형성하는 방법을 설명하기 위한 단면도이다.
도 3a 내지 도 3f는 본 발명의 제1실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도이다.
도 4a 내지 4d는 본 발명의 제2실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도이다.
도 5a 내지 도 5f는 본 발명의 제3실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도이다.
본 발명은 반도체 장치의 제조방법에 관한 것으로서, 보다 구체적으로는 추 가공정없이 캡핑층을 갖는 얼라인먼트 키를 형성하는 방법 및 이를 이용한 반도체 장치의 제조방법에 관한 것이다.
반도체 장치가 고집적화 및 고밀도화 됨에 따라 단위소자의 크기가 점점 감소되고, 이에 따라 디자인 룰이 축소되고 있다. 그러므로, 반도체 장치의 제조공정에서 반도체 기판과 마스크간의 정확한 정렬이 요구되고 있다. 통상적으로 반도체 기판과 마스크간의 정렬을 위하여 반도체 기판의 스크라이브 영역(scribe lane)에 얼라인먼트 키들을 형성하게 된다. 이러한 얼라인먼트 키들중 하나는 STI(shallow trench isolation) 공정을 통해 칩영역의 액티브 영역을 한정하는 소자분리막을 형성할 때 스크라이브 영역에 동시에 형성되며, 기판과 일정단차를 갖도록 돌출형태를 갖는다. 상기 얼라인먼트 키는 게이트 형성공정, 이온주입공정, 선택적 실리사이드를 위한 SBL(silicidation blocking layer) 형성공정, 콘택형성공정 등에서 사용된다.
LDI(LCD driver IC) 등과 같은 전력소자(power device) 등은 로직회로를 구동하기 위한 저전압(LV, low voltage) 동작과 LCD 구동을 위한 고전압(HV high voltage) 동작을 모두 필요로 하므로 듀얼 게이트산화막이 적용되어야 한다. 종래의 듀얼 게이트 산화막을 형성하는 방법은 먼저 반도체 기판의 칩영역에 액티브 영역을 한정하는 소자분리막을 형성하고 이와 동시에 스크라이브 영역에 돌출형태의 얼라인먼트 키를 형성한다. 기판상에 제1열산화막을 형성한 다음 칩영역중 고전압영역을 제외한 부분의 제1열산화막을 습식식각하여 고전압동작을 위한 제1게이트 산화막을 형성한다. 이어서, 기판상에 제2열산화막을 형성하여 저전압영역에 저전 압 동작을 위한 게이트 산화막을 형성한다. 따라서, 고전압 동작영역에 두께가 두꺼운 제1열산화막으로 된 제1게이트 산화막을 형성하고 저전압 동작 영역에 두께가 얇은 제2열산화막으로 된 제2게이트 산화막을 형성하여 듀얼게이트 산화막을 형성하게 된다.
그러나, 종래의 듀얼 게이트 산화막을 형성하는 방법은 습식식각공정을 통해 저전압 영역의 제1열산화막을 제거하므로, 얼라인먼트 키의 산화막도 일부분 제거되게 되어 기판표면과 얼라인먼트 키와의 단차가 완화된다. 이와 같이 얼라인먼트 키를 형성한 다음 후속의 습식식각공정을 진행하게 되면 얼라인먼트 키의 산화막이 소모되고, 반복되는 습식식각공정에 의해 심한 경우에는 얼라인먼트 키의 단차가 없어져서 기판 표면과 평탄하게 된다. 얼라인먼트 키의 단차가 제거되면 후속공정에서의 얼라인먼트를 정확하게 수행할 수 없게 되어 오정렬을 일으키게 된다. 이러한 돌출구조를 갖는 얼라인먼트 키의 단차완화에 따른 오정렬 문제를 해결하기 위하여 음각형태의 얼라인먼트 키가 제안되었다.
도 1a 내지 도 1e는 종래의 반도체 장치의 얼라인먼트 키를 형성하는 방법을 설명하기 위한 단면도이다. 도 1a를 참조하면, 반도체 기판(100)상에 패드 산화막(110)과 하드 마스크층(120)을 형성한다. 사진식각공정을 수행하여 상기 하드 마스크층(120)과 패드 산화막(110)을 식각하여 칩영역(101)의 반도체 기판(100)의 일부분 그리고 스크라이브 영역(105)의 반도체 기판(100)의 일부분을 노출시켜 준다. 상기 노출된 반도체 기판(100)을 식각하여 상기 칩영역(101)에 제1트렌치(131)를 형성하고, 상기 스크라이브 영역(105)에 제2트렌치(135)를 형성한다.
도 1b를 참조하면, 상기 제1트렌치(101) 및 제2트렌치(105)가 메워지도록 상기 하드 마스크층(120)상에 산화막(140)을 형성한다. 도 1c를 참조하면, 화학기계적 연마(CMP) 공정을 통해 상기 산화막(140)을 식각하여 기판표면을 평탄화시켜 준다. 따라서, 상기 제1트렌치(131)내에 제1소자분리막(141)이 형성되고, 상기 제2트렌치(135)내에 제2소자분리막(145)이 형성된다. 상기 제1소자분리막(141)은 상기 칩영역(101)의 액티브 영역을 한정한다.
도 1d를 참조하면, 상기 하드 마스크층(120)과 패드 산화막(110)을 제거한다. 도 1e를 참조하면, 기판상에 감광막(150)을 도포한 다음 패터닝하여 상기 스크라이브 영역(105)의 제2소자분리막(145)을 노출시켜 준다. 도 1f를 참조하면, 상기 감광막(150)을 마스크로 하여 상기 노출된 제2소자분리막(145)을 일정두께만큼 식각하여 얼라인먼트 키(135a)를 형성한다. 상기 얼라인먼트 키(135a)는 기판표면에 대하여 H1 만큼의 단차를 갖는 음각형태의 구조를 갖는다. 이때, 상기 제2소자분리막(145)이 완전히 식각되어, 얼라인먼트 키(135a)는 상기 제2트렌치(135)의 깊이에 해당하는 단차를 가질 수도 있다.
종래의 얼라인먼트 키(135a)는 기판표면보다 낮은 단차를 갖는 음각형태를 가지므로, 후속의 습식식각공정에서 상기 소자분리막(145)을 이루는 산화막이 소모되더라도 상기 얼라인먼트 키(135a)의 단차는 오히려 증가하게 된다. 그러므로, 얼라인먼트 키(135a)를 형성한 다음 후속으로 진행되는 습식식각공정시 소자분리막(145)의 산화막이 소모됨에 따른 얼라인먼트 키(135a)의 단차완화는 발생되지 않는다. 그러나, 종래의 얼라인먼트 키 형성방법은 음각형태의 얼라인먼트 키(135a)를 형성하기 위한 마스크공정이 추가되어 공정이 복잡해지는 문제점이 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 추가 마스크공정없이 얼라인먼트 키를 캡핑시켜 줄 수 있는 반도체 장치의 얼라인먼트 키 형성방법을 제공하는 것이다.
또한, 본 발명의 다른 기술적인 과제는 칩영역에 소자형성용 패턴을 형성할 때 스크라이브 영역에 얼라인먼트 키의 캡핑층을 형성하는 반도체 장치의 제조방법을 제공하는 것이다.
상기한 본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 얼라인먼트 키 형성방법은 먼저, 반도체 기판의 칩영역에 액티브 영역을 한정하는 소자분리막을 형성하고, 스크라이브영역에 상기 반도체 기판의 표면과 단차를 갖는 얼라인먼트 키를 형성한다. 상기 기판상에 소자형성층을 형성한 다음 패터닝하여, 상기 칩영역의 상기 반도체 기판상에 소자형성용 패턴을 형성하고, 상기 스크라이브영역의 상기 반도체 기판상에 상기 얼라인먼트 키를 캡핑시켜 주는 캡핑층을 형성한다. 상기 얼라인먼트 키는 상기 기판과 50 내지 2000Å의 단차를 갖는다.
상기 캡핑층은 상기 얼라인먼트 키와 식각선택비를 갖는 물질로 이루어진다. 상기 얼라인먼트 키는 산화막을 포함하고, 상기 캡핑층은 질화막 또는 폴리실리콘막의 단일막 또는 질화막 및 폴리실리콘막의 적층막을 포함한다. 상기 소자형성층은 상기 반도체 장치의 게이트 전극을 형성하기 위한 물질을 포함하거나, 상기 반 도체 장치의 캐패시터 하부전극을 형성하기 위한 물질을 포함하거나, 상기 반도체 장치의 캐패시터 유전막을 형성하기 위한 물질을 포함하거나, 또는 상기 반도체 장치의 캐패시터 하부전극을 형성하기 위한 물질과 유전막을 형성하기 위한 물질의 적층구조를 가질 수도 있다.
본 발명의 반도체 장치의 제조방법은 반도체 기판의 칩영역에 액티브 영역을 한정하는 소자분리막을 형성하고, 스크라이브영역에 상기 반도체 기판의 표면과 단차를 갖는 얼라인먼트 키를 형성한다. 상기 기판상에 절연막과 도전막, 예를 들어 폴리실리콘막을 형성한 다음 식각하여, 상기 칩영역의 상기 반도체 기판상에 게이트 절연막 및 게이트를 형성하고, 상기 스크라이브 영역의 상기 반도체 기판상에 상기 얼라인먼트 키를 덮도록 캡핑층을 형성한다.
또한, 본 발명의 다른 반도체 장치의 제조방법은 반도체 기판의 칩영역에 액티브 영역을 한정하는 소자분리막을 형성하고, 스크라이브영역에 상기 반도체 기판의 표면과 단차를 갖는 얼라인먼트 키를 형성한다. 상기 기판상에 도전막을 형성한 다음 패터닝하여, 상기 칩영역의 상기 반도체 기판상에 캐패시터 하부전극을 형성하고, 상기 스크라이브 영역의 상기 반도체 기판상에 상기 얼라인먼트 키를 캡핑시켜 주는 캡핑층을 형성한다. 상기 캐패시터 하부전극상에 캐패시터 유전막과 캐패시터 상부전극을 형성한다.
본 발명의 다른 반도체 장치의 제조방법은 반도체 기판의 칩영역에 액티브 영역을 한정하는 소자분리막을 형성하고, 스크라이브영역에 상기 반도체 기판의 표면과 단차를 갖는 얼라인먼트 키를 형성한다. 상기 기판상에 도전막을 형성한 다음 패터닝하여, 상기 칩영역의 상기 반도체 기판상에 캐패시터 하부전극을 형성한다. 상기 기판상에 절연막, 예를 들어 질화막을 형성한 다음 식각하여, 상기 캐패시터 하부전극상에 캐패시터 유전막을 형성하고, 상기 스크라이브 영역의 상기 반도체 기판상에 상기 얼라인먼트 키를 캡핑시켜 주는 캡핑층을 형성한다. 상기 캐패시터 유전막상에 캐패시터 상부전극을 형성한다.
본 발명의 또 다른 반도체 장치의 제조방법은 반도체 기판의 칩영역에 액티브 영역을 한정하는 소자분리막을 형성하고, 스크라이브영역에 상기 반도체 기판의 표면과 단차를 갖는 얼라인먼트 키를 형성한다. 상기 기판상에 도전막 및 절연막을 형성한 다음 패터닝하여, 상기 칩영역의 상기 반도체 기판상에 상기 캐패시터 하부전극 및 캐패시터 유전막을 형성하고, 상기 스크라이브 영역의 상기 반도체 기판상에 상기 얼라인먼트 키를 캡핑시켜 주는 캡핑층을 형성한다. 상기 캡핑층은 상기 도전막과 절연막의 적층구조를 갖는다. 상기 캐패시터 유전막상에 캐패시터 상부전극을 형성한다.
본 발명의 또 다른 반도체 장치의 제조방법은 반도체 기판의 칩영역에 액티브 영역을 한정하는 소자분리막을 형성하고, 스크라이브영역에 상기 반도체 기판의 표면과 단차를 갖는 얼라인먼트 키를 형성한다. 상기 기판상에 절연막 및 도전막을 형성한 다음 패터닝하여, 상기 칩영역의 상기 반도체 기판상에 캐패시터 하부전극 및 게이트 산화막을 구비하는 게이트전극을 형성하고, 상기 스크라이브 영역의 상기 반도체 기판상에 상기 얼라인먼트 키를 캡핑시켜 주는 캡핑층을 형성한다. 상기 캐패시터 하부전극상에 캐패시터 유전막 및 캐패시터 상부전극을 형성한다.
또한, 본 발명의 다른 반도체 기판의 제조방법은 반도체 기판의 칩영역에 액티브 영역을 한정하는 소자분리막을 형성하고, 스크라이브영역에 상기 반도체 기판의 표면과 단차를 갖는 얼라인먼트 키를 형성한다. 상기 기판상에 제1절연막 및 도전막을 형성한 다음, 패터닝하여 상기 칩영역의 상기 반도체 기판상에 게이트 절연막을 구비하는 게이트 전극 그리고 캐패시터 하부전극을 형성한다. 상기 기판상에 제2절연막을 형성한 다음 패터닝하여, 상기 캐패시터 하부전극상에 캐패시터 유전막을 형성하고, 상기 스크라이브 영역의 상기 반도체 기판상에 상기 얼라인먼트 키를 캡핑시켜 주는 캡핑층을 형성한다. 상기 캐패시터 유전막상에 캐패시터 상부전극을 형성한다.
또한, 본 발명의 또 다른 반도체 장치의 제조방법은 반도체 기판의 칩영역에 액티브 영역을 한정하는 소자분리막을 형성하고, 스크라이브영역에 상기 반도체 기판의 표면과 단차를 갖는 얼라인먼트 키를 형성한다. 상기 기판상에 제1절연막, 도전막 및 제2절연막을 순차 형성한 다음 패터닝하여, 상기 칩영역의 상기 반도체 기판상에 캐패시터 하부전극 및 유전체막 그리고 게이트 절연막을 구비하는 게이트 전극을 형성하고, 상기 스크라이브 영역의 상기 반도체 기판상에 상기 얼라인먼트 키를 캡핑시켜 주는 캡핑층을 형성한다. 상기 캡핑층은 상기 도전막과 상기 제2절연막의 적층구조를 갖는다. 상기 캐패시터 유전막상에 캐패시터 상부전극을 형성한다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 장치의 얼라인먼트 키를 형성하는 방법을 설명하기 위한 단면도이다. 도 2a를 참조하면, 반도체 기판(200)상에 패드 산화막(210)과 하드 마스크층(220)을 형성한다. 상기 하드 마스크층(220)은 질화막을 포함하며, 후속공정에서 형성될 얼라인먼트 키의 단차에 따라 그의 두께가 결정되어진다. 상기 하드 마스크층(220)과 패드 산화막(210)을 식각하여 상기 반도체 기판(200)의 일부분을 노출시켜 준다. 이때, 상기 반도체 기판(200)중 단위소자들이 형성되는 칩영역(201)의 일부분과 상기 칩영역(201)을 분리시켜 주는 스크라이브 영역(205)의 일부분이 노출된다. 상기 반도체 기판(200)의 노출된 부분을 식각하여 상기 칩영역(201)에 제1트렌치(231)를 형성하고, 상기 스크라이브 영역(205)에 제2트렌치(235)를 형성한다. 상기 제1트렌치(231)는 칩영역(201)의 액티브 영역을 한정하는 소자분리막의 형성을 위한 것이고, 상기 제2트렌치(235)는 스크라이브영역(205)의 얼라인먼트 키의 형성을 위한 것이다.
도 2b를 참조하면, 상기 제1트렌치(201) 및 제2트렌치(205)가 메워지도록 상기 하드 마스크층(220)상에 절연막(240)을 형성한다. 상기 절연막(240)은 상기 제1 및 제2트렌치(201, 205)에 매립이 용이하도록, 캡필특성이 우수한 USG, O3-TEOS USG 또는 고밀도 플라즈마(HDP) 산화막 등이 사용된다. 도 2c를 참조하면, 화학기계적 연마(CMP) 공정을 통해 상기 절연막(240)을 식각하여 기판표면을 평탄화시켜 준다. 따라서, 상기 제1트렌치(231)내에 소자분리막(241)이 형성되고, 상기 제2트렌치(235)내에 얼라인먼트 키(245)가 형성된다. 이때, 상기 제1 및 제2트렌치(201, 205)내에 상기 절연막(240)을 매립하기 전에 상기 제1 및 제2트렌치(201, 205)내에 질화막으로 된 라이너 그리고 라이너와 기판간의 스트레스 완충용 산화막으로서 열산화막과 MTO(middle temperature oxide) 막을 형성할 수도 있다.
도 2d를 참조하면, 상기 하드 마스크층(220)과 패드 산화막(210)을 인산 스트립공정을 통해 제거한다. 따라서, 상기 기판(200)의 칩영역(201)에는 기판표면과 단차진 소자분리막(241)이 형성되고, 상기 스크라이브 영역(205)에는 상기 기판표면과 H2 만큼의 단차를 갖는 돌출형태의 얼라인먼트 키(245)가 형성된다. 상기 얼라인먼트 키(245)의 단차(H2)는 상기 하드 마스크층(220)의 두께, CMP 공정 및 하드마스크의 인산 스트립공정등에 의해 결정된다. 바람직하게는 정확한 정렬이 이루어지도록 상기 얼라인먼트 키(245)는 50 내지 2000Å의 단차를 갖는다. 또한, 상기 하드 마스크층(220)은 500 내지 3000Å의 두께를 갖는 것이 바람직하다.
도 2e를 참조하면, 소자분리막(241)과 얼라인먼트 키(245)를 포함한 기판(200)상에 소자형성층(250)을 형성한다. 상기 소자형성층(250)은 상기 소자분리막(241) 및 상기 얼라인먼트 키(245)와는 식각선택비, 예를 들어 습식식각 선택비를 갖는 물질로 이루어진다. 상기 소자형성층(250)은 도전막 또는 절연막을 포함하며, 도전막으로는 폴리실리콘막을 사용하고, 절연막으로는 질화막을 사용한다. 상기 소 자형성층(250)은 상기 칩영역(201)에 형성되는 단위소자(도면상에 미도시)를 형성하기 위한 층으로서, 게이트 또는 캐패시터의 하부전극을 형성하기 위한 폴리실리콘막, 캐패시터의 ONO 유전막을 구성하는 질화막이 사용될 수도 있다. 또한, 게이트 절연막으로 질화막을 사용하는 경우에는 상기 소자형성층(250)으로 게이트 절연막이 사용될 수도 있다. 이외에도, 상기 소자형성층(250)은 상기 칩영역(201)의 단위소자를 형성하는 다양한 층을 적용할 수 있다.
도 2f를 참조하면, 상기 소자형성층(250)을 패터닝하여 상기 단위소자를 구성하는 소자형성용 패턴(251)을 상기 칩영역(201)에 형성하고, 상기 얼라인먼트 키(245)를 덮도록 상기 스크라이브 영역(205)에 캡핑층(255)을 형성한다. 상기 얼라인먼트 키(245)와는 습식식각 선택비를 갖는 물질로 이루어진 캡핑층(255)이 상기 얼라인먼트 키(245)를 캡핑하고 있으므로, 후속의 단위소자를 형성하기 위한 습식식각공정시 얼라인먼트 키(245)를 구성하는 산화막이 소모되는 것을 차단하게 된다. 그러므로, 상기 캡핑층(255)에 의해 상기 얼라인먼트 키(245)의 기판과의 단차(H2)가 유지되게 된다.
본 발명의 얼라인먼트 키 형성방법은 칩영역(201)의 단위소자를 형성하는 소자형성용 패턴을 형성하는 공정에서 스크라이브 영역(205)에 형성된 얼라인먼트 키(245)를 캡핑시켜 주기 위한 캡핑층(255)을 동시에 형성할 수 있으므로, 추가의 마스크공정없이 얼라인먼트 키의 단차가 유지되도록 할 수 있다.
도 3a 내지 도 3f는 본 발명의 제1실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도이다. 제1실시예에서는, 소자형성층으로 폴리실리콘막을 사용 하여 칩영역에 게이트 및 캐패시터 하부전극을 형성할 때 스크라이브 영역에 얼라인먼트 키의 캡핑층을 동시에 형성하는 것이다.
도 3a를 참조하면, 반도체 기판(300)은 단위소자가 형성되는 칩영역(302)과 상기 칩영역(302)을 분리시켜 주는 스크라이브 영역(305)을 구비한다. 상기 칩영역(302)중 제1영역(301)는 모스 트랜지스터가 형성될 영역이고, 상기 제2영역(303)은 캐패시터가 형성될 영역이다. 도 2a 내지 도 2d에 도시된 공정과 동일한 공정을 진행하여 상기 기판(300)을 식각하여 상기 칩영역(302)의 제1영역(301)에 제1트렌치(311)를 형성하고, 제2영역(303)에 제2트렌치(313)를 형성하며, 스크라이브 영역(305)에 제3트렌치(315)를 형성한다. 상기 제1 내지 제3트렌치(311, 313, 315)에 절연막, 예를 들어 USG, O3-TEOS USG, HDP산화막 등과 같은 산화막을 매립시킨 다음 CMP 하여 제1트렌치(311) 및 제2트렌치(313)에 각각 제1소자분리막(321)과 제2소자 분리막(323)을 형성한다. 이와 동시에 상기 제3트렌치(315)에 돌출형태의 얼라인먼트 키(325)를 형성한다. 상기 얼라인먼트 키(325)는 50 내지 2000Å의 단차를 갖는다.
도 3b를 참조하면, 상기 제1 및 제2소자 분리막(321, 323)과 상기 얼라인먼트 키(325)가 형성된 기판상에 제1절연막(330)과 폴리실리콘막(340)을 형성한다. 상기 폴리실리콘막(340)으로 P형 또는 N형 불순물이 도핑된 폴리실리콘막을 형성하거나, 또는 도핑되지 않은 폴리실리콘막을 증착한 다음 이온주입공정을 통해 소정 도전형의 불순물을 도핑시켜 형성할 수도 있다. 도 3c를 참조하면, 상기 폴리실리콘막(340)과 상기 제1절연막(330)을 식각하여 제1영역(301)에 게이트 산화막(331) 을 구비하는 게이트(341)를 형성한다. 상기 제2영역(303)에는 캐패시터 하부전극(343)이 형성되고, 스크라이브 영역(305)에는 단일의 폴리실리콘막으로 된 캡핑층(345)이 형성된다. 이때, 상기 캐패시터 하부전극(343)과 캡핑층(345)의 하부에는 각각 제1절연막 패턴(333), (335)이 남아있게 된다. 따라서, 상기 칩영역(302)에 게이트전극(341)과 캐패시터 하부전극(343)을 형성할 때, 상기 스크라이브 영역(305)에 얼라인먼트 키(325)를 위한 캡핑층(345)이 동시에 형성된다.
제1실시예에서는, 게이트 전극(341)과 캐패시터 하부전극(343)이 칩영역(302)에 동시에 형성되는 것을 예시하였으나, 폴리실리콘막을 1차로 증착한 다음 패터닝하여 칩영역(302)중 제1영역(301)에 게이트(341)를 형성한 다음 2차로 폴리실리콘막을 증착한 다음 패터닝하여 상기 칩영역(302)중 제2영역(303)에 캐패시터 하부전극(343)을 형성할 수도 있다. 또는 제2영역(303)에 1차로 폴리실리콘막을 증착 및 패터닝하여 캐패시터 하부전극(343)을 형성한 다음 제1영역(301)에 2차로 폴리실리콘막을 증착 및 패터닝하여 게이트를 형성할 수도 있다. 이때, 상기 캡핑층(345)은 게이트 또는 캐패시터 하부전극형성시 형성하는데, 바람직하게는 게이트 형성공정 또는 캐패시터 하부전극 형성공정중 앞선 공정에서 형성하는 것이 바람직한다.
또한, 제1실시예에서는 칩영역(202)에 하나의 트랜지스터가 형성되는 것을 예시하였으나, 고압(high voltage) 트랜지스터, 중압(middle voltage) 및 저압(low voltate)가 형성될 수도 있다. 이때, 칩영역에 소자분리막을 형성하고 스크라이브 영역에 얼라인먼트 키를 형성한 다음, 칩영역에 두께가 두꺼운 고압 트랜지스터의 게이트 절연막, 두께가 얇은 저압 트랜지스터의 게이트 절연막 그리고 중간 두께의 중압 트랜지스터의 게이트 절연막을 각각 형성한다. 이때, 얼라인먼트 키의 캡핑층은 상기 고압, 중압 및 저압 트랜지스터의 게이트 산화막 형성공정중 가장 먼저 수행되는 공정에서 형성되는 것이 바람직하다.
도 3d를 참조하면, 기판상에 제2절연막(350)을 증착한다. 상기 제2절연막(350)은 ONO(oxide-nitride-oxide) 막 또는 탄탈륨 산화막, 지르코늄 산화막, 하프늄 산화막, BST 산화막, PZT 또는 SBT 산화물중에서 선택되는 적어도 하나를 포함한다. 도 3e를 참조하면, 상기 제2절연막(350)을 패터닝하여 상기 캐패시터 하부전극(343)상에 캐패시터 유전막(353)을 형성한다. 도 3f를 참조하면, 상기 기판상에 폴리실리콘막을 증착한 다음 패터닝하여 상기 캐패시터 유전막(353)상에 캐패시터 상부전극(363)을 형성한다. 이때, 상기 게이트(341)보다 상기 캐패시터 하부전극(343)을 먼저 형성하는 경우에는 상기 게이트(341)와 상기 캐패시터 상부전극(363)을 동시에 형성할 수도 있다.
도 4a 내지 도 4d는 본 발명의 제2실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도이다. 제2실시예에서는, 소자형성층으로 폴리실리콘막과 ONO 막을 사용하여 칩영역에 게이트와 캐패시터 하부전극 및 캐패시터 유전막을 형성할 때 스크라이브 영역에 얼라인먼트 키의 캡핑층을 동시에 형성하는 것이다.
도 4a를 참조하면, 반도체 기판(400)은 단위소자가 형성되는 칩영역(402)과 상기 칩영역(402)을 분리시켜 주는 스크라이브 영역(405)을 구비한다. 상기 칩영역(402)중 제1영역(401)은 모스 트랜지스터가 형성될 영역이고, 상기 제2영역(403)은 캐패시터가 형성될 영역이다. 제1실시예에서와 마찬가지로 상기 칩영역(402)의 제1영역(401)과 제2영역(403)에 각각 제1트렌치(411)와 제2트렌치(413)를 형성하고, 스크라이브 영역(405)에 제3트렌치(415)를 형성한다. 상기 제1 내지 제3트렌치(411, 413, 415)에 USG, O3-TEOS USG, HDP산화막 등과 같은 산화막을 매립시킨 다음 CMP 하여 제1트렌치(411) 및 제2트렌치(413)에 각각 제1소자분리막(421)과 제2소자 분리막(423)을 형성한다. 이와 동시에 상기 제3트렌치(415)에 돌출형태의 얼라인먼트 키(425)를 형성한다. 상기 얼라인먼트 키(425)는 50 내지 2000Å의 단차를 갖는다.
도 4b를 참조하면, 상기 제1 및 제2소자 분리막(421, 423)과 상기 얼라인먼트 키(425)가 형성된 기판상에 제1절연막(430)과 폴리실리콘막(440) 및 제2절연막(450)을 순차 형성한다. 상기 폴리실리콘막(440)으로 P형 또는 N형 불순물이 도핑된 폴리실리콘막을 형성하거나, 또는 도핑되지 않은 폴리실리콘막을 증착한 다음 이온주입공정을 통해 소정 도전형의 불순물을 도핑시켜 형성할 수도 있다. 상기 제2절연막(450)은 적어도 질화막을 포함하며, 바람직하게 ONO(oxide-nitride-oxide) 막 또는 NO 막을 포함한다.
도 4c를 참조하면, 상기 폴리실리콘막(440)과 상기 제1 및 제2절연막(430, 450)을 식각하여 제1영역(401)에 게이트 산화막(431)을 구비하는 게이트(441)를 형성한다. 상기 게이트(441)상부에는 제2절연막 패턴(451)이 남아있게 된다. 상기 제2영역(403)에는 캐패시터 하부전극(443) 및 캐패시터 유전막(453)이 형성되고, 스크라이브 영역(405)에는 캡핑층(445a)이 형성된다. 상기 캡핑층(455a)은 폴리실리 콘막 패턴(445)과 제2절연막패턴(455)의 적층구조를 갖는다. 이때, 상기 캐패시터 하부전극(443)과 캡핑층(445a)의 하부에는 각각 제1절연막 패턴(433), (435)이 남아있게 된다. 따라서, 상기 칩영역(402)에 게이트전극(441)과 캐패시터 하부전극(443)을 형성할 때, 상기 스크라이브 영역(405)에 얼라인먼트 키(425)를 위한 캡핑층(445a)이 동시에 형성된다.
본 발명의 제2실시예에서는, 게이트 전극(441)과 캐패시터 하부전극(443)이 칩영역(402)에 동시에 형성되는 것을 예시하였으나, 폴리실리콘막을 1차로 증착한 다음 패터닝하여 칩영역(402)중 제1영역(401)에 게이트(441)를 형성한 다음 2차로 폴리실리콘막과 제2절연막을 증착한 한 다음 패터닝하여 상기 칩영역(402)중 제2영역(403)에 캐패시터 하부전극(443) 및 캐패시터 유전막(453)을 형성할 수도 있다. 또는 제2영역(403)에 캐패시터 하부전극(443) 및 캐패시터 유전막(453)을 형성한 다음 제1영역(401)에 게이트(441)를 형성할 수도 있다. 이때, 상기 캡핑층(445a)은 게이트 또는 캐패시터 하부전극과 캐패시터 유전막을 형성할 때 형성하는데, 바람직하게는 게이트 형성공정 또는 캐패시터 하부전극 및 유전막 형성공정중 앞선 공정에서 형성하는 것이 바람직한다.
도 4d를 참조하면, 상기 기판상에 폴리실리콘막을 증착한 다음 패터닝하여 상기 캐패시터 유전막(453)상에 캐패시터 상부전극(463)을 형성한다. 이때, 상기 게이트(441)보다 상기 캐패시터 하부전극(443)을 먼저 형성하는 경우에는 상기 게이트(441)와 상기 캐패시터 상부전극(463)을 동시에 형성할 수도 있다. 제2실시예에서도 제1실시예에서와 마찬가지로 칩영역에 고압, 중압 및 저압 트랜지스터를 형 성할 수도 있다.
도 5a 내지 도 3f는 본 발명의 제3실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도이다. 제3실시예에서는, 소자형성층으로 질화막을 사용하여 칩영역에 캐패시터 유전막을 형성할 때 스크라이브 영역에 얼라인먼트 키의 캡핑층을 동시에 형성하는 것이다.
도 5a를 참조하면, 반도체 기판(500)은 단위소자가 형성되는 칩영역(502)과 상기 칩영역(502)을 분리시켜 주는 스크라이브 영역(505)을 구비한다. 상기 칩영역(502)중 제1영역(501)은 모스 트랜지스터가 형성될 영역이고, 상기 제2영역(503)은 캐패시터가 형성될 영역이다. 일실시예에서와 마찬가지로 상기 기판(500)을 식각하여 상기 칩영역(502)의 제1영역(501) 및 제2영역(503)에 각각 제1트렌치(511)와 제2트렌치(513)을 형성하고, 상기 스크라이브 영역(505)에 제3트렌치(515)를 형성한다. 상기 제1 내지 제3트렌치(511, 513, 515)에 절연막, 예를 들어 USG, O3-TEOS USG, HDP산화막 등과 같은 산화막을 매립시킨 다음 CMP 하여 제1트렌치(511) 및 제2트렌치(513)에 각각 제1소자분리막(521)과 제2소자 분리막(523)을 형성한다. 이와 동시에 상기 제3트렌치(515)에 돌출형태의 얼라인먼트 키(525)를 형성한다. 상기 얼라인먼트 키(525)는 50 내지 2000Å의 단차를 갖는다.
도 5b를 참조하면, 상기 제1 및 제2소자 분리막(521, 523)과 상기 얼라인먼트 키(525)가 형성된 기판상에 제1절연막(530)과 폴리실리콘막(540)을 형성한다. 상기 폴리실리콘막(540)으로 P형 또는 N형 불순물이 도핑된 폴리실리콘막을 형성하거나, 또는 도핑되지 않은 폴리실리콘막을 증착한 다음 이온주입공정을 통해 소정 도전형의 불순물을 도핑시켜 형성할 수도 있다. 도 5c를 참조하면, 상기 폴리실리콘막(540)과 상기 절연막(530)을 식각하여 제1영역(501)에 게이트 산화막(531)을 구비하는 게이트(541)를 형성한다. 상기 제2영역(503)에는 캐패시터 하부전극(543)이 형성된다. 이때, 상기 캐패시터 하부전극(543) 하부에는 제1절연막 패턴(533)이 남아있게 된다.
본 발명의 제3실시예에서는, 게이트 전극(541)과 캐패시터 하부전극(543)이 칩영역(502)에 동시에 형성되는 것을 예시하였으나, 폴리실리콘막을 1차로 증착한 다음 패터닝하여 칩영역(502)중 제1영역(501)에 게이트(541)를 형성하고, 2차로 폴리실리콘막을 증착한 한 다음 패터닝하여 상기 칩영역(502)중 제2영역(503)에 캐패시터 하부전극(553)을 형성할 수도 있다. 또는 제2영역(503)에 캐패시터 하부전극(543)을 형성한 다음 제1영역(501)에 게이트(541)를 형성할 수도 있다.
도 5d를 참조하면, 기판상에 제2절연막(550)을 증착한다. 상기 절연막(550)은 적어도 질화막을 포함하며, 바람직하게는 ONO 막 또는 NO 막을 포함한다. 도 5e를 참조하면, 상기 제2절연막(550)을 패터닝하여 상기 캐패시터 하부전극(543)상에 캐패시터 유전막(553)을 형성한다. 이때, 상기 스크라이브 영역(505)에 얼라인먼트 키(525)를 위한 캡핑층(555)이 동시에 형성된다. 따라서, 적어도 질화막을 포함하는 캡핑층(555)이 형성되게 된다. 도 5f를 참조하면, 상기 기판상에 폴리실리콘막을 증착한 다음 패터닝하여 상기 캐패시터 유전막(553)상에 캐패시터 상부전극(563)을 형성한다. 제3실시예에서도 제1실시예에서와 마찬가지로 칩영역에 고압, 중압 및 저압 트랜지스터를 형성할 수도 있다.
이상에서 자세히 설명한 바와 같이, 본 발명에 따르면, 스크라이브라인에 기판과 단차를 갖는 얼라인먼트 키를 형성한 다음 후속의 칩영역의 소자형성용 패턴을 형성할 때 상기 얼라인먼트 키를 캡핑시켜 주는 캡핑층을 형성할 수 있다. 따라서, 추가 마스크공정없이 배제되므로, 공정을 단순화하고, 후속의 습식식각공정에서 상기 얼라인먼트 키의 소모를 방지하여 줌으로써 얼라인먼트 키의 단차를 계속하여 유지시켜 얼라인정도를 향상시킬 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (38)

  1. 반도체 기판의 칩영역에 액티브 영역을 한정하는 소자분리막을 형성하고, 스크라이브영역에 상기 반도체 기판의 표면과 단차를 갖는 얼라인먼트 키를 형성하는 단계;
    상기 기판상에 소자형성층을 형성하는 단계;
    상기 소자형성층을 패터닝하여 상기 칩영역의 상기 반도체 기판상에 소자형성용 패턴을 형성하고, 상기 스크라이브영역의 상기 반도체 기판상에 상기 얼라인먼트 키를 캡핑시켜 주는 캡핑층을 형성하는 단계를 포함하는 반도체 장치의 얼라인먼트 키 형성방법.
  2. 제 1 항에 있어서, 상기 캡핑층은 상기 얼라인먼트 키와 식각선택비를 갖는 물질로 이루어지는 것을 특징으로 하는 반도체 장치의 얼라인먼트 키 형성방법.
  3. 제 2 항에 있어서, 상기 얼라인먼트 키는 산화막을 포함하고, 상기 캡핑층은 질화막 또는 폴리실리콘막의 단일막 또는 질화막 및 폴리실리콘막의 적층막을 포함하는 것을 특징으로 하는 반도체 장치의 얼라인먼트 키 형성방법.
  4. 제 1 항 내지 제 3항중 어느 한 항에 있어서, 상기 소자형성층은 상기 반도체 장치의 게이트 전극을 형성하기 위한 물질을 포함하는 것을 특징으로 하는 반도 체 장치의 얼라인먼트 키 형성방법.
  5. 제 1 항 내지 제3항중 어느 한 항에 있어서, 상기 소자형성층은 상기 반도체 장치의 캐패시터 하부전극을 형성하기 위한 물질을 포함하는 것을 특징으로 하는 반도체 장치의 얼라인먼트 키 형성방법.
  6. 제 1 항 내지 제 3 항중 어느 한 항에 있어서, 상기 소자형성층은 상기 반도체 장치의 캐패시터 유전막을 형성하기 위한 물질을 포함하는 것을 특징으로 하는 반도체 장치의 얼라인먼트 키 형성방법.
  7. 제 1 항 내지 제 3 항중 어느 한 항에 있어서, 상기 소자 형성층은 상기 반도체 장치의 캐패시터 하부전극을 형성하기 위한 물질과 유전막을 형성하기 위한 물질의 적층구조를 갖는 것을 특징으로 하는 반도체 장치의 얼라인먼트 키 형성방법.
  8. 제1항에 있어서, 상기 소자분리막과 얼라인먼트 키를 형성하는 것은
    상기 기판중 상기 소자분리막과 상기 얼라인먼트 키가 형성된 부분이 노출되도록 상기 기판상에 패드 산화막과 하드 마스크층을 형성하고,
    상기 기판의 노출된 부분을 식각하여 상기 칩영역에 제1트렌치 그리고 상기 스크라이브 영역에 제2트렌치를 형성하며,
    상기 제1트렌치에 상기 소자분리막을 형성하고 상기 제2트렌치에 상기 얼라인먼트 키를 형성하는 것을 특징으로 하는 반도체 장치의 얼라인먼트 키 형성방법.
  9. 제8항에 있어서, 상기 하드 마스크층은 500 내지 3000Å의 두께를 갖는 것을 특징으로 하는 반도체 장치의 얼라인먼트 키 형성방법.
  10. 제1항 또는 제9항에 있어서, 상기 얼라인먼트 키의 단차는 50 내지 2000Å인 것을 특징으로 하는 반도체 장치의 얼라인먼트 키 형성방법.
  11. 반도체 기판의 칩영역에 액티브 영역을 한정하는 소자분리막을 형성하고, 스크라이브영역에 상기 반도체 기판의 표면과 단차를 갖는 얼라인먼트 키를 형성하는 단계;
    상기 기판상에 절연막을 형성하는 단계;
    상기 절연막상에 도전막을 형성하는 단계; 및
    상기 도전막과 상기 절연막을 식각하여 상기 칩영역의 상기 반도체 기판상에 게이트 절연막 및 게이트를 형성하고, 상기 스크라이브 영역의 상기 반도체 기판상에 상기 얼라인먼트 키를 덮도록 캡핑층을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  12. 제 11 항에 있어서, 상기 도전막은 상기 얼라인먼트 키와 식각선택비를 갖는 물질로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
  13. 제 12항에 있어서, 상기 얼라인먼트 키는 산화막을 포함하고, 상기 도전막은 폴리실리콘막을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  14. 제11항 내지 제13항중 어느 한 항에 있어서, 상기 얼라인먼트 키의 단차는 50 내지 2000Å인 것을 특징으로 하는 반도체 장치의 제조방법.
  15. 반도체 기판의 칩영역에 액티브 영역을 한정하는 소자분리막을 형성하고, 스크라이브영역에 상기 반도체 기판의 표면과 단차를 갖는 얼라인먼트 키를 형성하는 단계;
    상기 기판상에 도전막을 형성하는 단계;
    상기 도전막을 패터닝하여 상기 칩영역의 상기 반도체 기판상에 캐패시터 하부전극을 형성하고, 상기 스크라이브 영역의 상기 반도체 기판상에 상기 얼라인먼트 키를 캡핑시켜 주는 캡핑층을 형성하는 단계;
    상기 캐패시터 하부전극상에 캐패시터 유전막을 형성하는 단계; 및
    상기 캐패시터 유전막상에 캐패시터 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  16. 제 15 항에 있어서, 상기 도전막은 상기 얼라인먼트 키와 식각선택비를 갖는 물질로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
  17. 제 16 항에 있어서, 상기얼라인먼트 키는 산화막을 포함하고, 상기 도전막은 폴리실리콘막으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
  18. 제15항 내지 제17항중 어느 한 항에 있어서, 상기 얼라인먼트 키의 단차는 50 내지 2000Å인 것을 특징으로 하는 반도체 장치의 제조방법.
  19. 반도체 기판의 칩영역에 액티브 영역을 한정하는 소자분리막을 형성하고, 스크라이브영역에 상기 반도체 기판의 표면과 단차를 갖는 얼라인먼트 키를 형성하는 단계;
    상기 기판상에 도전막을 형성하는 단계;
    상기 도전막을 패터닝하여 상기 칩영역의 상기 반도체 기판상에 캐패시터 하부전극을 형성하는 단계;
    상기 기판상에 절연막을 형성하는 단계;
    상기 절연막을 식각하여 상기 캐패시터 하부전극상에 캐패시터 유전막을 형성하고, 상기 스크라이브 영역의 상기 반도체 기판상에 상기 얼라인먼트 키를 캡핑시켜 주는 캡핑층을 형성하는 단계; 및
    상기 캐패시터 유전막상에 캐패시터 상부전극을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  20. 제 19 항에 있어서, 상기 절연막은 상기 얼라인먼트 키와 식각선택비를 갖는 물질로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
  21. 제 20 항에 있어서, 상기 얼라인먼트 키는 산화막으로 이루어지고, 상기 절연막은 질화막으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
  22. 제19항 내지 제21항중 어느 한 항에 있어서, 상기 얼라인먼트 키의 단차는 50 내지 2000Å인 것을 특징으로 하는 반도체 장치의 제조방법.
  23. 반도체 기판의 칩영역에 액티브 영역을 한정하는 소자분리막을 형성하고, 스크라이브영역에 상기 반도체 기판의 표면과 단차를 갖는 얼라인먼트 키를 형성하는 단계;
    상기 기판상에 도전막을 형성하는 단계;
    상기 기판상에 절연막을 형성하는 단계;
    상기 도전막과 상기 절연막과 식각하여 상기 칩영역의 상기 반도체 기판상에 상기 캐패시터 하부전극 및 캐패시터 유전막을 형성하고, 상기 스크라이브 영역의 상기 반도체 기판상에 상기 얼라인먼트 키를 캡핑시켜 주는 캡핑층을 형성하되, 상기 캡핑층은 상기 도전막과 절연막의 적층구조를 갖도록 형성하는 단계;
    상기 캐패시터 유전막상에 캐패시터 상부전극을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  24. 제 23 항에 있어서, 상기 도전막과 상기 절연막은 상기 얼라인먼트 키와 식각선택비를 갖는 물질로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
  25. 제 24 항에 있어서, 상기 얼라인먼트 키는 산화막으로 이루어지고, 상기 도전막은 폴리실리콘막으로 이루어지며, 상기 절연막은 질화막으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
  26. 제23항 내지 제25항중 어느 한 항에 있어서, 상기 얼라인먼트 키의 단차는 50 내지 2000Å인 것을 특징으로 하는 반도체 장치의 제조방법.
  27. 반도체 기판의 칩영역에 액티브 영역을 한정하는 소자분리막을 형성하고, 스크라이브영역에 상기 반도체 기판의 표면과 단차를 갖는 얼라인먼트 키를 형성하는 단계;
    상기 기판상에 절연막을 형성하는 단계;
    상기 절연막상에 도전막을 형성하는 단계;
    상기 도전막과 상기 절연막을 패터닝하여 상기 칩영역의 상기 반도체 기판상에 캐패시터 하부전극 및 게이트 산화막을 구비하는 게이트전극을 형성하고, 상기 스크라이브 영역의 상기 반도체 기판상에 상기 얼라인먼트 키를 캡핑시켜 주는 캡 핑층을 형성하는 단계;
    상기 캐패시터 하부전극상에 캐패시터 유전막을 형성하는 단계; 및
    상기 캐패시터 유전막상에 캐패시터 상부전극을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  28. 제 27 항에 있어서, 상기 도전막은 상기 얼라인먼트 키와 식각선택비를 갖는 물질로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
  29. 제 28 항에 있어서, 상기 얼라인먼트 키는 산화막으로 이루어지고, 상기 도전막은 폴리실리콘막으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
  30. 제27항 내지 제29항중 어느 한 항에 있어서, 상기 얼라인먼트 키의 단차는 50 내지 2000Å인 것을 특징으로 하는 반도체 장치의 제조방법.
  31. 반도체 기판의 칩영역에 액티브 영역을 한정하는 소자분리막을 형성하고, 스크라이브영역에 상기 반도체 기판의 표면과 단차를 갖는 얼라인먼트 키를 형성하는 단계;
    상기 기판상에 제1절연막을 형성하는 단계;
    상기 제1절연막상에 도전막을 형성하는 단계;
    상기 제1절연막과 상기 도전막을 패터닝하여 상기 칩영역의 상기 반도체 기 판상에 게이트 절연막을 구비하는 게이트 전극 그리고 캐패시터 하부전극을 형성하는 단계;
    상기 기판상에 제2절연막을 형성하는 단계;
    상기 제2절연막을 식각하여 상기 캐패시터 하부전극상에 캐패시터 유전막을 형성하고, 상기 스크라이브 영역의 상기 반도체 기판상에 상기 얼라인먼트 키를 캡핑시켜 주는 캡핑층을 형성하는 단계; 및
    상기 캐패시터 유전막상에 캐패시터 상부전극을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  32. 제 31 항에 있어서, 상기 제2절연막은 상기 얼라인먼트 키와 식각선택비를 갖는 물질로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
  33. 제 32 항에 있어서, 상기 얼라인먼트 키는 산화막으로 이루어지고, 상기 제2절연막은 질화막으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
  34. 제31항 내지 제33항중 어느 한 항에 있어서, 상기 얼라인먼트 키의 단차는 50 내지 2000Å인 것을 특징으로 하는 반도체 장치의 제조방법.
  35. 반도체 기판의 칩영역에 액티브 영역을 한정하는 소자분리막을 형성하고, 스크라이브영역에 상기 반도체 기판의 표면과 단차를 갖는 얼라인먼트 키를 형성하는 단계;
    상기 기판상에 제1절연막을 형성하는 단계;
    상기 제1절연막상에 도전막을 형성하는 단계;
    상기 도전막상에 제2절연막을 형성하는 단계;
    상기 제1 및 제2절연막과 상기 도전막을 패터닝하여 상기 칩영역의 상기 반도체 기판상에 캐패시터 하부전극 및 유전체막 그리고 게이트 절연막을 구비하는 게이트 전극을 형성하고, 상기 스크라이브 영역의 상기 반도체 기판상에 상기 얼라인먼트 키를 캡핑시켜 주는 캡핑층을 형성하되, 상기 캡핑층은 상기 도전막과 상기 제2절연막의 적층구조를 갖도록 형성하는 단계; 및
    상기 캐패시터 유전막상에 캐패시터 상부전극을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  36. 제 27 항에 있어서, 상기 도전막과 상기 제2절연막은 상기 얼라인먼트 키와 식각선택비를 갖는 물질로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
  37. 제 36 항에 있어서, 상기 얼라인먼트 키는 산화막으로 이루어지며, 상기 도전막은 폴리실리콘막으로 이루어지고, 상기 제2절연막은 질화막으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
  38. 제35항 내지 제37항중 어느 한 항에 있어서, 상기 얼라인먼트 키의 단차는 50 내지 2000Å인 것을 특징으로 하는 반도체 장치의 제조방법.
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