CN1941281B - 形成半导体器件的对准键的方法 - Google Patents
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Abstract
本发明提供了一种不需要额外的掩模形成工艺过程而在半导体器件中形成具有覆盖层的对准键的方法。形成对准键的方法可以包括在半导体衬底的芯片区域中形成限定有源区的隔离层，和在划线道中形成相对于半导体衬底的表面具有台阶高度差的对准键。在衬底上形成用于形成元件的至少一个形成层，并将其图案化，以在芯片区域中的半导体衬底上形成元件形成图案，和在划线道中的半导体衬底上形成覆盖对准键的覆盖层。
Description
技术领域
本发明涉及无需额外的工艺过程形成具有覆盖层的对准键的方法，和制造包括具有覆盖层的对准键的半导体器件的方法。
背景技术
由于半导体器件变得密集和高度集成，所以设计规则可以按比例缩小，单元元件可以变得很小。因此，在制造时在半导体衬底和掩模之间需要精确的对准。通常，对准键形成在半导体衬底的划线道中，用于对准半导体衬底和掩模。对准键之一可以形成在与经浅沟槽隔离(STI)工艺等用于限制芯片区的有源区的隔离层一起的划线道中，并可以具有在衬底上方突出的形状。对准键可以用于栅形成工艺、离子注入工艺、用于选择硅化物形成工艺的硅化阻挡层(SBL)、接触形成工艺等。
因为功率器件例如LCD驱动IC(LDI)等需要用于驱动逻辑电路的低电压操作和用于驱动LCD运行的高电压操作，因此必须使用双栅氧化层。形成双栅氧化层的常规方法可以包括在半导体衬底的芯片区中形成限定有源区的隔离层，和在划线道中同时形成突出对准键。在衬底上形成第一热氧化层之后，除在芯片区域的高电压区域中之外可以湿法蚀刻第一热氧化层，从而形成用于高电压操作的第一栅氧化层。第二热氧化层可以形成在衬底上，从而在低电压区域中形成用于低电压操作的栅氧化层。在高电压区域中第一栅氧化层可以由厚的第一热氧化层形成，在低电压区域中第二栅氧化层可以由薄的第二热氧化层形成。
然而，因为形成双栅氧化层的常规方法可以包括为了除去对准键的氧化物层的一部分，使用湿法刻蚀工艺除去低电压区域的第一热氧化层，所以可能降低在衬底表面和对准键之间的台阶高度差。在形成对准键之后，当执行随后的湿法刻蚀工艺时，可能损耗对准键的氧化物层。如果氧化物层的磨损显著，则因为在重复湿法刻蚀工艺过程中可能除去对准键的台阶高度差，因此对准键可以变得与衬底表面相平。如果对准键的台阶高度差被除去，则在随后工艺过程中不能精确地对准，可能发生未对准。
图1A-1F说明形成半导体器件的对准键的常规方法。参照图1A，在半导体衬底100上可以形成衬垫氧化物层110和硬掩模层120。可以使用光刻法等刻蚀硬掩模层120和衬垫氧化物层110，以暴露芯片区域101中的半导体衬底100的一部分，和划线道105中的半导体衬底100的一部分。可以刻蚀暴露的半导体衬底100，从而在芯片区域101中形成第一沟槽131，和在划线道105中形成第二沟槽135。
参照图1B，在硬掩模层120上可形成氧化物层140以填充第一沟槽131和第二沟槽135。参照图1C，使用化学机械抛光(CMP)等刻蚀氧化物层140以平面化衬底的表面。因而，可以在第一沟槽131内部形成第一隔离层141，可以在第二沟槽135内部形成第二隔离层145。第一隔离层141可以限定芯片区域101的有源区。
参照图1D，可以除去硬掩模层120和衬垫氧化物层110。参照图1E，在衬底上沉积光敏层150，并将其图案化以暴露划线道105的第二隔离层145。参照图1F，可以使用光敏层150作为掩模刻蚀暴露的第二隔离层145，从而形成对准键135a。对准键135a可以具有凹槽结构，该凹槽结构相对于衬底表面具有H1的台阶高度差。可以完全地刻蚀第二隔离层145，对准键135a可以具有与第二沟槽135的深度对应的台阶高度差。
因为将传统的对准键135a凹入以具有低于衬底表面的台阶高度差，当在随后的湿法刻蚀工艺过程中损耗隔离层145的氧化物层时可以仅仅增加台阶高度差。因此，可以避免对准键135a的台阶高度差降低的上述问题，但是因为需要额外的掩模形成工艺过程来形成凹陷的对准键135a，所以工艺过程复杂。
发明内容
本发明的示范性实施例提供了没有额外的掩模形成工艺过程而形成用于覆盖对准键的半导体器件的对准键的方法。示范性实施例还提供制造包括当形成用于在芯片区域中形成元件的图案时制造包含在划线道内形成对准键的覆盖层的半导体器件的方法。
根据示范性实施例，提供一种形成半导体器件的对准键的方法，其包括：在半导体衬底的芯片区域中形成限定有源区的隔离层，并且在划线道中形成相对于半导体衬底的表面具有台阶高度差的对准键。用于元件的至少一个形成层可以形成在衬底上，并可以转换，以在芯片区域中的半导体衬底上形成元件形成图案。覆盖对准键的覆盖层可以形成在划线道内的半导体衬底上。对准键相对于衬底可以具有大约50
到大约2000
的台阶高度差。
至少一个形成层可以是至少一个绝缘层或者导电层。可以通过图案化和/或刻蚀转换用于元件的至少一个形成层。至少一个形成层可以是至少一个绝缘层并且至少一个绝缘层可以是氮化物层。至少一个形成层可以是导电层并且该导电层可以是多晶硅层。至少一个形成层和覆盖层可以由相对于对准键具有刻蚀选择率的材料组成。对准键可以包含氧化物层等，覆盖层可以包含至少一个形成层，或者可以包含包括至少一个形成层的堆叠层。至少一个形成层可以包括用于形成半导体器件的栅电极或者栅绝缘层的材料、或者用于形成半导体器件的电容器的底电极的材料，或者用于形成半导体器件的电容器的介质层的材料、或者包括用于形成电容器的底电极的材料和/或用于形成半导体器件的介质层的材料的堆叠结构。栅电极可以包括栅氧化层和/或栅绝缘层。
形成隔离层和对准键可以包括在衬底上形成衬垫氧化物层和硬掩模层，以衬底上其中形成隔离层和对准键的部分。可以刻蚀衬底的暴露部分以在芯片区域中形成第一沟槽和在划线道内形成第二沟槽。隔离层可以在形成第一沟槽中，对准键可以形成在第二沟槽中。硬掩模层可以具有大约500
到大约3000
的厚度。形成半导体器件的对准键的方法还包括在电容器的底电极上形成电容器的介质层和/或在电容器的介质层上形成电容器上电极。
附图说明
通过参照附图详细描写示范性实施例将使示范性实施例的上述和其他的特征和优点变得更明显，其中：
图1A-1F说明形成传统的半导体器件的对准键的方法；
图2A-2F说明根据示范性实施例形成半导体器件的对准键的方法；
图3A-3F说明根据示范性实施例制造半导体器件的方法；
图4A-4D说明根据示范性实施例制造半导体器件的方法；和
图5A-5F说明根据示范性实施例制造半导体器件的方法。
具体实施方式
现在参照附图更全面地描述各个示范性实施例，其中显示了一些示范性实施例。然而，可以以许多不同的形式实现示范性实施例，且示范性实施例将不应解释为限于在这里阐述的实施例。相反，提供这些实施例以便全面和完全地公开，本公开将示范性实施例的范围完全地传达给本领域的技术人员。整个说明书中相同的数字表示相同的元件。
在这里可以使用空间地相对术语，例如“在...之下”、“在...下面”、“下层”、“在...之上”、“上面”等便于描述图中所述的一个元件或者部件与另一元件或者部件的关系。应该理解，空间相对术语除图中描述的方向之外还包含使用中或操作中的器件的不同的方向。例如，如果翻转图中的器件，则描述为“在其他的元件或者部件下面”或者“在其他的元件或者部件之下”将朝向“在其他的元件或者部件之上”。因而，实例术语“在...下面”可以包含高于和低于两个方向。器件可以另外定向(旋转90°或者在其他的方向)，并因此解释这里所使用的空间相对描述符。
在这里使用的术语仅仅用于描述具体实施例的目的并不打算限制示范性实施例。如在这里使用的，单数形式“一”、和“该”也包含复数形式，除非上下文清楚地指出。还应当理解当在这里使用时，术语“包含”、“包括”说明存在所述部件、整体、步骤、运行、元件、和/或零件，但是不排除存在或者添加一个或多个其他的部件、整体、步骤、运行、元件、零件、和/或它们的组。
除非另外定义，在这里使用的全部的术语(包括专门的和科学术语)具有与属于该示范性实施例领域的普通技术人员通常理解的意义。进一步理解，术语例如在通常使用的词典中定义的术语应该解释为具有与相关技术的上下文的意义一致，不会解释为理想化或者过度地形式意义，除非在这里清楚地定义。
图2A-2F说明根据示范性实施例形成半导体器件的对准键的方法。参照图2A，在半导体衬底200上形成衬垫氧化层210和硬掩模层220。该硬掩模层220可以包括氮化物层等，可以根据待在随后工艺过程中形成的对准键的台阶高度差确定该硬掩模层220的厚度。可以刻蚀硬掩模层220和衬垫氧化物层210以暴露半导体衬底200的一部分。可以暴露其中形成单元元件的半导体衬底200中的芯片区域201的一部分和分离芯片区域201的划线道205的一部分。可以刻蚀半导体衬底200的暴露部分，从而在芯片区域201中形成第一沟槽231，并在划线道205中形成第二沟槽235。第一沟槽231可以形成限定芯片区域201的有源区的隔离层，第二沟槽235可以在划线道205中形成对准键。
参照图2B，在硬掩模层220上形成绝缘层240以填充第一沟槽231和第二沟槽235。绝缘层240可以由USG、O3-TEOS USG、和/或具有改善的间隙填充特性的高密度等离子体(HDP)氧化物层形成，以允许填充第一和第二沟槽231和235。
参照图2C，通过化学机械抛光(CMP)等刻蚀绝缘层240以平面化衬底表面。因而，隔离层241可以形成在第一沟槽231的内部，并且对准键245可以形成在第二沟槽235内部。在通过绝缘层240填充第一和第二沟槽231和235之前，由氮化物层形成的衬里、用于减轻衬里和衬底之间应力的作为氧化物缓冲层的热氧化层、和/或中间温度氧化物(MTO)层可以形成在第一和第二沟槽231和235内部。
参照图2D，可以使用磷酸剥离工艺等除去硬掩模层220和衬垫氧化物层210。隔离层241可以形成在衬底表面和隔离层241之间具有台阶高度差的衬底200的芯片区域201中，突出对准键245可以形成在衬底表面和对准键245之间具有台阶高度差H2的划线道205中。可以依据硬掩模层220的厚度、CMP工艺、和/或硬掩模的磷酸脱膜工艺确定对准键245的台阶高度差H2。对准键245可以具有大约50
到大约2000的台阶高度差。硬掩模层220可以具有大约500到大约3000
的厚度。
参照图2E，可以在具有隔离层241和对准键245的衬底200上形成用于形成元件的层250。该至少一个形成层250可以由相对于隔离层241和对准键245具有刻蚀选择率例如湿法刻蚀选择率等的材料组成。
该至少一个形成层250可以包括导电层或者绝缘层。导电层可以是多晶硅层等，绝缘层可以是氮化物层等。可以使用该至少一个形成层250以在芯片区域201中形成单元元件(未显示)，并且可以使用用于形成栅和/或电容器的底电极的多晶硅层、和/或用于形成电容器的ONO介质层的氮化物层。另外，当栅绝缘层使用氮化物层时，栅绝缘层可以用于该至少一个形成层250。另外，该至少一个形成层250可以使用用于形成芯片区域201的单元元件的多个层。
参照图2F，可以图案化该至少一个形成层250，从而在芯片区域201中形成用于单元元件的图案251，和在划线道205中形成覆盖层255以覆盖对准键245。因为可以构筑由相对于对准键245具有湿法刻蚀选择率的材料组成的覆盖层255以覆盖对准键245，所以覆盖层255延迟、或者防止对准键245的氧化物层在用于形成单元元件的随后湿法刻蚀工艺过程中被损耗。因而，可以通过覆盖层255保持在对准键245和衬底之间的台阶高度差H2。
根据示范性实施例，形成对准键的方法可以保持对准键的台阶高度差，即使没有额外的掩模形成工艺过程，因为覆盖形成在划线道205中的对准键245的覆盖层255可以与形成元件形成图案251以形成芯片区域201的单元元件同时形成。
图3A-3F说明根据示范性实施例制造半导体器件的方法。在示范性实施例中，当使用多晶硅层作为该至少一个形成层在芯片区域形成栅和电容器的底电极时，可以在划线道中同时形成对准键的覆盖层。
参照图3A，半导体衬底300可以包括其中形成单元元件的芯片区域302和分离芯片区域302的划线道305。可以在芯片区域302的第一区域301中形成MOS晶体管，可以在芯片区域302的第二区域303中形成电容器。可以通过与图2A-2D说明的相同的工艺过程刻蚀衬底300，从而在芯片区域302的第一区域301中形成第一沟槽311，在芯片区域302的第二区域303中形成第二沟槽313，和在划线道305中形成第三沟槽315。用绝缘层例如USG、O3-TEOS USG、和/或HDP氧化物层填充第一、第二和第三沟槽311、313、和315，可以执行CMP工艺等，从而在第一沟槽311和第二沟槽313中分别形成第一隔离层321和第二隔离层323。同时，可以在第三沟槽315中形成突出对准键325。
参照图3B，可以在具有第一和第二隔离层321和323和形成于其上的对准键325的衬底上形成第一绝缘层330和多晶硅层340。可以通过沉积掺杂p型和/或n型杂质的多晶硅层，或者通过沉积未掺杂的多晶硅层并经离子注入工艺掺杂p型和/或n型杂质，来形成多晶硅层340。参照图3C，可以刻蚀多晶硅层340和第一绝缘层330，从而在第一区域301中形成具有栅氧化层331的栅341。可以在第二区域303中形成电容器的底电极343，覆盖层345可以由划线道305中的单晶硅层形成。第一绝缘层图案333和335可以分别保留在电容器的底电极343和覆盖层345下面。因而，当在芯片区域302中形成栅电极341和电容器底的电极343时，可以在划线道305中同时形成用于对准键325的覆盖层345。
图3中的示范性实施例说明在芯片区域302中同时形成栅电极341和电容器的底电极343，但作为选择，可以沉积和图案化多晶硅层，从而在芯片区域302的第一区域301中形成栅341，可以沉积和图案化另一多晶硅层，从而在芯片区域302的第二区域303中形成电容器的底电极343。或者，可以在第二区域303中沉积和图案化多晶硅层，以便形成电容器的底电极343，可以在第一区域301中沉积和图案化多晶硅层，以便形成栅极。可以在形成栅的工艺过程和/或形成电容器的底部电极的工艺过程期间形成覆盖层345，可以在待执行的这些工艺过程的第一个的期间形成覆盖层345。
示范性实施例还可以说明形成在芯片区域202中的一个晶体管，但是可以形成高压晶体管、中等电压晶体管、和/或低电压晶体管。在芯片区域中形成隔离层和在划线道中形成对准键之后，可以在芯片区域中形成厚的较高电压晶体管的栅绝缘层、中等电压晶体管的栅绝缘层、和/或薄的较低电压晶体管的栅绝缘层。当栅绝缘层由氮化物层形成时，并且同时形成栅绝缘层和覆盖层时，可以在无论从较高电压、中间电压、和/或较低电压晶体管中首先形成哪个栅氧化层的同时形成对准键的覆盖层。
参照图3D，可以在衬底上沉积第二绝缘层350。第二绝缘层350可以包括氧化物-氮化物-氧化物(ONO)层、氧化钽层、氧化锆层、氧化铪层、BST氧化物层、PZT和/或SBT氧化物层等的至少一个。参照图3E，可以图案化第二绝缘层350，从而在电容器的底电极343上形成电容器的介质层353。参照图3F，可以在衬底上沉积多晶硅层并对其图案化，从而在电容器的介质层353上形成电容器上电极363。当首先在形成栅341之前形成电容器的底电极343时，可以同时形成栅极341和电容器上电极363。
图4A-4D说明根据示范性实施例制造半导体器件的方法。图4A-4D，当使用多晶硅层和/或ONO层作为至少一个形成层在芯片区域中形成栅极、电容器的底电极、和电容器的介质层时，可在划线道中同时形成对准键的覆盖层。
参照图4A，半导体衬底400可以包括其中将形成单元元件的芯片区域402、和分离芯片区域402的划线道405。可以在芯片区域402的第一区域401中形成MOS晶体管，可以在芯片区域402的第二区域403中形成电容器。与图3A中所述的示范性实施例相同，在芯片区域402的第一区域401和第二区域403中分别形成第一沟槽411和第二沟槽413，并可以在划线道405中形成第三沟槽415。在用氧化物层例如USG、O3-TEOS USG、和/或HDP氧化物层413填充第一、第二和第三沟槽411、413和415之后，可以执行CMP工艺等，从而分别在第一沟槽411、第二沟槽413中形成第一隔离层421和第二隔离层423。同时，可以在第三沟槽415中形成突出对准键425。
参照图4B，可以在具有第一和第二隔离层421和423和对准键425的衬底上顺序地形成第一绝缘层430、多晶硅层440和第二绝缘层450。可以通过沉积掺杂p型和/或n型杂质的多晶硅层，或者通过沉积未掺杂的多晶硅层并经离子注入工艺掺杂p型和/或n型杂质形成多晶硅层440。第二绝缘层450可以至少包括氮化物层，例如，氧化物-氮化物-氧化物(ONO)层和/或NO层。
参照图4C，可以刻蚀多晶硅层440和第一和第二绝缘层430和450，从而在第一区域401中形成具有栅绝缘层431的栅极441。第二绝缘层图案451可以留在栅极441上。可以在第二区域403中形成电容器的底电极443和电容器的介质层453，并且可以在划线道405中形成覆盖层445a。覆盖层455a可以具有包括多晶硅层图案445和第二绝缘层图案455的堆叠结构。第一绝缘层图案433和435可以分别保留在电容器的底电极443和覆盖层445a下面。因而，当在芯片区域402中形成栅电极441和电容器的底电极443时，可以在划线道405中同时形成用于对准键425的覆盖层445a。
图4中的示范性实施例说明同时形成在芯片区域402中的栅电极441和电容器的底电极443，但作为选择，可以沉积和图案化第一绝缘层和多晶硅层，以在芯片区域402的第一区域401中形成栅极441，可以沉积和图案化另一多晶硅层和第二绝缘层，以在芯片区域402的第二区域403中形成电容器的底电极443和电容器的介质层453。作为选择，可以在第二区域403中形成电容器的底电极443和电容器的介质层453之后，可以在第一区域401中形成栅极441。当形成栅极和/或电容器的底电极和电容器的介质层时可以形成覆盖层445a，并且可以在形成栅极和/或电容器的底电极和电容器的介质层的前面工艺过程中形成覆盖层445a。
参照图4D，在衬底上沉积多晶硅层并图案化之后，可以在电容器的介质层453上形成电容器上电极463。
当在栅极441之前形成电容器的底电极443时，可以同时形成栅极441和电容器上电极463。在图4A至4D中所示的示范性实施例中，可以与图3A至3F所示的示范性实施例一样形成芯片区域402中的较高电压、中间电压、和/或较低电压晶体管。
图5A-5F说明根据示范性实施例制造半导体器件的方法。在图5中，当使用氮化物层作为器件形成层在芯片区域中形成电容器的介质层时，可以在划线道中同时形成对准键的覆盖层。
参照图5A，半导体衬底500可以包括其中形成单元元件的芯片区域502、和分离芯片区域502的划线道505。可以在芯片区域502的第一区域501中形成MOS晶体管，可以在芯片区域502的第二区域503中形成电容器。与图3A中的示范性实施例相同，蚀刻衬底500从而在芯片区域502的第一区域501和第二区域503中分别形成第一沟槽511和第二沟槽513，并可以在划线道505中形成第三沟槽515。在用绝缘层，例如，氧化物层例如USG、O3-TEOS USG、和/或HDP氧化物层填充第一、第二和第三沟槽511、513、和515之后，可以执行CMP工艺等，从而在第一沟槽511和第二沟槽513中分别形成第一隔离层521和第二隔离层523。同时，可以在第三沟槽515中形成突出对准键525。
参照图5B，可以在具有第一和第二隔离层521和523和对准键525的衬底上形成第一绝缘层530和多晶硅层540。可以通过沉积掺杂p型和/或n型杂质的多晶硅层，或者通过沉积未掺杂的多晶硅层并经离子注入工艺掺杂p型和/或n型杂质形成多晶硅层540。参照图5C，可以刻蚀多晶硅层540和绝缘层530，从而在第一区域501中形成具有栅氧化层531的栅极541。可以在第二区域503中形成电容器的底电极543。第一绝缘层图案533可以留在电容器的底电极543下面。
图5中的示范性实施例说明同时形成在芯片区域502中的栅电极541和电容器的底电极545，但可以通过沉积和图案化栅氧化层和多晶硅层在芯片区域502的第一区域501中形成栅极541，并且可以通过沉积和图案化另一多晶硅层在芯片区域502的第二区域503中形成电容器的底电极543。作为选择，可以在第二区域503中形成电容器的底电极543之后，可以在第一区域501中形成栅极541。
参照图5D，可以在衬底上沉积第二绝缘层550。绝缘层550可以至少包括氮化物层，例如，ONO层和/或NO层。参照图5E，可以图案化第二绝缘层550，从而在电容器的底电极543上形成电容器的介质层553。可以在划线道505中同时形成用于对准键525的覆盖层555。因而，可以形成至少包括氮化物层的覆盖层555。参照图5F，可以在衬底上沉积多晶硅层并对其图案化，从而在电容器的介质层553上形成电容器上电极563。在图5A至5F所示的示范性实施例中，可以与图3A至3F所示的示范性实施例一样在芯片区域中形成较高电压、中间电压、和/或较低电压晶体管。
如上详细地描述，根据示范性实施例，在划线区中形成相对于衬底具有台阶高度差的对准键之后，并且在芯片区域中形成元件形成图案之前，可以形成用于覆盖对准键的覆盖层。因此，因为额外的掩模形成工艺不是必需的，所以可以简化制造，并且覆盖层在随后的湿法刻蚀工艺过程中可以保护对准键，保持对准键的恒定台阶高度差，可以提高对准。
上文说明了示范性实施例并不认为是对其限制。在参照附图所示的示范性实施例具体显示和描述示范性实施例的同时，本领域的普通技术人员应当理解在不脱离权利要求的情况下可以进行方式和细节上的各种变化。
Claims (19)
1.一种形成半导体器件的对准键的方法，包括：
在半导体衬底的芯片区域中形成限定有源区的隔离层；
在划线道中形成相对于所述半导体衬底的表面具有台阶高度差的对准键，其中所述对准键从所述半导体器件的表面突出；
在所述衬底上形成至少一个形成层；和
转换所述至少一个形成层以在所述芯片区域中的半导体衬底上形成元件形成图案，并在所述划线道中的半导体衬底上形成覆盖所述对准键的覆盖层，
其中形成所述隔离层和所述对准键包括：
在所述衬底上形成衬垫氧化物层和硬掩模层，蚀刻所述衬垫氧化物层和所述硬掩膜层以暴露所述衬底的一部分；
蚀刻所述衬底的所述暴露部分以在所述芯片区域中形成第一沟槽以及在所述划线道区中形成第二沟槽；以及
在所述硬掩膜层上形成绝缘层以填充所述第一沟槽和所述第二沟槽；
蚀刻所述绝缘层以平坦化所述衬底表面；
去除所述硬掩膜层和所述衬垫氧化物层以在所述第一沟槽中形成所述隔离层以及在所述第二沟槽中形成所述对准键。
2.权利要求1的方法，其中所述至少一个形成层和覆盖层由相对于所述对准键具有刻蚀选择率的材料组成。
3.权利要求1的方法，其中所述对准键包括氧化物层，所述覆盖层包括至少一个形成层、或者还包括至少一个形成层的堆叠层。
4.权利要求1的方法，其中所述至少一个形成层包括用于形成半导体器件的栅绝缘层或者栅电极的材料。
5.权利要求4的方法，其中所述栅电极包括栅氧化层或者栅绝缘层。
6.权利要求1的方法，其中所述至少一个形成层包括用于形成所述半导体器件的电容器的底电极的材料。
7.权利要求1的方法，其中所述至少一个形成层包括用于形成半导体器件的电容器的介质层的材料。
8.权利要求1的方法，其中所述至少一个形成层包括堆叠结构，该堆叠结构还包括用于形成半导体器件的电容器的底电极的材料和用于形成半导体器件的电容器的介质层的材料。
9.权利要求1的方法，其中所述隔离层和所述对准键的形成包括：
在所述衬底上形成衬垫氧化物层和硬掩模层，以便暴露在所述衬底上其中形成所述隔离层和所述对准键的部分；
刻蚀所述衬底的暴露部分以在所述芯片区域中形成第一沟槽和在所述划线道中形成第二沟槽；和
在所述第一沟槽中形成所述隔离层，在所述第二沟槽中形成所述对准键。
10.权利要求9的方法，其中所述硬掩模层具有
至
的厚度。
11.权利要求1的方法，其中所述对准键的台阶高度差是
至
12.权利要求1的方法，其中转换所述至少一个形成层包括图案化所述至少一个形成层。
13.权利要求1的方法，其中转换所述至少一个形成层包括刻蚀所述至少一个形成层。
14.权利要求6的方法，还包括：
在所述电容器的底电极上形成电容器的介质层；和
在所述电容器的介质层上形成电容器上电极。
15.权利要求8的方法，还包括：
在所述电容器的介质层上形成电容器上电极。
16.权利要求1的方法，其中所述至少一个形成层是至少一个绝缘层。
17.权利要求16的方法，其中所述至少一个绝缘层是氮化物层。
18.权利要求1的方法，其中所述至少一个形成层是导电层。
19.权利要求18的方法，其中所述导电层是多晶硅层。
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