TW201644039A - 形成分離閘記憶體單元陣列連同低及高電壓邏輯裝置之方法 - Google Patents
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Abstract
一種在具有記憶體、低電壓LV及高電壓HV區之一基材上形成一記憶體裝置的方法，該方法包括：形成成對的間隔開記憶體堆疊於該記憶體區中；形成與該基材絕緣之一第一導電層於該基材上方；形成一第一絕緣層於該第一導電層上，並從該記憶體區及HV區移除該第一絕緣層；執行一導電材料沉積以加厚該記憶體區及HV區中之該第一導電層、及在該LV區中形成一第二導電層於該第一絕緣層上；執行一蝕刻以薄化該記憶體區及HV區中的該第一導電層及移除該LV區中之該第二導電層；從該LV區移除該第一絕緣層；及將該第一導電層圖案化以形成該第一導電層的區塊於該記憶體區、該LV區及該HV區中。
Description
本申請案主張2015年1月22日提出申請之美國臨時專利申請案第62/106,531號的權利。
本發明係關於非揮發性記憶體單元陣列。
所屬技術領域中已熟知將分離閘記憶體單元形成為此類記憶體單元之一陣列。舉例而言，美國專利第7,868,375號揭示一種記憶體單元陣列，其中各記憶體單源包括一浮閘、一控制閘、一選擇閘、一抹除閘，全部形成於具有經界定於一源極與汲極區域間之一通道區域的一基材上。為有效率地使用空間，該等記憶體單元經成對形成，且各對共用一共同源極區域及抹除閘。
亦已知在相同於記憶體單元陣列的晶圓晶粒上形成低電壓邏輯裝置及高電壓邏輯裝置二者。此類邏輯裝置可包括：電晶體，其等各具有一源極及汲極；及一多晶矽閘，其控制介於源極與汲極之間的通道區域之導電率。習用的邏輯裝置形成包括先形成該多晶矽閘(較佳地使用相同的多晶矽沉積處理來形成記憶體單元之抹除及選擇
閘、及形成該邏輯裝置之多晶矽閘)，再進行一LDD植入以形成該等源極及汲極區域，藉此使該等源極區域/汲極區域向該多晶矽閘自行對齊。該等多晶矽閘區塊防止任何的植入到達該閘下方的通道區域。高電壓邏輯裝置經設計以在較高電壓下操作，且一般係藉由使用一較高之LDD植入能量製成，以使所形成之該等源極區域/汲極區域藉此具有一較高的崩潰電壓(breakdown voltage)。
有一問題，即隨著裝置之幾何結構持續按比例縮小至較小的大小，該等邏輯裝置之多晶矽閘變得太薄而無法有效地阻擋HV(高電壓)LDD植入，該HV LDD植入可穿透該相對薄的多晶矽閘並進入該通道區域(其不利地影響效能)。習用的解決方案係降低該HV LDD植入之植入能量以防止此類多晶矽層穿透。然而，該較低植入能量導致一較低的閘控二極體(gated-diode)崩潰電壓，因此非所欲地限制高電壓電晶體之操作電壓。
前述之該等問題及需求係藉由一種形成一記憶體裝置的方法解決。該方法包括提供一矽基材(其中該基材具有一記憶體區、一LV(低電壓)區及一HV(高電壓)區，藉由延伸進入該基材之一表面的絕緣材料使該等區彼此絕緣，且其中該基材具有一第一導電類型)；形成成對的間隔開之記憶體堆疊於該基材上及該記憶體區中(其中各記憶體堆疊包括設置於該基材上方且與該基材絕緣之一浮閘、及設置於該浮閘上方且與該浮閘絕緣之一控制閘)；形成位於該基材上方且與該基材絕緣之一第一導電層於該記憶體區、該LV區及該HV
區中(其中該第一導電層向上延伸於該等對記憶體堆疊上方)；在該記憶體區、該LV區及該HV區中在該第一導電層上形成一第一絕緣層；從該記憶體區及該HV區移除該第一絕緣層，同時保留該LV區中的該第一絕緣層；執行導電材料沉積以加厚該記憶體區及該HV區中之該第一導電層、及在該LV區中形成一第二導電層於該第一絕緣層上；執行蝕刻以薄化該記憶體區及該HV區中的該第一導電層、及移除該LV區中之該第二導電層(其中在該記憶體區及該HV區中之該第一導電層的一頂部表面比該LV區中之該第一絕緣層的一底部表面高)；從該LV區移除該第一絕緣層；及將該第一導電層圖案化以形成該第一導電層的區塊於該記憶體區、該LV區及該HV區中(其中該LV區中之該第一導電層的該等區塊之高度小於該HV區中之該第一導電層的該等區塊之高度)。
本發明的其他目的與特徵將藉由檢視說明書、申請專利範圍與隨附圖式而變得顯而易見。
10‧‧‧基材
12‧‧‧二氧化矽(氧化物)層
14‧‧‧多晶矽(或非晶矽)層；第一多晶矽層；第一多晶矽；浮閘
16‧‧‧絕緣層；氧化物層
18‧‧‧第二多晶矽層；控制閘
20‧‧‧絕緣層；層
20a‧‧‧氮化矽；氮化物；氮化矽層
20b‧‧‧二氧化矽；氧化矽
20c‧‧‧氮化矽
22‧‧‧二氧化矽
24‧‧‧氮化矽層；氮化矽
26‧‧‧複合間隔物
28‧‧‧光阻
30、31‧‧‧間隔物
32‧‧‧光阻材料
33‧‧‧氧化物層；層；氧化物
34‧‧‧基材；源極區域；第一區域
36‧‧‧二氧化矽；穿隧氧化物
38‧‧‧光阻材料；光阻
42‧‧‧多晶矽層；多晶矽
42a、42b、42c‧‧‧多晶矽區塊
42d‧‧‧多晶矽區塊；閘多晶矽；多晶矽
44‧‧‧阻斷氧化物；阻斷氧化物層
46‧‧‧記憶體單元區；區；記憶體單元
48‧‧‧LV(低電壓)邏輯裝置區
50‧‧‧HV(高電壓)邏輯裝置區
52‧‧‧STI絕緣區域
54、58、60、68‧‧‧光阻
56‧‧‧多晶矽；虛置多晶矽
62、66‧‧‧汲極區域
64‧‧‧源極區域
70‧‧‧高電壓源極區域
72‧‧‧高電壓汲極區域
74、75‧‧‧多晶矽閘
76‧‧‧通道區域
78‧‧‧通道植入
S1、S2‧‧‧堆疊
圖1A至圖1P係繪示形成本發明之記憶體裝置的步驟之側剖面圖。
圖2A係繪示得自一足夠厚之HV閘的所欲植入之一模擬之側剖面圖。
圖2B係繪示得自一不夠厚之HV閘的非所欲植入之一模擬之側剖面圖。
本發明係一種在與記憶體單元陣列相同的晶圓晶粒上形成低及高電壓邏輯裝置的技術，藉此可運用足夠高的電壓植入以使該等高電壓邏輯裝置加工成形而不穿透該高電壓邏輯裝置之多晶矽閘。
參照圖1A至圖1P，圖中顯示用以在相同的晶圓上製造一記憶體單元及低電壓/高電壓邏輯裝置的製程中之步驟的剖面圖。本製程藉由在P型單晶矽的基材10上形成二氧化矽(氧化物)層12而開始。之後，如圖1A所繪示，在二氧化矽層12上形成一第一多晶矽(或非晶矽)層14。隨後在與圖1A之視圖垂直的方向上圖案化第一多晶矽層14。
於第一多晶矽層14上形成另一絕緣層16，諸如二氧化矽(或甚至一複合層，諸如ONO(氧化物、氮化物、氧化物))。接著，在氧化物層16上形成一第二多晶矽層18。在第二多晶矽層18上形成另一絕緣層20，且該絕緣層在隨後的乾式蝕刻期間係用作為一硬遮罩。在較佳實施例中，層20係一包含氮化矽20a、二氧化矽20b及氮化矽20c的複合NON(氮化物、氧化物、氮化物)層。所得結構顯示於圖1B中。該硬遮罩可替代地係氧化矽20b和氮化矽20c之一複合層(忽略氮化物20a)。該硬遮罩亦可替代地僅以一厚的氮化矽層20a形成。
在該結構上塗布光阻材料(未顯示)，且執行一遮罩步驟以曝露該光阻材料之所選定部分。顯影該光阻並使用該光阻作為一遮罩，蝕刻該結構。具體而言，對複合層20、第二多晶矽層18、及絕緣層16進行非等向性蝕刻直到第一多晶矽層14經暴露。所得結構顯
示於圖1C中。雖然只顯示兩個「堆疊」(S1及S2)，但應清楚的是可有若干個彼此分離的此種「堆疊」存在。
在該結構上形成二氧化矽22。接下來形成氮化矽層24。對氮化矽24進行非等向性蝕刻，從而在堆疊S1及S2之各者周圍留下一複合間隔物26(其係二氧化矽22及氮化矽24的組合)。間隔物之形成為所屬技術領域中眾所周知，且其涉及將材料沉積在一結構的輪廓上方，接著進行非等向性蝕刻處理，藉此移除該結構之水平表面上的材料，但在該結構之垂直定向表面上之材料大部分保持完好(具有圓化的上表面)。所得結構顯示於圖1D中。
於該結構上方形成一氧化物層，接著進行一非等向性蝕刻，而在堆疊S1及S2之周圍留下氧化物間隔物30。在堆疊S1及S2(以及其他交替的堆疊S1及S2之對)之間的區域上方形成光阻28。為便於討論起見，堆疊S1及S2之對間的區域將稱為「內部區域」，而在該內部區域之外面的區域(即，相鄰的堆疊S1及S2之對之間)將稱為「外部區域」。藉由等向性蝕刻移除外部區域內的經暴露間隔物30。所得結構顯示於圖1E中。
移除光阻28後，對內部區域及外部區域中之經暴露部分第一多晶矽14進行非等向性蝕刻。於多晶矽過蝕刻期間將蝕刻(移除)部分的氧化物層12。較薄的剩餘氧化物層將較佳地留在基材10上，以防止基材10受損。所得結構顯示於圖1F中。
於該結構上方形成一氧化物層，接著進行一非等向性蝕刻，而在堆疊S1及S2之周圍留下氧化物間隔物31且在基材34上留
下氧化物層33。於該結構上方形成另一氧化物層以加厚間隔物31和層33。接著形成及遮罩光阻材料32，從而在堆疊S1及S2之間的內部區域中留下開口。同樣地，與顯示於圖1E中之圖式相似，該光阻係位在其他交替的堆疊對之間。所得結構需經離子植入(即，進入基材10之經暴露部分)，該離子植入在其中形成源極區域34(即，與該基材之導電類型不同的區域)。接著藉由例如濕式蝕刻，移除內部區域中與堆疊S1及S2和氧化物層33相鄰的氧化物間隔物31。所得結構顯示於圖1G中。
移除在堆疊S1及S2的外部區域中的光阻材料32。施用高溫熱退火步驟以活化離子植入並且完成源極接面(即，第一或源極區域34)之形成。接著在各處形成二氧化矽36。該結構再次被光阻材料38覆蓋，並進行一遮罩步驟，從而曝露堆疊S1及S2的外部區域，並使光阻材料38覆蓋堆疊S1及S2之間的內部區域。進行氧化物非等向性蝕刻並接著進行等向性濕式蝕刻，用以從堆疊S1及S2的外部區域移除氧化物36以及氧化物33，且有可能用以降低堆疊S1及S2的外部區域中氧化物間隔物31之厚度。所得結構顯示於圖1H中。各堆疊包括：一浮閘14，其設置於基材上方且與基材絕緣；及一控制閘18，其形成於浮閘14上方且與浮閘14絕緣。該內部區域(介於堆疊S1及S2之間)包括沿著該等堆疊S1及S2之側壁形成於該基材上的一穿隧氧化物36。
一氧化物層經形成於該基材之表面上(或者氧化物33之一些在先前的氧化物蝕刻後留存下來)。在移除光阻38後，一多晶
矽層經形成於該結構上方，隨後一阻斷氧化物層44形成於多晶矽層42上。所得結構顯示於圖1I中，該圖係一放大視圖，顯示記憶體單元區46(即，其中將形成記憶體單元之晶圓之彼(等)區)、LV(低電壓)邏輯裝置區48(即，其中將形成低電壓邏輯裝置之晶圓晶粒之彼(等)區)、及HV(高電壓)邏輯裝置區50(即，其中將形成高電壓邏輯裝置之晶圓晶粒之彼(等)區)。藉由STI絕緣區域52(經形成於該基材內填充有絕緣之溝槽)使區46、48、50彼此分開。
光阻54經形成於該結構上方，且經使用光微影術及光阻蝕刻圖案化，以使光阻僅留存於LV邏輯裝置區48中。接著執行氧化物蝕刻以從(數個)記憶體單元區46及(數個)高電壓邏輯裝置區50移除阻斷氧化物，如圖1J所繪示。在移除光阻54之後，一第二層多晶矽56經沉積於該結構上方，其加厚(數個)記憶體單元區46及(數個)HV邏輯裝置區50中之多晶矽42，且得到(數個)LV邏輯裝置48中在阻斷氧化物44上方之虛置多晶矽56，如圖1K所繪示。
執行多晶矽CMP(chemical-mechanical polish，化學機械研磨)蝕刻以減小經組合之邏輯多晶矽42與虛置多晶矽56的厚度，如圖1L所繪示。進一步之多晶矽蝕刻減小(數個)記憶體單元區46及(數個)HV邏輯裝置區50中之多晶矽42的厚度，但此厚度(例如，1000Å或更厚)大於(數個)LV邏輯裝置區48中在阻斷氧化物44下方之多晶矽42的厚度。藉由此多晶矽蝕刻來移除阻斷氧化物上方之所有虛置多晶矽56。所得結構顯示於圖1M中。
使用氧化物蝕刻以移除阻斷氧化物層44。可執行N+多晶矽預摻雜植入(例如，砷劑或磷光體)。可形成並使用光阻58，以在此植入係非所欲之彼等區域中阻斷此植入(例如，P-調整片(P-tab)/P-井置入接觸(P-well pick-up))，如圖1N所繪示。
在移除光阻58後，新的光阻60經形成於該結構上方、且經使用光微影術及光阻蝕刻圖案化移除光阻60(記憶體單元46、LV邏輯裝置48及HV邏輯裝置區50除外)。接著使用蝕刻以藉由移除多晶矽42之經暴露部分將多晶矽42圖案化，留下(數個)記憶體單元區46中分別係該等記憶體單元之選擇閘及抹除閘的多晶矽42a及42b區塊，留下(數個)LV邏輯裝置區48中之係該等LV邏輯裝置之導電閘的多晶矽42c區塊，及留下(數個)HV邏輯裝置區50中之係該等HV邏輯裝置之導電閘的多晶矽42d區塊。選擇閘多晶矽區塊42a/抹除閘多晶矽區塊42b及HV邏輯裝置閘多晶矽區塊42d之厚度(高度)大於LV邏輯裝置閘多晶矽區塊42c之厚度(高度)，如圖1O所示。
在移除光阻60後，且在執行一可選的多晶矽再氧化(re-ox)製程之後，執行記憶體單元LDD及LV邏輯裝置LDD植入，以在(數個)記憶體單元區46中形成汲極區域62及在(數個)LV邏輯裝置區48中形成源極區域64/汲極區域66。接著，在記憶體單元46及LV邏輯裝置區48上方形成光阻68，使(數個)HV邏輯裝置50經暴露。執行HV邏輯裝置LDD植入，以在(數個)HV邏輯裝置區50中形成高電壓源極區域70/高電壓汲極區域72。(數個)HV邏輯裝置
區50中之相對厚的閘多晶矽42d防止該植入穿透進入多晶矽42d下方之該等下伏通道區域。所得結構顯示於圖1P中。
模擬顯示HV邏輯裝置多晶矽閘之增加的厚度有效地防止非所欲之植入穿透多晶矽閘進入通道區域。如圖2B所示，使用一500Å厚的多晶矽閘74及一磷光體植入，該磷光體之一些穿透多晶矽閘74且經植入多晶矽閘74下方之通道區域76內(請見通道植入78)。然而，如圖2A所示，使用相同的植入能量，一1000Å厚的多晶矽閘75有效地阻斷該植入到達通道區域76。此外，使用與在(數個)LV邏輯裝置區及該等記憶體單元選擇閘中形成多晶矽閘相同的多晶矽處理步驟形成(數個)HV邏輯裝置區中之較厚的多晶矽閘。
應了解，本發明不受限於本文上述提及與描述的(多個)實施例，而是涵蓋屬於隨附申請專利範圍之範疇內的任何及所有變化例。例如，本文中對本發明的引述並非意欲用以限制任何申請專利範圍或申請專利範圍術語之範疇，而僅是用以對可由申請專利範圍中一或多項所涵蓋的一或多種技術特徵作出引述。上文描述之材料、程序及數值實例僅為例示性，且不應視為對申請專利範圍之限制。再者，如從申請專利範圍及說明中可明白顯示，並非所有方法步驟皆須完全依照所說明或主張的順序執行，而是可以任意的順序來執行，只要是可適當地形成本發明之記憶體單元對及相關聯的邏輯裝置即可。最後，單一材料層可形成為多個具有同樣或類似材料之層，且反之亦然。
應注意的是，如本文中所使用，「在...上方(over)」及「在...之上(on)」之用語皆含括性地包括「直接在...之上(directly on)」
(無居中的材料、元件或間隔設置於其間)及「間接在...之上(indirectly on)」(有居中的材料、元件或間隔設置於其間)。同樣地，「相鄰的(adjacent)」一詞包括了「直接相鄰的」(無居中的材料、元件或間隔設置於其間)及「間接相鄰的」(有居中的材料、元件或間隔設置於其間)的含意，「安裝於(mounted to)」一詞則包括了「直接安裝於」(無居中的材料、元件或間隔設置於其間)及「間接安裝於」(有居中的材料、元件或間隔設置於其間)的含意，以及「電性耦接(electrically coupled)」一詞則包括了「直接電性耦接」(無居中的材料或元件於其間將各元件電性相連接)及「間接電性耦接」(有居中的材料或元件於其間將各元件電性相連接)的含意。舉例而言，「在基材上方(over a substrate)」形成元件可包括直接在基材上形成元件而其間無居中的材料/元件存在，以及間接在基材上形成元件而其間有一或多個居中的材料/元件存在。
10‧‧‧基材
42a、42b、42c‧‧‧多晶矽區塊
42d‧‧‧多晶矽區塊；閘多晶矽；多晶矽
46‧‧‧記憶體單元區；區；記憶體單元
48‧‧‧LV(低電壓)邏輯裝置區
50‧‧‧HV(高電壓)邏輯裝置區
52‧‧‧STI絕緣區域
62、66‧‧‧汲極區域
64‧‧‧源極區域
68‧‧‧光阻
72‧‧‧高電壓汲極區域
Claims (6)
- 一種形成一記憶體裝置之方法，其包含：提供一矽基材，其中該基材具有一記憶體區、一LV區及一HV區，藉由延伸進入該基材之一表面的絕緣材料使該等區彼此絕緣，且其中該基材具有一第一導電類型；形成成對的間隔開記憶體堆疊於該基材上及該記憶體區中，其中各記憶體堆疊包括：一浮閘，其經設置於該基材上方且與該基材絕緣，及一控制閘，其經設置於該浮閘上方且與該浮閘絕緣；形成位於該基材上方且與該基材絕緣之一第一導電層於該記憶體區、該LV區及該HV區中，其中該第一導電層向上延伸於該等對記憶體堆疊上方；在該記憶體區、該LV區及該HV區中在該第一導電層上形成一第一絕緣層；從該記憶體區及該HV區移除該第一絕緣層，同時保留該LV區中的該第一絕緣層；執行一導電材料沉積以加厚該記憶體區及該HV區中之該第一導電層、及在該LV區中形成一第二導電層於該第一絕緣層上；執行一蝕刻以薄化該記憶體區及該HV區中的該第一導電層、及移除該LV區中之該第二導電層，其中在該記憶體區及該HV區中之該第一導電層的一頂部表面比該LV區中之該第一絕緣層的一底部表面高； 從該LV區移除該第一絕緣層；以及將該第一導電層圖案化以形成該第一導電層的區塊於該記憶體區、該LV區及該HV區中，其中該LV區中之該第一導電層的該等區塊之高度小於該HV區中之該第一導電層的該等區塊之高度。
- 如請求項1之方法，其進一步包含：執行一第一植入，以形成具有不同於該第一導電類型之一第二導電類型的區域於該基材之該等記憶體區及LV區中；以及執行一第二植入，以形成具有不同於該第一導電類型之一第二導電類型的區域於該基材之該HV區中。
- 如請求項2之方法，其中該第二植入之一植入能量大於該第一植入之一植入能量。
- 如請求項2之方法，其進一步包含：在該第二植入前，在該基材上方形成光阻於該記憶體區及該LV區中，其中該光阻從該記憶體區及該LV區阻斷該第二植入。
- 如請求項2之方法，其中該記憶體區及該LV區中具第二導電類型之該等區域的一崩潰電壓(breakdown voltage)低於該HV區中具第二導電類型之該等區域的一崩潰電壓。
- 如請求項1之方法，其中該執行該蝕刻以薄化該第一導電層包括一化學機械研磨蝕刻。
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