JP5549411B2 - 半導体素子の製造方法、半導体メモリの製造方法、及び半導体素子 - Google Patents

Description

本発明は、酸化シリコン等の下部絶縁膜、窒化シリコン等の中間絶縁膜、及び酸化シリコン等の上部絶縁膜が積層されたゲート絶縁膜を持つトランジスタを含む半導体素子の製造方法、半導体メモリの製造方法、及び半導体素子に関する。

不揮発性半導体メモリに、フローティングゲート型、ＳＯＮＯＳ型等のトランジスタが広く使用されている。フローティングゲート型のメモリセルトランジスタは、第１のゲート絶縁膜、フローティングゲート、第２のゲート絶縁膜、及びコントロールゲートが積層されたゲート構造を有する。ＳＯＮＯＳ型のメモリセルトランジスタのゲート絶縁膜は、酸化シリコン等の下部絶縁膜、窒化シリコン等の中間絶縁膜、及び酸化シリコン等の上部絶縁膜が積層された層構造を有する。

メモリセルトランジスタを動作させるために、高耐圧トランジスタが搭載される。また、センスアンプ等には、低電圧トランジスタが用いられる。このため、高耐圧トランジスタ用の相対的に厚いゲート絶縁膜、及び低電圧トランジスタ用の相対的に薄いゲート絶縁膜が形成される。

さらに、高耐圧トランジスタと低電圧トランジスタとの中間の電圧で動作する中電圧トランジスタを搭載する場合がある。

国際公開第２００８／０４１６１３号

低電圧トランジスタと同一の構造を持つトランジスタを、中電圧トランジスタとして使用すると、ゲート絶縁膜に定格値以上の電圧が印加される。このため、ゲート絶縁膜の寿命が低下し、十分な信頼性が得られなくなる。高耐圧トランジスタと同一の構造のトランジスタを、中電圧トランジスタとして使用すると、駆動電流が小さくなることにより、回路の応答速度が遅くなってしまう。駆動電流の低下を防止するためには、トランジスタの面積を広くしなければならず、集積度の向上に逆行することになる。

中電圧トランジスタのゲート絶縁膜の厚さを最適化しようとすると、厚さの異なる３種類のゲート絶縁膜を形成しなければならない。

本発明の目的は、中電圧トランジスタを形成するための工程数の増加を抑制することが可能な半導体素子の製造方法を提供することである。本発明の他の目的は、中電圧トランジスタを形成するための工程数の増加を抑制することが可能な半導体メモリの製造方法を提供することである。本発明のさらに他の目的は、上述の製造方法に適した構造を持つ半導体素子を提供することである。

本発明の一観点によると、
半導体基板の上に、下部絶縁膜、前記下部絶縁膜とは異なる材料を有し、膜厚が１０ｎｍ以下である中間絶縁膜、及び前記中間絶縁膜とは異なる材料を有する上部絶縁膜を順番に形成する工程と、
前記半導体基板の表面の第１の領域の前記上部絶縁膜を除去し、第２の領域には、前記上部絶縁膜を残す工程と、
前記第１の領域の前記下部絶縁膜と前記中間絶縁膜とをゲート絶縁膜として含む第１のトランジスタと、前記第２の領域の前記下部絶縁膜、前記中間絶縁膜、及び前記上部絶縁膜をゲート絶縁膜として含む第２のトランジスタとを形成する工程と
を有する半導体素子の製造方法が提供される。

本発明の他の観点によると、
半導体基板の上に、酸化シリコンを有する下部絶縁膜、窒化シリコンを有し、膜厚が１０ｎｍ以下である中間絶縁膜、及び酸化シリコンを有する上部絶縁膜を順番に形成する工程と、
前記半導体基板の表面の行方向及び列方向に周期的に画定された複数の第１の領域内の前記上部絶縁膜を除去し、前記第１の領域の各々に対応して画定された第２の領域内には、前記上部絶縁膜を残す工程と、
前記第１の領域内の前記下部絶縁膜と前記中間絶縁膜とをゲート絶縁膜として含むセレクトトランジスタ、及び前記第２の領域内の前記下部絶縁膜、前記中間絶縁膜、及び前記上部絶縁膜をゲート絶縁膜として含むメモリセルトランジスタを、前記セレクトトランジスタのソースと前記メモリセルトランジスタのドレインとが共通の不純物拡散領域で構成されるように形成する工程と
を有する半導体メモリの製造方法が提供される。

本発明のさらに他の観点によると、
半導体基板の上に、下部絶縁膜、及び前記下部絶縁膜とは異なる材料を有する中間絶縁膜を順番に形成する工程と、
前記半導体基板の表面の第１の領域、第３の領域及び第４の領域の前記中間絶縁膜及び前記下部絶縁膜を除去し、第２の領域には、前記中間絶縁膜及び前記下部絶縁膜を残す工程と、
前記第１の領域、前記第３の領域、及び前記第４の領域の前記半導体基板の上に、第１の高耐圧用ゲート絶縁膜を形成する工程と、
前記第１の領域の前記第１の高耐圧用ゲート絶縁膜を除去する工程と
前記第１の領域の前記第１の高耐圧用ゲート絶縁膜を除去する工程の後に、前記第１の領域の前記半導体基板の上、及び前記第２の領域の前記中間絶縁膜の上に、前記中間絶縁膜とは異なる材料を有する上部絶縁膜を形成するとともに、前記第３の領域及び前記第４の領域の前記第１の高耐圧用ゲート絶縁膜の上に、又は、前記第３の領域及び前記第４の領域の前記第１の高耐圧用ゲート絶縁膜の一部として、前記上部絶縁膜を形成する工程と、
前記第４の領域の前記上部絶縁膜及び前記第１の高耐圧用ゲート絶縁膜を除去する工程と、
前記第４の領域の前記上部絶縁膜及び前記第１の高耐圧用ゲート絶縁膜を除去する工程の後に、前記第４の領域の前記半導体基板の上に、低電圧用ゲート絶縁膜を形成する工程と、
前記第３の領域の前記第１の高耐圧用ゲート絶縁膜と前記上部絶縁膜とをゲート絶縁膜として含む高耐圧トランジスタを形成する工程と、
前記第４の領域の前記低電圧用ゲート絶縁膜を含む低電圧トランジスタを形成する工程と、
前記第１の領域の前記上部絶縁膜をゲート絶縁膜として含む第１のトランジスタを形成する工程と、
前記第２の領域の前記下部絶縁膜、前記中間絶縁膜、及び前記上部絶縁膜をゲート絶縁膜として含む第２のトランジスタを形成する工程と
を有する半導体素子の製造方法が提供される。

本発明のさらに他の観点によると、
半導体基板の上に、下部絶縁膜、及び前記下部絶縁膜とは異なる材料を有する中間絶縁膜を順番に形成する工程と、
前記半導体基板の表面の行方向及び列方向に周期的に画定された複数の第１の領域内ならびに第３の領域および第４の領域の前記中間絶縁膜及び前記下部絶縁膜を除去し、前記第１の領域の各々に対応して画定された第２の領域内には、前記中間絶縁膜及び前記下部絶縁膜を残す工程と、
前記半導体基板の表面の第３の領域及び第４の領域の前記半導体基板の上に、第１の高耐圧用ゲート絶縁膜を形成する工程と、
前記第１の領域の前記半導体基板の上、及び前記第２の領域の前記中間絶縁膜の上に、前記中間絶縁膜とは異なる材料を有する上部絶縁膜を形成するとともに、前記第３の領域及び前記第４の領域の前記第１の高耐圧用ゲート絶縁膜の上に、又は、前記第３の領域及び前記第４の領域の前記第１の高耐圧用ゲート絶縁膜の一部として、前記上部絶縁膜を形成する工程と、
前記第４の領域の前記第１の高耐圧用ゲート絶縁膜及び前記上部絶縁膜を除去する工程と、
前記第４の領域の前記半導体基板の上に、前記第１の高耐圧用ゲート絶縁膜と前記上部絶縁膜との合計の厚さよりも薄い低電圧用ゲート絶縁膜を形成する工程と、
前記第３の領域の前記第１の高耐圧用ゲート絶縁膜と前記上部絶縁膜とをゲート絶縁膜として含む高耐圧トランジスタを形成する工程と、
前記第４の領域の前記低電圧用ゲート絶縁膜を含む低電圧トランジスタを形成する工程と、
前記第１の領域内の前記上部絶縁膜をゲート絶縁膜として含むセレクトトランジスタ、及び前記第２の領域内の前記下部絶縁膜、前記中間絶縁膜、及び前記上部絶縁膜をゲート絶縁膜として含むメモリセルトランジスタを、前記セレクトトランジスタのソースと前記メモリセルトランジスタのドレインとが共通の不純物拡散領域で構成されるように形成する工程と
を有し、さらに、
同一の列に配置された前記第１の領域内の前記セレクトトランジスタのドレインに接続されたビット線、
同一の行に配置された前記第２の領域内の前記メモリセルトランジスタのゲート電極に接続された第１のワード線、
同一の行に配置された前記第２の領域内の前記メモリセルトランジスタのソースに接続されたソース線、
同一の行に配置された前記第１の領域内の前記セレクトトランジスタのゲート電極に接続された第２のワード線、
前記ビット線に接続され、前記ビット線の電位を制御する列デコーダ、
前記第１のワード線に接続され、前記第１のワード線の電位を制御する電圧印加回路、
前記ソース線に接続され、前記ソース線の電位を制御する第１の行デコーダ、及び
前記第２のワード線に接続され、前記第２のワード線の電位を制御する第２の行デコーダ
を形成する工程を含む半導体メモリの製造方法が提供される。

本発明のさらに他の観点によると、
半導体基板の上に形成された第１の下部絶縁膜、前記第１の下部絶縁膜の上に配置され、前記第１の下部絶縁膜とは異なる材料を有し、膜厚が１０ｎｍ以下である第１の中間絶縁膜、及び前記第１の中間絶縁膜の上に配置され、前記第１の中間絶縁膜とは異なる材料を有する第１の上部絶縁膜をゲート絶縁膜として含む複数の第１のトランジスタと、
前記半導体基板の上に形成され、前記第１の下部絶縁膜と材料及び厚さが同一の第２の下部絶縁膜、及び前記第１の中間絶縁膜と材料及び厚さが同一の第２の中間絶縁膜をゲート絶縁膜として含み、前記第２の中間絶縁膜にゲート電極が接している複数の第２のトランジスタと
を有し、
前記第１のトランジスタの各々のドレインと、前記第２のトランジスタの各々のソースとが、共通の不純物拡散領域で形成されてメモリセルを構成し、複数のメモリセルが、前記半導体基板の行方向及び列方向に周期的に配置されており、さらに、
同一の列に配置された前記メモリセルの前記第１のトランジスタのドレインに接続されたビット線と、
同一の行に配置された前記第２のトランジスタのゲート電極に接続された第１のワード線と、
同一の行に配置された前記第２のトランジスタのソースに接続されたソース線と、
同一の行に配置された前記第１のトランジスタのゲート電極に接続された第２のワード線と、
前記ビット線に接続され、前記ビット線の電位を制御する列デコーダと、
前記第１のワード線に接続され、前記第１のワード線の電位を制御する電圧印加回路と、
前記ソース線に接続され、前記ソース線の電位を制御する第１の行デコーダと、
前記第２のワード線に接続され、前記第２のワード線の電位を制御する第２の行デコーダと
を含み、
前記第１の行デコーダが、前記第２のトランジスタのゲート絶縁膜と同一の層構造を持つ第３のトランジスタを含み、前記第２の行デコーダが、前記第２のトランジスタのゲート絶縁膜と同一の層構造を持つ第４のトランジスタを含む半導体素子が提供される。

少なくとも２つの異なるトランジスタで、ゲート絶縁膜の成膜工程が共通化されるため、工程数の増加を抑制することができる。

実施例１による半導体素子の製造方法で製造されるメモリセルの断面図である。 実施例１による半導体素子の製造方法で製造されるトランジスタのゲート絶縁膜の層構造及びエクステンション部の構成を示す概略図である。 実施例１による方法の製造途中段階における半導体素子の断面図（その１）である。 実施例１による方法の製造途中段階における半導体素子の断面図（その２）である。 実施例１による方法の製造途中段階における半導体素子の断面図（その３）である。 実施例１による方法の製造途中段階における半導体素子の断面図（その４）である。 実施例１による方法の製造途中段階における半導体素子の断面図（その５）である。 実施例１による方法の製造途中段階における半導体素子の断面図（その６）である。 実施例１による方法の製造途中段階における半導体素子の断面図（その７）である。 実施例１による方法の製造途中段階における半導体素子の断面図（その８）である。 実施例１による方法の製造途中段階における半導体素子の断面図（その９）である。 実施例１による方法の製造途中段階における半導体素子の断面図（その１０）である。 実施例１による方法の製造途中段階における半導体素子の断面図（その１１）である。 実施例１による方法の製造途中段階における半導体素子の断面図（その１２）である。 実施例１による方法の製造途中段階における半導体素子の断面図（その１３）である。 実施例２による半導体素子の製造方法で製造されるメモリセルの断面図である。 実施例２による半導体素子の製造方法で製造されるトランジスタのゲート絶縁膜の層構造及びエクステンション部の構成を示す概略図である。 実施例２による方法の製造途中段階における半導体素子の断面図（その１）である。 実施例２による方法の製造途中段階における半導体素子の断面図（その２）である。 実施例２による方法の製造途中段階における半導体素子の断面図（その３）である。 実施例２による方法の製造途中段階における半導体素子の断面図（その４）である。 実施例２による方法の製造途中段階における半導体素子の断面図（その５）である。 実施例２による方法の製造途中段階における半導体素子の断面図（その６）である。 実施例２による方法の製造途中段階における半導体素子の断面図（その７）である。 実施例２による方法の製造途中段階における半導体素子の断面図（その８）である。 実施例３による方法の製造途中段階における半導体素子の断面図（その１）である。 実施例３による方法の製造途中段階における半導体素子の断面図（その２）である。 実施例４による半導体素子の製造方法で製造されるメモリセルの断面図である。 実施例５による半導体素子の製造方法で製造されるメモリセルの断面図である。 ゲート絶縁膜として酸化シリコン膜を用いたトランジスタと、酸化シリコン膜と窒化シリコン膜との２層構造を用いたトランジスタとの電気特性の測定結果を示すグラフである。 実施例による半導体メモリの等価回路図である。 実施例による半導体メモリの動作を説明するための図表である。

図３１に、実施例による半導体素子の等価回路図の一例を示す。半導体基板の表面の列方向及び行方向に、メモリセルＣＥＬが周期的に配置されている。メモリセルＣＥＬの各々は、メモリセルトランジスタＭＴｒと、セレクトトランジスタＳＴｒとを含む。メモリセルトランジスタＭＴｒのドレインと、セレクトトランジスタＳＴｒのソースとが相互に接続されている。具体的には、メモリセルトランジスタＭＴｒのドレインと、セレクトトランジスタＳＴｒのソースとが、共通の不純物拡散領域で構成される。メモリセルトランジスタＭＴｒのゲート絶縁膜は、窒化シリコン膜を酸化シリコン膜で挟んだ３層構造を有する。このような３層構造の膜は、ＯＮＯ膜と呼ばれる。

メモリセルＣＥＬの各行に対応して、１本の第１のワード線ＷＬ１、１本の第２のワード線ＷＬ２、１本のソース線ＳＬが配置されている。メモリセルＣＥＬの各列に対応して、１本のビット線ＢＬが配置されている。第１のワード線ＷＬ１は、対応する行の複数のメモリセルトランジスタＭＴｒのゲート電極に接続される。第２のワード線ＷＬ２は、対応する行のセレクトトランジスタＳＴｒのゲート電極に接続される。ソース線ＳＬは、対応する行のメモリセルトランジスタＭＴｒのソースに接続される。ビット線ＢＬは、対応する列のセレクトトランジスタＳＴｒのドレインに接続される。

第１の行デコーダＲＤ１が、ソース線ＳＬに接続されており、ソース線ＳＬの電位を制御する。第２の行デコーダＲＤ２が、第２のワード線ＷＬ２に接続されており、第２のワード線ＷＬ２の電位を制御する。電圧印加回路ＶＳが、第１のワード線ＷＬ１に接続されており、第１のワード線ＷＬ１の電位を制御する。列デコーダＣＤが、ビット線ＢＬに接続されており、ビット線ＢＬの電位を制御する。列デコーダＣＤにセンスアンプＳＡが接続されている。センスアンプＳＡは、ビット線ＢＬに流れる電流を検出する。

電圧印加回路ＶＳは、高耐圧ＮＭＯＳトランジスタＨＴｒＮ及び高耐圧ＰＭＯＳトランジスタＨＴｒＰを含む。列デコーダＣＤ及びセンスアンプＳＡは、低電圧ＮＭＯＳトランジスタＬＴｒＮ及び低電圧ＰＭＯＳトランジスタＬＴｒＰを含む。第１の行デコーダＲＤ１は、第１の中電圧ＮＭＯＳトランジスタＭ１ＴｒＮ及び第１の中電圧ＰＭＯＳトランジスタＭ１ＴｒＰを含む。第２の行デコーダＲＤ２は、第２の中電圧ＮＭＯＳトランジスタＭ２ＴｒＮ及び第２の中電圧ＰＭＯＳトランジスタＭ２ＴｒＰを含む。

以下、図３１に示した半導体素子の動作について、図３２を参照して説明する。メモリセルトランジスタＭＴｒ及びセレクトトランジスタＳＴｒが形成されているウェルの電位は、０Ｖに設定されている。

まず、メモリセルトランジスタＭＴｒに書き込まれた情報を読み出す方法について説明する。選択すべきメモリセルＣＥＬに接続されているビット線ＢＬ及び第２のワード線ＷＬ２の電位をＶｃｃとする。その他のビット線ＢＬ及び第２のワード線ＷＬ２の電位は０Ｖとする。ソース線ＳＬの電位は、すべて０Ｖとし、第１のワード線ＷＬ１の電位は、すべてＶｃｃとする。

選択されたメモリセルＣＥＬのメモリセルトランジスタＭＴｒのＯＮＯ膜に電荷が蓄積されている場合には、メモリセルトランジスタＭＴｒのゲート電圧をＶｃｃにしても、メモリセルＣＥＬに電流が流れない。このため、選択されたビット線ＢＬには電流が流れない。選択されたメモリセルＣＥＬのメモリセルトランジスタＭＴｒのＯＮＯ膜に電荷が蓄積されていない場合には、選択されたメモリセルＣＥＬを介して、ビット線ＢＬからソース線ＳＬに電流が流れる。センスアンプＳＡでビット線ＢＬに流れる電流を検出することにより、メモリセルＣＥＬに書き込まれた情報を読み出すことができる。

次に、書込み方法について説明する。選択すべきメモリセルＣＥＬに接続されているビット線ＢＬの電位を０Ｖとし、その他のビット線ＢＬの電位をＶｃｃとする。選択すべきメモリセルＣＥＬに接続されているソース線ＳＬに、パルス信号を印加する。パルス信号のピーク電圧は例えば５．５Ｖとする。その他のソース線ＳＬの電位は０Ｖとする。

選択すべきメモリセルＣＥＬに接続されている第１のワード線ＷＬ１に、徐々に上昇する電圧を印加する。その他の第１のワード線ＷＬ１の電位は０Ｖとする。選択すべきメモリセルＣＥＬに接続されている第２のワード線ＷＬ２の電位をＶｃｃとし、その他の第２のワード線ＷＬ２の電位を０Ｖとする。

選択されたメモリセルＣＥＬのセレクトトランジスタＳＴｒがオン状態になる。ソース線ＳＬにパルス電圧が印加されると、メモリセルトランジスタＭＴｒにドレイン電流が流れる。ドレイン電流によってホットエレクトロンが発生し、ＯＮＯ膜に電荷の蓄積が行われる。

以下、第１のワード線ＷＬ１に印加する電圧を徐々に上昇させる理由について説明する。メモリセルトランジスタＭＴｒのゲート電極に高い電圧を印加すると、メモリセルトランジスタＭＴｒの電気抵抗が、セレクトトランジスタＳＴｒの電気抵抗に対して小さくなってしまう。そうすると、メモリセルトランジスタＭＴｒのソースドレイン間の電圧が低下し、ホットエレクトロンが発生しにくくなる。書込み初期の段階で、第１のワード線ＷＬ１の電位を低くしておくと、メモリセルトランジスタＭＴｒの電気抵抗が低下しない。このため、メモリセルトランジスタＭＴｒのソースドレイン間に高い電圧が印加され、ホットエレクトロンが発生し易くなる。

ＯＮＯ膜に電荷が蓄積されると、メモリセルトランジスタＭＴｒのしきい値が上昇する。このため、ゲート電極に印加する電圧が高くなっても、メモリセルトランジスタＭＴｒの電気抵抗が過度に低くなることはない。

このように、第１のワード線ＷＬ１に印加する電圧を徐々に上昇させることにより、ホットエレクトロンを発生し易くし、効率的な書込みを行うことができる。

次に、消去方法について説明する。消去時には、ビット線ＢＬ及び第２のワード線ＷＬ２の電位を０Ｖにする。ソース線ＳＬの電位は５Ｖとし、第１のワード線ＷＬ１の電位は−５Ｖとする。メモリセルトランジスタＭＴｒのゲート電極と、ソースとの電位差により、すべてのメモリセルトランジスタＭＴｒのＯＮＯ膜に蓄積されていた電荷が、半導体基板に引き抜かれる。これにより、情報の消去が行われる。

図１に、実施例１による半導体素子のメモリセルトランジスタＭＴｒ及びセレクトトランジスタＳＴｒの断面図を示す。

シリコン等の半導体基板１０の表層部に素子分離絶縁膜１１が形成されている。素子分離絶縁膜１１により活性領域が画定される。この活性領域は、Ｐ型ウェル１５内に配置される。Ｐ型ウェル１５の底面及び側面に、それぞれＮ型埋込ウェル１６及びＮ型拡散領域１７が形成されている。これにより、Ｐ型ウェル１５が、半導体基板１０に形成される他のウェルから電気的に絶縁された状態が得られる。

活性領域内に、メモリセルトランジスタＭＴｒ及びセレクトトランジスタＳＴｒが形成されている。メモリセルトランジスタＭＴｒは、ゲート電極３５Ａ、ゲート絶縁膜、エクステンション部４４、ソース４７を含む。セレクトトランジスタＳＴｒは、ゲート電極３５Ａ、ゲート絶縁膜、エクステンション部４４、及びドレイン４７を含む。

メモリセルトランジスタＭＴｒのドレインと、セレクトトランジスタＳＴｒのソースとは、共通のエクステンション部４４で構成されており、高濃度の深い拡散領域は形成されていない。ゲート電極３５Ａの側面に、サイドウォールスペーサ４５が形成されている。メモリセルトランジスタＭＴｒのソース４７、セレクトトランジスタＳＴｒのドレイン４７、及びゲート電極３５Ａの上面に、金属シリサイド膜５０が形成されている。

メモリセルトランジスタＭＴｒのゲート絶縁膜は、酸化シリコンからなる下部絶縁膜２５、窒化シリコンからなる中間絶縁膜２６、及び酸化シリコンまたは酸窒化シリコンからなる上部絶縁膜２７がこの順番に積層された３層構造を有する。この３層構造の膜は、ＯＮＯ膜と呼ばれる。セレクトトランジスタＳＴｒのゲート絶縁膜は、酸化シリコンからなる下部絶縁膜２５と窒化シリコンからなる中間絶縁膜２６との２層構造を有する。

メモリセルトランジスタＭＴｒの下部絶縁膜２５、及びセレクトトランジスタＳＴｒの下部絶縁膜２５は、同一の成膜工程で形成される。さらに、メモリセルトランジスタＭＴｒの中間絶縁膜２６、及びセレクトトランジスタＳＴｒの中間絶縁膜２６も、同一の成膜工程で形成される。

図２に、各トランジスタのゲート絶縁膜の層構造及びエクステンション部の構成を示す。メモリセルトランジスタＭＴｒのゲート絶縁膜は、酸化シリコンからなる厚さ５ｎｍの下部絶縁膜２５、窒化シリコンからなる厚さ６ｎｍの中間絶縁膜２６、及び酸化シリコンまたは酸窒化シリコンからなる厚さ５ｎｍの上部絶縁膜２７の３層で構成される。セレクトトランジスタＳＴｒ、第１の中電圧ＮＭＯＳトランジスタＭ１ＴｒＮ、及び第２の中電圧ＮＭＯＳトランジスタＭ２ＴｒＮのゲート絶縁膜は、酸化シリコンからなる厚さ５ｎｍの下部絶縁膜２５と、窒化シリコンからなる厚さ６ｎｍの中間絶縁膜２６との２層で構成される。この２層構造のゲート絶縁膜の等価酸化膜厚（ＥＯＴ）は、約８ｎｍである。

高耐圧ＮＭＯＳトランジスタＨＴｒＮのゲート絶縁膜３２は酸化シリコンで形成され、その厚さは１４〜１５ｎｍである。低電圧ＮＭＯＳトランジスタＬＴｒＮのゲート絶縁膜３４は酸化シリコンで形成され、その厚さは３ｎｍである。

第１の中電圧ＮＭＯＳトランジスタＭ１ＴｒＮのエクステンション部４０の形成及びチャネルドーズは、高耐圧ＮＭＯＳトランジスタＨＴｒＮのエクステンション部４０の形成及びチャネルドーズと同時に行われる。第２の中電圧ＮＭＯＳトランジスタＭ２ＴｒＮのエクステンション部４２の形成及びチャネルドーズは、低電圧ＮＭＯＳトランジスタＬＴｒＮのエクステンション部４２の形成及びチャネルドーズと同時に行われる。セレクトトランジスタＳＴｒのエクステンション部４４の形成及びチャネルドーズは、メモリセルトランジスタＭＴｒのエクステンション部４４の形成及びチャネルドーズと同時に行われる。

ゲート絶縁膜の構造、及び後述するエクステンション部の注入条件とチャネルドーズの条件とから、各トランジスタの定格電圧は、例えば下記のようになる。
・高耐圧ＮＭＯＳトランジスタＨＴｒＮ １０Ｖ
・第１の中電圧ＮＭＯＳトランジスタＭ１ＴｒＮ ６Ｖ
・第２の中電圧ＮＭＯＳトランジスタＭ２ＴｒＮ ３Ｖ
・低電圧ＮＭＯＳトランジスタＬＴｒＮ １．８Ｖ
・セレクトトランジスタＳＴｒ ３Ｖ
・メモリセルトランジスタＭＴｒ ５Ｖ
このように、メモリセルトランジスタＭＴｒ以外に、定格電圧が異なる４種類のトランジスタが形成される。第１の中電圧ＮＭＯＳトランジスタＭ１ＴｒＮ及び第２の中電圧ＮＭＯＳトランジスタＭ２ＴｒＮのゲート絶縁膜の成膜は、メモリセルトランジスタＭＴｒの下部絶縁膜２５及び中間絶縁膜２６の成膜と同時に行われる。このため、中電圧用トランジスタに最適な厚さのゲート絶縁膜を形成するための成膜工程を新規に追加する必要がない。

図２では、ＮＭＯＳトランジスタについて示したが、高耐圧、中電圧、及び低電圧のＰＭＯＳトランジスタの関係も、ＮＭＯＳトランジスタの場合と同様である。

次に、図３Ａ、図３Ｂ〜図１５Ａ、図１５Ｂを参照して、実施例１による半導体素子の製造方法について説明する。

図３Ａ及び図３Ｂに示すように、シリコン等の半導体基板１０の表層部に素子分離絶縁膜１１を形成することにより、複数の活性領域を画定する。素子分離絶縁膜１１の形成には、例えばシャロートレンチアイソレーション（ＳＴＩ）法が適用される。

セレクトトランジスタを形成すべき第１の領域ＭＳ及びメモリセルトランジスタを形成すべき第２の領域ＭＣが、共通の活性領域内に画定される。高耐圧ＮＭＯＳトランジスタを形成すべきＮＭＯＳ用第３の領域ＨＮ、高耐圧ＰＭＯＳトランジスタを形成すべきＰＭＯＳ用第３の領域ＨＰ、低電圧ＮＭＯＳトランジスタを形成すべきＮＭＯＳ用第４の領域ＬＮ、低電圧ＰＭＯＳトランジスタを形成すべきＰＭＯＳ用第４の領域ＬＰ、第１の中電圧ＮＭＯＳトランジスタを形成すべきＮＭＯＳ用第５の領域ＭＮ１、第１の中電圧ＰＭＯＳトランジスタを形成すべきＰＭＯＳ用第５の領域ＭＰ１、第２の中電圧ＮＭＯＳトランジスタを形成すべきＮＭＯＳ用第６の領域ＭＮ２、及び第２の中電圧ＰＭＯＳトランジスタを形成すべきＰＭＯＳ用第６の領域ＭＰ２に対応して、それぞれ活性領域が画定される。

各活性領域の表面を熱酸化することにより、犠牲酸化膜１２を形成する。犠牲酸化膜１２の形成には、例えば温度９００℃のドライ酸化が適用される。犠牲酸化膜１２の厚さは、例えば１０ｎｍとする。

図４Ａ及び図４Ｂに示すように、半導体基板１０の表層部に、ウェルを形成するためのイオン注入を行う。

第１の領域ＭＳ及び第２の領域ＭＣを含む活性領域、ＮＭＯＳ用第３の領域ＨＮ、ＮＭＯＳ用第５の領域ＭＮ１に、Ｐ型ウェル１５が形成される。Ｐ型ウェル１５の底面及び側面に、それぞれ埋込Ｎ型ウェル１６及びＮ型拡散領域１７が形成される。

埋込Ｎ型ウェル１６を形成するためのイオン注入は、例えば下記の条件で行われる。
・ドーパント リンイオン（Ｐ^＋）
・加速エネルギ ２ＭｅＶ
・ドーズ量 ２．０×１０^１３ｃｍ^−２
Ｎ型拡散領域１７を形成するためのイオン注入は、例えば下記の条件で行われる。
・ドーパント リンイオン（Ｐ^＋）
・加速エネルギ ４８０ｋｅＶ
・ドーズ量 １．２×１０^１３ｃｍ^−２
Ｐ型ウェル１５が、２回のイオン注入により形成される。２回のイオン注入の条件は、下記の通りである。
・ドーパント ボロンイオン（Ｂ^＋）
・加速エネルギ ４２０ｋｅＶ
・ドーズ量 １．４×１０^１３ｃｍ^−２
及び、
・ドーパント ボロンイオン（Ｂ^＋）
・加速エネルギ １５０ｋｅＶ
・ドーズ量 ６．８×１０^１２ｃｍ^−２
Ｐ型ウェル１５を形成した後、ＮＭＯＳ用第３の領域ＨＮ及びＮＭＯＳ用第５の領域ＭＮ１の表層部に、例えば下記の条件でチャネルドーズを行う。
・ドーパント ボロンイオン（Ｂ^＋）
・加速エネルギ ２５ｋｅＶ
・ドーズ量 １．７×１０^１２ｃｍ^−２
さらに、第１の領域ＭＳ及び第２の領域ＭＣを含む活性領域の表層部に、例えば下記の条件でチャネルドーズを行う。
・ドーパント ボロンイオン（Ｂ^＋）
・加速エネルギ ４０ｋｅＶ
・ドーズ量 １．５×１０^１３ｃｍ^−２
ＰＭＯＳ用第３の領域ＨＰ及びＰＭＯＳ用第５の領域ＭＰ１にＮ型ウェル２０が配置される。Ｎ型ウェル２０を形成するためのイオン注入は、例えば下記の条件で行われる。
・ドーパント リンイオン（Ｐ^＋）
・加速エネルギ ４８０ｋｅＶ
・ドーズ量 １．２×１０^１３ｃｍ^−２
Ｎ型ウェル２０を形成した後、同一のマスクを用いて、ＰＭＯＳ用第３の領域ＨＰ及びＰＭＯＳ用第５の領域ＭＰ１の表層部に、例えば下記の条件でチャネルドーズを行う。
・ドーパント リンイオン（Ｐ^＋）
・加速エネルギ ６０ｋｅＶ
・ドーズ量 １．３×１０^１２ｃｍ^−２
ＮＭＯＳ用第４の領域ＬＮ及びＮＭＯＳ用第６の領域ＭＮ２に、Ｐ型ウェル２１が配置される。Ｐ型ウェル２１を形成するためのイオン注入は、例えば下記の条件で行われる。
・ドーパント ボロンイオン（Ｂ^＋）
・加速エネルギ ３１０ｋｅＶ
・ドーズ量 ３．０×１０^１３ｃｍ^−２
Ｐ型ウェル２１を形成した後、同一のマスクを用いて、ＮＭＯＳ用第４の領域ＬＮ及びＮＭＯＳ用第６の領域ＭＮ２の表層部に、例えば下記の条件でチャネルドーズを行う。
・ドーパント ボロンイオン（Ｂ^＋）
・加速エネルギ ３２ｋｅＶ
・ドーズ量 ８．５×１０^１２ｃｍ^−２
ＰＭＯＳ用第４の領域ＬＰ及びＰＭＯＳ用第６の領域ＭＰ２に、Ｎ型ウェル２２が配置される。Ｎ型ウェル２２を形成するためのイオン注入は、例えば下記の条件で行われる。
・ドーパント リンイオン（Ｐ^＋）
・加速エネルギ ６２０ｋｅＶ
・ドーズ量 ２．８×１０^１３ｃｍ^−２
Ｎ型ウェル２２を形成した後、同一のマスクを用いて、ＰＭＯＳ用第４の領域ＬＰ及びＰＭＯＳ用第６の領域ＭＰ２の表層部に、例えば下記の条件でチャネルドーズを行う。
・ドーパント 砒素イオン（Ａｓ^＋）
・加速エネルギ １８０ｋｅＶ
・ドーズ量 ３．１×１０^１３ｃｍ^−２
ウェルの形成、及びチャネルドーズを行った後、犠牲酸化膜１２を除去する。犠牲酸化膜１２の除去には、例えばフッ酸を用いたウェットエッチングが適用される。

上述のように、第１の中電圧トランジスタ用のウェルの形成及びチャネルドーズは、高耐圧トランジスタのウェルの形成及びチャネルドーズと同時に行われる。さらに、第２の中電圧トランジスタ用のウェルの形成及びチャネルドーズは、低電圧トランジスタのウェルの形成及びチャネルドーズと同時に行われる。これにより、ウェル形成及びチャネルドーズのための工程増が抑制される。

図５Ａ及び図５Ｂに示すように、活性領域の表面を熱酸化することにより、酸化シリコンからなる下部絶縁膜２５を形成する。下部絶縁膜２５の形成には、例えば温度１０２０℃のドライ酸化が適用される。下部絶縁膜２５の厚さは、例えば５ｎｍである。

下部絶縁膜２５及び素子分離絶縁膜１１の上に、窒化シリコンからなる中間絶縁膜２６を形成する。中間絶縁膜２６の厚さは、例えば８ｎｍである。中間絶縁膜２６の形成には、例えば化学気相成長（ＣＶＤ）が適用される。成膜条件は下記の通りである。
・原料 ジクロルシラン（ＤＣＳ）
・成長温度 ７００℃
中間絶縁膜２６の表層部を熱酸化することにより、酸窒化シリコンからなる上部絶縁膜２７を形成する。上部絶縁膜２７の厚さは、例えば５ｎｍである。この酸化により、窒化シリコンからなる中間絶縁膜２６が薄くなり、その厚さが６ｎｍになる。上部絶縁膜２７の形成には、例えば温度９５０℃のウェット酸化が適用される。下部絶縁膜２５、中間絶縁膜２６、及び上部絶縁膜２７が、いわゆるＯＮＯ膜を構成する。

なお、上部絶縁膜２７の形成にＣＶＤを適用してもよい。原料ガスとして、例えばシラン（ＳｉＨ_４）と亜酸化窒素（Ｎ_２Ｏ）とを用いることができる。成膜温度は、例えば７８０℃とする。上部絶縁膜２７の形成にＣＶＤを適用する場合には、中間絶縁膜２６が薄くならないため、中間絶縁膜２６を、厚さが６ｎｍになるように形成しておく。

図６Ａ及び図６Ｂに示すように、第１の領域ＭＳ、第２の領域ＭＣ、ＮＭＯＳ用第５の領域ＭＮ１、ＰＭＯＳ用第５の領域ＭＰ１、ＮＭＯＳ用第６の領域ＭＮ２、及びＰＭＯＳ用第６の領域ＭＰ２を、フォトレジスト等のマスクパターン３０で覆う。

マスクパターン３０をエッチングマスクとして用いて、ＮＭＯＳ用第３の領域ＨＮ、ＰＭＯＳ用第３の領域ＨＰ、ＮＭＯＳ用第４の領域ＬＮ、及びＰＭＯＳ用第４の領域ＬＰの下部絶縁膜２５、中間絶縁膜２６、及び上部絶縁膜２７を除去する。上部絶縁膜２７及び中間絶縁膜２６の除去には、反応性イオンエッチング（ＲＩＥ）、ケミカルドライエッチング（ＣＤＥ）等が適用される。エッチングガスとして、例えば、ＣＨ_ｘＦ_ｙガス（ｘ，ｙは任意）に、必要に応じて酸素（Ｏ_２）、アルゴン（Ａｒ）、窒素（Ｎ_２）等を添加した混合ガスを用いることができる。一例として、ＣＦ_４とＯ_２との混合ガスを用いることができる。下部絶縁膜２５の除去には、フッ酸を用いたウェットエッチングが適用される。

これにより、ＮＭＯＳ用第３の領域ＨＮ、ＰＭＯＳ用第３の領域ＨＰ、ＮＭＯＳ用第４の領域ＬＮ、及びＰＭＯＳ用第４の領域ＬＰに、半導体基板１０が露出する。エッチング後、マスクパターン３０を除去する。

図７Ａ及び図７Ｂに示すように、ＮＭＯＳ用第３の領域ＨＮ、ＰＭＯＳ用第３の領域ＨＰ、ＮＭＯＳ用第４の領域ＬＮ、及びＰＭＯＳ用第４の領域ＬＰの半導体基板１０の表層部を熱酸化することにより、酸化シリコンからなる高耐圧用ゲート絶縁膜３２を形成する。高耐圧用ゲート絶縁膜３２の厚さは、例えば１３ｎｍであり、その形成には、例えば温度８００℃のウェット酸化が適用される。

第１の領域ＭＳ、第２の領域ＭＣ、ＮＭＯＳ用第５の領域ＭＮ１、ＰＭＯＳ用第５の領域ＭＰ１、ＮＭＯＳ用第６の領域ＭＮ２、及びＰＭＯＳ用第６の領域ＭＰ２には、窒化シリコンからなる中間絶縁膜２６が形成されている。中間絶縁膜２６が酸素の拡散バリアとして作用するため、これらの領域の半導体基板１０の酸化は進まない。また、上部絶縁膜２７も厚くならない。

図８Ａ及び図８Ｂに示すように、第２の領域ＭＣのうち、メモリセルトランジスタＭＴｒのゲート電極となる領域を、フォトレジスト等のマスクパターン３３で覆う。マスクパターン３３は、さらにＮＭＯＳ用第３の領域ＨＮ及びＰＭＯＳ用第３の領域ＨＰを覆う。マスクパターン３３をエッチングマスクとして用いて、上部絶縁膜２７及び高耐圧用ゲート絶縁膜３２を除去する。上部絶縁膜２７及び高耐圧用ゲート絶縁膜３２の除去には、例えばフッ酸を用いたウェットエッチングが適用される。エッチング後、マスクパターン３３を除去する。

上部絶縁膜２７と高耐圧用ゲート絶縁膜３２とを同時に除去することにより、エッチングの工程増を抑制することができる。

図９Ａ及び図９Ｂに示すように、ＮＭＯＳ用第４の領域ＬＮ及びＰＭＯＳ用第４の領域ＬＰの半導体基板１０の表層部を熱酸化することにより、低電圧用ゲート絶縁膜３４を形成する。低電圧用ゲート絶縁膜３４の厚さは、例えば３ｎｍである。低電圧用ゲート絶縁膜３４の形成には、例えば、温度８００℃のウェット酸化が適用される。この酸化工程において、ＮＭＯＳ用第３の領域ＨＮ及びＰＭＯＳ用第３の領域ＨＰにおいても酸化が進む。これにより、高耐圧用ゲート絶縁膜３２の厚さが増加し、１４〜１５ｎｍ程度になる。

第１の領域ＭＳ、第２の領域ＭＣ、ＮＭＯＳ用第５の領域ＭＮ１、ＰＭＯＳ用第５の領域ＭＰ１、ＮＭＯＳ用第６の領域ＭＮ２、及びＰＭＯＳ用第６の領域ＭＰ２には、窒化シリコンからなる中間絶縁膜２６が形成されているため、酸化は進まない。第２の領域ＭＣに残っている上部絶縁膜２７の厚さも増加しない。

図１０Ａ及び図１０Ｂに示すように、半導体基板１０の全面に、多結晶シリコンからなる導電膜３５を形成する。導電膜３５の形成には、例えばＣＶＤが適用される。成膜温度は、例えば６００℃とする。導電膜３５の厚さは、例えば１８０ｎｍである。

導電膜３５の上に、各トランジスタのゲート電極に対応するマスクパターン３７を、例えばフォトレジストで形成する。マスクパターン３７をエッチングマスクとして用いて、導電膜３５をエッチングする。導電膜３５のエッチングには、ＨＢｒガスを用いたドライエッチングが適用される。なお、必要に応じて、ＨＢｒガスに酸素（Ｏ_２）、塩素（Ｃｌ_２）を添加してもよい。

図１１Ａ及び図１１Ｂに、導電膜３５のエッチング後の構造を示す。マスクパターン３７の下に、多結晶シリコンからなるゲート電極３５Ａが残る。第２の領域ＭＣに残っている上部絶縁膜２７が、その上のマスクパターン３７よりもやや太くなるように、図８Ａに示したマスクパターン３３の寸法が設定されている。

さらに、マスクパターン３７をエッチングマスクとして用いて、中間絶縁膜２６をエッチングする。中間絶縁膜２６のエッチングには、図６Ａ及び図６Ｂに示した中間絶縁膜２６のエッチングと同様に、ＲＩＥまたはＣＤＥが適用される。なお、エッチング時間は、図６Ａ及び図６Ｂに示した工程のエッチング時間とは異なる。

図１２Ａ及び図１２Ｂに、中間絶縁膜２６をエッチングした後の構造を示す。第１の領域ＭＳ、第２の領域ＭＣ、ＮＭＯＳ用第５の領域ＭＮ１、ＰＭＯＳ用第５の領域ＭＰ１、ＮＭＯＳ用第６の領域ＭＮ２、及びＰＭＯＳ用第６の領域ＭＰ２のゲート電極３５Ａの下に、中間絶縁膜２６が残る。中間絶縁膜２６がエッチングされた領域に、下部絶縁膜２５、高耐圧用ゲート絶縁膜３２、及び低電圧用ゲート絶縁膜３４が露出する。中間絶縁膜２６のエッチング時に、ややオーバエッチングを施すことにより、露出した下部絶縁膜２５、高耐圧用ゲート絶縁膜３２、及び低電圧用ゲート絶縁膜３４が薄くなる。また、図１１Ａに示した上部絶縁膜２７のうち、縁の近傍の露出部分が除去される。中間絶縁膜２６のエッチング後、マスクパターン３７を除去する。なお、中間絶縁膜２６をパターニングする前に、マスクパターン３７を除去してもよい。この場合、ゲート電極３５Ａをエッチングマスクとして中間絶縁膜２６がパターニングされる。

図１３Ａ及び図１３Ｂに示すように、各トランジスタのソース及びドレインのエクステンション部形成のためのイオン注入を行う。

ＮＭＯＳ用第３の領域ＨＮの高耐圧トランジスタ、及びＮＭＯＳ用第５の領域ＭＮ１の第１の中電圧トランジスタのエクステンション部４０には、例えば下記の条件でイオン注入が行われる。
・ドーパント リンイオン（Ｐ^＋）
・加速エネルギ ４０ｋｅＶ
・ドーズ量 ８．２×１０^１３ｃｍ^−２
ＰＭＯＳ用第３の領域ＨＰの高耐圧トランジスタ、及びＰＭＯＳ用第５の領域ＭＰ１の第１の中電圧トランジスタのエクステンション部４１には、例えば下記の条件でイオン注入が行われる。
・ドーパント ボロンイオン（Ｂ^＋）
・加速エネルギ １５ｋｅＶ
・ドーズ量 ８．２×１０^１３ｃｍ^−２
ＮＭＯＳ用第４の領域ＬＮの低電圧トランジスタ、及びＮＭＯＳ用第６の領域ＭＮ２の第２の中電圧トランジスタのエクステンション部４２には、例えば下記の条件でイオン注入が行われる。
・ドーパント 砒素イオン（Ａｓ^＋）
・加速エネルギ １０ｋｅＶ
・ドーズ量 ５．０×１０^１４ｃｍ^−２
さらに、ＮＭＯＳ用第４の領域ＬＮ、及びＮＭＯＳ用第６の領域ＭＮ２に、下記の条件でポケット注入が行われる。
・ドーパント ボロンイオン（Ｂ^＋）
・加速エネルギ １５ｋｅＶ
・ドーズ量 １．０×１０^１３ｃｍ^−２
ＰＭＯＳ用第４の領域ＬＰの低電圧トランジスタ、及びＰＭＯＳ用第６の領域ＭＰ２の第２の中電圧トランジスタのエクステンション部４３には、例えば下記の条件でイオン注入が行われる。
・ドーパント ＢＦ_２ ^＋
・加速エネルギ ５ｋｅＶ
・ドーズ量 ３．０×１０^１４ｃｍ^−２
さらに、ＰＭＯＳ用第４の領域ＬＰ、及びＰＭＯＳ用第６の領域ＭＰ２に、下記の条件でポケット注入が行われる。
・ドーパント リンイオン（Ｐ^＋）
・加速エネルギ ２０ｋｅＶ
・ドーズ量 ６．０×１０^１３ｃｍ^−２
第１の領域ＭＳのセレクトトランジスタ及び第２の領域ＭＣのメモリセルトランジスタのエクステンション部４４には、例えば下記の条件でイオン注入が行われる。
・ドーパント 砒素イオン（Ａｓ^＋）
・加速エネルギ ２０ｋｅＶ
・ドーズ量 ６．０×１０^１４ｃｍ^−２
上述のように、第１の中電圧トランジスタのエクステンション部には、高耐圧トランジスタのエクステンション部と同時にイオン注入が行われる。さらに、第２の中電圧トランジスタのエクステンション部には、低電圧トランジスタのエクステンション部と同時にイオン注入が行われる。これにより、エクステンション部形成のためのイオン注入の工程増を抑制することができる。

図１４Ａ及び図１４Ｂに示すように、ゲート電極３５Ａの側面に、サイドウォールスペーサ４５を形成する。サイドウォールスペーサ４５は、酸化シリコン膜の堆積、及び異方性エッチングにより形成される。異方性エッチング時に、サイドウォーススペーサ４５よりも外側の下部絶縁膜２５、高耐圧用ゲート絶縁膜３２、及び低電圧用ゲート絶縁膜３４が除去される。第１の領域ＭＳ内のゲート電極３５Ａと第２の領域ＭＣ内のゲート電極３５Ａとの間のサイドウォールスペーサ４５は、相互に連続する。ゲート電極３５Ａ及びサイドウォールスペーサ４５をマスクとして、各トランジスタのソース及びドレインを形成するためのイオン注入を行う。

第１の領域ＭＳ内のセレクトトランジスタ、第２の領域ＭＣ内のメモリセルトランジスタ、ＮＭＯＳ用第３の領域ＨＮ内の高耐圧トランジスタ、ＮＭＯＳ用第４の領域ＬＮ内の低電圧トランジスタ、ＮＭＯＳ用第５の領域ＭＮ１内の第１の中電圧トランジスタ、及びＮＭＯＳ用第６の領域ＭＮ２内の第２の中電圧トランジスタのソース、ドレインの注入条件は、例えば下記の通りである。
・ドーパント リンイオン（Ｐ^＋）
・加速エネルギ １５ｋｅＶ
・ドーズ量 ２．０×１０^１５ｃｍ^−２
ＰＭＯＳ用第３の領域ＨＰ内の高耐圧トランジスタ、ＰＭＯＳ用第４の領域ＬＰ内の低電圧トランジスタ、ＰＭＯＳ用第５の領域ＭＰ１内の第１の中電圧トランジスタ、及びＰＭＯＳ用第６の領域ＭＰ２内の第２の中電圧トランジスタのソース、ドレインの注入条件は、例えば下記の通りである。
・ドーパント ボロンイオン（Ｂ^＋）
・加速エネルギ ５ｋｅＶ
・ドーズ量 ２．０×１０^１５ｃｍ^−２
第１の領域ＭＳ内のセレクトトランジスタのゲート電極３５Ａと、第２の領域ＭＣ内のメモリセルトランジスタのゲート電極３５Ａとの間には、この工程では、ソース及びドレインのイオン注入は行われない。図１３Ａに示した工程で形成されたエクステンション部４４が、ソース及びドレインとして作用する。

図１５Ａ及び図１５Ｂに示すように、各トランジスタのソース、ドレイン、及びゲート電極の上面に、金属シリサイド膜５０を形成する。金属シリサイド膜５０には、例えばコバルトシリサイド（ＣｏＳｉ）が用いられる。

ここまでの工程で、第１の領域ＭＳにセレクトトランジスタＳＴｒ、第２の領域にメモリセルトランジスタＭＴｒ、ＮＭＯＳ用第３の領域ＨＮに高耐圧ＮＭＯＳトランジスタＨＴｒＮ、ＰＭＯＳ用第３の領域ＨＰに高耐圧ＰＭＯＳトランジスタＨＴｒＰ、ＮＭＯＳ用第４の領域ＬＮに低電圧ＮＭＯＳトランジスタＬＴｒＮ、ＰＭＯＳ用第４の領域ＬＰに低電圧ＰＭＯＳトランジスタＬＴｒＰ、ＮＭＯＳ用第５の領域ＭＮ１に第１の中電圧ＮＭＯＳトランジスタＭ１ＴｒＮ、ＰＭＯＳ用第５の領域ＭＰ１に第１の中電圧ＰＭＯＳトランジスタＭ１ＴｒＰ、ＮＭＯＳ用第６の領域ＭＮ２に第２の中電圧ＮＭＯＳトランジスタＭ２ＴｒＮ、ＰＭＯＳ用第６の領域ＭＰ２に第２の中電圧ＰＭＯＳトランジスタＭ２ＴｒＰが形成される。

ゲート絶縁膜として、厚さ８ｎｍの酸化シリコン膜を用いたＮＭＯＳトランジスタと、ゲート絶縁膜として厚さ５ｎｍの酸化シリコン膜と厚さ６ｎｍの窒化シリコン膜との２層構造を用いたＮＭＯＳトランジスタとを作製し、そのゲート電圧ドレイン電流特性を測定した。

図３０に、その測定結果を示す。横軸は、ゲート電圧を単位「Ｖ」で表し、縦軸は、ドレイン電流を単位「μＡ／μｍ」で表す。図３０の破線は、ゲート絶縁膜として、厚さ８ｎｍの酸化シリコン膜を用いたＮＭＯＳトランジスタの特性の測定結果を示す。図３０の実線は、ゲート絶縁膜として厚さ５ｎｍの酸化シリコン膜と厚さ６ｎｍの窒化シリコン膜との２層構造を用いたＮＭＯＳトランジスタの特性の測定結果を示す。

２つのトランジスタの特性は、ほぼ一致していることがわかる。このことから、酸化シリコン膜と窒化シリコン膜との２層構造のゲート絶縁膜で、酸化シリコンのゲート絶縁膜を代替できることがわかる。窒化シリコン膜の厚さが厚すぎると、ゲート絶縁膜にＯＮＯ膜を用いた場合と同様に、メモリ効果が生じてしまう。メモリ効果を生じさせないために、ゲート絶縁膜内の窒化シリコン膜の厚さを、１０ｎｍ以下にすることが好ましい。

実施例１では、下部絶縁膜２５及び上部絶縁膜２７を酸化シリコンで形成し、中間絶縁膜２６を窒化シリコンで形成したが、他の絶縁材料で形成してもよい。中間絶縁膜２６は、下部絶縁膜２５及び上部絶縁膜２７のいずれの材料とも異なる。中間絶縁膜２６の伝導帯下端の電子に対するエネルギ準位が、下部絶縁膜２５及び上部絶縁膜２７の伝導帯下端の電子に対するエネルギ準位よりも低くなる材料の組み合わせとすることが好ましい。この組み合わせにより、ＯＮＯ膜に電子を蓄積することが可能になる。

図１６に、実施例２による半導体素子のメモリセルの断面図を示す。以下の説明では、図１に示した実施例１のメモリセルとの相違点に着目し、同一の構成については説明を省略する。

実施例２では、セレクトトランジスタＳＴｒが、メモリセルトランジスタＭＴｒのゲート絶縁膜の上部絶縁膜２７から、下部絶縁膜２５と中間絶縁膜２６の側面を経由して、セレクトトランジスタＳＴｒのゲート電極３５Ａの下まで連続する上部絶縁膜２７を、ゲート絶縁膜として含む。セレクトトランジスタＳＴｒのゲート絶縁膜を構成する上部絶縁膜２７は、半導体基板１０に接する。ただし、上部絶縁膜２７形成後の酸化工程を経ることにより、セレクトトランジスタＳＴｒのゲート絶縁膜（上部絶縁膜）２７は、メモリセルトランジスタＭＴｒの上部絶縁膜２７よりも厚くなっている。

図１７に、各トランジスタのゲート絶縁膜の層構造及びエクステンション部の構成を示す。以下の説明では、実施例１の図２の構成との相違点に着目し、同一の構成については説明を省略する。

メモリセルトランジスタＭＴｒのゲート絶縁膜は、酸化シリコンからなる厚さ５ｎｍの下部絶縁膜２５、窒化シリコンからなる厚さ６ｎｍの中間絶縁膜２６、及び酸化シリコンまたは酸窒化シリコンからなる厚さ５ｎｍの上部絶縁膜２７の３層で構成される。セレクトトランジスタＳＴｒ、第１の中電圧ＮＭＯＳトランジスタＭ１ＴｒＮ、及び第２の中電圧ＮＭＯＳトランジスタＭ２ＴｒＮのゲート絶縁膜は、酸化シリコンからなる厚さ８ｎｍの上部絶縁膜２７で構成される。

高耐圧ＮＭＯＳトランジスタＨＴｒＮのゲート絶縁膜は、酸化シリコンからなる厚さ８ｎｍの高耐圧用ゲート絶縁膜３２と、厚さ８ｎｍの上部絶縁膜２７との２層で構成される。低電圧ＮＭＯＳトランジスタＬＴｒＮのゲート絶縁膜３４は酸化シリコンで形成され、その厚さは３ｎｍである。

メモリセルトランジスタＭＴｒ以外に、定格電圧が異なる４種類のトランジスタが形成される。実施例１の場合と同様に、中電圧用トランジスタに最適な厚さのゲート絶縁膜を形成するための成膜工程を新規に追加する必要がない。

図１７では、ＮＭＯＳトランジスタについて示したが、高耐圧、中電圧、及び低電圧のＰＭＯＳトランジスタの関係も、ＮＭＯＳトランジスタの関係と同様である。

次に、図１８Ａ、図１８Ｂ〜図２５Ａ、図２５Ｂを参照して、実施例２による半導体素子の製造方法について説明する。

図１８Ａ及び図１８Ｂに示した中間絶縁膜２６を形成するまでの工程は、実施例１の図５Ａ及び図５Ｂに示した中間絶縁膜２６を形成するまでの工程と共通である。中間絶縁膜２６の上に、マスクパターン６０を形成する。マスクパターン６０は、第２の領域ＭＣ内のメモリセルトランジスタのゲート電極に対応する平面形状を有する。

図１９Ａ及び図１９Ｂに示すように、マスクパターン６０をエッチングマスクとして用いて、中間絶縁膜２６及び下部絶縁膜２５をエッチングする。このエッチングは、実施例１の図６Ａ及び図６Ｂに示した中間絶縁膜２６及び下部絶縁膜２５のエッチングと同じ方法で行われる。マスクパターン６０が形成されていない領域に、半導体基板１０及び素子分離絶縁膜１１が露出する。下部絶縁膜２５のエッチング後、マスクパターン６０を除去する。

図２０Ａ及び図２０Ｂに示すように、露出した半導体基板１０の表層部を熱酸化することにより、高耐圧用ゲート絶縁膜３２を形成する。高耐圧用ゲート絶縁膜３２の形成には、例えば温度８００℃のウェット酸化が適用される。高耐圧用ゲート絶縁膜３２の厚さは、例えば８ｎｍとする。第２の領域ＭＣ内の中間絶縁膜２６が形成されている領域では、酸化が進まない。

図２１Ａ及び図２１Ｂに示すように、ＮＭＯＳ用第３の領域ＨＮ、ＰＭＯＳ用第３の領域ＨＰ、ＮＭＯＳ用第４の領域ＬＮ、及びＰＭＯＳ用第４の領域ＬＰを、フォトレジスト等のマスクマターン６１で覆う。マスクパターン６１をエッチングマスクとして用い、高耐圧用ゲート絶縁膜３２をエッチングする。このエッチングには、例えばフッ酸を用いたウェットエッチングが適用される。

第２の領域ＭＣには、下部絶縁膜２５及び中間絶縁膜２６が残る。高耐圧用ゲート絶縁膜３２のエッチング後、マスクパターン６１を除去する。

図２２Ａ及び図２２Ｂに示すように、基板全面に、酸化シリコンからなる上部絶縁膜２７を形成する。上部絶縁膜２７の厚さは、例えば５ｎｍである。上部絶縁膜２７の形成には、例えばＣＶＤが適用される。原料ガスとして、例えばシラン（ＳｉＨ_４）と亜酸化窒素（Ｎ_２Ｏ）とを用いることができる。成膜温度は、例えば７８０℃とする。第２の領域ＭＣ内に、下部絶縁膜２５、中間絶縁膜２６、及び上部絶縁膜２７の３層構造が形成される。

図２３Ａ及び図２３Ｂに示すように、上部絶縁膜２７の上に、ＮＭＯＳ用第４の領域ＬＮ及びＰＭＯＳ用第４の領域ＬＰに開口を有するマスクパターン６２を、フォトレジストで形成する。マスクパターン６２をエッチングマスクとして用い、上部絶縁膜２７をエッチングする。上部絶縁膜２７のエッチングには、例えばフッ酸を用いたウェットエッチングが適用される。これにより、ＮＭＯＳ用第４の領域ＬＮ及びＰＭＯＳ用第４の領域ＬＰに半導体基板１０が露出する。上部絶縁膜２７のエッチング後、マスクパターン６２を除去する。

図２４Ａ及び図２４Ｂに示すように、半導体基板１０の表層部を熱酸化することにより、ＮＭＯＳ用第４の領域ＬＮ及びＰＭＯＳ用第４の領域ＬＰに、酸化シリコンからなる低電圧用ゲート絶縁膜３４を形成する。低電圧用ゲート絶縁膜３４の厚さは、例えば３ｎｍとする。低電圧用ゲート絶縁膜３４の形成には、例えば温度８００℃のウェット酸化が適用される。

このウェット酸化工程で、すでに形成されている上部絶縁膜２７の厚さが増加する。ただし、中間絶縁膜２６の上の上部絶縁膜２７は厚くならない。ＮＭＯＳ用第５の領域ＭＮ１、ＰＭＯＳ用第５の領域ＭＰ１、第１の領域ＭＳ、ＮＭＯＳ用第６の領域ＭＮ２、及びＰＭＯＳ用第６の領域ＭＰ２において、上部絶縁膜２７の厚さが、例えば８ｎｍになる。ＮＭＯＳ用第３の領域ＨＮ及びＰＭＯＳ用第３の領域ＨＰにおいては、例えば高耐圧用ゲート絶縁膜３２と上部絶縁膜２７との合計の厚さが１４〜１５ｎｍになる。

図２２Ａ及び図２２Ｂに示した工程で、上部電極２７はＣＶＤで形成される。一般に、ＣＶＤで形成された酸化シリコン膜は、熱酸化により形成された酸化シリコン膜よりも品質が悪い。実施例２では、上部絶縁膜２７をＣＶＤで成膜した後、図２４Ａ及び図２４Ｂの工程で熱酸化処理が行われるため、高品質の上部絶縁膜２７を形成することができる。

図２５Ａ及び図２５Ｂに示すように、各活性領域内に、トランジスタを形成する。トランジスタの形成工程は、実施例１の図１０Ａ、図１０Ｂから図１５Ａ、図１５Ｂまでの工程と共通である。

実施例２においても、実施例１と同様に、中電圧トランジスタ用のゲート絶縁膜を成膜するための工程数の増加を抑制することができる。

図２６Ａ、図２６Ｂ〜図２７Ａ、図２７Ｂを参照して、実施例３による半導体素子の製造方法について説明する。以下の説明では、実施例２の方法との相違点に着目し、同一の構成については説明を省略する。

図２６Ａ及び図２６Ｂは、実施例２の図２１Ａ及び図２１Ｂの段階の構造に対応する。実施例２では、中間絶縁膜２６の厚さが６ｎｍであったが、実施例３では、中間絶縁膜２６の厚さを１１ｎｍとする。

図２７Ａ及び図２７Ｂは、実施例２の図２２Ａ及び図２２Ｂの段階の構造に対応する。
実施例２では、上部絶縁膜２７の形成にＣＶＤを適用したが、実施例３では、プラズマ酸化を適用する。露出している半導体基板１０の表層部がプラズマ酸化されることにより、第１の領域ＭＳ、ＮＭＯＳ用第５の領域ＭＮ１、ＰＭＯＳ用第５の領域ＭＰ１、ＮＭＯＳ用第６の領域ＭＮ２、及びＰＭＯＳ用第６の領域ＭＰ２に、上部絶縁膜２７が形成される。さらに、中間絶縁膜２６の表層部も酸化される。これにより、窒化シリコンからなる中間絶縁膜２６の厚さが６ｎｍになり、その上に、酸窒化シリコンからなる上部絶縁膜２７が形成される。上部絶縁膜２７の厚さは、例えば５ｎｍである。

さらに、高耐圧用ゲート絶縁膜３２が形成されている領域も酸化される。これにより、高耐圧用ゲート絶縁膜３２の厚さが約１３ｎｍになる。その後の工程は、実施例２の図２３Ａ、図２３Ｂから図２５Ａ、図２５Ｂまでの工程と共通である。

実施例３のように、上部絶縁膜２７をプラズマ酸化により形成することも可能である。この場合には、メモリセルトランジスタＭＴｒの上部絶縁膜２７が酸窒化シリコンで形成される。

図２８に、実施例４による半導体素子のメモリセルトランジスタＭＴｒ及びセレクトトランジスタＳＴｒの断面図を示す。以下の説明では、図１６に示した実施例２による半導体素子との相違点に着目し、同一の構成については説明を省略する。

実施例４では、セレクトトランジスタＳＴｒのゲート絶縁膜が、下部絶縁膜２５と上部絶縁膜２７との２層で構成されている。この構造は、図１９Ａ及び図１９Ｂの工程において、中間絶縁膜２６をパターニングした後、下部絶縁膜２５を残すことにより形成される。図２５Ａに示した第１の中電圧ＮＭＯＳトランジスタＭ１ＴｒＮ、第１の中電圧ＰＭＯＳトランジスタＭ１ＴｒＰ、第２の中電圧ＮＭＯＳトランジスタＭ２ＴｒＮ、及び第２の中電圧ＰＭＯＳトランジスタＭ２ＴｒＰのゲート絶縁膜も、セレクトトランジスタＳＴｒのゲート絶縁膜と同じ層構造を有する。

実施例４の構造は、セレクトトランジスタＳＴｒ、及び中電圧トランジスタのゲート絶縁膜を、実施例２の場合に比べて厚くしたい場合に適している。

図２９に、実施例５による半導体素子のメモリセルトランジスタＭＴｒ及びセレクトトランジスタＳＴｒの断面図を示す。以下の説明では、図１に示した実施例１の半導体素子との相違点に着目し、同一の構成については説明を省略する。

実施例１のメモリセルトランジスタＭＴｒは、いわゆるＳＯＮＯＳ型であったが、実施例５のメモリセルトランジスタＭＴｒは、フローティングゲート型である。酸化シリコンからなる第１のゲート絶縁膜７０の上に、フローティングゲート７１、第２のゲート絶縁膜７５、及びコントロールゲート７６が形成されている。第２のゲート絶縁膜７５は、酸化シリコンからなる下部絶縁膜７２、窒化シリコンからなる中間絶縁膜７３、及び酸化シリコンまたは酸窒化シリコンからなる上部絶縁膜７４の３層で構成される。セレクトトランジスタＳＴｒのゲート絶縁膜は、酸化シリコンからなる下部絶縁膜７２と窒化シリコンからなる中間絶縁膜７３との２層構造を有する。

メモリセルトランジスタＭＴｒの下部絶縁膜７２及びセレクトトランジスタＳＴｒの下部絶縁膜７２は、同一の成膜工程で形成される。メモリセルトランジスタＭＴｒの中間絶縁膜７３及びセレクトトランジスタＳＴｒの中間絶縁膜７３も、同一の成膜工程で形成される。このため、ゲート絶縁膜の成膜工程の増加を抑制することができる。

以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。

以上の実施例１〜実施例５を含む実施形態に関し、更に以下の付記を開示する。

（付記１）
半導体基板の上に、下部絶縁膜、前記下部絶縁膜とは異なる材料からなる中間絶縁膜、及び前記中間絶縁膜とは異なる材料からなる上部絶縁膜を順番に形成する工程と、
前記半導体基板の表面の第１の領域の前記上部絶縁膜を除去し、第２の領域には、前記上部絶縁膜を残す工程と、
前記第１の領域の前記下部絶縁膜と前記中間絶縁膜とをゲート絶縁膜として含む第１のトランジスタと、前記第２の領域の前記下部絶縁膜、前記中間絶縁膜、及び前記上部絶縁膜をゲート絶縁膜として含む第２のトランジスタとを形成する工程と
を有する半導体素子の製造方法。

（付記２）
前記下部絶縁膜、前記中間絶縁膜、及び前記上部絶縁膜を順番に形成した後、前記第１の領域の前記上部絶縁膜を除去する前に、さらに、
前記半導体基板の表面の第３の領域、及び第４の領域の前記下部絶縁膜、前記中間絶縁膜、及び前記上部絶縁膜を除去する工程と、
前記下部絶縁膜、前記中間絶縁膜、及び前記上部絶縁膜の除去後、前記第３の領域及び前記第４の領域の前記半導体基板の上に、酸化シリコンからなる高耐圧用ゲート絶縁膜を形成する工程と
を有し、
前記第１の領域の前記上部絶縁膜を除去する工程において、前記第４の領域の前記高耐圧用ゲート絶縁膜を、前記第１の領域の前記上部絶縁膜と共に除去し、前記第３の領域には、前記高耐圧用ゲート絶縁膜を残し、
前記第４の領域の前記高耐圧用ゲート絶縁膜を除去した後、さらに、前記半導体基板の表層部を酸化することにより、前記第４の領域に、前記高耐圧用ゲート絶縁膜よりも薄い酸化シリコンからなる低電圧用ゲート絶縁膜を形成する工程と、
前記第３の領域の前記高耐圧用ゲート絶縁膜を含む高耐圧トランジスタと、前記第４の領域の前記低電圧用ゲート絶縁膜を含む低電圧トランジスタとを形成する工程と
を有する付記１に記載の半導体素子の製造方法。

（付記３）
（ａ）半導体基板の上に、酸化シリコンからなる下部絶縁膜、窒化シリコンからなる中間絶縁膜、及び酸化シリコンからなる上部絶縁膜を順番に形成する工程と、
（ｂ）前記半導体基板の表面の行方向及び列方向に周期的に画定された複数の第１の領域内の前記上部絶縁膜を除去し、前記第１の領域の各々に対応して画定された第２の領域内には、前記上部絶縁膜を残す工程と、
（ｃ）前記第１の領域内の前記下部絶縁膜と前記中間絶縁膜とをゲート絶縁膜として含むセレクトトランジスタ、及び前記第２の領域内の前記下部絶縁膜、前記中間絶縁膜、及び前記上部絶縁膜をゲート絶縁膜として含むメモリセルトランジスタを、前記セレクトトランジスタのソースと前記メモリセルトランジスタのドレインとが共通の不純物拡散領域で構成されるように形成する工程と
を有する半導体メモリの製造方法。

（付記４）
さらに、
同一の列に配置された前記第１の領域内の前記セレクトトランジスタのドレインに接続されたビット線、
同一の行に配置された前記第２の領域内の前記メモリセルトランジスタのゲート電極に接続された第１のワード線、
同一の行に配置された前記第２の領域内の前記メモリセルトランジスタのソースに接続されたソース線、
同一の行に配置された前記第１の領域内の前記セレクトトランジスタのゲート電極に接続された第２のワード線、
前記ビット線に接続され、前記ビット線の電位を制御する列デコーダ、
前記第１のワード線に接続され、前記第１のワード線の電位を制御する電圧印加回路、
前記ソース線に接続され、前記ソース線の電位を制御する第１の行デコーダ、及び
前記第２のワード線に接続され、前記第２のワード線の電位を制御する第２の行デコーダ
を形成する工程を含み、
前記工程（ａ）の後、前記工程（ｂ）の前に、前記半導体基板の表面の第３の領域及び第４の領域の前記下部絶縁膜、前記中間絶縁膜、及び前記上部絶縁膜を除去し、前記第１の領域及び前記第２の領域には、前記下部絶縁膜、前記中間絶縁膜、及び前記上部絶縁膜を残す工程と、
前記第３の領域及び前記第４の領域の前記半導体基板の上に、高耐圧用ゲート絶縁膜を形成する工程と
を含み、
前記工程（ｂ）において、前記第１の領域内の前記上部絶縁膜と共に、前記第４の領域内の前記高耐圧用ゲート絶縁膜を除去し、
前記第４の領域内の前記高耐圧用ゲート絶縁膜を除去した後、さらに、前記第４の領域の前記半導体基板の上に、前記高耐圧用ゲート絶縁膜よりも薄い低電圧用ゲート絶縁膜を形成する工程を含み、
前記工程（ｃ）が、前記第３の領域内の前記高耐圧用ゲート絶縁膜をゲート絶縁膜として含む高耐圧トランジスタ、及び前記第４の領域内の前記低電圧用ゲート絶縁膜をゲート絶縁膜として含む低電圧トランジスタを形成する工程を含み、
前記電圧印加回路が、前記高耐圧トランジスタを含み、前記列デコーダが、前記低電圧トランジスタを含む付記３に記載の半導体メモリの製造方法。

（付記５）
前記工程（ｂ）において、前記第１の領域内の前記上部絶縁膜と共に、前記半導体基板の表面の第５の領域及び第６の領域の前記上部絶縁膜を除去し、
前記工程（ｃ）が、前記第５の領域の前記下部絶縁膜及び前記中間絶縁膜をゲート絶縁膜として含む第１の中電圧トランジスタ、及び前記第６の領域の前記下部絶縁膜及び前記中間絶縁膜をゲート絶縁膜として含む第２の中電圧トランジスタを形成する工程を含み、
前記第１の行デコーダが、前記第１の中電圧トランジスタを含み、前記第２の行デコーダが、前記第２の中電圧トランジスタを含む付記４に記載の半導体メモリの製造方法。

（付記６）
前記工程（ｃ）において、前記第１の中電圧トランジスタのエクステンション部と、前記高耐圧トランジスタのエクステンション部とを、同一のイオン注入工程で形成し、前記第２の中電圧トランジスタのエクステンション部と、前記低電圧トランジスタのエクステンション部とを、同一のイオン注入工程で形成する付記５に記載の半導体メモリの製造方法。

（付記７）
（ａ）半導体基板の上に、下部絶縁膜、及び前記下部絶縁膜とは異なる材料からなる中間絶縁膜を順番に形成する工程と、
（ｂ）前記半導体基板の表面の第１の領域の前記中間絶縁膜及び前記下部絶縁膜を除去し、第２の領域には、前記中間絶縁膜及び前記下部絶縁膜を残す工程と、
（ｃ）前記第１の領域の前記半導体基板の上、及び前記第２の領域の前記中間絶縁膜の上に、前記中間絶縁膜とは異なる材料からなる上部絶縁膜を形成する工程と、
（ｄ）前記第１の領域の前記上部絶縁膜をゲート絶縁膜として含む第１のトランジスタを形成する工程と、
（ｅ）前記第２の領域の前記下部絶縁膜、前記中間絶縁膜、及び前記上部絶縁膜をゲート絶縁膜として含む第２のトランジスタを形成する工程と
を有する半導体素子の製造方法。

（付記８）
前記工程（ｂ）において、第３の領域及び第４の領域の前記中間絶縁膜及び前記下部絶縁膜も除去し、
前記工程（ｂ）と工程（ｃ）との間に、さらに、
前記第１の領域、前記第３の領域、及び前記第４の領域の前記半導体基板の上に、第１の高耐圧用ゲート絶縁膜を形成する工程と、
前記第１の領域の前記第１の高耐圧用ゲート絶縁膜を除去する工程と
を有し、
前記工程（ｃ）において、前記第３の領域及び前記第４の領域の前記第１の高耐圧用ゲート絶縁膜の上にも、前記上部絶縁膜を形成し、
前記工程（ｃ）の後に、
前記第４の領域の前記上部絶縁膜及び前記第１の高耐圧用ゲート絶縁膜を除去する工程と、
前記第４の領域の前記半導体基板の上に、低電圧用ゲート絶縁膜を形成する工程と、
前記第３の領域の前記第１の高耐圧用ゲート絶縁膜と前記上部絶縁膜とをゲート絶縁膜として含む高耐圧トランジスタを形成する工程と、
前記第４の領域の前記低電圧用ゲート絶縁膜を含む低電圧トランジスタを形成する工程と
を有する付記７に記載の半導体素子の製造方法。

（付記９）
（ａ）半導体基板の上に、下部絶縁膜、及び前記下部絶縁膜とは異なる材料からなる中間絶縁膜を順番に形成する工程と、
（ｂ）前記半導体基板の表面の行方向及び列方向に周期的に画定された複数の第１の領域内の前記中間絶縁膜及び前記下部絶縁膜を除去し、前記第１の領域の各々に対応して画定された第２の領域内には、前記中間絶縁膜及び前記下部絶縁膜を残す工程と、
（ｃ）前記第１の領域の前記半導体基板の上、及び前記第２の領域の前記中間絶縁膜の上に、前記中間絶縁膜とは異なる材料からなる上部絶縁膜を形成する工程と、
（ｄ）前記第１の領域内の前記上部絶縁膜をゲート絶縁膜として含むセレクトトランジスタ、及び前記第２の領域内の前記下部絶縁膜、前記中間絶縁膜、及び前記上部絶縁膜をゲート絶縁膜として含むメモリセルトランジスタを、前記セレクトトランジスタのソースと前記メモリセルトランジスタのドレインとが共通の不純物拡散領域で構成されるように形成する工程と
を有する半導体メモリの製造方法。

（付記１０）
さらに、
同一の列に配置された前記第１の領域内の前記セレクトトランジスタのドレインに接続されたビット線、
同一の行に配置された前記第２の領域内の前記メモリセルトランジスタのゲート電極に接続された第１のワード線、
同一の行に配置された前記第２の領域内の前記メモリセルトランジスタのソースに接続されたソース線、
同一の行に配置された前記第１の領域内の前記セレクトトランジスタのゲート電極に接続された第２のワード線、
前記ビット線に接続され、前記ビット線の電位を制御する列デコーダ、
前記第１のワード線に接続され、前記第１のワード線の電位を制御する電圧印加回路、
前記ソース線に接続され、前記ソース線の電位を制御する第１の行デコーダ、及び
前記第２のワード線に接続され、前記第２のワード線の電位を制御する第２の行デコーダ
を形成する工程を含み、
前記工程（ｂ）の後、前記工程（ｃ）の前に、前記半導体基板の表面の第３の領域及び第４の領域の前記半導体基板の上に、第１の高耐圧用ゲート絶縁膜を形成する工程を含み、
前記工程（ｃ）において、前記第３の領域及び前記第４の領域の前記第１の高耐圧用ゲート絶縁膜の上にも、前記上部絶縁膜を形成し、
前記工程（ｃ）の後に、
前記第４の領域の前記第１の高耐圧用ゲート絶縁膜及び前記上部絶縁膜を除去する工程と、
前記第４の領域の前記半導体基板の上に、前記第１の高耐圧用ゲート絶縁膜と前記上部絶縁膜との合計の厚さよりも薄い低電圧用ゲート絶縁膜を形成する工程と
を含み、
前記工程（ｄ）が、
前記第３の領域の前記第１の高耐圧用ゲート絶縁膜及び前記上部絶縁膜をゲート絶縁膜として含む高耐圧用トランジスタ、及び前記第４の領域の前記低電圧用ゲート絶縁膜をゲート絶縁膜として含む低電圧用トランジスタを形成する工程を含む付記９に記載の半導体メモリの製造方法。

（付記１１）
前記工程（ｂ）において、前記第１の領域内の前記中間絶縁膜及び前記下部絶縁膜と共に、前記半導体基板の表面の第５の領域及び第６の領域の前記中間絶縁膜及び前記下部絶縁膜を除去し、
前記工程（ｃ）において、前記第５の領域及び前記第６の領域の前記半導体基板の上にも、前記上部絶縁膜を形成し、
前記工程（ｄ）が、前記第５の領域内の前記上部絶縁膜をゲート絶縁膜として含む第１の中電圧トランジスタ、及び前記第６の領域内の前記上部絶縁膜をゲート絶縁膜として含む第２の中電圧トランジスタを形成する工程を含み、
前記第１の行デコーダが、前記第１の中電圧トランジスタを含み、前記第２の行デコーダが、前記第２の中電圧トランジスタを含む付記１０に記載の半導体メモリの製造方法。

（付記１２）
前記工程（ｄ）において、前記第１の中電圧トランジスタのエクステンション部と、前記高耐圧トランジスタのエクステンション部とを、同一のイオン注入工程で形成し、前記第２の中電圧トランジスタのエクステンション部と、前記低電圧トランジスタのエクステンション部とを、同一のイオン注入工程で形成する付記１１に記載の半導体メモリの製造方法。

（付記１３）
半導体基板の上に形成された第１の下部絶縁膜、前記第１の下部絶縁膜の上に配置され、前記第１の下部絶縁膜とは異なる材料からなる第１の中間絶縁膜、及び前記第１の中間絶縁膜の上に配置され、前記第１の中間絶縁膜とは異なる材料からなる第１の上部絶縁膜をゲート絶縁膜として含む複数の第１のトランジスタと、
前記半導体基板の上に形成され、前記第１の下部絶縁膜と材料及び厚さが同一の第２の下部絶縁膜、及び前記第１の中間絶縁膜と材料及び厚さが同一の第２の中間絶縁膜をゲート絶縁膜として含み、前記第２の中間絶縁膜にゲート電極が接している複数の第２のトランジスタと
を有する半導体素子。

（付記１４）
半導体基板の上に形成された第１の下部絶縁膜、前記第１の下部絶縁膜の上に配置され、前記第１の下部絶縁膜とは異なる材料からなる第１の中間絶縁膜、及び前記第１の中間絶縁膜の上に配置され、前記第１の中間絶縁膜とは異なる材料からなる第１の上部絶縁膜をゲート絶縁膜として含む複数の第１のトランジスタと、
前記半導体基板の上に形成され、前記第１の上部絶縁膜から連続し、前記半導体基板に接している第２の上部絶縁膜をゲート絶縁膜として含む複数の第２のトランジスタと
を有する半導体素子。

（付記１５）
前記第１のトランジスタの各々のドレインと、前記第２のトランジスタの各々のソースとが、共通の不純物拡散領域で形成されてメモリセルを構成し、複数のメモリセルが、前記半導体基板の行方向及び列方向に周期的に配置されており、
さらに、
同一の列に配置された前記メモリセルの前記第１のトランジスタのドレインに接続されたビット線と、
同一の行に配置された前記第２のトランジスタのゲート電極に接続された第１のワード線と、
同一の行に配置された前記第２のトランジスタのソースに接続されたソース線と、
同一の行に配置された前記第１のトランジスタのゲート電極に接続された第２のワード線と、
前記ビット線に接続され、前記ビット線の電位を制御する列デコーダと、
前記第１のワード線に接続され、前記第１のワード線の電位を制御する電圧印加回路と、
前記ソース線に接続され、前記ソース線の電位を制御する第１の行デコーダと、
前記第２のワード線に接続され、前記第２のワード線の電位を制御する第２の行デコーダと
を含み、
前記第１の行デコーダが、前記第１のトランジスタのゲート絶縁膜と同一の層構造を持つ第３のトランジスタを含み、前記第２の行デコーダが、前記第１のトランジスタのゲート絶縁膜と同一の層構造を持つ第４のトランジスタを含む付記１３または１４に記載の半導体素子。

１０ 半導体基板
１１ 素子分離絶縁膜
１２ 犠牲酸化膜
１５ Ｐ型ウェル
１６ 埋込Ｎ型ウェル
１７ Ｎ型拡散領域
２０ Ｎ型ウェル
２１ Ｐ型ウェル
２２ Ｎ型ウェル
２５ 下部絶縁膜
２６ 中間絶縁膜
２７ 上部絶縁膜
３０ マスクパターン
３２ 高耐圧用ゲート絶縁膜
３３ マスクパターン
３４ 低電圧用ゲート絶縁膜
３５ 導電膜
３５Ａ ゲート電極
３７ マスクパターン
４０、４１、４２、４３、４４ エクステンション部
４５ サイドウォールスペーサ
４７、４８ ソース及びドレイン
５０ 金属シリサイド膜
６０、６１、６２ マスクパターン
７０ 第１のゲート絶縁膜
７１ フローティングゲト
７２ 下部絶縁膜
７３ 中間絶縁膜
７４ 上部絶縁膜
７５ 第２のゲート絶縁膜
７６ コントロールゲート
ＭＳ 第１の領域
ＭＣ 第２の領域
ＨＮ ＮＭＯＳ用第３の領域
ＨＰ ＰＭＯＳ用第３の領域
ＬＮ ＮＭＯＳ用第４の領域
ＬＰ ＰＭＯＳ用第４の領域
ＭＮ１ ＮＭＯＳ用第５の領域
ＭＰ１ ＰＭＯＳ用第５の領域
ＭＮ２ ＮＭＯＳ用第６の領域
ＭＰ２ ＰＭＯＳ用第６の領域
ＨＴｒＮ 高耐圧ＮＭＯＳトランジスタ
ＨＴｒＰ 高耐圧ＰＭＯＳトランジスタ
ＬＴｒＮ 低電圧ＮＭＯＳトランジスタ
ＬＴｒＰ 低電圧ＰＭＯＳトランジスタ
Ｍ１ＴｒＮ 第１の中電圧ＮＭＯＳトランジスタ
Ｍ１ＴｒＰ 第１の中電圧ＰＭＯＳトランジスタ
Ｍ２ＴｒＮ 第２の中電圧ＮＭＯＳトランジスタ
Ｍ２ＴｒＰ 第２の中電圧ＰＭＯＳトランジスタ

Claims (5)

1. 半導体基板の上に、下部絶縁膜、前記下部絶縁膜とは異なる材料を有し、膜厚が１０ｎｍ以下である中間絶縁膜、及び前記中間絶縁膜とは異なる材料を有する上部絶縁膜を順番に形成する工程と、
   前記半導体基板の表面の第１の領域の前記上部絶縁膜を除去し、第２の領域には、前記上部絶縁膜を残す工程と、
   前記第１の領域の前記下部絶縁膜と前記中間絶縁膜とをゲート絶縁膜として含む第１のトランジスタと、前記第２の領域の前記下部絶縁膜、前記中間絶縁膜、及び前記上部絶縁膜をゲート絶縁膜として含む第２のトランジスタとを形成する工程と
   を有する半導体素子の製造方法。
2. 半導体基板の上に、酸化シリコンを有する下部絶縁膜、窒化シリコンを有し、膜厚が１０ｎｍ以下である中間絶縁膜、及び酸化シリコンを有する上部絶縁膜を順番に形成する工程と、
   前記半導体基板の表面の行方向及び列方向に周期的に画定された複数の第１の領域内の前記上部絶縁膜を除去し、前記第１の領域の各々に対応して画定された第２の領域内には、前記上部絶縁膜を残す工程と、
   前記第１の領域内の前記下部絶縁膜と前記中間絶縁膜とをゲート絶縁膜として含むセレクトトランジスタ、及び前記第２の領域内の前記下部絶縁膜、前記中間絶縁膜、及び前記上部絶縁膜をゲート絶縁膜として含むメモリセルトランジスタを、前記セレクトトランジスタのソースと前記メモリセルトランジスタのドレインとが共通の不純物拡散領域で構成されるように形成する工程と
   を有する半導体メモリの製造方法。
3. 半導体基板の上に、下部絶縁膜、及び前記下部絶縁膜とは異なる材料を有する中間絶縁膜を順番に形成する工程と、
   前記半導体基板の表面の第１の領域、第３の領域及び第４の領域の前記中間絶縁膜及び前記下部絶縁膜を除去し、第２の領域には、前記中間絶縁膜及び前記下部絶縁膜を残す工程と、
   前記第１の領域、前記第３の領域、及び前記第４の領域の前記半導体基板の上に、第１の高耐圧用ゲート絶縁膜を形成する工程と、
   前記第１の領域の前記第１の高耐圧用ゲート絶縁膜を除去する工程と
   前記第１の領域の前記第１の高耐圧用ゲート絶縁膜を除去する工程の後に、前記第１の領域の前記半導体基板の上、及び前記第２の領域の前記中間絶縁膜の上に、前記中間絶縁膜とは異なる材料を有する上部絶縁膜を形成するとともに、前記第３の領域及び前記第４の領域の前記第１の高耐圧用ゲート絶縁膜の上に、又は、前記第３の領域及び前記第４の領域の前記第１の高耐圧用ゲート絶縁膜の一部として、前記上部絶縁膜を形成する工程と、
   前記第４の領域の前記上部絶縁膜及び前記第１の高耐圧用ゲート絶縁膜を除去する工程と、
   前記第４の領域の前記上部絶縁膜及び前記第１の高耐圧用ゲート絶縁膜を除去する工程の後に、前記第４の領域の前記半導体基板の上に、低電圧用ゲート絶縁膜を形成する工程と、
   前記第３の領域の前記第１の高耐圧用ゲート絶縁膜と前記上部絶縁膜とをゲート絶縁膜として含む高耐圧トランジスタを形成する工程と、
   前記第４の領域の前記低電圧用ゲート絶縁膜を含む低電圧トランジスタを形成する工程と、
   前記第１の領域の前記上部絶縁膜をゲート絶縁膜として含む第１のトランジスタを形成する工程と、
   前記第２の領域の前記下部絶縁膜、前記中間絶縁膜、及び前記上部絶縁膜をゲート絶縁膜として含む第２のトランジスタを形成する工程と
   を有する半導体素子の製造方法。
4. 半導体基板の上に、下部絶縁膜、及び前記下部絶縁膜とは異なる材料を有する中間絶縁膜を順番に形成する工程と、
   前記半導体基板の表面の行方向及び列方向に周期的に画定された複数の第１の領域内ならびに第３の領域および第４の領域の前記中間絶縁膜及び前記下部絶縁膜を除去し、前記第１の領域の各々に対応して画定された第２の領域内には、前記中間絶縁膜及び前記下部絶縁膜を残す工程と、
   前記半導体基板の表面の第３の領域及び第４の領域の前記半導体基板の上に、第１の高耐圧用ゲート絶縁膜を形成する工程と、
   前記第１の領域の前記半導体基板の上、及び前記第２の領域の前記中間絶縁膜の上に、前記中間絶縁膜とは異なる材料を有する上部絶縁膜を形成するとともに、前記第３の領域及び前記第４の領域の前記第１の高耐圧用ゲート絶縁膜の上に、又は、前記第３の領域及び前記第４の領域の前記第１の高耐圧用ゲート絶縁膜の一部として、前記上部絶縁膜を形成する工程と、
   前記第４の領域の前記第１の高耐圧用ゲート絶縁膜及び前記上部絶縁膜を除去する工程と、
   前記第４の領域の前記半導体基板の上に、前記第１の高耐圧用ゲート絶縁膜と前記上部絶縁膜との合計の厚さよりも薄い低電圧用ゲート絶縁膜を形成する工程と、
   前記第３の領域の前記第１の高耐圧用ゲート絶縁膜と前記上部絶縁膜とをゲート絶縁膜として含む高耐圧トランジスタを形成する工程と、
   前記第４の領域の前記低電圧用ゲート絶縁膜を含む低電圧トランジスタを形成する工程と、
   前記第１の領域内の前記上部絶縁膜をゲート絶縁膜として含むセレクトトランジスタ、及び前記第２の領域内の前記下部絶縁膜、前記中間絶縁膜、及び前記上部絶縁膜をゲート絶縁膜として含むメモリセルトランジスタを、前記セレクトトランジスタのソースと前記メモリセルトランジスタのドレインとが共通の不純物拡散領域で構成されるように形成する工程と
   を有し、さらに、
   同一の列に配置された前記第１の領域内の前記セレクトトランジスタのドレインに接続されたビット線、
   同一の行に配置された前記第２の領域内の前記メモリセルトランジスタのゲート電極に接続された第１のワード線、
   同一の行に配置された前記第２の領域内の前記メモリセルトランジスタのソースに接続されたソース線、
   同一の行に配置された前記第１の領域内の前記セレクトトランジスタのゲート電極に接続された第２のワード線、
   前記ビット線に接続され、前記ビット線の電位を制御する列デコーダ、
   前記第１のワード線に接続され、前記第１のワード線の電位を制御する電圧印加回路、
   前記ソース線に接続され、前記ソース線の電位を制御する第１の行デコーダ、及び
   前記第２のワード線に接続され、前記第２のワード線の電位を制御する第２の行デコーダ
   を形成する工程を含む半導体メモリの製造方法。
5. 半導体基板の上に形成された第１の下部絶縁膜、前記第１の下部絶縁膜の上に配置され、前記第１の下部絶縁膜とは異なる材料を有し、膜厚が１０ｎｍ以下である第１の中間絶縁膜、及び前記第１の中間絶縁膜の上に配置され、前記第１の中間絶縁膜とは異なる材料を有する第１の上部絶縁膜をゲート絶縁膜として含む複数の第１のトランジスタと、
   前記半導体基板の上に形成され、前記第１の下部絶縁膜と材料及び厚さが同一の第２の下部絶縁膜、及び前記第１の中間絶縁膜と材料及び厚さが同一の第２の中間絶縁膜をゲート絶縁膜として含み、前記第２の中間絶縁膜にゲート電極が接している複数の第２のトランジスタと
   を有し、
   前記第１のトランジスタの各々のドレインと、前記第２のトランジスタの各々のソースとが、共通の不純物拡散領域で形成されてメモリセルを構成し、複数のメモリセルが、前記半導体基板の行方向及び列方向に周期的に配置されており、さらに、
   同一の列に配置された前記メモリセルの前記第１のトランジスタのドレインに接続されたビット線と、
   同一の行に配置された前記第２のトランジスタのゲート電極に接続された第１のワード線と、
   同一の行に配置された前記第２のトランジスタのソースに接続されたソース線と、
   同一の行に配置された前記第１のトランジスタのゲート電極に接続された第２のワード線と、
   前記ビット線に接続され、前記ビット線の電位を制御する列デコーダと、
   前記第１のワード線に接続され、前記第１のワード線の電位を制御する電圧印加回路と、
   前記ソース線に接続され、前記ソース線の電位を制御する第１の行デコーダと、
   前記第２のワード線に接続され、前記第２のワード線の電位を制御する第２の行デコーダと
   を含み、
   前記第１の行デコーダが、前記第２のトランジスタのゲート絶縁膜と同一の層構造を持つ第３のトランジスタを含み、前記第２の行デコーダが、前記第２のトランジスタのゲート絶縁膜と同一の層構造を持つ第４のトランジスタを含む半導体素子。
   

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