JP2004520716A - 垂直アクセス・トランジスタを有する2トランジスタ・フラッシュ・セル - Google Patents
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- 238000002955 isolation Methods 0.000 claims abstract description 55
- 239000000758 substrate Substances 0.000 claims abstract description 47
- 239000004065 semiconductor Substances 0.000 claims abstract description 34
- 239000010409 thin film Substances 0.000 claims abstract description 25
- 239000002019 doping agent Substances 0.000 claims abstract description 13
- 239000010410 layer Substances 0.000 claims description 114
- 238000000034 method Methods 0.000 claims description 14
- 239000011159 matrix material Substances 0.000 claims description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 10
- 229920005591 polysilicon Polymers 0.000 claims description 8
- 238000004519 manufacturing process Methods 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 5
- 239000011241 protective layer Substances 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 230000008859 change Effects 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims description 2
- 238000005530 etching Methods 0.000 claims description 2
- 238000002161 passivation Methods 0.000 claims description 2
- 125000006850 spacer group Chemical group 0.000 description 11
- 238000010586 diagram Methods 0.000 description 5
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- 238000011065 in-situ storage Methods 0.000 description 3
- 238000005549 size reduction Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
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Abstract
Description
本発明は、請求項1の前提部による、少なくとも1ビットを記憶するための不揮発性メモリ・セルを含む半導体装置に関する。
【0002】
このような不揮発性メモリ・セルは、従来技術から複数の変種でよく知られている。図1は、例示的な従来技術のプレーナ型2T(2トランジスタ)不揮発性メモリ・セルの断面を模式的に示している。
【0003】
フラッシュ・セルとしても知られている図示の2T不揮発性メモリ・セル1は、プレーナ型であって2個の個別トランジスタ、すなわちフローティング・ゲート・トランジスタFTとアクセス・トランジスタATとを含んでいる。p型基板2上に、n型ドレイン領域3、n型ソース領域4およびn型ドープ領域5が形成される。表面には、ドレイン領域3とドープ領域5との間の、薄膜ゲート酸化物7上にフローティング・ゲート6が形成される。フローティング・ゲート6の上に、制御ゲート8が形成される。この制御ゲート8は、分離層14たとえば酸化物層または酸化窒化酸化物層によって分離されている。フローティング・ゲート6および制御ゲート8のスタックの側面には、絶縁性のサイド・スペーサ9が形成される。このスタックに隣接するドープ領域5とソース領域4との間の、基板2の表面上の薄膜ゲート酸化物7上にアクセス・ゲート10が形成される。ここに示すように、このアクセス・トランジスタは、フローティング・ゲート6、分離層14および制御ゲート8を含むスタックと同様のスタックを含むこともできるが、アクセス・ゲートはまた、単に単一層からなる構造を含むこともある。またアクセス・ゲート10の側壁は、絶縁スペーサ11によってカバーされる。ドレイン領域3およびソース領域4は、それぞれのドレイン・コンタクト12とソース・コンタクト13とによって、それぞれドレイン・ラインとソース・ラインとに接続される。
【0004】
上述のようにプレーナ構造として構成された、このような従来技術の2T不揮発性メモリ・セル・タイプでは、セレクト・ゲートは、通常、フローティング・ゲート上に配置された制御ゲートに隣接して配置される。このプレーナ構成は、このタイプの不揮発性メモリ・セルが半導体表面上で比較的大きな面積を占めるという欠点を持っている。これらのプレーナ2Tセルのセル・サイズが小型化できるように、プロセス技術の進歩は、より小さな機能要素サイズを有する構造体の製造を可能にする。しかしながら、この小型化は、多くの構造上の制約によって、たとえば最小コンタクトサイズ、最小スペーサ厚などによって制限される。図1に示すような構造の縮小は、その設計によって制限される。すなわち、その構造内のある一定のサイズは維持されなくてはならない。0.18μmデザインルールを使用すると、このようなメモリ・セルは、典型的には0.6から0.8μm2のサイズを持つであろう。
【0005】
米国特許第5,386,132号は、図9A,9Bのフラッシュ・メモリ・セルの、よりコンパクトな構成を開示している。この不揮発性メモリ・セルは、半導体基板上の2トランジスタ(2T)縦型スプリット・チャネルEEPROMとして構成されており、ソース領域、ドレイン領域、制御ゲート、フローティング・ゲートおよびセレクト・ゲートを含んでおり、この制御ゲートは、トレンチ内にピラーとして構成される。フローティング・ゲートは、このピラー状の制御ゲートを囲むチューブとして配置される。セレクト・ゲートは、制御ゲートの上部領域に制御ゲートを囲む環状構造として配置される。ドレイン領域もまた、セレクト・ゲートの真下で制御ゲートを囲む環状構造として構成される。ソース・ゲートは、制御ゲート・ピラーの下方に配置される。
【0006】
米国特許第5,386,132号の不揮発性メモリ・セルは、好都合なことに、基板上で必要とされる面積を削減して、EEPROMおよびFLASHメモリ装置の更なる小型化および/または高密度化を可能にしている。
【0007】
しかしながら、米国特許第5,386,132号に開示された、このような不揮発性メモリ・セルの製造は、二重の環状トレンチ構造を適用しているために非常に複雑である。特に薄膜酸化物によるそれぞれのゲートの分離が困難であり、不都合なことに不揮発性メモリ・セルのプロセス歩留まりと信頼度とを低下させる可能性がある。
【0008】
さらに米国特許第5,386,132号の不揮発性メモリ・セルでは、セレクト・ゲートと制御ゲートとが相互接続されている。このようなメモリ・セルのプログラミング・ステップ(書込みおよび消去)と読み取りステップのときに、セレクト・ゲートと制御ゲートの両者は同じ電位を持つ。それぞれのゲート電位の個別制御は、不可能である。
【0009】
本発明の目的は、従来技術で知られたプレーナ型2T(2トランジスタ)不揮発性メモリ・セルよりもコンパクトであって、少なくとも1ビットを記憶する2T不揮発性メモリ・セルを含む半導体装置を提供することである。本発明は、第1のドーパント・タイプを有する半導体基板内に、第1のドレイン領域、第1のフローティング・ゲート、第1の制御ゲート、第1の薄膜ゲート分離層および絶縁層を含む、1ビットを記憶するための第1の不揮発性メモリ・セルを含む半導体装置であって、前記絶縁層は前記第1のフローティング・ゲートの上に配置され、前記第1の制御ゲートは前記絶縁層の上に配置され、前記第1のフローティング・ゲートは前記第1の薄膜ゲート分離層の上に配置され、前記装置は前記第1の不揮発性メモリ・セルへのアクセスを制御するための第1のアクセス・トランジスタをさらに含んでおり、また前記第1の不揮発性メモリ・セルは第2のドーパント・タイプを有する前記基板内に第1のソース領域と埋め込み層とを含んでおり、前記第1のアクセス・トランジスタは前記基板上の第1のトレンチ内に形成され、前記第1のトレンチは実質的に前記第1のソース領域から前記基板の表面に延びており、前記第1のトレンチは前記第1のフローティング・ゲートに隣接して前記基板の表面に平行な第1の方向に向いていることを特徴とする半導体装置に関する。
【0010】
従来技術の不揮発性メモリ・セルと比較して、本発明は、より小さなセル・サイズを有する不揮発性メモリ・セルを提供する。
【0011】
さらに第1の実施形態で、本発明は、前記半導体基板内に、第2のドレイン領域、第2のフローティング・ゲート、第2の制御ゲート、第2の薄膜ゲート分離層および第2の絶縁層を含む、1ビットを記憶するための第2の不揮発性メモリ・セルを含む半導体装置であって、前記第2の絶縁層は前記第2のフローティング・ゲートの上に配置され、前記第2の制御ゲートは前記第2の絶縁層の上に配置され、前記第2のフローティング・ゲートは前記第2の薄膜ゲート分離層の上に配置され、前記埋め込み層は第2のソース領域を包含したものであり、前記半導体装置は前記第2の不揮発性メモリ・セルへのアクセスを制御するための第2のアクセス・トランジスタをさらに含んでおり、前記第2の不揮発性メモリ・セルは第2の方向において前記第1の不揮発性メモリ・セルに隣接しており、前記第2の方向は前記基板の表面に平行で前記第1の方向に垂直であるものにおいて、
前記第2のアクセス・トランジスタは前記基板上の第2のトレンチ内に形成され、前記第2のトレンチは実質的に前記第2のソース領域から前記基板の表面に延びており、前記第2のトレンチは前記第2のフローティング・ゲートに隣接して前記第2の方向を向いており、
また前記第1の不揮発性メモリ・セルにおける前記第1のアクセス・トランジスタは、ダミー・フローティング・ゲート、ダミー絶縁層およびダミー制御ゲートを含む分離ゲートによって前記第2の不揮発性メモリ・セルにおける前記第2のアクセス・トランジスタから分離されており、前記ダミー絶縁層は前記ダミー・フローティング・ゲートの上に配置され、前記ダミー制御ゲートは前記ダミー絶縁層の上に配置されていることを特徴とする、上述のような半導体装置に関する。二つの不揮発性メモリ・セルのこの構成は、二つの個別の不揮発性メモリ・セルに必要とされる面積よりも小さい総面積となるという結果をもたらす。
【0012】
さらに、2T不揮発性メモリ・セルに関する更なる小型化は、隣接する2個の2T不揮発性メモリ・セルのセレクト・ゲートを単一のセレクト・ゲートに結合することによって達成される。第2の実施形態で、本発明は、前記半導体基板内に、第2のドレイン領域、第2のフローティング・ゲート、第2の制御ゲート、前記第2の薄膜ゲート分離層および第2の絶縁層を含む、1ビットを記憶するための第2の不揮発性メモリ・セルを含む半導体装置であって、前記第2の絶縁層は前記第2のフローティング・ゲートの上に配置され、前記第2の制御ゲートは前記第2の絶縁層の上に配置され、前記第2のフローティング・ゲートは前記第2の薄膜ゲート分離層の上に配置され、前記埋め込み層は第2のソース領域を包含しており、前記装置は前記第2の不揮発性メモリ・セルへのアクセスを制御するための第2のアクセス・トランジスタをさらに含んでおり、前記第2の不揮発性メモリ・セルは第2の方向において前記第1の不揮発性メモリ・セルに隣接しており、前記第2の方向は前記基板の表面に平行で前記第1の方向に垂直であるものにおいて、
前記第2のアクセス・トランジスタは前記基板上の第2のトレンチ内に形成され、前記第2のトレンチは実質的に前記第2のソース領域から前記基板の表面に延びており、前記第2のトレンチは前記第2のフローティング・ゲートに隣接して前記第2の方向を向いており、また前記第1の不揮発性メモリ・セルにおける前記第1のアクセス・トランジスタは前記第2の不揮発性メモリ・セルにおける前記第2のアクセス・トランジスタと一致していることを特徴とする、上述のような半導体装置に関する。
【0013】
本発明はまた、前記複数の不揮発性メモリ・セルが前記第1の方向と前記第2の方向とに配列されることを特徴とする、前述のような複数の不揮発性メモリ・セルを含む不揮発性メモリ・セル・マトリックスに関する。
【0014】
さらに本発明はまた、前述のような不揮発性メモリ・セル・マトリックスを含むことを特徴とする半導体装置に関する。
【0015】
また、本発明は、第1のドーパント・タイプを有する半導体基板内に、第1のドレイン領域、第1のフローティング・ゲート、第1の制御ゲート、第2のドーパントと第1のソース領域とを包含する埋め込み層、第1の薄膜ゲート分離層および絶縁層を含む、1ビットを記憶するための第1の不揮発性メモリ・セルを含む半導体装置を製造する方法であって、前記絶縁層は前記第1のフローティング・ゲートの上に配置され、前記第1の制御ゲートは前記絶縁層の上に配置され、前記第1のフローティング・ゲートは前記第1の薄膜ゲート分離層の上に配置され、前記構成は第1のアクセス・トランジスタをさらに含んだものであり、
前記方法は、前記基板内に前記埋め込み層をイオン注入によって形成するステップと、
第1の方向に延びる分離ラインを形成することによって前記不揮発性メモリ・セルの活性領域を分離するステップと、
前記基板の表面上に前記第1の薄膜ゲート分離層を形成するステップと、
前記第1の薄膜ゲート分離層の上に前記第1のフローティング・ゲートと前記制御ゲートと前記絶縁層とを含むスタックト・ゲート構造を形成するステップと、
前記基板内に実質的に前記基板表面から前記埋め込み層までのトレンチをエッチングするステップ、このトレンチ壁に第2の薄膜酸化物を形成するステップ、このスタックト・ゲート構造に隣接する前記トレンチ内にドープされた多結晶シリコンを堆積するステップ、を含む、前記第1のアクセス・トランジスタを形成するステップと、
前記不揮発性メモリ・セルにパッシベーション(最終保護層成膜)と電極配線とを施すステップと、
を含むことを特徴とする、半導体装置を製造する方法に関する。
【0016】
さらに、第2の実施形態に開示された2T不揮発性メモリ・セルのプログラミングと読み取りは、どの2T不揮発性メモリ・セルが実際にプログラムされているかを検出する検出方法を必要とする。したがって、本発明はまた、第2の実施形態による不揮発性メモリ・セル・マトリックスに記憶されたビットを読み取る方法であって、ビットを読み取る前記方法は、前記第1、第2の不揮発性メモリ・セルのソース・ドレイン電流を測定するステップを含んでおり、前記ソース・ドレイン電流を測定する前記ステップは第1の電圧パルスを前記第1の制御ゲートに印加することと第2の電圧パルスを前記第2の制御ゲートに印加することとを含んでおり、前記第1の不揮発性メモリ・セルと前記第2の不揮発性メモリ・セルがそれぞれプログラムされているかどうかを前記第1、第2の電圧パルスの印加後のソース・ドレイン電流の変化が決定することを特徴とする、不揮発性メモリ・セル・マトリックスに記憶されたビットを読み取る方法に関する。
【0017】
以下、本発明につき図面を参照して説明するが、これらの図面は単に例示目的を意図したものであって、請求項に記載された保護の範囲を限定するものではない。
【0018】
前述のように単一トランジスタ不揮発性メモリ・セルと比較して、2トランジスタ不揮発性メモリ・セルは、過剰消去と過剰プログラミングとに高度に鈍感なメモリ・セルを提供する。本技術に精通する人々に知られているように、このようなセルの読み取りは、低い制御ゲート電位ですでに実施可能である。しかしながら、2T不揮発性メモリ・セルの領域サイズは、単一トランジスタ不揮発性メモリ・セルのサイズよりはるかに大きい。
【0019】
前述のように、図1は、従来技術で知られたプレーナ型2T不揮発性メモリ・セルの断面を模式的に示す。
【0020】
本発明の第1の実施形態では、2T不揮発性メモリ・セルの更なるサイズ削減は、図1に示すような水平アクセス・ゲートを垂直アクセス・ゲートで置き換えることによって達成される。
【0021】
図2は、本発明の第1の実施形態による幾つかの2T不揮発性メモリ・セル20、20’、20”の断面を模式的に示している。基板21は、p型層23によって覆われた埋め込みn型ドープ層22を含んでいる。このp型層23には、n型ドレイン領域24、24’とn型ドープ領域25、25’とが存在する。埋め込みn型ドープ層22にはソース領域26、26’が画定されている。基板21の表面上では、薄膜ゲート酸化物27の上で、2T不揮発性メモリ・セル20は、フローティング・ゲート29と制御ゲート30とサイド・スペーサ31とからなり、フローティング・ゲート・トランジスタとして働くスタック構造28を含んでいる。制御ゲート30は、絶縁層32、好ましくはONO(酸化窒化酸化物)層によってフローティング・ゲート29から分離される。制御ゲート30の最上部は、酸化物層33によって覆われている。スタック構造28に隣接してアクセス・トランジスタ34が設けられている。このアクセス・トランジスタ34は、基板表面から埋め込みn型ドープ層22内のソース領域26に延びている。アクセス・トランジスタ34は、トレンチ内に形成され、このトレンチ本体をソース領域26から絶縁するトレンチ壁35によって輪郭形成されている。トレンチ壁35は、薄い酸化膜から構成されることが好ましい。
【0022】
スタック構造28の反対側では、ビット・ライン・コンタクト36がドレイン領域24に接続している。第1の実施形態では、共通ソース構成が使用されている。不揮発性メモリ・セル20と隣接セル20’との間の分離帯として、分離ゲート38がアクセス・トランジスタ34とセル20’のアクセス・トランジスタ34’との間に配置されている。この分離ゲート38は、スタックト・ゲート28と同じであって、絶縁層32’”に覆われたダミー・フローティング・ゲート29’”と絶縁層32’”の上の制御ゲート30’”とスタック38の側壁を覆うサイド・スペーサ31’”とからなる。ダミー制御ゲート30’”は、分離層33’”によって覆われている。
【0023】
不揮発性メモリ・セル20’は、アクセス・トランジスタ34’と薄膜ゲート酸化物27上のフローティング・ゲート29’とフローティング・ゲート29’上に設けられた制御ゲート30’とビット・ライン・コンタクト36’とドレイン領域24’とを含んでいる。制御ゲート30’とフローティング・ゲート29’との間に、絶縁層32’が設けられている。不揮発性メモリ・セル20’の側壁は、サイド・スペーサ31によって覆われる。制御ゲート30’の上に、酸化物層33’が存在する。
【0024】
スタック構造28’に隣接して、アクセス・トランジスタ34’が設けられている。このアクセス・トランジスタ34’は、基板表面から埋め込みn型ドープ層22内のソース領域26’にまで延びている。アクセス・トランジスタ34’は、このアクセス・ゲート34’をもソース領域26’から絶縁しているトレンチ壁35によって輪郭形成されたトレンチ内に形成される。トレンチ壁35は、薄い酸化膜から構成されることが好ましい。
【0025】
不揮発性メモリ・セル20”は、ドレイン領域24とビット・ライン・コンタクト36とによってセル20から分離されている。再び、このセル20”は、そのアクセス・トランジスタ44のみが示されている更なる不揮発性メモリ・セルから分離ゲート38”によって分離されている。
【0026】
分離層45は、スタックト・ゲート構造28,28’,38を覆って2T不揮発性目メモリ・セル20,20’,20”を電気的に絶縁している。
【0027】
図2に示すように、不揮発性メモリ・セルのアレイは、2個のセルを中間のビット・ライン・コンタクトに交互に接続し、2個のセルのアクセス・トランジスタを分離ゲートによって分離することによって形成できる。
【0028】
第1の実施形態による、隣接する2個の不揮発性メモリ・セルを含む電気回路を、図7を参照して説明する。
【0029】
図3は、本発明の第1の実施形態による複数の2T不揮発性メモリ・セルからなるアレイの上面図を模式的に示す。図2と比較すると、分かり易くするために図示の要素の間に幾らかのスペースを入れている。
【0030】
このアレイでは、本発明の第1の実施形態による4個の不揮発性メモリ・セルが示されている。このような不揮発性メモリ・セル1個の領域サイズ60は、図3の破線によって示されている。
【0031】
ランダムアクセス機能を有するメモリ・アレイを得るために、第1の実施形態による構成では、各々がビット・ライン・コンタクト36を介してドレイン領域24に接続しているビット・ライン62は、第2の方向に垂直な第1の方向に走っており、それぞれアクセス・トランジスタ・ライン34,34’を形成するようにアクセス・トランジスタ34,34’が延びている。制御ゲート30,30’は、制御ゲート・ライン30,30’を形成するように延びており、アクセス・トランジスタ34,34’と平行に走っている。分離ゲート38,38”は、アクセス・トランジスタ・ライン34、制御ゲート・ライン30と同じ方向に走る分離ゲート・ラインを形成するように延びている。
【0032】
このメモリ・アレイ内の不揮発性メモリ・セルは、n型領域22内に共通ソースを備えて構成されている。
【0033】
アクセス・トランジスタ・ライン34は、各々が埋め込みn型ドープ層22内の共通ソースに接続されたトレンチに配置されたトレンチ・ラインとして構成されている。
【0034】
制御ゲート・ライン30は、アクセス・トランジスタ・ライン34と平行に走っている。個別セルを画定するために、p型層23の不揮発性メモリ・セル間にLOCOS分離またはSTIが配置されている。さらに、2本の分離ラインSTI間には、非晶質または多結晶のSiからなるフローティング・ゲート29,29’だけが画定されている。このようにしてこの第1実施形態による不揮発性メモリ・セル内に1ビットを格納するための領域は、フローティング・ゲート29,29’によって占められる領域に限定される。
【0035】
さらに詳細にメモリ・アレイ構成を説明するために、図3に示す構成にしたがって制御ゲート・ライン30に沿った断面IVa、発生期の不揮発性メモリ・セルに沿ったIVb、分離ゲート・ライン38に沿ったIVc、アクセス・トランジスタ・ライン34に沿ったIVdがそれぞれ図4a,4b,4c,4dに示されている。
【0036】
図4aは、制御ゲート・ライン30に沿った概略断面IVaを示し、これは分離注入STIによる不揮発性メモリ・セルの分離と絶縁層32による制御ゲート(材料)30からのそれぞれのフローティング・ゲート29の分離とを明確に示している。薄膜ゲート酸化物27は、p型層23と分離ラインSTIとからフローティング・ゲート29を分離している。
【0037】
図4bは、ビット・ラインが形成されるラインに沿った不揮発性メモリ・セルの概略断面IVbを示す。この断面IVbでは、各々が絶縁層32に包まれ、制御ゲート30と保護層33とに覆われたフローティング・ゲート29からなる多数のピラーが示されている。ピラーA”は、この断面図と垂直である図4aの断面IVaで示されている。ピラーC”は、この断面図と垂直である図4cの断面IVcで示されている。トレンチ内に形成されたアクセス・トランジスタ・ライン34は、D”によって示されており、図4dの断面IVd(この断面図とも垂直である)で示されている。図示のピラーは、薄膜ゲート酸化物27によってp型層23から分離されている。アクセス・トランジスタ34は、p型層23内のトレンチ内に配置される。トレンチ壁は、薄膜酸化物35によって覆われている。アクセス・トランジスタ34の下方には、局所注入箇所26が埋め込みn型層22内に配置されている。
【0038】
図4cは、図2と比較して、分離ゲート・ライン38に沿った概略断面IVcを示す。この分離ゲート・ラインは、各層のスタック、すなわちp型層23上の薄膜ゲート酸化物27、フローティング・ゲート29、絶縁層32、制御ゲート30および酸化物層33のスタックからなる。
【0039】
最後に、図4dは、p型層23内のトレンチ内のアクセス・トランジスタ34に沿った概略断面IVdを示し、このゲート・ラインは、下から上に見て埋め込み層22、ソース層26、薄膜酸化物35およびアクセス・トランジスタ材料、たとえばポリシリコンを含む。
【0040】
図4a,4b,4c,4dには、局所的相互接続および電極配線のレベルは示されていない。図3で、ビット・ライン電極配線は、IVbで示される方向と平行に走っている。
【0041】
以下に、図2,3,4a,4b,4c,4dに示す実施形態のフラッシュ・セルを製造する例示的方法が説明される。
【0042】
イオン注入プロセスによって、p型基板21内に埋め込みn型ドープ層22(埋め込みnウェル)が形成される。続いて、p型層23に形成すべき2T不揮発性メモリ・セルの水平、垂直両部分の特性を定義するために必要なドーパント・プロファイルが与えられる。隣接セルの活性領域は、LOCOSまたはSTI技術によって形成される酸化物(SiO2)分離ライン(図2に図示せず)によって第1の方向に分離される。
【0043】
薄膜ゲート酸化物27の上にスタックト・ゲート構造が形成され、これが第1の方向に垂直な第2の方向に各不揮発性メモリ・セルを限定する。薄膜ゲート酸化物27の厚さは、典型的には5から10nmである。ポリシリコンの第1の層は、10ないし200nmの厚さに堆積される。この層は、原位置であるいは後のイオン注入ステップによってドープされる。この第1のポリシリコン層には、トレンチがエッチングされてフローティング・ゲートを形成する。これらのトレンチの各々は、酸化物分離ラインSTIに平行である。各トレンチは、酸化物分離ラインSTIの一つの上に配置される。次に、絶縁層32、たとえばONO(酸化窒化酸化物)層が典型的には15nmの厚さに堆積される。
【0044】
それから、第2のポリシリコン層が100ないし300nmの厚さに堆積されて制御ゲートを形成する。この層は、原位置でまたは後のイオン注入ステップによってドープされる。最後に、酸化物または窒化物の保護層33が堆積される。
【0045】
次のステップでは、スタックされた層がエッチングされて酸化物分離ラインSTIに垂直に向けられた複数のラインを画定する。これらのラインは、後に制御ゲート・ライン30になるであろう。本技術に精通する人々に知られているように、この仕方で、スタックされたゲート・フラッシュ・セルが形成される。同時に、同じ処理ステップで分離ゲート・ライン38が製造される。
【0046】
続いて、酸化ステップおよび/またはアニール・ステップが実施されて、次にソース26とドレイン24のドーパント・プロファイルが形成される。ソース26のドーパント・プロファイルは、この実施形態では任意選択である。第2の酸化ステップおよび/またはアニール・ステップが行われることもある。
【0047】
次のステップで、サイド・スペーサ31が形成される。代替の実施形態では、サイド・スペーサ31の形成は省略される。
【0048】
次のステップで、ソース領域内にトレンチがエッチングされる。これらのトレンチは、埋め込みnウェル層22(または、の内)まで延びている。トレンチの壁は、酸化物層35によって覆われる。続いて、ポリシリコンが各トレンチ内に堆積され、好ましくは原位置でドープされてアクセス・トランジスタ34,34’,34”を形成する。トレンチの外側の過剰なポリシリコンは、除去される。
【0049】
最後に、分離層45が堆積されて、スタックト・ゲート構造28,28’,28”をカバーする。続いて、ドレイン24,24’と埋め込みnウェル層22とアクセス・トランジスタ34,34’,34”とにコンタクトが設けられ、次にFLASHセルと他の構造体との間の接続を行う電極配線ステップが実施される。
【0050】
図5は、本発明の第2の実施形態による2T不揮発性メモリ・セル200の断面を模式的に示す。
【0051】
図5において図2と同じ参照番号を有する要素は、図2と同じ要素を指す。
【0052】
スタックト・ゲート構造28に隣接してアクセス・トランジスタ34’が設けられ、これは基板表面から埋め込みn型ドープ層22内のソース領域26まで延びている。
【0053】
この第2の実施形態ではまた、共通ソース構成が使用される。2T不揮発性メモリ・セル200と、それに隣接する同様の2T不揮発性メモリ・セル200’との間に、分離帯は設けられない。
【0054】
また、セル200,200’は、ビット・ライン・コンタクト36,36’の上方に配置された同一ビット・ライン(図示せず)を共有する。セル200,200’の各々の読み取りを制御するために、図8を参照して更に詳細に説明する読み取り手順が実行される。
【0055】
更なる隣接不揮発性メモリ・セル200”は、ドレイン領域24によってセル200から分離されている。
【0056】
図6は、本発明の第2の実施形態による複数の2T不揮発性メモリ・セルからなるアレイの上面図を模式的に示す。図5と比較して、分かり易くするために図示の要素の間に幾らかのスペースを入れている。
【0057】
このメモリ・アレイでは、本発明の第2の実施形態による4個の不揮発性メモリ・セルが示されている。このような不揮発性メモリ・セル1個の領域サイズ80は、図6の破線によって示されている。
【0058】
ランダムアクセス機能を有するメモリ・アレイを得るために、第2の実施形態による構成では、ビット・ライン・コンタクト36を介してドレイン領域24に接続するためのビット・ライン82は、アクセス・トランジスタ34’のための第2の方向に垂直な第1の方向に走っている。制御ゲート30を接続するための制御ゲート・ライン30は、アクセス・トランジスタ・ライン34’と平行に走っている。
【0059】
このメモリ・アレイ内の不揮発性メモリ・セルは、n型領域22内に共通ソースを備えて構成されている。
【0060】
アクセス・トランジスタ・ライン34’は、埋め込みn型ドープ層22内の共通ソースの上のトレンチに配置されたトレンチ・ラインとして構成されている。
【0061】
制御ゲート・ライン30は、アクセス・トランジスタ34’と平行に走っている。個別セルを画定するために、p型層23における不揮発性メモリ・セル間にLOCOS分離またはSTI分離ラインが配置されている。さらに、2本の分離ラインSTI間には、非晶質または多結晶のSiからなるフローティング・ゲート29だけが画定されている。このようにして、この第2実施形態による不揮発性メモリ・セル内に1ビットを格納するための領域は、フローティング・ゲート29によって占められる領域に限定される。
【0062】
図7は、第1の実施形態による2個の2T不揮発性メモリ・セルの電気回路図を示し、これら2個の2T不揮発性メモリ・セル20,20’は、分離ゲート38によって分離されている。図7において図2で使われたものと同じ参照番号を有する要素は、図2と同じ要素を指す。
【0063】
2T不揮発性メモリ・セル20の回路では、制御ゲート30の電位は、アクセス・トランジスタ34の電位とは独立に制御できる。同様に、2T不揮発性メモリ・セル20’では、制御ゲート48の電位は、アクセス・トランジスタ34’の電位とは独立に制御できる。
【0064】
次いで、各2T不揮発性メモリ・セル20、20’のプログラミングは、当該技術分野において知られた方法で、ファウラー・ノルドハイム・トンネリング(FN)またはソース・サイド注入(SSI)によって行うことができる。各セル20,20’の読み取りと消去は、当該技術分野において知られたメカニズムによって行うこともできる。
【0065】
図8は、本発明の第2の実施形態による2T不揮発性メモリ・セル200,200’の電気回路図を示す。
【0066】
この第2の実施形態では、これら2個の2T不揮発性メモリ・セル200,200’は、分離帯によって分離されていない。図8では図5で使われたものと同じ参照番号を有する要素は、図5で示されたものと同じ要素を指す。
【0067】
2T不揮発性メモリ・セル200の回路では、制御ゲート30の電位は、アクセス・トランジスタ34’の電位と独立に制御できる。同様に、2T不揮発性メモリ・セル200’では、制御ゲートの電位は、アクセス・トランジスタ34’の電位と独立に制御できる。
【0068】
次いで、各2T不揮発性メモリ・セル200,200’のプログラミングは、当該技術分野において知られた方法で、ファウラー・ノルドハイム・トンネリング(FN)またはソース・サイド注入(SSI)によって行うことができる。
【0069】
これら2個の不揮発性メモリ・セル200,200’のうちの一つの選択的読み取りは、直ちに明らかではないかも知れない。アクセス・トランジスタ34’に1.2Vの電位を設定し、ビット・ライン・コンタクト36,36’に0.5Vの電位を設定することによって、セル200,200’を読み取ることができる。もしセル200,200’のどちらもプログラムされていなければ(すなわち電荷を持っていなければ)、電流は存在しないであろう。しかしながら、一つまたは二つのセルがプログラムされていれば、回路に電流が流れるであろう。各セルの制御ゲートにパルス(1.2V)を順次に印加することに応じて、読出し電流を実質的に測定することによって、電流の変調は、どちらのセルがプログラムされた状態にあるかを明らかにする。もし、セルの制御ゲート上の正のパルスが測定された読出し電流に作用すれば、そのセルは非プログラム(消去された)状態にある。もし、例えば第1のセル200上のパルスが読み出し電流に作用すれば、変調が見出されるであろうし、これはその第1のセルが非プログラム状態にあることを示す。もしそうでなければ、第1のセル200と第2のセル200’の両者ともプログラムされている可能性がある。第2のセル200’上の第2のパルスが読み出し電流に作用する可能性があり、これは、その第2のセル200’の状態を示す。これら二つのパルスに関する結果を比較することは、セル200,200’のどちらが実際にプログラムされた状態にあるかを示す。
【0070】
プログラムされたセルでは、制御ゲート上のパルスは、このパルスがプログラミング電圧および/または消去電圧と比較して比較的低い電位を持つときに、このプログラムされたセルには実質的に作用しないということは注目される。
【0071】
図1に示す従来技術のフラッシュ・セルと比較して、2T不揮発性メモリ・セルの領域サイズは、かなり削減できる。0.18μmデザインルールを使うと、図1に示す従来技術の2T不揮発性メモリ・セルでは、ソース・コンタクトとドレイン・コンタクトは、典型的には0.24μm幅である。各々がサイド・スペーサ9,11によって分離されたスタックト・ゲート6,7,8,9,14とアクセス・トランジスタ10は、それぞれ0.48μmの幅(ゲート:0.24μm、スペーサ:0.06μm)を占める。制御/フローティング・ゲートとアクセス・トランジスタのゲート・スペーサ間の0.14μmという格子間スペースを考慮すると、セルのトータル幅は1.1μmである(ソースとドレインの半幅を取る)。0.56μmという各セルの長さを使用すれば、1セルの領域サイズは、0.62μm2となる。
【0072】
図2に示すような本発明の第1の実施形態では、セルの幅は、単に0.78μmである(ドレイン・コンタクト幅:0.24μm、スペーサ:0.06μm、アクセス・トランジスタ:0.14μm、分離ゲート:0.24μmを使用し、ドレインおよび分離ゲートの半幅を取る)。0.14μmのアクセス・トランジスタ・トレンチ幅は、従来技術で知られた適当なプロセス技術を使用して得ることができる。0.56μmという等しいセル長では、本発明の第1の実施形態における不揮発性メモリ・セルの領域サイズ60は、0.44μm2である。
【0073】
第2の実施形態におけるフラッシュ・セルのセル幅は、第1の実施形態と同じ制御ゲート/フローティング・ゲート・スタックのサイズ(およびドレインの半幅とアクセス・トランジスタの半幅)を使用して、たった0.55μmである。この不揮発性メモリ・セルの領域サイズは、0.31μm2である。
【0074】
それぞれ第1、第2実施形態による2T不揮発性メモリ・セルのレイアウトを使用することによって、図1に示すような従来技術の2T不揮発性メモリ・セルと比較して、ほぼ30%および50%のサイズ削減を得ることができる。
【0075】
前述の各サイズは、単に本発明による不揮発性メモリ・セルを使用して得ることができるサイズ削減を説明するために使用されていることを理解すべきである。
【図面の簡単な説明】
【図1】
従来技術で知られる2T不揮発性メモリ・セルの断面を模式的に示す図である。
【図2】
本発明の第1の実施形態による幾つかの2T不揮発性メモリ・セルの断面を模式的に示す図である。
【図3】
本発明の第1の実施形態による複数の2T不揮発性メモリ・セルを含むアレイの上面図を模式的に示す図である。
【図4a】
本発明の第1の実施形態による制御ゲート・ラインに沿った概略断面を示す図である。
【図4b】
ビット・ラインが形成されるラインに沿った不揮発性メモリ・セルの概略断面を示す図である。
【図4c】
本発明の第1の実施形態による分離ゲート・ラインに沿った概略断面を示す図である。
【図4d】
本発明の第1の実施形態によるアクセス・ゲート・ラインに沿った概略断面を示す図である。
【図5】
本発明の第2の実施形態による幾つかの2T不揮発性メモリ・セルの断面を模式的に示す図である。
【図6】
本発明の第2の実施形態による複数の2T不揮発性メモリ・セルを含むアレイの上面図を模式的に示す図である。
【図7】
第1の実施形態による2T不揮発性メモリ・セルの構成の電気回路図である。
【図8】
第2の実施形態による2T不揮発性メモリ・セルの構成の電気回路図である。
Claims (9)
- 第1のドーパント・タイプを有する半導体基板(21)内に、第1のドレイン領域(24)、第1のフローティング・ゲート(29)、第1の制御ゲート(30)、第1の薄膜ゲート分離層(27)および絶縁層(32)を含む、1ビットを記憶するための第1の不揮発性メモリ・セル(20;200)を含む半導体装置であって、前記絶縁層(32)は前記第1のフローティング・ゲート(20)の上に配置され、前記第1の制御ゲート(30)は前記絶縁層(32)の上に配置され、前記第1のフローティング・ゲート(29)は前記第1の薄膜ゲート分離層(27)の上に配置され、前記装置は前記第1の不揮発性メモリ・セル(20;200)へのアクセスを制御するための第1のアクセス・トランジスタ(34)をさらに含んだものにおいて、
前記第1の不揮発性メモリ・セル(20;200)は、第2のドーパント・タイプを有する前記基板(21)内に埋め込み層(22)と第1のソース領域(26)とを含んでおり、前記第1のアクセス・トランジスタ(34)は前記基板(21)上の第1のトレンチ内に形成され、前記第1のトレンチは実質的に前記第1のソース領域(26)から前記基板の前記表面に延びており、前記第1のトレンチは前記第1のフローティング・ゲート(29)に隣接していて前記基板(21)の前記表面に平行な第1の方向に向いていることを特徴とする、半導体装置。 - 請求項1記載の半導体装置であって、前記半導体基板(21)内に、第2のドレイン領域(24’)、第2のフローティング・ゲート(29’)、第2の制御ゲート(30’)、第2の薄膜ゲート分離層(27)および第2の絶縁層(32’)を含む、1ビットを記憶するための第2の不揮発性メモリ・セル(20’)を含む半導体装置であって、前記第2の絶縁層(32’)は前記第2のフローティング・ゲート(29’)の上に配置され、前記第2の制御ゲート(30’)は前記第2の絶縁層(32’)の上に配置され、前記第2のフローティング・ゲート(29’)は前記第2の薄膜ゲート分離層(27)の上に配置され、前記埋め込み層(22)は第2のソース領域(26’)を包含しており、前記装置は前記第2の不揮発性メモリ・セル(20’)へのアクセスを制御するための第2のアクセス・トランジスタ(34’)をさらに含んでおり、前記第2の不揮発性メモリ・セル(20’)は第2の方向において前記第1の不揮発性メモリ・セル(20)に隣接しており、前記第2の方向は前記基板(21)の前記表面に平行で前記第1の方向に垂直であるものにおいて、
前記第2のアクセス・トランジスタ(34’)は前記基板(21)上の第2のトレンチ内に形成され、前記第2のトレンチは実質的に前記第2のソース領域(26’)から前記基板の表面に延びており、前記第2のトレンチは前記第2のフローティング・ゲート(29’)に隣接して前記第2の方向を向いており、
また前記第1の不揮発性メモリ・セル(20)の前記第1のアクセス・トランジスタ(34)はダミー・フローティング・ゲート(29’”)とダミー絶縁層(32’”)とダミー制御ゲート(30’”)とを含む分離ゲート(38)によって前記第2の不揮発性メモリ・セル(20’)の前記第2のアクセス・トランジスタ(34’)から分離されており、前記ダミー絶縁層(32’”)は前記ダミー・フローティング・ゲート(29’”)の上に配置され、前記ダミー制御ゲートは前記ダミー絶縁層(32’”)の上に配置されていることを特徴とする半導体装置。 - 請求項1記載の半導体装置であり、前記半導体基板(21)内に、第2のドレイン領域(24’)、第2のフローティング・ゲート(29’)、第2の制御ゲート(30’)、前記第2の薄膜ゲート分離層(27)および第2の絶縁層(32’)を含む、1ビットを記憶するための第2の不揮発性メモリ・セル(200’)を含む半導体装置であって、前記第2の絶縁層(32’)は前記第2のフローティング・ゲート(29’)の上に配置され、前記第2の制御ゲート(30’)は前記第2の絶縁層(32’)の上に配置され、前記第2のフローティング・ゲート(29’)は前記第2の薄膜ゲート分離層(27)の上に配置され、前記埋め込み層(22)は第2のソース領域(26’)を包含しており、前記装置は前記第2の不揮発性メモリ・セル(200’)へのアクセスを制御するための第2のアクセス・トランジスタ(34’)をさらに含んでおり、前記第2の不揮発性メモリ・セル(200’)は第2の方向において前記第1の不揮発性メモリ・セル(200)に隣接しており、前記第2の方向は前記基板(21)の前記表面に平行で前記第1の方向に垂直であるものにおいて、
前記第2のアクセス・トランジスタ(34’)は前記基板(21)上の第2のトレンチ内に形成され、前記第2のトレンチは実質的に前記第2のソース領域(26’)から前記基板の前記表面に延びており、前記第2のトレンチは前記第2のフローティング・ゲート(29’)に隣接して前記第2の方向を向いており、
また前記第1の不揮発性メモリ・セル(200)の前記第1のアクセス・トランジスタ(34)は、前記第2の不揮発性メモリ・セル(200’)の前記第2のアクセス・トランジスタ(34’)と一致していることを特徴とする半導体装置。 - 請求項2または3に記載の複数の不揮発性メモリ・セル(20,20’;200,200’)を含む不揮発性メモリ・セル・マトリックスであって、
前記複数の不揮発性メモリ・セル(20,20’;200,200’)は、前記第1の方向と前記第2の方向とに配列されることを特徴とする、不揮発性メモリ・セル・マトリックス。 - 請求項2ないし4記載の半導体装置において、
前記複数の不揮発性メモリ・セル(20,20’;200,200’)は、一つの共通ソース構成に配列されることを特徴とする不揮発性メモリ・セル・マトリックス。 - 請求項4または5記載の不揮発性メモリ・セル・マトリックスにおいて、
不揮発性メモリ・セルの第1の行は、前記第1の方向に延びる分離ライン(STI)によって不揮発性メモリ・セルの第2の行から分離されることを特徴とする、不揮発性メモリ・セル・マトリックス。 - 請求項1から6の何れかに記載の不揮発性メモリ・セルを含むことを特徴とする、半導体装置。
- 第1のドーパント・タイプを有する半導体基板(21)内に、第1のドレイン領域(24)、第1のフローティング・ゲート(29)、第1の制御ゲート(30)、第2のドーパントおよび第1のソース領域(26)を包含する埋め込み層(22)、第1の薄膜ゲート分離層(27)および絶縁層(32)を含む、1ビットを記憶するための第1の不揮発性メモリ・セルを含む半導体装置を製造する方法であって、前記絶縁層(32)は前記第1のフローティング・ゲート(29)の上に配置され、前記第1の制御ゲート(30)は前記絶縁層(32)の上に配置され、前記第1のフローティング・ゲート(29)は前記第1の薄膜ゲート分離層(27)の上に配置され、前記構成は第1のアクセス・トランジスタ(34)をさらに含んだ方法において、
前記基板(21)内に前記埋め込み層をイオン注入によって形成するステップと、
第1の方向に延びる分離ライン(STI)を形成することによって前記不揮発性メモリ・セル(20;200)の活性領域を分離するステップと、
前記基板(21)の前記表面上に前記第1の薄膜ゲート分離層(27)を形成するステップと、
前記第1の薄膜ゲート分離層(27)の上に前記第1のフローティング・ゲート(29)と前記制御ゲート(30)と前記絶縁層(32)とを含むスタックト・ゲート構造(29,30,32)を形成するステップと、
前記基板(21)内に実質的に前記基板表面から前記埋め込み層(22)までのトレンチをエッチングするステップ、このトレンチ壁に第2の薄膜酸化物(35)を形成するステップ、および前記スタックト・ゲート構造(29,30,32)に隣接する前記トレンチ内にドープされた多結晶シリコンを堆積するステップ、を含む、前記第1のアクセス・トランジスタ(34)を形成するステップと、
前記不揮発性メモリ・セル(20;200)にパッシベーション(最終保護層成膜)と電極配線とを施すステップと、
を含むことを特徴とする、半導体装置を製造する方法。 - 請求項3に記載の不揮発性メモリ・セル・マトリックスに記憶されたビットを読み取る方法であって、ビットを読み取る前記方法は前記第1、第2の不揮発性メモリ・セル(200;200’)のソース・ドレイン電流を測定するステップを含んでおり、前記ソース・ドレイン電流を測定する前記ステップは第1の電圧パルスを前記第1の制御ゲート(30)に印加することと第2の電圧パルスを前記第2の制御ゲート(30’)に印加することとを含んでおり、前記第1の不揮発性メモリ・セル(200)および前記第2の不揮発性メモリ・セル(200’)がそれぞれプログラムされているかどうかを前記第1、第2の電圧パルスの印加後におけるソース・ドレイン電流の変化が決定することを特徴とする、不揮発性メモリ・セル・マトリックスに記憶されたビットを読み取る方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP01201434 | 2001-04-20 | ||
PCT/IB2002/001353 WO2002086966A1 (en) | 2001-04-20 | 2002-04-16 | Two-transistor flash cell having vertical access transistor |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004520716A true JP2004520716A (ja) | 2004-07-08 |
Family
ID=8180181
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002584384A Pending JP2004520716A (ja) | 2001-04-20 | 2002-04-16 | 垂直アクセス・トランジスタを有する2トランジスタ・フラッシュ・セル |
Country Status (6)
Country | Link |
---|---|
US (1) | US6696724B2 (ja) |
EP (1) | EP1384260A1 (ja) |
JP (1) | JP2004520716A (ja) |
KR (1) | KR20030011094A (ja) |
TW (1) | TW546778B (ja) |
WO (1) | WO2002086966A1 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008536336A (ja) * | 2005-04-12 | 2008-09-04 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Soc用途のための高密度トレンチ・ベース不揮発性ランダム・アクセスsonosメモリ・セルの構造及びこれを製造する方法 |
JP2009503856A (ja) * | 2005-07-25 | 2009-01-29 | フリースケール セミコンダクター インコーポレイテッド | 溝に横方向第1ゲート及び縦方向第2ゲートを含むスプリットゲート記憶装置 |
US8362545B2 (en) | 2007-11-08 | 2013-01-29 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and method of manufacturing the same |
Families Citing this family (48)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6424001B1 (en) * | 2001-02-09 | 2002-07-23 | Micron Technology, Inc. | Flash memory with ultra thin vertical body transistors |
US6559491B2 (en) * | 2001-02-09 | 2003-05-06 | Micron Technology, Inc. | Folded bit line DRAM with ultra thin body transistors |
US6531727B2 (en) * | 2001-02-09 | 2003-03-11 | Micron Technology, Inc. | Open bit line DRAM with ultra thin body transistors |
US7160577B2 (en) * | 2002-05-02 | 2007-01-09 | Micron Technology, Inc. | Methods for atomic-layer deposition of aluminum oxides in integrated circuits |
JP3967193B2 (ja) * | 2002-05-21 | 2007-08-29 | スパンション エルエルシー | 不揮発性半導体記憶装置及びその製造方法 |
US6730959B1 (en) * | 2002-10-30 | 2004-05-04 | Powerchip Semiconductor Corp. | Structure of flash memory device and fabrication method thereof |
US6888190B2 (en) * | 2002-10-31 | 2005-05-03 | Ememory Technology Inc. | EEPROM with source line voltage stabilization mechanism |
US6894339B2 (en) * | 2003-01-02 | 2005-05-17 | Actrans System Inc. | Flash memory with trench select gate and fabrication process |
US6962851B2 (en) * | 2003-03-19 | 2005-11-08 | Promos Technologies, Inc. | Nonvolatile memories and methods of fabrication |
US7119393B1 (en) * | 2003-07-28 | 2006-10-10 | Actel Corporation | Transistor having fully-depleted junctions to reduce capacitance and increase radiation immunity in an integrated circuit |
KR100562318B1 (ko) * | 2003-12-26 | 2006-03-22 | 동부아남반도체 주식회사 | 비휘발성 반도체 메모리 소자 및 그 제조 방법 |
KR20050070861A (ko) * | 2003-12-31 | 2005-07-07 | 동부아남반도체 주식회사 | 반도체 소자의 더미층 및 그 제조방법 |
US7148104B2 (en) * | 2004-03-10 | 2006-12-12 | Promos Technologies Inc. | Fabrication of conductive lines interconnecting first conductive gates in nonvolatile memories having second conductive gates provided by conductive gate lines, wherein the adjacent conductive gate lines for the adjacent columns are spaced from each other, and non-volatile memory structures |
KR100564629B1 (ko) * | 2004-07-06 | 2006-03-28 | 삼성전자주식회사 | 이이피롬 소자 및 그 제조 방법 |
TWI257150B (en) * | 2005-02-03 | 2006-06-21 | Powerchip Semiconductor Corp | Non-volatile memory and fabricating method and operating method thereof |
TWI246748B (en) * | 2005-02-03 | 2006-01-01 | Powerchip Semiconductor Corp | Non-volatile memory and fabricating method and operating method thereof |
US8148770B1 (en) * | 2005-06-24 | 2012-04-03 | Spansion Llc | Memory device with buried bit line structure |
US7927948B2 (en) | 2005-07-20 | 2011-04-19 | Micron Technology, Inc. | Devices with nanocrystals and methods of formation |
JP4241856B2 (ja) * | 2006-06-29 | 2009-03-18 | 三洋電機株式会社 | 半導体装置および半導体装置の製造方法 |
KR20080069866A (ko) * | 2007-01-24 | 2008-07-29 | 삼성전자주식회사 | 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법 |
DE102007041206B4 (de) * | 2007-08-31 | 2015-12-17 | Advanced Micro Devices, Inc. | Halbleiterbauelement und Verfahren zum selbstjustierten Entfernen eines high-k Gatedielektrikums über einem STI-Gebiet |
US8120095B2 (en) * | 2007-12-13 | 2012-02-21 | International Business Machines Corporation | High-density, trench-based non-volatile random access SONOS memory SOC applications |
US8017997B2 (en) * | 2008-12-29 | 2011-09-13 | International Business Machines Corporation | Vertical metal-insulator-metal (MIM) capacitor using gate stack, gate spacer and contact via |
EP2393115A1 (en) * | 2010-06-03 | 2011-12-07 | Nxp B.V. | Memory cell |
US8999828B2 (en) * | 2011-08-03 | 2015-04-07 | Globalfoundries Singapore Pte. Ltd. | Method and device for a split-gate flash memory with an extended word gate below a channel region |
US8951864B2 (en) * | 2012-02-13 | 2015-02-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Split-gate device and method of fabricating the same |
US9048137B2 (en) * | 2012-02-17 | 2015-06-02 | Flashsilicon Incorporation | Scalable gate logic non-volatile memory cells and arrays |
FR2987697A1 (fr) * | 2012-03-05 | 2013-09-06 | St Microelectronics Rousset | Procede de fabrication d'une memoire non volatile |
FR2987696B1 (fr) * | 2012-03-05 | 2014-11-21 | St Microelectronics Rousset | Procede de lecture ecriture de cellules memoire non volatiles |
US8901634B2 (en) * | 2012-03-05 | 2014-12-02 | Stmicroelectronics (Rousset) Sas | Nonvolatile memory cells with a vertical selection gate of variable depth |
US8940604B2 (en) | 2012-03-05 | 2015-01-27 | Stmicroelectronics (Rousset) Sas | Nonvolatile memory comprising mini wells at a floating potential |
FR2996680A1 (fr) | 2012-10-10 | 2014-04-11 | St Microelectronics Rousset | Memoire non volatile comportant des transistors de selection verticaux |
CN102945832B (zh) * | 2012-11-20 | 2016-08-17 | 上海华虹宏力半导体制造有限公司 | 闪存器件的形成方法 |
US8879323B2 (en) | 2012-11-21 | 2014-11-04 | Flashsilicon Incorporation | Interconnection matrix using semiconductor non-volatile memory |
TWI479600B (zh) * | 2012-11-29 | 2015-04-01 | Winbond Electronics Corp | 半導體裝置之製造方法 |
FR3000838B1 (fr) * | 2013-01-07 | 2015-01-02 | St Microelectronics Rousset | Procede de fabrication d’une memoire non volatile |
US8988104B2 (en) | 2013-02-27 | 2015-03-24 | Flashsilicon Incorporation | Multiple-time configurable non-volatile look-up-table |
FR3002811B1 (fr) | 2013-03-01 | 2016-05-27 | St Microelectronics Rousset | Circuit intégré protégé contre des courts-circuits causés par le siliciure. |
US9691776B2 (en) | 2013-06-13 | 2017-06-27 | SK Hynix Inc. | Nonvolatile memory device |
KR102109462B1 (ko) * | 2013-06-13 | 2020-05-12 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 및 그 제조방법 |
FR3012672B1 (fr) | 2013-10-31 | 2017-04-14 | Stmicroelectronics Rousset | Cellule memoire comprenant des grilles de controle horizontale et verticale non auto-alignees |
FR3012673B1 (fr) | 2013-10-31 | 2017-04-14 | St Microelectronics Rousset | Memoire programmable par injection de porteurs chauds et procede de programmation d'une telle memoire |
FR3017746B1 (fr) | 2014-02-18 | 2016-05-27 | Stmicroelectronics Rousset | Cellule memoire verticale ayant un implant drain-source flottant non auto-aligne |
FR3021803B1 (fr) * | 2014-05-28 | 2017-10-13 | Stmicroelectronics Rousset | Cellules memoire jumelles accessibles individuellement en lecture |
FR3021804B1 (fr) | 2014-05-28 | 2017-09-01 | Stmicroelectronics Rousset | Cellule memoire non volatile duale comprenant un transistor d'effacement |
FR3025353B1 (fr) | 2014-09-03 | 2016-09-09 | Stmicroelectronics Rousset | Memoire non volatile composite a effacement par page ou par mot |
EP3304556A4 (en) * | 2015-06-02 | 2019-01-16 | Intel Corporation | HIGH DENSITY MEMORY ARCHITECTURE USING REAR SIDE METAL LAYERS |
US11778806B2 (en) * | 2021-07-29 | 2023-10-03 | Micron Technology, Inc. | Memory device having 2-transistor vertical memory cell and separate read and write gates |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4905062A (en) * | 1987-11-19 | 1990-02-27 | Texas Instruments Incorporated | Planar famos transistor with trench isolation |
US5049515A (en) * | 1990-03-09 | 1991-09-17 | Intel Corporation, Inc. | Method of making a three-dimensional memory cell with integral select transistor |
US5495441A (en) * | 1994-05-18 | 1996-02-27 | United Microelectronics Corporation | Split-gate flash memory cell |
US5675161A (en) * | 1995-03-28 | 1997-10-07 | Thomas; Mammen | Channel accelerated tunneling electron cell, with a select region incorporated, for high density low power applications |
US5598367A (en) * | 1995-06-07 | 1997-01-28 | International Business Machines Corporation | Trench EPROM |
JP2000068484A (ja) * | 1998-08-19 | 2000-03-03 | Nec Corp | 不揮発性半導体記憶装置及びその製造方法並びに不揮発 性半導体記憶装置を内蔵したマイクロコンピュータ及び その製造方法 |
-
2002
- 2002-01-15 TW TW091100472A patent/TW546778B/zh not_active IP Right Cessation
- 2002-04-16 JP JP2002584384A patent/JP2004520716A/ja active Pending
- 2002-04-16 EP EP02722600A patent/EP1384260A1/en not_active Withdrawn
- 2002-04-16 KR KR1020027017292A patent/KR20030011094A/ko active IP Right Grant
- 2002-04-16 WO PCT/IB2002/001353 patent/WO2002086966A1/en active Application Filing
- 2002-04-18 US US10/125,446 patent/US6696724B2/en not_active Expired - Lifetime
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008536336A (ja) * | 2005-04-12 | 2008-09-04 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Soc用途のための高密度トレンチ・ベース不揮発性ランダム・アクセスsonosメモリ・セルの構造及びこれを製造する方法 |
JP2009503856A (ja) * | 2005-07-25 | 2009-01-29 | フリースケール セミコンダクター インコーポレイテッド | 溝に横方向第1ゲート及び縦方向第2ゲートを含むスプリットゲート記憶装置 |
US8362545B2 (en) | 2007-11-08 | 2013-01-29 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and method of manufacturing the same |
Also Published As
Publication number | Publication date |
---|---|
TW546778B (en) | 2003-08-11 |
US6696724B2 (en) | 2004-02-24 |
EP1384260A1 (en) | 2004-01-28 |
KR20030011094A (ko) | 2003-02-06 |
US20020153546A1 (en) | 2002-10-24 |
WO2002086966A1 (en) | 2002-10-31 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050414 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070830 |
|
A711 | Notification of change in applicant |
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|
A131 | Notification of reasons for refusal |
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|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090424 |