KR20050070861A - 반도체 소자의 더미층 및 그 제조방법 - Google Patents

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Abstract

본 발명은 스플릿 게이트 플래쉬 소자의 제조시 로직 영역의 마이크로 로딩 효과를 최소화할 수 있는 반도체 소자의 더미층 및 그 제조방법에 관한 것으로서,
본 발명에 따른 반도체 소자의 더미층 제조방법은 제 1 및 제 2 게이트 패턴을 구비하는 스플릿 게이트형 플래쉬 소자의 제조에 있어서, 상기 스플릿 게이트형 플래쉬 소자의 로직 영역의 반도체 기판에 복수의 더미 액티브 영역을 정의하는 소자분리막을 형성하는 단계;와, 상기 기판 전면 상에 제 1 도전층을 적층한 다음, 선택적으로 패터닝하여 상기 소자분리막 상에 제 1 더미 패턴을 형성하는 단계;와, 상기 제 1 더미 패턴을 포함한 기판 전면 상에 제 2 도전층을 적층한 다음, 상기 제 1 더미 패턴 및 상기 소자분리막 상에 상기 제 1 더미 패턴을 감싸는 형태로 제 2 더미 패턴을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.

Description

반도체 소자의 더미층 및 그 제조방법{Dummy layer of semiconductor device and its fabricating method}
본 발명은 반도체 소자의 더미층 및 그 제조방법에 관한 것으로서, 보다 상세하게는 스플릿 게이트 플래쉬 소자의 제조시 로직 영역의 마이크로 로딩 효과를 최소화할 수 있는 반도체 소자의 더미층 및 그 제조방법에 관한 것이다.
최근, 반도체 소자의 고집적화에 따라 설계 룰(design rule)이 미세화되면서, 포토리소그래피 공정 수행시 인접 패턴과의 광학근접효과에 의해 패턴에 결함이 발생하는 문제점이 대두되었다. 특히, 패턴들이 밀집되어 있는 영역 예를 들어, 메모리 셀 영역에 비하여 패턴들이 고립되어 있는 영역 예를 들어, 로직 영역의 패턴들이 그 크기가 작게 패터닝되는 현상이 발생되는데 이 역시 광학 근접 효과에 의한 것이다.
이와 같은 광학근접효과에 의해 감광막 패턴의 크기가 불균일하게 형성됨에 따라, 상기 감광막 패턴을 이용한 게이트 전극 패터닝 공정과 같은 식각 공정 수행시 상기 감광막 패턴에 의해 노출되는 면적이 협소한 경우에는 식각 가스가 정상적으로 공급되지 못하여 식각 속도가 변하게 되는 이른바, 마이크로 로딩 효과(Micro loading effect)가 발생하게 된다. 결과적으로, 상기 마이크로 로딩 효과로 인해 게이트 전극 패턴 형성이 어렵게 된다. 이와 같은 마이크로 로딩 효과는 미세 패턴의 형성 또는 고장경비의 콘택홀 형성시 자주 발생한다.
이러한 마이크로 로딩 효과를 최소화하기 위해 종래의 기술에 있어서는, 로직 영역과 같이 패턴 밀집도가 비교적 낮은 영역에 패턴 밀집도가 높은 메모리 셀에 형성되는 소자와 동일한 물질의 더미 패턴 및 더미 액티브 영역을 형성하는 방법을 택하고 있다.
한편, 스플릿(split) 게이트형 플래쉬 소자의 구조를 간략히 살펴보면 다음과 같다. 도 1은 일반적인 스플릿 게이트형 플래쉬 소자의 구조를 나타낸 단면도이다. 도 1에 도시한 바와 같이, 로직 영역과 메모리 셀 영역으로 구분되는 반도체 기판(101)이 구비되며, 상기 메모리 셀 영역의 반도체 기판(101) 상에 제 1 게이트 패턴(104)과 제 2 게이트 패턴(107a)을 구비하는 스플릿 게이트가 형성되며, 상기 로직 영역의 반도체 기판 상에는 상기 스플릿 게이트의 제 2 게이트 패턴(107a)과 동일한 물질로 형성되는 로직 소자의 게이트 패턴(107b)이 구비된다. 상기 스플릿 게이트의 제 1 게이트 패턴(104) 상하부 및 측부에는 각각 절연막(105), ONO(Oxide-Nitride-Oxide)(103) 및 스페이서(106)가 구비된다.
상기 스플릿 게이트형 플래쉬 소자를 기준으로 하여, 전술한 마이크로 로딩 효과 및 이에 대한 해결책을 보다 구체적으로 기술하면 다음과 같다.
스플릿 게이트형 플래쉬 소자에 있어서, 패턴 밀집도가 높은 영역은 메모리 셀 영역이고 패턴 밀집도가 낮은 영역은 로직 영역이다. 따라서, 마이크로 로딩 효과를 방지하기 위해서는 상기 로직 영역에 전술한 더미 액티브 영역과 더미 패턴을 형성해야 한다. 한편, 마이크로 로딩 효과는 단차가 높은 미세 패턴의 형성 또는 고장경비의 콘택홀 등의 형성시 발생하는 바, 상기 스플릿 게이트를 구성하는 구성 요소 중 비교적 적층 두께가 큰 제 1 게이트 패턴(104) 및 제 2 게이트 패턴(107a) 형성 물질의 패터닝시 상대적으로 패턴 밀집도가 낮은 로직 영역에 마이크로 로딩 효과가 발생할 확률이 높다.
종래의 기술에 있어서, 상기 로직 영역에 마이크로 로딩 효과가 발생하는 것을 방지하기 위해 도 2 및 도 3에 도시한 바와 같은 구조로 상기 로직 영역에 더미 액티브 영역 및 더미 패턴을 형성하였다. 여기서, 도 2는 종래 기술에 따른 더미층의 레이아웃이고 도 3은 도 2의 C-C`선에 따른 단면도이다.
도 2 및 도 3의 구조를 살펴보면, 소정의 면적을 갖는 더미 액티브 영역(204)이 일정 간격을 두고 형성되어 있으며, 상기 더미 액티브 영역(204)은 필드 영역에 의해 정의된다. 상기 필드 영역은 소자분리막(202)에 상응한다. 또한, 상기 소자분리막(202) 상에는 상기 스플릿 게이트의 제 2 게이트 패턴 및 로직 영역의 게이트 패턴의 패터닝시 마이크로 로딩 효과를 방지하기 위한 더미 패턴(203)이 형성되어 있다. 상기 더미 패턴은 상기 스플릿 게이트의 제 2 게이트 패턴과 동일 물질이며 동일 높이를 갖는다.
이와 같은 구조를 갖는 종래의 더미 액티브 영역 및 더미 패턴으로 구성되는 더미층은 메모리 셀 영역 및 로직 영역의 액티브 영역 정의시, 상기 스플릿 게이트의 제 2 게이트 패턴 및 로직 영역의 게이트 패터닝시 마이크로 로딩 효과를 최소화할 수 있는 장점이 있다. 또한, 후속의 층간절연막 적층 후 평탄화 공정시 기판 전면의 단차를 균일하도록 하여 평탄화 특성을 향상시킬 수 있다.
그러나, 종래의 더미층은 스플릿 게이트의 제 1 게이트 패턴 형성시에 대한 마이크로 로딩 효과 방지책은 없다. 상기 스플릿 게이트의 제 1 게이트 패턴은 상기 제 2 게이트 패턴과 마찬가지로 기판 영역에 비교할 때 비교적 높은 단차를 갖는 구조물로서, 상기 제 1 게이트 패턴의 패터닝시 로직 영역에 마이크로 로딩 효과를 유발한다.
이상 살펴본 바와 같이, 스플릿 게이트 플래쉬 소자의 제조에 있어서 마이크로 로딩 효과를 최소화하기 위해 로직 영역에 형성되는 종래 기술에 따른 더미층은 플래쉬 소자의 액티브 영역에 대한 정의 및 스플릿 게이트의 제 2 게이트 패턴의 패터닝시 목적한 바를 달성할 수 있으나, 스플릿 게이트의 제 1 게이트 패턴의 패터닝시에 대한 대응책은 없다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 스플릿 게이트 플래쉬 소자의 제조시 로직 영역의 마이크로 로딩 효과를 최소화할 수 있는 반도체 소자의 더미층 및 그 제조방법을 제공하는데 목적이 있다.
상기의 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 더미층은 제 1 및 제 2 게이트 패턴을 구비하는 스플릿 게이트형 플래쉬 소자에 있어서, 상기 스플릿 게이트형 플래쉬 소자의 로직 영역의 반도체 기판에 일정 간격을 두고 반복적으로 형성되어 복수의 더미 액티브 영역을 정의하는 소자분리막;과, 상기 소자분리막 상에 형성된 제 1 더미 패턴;과, 상기 제 1 더미 패턴 및 상기 소자분리막 상에 상기 제 1 더미 패턴을 감싸는 형태로 형성된 제 2 더미 패턴을 포함하여 이루어지는 것을 특징으로 한다.
바람직하게는, 상기 제 1 및 제 2 더미 패턴은 각각 상기 스플릿 게이트형 플래쉬 소자의 제 1 및 제 2 게이트 패턴과 동일한 물질 및 동일한 높이로 형성될 수 있다.
바람직하게는, 상기 제 1 더미 패턴의 폭과 제 2 더미 패턴의 폭의 차이는 0.5∼1㎛ 일 수 있다.
본 발명에 따른 반도체 소자의 더미층 제조방법은 제 1 및 제 2 게이트 패턴을 구비하는 스플릿 게이트형 플래쉬 소자의 제조에 있어서, 상기 스플릿 게이트형 플래쉬 소자의 로직 영역의 반도체 기판에 복수의 더미 액티브 영역을 정의하는 소자분리막을 형성하는 단계;와, 상기 기판 전면 상에 제 1 도전층을 적층한 다음, 선택적으로 패터닝하여 상기 소자분리막 상에 제 1 더미 패턴을 형성하는 단계;와, 상기 제 1 더미 패턴을 포함한 기판 전면 상에 제 2 도전층을 적층한 다음, 상기 제 1 더미 패턴 및 상기 소자분리막 상에 상기 제 1 더미 패턴을 감싸는 형태로 제 2 더미 패턴을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
본 발명의 특징에 따르면, 패턴 밀집도가 낮은 영역 예를 들어, 스플릿 게이트형 플래쉬 소자의 로직 영역에 상기 스플릿 게이트의 제 1 및 제 2 게이트 패턴에 상응하는 제 1 및 제 2 더미 패턴을 형성함으로써 로직 영역에서의 마이크로 로딩 효과를 최소화할 수 있게 된다.
이하, 도면을 참조하여 본 발명에 따른 반도체 소자의 더미층 및 그 제조방법을 상세히 설명하기로 한다. 도 4는 본 발명에 따른 반도체 소자의 더미층의 레이아웃이고, 도 5는 도 4의 A-A`선에 따른 구조 단면도이며, 도 6은 도 4의 B-B`선에 따른 구조 단면도이다.
먼저, 본 발명의 실시예는 스플릿 게이트형 플래쉬 소자의 로직 영역에 형성되는 더미층을 기준으로 설명함을 밝혀 둔다. 상기 스플릿 게이트형 플래쉬 소자 이외에 기타 반도체 소자의 패턴 밀집도가 낮은 영역에 적용할 수 있음은 물론이다.
도 4에 도시한 바와 같이 본 발명에 따른 반도체 소자의 더미층(400)은 소정의 면적을 더미 액티브 영역(403)이 상하좌우로 일정 간격을 두고 이격되어 반복적으로 형성되어 있다. 상기 더미 액티브 영역(403)은 소자분리막(402)에 의해 정의되며 바람직한 형상의 일 예로 다각형, 원 등을 들 수 있다. 상기 더미 액티브 영역(403)들 사이의 공간에는 십자(十字) 형상의 제 1 더미 패턴(404)과 제 2 더미 패턴(405a)이 형성되어 있다. 상기 제 1 더미 패턴(404)의 형성 영역은 상기 제 2 더미 패턴(405a)의 형성 영역보다 동일하거나 작다. 여기서, 상기 제 1 더미 패턴(404)은 상기 도 1의 스플릿 게이트를 구성하는 제 1 게이트 패턴과 동일한 물질, 동일한 높이로 형성되는 것이 바람직하며, 상기 제 2 더미 패턴(405a)은 상기 스플릿 게이트의 제 2 게이트 패턴과 구성하는 물질 및 높이가 동일한 것이 바람직하다.
또한, 상기 제 1 및 제 2 더미 패턴(405a)의 폭은 상기 스플릿 게이트의 제 1 및 제 2 게이트 패턴의 디자인 룰에 따라 변경이 가능하며, 상기 제 1 및 제 2 더미 패턴(405a) 사이의 폭 차이는 0.5∼1㎛ 정도가 바람직하다.
도 4의 A-A`선에 따른 단면을 살펴보면, 도 5에 도시한 바와 같이 더미 액티브 영역(403)을 정의하는 소자분리막(402)이 반도체 기판(401)에 형성되어 있다. 상기 소자분리막(402) 상에는 동일한 형상을 갖는 제 1 더미 패턴(404)이 형성되어 있으며, 상기 제 1 더미 패턴(404)을 감싸는 형태로 상기 소자분리막(402) 및 상기 제 1 더미 패턴(404) 상에 제 2 더미 패턴(405a)이 형성되어 있다. 여기서, 상기 제 2 더미패턴과 상기 더미 액티브 영역(403)은 단락 등을 방지하기 위하여 소정 거리만큼 이격되어 있는 것이 바람직하다.
한편, 도 4의 더미 액티브 영역(403) 사이의 단면을 살펴보면, 도 6에 도시한 바와 같이 소자분리막(402) 상에 동일한 길이를 갖는 제 1 더미 패턴(404)이 일정 간격을 두고 반복적으로 형성되어 있으며, 상기 각각의 제 1 더미 패턴(404) 상에는 도 5에서와 같이 상기 제 1 더미 패턴(404)을 감싸는 형태로 제 2 더미 패턴(405a)이 형성되어 있다.
이와 같은 구조를 갖는 본 발명에 따른 반도체 소자의 더미층의 제조방법을 상세히 설명하면 다음과 같다. 도 7a 내지 7c는 본 발명에 따른 반도체 소자의 더미층의 제조방법을 설명하기 위한 공정 단면도이다. 참고로, 상기 도 7a 내지 7c는 도 4의 A-A`선의 단면에 따른 공정을 나타낸다.
먼저, 도 7a에 도시한 바와 같이 단결정 실리콘 등의 재질로 이루어지는 반도체 기판(401)에 대해 더미 액티브 영역(403)을 정의하기 위해 아이솔레이션 공정, 예를 들어 STI(Shallow Trench Isolation, STI) 공정을 이용하여 상기 반도체 기판(401)의 필드 영역에 소자분리막(402)을 형성한다. 상기 더미 액티브 영역(403)이 형성되는 영역은 반도체 기판(401)에 있어서 후속의 공정을 통해 형성되는 게이트 전극 등과 같은 패턴의 밀집 정도가 작은 영역에 해당된다. 스플릿 게이트형 플래쉬 소자의 예를 들면, 상기 더미 액티브 영역(403)이 형성되는 영역은 로직 영역에 상응한다.
상기 소자분리막(402)이 형성된 상태에서, 상기 기판(401) 전면 상에 제 1 도전층을 적층한다. 상기 제 1 도전층은 스플릿 게이트형 플래쉬 소자의 예를 들면, 제 1 게이트 패턴 형성물질에 상응한다. 따라서, 상기 제 1 도전층과 제 1 게이트 패턴 형성물질은 동일한 높이로 적층된다. 그런 다음, 포토리소그래피 공정 및 식각 공정을 이용하여 상기 제 1 도전층을 선택적으로 패터닝하여 상기 소자분리막(402) 상에 제 1 더미 패턴(404)을 형성한다. 상기 제 1 더미 패턴(404)의 형성시 상기 제 1 게이트 패턴도 동시에 형성된다. 또한, 상기 제 1 더미 패턴(404)의 폭은 상기 제 1 게이트 패턴의 설계 룰에 따라 변동될 수 있다.
이와 같은 상태에서, 도 7b에 도시한 바와 같이 상기 제 1 더미 패턴(404)을 포함한 기판(401) 전면 상에 제 2 도전층(405)을 적층한다. 상기 제 2 도전층(405)은 스플릿 게이트형 플래쉬 소자의 예를 들면, 제 2 게이트 패턴 형성 물질에 상응한다. 제 1 도전층과 마찬가지로 상기 제 2 도전층(405) 역시, 제 2 게이트 패턴 형성 물질과 동일한 높이로 적층된다. 그런 다음, 도 7c에 도시한 바와 같이 상기 제 2 도전층(405)을 선택적으로 패터닝하여 상기 제 1 더미 패턴(404) 및 소자분리막(402) 상에 제 2 더미 패턴(405a)을 형성한다. 이 때, 상기 제 2 더미 패턴(405a)은 상기 제 1 더미 패턴(404)을 감싸는 형상을 갖는다. 상기 제 2 더미 패턴(405a)의 형성시 상기 제 2 게이트 패턴도 동시에 형성된다. 또한, 상기 제 2 더미 패턴(405a)은 단락(short)을 방지하기 위해 상기 더미 액티브 영역(403)과 소정 거리만큼 이격되도록 형성하고, 상기 제 1 및 제 2 더미 패턴(405a) 사이의 폭 차이는 0.5∼1㎛ 정도로 하는 것이 바람직하다.
본 발명에 따른 반도체 소자의 더미층 및 그 제조방법은 다음과 같은 효과가 있다.
패턴 밀집도가 낮은 영역 예를 들어, 스플릿 게이트형 플래쉬 소자의 로직 영역에 상기 스플릿 게이트의 제 1 및 제 2 게이트 패턴에 상응하는 제 1 및 제 2 더미 패턴을 형성함으로써 로직 영역에서의 마이크로 로딩 효과를 최소화할 수 있게 된다.
도 1은 일반적인 스플릿 게이트형 플래쉬 소자의 구조를 나타낸 단면도.
도 2는 종래 기술에 따른 반도체 소자의 더미층의 레이아웃.
도 3은 도 2의 C-C`선에 따른 단면도.
도 4는 본 발명에 따른 반도체 소자의 더미층의 레이아웃.
도 5는 도 4의 A-A`선에 따른 단면도.
도 6은 도 4의 B-B`선에 따른 단면도.
도 7a 및 7c는 본 발명에 따른 반도체 소자의 더미층 제조방법을 설명하기 위한 공정 단면도.
<도면의 주요 부분에 대한 설명>
401 : 반도체 기판 402 : 소자분리막
403 : 액티브 영역 404 : 제 1 더미 패턴
405a : 제 2 더미 패턴

Claims (6)

  1. 제 1 및 제 2 게이트 패턴을 구비하는 스플릿 게이트형 플래쉬 소자에 있어서,
    상기 스플릿 게이트형 플래쉬 소자의 로직 영역의 반도체 기판에 일정 간격을 두고 반복적으로 형성되어 복수의 더미 액티브 영역을 정의하는 소자분리막;
    상기 소자분리막 상에 형성된 제 1 더미 패턴;
    상기 제 1 더미 패턴 및 상기 소자분리막 상에 상기 제 1 더미 패턴을 감싸는 형태로 형성된 제 2 더미 패턴을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 더미층.
  2. 제 1 항에 있어서, 상기 제 1 및 제 2 더미 패턴은 각각 상기 스플릿 게이트형 플래쉬 소자의 제 1 및 제 2 게이트 패턴과 동일한 물질 및 동일한 높이로 형성된 것을 특징으로 하는 반도체 소자의 더미층.
  3. 제 1 항에 있어서, 상기 제 1 더미 패턴의 폭과 제 2 더미 패턴의 폭의 차이는 0.5∼1㎛ 인 것을 특징으로 하는 반도체 소자의 더미층.
  4. 제 1 및 제 2 게이트 패턴을 구비하는 스플릿 게이트형 플래쉬 소자의 제조에 있어서,
    상기 스플릿 게이트형 플래쉬 소자의 로직 영역의 반도체 기판에 복수의 더미 액티브 영역을 정의하는 소자분리막을 형성하는 단계;
    상기 기판 전면 상에 제 1 도전층을 적층한 다음, 선택적으로 패터닝하여 상기 소자분리막 상에 제 1 더미 패턴을 형성하는 단계;
    상기 제 1 더미 패턴을 포함한 기판 전면 상에 제 2 도전층을 적층한 다음, 상기 제 1 더미 패턴 및 상기 소자분리막 상에 상기 제 1 더미 패턴을 감싸는 형태로 제 2 더미 패턴을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 더미층 제조방법.
  5. 제 4 항에 있어서, 상기 제 1 및 제 2 도전층은 각각 상기 스플릿 게이트형 플래쉬 소자의 제 1 및 제 2 게이트 패턴 형성물질과 동일하며, 동일 높이로 형성하는 것을 특징으로 하는 반도체 소자의 더미층 제조방법.
  6. 제 4 항에 있어서, 상기 제 1 더미 패턴의 폭과 제 2 더미 패턴의 폭의 차이는 0.5∼1㎛ 정도로 하는 것을 특징으로 하는 반도체 소자의 더미층 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100650870B1 (ko) * 2005-08-08 2008-07-16 주식회사 하이닉스반도체 플래쉬 메모리 소자 및 그의 제조방법
US7759182B2 (en) * 2006-11-08 2010-07-20 Texas Instruments Incorporated Dummy active area implementation
KR100872721B1 (ko) * 2007-05-10 2008-12-05 동부일렉트로닉스 주식회사 마스크의 설계방법과 반도체 소자 및 그 제조방법
US9768182B2 (en) 2015-10-20 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method for forming the same
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Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6281049B1 (en) * 1998-01-14 2001-08-28 Hyundai Electronics Industries Co., Ltd. Semiconductor device mask and method for forming the same
US6316314B1 (en) * 1999-01-26 2001-11-13 Nec Corporation Nonvolatile semiconductor memory device and fabrication method
WO2001099160A2 (en) * 2000-06-20 2001-12-27 Infineon Technologies North America Corp. Reduction of topography between support regions and array regions of memory devices
TW546778B (en) * 2001-04-20 2003-08-11 Koninkl Philips Electronics Nv Two-transistor flash cell
JP2003243618A (ja) * 2002-02-20 2003-08-29 Seiko Epson Corp 半導体装置の製造方法
KR100448911B1 (ko) * 2002-09-04 2004-09-16 삼성전자주식회사 더미 패턴을 갖는 비휘발성 기억소자
JP2005026589A (ja) * 2003-07-04 2005-01-27 Toshiba Corp 半導体記憶装置及びその製造方法
US6930351B2 (en) * 2003-08-14 2005-08-16 Renesas Technology Corp. Semiconductor device with dummy gate electrode

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