JP2005197707A - 半導体素子のダミー層及びその製造方法 - Google Patents

Abstract

【課題】 スプリットゲートフラッシュメモリ素子の製造時におけるロジック領域のマイクロローディング効果を最小にする半導体素子のダミー層及びその製造方法を提供する。
【解決手段】 本発明による半導体素子のダミー層は、半導体基板(401)と、半導体基板(401)上のロジック領域に、ダミーアクティブ領域(403)を構成する素子分離膜(402)と、素子分離膜(402)上に形成された第１ダミーパターン(404)と、第１ダミーパターン(404)を包囲する第２ダミーパターン(405a)とを有する。本発明による半導体素子のダミー層形成方法によれば、半導体基板(401)上のロジック領域に、ダミーアクティブ領域(403)を構成する素子分離膜(402)を形成し、素子分離膜(402)上に第１ダミーパターン(404)を形成し、第１ダミーパターン(404)を包囲する第２ダミーパターン(405a)を形成する。
【選択図】 図４

Description

本発明は半導体素子のダミー層及びその製造方法に関し、特にスプリットゲートフラッシュメモリ素子の製造時にロジック領域のマイクロローディング効果を最小にする半導体素子のダミー層及びその製造方法に関する。

最近、半導体素子の高集積化によってデザインルールが微細化されるにつれて、フォトリソグラフィ工程遂行時に隣接パターンとの光学近接効果によってパターンに欠陥が発生する問題点が台頭してきた。特に、パターンが密集している領域例えばメモリーセル領域に比べて、パターンが孤立している領域例えばロジック領域のパターンはその大きさが小さくパターニングされる現象が発生するが、これもまた光学近接効果によるものである。

このような光学近接効果によって感光膜パターンの大きさが不均一に形成されることにより、感光膜パターンを用いたゲート電極パターニング工程のようなエッチング工程遂行時、感光膜パターンによって露出する面積が狭小な場合にはエッチングガスを正常に供給することができずエッチング速度が変わる、所謂マイクロローディング効果が発生する。結果的に、前記マイクロローディング効果によってゲート電極パターンの形成が難しくなる。このようなマイクロローディング効果は微細パターンの形成、又は高いアスペクト比を有するコンタクトホール形成時によく発生する。

このようなマイクロローディング効果を最小化するために、従来の技術においては、ロジック領域のようにパターン密集度が比較的低い領域に、パターン密集度の高いメモリーセルに形成される素子と同一の物質を用いて、ダミーパターン及びダミーアクティブ領域を形成する方法を採択している。

一方、スプリットゲート型フラッシュメモリ素子の構造を簡略に以下説明する。
図１は、一般的なスプリットゲート型フラッシュメモリ素子の構造を示した断面図である。
図１に示すように、ロジック領域とメモリーセル領域とが、半導体基板１０１上に構成されている。
半導体基板１０１上のメモリーセル領域には、第１ゲートパターン１０４と第２ゲートパターン１０７ａを具備するスプリットゲートが形成され、半導体基板１０１上のロジック領域には、スプリットゲートの第２ゲートパターン１０７ａと同一の物質で形成されるロジック素子のゲートパターン１０７ｂが形成されている。
スプリットゲートの第１ゲートパターン１０４の上部、下部、側部にはそれぞれ、絶縁膜１０５、ＯＮＯ(Oxide-Nitride-Oxide)１０３及びスペーサー１０６が設けられている。

上述した構造のスプリットゲート型フラッシュメモリ素子を例に、上述したマイクロローディング効果及びこれに対する解決策をより具体的に以下記述する。
スプリットゲート型フラッシュメモリ素子において、パターン密集度の高い領域は、メモリーセル領域であり、パターン密集度の低い領域は、ロジック領域である。したがって、マイクロローディング効果を防止するためには、ロジック領域に上述したダミーアクティブ領域とダミーパターンを形成しなければならない。
一方、マイクロローディング効果は、段差の高い微細パターンの形成、又は高いアスペクト比を有するコンタクトホールなどの形成時に発生するが、スプリットゲートを構成する構成要素のうち、比較的堆積が厚い第１ゲートパターン１０４及び第２ゲートパターン１０７ａの形成物質をパターニングする時に、相対的にパターン密集度の低いロジック領域にマイクロローディング効果が発生する確率が高い。

従来の技術において、ロジック領域にマイクロローディング効果が発生することを防止するために、例えば、図２及び図３に示す構造でロジック領域にダミーアクティブ領域及びダミーパターンを形成している。
ここで、図２は、従来技術に係るダミー層の概略図であり、図３は、図２のＣ−Ｃ′線に沿った断面図である。

図２及び図３において、所定の面積を有するダミーアクティブ領域２０４が一定の間隔を置いて形成されており、ダミーアクティブ領域２０４は、所定のサイズのフィールド領域によって規定される。フィールド領域は、素子分離膜２０２に相当する。また、素子分離膜２０２上には、スプリットゲートの第２ゲートパターン及びロジック領域のゲートパターンのパターニング時に、マイクロローディング効果を防止するための複数のダミーパターン２０３が形成されている。ダミーパターン２０３は、スプリットゲートの第２ゲートパターンと同一の物質で同一の高さを持つ。
ダミーアクティブ領域及びダミーパターンで構成される従来のダミー層は、スプリットゲートの第２ゲートパターン及びロジック領域のゲートパターンをパターニングするとき、マイクロローディング効果を最小にすることができるという長所がある。又、従来のダミー層は、引続いて行われる層間絶縁膜の堆積後の平坦化工程時、基板全面の段差を均一にし、それにより、平坦化特性を向上させることができる。

しかしながら、従来のダミー層は、スプリットゲートの第１ゲートパターン形成時におけるマイクロローディング効果に対する防止策がない。スプリットゲートの第１ゲートパターンは、第２ゲートパターンと同様、基板領域に比べて比較的高い段差を有する構造物であって、第１ゲートパターンのパターニング時に、ロジック領域にマイクロローディング効果を引き起こしてしまう。
以上で説明したように、スプリットゲートフラッシュメモリ素子の製造において、マイクロローディング効果を最小化するために、ロジック領域に形成される従来技術に係るダミー層は、フラッシュメモリ素子のアクティブ領域形成、及びスプリットゲートの第２ゲートパターンのパターニング時は、その目的を達成することができるが、スプリットゲートの第１ゲートパターンのパターニング時に対する対応策はない。

本発明は上記のような問題点を解決するために案出したもので、本発明の目的は、スプリットゲートフラッシュメモリ素子の製造時におけるロジック領域のマイクロローディング効果を最小化することができる半導体素子のダミー層及びその製造方法を提供することである。

上記目的を達成するために、本発明による半導体素子のダミー層は、半導体基板と、半導体基板のロジック領域に、少なくとも１個のダミーアクティブ領域を構成する又は規定する素子分離膜と、素子分離膜上に形成された第１ダミーパターンと、素子分離膜上の第１ダミーパターンを包囲する第２ダミーパターンとを有することを特徴としている。

本発明において、好ましくは、半導体素子は、第１ゲートパターンと第２ゲートパターンとを有するスプリットゲート型フラッシュメモリ素子である。
本発明において、更に好ましくは、第１ダミーパターン及び第２ダミーパターンはそれぞれ、第１ゲートパターン及び第２ゲートパターンと同一の物質及び同一の高さで形成される。
また、本発明において、好ましくは、第１ダミーパターンと第２のダミーパターンの間の幅の差は、０．５〜１．０μｍの範囲にある。

また、本発明による半導体素子のダミー層の形成方法は、半導体基板上のロジック領域に、少なくとも１個のダミーアクティブ領域を構成する素子分離膜を形成する工程と、素子分離膜上に第１ダミーパターンを形成する工程と、素子分離膜上の第１ダミーパターンを包囲する第２ダミーパターンを形成する工程と、を有することを特徴としている。

本発明において、好ましくは、半導体素子は、第１ゲートパターンと第２ゲートパターンとを有するスプリットゲート型フラッシュメモリ素子である。
本発明において、更に好ましくは、第１ダミーパターン及び第２ダミーパターンはそれぞれ、第１ゲートパターン及び第２ゲートパターンと同一の物質及び同一の高さで形成される。
また、本発明において、好ましくは、第１ダミーパターンと第２のダミーパターンの間の幅の差は、０．５〜１．０μｍの範囲にある。

本発明に係る半導体素子のダミー層及びその製造方法には次のような効果がある。
パターン密集度の低い領域、例えばスプリットゲート型フラッシュメモリ素子のロジック領域に、スプリットゲートの第１及び第２ゲートパターンに対応する第１及び第２ダミーパターンを形成することにより、ロジック領域におけるマイクロローディング効果を最小にすることができる。

以下、添付の図面を参照にして本発明に係る半導体素子のダミー層及びその製造方法を詳細に説明する。
図４は、本発明による半導体素子のダミー層の概略図であり、図５は、図４のＡ−Ａ′線に沿った断面図であり、図６は、図４のＢ−Ｂ′線に沿った断面図である。
まず、本発明の実施形態を、スプリットゲート型フラッシュメモリ素子のロジック領域に形成されるダミー層を例に挙げて説明する。本発明は、前記スプリットゲート型フラッシュメモリ素子以外のその他の半導体素子のパターン密集度が低い領域に適用できることは勿論である。

図４に示すように、本発明による半導体素子のダミー層４００は、複数のダミーアクティブ領域４０３が、半導体基板上に、互いに離隔して反復的に形成されている。ダミーアクティブ領域４０３は、所定の領域を占める素子分離膜４０２によって定められ、望ましい形状の一例として多角形、円などが挙げられる。
ダミーアクティブ領域４０３間のスペースには、十字状の第１ダミーパターン４０４と第２ダミーパターン４０５ａが形成されている。第１ダミーパターン４０４の形成領域は、第２ダミーパターン４０５ａの形成領域と同一であるか、或いは、それよりも小さい。ここで、第１ダミーパターン４０４は、図１のスプリットゲートを構成する第１ゲートパターンと同一の物質及び同一の高さで形成され、第２ダミーパターン４０５ａは、図１のスプリットゲートの第２ゲートパターンと同一の物質及び同一高さで形成されることが好ましい。
又、第１ダミーパターン４０４及び第２ダミーパターン４０５ａの幅は、図１のスプリットゲートの第１及び第２ゲートパターンのデザインルールによって変わり、第１ダミーパターン４０４及び第２ダミーパターン４０５ａ間の幅の差は、０．５〜１．０μｍの範囲が好ましい。

図５は、図４のＡ−Ａ′線に沿った断面図である。
図５に示すように、ダミーアクティブ領域４０３を定める素子分離膜４０２が、半導体基板４０１に形成されている。素子分離膜４０２上に第１ダミーパターン４０４が形成され、第２ダミーパターン４０５ａが、第１ダミーパターン４０４を包囲している。ここで、第２ダミーパターン４０５ａは、ダミーアクティブ領域４０３との間の短絡を防止するために、ダミーアクティブ領域４０３から所定の距離だけ離隔していることが望ましい。

図６は、図４のＢ−Ｂ′線に沿った断面図であり、ダミーアクティブ領域４０３間の素子分離膜４０２の断面を示す。
図６に示すように、素子分離膜４０２上に、同一の長さを持つ第１ダミーパターン４０４が一定の間隔を置いて反復的に形成されている。それぞれの第１ダミーパターン４０４上には、複数の第２ダミーパターン４０５ａが、第１ダミーパターン４０４を包囲している。

このような構造を有する本発明に係る半導体素子のダミー層の製造方法を詳細に説明する。
図７ａ〜図７ｃは本発明による半導体素子のダミー層の製造方法を説明するための工程断面図である。なお、図７ａ〜７ｃは、図４のＡ−Ａ′線の断面における工程を示している。

まず、図７ａに示すように、単結晶シリコンなどの材質からなる半導体基板４０１の複数のダミーアクティブ領域４０３を構成するために、アイソレーション工程、例えばＳＴＩ(Shallow Trench Isolation)工程を用いて、半導体基板４０１のフィールド領域に素子分離膜４０２を形成する。ダミーアクティブ領域４０３が形成される領域は、半導体基板４０１に引続いて行われる工程によって形成される、ゲート電極などのようなパターンの密集度が小さい領域に対応する。ダミーアクティブ領域４０３が形成される領域は、スプリットゲート型フラッシュメモリ素子のロジック領域に相当する。
次いで、半導体基板４０１上に、第１導電層を堆積させる。第１導電層は、スプリットゲート型フラッシュメモリ素子の第１ゲートパターン形成物質に相当する。したがって、第１導電層と第１ゲートパターンの形成物質とは、等しい高さで堆積される。
次いで、リソグラフィー工程及びエッチング工程を用いて、第１導電層を選択的にパターニングして、素子分離膜４０２上に第１ダミーパターン４０４と第１ゲートパターンを同時に形成する。又、第１ダミーパターン４０４の幅は、第１ゲートパターンの設計ルールに従って変動することがある。

図７ｂに示すように、第１ダミーパターン４０４を含む半導体基板４０１の上に、第２導電層４０５を堆積させる。第２導電層４０５は、スプリットゲート型フラッシュメモリ素子の例えば第２ゲートパターン形成物質に相当する。第２導電層４０５も、第２ゲートパターン形成物質と等しい高さで堆積させる。

図７ｃに示すように、第２導電層４０５を選択的にパターニングして、素子分離膜４０２上の第１ダミーパターン４０４を覆う第２ダミーパターン４０５ａを形成する。この時、第２ダミーパターン４０５ａは、第１ダミーパターン４０４を包囲するように形成され、第２ダミーパターン４０５ａの形成時、第２ゲートパターンも同時に形成する。
又、第２ダミーパターン４０５ａは、ダミーアクティブ領域４３０との短絡を防止するために、ダミーアクティブ領域４０３から所定距離だけ離隔して形成される。さらに第１ダミーパターン４０４と第２ダミーパターン４０５ａとの間の幅の差は、０．５〜１．０μｍの範囲であるのが好ましい。
従って、本発明では、スプリットゲートの第１及び第２ゲートパターンに対応する第１及び第２のダミーパターンが、スプリットゲート型フラッシュメモリのロジック領域に形成され、それにより、ロジック領域におけるマイクロローディング効果を最小にする。

一般的なスプリットゲート型フラッシュメモリ素子の概略断面図である。 従来技術の半導体素子におけるダミー層の概略図である。 図２のＣ−Ｃ′線に沿った断面図である。 本発明による半導体素子のダミー層の概略図である。 図４のＡ−Ａ′線に沿った断面図である。 図４のＢ−Ｂ′線に沿った断面図である。 本発明による半導体素子におけるダミー層製造工程を説明する断面図である。 本発明による半導体素子におけるダミー層製造工程を説明する断面図である。 本発明による半導体素子におけるダミー層製造工程を説明する断面図である。

符号の説明

４０１ 半導体基板
４０２ 素子分離膜
４０３ アクティブ領域
４０４ 第１ダミーパターン
４０５ａ 第２ダミーパターン

Claims (8)

1. 半導体基板と、
   前記半導体基板上のロジック領域に少なくとも１個のダミーアクティブ領域を構成する素子分離膜と、
   前記素子分離膜上に形成された第１ダミーパターンと、
   前記素子分離膜上の第１ダミーパターンを包囲する第２ダミーパターンと、を有することを特徴とする半導体素子のダミー層。
2. 前記半導体素子は、第１ゲートパターンと第２ゲートパターンとを有するスプリットゲート型フラッシュメモリ素子である、請求項１に記載の半導体素子のダミー層。
3. 前記第１ダミーパターン及び前記第２ダミーパターンはそれぞれ、前記第１ゲートパターン及び前記第２ゲートパターンと同一の物質及び同一の高さで形成される、請求項２に記載の半導体素子のダミー層。
4. 前記第１ダミーパターンと前記第２のダミーパターンの間の幅の差は、０．５〜１．０μｍの範囲にある、請求項１に記載の半導体素子のダミー層。
5. 半導体基板上のロジック領域に、少なくとも１個のダミーアクティブ領域を構成する素子分離膜を形成する工程と、
   前記素子分離膜上に第１ダミーパターンを形成する工程と、
   前記素子分離膜上の第１ダミーパターンを包囲する第２ダミーパターンを形成する工程と、を有することを特徴とする半導体素子のダミー層の形成方法。
6. 前記半導体素子は、第１ゲートパターンと第２ゲートパターンとを有するスプリットゲート型フラッシュメモリ素子である、請求項５に記載のダミー層の形成方法。
7. 前記第１ダミーパターン及び前記第２ダミーパターンはそれぞれ、前記第１ゲートパターン及び前記第２のゲートパターンと同一の物質及び同一の高さで形成される、請求項６に記載のダミー層の形成方法。
8. 前記第１ダミーバターン及び前記第２ダミーパターンの間の幅の差は、０．５〜１．０μｍの範囲にある、請求項５に記載のダミー層の形成方法。

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