KR20110101407A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명에 따른 반도체 소자의 제조 방법은 셀 영역과 더미 영역에 동일한 크기의 저장전극 영역을 노광함으로써, 공정 마진을 확보하고, 셀 영역을 노출시키는 식각 방지막 패턴을 형성함으로써, 실제로 사용되는 셀 영역에만 저장전극 영역을 형성하여 불필요한 저장전극 영역이 형성되는 것을 방지하는 기술이다.
본 발명에 따른 반도체 소자의 제조 방법은 셀 영역 및 더미 영역이 정의된 반도체 기판 상부에 저장전극 콘택을 포함하는 층간 절연막을 형성하는 단계와, 층간 절연막 상부에 희생 산화막을 형성하는 단계와, 희생 산화막 상부에 상기 셀 영역을 오픈시키는 식각 방지막 패턴을 형성하는 단계와, 식각 방지막 패턴을 포함한 희생 산화막 상부에 저장전극 영역을 정의하는 하드마스크 패턴을 형성하는 단계와, 하드마스크 패턴을 마스크로 상기 희생 산화막을 식각하여 저장전극 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은 셀 영역 및 더미 영역이 정의된 반도체 기판 상부에 저장전극 콘택을 포함하는 층간 절연막을 형성하는 단계와, 층간 절연막 상부에 희생 산화막을 형성하는 단계와, 희생 산화막 상부에 상기 셀 영역을 오픈시키는 식각 방지막 패턴을 형성하는 단계와, 식각 방지막 패턴을 포함한 희생 산화막 상부에 저장전극 영역을 정의하는 하드마스크 패턴을 형성하는 단계와, 하드마스크 패턴을 마스크로 상기 희생 산화막을 식각하여 저장전극 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것이다. 특히, 저장전극 형성 방법에 관한 것이다.
최근 반도체 소자의 집적도가 증가함에 따라 디자인 룰(Design Rule)의 감소가 급격히 이루어지고 있으며, 이에 따라, 초미세화 패턴의 구현이 요구되고 있다.
특히, 디램(DRAM) 소자와 같은 메모리 소자에서 공정 마진(Margin)을 확보하기 위해서, 더미 패턴(Dummy Pattern)을 실제 패턴들 주위에 배치하는 과정이 설계 과정에 주요한 요소로 인식되고 있다.
도 1은 종래 기술에 따른 저장전극용 노광 마스크를 도시한 레이아웃(Layout)이다.
도 1을 참조하면, 저장전극 영역을 형성하기 위한 노광 마스크(100)를 도시한 레이아웃(Layout)으로서, 저장전극 영역을 정의하는 제 1 투광 패턴(105)이 복수 개 구비되어 있으며, 셀 영역의 최외곽에는 제 1 투광 패턴(105)의 CD보다 큰 CD를 가지는 제 2 투광 패턴(110)이 구비되어 있다. 최외곽에 형성되는 패턴들은 노광 공정에 취약하다. 따라서, 노광 마스크 상의 패턴 CD가 원하는 최종 패턴의 CD보다 크게 형성되도록 한다.
도 2a 및 도 2b는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 2a를 참조하면, 반도체 기판(200) 상부에 게이트 전극(217)을 형성한다. 게이트 전극(217)은 게이트 폴리실리콘층(210a), 게이트 도전층(210b) 및 게이트 하드마스크층(210c)으로 적층된 게이트 패턴(210)과 게이트 패턴(210) 측벽에 증착된 스페이서(215)로 구성된다.
다음으로, 게이트 전극(217) 사이의 영역에 랜딩 플러그 콘택(218)을 형성한다. 그 다음, 게이트 전극(217) 및 랜딩 플러그 콘택(218)을 포함하는 반도체 기판(200) 상부에 희생산화막(230) 및 하드마스크층(240)을 형성한다. 여기서, 하드마스크층(240)은 비정질 탄소층(a-Carbon) 및 실리콘 산화질화막(SiON)으로 형성하는 것이 바람직하다.
다음에, 하드마스크층(240) 상부에 감광막(미도시)을 형성한다. 그리고, 상기 도 1에 도시된 노광 마스크(100)를 이용한 노광 및 현상 공정을 진행하여 저장전극 영역을 정의하는 감광막 패턴(245)을 형성한다.
도 2b를 참조하면, 감광막 패턴(245)을 마스크로 하드마스크층(240)을 식각하여 하드마스크층(240) 패턴을 형성한다.
다음에, 하드마스크층(240) 패턴을 식각 마스크로 희생 산화막(230)을 식각하여 저장전극 콘택(225)을 노출시키는 희생 산화막(230) 패턴을 형성한다. 이때, 셀 영역 최외곽의 저장전극 영역 CD(Critical Dimension)(d1)는 셀 영역 내의 저장전극 영역 CD(d2)보다 크게 형성된다.
그 다음, 저장전극 영역 내측에 도전막을 증착한 후 희생 산화막(230) 패턴을 제거하여 저장 전극을 형성한다.
상술한 종래 기술에 따른 반도체 소자의 제조 방법에서, 셀 영역 중앙부에 형성된 저장전극 영역의 CD와 상기 셀 영역 최외곽에 형성된 저장전극 영역의 CD의 차이로 인해 공정 마진이 감소하여 저장전극 형성 시 벙커 디펙트(Bunker Defect)가 발생하고, IDD 페일 및 저장전극과 비트라인 간의 SAC(Self Aligned Contact) 공정에 의한 컬럼 페일(Column Fail)이 발생하여 소자의 특성이 저하되는 문제가 있다.
본 발명은 셀 영역 외부에 더미 영역을 형성하고, 더미 영역의 저장전극 영역을 동일한 크기로 형성하여 공정 마진을 확보한다. 이때, 더미 영역의 저장전극 영역은 식각되지 않도록 하여 불필요한 저장전극 영역의 형성을 방지하여 소자의 특성을 개선시키고자 한다.
본 발명에 따른 반도체 소자의 제조 방법은 셀 영역 및 더미 영역이 정의된 반도체 기판 상부에 저장전극 콘택을 포함하는 층간 절연막을 형성하는 단계와, 층간 절연막 상부에 희생 산화막을 형성하는 단계와, 희생 산화막 상부에 셀 영역을 오픈시키는 식각 방지막 패턴을 형성하는 단계와, 식각 방지막 패턴을 포함한 희생 산화막 상부에 저장전극 영역을 정의하는 하드마스크 패턴을 형성하되, 하드마스크 패턴은 셀 영역의 희생 산화막이 노출되고, 더미 영역의 식각 방지막 패턴이 노출되도록 형성하는 단계와, 하드마스크 패턴을 마스크로 노출된 희생 산화막을 식각하여 셀 영역에 저장전극 영역을 형성하는 단계와, 하드마스크 패턴 및 식각 방지막 패턴을 포함하는 저장전극 영역 표면에 도전막을 증착하는 단계와, 희생 산화막이 노출될때까지 에치백 공정을 진행하여 저장전극용 도전막을 분리시켜 저장전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 식각 방지막 패턴은 셀 영역을 정의하는 투광 패턴을 포함하는 노광 마스크를 이용하여 형성하며, 하드마스크 패턴은 셀 영역 및 더미 영역에 저장전극 영역을 정의하는 투광 패턴을 포함하는 노광 마스크를 이용하여 형성한다. 이때, 셀 영역의 투광 패턴은 그 형태, 피치 및 사이즈가 동일하며, 셀 영역의 투광 패턴 및 더미 영역의 투광 패턴은 그 형태, 피치 및 사이즈가 동일한 것이 바람직하다.
그리고, 희생 산화막은 PSG막, TEOS막 및 이들의 적층 구조 중 선택된 어느 하나로 형성하며, 식각 방지막 패턴은 질화막을 포함하는 물질로 형성하고, 하드마스크 패턴은 카본을 포함하는 물질로 형성한다. 그리고, 저장전극용 도전막은 TiN막을 포함하는 물질로 형성한다.
또한, 저장전극 영역 형성을 위한 식각 공정 시 상기 더미 영역은 상기 식각 방지막 패턴에 의해 식각이 정지되도록 하며, 저장전극 영역은 저장전극 콘택이 노출되도록 형성한다.
본 발명에 따른 반도체 소자의 제조 방법은 다음과 같은 효과가 있다.
첫째, 셀 영역과 더미 영역에 동일한 크기의 저장전극 영역을 노광함으로써, 공정 마진을 확보할 수 있다.
둘째, 셀 영역을 노출시키는 식각 방지막 패턴을 형성함으로써, 실제로 사용되는 셀 영역에만 저장전극 영역을 형성하여 불필요한 저장전극 영역이 형성되는 것을 방지할 수 있다.
도 1은 종래 기술에 따른 노광 마스크을 도시한 레이아웃.
도 2a 및 도 2b는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 3a 및 도 3b는 본 발명에 따른 노광 마스크를 도시한 레이아웃.
도 4a 내지 도 4d는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 2a 및 도 2b는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 3a 및 도 3b는 본 발명에 따른 노광 마스크를 도시한 레이아웃.
도 4a 내지 도 4d는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 3a 및 도 3b는 본 발명에 따른 노광 마스크를 도시한 레이아웃이다.
도 3a를 참조하면, 저장전극 영역 형성을 위한 노광 마스크(300)를 도시한 것으로서, 셀 영역(C)에 저장전극 영역을 정의하는 제 1 투광 패턴(305)이 복수 개 구비되어 있으며, 셀 영역(C) 외곽의 더미(Dummy) 영역(D)에는 더미 저장전극 영역을 정의하는 제 2 투광 패턴(310)이 복수 개 구비되어 있다. 여기서, 셀 영역(C)의 제 1 투광 패턴(305)은 모두 동일한 형태, 피치 및 사이즈로 되어 있다. 즉, 종래에 셀 영역 최외곽은 취약한 노광 마진으로 인해 그 크기가 중앙부보다 크게 형성이 되었으나, 본 발명에서는 모두 동일한 크기로 형성된다.
또한, 더미 저장전극 영역의 CD(D1)도 셀 저장전극 영역의 CD(D2)와 동일한 형태, 피치 및 사이즈로 형성되어 있다. 이때, 더미 저장전극 영역을 정의하는 제 2 투광 패턴(310)은 셀 영역(C)의 최외곽 패턴에 광학적 근접 효과(Optical Proximity Effect)가 미치지 않는 범위 만큼 넓은 범위에 형성하는 것이 바람직하다. 이와 같이, 셀 영역과 더미 영역에 형성되는 투광 패턴을 동일한 크기로 형성함으로써, 셀 영역과 더미 영역의 공정 마진을 같게 할 수 있다.
도 3b를 참조하면, 셀 영역(C)을 정의하는 투광 패턴(325)이 구비된 노광 마스크를 도시한 것으로, 후속 공정에서 불필요한 저장전극 영역이 형성되지 않게 하는 식각 방지막 패턴의 형성 시 사용한다.
도 4a 내지 도 4d는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 4a를 참조하면, 반도체 기판(400) 상부에 게이트 전극(417)을 형성한다. 게이트 전극(417)은 게이트 폴리실리콘층(410a), 게이트 도전층(410b) 및 게이트 하드마스크층(410c)으로 적층된 게이트 패턴(410)과 게이트 패턴(410) 측벽에 증착된 스페이서(415)로 구성된다.
다음에, 게이트 전극(417)을 포함하는 전체 상부에 절연막(미도시)을 형성하고, 절연막(미도시) 상부에 랜딩 플러그 콘택 영역을 노출시키는 마스크 패턴(미도시)을 형성한다.
그 다음, 마스크 패턴(미도시)을 식각 마스크로 절연막(미도시)을 식각하여 반도체 기판(400)의 활성영역을 노출시키는 랜딩 플러그 콘택홀(미도시)을 형성한다.
그 다음으로, 랜딩 플러그 콘택홀(미도시)을 포함하는 전체 상부에 폴리실리콘층을 형성하고, 평탄화 공정을 진행하여 랜딩 플러그 콘택(418)을 형성한다.
그 다음, 게이트 전극(417) 및 랜딩 플러그 콘택(418)을 포함하는 반도체 기판(400) 상부에 제 1 층간 절연막(420)을 형성한다.
다음으로, 제 1 층간 절연막(420)을 식각한 후 매립하여 랜딩 플러그 콘택(418)과 연결되는 저장전극 콘택(425)을 형성한다.
그 다음, 저장전극 콘택(425)이 형성된 제 1 층간 절연막(420) 상부에 버퍼 산화막(미도시) 및 희생 산화막(430)을 형성한다. 여기서, 희생 산화막(430)은 PSG막, TEOS막 및 이들의 적층 구조 중 선택된 어느 하나로 형성하는 것이 바람직하다.
그 다음에, 희생 산화막(430) 상부에 식각 방지막(435)을 형성한다. 여기서, 식각 방지막(435)은 질화막을 포함하는 물질로 형성하는 것이 바람직하다. 이는 희생 산화막(430)과의 식각 선택비 차이를 주기 위한 것이다.
그 다음, 식각 방지막(435) 상부에 제 1 감광막(미도시)을 형성한다. 그리고, '도 3b'에 도시된 노광 마스크(320)를 이용한 노광 및 현상 공정을 진행하여 더미 영역 상에 제 1 감광막 패턴(미도시)을 형성한다.
그 다음, 제 1 감광막 패턴(미도시)을 마스크로 식각 방지막(435)을 식각하여 셀 영역이 오픈되는 식각 방지막 패턴(435a)을 형성한다. 즉, 더미 영역 상에만 식각 방지막 패턴(435a)이 형성된다.
이 후, 제 1 감광막 패턴(미도시)을 제거한다.
도 4b를 참조하면, 식각 방지막 패턴(435a)을 포함하는 상부에 하드마스크층(440)을 형성한다. 여기서, 하드마스크층(440)은 비정질 탄소층(a-Carbon), 실리콘 산화질화막(SiON) 및 이들의 적층 구조 중 선택된 어느 하나로 형성하는 것이 바람직하다.
그 다음, 하드마스크층(440) 상부에 제 2 감광막(미도시)을 형성한다. 그리고, '도 3a'에 도시된 노광 마스크를 이용한 노광 및 현상 공정을 진행하여 제 2 감광막 패턴(445)을 형성한다. 이때, 셀 영역(C)과 더미 영역(D)의 투광 패턴들의 형태, 피치 및 사이즈가 동일하므로 셀 영역과 더미 영역 간의 공정 마진을 확보할 수 있다.
도 4c 및 도 4d를 참조하면, 제 2 감광막 패턴(445)을 마스크로 하드마스크층(440)을 식각하여 하드마스크 패턴(440a)을 형성한다. 그리고, 제 2 감광막 패턴(445)을 제거한다. 이때, 하드마스크 패턴(440a)은 셀 영역 및 더미 영역에 저장전극 영역을 정의하는데, 셀 영역에서는 희생 산화막(430)이 노출되도록 형성하며, 더미 영역에서는 식각 방지막 패턴(435a)가 노출되도록 형성한다.
그 다음, 하드마스크 패턴(440a)을 마스크로 노출된 희생 산화막(430)을 식각하여 저장전극 콘택(425)이 노출되는 저장전극 영역(450)을 형성한다. 이때, 더미 영역(D)에는 식각 방지막 패턴(435a)이 형성되어 있으므로, 더미 영역(D)의 희생 산화막(430)은 식각 방지막 패턴(435a)에 의해 식각이 방지되어 식각되지 않게 된다. 따라서, 셀 영역(C)에만 저장전극 영역(450)이 형성된다.
도시하지는 않았으나 후속 공정을 설명하면, 저장전극 영역(450)을 포함하는 희생산화막(430) 및 하드마스크 패턴(440a) 표면에 저장전극용 도전막(미도시)을 증착한다.
그 다음, 희생 산화막(430)이 노출될때까지 에치 백 공정을 진행하여 저장전극용 도전막(미도시)을 분리시켜 저장 전극(미도시)을 형성한다. 이때, 희생 산화막(430) 상부의 식각 방지막 패턴(435a) 및 하드마스크 패턴(440a)도 제거된다.
그 다음, 저장 전극(미도시) 표면에 유전체막(미도시) 및 플레이트 전극(미도시)을 증착하여 캐패시터를 형성한다.
이와 같이 셀 영역과 더미 영역에 동일한 크기의 저장전극 영역을 노광함으로써, 공정 마진을 확보할 수 있다. 또한, 셀 영역을 노출시키는 식각 방지막 패턴을 형성함으로써, 실제로 사용되는 셀 영역에만 저장전극 영역을 형성하여 불필요한 저장전극 영역이 형성되는 것을 방지할 수 있다.
C : 셀 영역 D : 더미 영역
300, 320 : 노광 마스크 305, 310, 325 : 투광 패턴
400 : 반도체 기판 410 : 게이트 패턴
415 : 스페이서 417 : 게이트 전극
420 : 층간 절연막 425 : 저장전극 콘택플러그
430 : 희생 산화막 435 : 식각 방지막
440 : 하드마스크층 445 : 제 2 감광막 패턴
450 : 저장전극 영역
300, 320 : 노광 마스크 305, 310, 325 : 투광 패턴
400 : 반도체 기판 410 : 게이트 패턴
415 : 스페이서 417 : 게이트 전극
420 : 층간 절연막 425 : 저장전극 콘택플러그
430 : 희생 산화막 435 : 식각 방지막
440 : 하드마스크층 445 : 제 2 감광막 패턴
450 : 저장전극 영역
Claims (11)
- 셀 영역 및 더미 영역이 정의된 반도체 기판 상부에 저장전극 콘택을 포함하는 층간 절연막을 형성하는 단계;
상기 층간 절연막 상부에 희생 산화막을 형성하는 단계;
상기 희생 산화막 상부에 상기 셀 영역을 오픈시키는 식각 방지막 패턴을 형성하는 단계;
상기 식각 방지막 패턴을 포함한 희생 산화막 상부에 저장전극 영역을 정의하는 하드마스크 패턴을 형성하되, 상기 하드마스크 패턴은 상기 셀 영역의 상기 희생 산화막이 노출되고, 상기 더미 영역의 상기 식각 방지막 패턴이 노출되도록 형성하는 단계;
상기 하드마스크 패턴을 마스크로 노출된 상기 희생 산화막을 식각하여 상기 셀 영역에 저장전극 영역을 형성하는 단계;
상기 하드마스크 패턴 및 식각 방지막 패턴을 포함하는 상기 저장전극 영역 표면에 도전막을 증착하는 단계; 및
상기 희생 산화막이 노출될때까지 에치백 공정을 진행하여 상기 저장전극용 도전막을 분리시켜 저장전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 식각 방지막 패턴은 상기 셀 영역을 정의하는 투광 패턴을 포함하는 노광 마스크를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 하드마스크 패턴은 상기 셀 영역 및 상기 더미 영역에 저장전극 영역을 정의하는 투광 패턴을 포함하는 노광 마스크를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 3 항에 있어서,
상기 셀 영역의 투광 패턴은 그 형태, 피치 및 사이즈가 동일한 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 3 항에 있어서,
상기 셀 영역의 투광 패턴 및 상기 더미 영역의 투광 패턴은 그 형태, 피치 및 사이즈가 동일한 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 희생 산화막은 PSG막, TEOS막 및 이들의 적층 구조 중 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 식각 방지막 패턴은 질화막을 포함하는 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 하드마스크 패턴은 카본 물질을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 저장전극 영역 형성을 위한 식각 공정 시 상기 더미 영역은 상기 식각 방지막 패턴에 의해 식각이 정지되는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 저장전극 영역은 상기 저장전극 콘택이 노출되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 저장전극용 도전막은 TiN막을 포함하는 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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