KR101213726B1 - 노광 마스크 및 이를 이용한 반도체 소자의 제조 방법 - Google Patents

노광 마스크 및 이를 이용한 반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 비트라인 콘택홀을 형성하는 공정과 주변회로 영역의 산화막을 식각하는 공정을 동시에 진행함으로써, 공정을 단순화시키고 이에 따라 소자의 제작 시간 및 비용을 감소시키는 기술에 관한 것이다.
본 발명은 셀 영역 및 주변회로 영역을 포함하는 반도체 기판 상부에 층간 절연막을 형성하는 단계와, 셀 영역의 층간 절연막을 식각하여 비트라인 콘택홀을 정의하며, 주변회로 영역의 반도체 기판을 노출시키는 층간 절연막 패턴을 형성하는 단계와, 비트라인 콘택홀에 도전물질을 매립하여 비트라인 콘택플러그 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

노광 마스크 및 이를 이용한 반도체 소자의 제조 방법{PHOTO MASK AND METHOD FOR MANUFACTURING THE SEMICONDUCTOR DEVICE USING THE SAME}
본 발명은 노광 마스크 및 이를 이용한 반도체 소자의 제조 방법에 관한 것이다. 보다 상세하게는 비트라인 콘택홀 형성 공정을 포함하는 반도체 소자의 제조 방법에 관한 것이다.
60nm 이하의 DRAM 공정 시 셀에서의 트랜지스터 집적도를 증가시키고 공정 단순화 및 누설 특성과 같은 소자 특성을 향상시키기 위해 매립게이트(Buried Gate)를 형성하는 것이 필수적이다.
매립 게이트 제조 방법은 트렌치(Trench)를 형성하고 트렌치 내부에 게이트를 매립하는 방식으로 진행하므로써 비트라인과 게이트간의 간섭을 최소화하고 적층되는 막(Film Stack)의 수를 감소시킬 수 있으며, 또한 전체 셀의 캐패시턴스(Capacitance)를 감소시켜 리프레시(Refresh) 특성을 향상시킬 수 있는 장점이 있다.
그러나 이러한 매립 게이트를 갖는 반도체 소자는 셀 영역의 게이트는 반도체 기판에 매립되는 반면에 주변회로 영역의 게이트는 반도체 기판 상부에 형성되므로 셀 영역과 주변회로 영역 사이에 단차가 형성되게 된다.
이러한 단차 문제를 해결하기 위해 셀 영역에 비트라인 콘택을 형성하기 이전에 주변회로 영역에 게이트 도전막을 먼저 형성하는 방법이 제안되었다. 이러한 방법으로 형성되는 반도체 소자의 제조 방법을 설명하면 다음과 같다.
도 1은 종래 기술에 따른 비트라인 콘택홀 형성 시 사용하는 노광 마스크를 도시한 평면도이고, 도 2a 내지 도 2f는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한것이다.
먼저 도 2a를 참조하면, 셀 영역(Ⅰ) 및 주변회로 영역(Ⅱ)을 포함하는 반도체 기판(10) 내에 매립 게이트(미도시)를 형성한다. 그리고, 주변회로 영역(Ⅱ)의 반도체 기판(10) 상부에 게이트 산화막(15)을 증착하고, 게이트 산화막(15) 상부에 제 1 게이트 폴리실리콘층(20a)을 형성한다. 그 다음, 제 1 게이트 폴리실리콘층(20a)이 형성된 반도체 기판(10) 전체 상부에 층간 절연막(25)을 형성한다.
도 2b를 참조하면, 층간 절연막(25) 상부에 셀 영역(Ⅰ)의 비트라인 콘택영역을 오픈시키는 제 1 마스크 패턴(27)을 형성한다. 여기서, 제 1 마스크 패턴(27)은 '도 1'에 도시된 노광 마스크(3)를 이용한 사진 식각 공정으로 형성한다. 도 1에 도시된 노광 마스크(3)는 셀 영역(Ⅰ)에 대응되는 부분에 비트라인 콘택홀을 정의하는 복수의 투광 패턴(5)이 구비되며, 주변회로 영역(Ⅱ)에 대응되는 전체 영역은 차광된 구조이다.
다음으로, 제 1 마스크 패턴(27)을 식각 마스크로 층간 절연막(25)을 식각하여 비트라인 콘택홀(30)을 형성한다. 이때, 주변회로 영역(Ⅱ)의 층간 절연막(25)은 마스크 패턴(27)에 의해 덮여있으므로 식각되지 않는다.
도 2c를 참조하면, 제 1 마스크 패턴(27)을 제거하고, 비트라인 콘택홀(30) 내측벽에 스페이서(35)를 형성한다.
그 다음, 도 2d를 참조하면 스페이서(35)가 형성된 비트라인 콘택홀(30) 내에 도전물질을 매립하여 비트라인 콘택플러그(40)를 형성한다. 이후, 비트라인 콘택플러그(40)를 포함하는 층간 절연막(25) 상부에 주변회로 영역(Ⅱ)을 오픈시키는 제 2 마스크 패턴(45)을 형성한다. 이와 같이, 주변회로 영역(Ⅱ)을 오픈시키는 마스크 공정을 POM(Peri Open Mask)라고 하며, 이러한 공정은 주변회로 영역(Ⅱ)에 게이트 전극을 형성하기 위해 필수적인 공정이다.
도 2e를 참조하면, 제 2 마스크 패턴(45)을 식각 마스크로 주변회로 영역(Ⅱ)의 층간 절연막(25)을 제거하여 제 1 게이트 폴리실리콘층(20a)을 노출시킨다. 도 2f를 참조하면, 제 2 마스크 패턴(45)을 제거하고, 제 1 게이트 폴리실리콘층(20a) 상부에 제 2 게이트 폴리실리콘층(20b)을 형성한다. 도시하지는 않았으나, 제 2 게이트 폴리실리콘층(20b), 제 1 게이트 폴리실리콘층(20a) 및 게이트 산화막(15)을 패터닝하여 주변회로 영역(Ⅱ)에 게이트 전극을 형성한다.
이와 같은 종래 기술에 따른 반도체 소자의 제조 방법은 비트라인 콘택홀(30) 형성 시 주변회로 영역(Ⅱ)이 차광된 구조의 노광 마스크를 사용하여 셀 영역(Ⅰ)에만 식각 공정을 진행한다. 따라서, 주변회로 영역(Ⅱ)에 게이트 전극을 형성하기 위해 주변회로 영역(Ⅱ)만 오픈시킨 후 층간 절연막(25)을 제거하는 공정을 추가적으로 진행하여야 한다. 이와 같이, 비트라인 콘택홀(30)을 형성하는 공정과 주변회로 영역(Ⅱ)의 층간 절연막(25)을 식각하는 공정을 따로 진행해야 하므로 공정 단계가 복잡해지는 문제점이 있다.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 셀 영역에 비트라인 콘택홀을 형성하는 식각 공정 시 주변회로 영역의 층간 절연막을 식각하는 공정을 동시에 진행함으로써 공정을 단순화시키고, 생산 시간 및 비용을 절감할 수 있는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 노광 마스크는 셀 영역에 구비되며 콘택홀을 정의하는 제 1 투광 패턴과, 주변회로 영역에 구비되며 상기 주변회로 영역 전체를 오픈시키는 제 2 투광 패턴을 포함하는 것을 특징으로 한다.
한편, 본 발명에 따른 반도체 소자의 제조 방법은 매립형 게이트를 포함하는 반도체 기판 상부에 층간 절연막 및 감광막을 형성하는 단계와, 상기 노광 마스크를 이용하여 상기 감광막에 대해 노광 및 현상 공정을 진행하여 감광막 패턴을 형성하는 단계와, 감광막 패턴을 식각 마스크로 상기 층간 절연막을 식각하여 셀 영역에 콘택홀을 형성하며, 주변회로 영역의 상기 반도체 기판을 노출시키는 층간 절연막 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
나아가, 콘택홀은 비트라인 콘택홀이며, 층간 절연막 패턴을 형성하는 단계 이후, 층간 절연막 패턴 측벽에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
한편, 본 발명에 따른 반도체 소자의 제조 방법은 셀 영역 및 주변회로 영역을 포함하는 반도체 기판 상부에 층간 절연막을 형성하는 단계와, 셀 영역의 층간 절연막을 식각하여 비트라인 콘택홀을 형성하며, 상기 주변회로 영역의 상기 반도체 기판을 노출시키는 층간 절연막 패턴을 형성하는 단계와, 비트라인 콘택홀에 도전물질을 매립하여 비트라인 콘택플러그 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 비트라인 콘택홀을 형성하는 공정과 주변회로 영역의 산화막을 식각하는 공정을 동시에 진행함으로써, 공정을 단순화시키고 이에 따라 소자의 제작 시간 및 비용을 감소시킬 수 있다.
나아가, 상기 반도체 기판 상부에 상기 층간 절연막을 형성하는 단계 이전에, 셀 영역의 상기 반도체 기판 내에 매립 게이트 전극을 형성하는 단계를 더 포함한다.
나아가, 반도체 기판 상부에 상기 층간 절연막을 형성하는 단계 이전에, 주변회로 영역의 상기 반도체 기판 상부에 게이트 산화막 및 게이트 도전층을 형성하는 단계를 더 포함한다. 이는 셀 영역의 게이트는 반도체 기판에 매립되는 반면에 주변회로 영역의 게이트는 반도체 기판 상부에 형성되므로 셀 영역과 주변회로 영역 사이에 발생하는 단차 방지하기 위해 셀 영역에 비트라인 콘택을 형성하기 이전에 주변회로 영역에 게이트 도전층을 먼저 형성한다.
그리고, 층간 절연막은 산화막을 포함하는 물질로 형성하며, 층간 절연막 패턴을 형성하는 단계는 층간 절연막 상부에 셀 영역의 비트라인 콘택 영역과 주변회로 영역를 오픈시키는 마스크 패턴을 형성하는 단계와, 마스크 패턴을 식각 마스크로 상기 층간 절연막을 식각하는 단계를 더 포함한다.
또한, 층간 절연막 패턴을 형성하는 단계 이후 비트라인 콘택홀을 포함하는 층간 절연막 패턴 측벽에 스페이서를 형성하는 단계를 더 포함하며, 스페이서는 질화막을 포함하는 물질로 형성한다. 여기서, 셀 영역과 주변회로 영역의 겅계에 형성된 층간 절연막 패턴의 측벽에도 스페이서가 형성되므로, 후속으로 주변회로 영역에 진행되는 프리 클리닝 공정 시 셀 영역의 층간 절연막이 손상되는 것을 방지할 수 있다.
나아가, 비트라인 콘택플러그 형성하는 단계는 비트라인 콘택홀을 포함하는 상기 반도체 기판 상부에 폴리실리콘층을 형성하는 단계와, 폴리실리콘층을 평탄화 식각하여 상기 층간 절연막 패턴을 노출시키는 단계를 더 포함하며, 비트라인 콘택홀에 도전물질을 매립하여 비트라인 콘택플러그 형성하는 단계 시 상기 주변회로 영역의 상기 반도체 기판 상부에 도전물질이 형성되며, 주변회로 영역의 상기 반도체 기판 상부에 도전물질 폴리실리콘을 포함하는 물질로 형성하는 것을 특징으로 한다.
본 발명의 노광 마스크 및 이를 이용한 반도체 소자의 제조 방법은 주변회로 영역을 오픈시키는 마스크를 사용하는 공정을 생략함으로써, 공정을 단순화시켜 소자의 생산 시간 및 비용을 절약할 수 있다.
또한, 비트라인 콘택홀 형성 후 셀 영역과 주변회로 영역 경계 측면에 스페이서를 형성함으로써, 주변회로 영역에 게이트 전극을 형성하기 전에 진행되는 클리닝 공정에 의한 셀 영역의 층간 절연막의 손상을 방지하여 공정을 안정화시키는 효과를 제공한다.
도 1은 종래 기술에 따른 노광 마스크를 도시한 평면도;
도 2a 내지 도 2f는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도;
도 3은 본 발명에 따른 노광 마스크를 도시한 평면도; 그리고,
도 4a 내지 도 4d는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 노광 마스크 및 이를 이용한 반도체 소자의 제조 방법의 일실시예에 대해 상세히 설명하기로 한다.
도 3은 본 발명에 따른 노광 마스크를 도시한 평면도이고, 도 4a 내지 도 4d는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도이다. 또한, 도 4a 내지 도 4d의 (Ⅰ)은 셀 영역을 도시한 것이고, 도 4a 내지 도 4d의 (Ⅱ)는 주변회로 영역을 도시한 것이다. 도 3, 도 4a 내지 도 4d를 참조하여 본 발명에 따른 반도체 소자의 제조 방법을 설명하면 다음과 같다.
먼저, 도 4a를 참조하면 셀 영역(Ⅰ)의 반도체 기판(100) 내에 매립 게이트(미도시)를 형성한다. 그리고, 매립 게이트(미도시)를 포함하는 반도체 기판(100) 상부에 게이트 산화막(110)을 증착하고, 게이트 산화막(110) 상부에 제 1 도전물질(120a)을 형성한다. 제 1 도전물질(120a)은 폴리실리콘을 포함하는 물질인 것이 바람직하다.
다음에, 셀 영역(Ⅰ)의 게이트 산화막(110) 및 제 1 도전물질(120a)을 제거하여 주변회로 영역(Ⅱ)에만 게이트 산화막(110) 및 제 1 도전물질(120a)이 남겨지도록 한다. 여기서, 게이트 산화막(110)은 주변회로 영역에 게이트 전극을 형성하기 위해 형성한 것으로, 비트라인 콘택 형성 공정 이전에 형성하는 것이 바람직하다. 그리고, 제 1 도전물질(120a)은 게이트 산화막(110)을 보호하기 위해 형성하는 것이 바람직하다.
그 다음, 제 1 도전물질(120a)을 포함하는 반도체 기판(100) 전체 상부에 층간 절연막(125)을 형성한다. 층간 절연막(125)은 산화막을 포함하는 물질로 형성하는 것이 바람직하다. 더욱 바람직하게는, HDP(High Deposion Plasma) 산화막으로 형성한다.
도 4b를 참조하면, 층간 절연막(125) 상부에 마스크 패턴(127)을 형성한다. 이 마스크 패턴(127)은 도 3에 도시된 노광 마스크(70)를 이용한 포토 공정을 통하여 형성한다. '도 3'에 도시된 노광 마스크(70)는 셀 영역(Ⅰ)에는 비트라인 콘택홀을 정의하는 복수의 투광 패턴(77)이 구비되어 있고, 주변회로 영역(Ⅱ)은 전체가 오픈되도록 형성되어 있다. 즉, '도 3'의 노광 마스크(70)를 이용하여 형성된 마스크 패턴(127)은 셀 영역(Ⅰ)의 비트라인 콘택 예정 영역을 오픈시키며, 주변회로 영역(Ⅱ)의 전체를 오픈시키도록 형성된다.
다음으로, 마스크 패턴(127)을 식각 마스크로 층간 절연막(125)을 식각하여 셀 영역(Ⅰ)에 비트라인 콘택홀(130)을 형성하고, 주변회로 영역(Ⅱ)의 제 1 도전물질(120a)을 노출시키는 층간 절연막 패턴(125a)을 형성한다. 기존에는 비트라인 콘택을 형성한 후 주변회로 영역을 오픈시키는 POM(Peri Open Mask) 공정을 진행하여 주변회로 영역의 층간 절연막을 제거하는 공정을 진행하였다. 그러나, '도 3'의 노광 마스크(70)를 이용한 사진 식각 공정으로 셀 영역(Ⅰ)에 비트라인 콘택홀(130)을 형성함과 동시에 주변회로 영역(Ⅱ)의 층간 절연막(125)을 제거함으로써, 종래 기술에 비해 공정 단계를 감소시킬 수 있다. 이때, 제 1 도전물질(120a)이 식각 정지막 역할을 하여 하부의 게이트 산화막(110)이 제거되는 것을 방지한다.
도 4c를 참조하면, 마스크 패턴(127)을 제거한 후 층간 절연막 패턴(125a)을 포함하는 반도체 기판(100) 전체 표면에 스페이서층을 형성한다. 스페이서층은 질화막을 포함하는 물질로 형성하는 것이 바람직하다. 다음으로, 에치-백(Etch-Back) 공정을 진행하여 비트라인 콘택홀(130)의 내측벽을 포함하는 층간 절연막 패턴(125a) 측벽에 스페이서(135)를 형성한다. 이때, 셀 영역(Ⅰ)과 주변회로 영역(Ⅱ)의 경계면에도 스페이서(135)가 형성되므로 주변회로 영역(Ⅱ)에 게이트 전극을 형성하는 단계 이전에 진행하는 클리닝(Pre Cleaning) 공정에 의해 셀 영역(Ⅰ)의 층간 절연막 패턴(125a)이 손상되는 것을 방지할 수 있다.
도 4d를 참조하면, 비트라인 콘택홀(130)을 포함하는 층간 절연막 패턴(125a)을 포함하는 반도체 기판(100) 전체 상부에 제 2 도전물질(120b)을 형성한다. 제 2 도전물질(120b)은 폴리실리콘을 포함하는 물질인 것이 바람직하다. 그 다음, 층간 절연막 패턴(125a)이 노출될때까지 평탄화 식각을 진행하여 셀 영역(Ⅰ)에 비트라인 콘택(140)을 형성하고, 주변회로 영역(Ⅱ)은 제 1 도전물질(120a)과 제 2 도전물질(120b)이 적층되는 구조를 형성한다. 도시하지는 않았으나, 후속으로 주변회로 영역(Ⅱ)의 제 2 도전물질(120b), 제 1 도전물질(120a) 및 게이트 산화막(110)을 패터닝하여 게이트 전극을 형성한다.
상술한 바와 같이, 비트라인 콘택홀을 형성하는 공정과 주변회로 영역의 산화막을 식각하는 공정을 동시에 진행함으로써, 공정을 단순화시키고 이에 따라 소자의 제작 시간 및 비용을 감소시키는 효과를 얻을 수 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
70 : 노광 마스크 7 : 투광 패턴
100 : 반도체 기판 110 : 게이트 산화막
120a : 제 1 도전물질 120b : 제 2 도전물질
125 : 산화막 135 : 스페이서
140 : 비트라인 콘택플러그

Claims (14)

  1. 삭제
  2. 매립형 게이트를 포함하는 반도체 기판 상부에 층간 절연막 및 감광막을 형성하는 단계;
    셀 영역에 구비되며 콘택홀을 정의하는 제 1 투광 패턴과 주변회로 영역에 구비되며 상기 주변회로 영역 전체를 오픈시키는 제 2 투광 패턴을 포함하는 노광 마스크를 이용하여 상기 감광막에 대해 노광 및 현상 공정을 진행하여 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 식각 마스크로 상기 층간 절연막을 식각하여 셀 영역에 콘택홀을 형성하며, 주변회로 영역의 상기 반도체 기판을 노출시키는 층간 절연막 패턴을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    청구항 2에 있어서,
    상기 콘택홀은 비트라인 콘택홀인 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    청구항 2에 있어서,
    상기 층간 절연막 패턴을 형성하는 단계 이후,
    상기 층간 절연막 패턴 측벽에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 셀 영역 및 주변회로 영역을 포함하는 반도체 기판 상부에 층간 절연막을 형성하는 단계;
    상기 셀 영역의 층간 절연막을 식각하여 비트라인 콘택홀을 형성하며, 상기 주변회로 영역의 상기 반도체 기판을 노출시키는 층간 절연막 패턴을 형성하는 단계; 및
    상기 비트라인 콘택홀에 도전물질을 매립하여 비트라인 콘택플러그 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    청구항 5에 있어서,
    상기 반도체 기판 상부에 상기 층간 절연막을 형성하는 단계 이전,
    상기 셀 영역의 상기 반도체 기판 내에 매립 게이트 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    청구항 5에 있어서,
    상기 반도체 기판 상부에 상기 층간 절연막을 형성하는 단계 이전,
    상기 주변회로 영역의 상기 반도체 기판 상부에 게이트 산화막 및 게이트 도전층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    청구항 5에 있어서,
    상기 층간 절연막은 산화막을 포함하는 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    청구항 5에 있어서,
    상기 층간 절연막 패턴을 형성하는 단계는
    상기 층간 절연막 상부에 상기 셀 영역의 비트라인 콘택 영역과 상기 주변회로 영역를 오픈시키는 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 식각 마스크로 상기 층간 절연막을 식각하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    청구항 5에 있어서,
    상기 층간 절연막 패턴을 형성하는 단계 이후,
    상기 비트라인 콘택홀을 포함하는 상기 층간 절연막 패턴 측벽에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    청구항 10에 있어서,
    상기 스페이서는 질화막을 포함하는 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    청구항 5에 있어서,
    상기 비트라인 콘택플러그 형성하는 단계는
    상기 비트라인 콘택홀을 포함하는 상기 반도체 기판 상부에 폴리실리콘층을 형성하는 단계; 및
    상기 폴리실리콘층을 평탄화 식각하여 상기 층간 절연막 패턴을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    청구항 5에 있어서,
    상기 비트라인 콘택홀에 도전물질을 매립하여 비트라인 콘택플러그 형성하는 단계 시 상기 주변회로 영역의 상기 반도체 기판 상부에 도전물질이 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    청구항 13에 있어서,
    상기 주변회로 영역의 상기 반도체 기판 상부에 형성되는 도전물질은 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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