KR100531551B1 - 반도체소자 및 그의 제조방법 - Google Patents
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Abstract
게이트전극 양측면 및 상부 가장자리를 감싸도록 측벽스페이서를 형성하여서 게이트전극과 폴리노드의 쇼트 마진을 향상시키기에 알맞은 반도체소자 및 그의 제조방법을 제공하기 위한 것으로써, 이와 같은 목적을 달성하기 위한 반도체소자는 기판상에 일정패턴을 갖고 적층 형성된 게이트절연막과 게이트전극, 상기 게이트전극상에 적층되며 상부 중앙에 홈을 갖고 형성된 게이트캡절연막, 상기 게이트전극 양측의 기판에 형성된 불순물영역, 상기 게이트캡절연막 상부의 홈을 제외한 상기 게이트전극과 상기 게이트캡절연막의 양측 모서리를 감싸도록 형성된 측벽스페이서, 상기 게이트전극 사이에 형성된 불순물영역 상부를 제외한 전면에 형성된 절연막, 상기 게이트전극 사이의 불순물영역 및 그와 인접한 상기 측벽스페이서 양측 및 홈의 일부 내측면을 감싸도록 형성된 노드층을 포함하여 구성됨을 특징으로 한다.
Description
본 발명은 반도체 소자에 대한 것으로, 특히 게이트전극과 노드폴리의 쇼트 마진(Short margin)을 증대시키기 위한 반도체소자 및 그의 제조방법에 관한 것이다.
첨부 도면을 참조하여 종래 반도체소자의 제조방법에 대하여 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래 반도체소자의 제조방법을 나타낸 공정단면도이다.
종래 반도체소자의 제조방법은 도 1a에 도시된 바와 같이 실리콘기판(1)의 소정영역에 트랜치격리영역(2)을 형성하고, 상기 실리콘기판(1)상에 일정패턴을 갖는 게이트절연막(3)과 게이트전극(4)과 게이트캡절연막(4a)을 적층형성한다. 이후에 전면에 제 1 실리콘산화막(5)을 증착한다.
이후에 도 1b에 도시한 바와 같이 상기 제 1 실리콘산화막(5)을 에치백하여 게이트전극(4)과 게이트캡절연막(4) 양측면에 측벽스페이서(5a)를 형성한다.
그리고 전면에 실리콘질화막(6)과 제 2 실리콘산화막(7)을 차례로 증착한다.
이후에 전면에 감광막(8)을 도포한 후에 상기 게이트전극(4) 사이가 노출되도록 감광막(8)을 노광 및 현상하여서 선택적으로 패터닝한다. 이때 실리콘질화막(6)은 차후에 노드 홀을 식각할 때 스톱층의 역할을 한다.
이후에 도 1c에 도시한 바와 같이 상기 패터닝된 감광막(8)을 마스크로 제 2 실리콘산화막(7)과 실리콘질화막(6)을 차례로 이방성 식각해서 실리콘기판(1)이 드러나도록 노드 콘택홀을 형성한다. 그리고 전면에 폴리실리콘층을 증착한 후에 상기 게이트전극(4)사이의 노드 콘택홀 및 그에 인접한 게이트전극(4) 및 게이트캡절연막(4a)상부에 오버랩되도록 스토리지 폴리노드(9)를 형성한다.
상기에서 감광막(8)을 마스크로 제 2 실리콘산화막(7)과 실리콘질화막(6)을 이방성 식각할 때 게이트전극(4) 상단 부위의 측벽스페이서(5a)까지 식각되어서 두께가 얇아진다.
상기와 같은 종래 반도체소자의 제조방법은 다음과 같은 문제가 있다.
첫째, 스토리지 폴리노드를 형성하기 위해 노드 콘택홀을 형성할 때 게이트 상단 부위의 측벽스페이서가 얇아져서 차후에 형성된 스토리지 폴리노드와 게이트전극의 쇼트 마진(Short margin)이 작아지는 문제가 발생한다.
둘째, 쇼트 마진을 증가시키기 위해서 식각 스톱층으로써 실리콘질화막을 사용할 경우 게이트전극 양측의 노드 콘택홀이 오픈되는 문제가 발생된다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 게이트전극 양측면 및 상부 가장자리를 감싸도록 측벽스페이서를 형성하여서 게이트전극과 폴리노드의 쇼트 마진을 향상시키기에 알맞은 반도체소자 및 그의 제조방법을 제공하는 데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명 반도체소자는 기판상에 일정패턴을 갖고 적층 형성된 게이트절연막과 게이트전극, 상기 게이트전극상에 적층되며 상부 중앙에 홈을 갖고 형성된 게이트캡절연막, 상기 게이트전극 양측의 기판에 형성된 불순물영역, 상기 게이트캡절연막 상부의 홈을 제외한 상기 게이트전극과 상기 게이트캡절연막의 양측 모서리를 감싸도록 형성된 측벽스페이서, 상기 게이트전극 사이에 형성된 불순물영역 상부를 제외한 전면에 형성된 절연막, 상기 게이트전극 사이의 불순물영역 및 그와 인접한 상기 측벽스페이서 양측 및 홈의 일부 내측면을 감싸도록 형성된 노드층을 포함하여 구성됨을 특징으로 한다.
상기와 같은 구성을 갖는 본 발명 반도체소자의 제조방법은 기판상에 게이트절연막과 게이트전극과 게이트캡절연막을 적층하여 형성하는 단계, 상기 게이트전극 양측의 기판상에 불순물영역을 형성하는 단계, 상기 전면에 제 1 절연막을 형성하는 단계, 상기 제 1 절연막상을 따라서 얇은 두께를 갖도록 제 1 감광막을 형성하는 단계, 상기 제 1 감광막과 감광성이 다른 제 2 감광막을 형성하는 단계, 상기 게이트캡절연막 중앙상부 및 상기 게이트전극 사이의 상기 제 1 절연막이 드러나도록 상기 제 1, 제 2 감광막을 선택적으로 제거하는 단계, 상기 패터닝된 제 1, 제 2 감광막을 마스크로 상기 제 1 절연막을 식각하여 상기 게이트전극의 상부 가장자리 및 그 양측면에 측벽스페이서를 형성함과 동시에 상기 게이트캡절연막 중앙상부에 홈을 형성하는 단계, 상기 제 1, 제 2 감광막을 제거하는 단계, 상기 게이트전극 사이에 형성된 불순물영역 상부를 제외한 전면에 제 2 절연막을 형성하는 단계, 상기 게이트전극 사이의 불순물영역 및 그와 인접한 상기 측벽스페이서 양측 및 홈일측면을 감싸도록 노드층을 형성하는 단계를 포함함을 특징으로 한다.
첨부 도면을 참조하여 본 발명 반도체소자 및 그의 제조방법에 대하여 설명하면 다음과 같다.
도 2a 내지 도 2c는 본 발명 반도체소자의 제조방법을 나타낸 공정단면도이다.
본 발명 반도체소자는 도 2c에 도시한 바와 같이 실리콘기판(30)의 격리영역에 트랜치 격리영역(31)이 형성되어 있고, 실리콘기판(30)의 활성영역상에 일정패턴을 갖고 게이트절연막(32)과 게이트전극(33)과 게이트캡절연막(33a)이 복수개 적층 형성되어 있다. 상기 게이트캡절연막(33a) 상부의 중앙에 일정깊이의 홈이 형성되어있다. 이때 게이트캡절연막(33a)은 실리콘질화막이나 실리콘산화막으로 형성되었다.
그리고 도면에는 도시되지 않았지만 상기 게이트전극(33) 양측의 실리콘기판(30)에 소오스/드레인 불순물영역이 형성되어 있다.
그리고 상기 게이트캡절연막(33a) 상부의 홈을 제외한 상기 게이트캡절여막(33a)의 상부 가장자리 및 게이트전극(33)과 게이트캡절연막(33a)의 양측면에 실리콘산화막으로 형성된 측벽스페이서(34a)가 형성되어 있다.
그리고 상기 게이트전극(33) 사이에 형성된 소오스/드레인 불순물영역 상부를 제외한 전면에 제 2 실리콘산화막(37)이 형성되어 있다.
그리고 상기 게이트전극(33) 사이의 소오스/드레인 불순물영역 및 그와 인접한 상기 측벽스페이서(34a) 양측 및 홈일측면을 감싸도록 스토리지 폴리노드(38)가 형성되어 있다. 이때 적층된 게이트전극(33) 및 게이트캡절연막(33a) 상부의 양측 모서리를 측벽스페이서(34a)가 감싸고 있으므로 폴리노드(38)와의 쇼트 마진이 크다.
상기와 같은 구성을 갖는 본 발명 반도체소자의 제조방법은 먼저 도 2a에 도시한 바와 같이 실리콘기판(30)의 격리영역에 트랜치 격리영역(31)을 형성하고, 상기 실리콘기판(30)의 활성영역상에 일정패턴을 갖도록 게이트절연막(32)과 게이트전극(33)과 게이트캡절연막(33a)을 적층하여 복수개 형성한다. 이때 게이트캡절연막(33a)은 실리콘질화막이나 실리콘산화막으로 형성한다. 그리고 게이트전극(33)은 폴리실리콘층과 텅스텐실리사이드가 적층되도록 형성할 수 있다.
그리고 도면에는 도시되지 않았지만 게이트전극(33) 양측의 실리콘기판(30)에 소오스/드레인 불순물영역을 형성한다.
이후에 전면에 제 1 실리콘산화막(34)을 증착하고, 제 1 실리콘산화막(34) 상부를 따라 얇은 두께를 갖도록 네가티브 레지스트(35)를 도포하고, 이후에 네가티브 레지스트(35)상에 두껍게 포지티브 레지스트(36)를 도포한다.
여기서 네가티브 레지스트(35)는 포지티브 레지스트(36)를 차후에 패터닝할 때 블로킹(Blocking) 역할을 하는 것으로써 차후에 별도의 스톱층을 형성하지 않아도 된다.
그리고 포지티브 레지스트(36)는 빛을 받은 부분(노광된 부분)이 차후에 현상할 때 제거되는 성질을 갖는다.
이후에 게이트캡절연막(33a)의 중앙 상부와 상기 게이트전극(33)들 사이 및 그 양측의 포지티브 레지스트(36)에 빛을 노광시켜서 이 부분에 네가티브 레지스트(35)가 드러나도록 포지티브 레지스트(36)를 선택적으로 패터닝한다.
이후에 패터닝되고 남은 포지티브 레지스트(36)를 마스크로 다크 에치(Dark Etch)하여서 노출된 네가티브 레지스트(35)를 제거한다.
이에 따라서 최종적으로 게이트전극(33)의 중앙 상부와 상기 게이트전극(33)들 사이 및 그 양측을 제외한 부분에 네가티브 레지스트(35)와 포지티브 레지스트(36)가 적층된 패턴이 형성된다.
다음에 도 2b에 도시한 바와 같이 상기 패터닝된 포지티브 레지스트(36)와 네가티브 레지스트(35)를 마스크로 상기 제 1 실리콘산화막(34)을 이방성 식각한다. 상기 제 1 실리콘산화막(34)을 제거할 때 게이트캡절연막(33a) 상부의 중앙영역이 더 식각되어 게이트캡절연막(33a)의 중앙에 홈이 형성된다. 상기와 같은 공정을 통해서 게이트전극(33)상부의 가장자리 및 그 양측면을 따라서 측벽스페이서(34a)가 형성된다.
상기에서 이방성 식각으로 측벽스페이서(34a)를 형성해도 적층형성된 네가티브 레지스트(35)와 포지티브 레지스트(36)를 마스크로 사용하므로 게이트전극(33) 모서리 부분의 측벽스페이서(34a)는 손상되지 않는다.
이후에 상기 네가티브 레지스트(35)와 포지티브 레지스트(36)를 O2 플라즈마 상태에서 에싱(ashing)하여 동시에 제거한다.
그리고 도면에는 도시되지 않았지만 게이트전극(33)양측의 실리콘기판(30)에 소오스/드레인 불순물영역을 형성한다.
이후에 도 2c에 도시한 바와 같이 상기 전면에 얇은 제 2 실리콘산화막(37)을 증착시킨 후 상기 게이트전극(33)사이의 제 2 실리콘산화막(37)만 이방성 식각으로 제거시킨다. 그리고 전면에 폴리실리콘층을 증착 한 후에 게이트전극(33) 사이의 소오스/드레인 불순물영역 및 게이트전극(33) 및 게이트캡절연막(33a) 사이의 양측에 위치한 측벽스페이서(34a)를 감싸도록 폴리실리콘층을 이방성식각해서 스토리지 폴리노드(38)를 형성한다.
이후에 도면에는 도시되지 않았지만 전면에 유전체막과 플레이트 폴리노드를 형성하여 캐패시터를 형성한다.
상기와 같은 본 발명 반도체소자 및 그의 제조방법은 다음과 같은 효과가 있다.
첫째, 적층형성된 네가티브 레지스트와 포지티브 레지스트를 마스크로 측벽스페이서를 형성하므로 게이트전극의 상부 모서리 측면에서도 측벽스페이서의 두께가 얇아지지 않으므로 게이트전극과 스토리지 폴리노드간의 쇼트 마진(short margin)을 향상시킬 수 있다.
둘째, 게이트캡절연막 중앙 상부에 홈을 형성하고 그 내측에까지 스토리지 폴리노드를 형성하므로 차후에 캐패시턴스를 증대시킬 수 있다.
셋째, 스토리지 폴리노드를 형성하기 위한 홀을 형성할때 네가티브 레지스트가 블로킹 역할을 해주므로 실리콘질화막과 같은 별도의 식각 스톱층을 형성할 필요가 없으므로 공정을 단순화 시킬 수 있다.
도 1a 내지 도 1c는 종래 반도체소자의 제조방법을 나타낸 공정단면도
도 2a 내지 도 2c는 본 발명 반도체소자의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
30 : 실리콘기판 31 : 트랜치 격리영역
32 : 게이트절연막 33 : 게이트전극
33a : 게이트캡절연막 34 : 제 1 실리콘산화막
34a : 측벽스페이서 35 : 네가티브 레지스트
36 : 포지티브 레지스트 37 : 제 2 실리콘산화막
38 : 스토리지 폴리노드
Claims (7)
- 기판상에 일정패턴을 갖고 적층 형성된 게이트절연막과 게이트전극,상기 게이트전극상에 적층되며 상부 중앙에 홈을 갖고 형성된 게이트캡절연막,상기 게이트전극 양측의 기판에 형성된 불순물영역,상기 게이트캡절연막 상부의 홈을 제외한 상기 게이트전극과 상기 게이트캡절연막의 양측 모서리를 감싸도록 형성된 측벽스페이서,상기 게이트전극 사이에 형성된 불순물영역 상부를 제외한 전면에 형성된 절연막,상기 게이트전극 사이의 불순물영역 및 그와 인접한 상기 측벽스페이서 양측 및 홈의 일부 내측면을 감싸도록 형성된 노드층을 포함하여 구성됨을 특징으로 하는 반도체소자.
- 기판상에 게이트절연막과 게이트전극과 게이트캡절연막을 적층하여 형성하는 단계,상기 게이트전극 양측의 기판상에 불순물영역을 형성하는 단계,상기 전면에 제 1 절연막을 형성하는 단계,상기 제 1 절연막상을 따라서 얇은 두께를 갖도록 제 1 감광막을 형성하는 단계,상기 제 1 감광막과 감광성이 다른 제 2 감광막을 형성하는 단계,상기 게이트캡절연막 중앙상부 및 상기 게이트전극 사이의 상기 제 1 절연막이 드러나도록 상기 제 1, 제 2 감광막을 선택적으로 제거하는 단계,상기 패터닝된 제 1, 제 2 감광막을 마스크로 상기 제 1 절연막을 식각하여 상기 게이트전극의 상부 가장자리 및 그 양측면에 측벽스페이서를 형성함과 동시에 상기 게이트캡절연막 중앙상부에 홈을 형성하는 단계,상기 제 1, 제 2 감광막을 제거하는 단계,상기 게이트전극 사이에 형성된 불순물영역 상부를 제외한 전면에 제 2 절연막을 형성하는 단계,상기 게이트전극 사이의 불순물영역 및 그와 인접한 상기 측벽스페이서 양측 및 홈일측면을 감싸도록 노드층을 형성하는 단계를 포함함을 특징으로 하는 반도체소자의 제조방법.
- 제 2 항에 있어서, 상기 제 1 절연막은 실리콘산화막을 사용하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 2 항에 있어서, 상기 제 1 감광막은 네가티브 감광막을 얇게 증착하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 2 항에 있어서, 상기 제 2 감광막은 빛을 받은 부분이 현상시에 제거되는 포지티브 감광막을 사용하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 2 항에 있어서, 상기 제 1, 제 2 감광막의 선택적 제거는 상기 게이트캡절연막 중앙상부 및 상기 게이트전극 사이의 제 2 감광막을 선택적으로 패터닝하는 단계,상기 제 2 감광막을 마스크로 상기 제 1 감광막을 식각하여 상기 게이트캡절연막 중앙상부 및 상기 게이트전극 사이의 제 1 절연막을 노출시키는 단계를 포함함을 특징으로 하는 반도체소자의 제조방법.
- 제 2 항에 있어서, 상기 제 1, 제 2 감광막은 플라즈마 에싱으로 동시에 제거함을 특징으로 하는 반도체소자의 제조방법.
Priority Applications (1)
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|---|---|---|---|
| KR10-1999-0042843A KR100531551B1 (ko) | 1999-10-05 | 1999-10-05 | 반도체소자 및 그의 제조방법 |
Applications Claiming Priority (1)
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ID=19614028
Family Applications (1)
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-
1999
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| Publication number | Publication date |
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| KR20010036011A (ko) | 2001-05-07 |
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