KR20020058482A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 후속 공정에서 게이트보호막이 손실되는 것을 방지하도록 한 반도체 소자의 제조 방법에 관한 것으로, 셀영역과 주변회로영역이 정의된 반도체기판상에 다수의 게이트패턴을 형성하는 단계, 상기 게이트패턴을 포함한 전면에 제 1 절연막, 제 2 절연막을 순차적으로 형성하는 단계, 상기 제 2 절연막을 이방성 식각하여 제 1 스페이서를 형성하는 단계, 상기 제 1 스페이서 및 상기 게이트패턴을 마스크로 이용한 불순물 이온주입을 실시하는 단계, 상기 제 1 스페이서를 제거하는 단계, 상기 제 1 절연막을 이방성 식각하여 상기 게이트전극의 양측벽에 제 2 스페이서를 형성하는 단계, 상기 제 2 스페이서를 포함한 전면에 제 3 절연막을 형성하는 단계, 상기 제 3 절연막을 선택적으로 식각하여 상기 셀영역의 제 2 스페이서에 접하는 제 3 스페이서를 형성하는 단계, 상기 게이트전극을 포함한 전면에 폴리실리콘을 형성하고 화학적기계적연마하여 폴리실리콘플러그를 형성하는 단계, 및 상기 주변회로영역상의 폴리실리콘을 선택적으로 제거하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 폴리실리콘 플러그를 구비하는 반도체소자의 제조 방법에 관한 것이다.
일반적으로 비트라인 또는 워드라인은 폴리실리콘(Polysilicon), 텅스텐실리사이드(W-Silicide; WSix), 캡핑물질(Capping material)로 디자인룰(Design rule)에 따라 마스크산화막(Mask oxide) 또는 마스크질화막(Mask nitride)을 증착하고 이를 패터닝하므로써 형성하는데, 폴리실리콘과 텅스텐실리사이드의 비저항이 소자 집적도가 증가함에 따른 요구를 충족시키지 못하는 문제점이 발생하여 이를 해결하기 위해 텅스텐실리사이드 대신 낮은 저항을 갖는 텅스텐(W)을 적용하고 있다.
이하 첨부 도면을 참조하여 종래기술에 따른 반도체 소자의 제조 방법을 설명하기로 한다.
도 1a 내지 도 1d는 종래기술에 따른 반도체 소자의 제조 방법을 도시한 도면이다.
도 1a에 도시된 바와 같이, 셀영역(Ⅰ)과 주변회로영역(Ⅰ')이 정의된 반도체기판(11)상에 소자간 격리를 위한 필드산화막(12)을 형성하고, 반도체기판(11)상에 개이트산화막(13)을 형성한다음, 게이트산화막(13)상에 게이트전극(14)을 형성한다. 이 때, 게이트전극(14)은 전도성을 가지는 폴리실리콘, 텅스텐을 이용할 수 있으며, 후속 금속배선층과의 절연을 위한 보호막으로서 마스크질화막(Mask nitride) 또는 마스크산화막(Mask oxide) 중 어느 하나의 게이트보호막(14a)을 포함한 적층 구조를 갖는다.
다음으로, 게이트전극(14)을 포함한 반도체기판(11)의 전면에 측벽용 제 1 절연막(15)을 증착한 후 에치백(Etchback)하여 셀영역(Ⅰ)상의 게이트전극(14)의 양측벽에 제 1 스페이서(15a)를 형성한다. 이 때, 측벽용 제 1 절연막(15)은 후속 공정에서 오염을 방지하기 위하여 질화막과 실리콘산화막의 적층 구조를 이용할 수 있으며, 에치백후 주변회로영역(Ⅰ')에는 측벽용 제 1 절연막(15)이 잔류한다.
도 1b에 도시된 바와 같이, 게이트전극(14)을 포함한 전면에 폴리실리콘막을 증착한 후 평탄화하여 게이트전극(14) 상부의 폴리실리콘막을 화학적기계적연마로 서로 분리시켜 폴리실리콘 플러그(16)를 형성한다. 이 때, 주변회로영역(Ⅰ')상에는 평탄화된 폴리실리콘막(16a)이 잔류하며, 화학적기계적연마후 주변회로영역 (Ⅰ')의 게이트보호막(14a)이 소정 두께만큼 손실된다(A).
도 1c에 도시된 바와 같이, 폴리실리콘 플러그(16)를 포함한 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 주변회로영역(Ⅰ')을 노출시키는 마스크를 형성한 후, 마스크(도시 생략)를 이용하여 평탄화된 폴리실리콘막 중 주변회로영역(Ⅰ')상에 잔류하는 폴리실리콘막(16b)을 제거한다. 이 때, 잔류 폴리실리콘막(16b) 제거시 게이트보호막(14a)이 소정 두께만큼 손실되며(B), 폴리실리콘 플러그(16)는 셀영역(Ⅰ)에서 게이트전극(14)을 이용하여 자기정렬되며, 후속 캐패시터 및 비트라인이 연결될 부분의 반도체기판(11)에 접속된다.
계속해서, 전면에 측벽용 제 2 절연막을 증착한 후 주변회로영역(Ⅰ')상의 제 2 절연막 및 제 1 절연막(15)을 이방성 식각하여 주변회로영역(Ⅰ')에 LDD 구조를 가지는 트랜지스터를 형성하기 위하여 게이트전극(14)의 양측벽에 접하는 제 2스페이서(17)를 형성한다.
다음으로, 반도체기판(11)의 전면에 트랜지스터의 소스/드레인 영역(도시 생략)을 형성하기 위한 이온주입 공정을 실시한다.
도 1d에 도시된 바와 같이, 전면에 제 3 절연막(18)을 증착하고 평탄화한 후, 제 3 절연막(18)을 선택적으로 패터닝하여 셀영역(Ⅰ)의 폴리실리콘 플러그(16)와 주변회로영역(Ⅰ')의 반도체기판(11)의 소정 부분이 노출되는 콘택홀을 형성한다.
후속 공정으로 콘택홀을 통해 접속되는 비트라인을 형성하고, 셀영역(Ⅰ) 상부에 캐패시터를 형성하고 후속 배선 공정을 실시하여 반도체 소자를 완성한다.
그러나, 상술한 종래기술에서는 폴리실리콘 플러그 형성을 위한 평탄화시 게이트전극상의 게이트보호막이 손실되고(A), 주변회로영역의 폴리실리콘막을 제거하기 위한 건식식각시 다시 게이트보호막이 손실되며(B), 제 2 스페이서를 형성하기 위한 이방성 식각에서도 게이트보호막이 손실된다.
또한, 제 2 스페이서를 형성하기 위한 식각 공정을 게이트보호막과 동일한 절연막을 식각하는 공정이라 하여 게이트보호막에 대한 선택적 식각을 실시할 수 없기 때문에 결국 게이트보호막이 모두 식각되어 게이트전극의 도전막이 손상되는 현상이 발생되고, 이로 인해 게이트전극이 손상되어 전기적 특성이 열화되는 문제점이 있다.
그리고, 고집적화됨에 따라 게이트전극의 도전막으로 텅스텐을 사용하는 경우, 게이트보호막이 모두 식각되어 게이트전극의 도전막이 노출되면 후속 열처리공정이나 세정 공정에서 장비를 오염시키게 되고 후속 공정에서 금속 오염을 발생시키는 문제점이 발생하여 소자의 신뢰성을 저하시키게 된다.
한편, 게이트보호막의 손실을 방지하기 위해 게이트보호막의 두께를 증가시키더라도 주변 회로영역의 폴리실리콘막을 제거하는 공정에서 손실이 많기 때문에 충분한 두께의 게이트보호막을 확보하는데 어려움이 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 게이트전극 상부의 게이트보호막의 손실로 인한 게이트전극의 노출을 방지하는데 적합한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래기술에 따른 반도체 소자의 제조 방법을 도시한 도면,
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 도면.
*도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 필드산화막
23 : 게이트산화막 24 : 게이트전극
24a : 게이트보호막 25 : 실리콘질화막
26 : 제 1 스페이서 27 : 제 2 스페이서
28 : 실리콘산화막 28a : 제 3 스페이서
29 : 폴리실리콘 플러그 30 : 층간절연막
상기의 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은 셀영역과 주변회로영역이 정의된 반도체기판상에 다수의 게이트패턴을 형성하는 단계, 상기 게이트패턴을 포함한 전면에 제 1 절연막, 제 2 절연막을 순차적으로 형성하는 단계, 상기 제 2 절연막을 이방성 식각하여 제 1 스페이서를 형성하는 단계, 상기 제 1 스페이서 및 상기 게이트패턴을 마스크로 이용한 불순물 이온주입을 실시하는 단계, 상기 제 1 스페이서를 제거하는 단계, 상기 제 1 절연막을 이방성 식각하여 상기 게이트전극의 양측벽에 제 2 스페이서를 형성하는 단계, 상기 제 2 스페이서를 포함한 전면에 제 3 절연막을 형성하는 단계, 상기 제 3 절연막을 선택적으로식각하여 상기 셀영역의 제 2 스페이서에 접하는 제 3 스페이서를 형성하는 단계, 상기 게이트전극을 포함한 전면에 폴리실리콘을 형성하고 화학적기계적연마하여 폴리실리콘플러그를 형성하는 단계, 및 상기 주변회로영역상의 폴리실리콘을 선택적으로 제거하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 도면이다.
도 2a에 도시된 바와 같이, 셀영역(Ⅰ)과 주변회로영역(Ⅰ')이 정의된 반도체기판(21)에 필드산화막(22)을 형성하고, 반도체기판(21)상에 게이트산화막(23)을 형성한다음, 게이트산화막(23)상에 게이트전극(24)을 형성한다.
이 때, 게이트전극(24)은 전도성을 가지는 폴리실리콘, 텅스텐을 이용할 수 있으며, 후속 금속배선층과의 절연을 위한 보호막으로서 마스크질화막 또는 마스크산화막 중 어느 하나의 게이트보호막(24a)을 포함한 적층 구조를 갖는다.
계속해서, 게이트전극(24)을 포함한 반도체기판(21)상에 실리콘질화막(25), 실리콘산화막을 순차적으로 형성한 다음, 실리콘질화막(25)에 선택비를 가지는 이방성 식각으로 실리콘산화막을 이방성 건식식각하여 제 1 스페이서(26)를 형성한다.
이어서, 이온주입공정을 실시하여 LDD 구조의 소스/드레인(도시 생략)을 형성한다.
도 2b에 도시된 바와 같이, 제 1 스페이서(26)를 습식식각으로 제거하고, 실리콘질화막(25)을 이방성 식각하여 제 2 스페이서(27)를 형성한다. 다음으로, 실리콘산화막(28)을 증착하고, 셀영역(Ⅰ)상의 실리콘산화막(28)만을 이방성 식각공정을 실시하여 셀영역(Ⅰ)의 제 2 스페이서(27)에 접하는 제 3 스페이서(28a)를 형성한다.
도 2c에 도시된 바와 같이, 게이트전극(24)을 포함한 전면에 폴리실리콘막을 증착한 후 평탄화하여 게이트전극(24) 상부의 폴리실리콘막을 서로 분리시켜 폴리실리콘 플러그(29)를 형성한다. 이 때, 주변회로영역(Ⅰ')상에는 평탄화된 폴리실리콘막(도시 생략)이 잔류하며, 실리콘산화막(28)이 잔류하므로 게이트보호막(24b)의 손실을 방지한다.
다음으로, 폴리실리콘 플러그(29)를 포함한 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 주변회로영역(Ⅰ')을 노출시키는 마스크(도시 생략)를 형성한 후, 마스크를 이용하여 평탄화된 폴리실리콘막 중 주변회로영역(Ⅰ')상의 폴리실리콘막을 제거한다. 이 때, 폴리실리콘 플러그(29)는 셀영역에서 게이트전극(24)을 이용하여 자기정렬되며, 후속 캐패시터 및 비트라인이 연결될 부분의 반도체기판(21)에 접속된다. 그리고, 주변회로영역(Ⅰ')상에는 실리콘산화막(28)이 잔류하기 때문에 폴리실리콘막 제거시 게이트보호막(24a)의 손실을 방지한다.
도 2d에 도시된 바와 같이, 전면에 층간절연막(30)을 증착하고 평탄화한 후,층간절연막(30)을 선택적으로 패터닝하여 셀영역(Ⅰ)의 폴리실리콘 플러그(20)와 주변회로영역(Ⅰ')의 반도체기판(21)의 소정 부분이 노출되는 콘택홀을 형성한다.
후속 공정으로 콘택홀을 통해 접속되는 비트라인을 형성하고, 셀영역(Ⅰ)에 캐패시터를 형성하고 후속 배선 공정을 실시하여 반도체 소자를 완성한다.
상술한 바와 같이, 본 발명의 실시예에서는 LDD 구조를 형성하기 위한 제 1 스페이서를 형성하고, 폴리실리콘 플러그를 형성하기 위한 평탄화 공정을 실시하기 때문에 평탄화공정 이후에 잔류하는 게이트보호막의 두께는 비슷해지지만, 후속 공정에서 게이트보호막의 두께를 감소시키는 공정이 하나 생략되므로 게이트보호막ㄷ의 손실을 방지할 수 있다.
또한, 제 1 스페이서를 제거하기 위한 습식식각 공정에서 포토 공정을 적용하지 않으므로 추가적인 마스크 공정없이 후속 공정에서 게이트보호막이 손실되는 것을 방지할 수 있다.
그리고, 제 2 스페이서가 실리콘질화막으로 형성되고 제 3 스페이서는 실리콘산화막으로 형성되어 폴리실리콘막을 증착하기전에 실시하는 세정 공정에서 제 3 스페이서 하부에 실리콘질화막이 없기 때문에 접촉저항이 감소되는 현상을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명의 반도체 소자의 제조 방법은 게이트보호막이 손실되는 공정을 최소화하여 게이트전극이 노출되는 현상을 방지하므로써 소자의 전기적 특성을 향상시킬 수 있는 효과가 있다.
Claims (6)
- 반도체 소자의 제조 방법에 있어서,셀영역과 주변회로영역이 정의된 반도체기판상에 다수의 게이트패턴을 형성하는 단계;상기 게이트패턴을 포함한 전면에 제 1 절연막, 제 2 절연막을 순차적으로 형성하는 단계;상기 제 2 절연막을 이방성 식각하여 제 1 스페이서를 형성하는 단계;상기 제 1 스페이서 및 상기 게이트패턴을 마스크로 이용한 불순물 이온주입을 실시하는 단계;상기 제 1 스페이서를 제거하는 단계;상기 제 1 절연막을 이방성 식각하여 상기 게이트전극의 양측벽에 제 2 스페이서를 형성하는 단계;상기 제 2 스페이서를 포함한 전면에 제 3 절연막을 형성하는 단계;상기 제 3 절연막을 선택적으로 식각하여 상기 셀영역의 제 2 스페이서에 접하는 제 3 스페이서를 형성하는 단계;상기 게이트전극을 포함한 전면에 폴리실리콘을 형성하고 화학적기계적연마하여 폴리실리콘플러그를 형성하는 단계; 및상기 주변회로영역상의 폴리실리콘을 선택적으로 제거하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 절연막은 실리콘질화막인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 절연막은 실리콘산화막인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 3 절연막은 실리콘산화막인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 게이트패턴은 게이트보호막을 포함하는 적층막인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 3 스페이서 형성후,상기 주변회로영역에 상기 제 3 절연막이 잔류하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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