KR20020024840A - 반도체장치의 콘택플러그 형성방법 - Google Patents
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Abstract
본 발명은 반도체장치의 콘택플러그 형성방법에 관한 것으로서, 특히, 스토리지전극 노드와 트랜지스터의 불순물 확산영역을 전기적으로 연결하는 폴리실리콘 플러그로 랜딩 패드를 이용하여 형성할 경우 게이트라인의 상부에 캡핑용절연막과 보호막을 차례로 형성하여 플러그 형성용 도전층에 대한 화학기계적연마시 캡핑용절연막의 손실을 방지하므로서 후속공정의 마진을 확보하여 소자의 신뢰성 및 수율을 향상시키고 게이트라인 측벽스페이서 형성시 식각량을 조절하여 측벽스페이서의 두께를 제어하므로서 소자특성을 개선시키도록 한 반도체장치의 스토리지노드/비트라인 콘택용 랜딩 패드 형성방법에 관한 것이다. 본 발명은 필드영역과 활성영역이 정의된 반도체 기판상에 게이트절연막, 제 1 도전층, 캡핑용절연막, 보호막을 차례로 형성하는 제 1 단계와, 상기 보호막, 캡핑용절연막, 제 1 도전층을 소정의 형태를 갖도록 차례로 패터닝하여 잔류한 보호막, 캡핑용절연막, 제 1 도전층으로 이루어진 워드라인패턴을 형성하는 제 2 단계와, 상기 워드라인패턴을 이용하여 상기 기판의 상기 활성영역에 불순물 확산영역을 형성하는 제 3 단계와, 상기 워드라인 패턴 측면에 측벽스페이서를 형성하는 제 4 단계와, 상기 워드라인 패턴 사이의 골을 완전히 매립하도록 상기 기판상에 제 2 도전층을 형성하는 제 5 단계와, 상기 보호막 표면이 노출되도록 상기 제 2 도전층에 화학기계적연마를 실시하여 상기 제 2 도전층을 상기 골 사이에만 잔류시키는 제 6 단계와, 잔류한 상기 보호막을 제거하는 제 7 단계와, 잔류한 상기 제 2 도전층을 선택적으로 제거하여 서로 이격된플러그들을 형성하는 제 8 단계를 포함하여 이루어진다.
Description
본 발명은 반도체장치의 콘택플러그 형성방법에 관한 것으로서, 특히, 스토리지전극 노드와 트랜지스터의 불순물 확산영역을 전기적으로 연결하는 폴리실리콘 플러그로 랜딩 패드를 이용하여 형성할 경우 게이트라인의 상부에 캡핑용절연막과 보호막을 차례로 형성하여 플러그 형성용 도전층에 대한 화학기계적연마시 캡핑용절연막의 손실을 방지하므로서 후속공정의 마진을 확보하여 소자의 신뢰성 및 수율을 향상시키고 게이트라인 측벽스페이서 형성시 식각량을 조절하여 측벽스페이서의 두께를 제어하므로서 소자특성을 개선시키도록 한 반도체장치의 스토리지노드/비트라인 콘택용 랜딩 패드 형성방법에 관한 것이다.
차세대 고집적소자 형성공정중 곤란한 점의 하나는 0.2㎛ 이하의 홀(hole)을 패터닝하는 문제이다. 현재 일반적으로 사용되는 사진공정장비로 요구되는 해상도와 설계상의 오버레이 마진을 만족시키기 곤란하다.
이러한 문제점을 극복하기 위해 사용되는 방법이 자기정렬콘택(self-aligned contact) 형성방법이다.
종래 기술에서는 증착된 플러그 형성용 폴리실리콘에 대한 화학기계적연마(chemical mechanical polishing)시 발생하는 게이트라인을 덮고 있는 하드 마스크인 캡핑용산화막의 손실이 후속공정에서 워드라인과 비트라인간의 단락 및 후속공정 마진을 감소시키게 된다. 따라서, 종래 기술에서는 소자특성확보를 위하여 여러 가지 공정조건을 조절하여야 한다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체장치의 콘택플러그 형성방법을 도시한 공정 단면도이다.
도 1a를 참조하면, 활성영역과 필드영역을 정의하는 트렌치형 필드산화막(11)이 형성된 반도체기판인 실리콘기판(10)상에 게이트절연막(12)을 열산화막으로 형성한 후 게이트 형성을 위한 도핑된 폴리실리콘층을 증착하여 형성한 다음 그 위에 게이트 하드마스크(gate hard mask)인 캡핑용절연막으로 산화막(14)을 증착하여 형성한다.
도 1b를 참조하면, 식각마스크(도시안함)를 산화막(14)상에 형성하는 사진식각공정(photolithography)을 실시하여 산화막, 폴리실리콘층의 식각마스크로 보호되지 않는 부위를 제거하여 잔류한 캡핑용절연막(140), 폴리실리콘층(130)으로이루어진 워드라인인 게이트라인을 패터닝하여 형성한다.
도 1c를 참조하면, 워드라인을 이온주입마스크로 이용하는 이온주입으로 기판의 활성영역에 소스/드레인의 일부를 구성하는 저농도 불순물 확산영역(15)을 형성한 다음 워드라인을 포함하는 기판(10) 전면에 측벽 스페이서 형성용 절연막(16)으로 질화막(16)을 화학기상증착법으로 증착한다.
도 1d를 참조하면, 질화막에 에치백을 실시하여 잔류한 질화막으로 이루어진 워드라인 측벽 스페이서(160)를 형성한다.
그리고, 고농도이온주입으로 게이트(13) 주변 기판의 활성영역에 고농도 불순물 확산영역(17)을 형성하여 엘디디(lightly doped drain) 구조를 갖는 소스/드레인(15,17)을 완성한다. 도면에는 고농도 불순물 확산영역과 저농도 불순물 확산영역을 동시에 일부 중첩되는 형태로 표시하였으며, 이러한 엘디디 구조는 선택 사항이다.
따라서, LDD구조를 갖는 트랜지스터가 형성되고 이를 연결하는 워드라인이 형성되었다.
도 1e를 참조하면, 비트라인과 연결될 콘택플러그 및 캐패시터 스토리지전극노드와 연결될 플러그를 형성하기 위하여, 워드라인 사이의 골을 충분히 매립하는 두께로 트랜지스터를 포함하는 기판의 도핑된 폴리실리콘층을 CVD법으로 증착하여 형성한다.
그리고, 비트라인 또는 캐패시터의 스토리지전극노드와 연겨뢰는 랜딩 패드용 콘택플러그를 형성하기 위하여 도핑된 폴리실리콘층에 잔류한 하드마스크인 캡핑용절연막(130)의 표면이 노출되도록 화학기계적연마를 실시한다.
그러나, 이러한 화학기계적연마는 산화막으로 이루어진 캡핑용절연막의 표면을 식각정지층으로 이용하므로 산화막 손실이 발생하여 후속공정에서 워드라인과 비트라인간의 단락을 유발할 수 있다.
이때, 워드라인의 골사이에 잔류하는 폴리실리콘층을 포토리쏘그래피 등의 방법으로 선택적으로 제거하여 서로 격리된 플러그(18)들을 형성한다. 이러한 플러그(18)들은 비트라인과 연결될 콘택 플러그 및 캐패시터 스토리지전극 플러그가 되는 랜딩 패드(18)가 된다.
이후, 도시되지는 않았지만, 층간절연층을 기판상에 형성한 후 비트라인 콘택 부위의 플러그 표면을 개방시켜 비트라인을 형성하고, 다시 전면에 절연막을 형성한 다음 스토리지전극노드 콘택플러그 상부 표면을 절연막의 소정 부위를 제거하여 개방시킨 다음 스토리지전극을 형성한다.
그러나, 상술한 종래 기술에 따른 반도체장치의 콘택플러그 형성방법은 플러그 형성용 폴리실리콘에 대한 화학기계적연마(chemical mechanical polishing)시 발생하는 게이트라인을 덮고 있는 하드 마스크인 캡핑용산화막의 손실이 후속공정에서 워드라인과 비트라인간의 단락 및 후속공정 마진을 감소시키게 되고, 따라서, 소자특성확보를 위하여 여러 가지 공정조건을 조절하여야 하는 문제점이 있다.
따라서, 본 발명의 목적은 스토리지전극 노드와 트랜지스터의 불순물 확산영역을 전기적으로 연결하는 폴리실리콘 플러그로 랜딩 패드를 이용하여 형성할 경우 게이트라인의 상부에 캡핑용절연막과 보호막을 차례로 형성하여 플러그 형성용 도전층에 대한 화학기계적연마시 캡핑용절연막의 손실을 방지하므로서 후속공정의 마진을 확보하여 소자의 신뢰성 및 수율을 향상시키고 게이트라인 측벽스페이서 형성시 식각량을 조절하여 측벽스페이서의 두께를 제어하므로서 소자특성을 개선시키도록 한 반도체장치의 스토리지노드/비트라인 콘택용 랜딩 패드 형성방법을 제공하는데 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 반도체장치의 콘택플러그 형성방법은 필드영역과 활성영역이 정의된 반도체 기판상에 게이트절연막, 제 1 도전층, 캡핑용절연막, 보호막을 차례로 형성하는 제 1 단계와, 상기 보호막, 캡핑용절연막, 제 1 도전층을 소정의 형태를 갖도록 차례로 패터닝하여 잔류한 보호막, 캡핑용절연막, 제 1 도전층으로 이루어진 워드라인패턴을 형성하는 제 2 단계와, 상기 워드라인패턴을 이용하여 상기 기판의 상기 활성영역에 불순물 확산영역을 형성하는 제 3 단계와, 상기 워드라인 패턴 측면에 측벽스페이서를 형성하는 제 4 단계와, 상기 워드라인 패턴 사이의 골을 완전히 매립하도록 상기 기판상에 제 2 도전층을 형성하는 제 5 단계와, 상기 보호막 표면이 노출되도록 상기 제 2 도전층에 화학기계적연마를 실시하여 상기 제 2 도전층을 상기 골 사이에만 잔류시키는 제 6 단계와, 잔류한 상기 보호막을 제거하는 제 7 단계와, 잔류한 상기 제 2 도전층을 선택적으로 제거하여 서로 이격된 플러그들을 형성하는 제 8 단계를 포함하여 이루어진다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체장치의 콘택플러그 형성방법을 도시한 공정 단면도
도 2a 내지 도 2f 본 발명에 따른 반도체장치의 콘택플러그 형성방법을 도시한 공정단면도
본 발명은 게이트형성용 도전층상에 캡핑용절연막과 이와 식각선택비가 큰 절연물질로 보호막을 형성한 다음 이러한 층들을 패터닝하여 워드라인을 형성하여 게이트의 캡핑용절연막의 손실을 화학기계적연마로부터 최소화할 수 있으므로 후속공정의 마진을 확보하여 소자의 신뢰성 및 수율을 증가시키고, 보호막을 워드라인 측벽스페이서 형성물질과 동일한 절연체로 형성하여 측벽스페이서 형성용 이방성식각시 절연체의 식각량을 조절하므로서 측벽스페이서의 두께를 제어하므로 소자의 특성을 개선할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2f 본 발명에 따른 반도체장치의 콘택플러그 형성방법을 도시한 공정단면도이다.
도 2a를 참조하면, 활성영역과 필드영역을 정의하는 트렌치형 필드산화막(21)이 형성된 반도체기판인 실리콘기판(20)상에 게이트절연막(22)을 열산화막으로 형성한다.
그리고, 게이트절연막(22)상에 게이트 형성을 위한 도전층(23)으로 도핑된 폴리실리콘층(23)을 화학기상증착으로 증착하여 형성한 다음, 그(23) 위에 게이트 하드마스크(gate hard mask)인 캡핑용절연막 형성용 산화막(24)을 역시 화학기상증착으로 증착하여 형성한다.
그 다음, 캡핑용절연막(24)상에 캡핑용절연막과 식각선택비가 큰 절연체로 보호막(25)을 증착히여 형성한다. 이때, 보호막(25)은 질화막(25)을 화학기상증착으로 증착하여 형성한다.
도 2b를 참조하면, 보호막, 캡핑용절연막, 도전층을 패터닝하여 워드라인 패턴인 게이트라인 패턴을 형성한다. 이때, 워드라인 패턴은 보호막상에 포토레지스트를 도포한 후, 노광 및 현상을 실시하여 포토레지스트패턴을 형성한 후, 포토레지스트패턴을 식각마스크로 이용하는 건식식각 등의 비등방성식각으로 노출된 보호막, 캡핑용절연막, 도전층을 차례로 제거하여 잔류한 보호막(250), 캡핑용절연막(240), 도전층(230)으로 이루어진 워드라인 패턴을 형성한다. 상기에서, 게이트절연막 형성용 열산화막(22)도 제거할 수 있다.
도 2c를 참조하면, 워드라인 패턴을 이온주입마스크로 이용하는 이온주입으로 기판의 활성영역에 소스/드레인의 일부를 구성하는 저농도 불순물 확산영역(26)을 형성한다.
그리고, 워드라인 패턴을 포함하는 게이트절연막(22)상에 측벽스페이서 형성용 절연막(27)을 형성한다. 이때, 절연막(27)은 캡핑용절연막 형성용 절연체와 같은 질화막을 화학기상증착으로 형성한다.
도 2d를 참조하면, 질화막으로 이루어진 절연막에 에치백을 실시하여 잔류한 질화막(270)으로 이루어진 워드라인 측벽스페이서(270)를 형성한다.
그리고, 측벽스페이서(270)와 워드라인 패턴을 이온주입마스크로 이용하는 고농도이온주입으로 게이트(230) 주변 기판의 활성영역에 고농도 불순물 확산영역(28)을 형성하여 엘디디(lightly doped drain) 구조를 갖는 소스/드레인(26,28)을 완성한다. 도면에는 고농도 불순물 확산영역과 저농도 불순물 확산영역을 동시에 일부 중첩되는 형태로 표시하였으며, 이러한 엘디디 구조는 선택 사항이다.
따라서, LDD구조를 갖는 트랜지스터가 형성되고 이를 연결하는 워드라인 패턴이 형성되었다.
도 2e를 참조하면, 비트라인과 연결될 콘택플러그 및 캐패시터 스토리지전극노드와 연결될 플러그를 형성하기 위하여, 워드라인 사이의 골을 충분히 매립하는 두께로 트랜지스터를 포함하는 기판의 도핑된 폴리실리콘층을 CVD법으로 증착하여 형성한다.
그리고, 비트라인 또는 캐패시터의 스토리지전극노드와 연겨뢰는 랜딩 패드용 콘택플러그를 형성하기 위하여 도핑된 폴리실리콘층에 잔류한 하드마스크인 캡핑용절연막(240)상에 잔류한 보호막(251)의 표면이 노출되도록 화학기계적연마를 실시하여 잔류한 폴리실리콘층(29)으로 이루어진 플러그(29)들을 형성한다. 이러한 플러그(29)중 일부는 비트라인과 연결될 콘택 플러그 및 캐패시터 스토리지전극 플러그가 되는 랜딩 패드(landing pad,29)가 된다.
따라서, 이러한 화학기계적연마는 산화막으로 이루어진 캡핑용절연막의 표면상에 위치한 보호막(251)을 식각정지층으로 이용하므로 캡핑용절연막(240)인 산화막 손실을 방지하여 후속공정에서 워드라인과 비트라인간의 절연을 확보한다.
도 2f를 참조하면, 산화막으로 이루어진 잔류한 보호막을 습식식각으로 제거하여 캡핑용절연막(240)의 표면을 노출시켜 잔류한 캡핑용절연막(240), 게이트(230), 측벽 스페이서(270)로 이루어진 워드라인패턴을 완성한다. 따라서, 화학기계적연마시 캡핑용절연막(240)의 손실이 거의 없게 된다.
그리고, 워드라인의 골사이에 잔류하는 폴리실리콘층을 포토리쏘그래피 등의 방법으로 선택적으로 제거하여 서로 격리되고 각각의 셀영역에만 플러그(29)들을 잔류시킨다. 이러한 플러그(29)들은 비트라인과 연결될 콘택 플러그 및 캐패시터 스토리지전극 플러그가 되는 랜딩 패드(landing pad,29)가 된다.
이후, 도시되지는 않았지만, 층간절연층을 기판상에 형성한 후 비트라인 콘택 부위의 플러그 표면을 개방시켜 비트라인을 형성하고, 다시 전면에 절연막을 형성한 다음 스토리지전극노드 콘택플러그 상부 표면을 절연막의 소정 부위를 제거하여 개방시킨 다음 스토리지전극을 포함하는 캐패시터를 형성한다.
따라서, 본 발명은 스토리지전극 노드와 트랜지스터의 불순물 확산영역을 전기적으로 연결하는 폴리실리콘 플러그의 형성을 랜딩 패드를 이용하여 적층 구조로 형성할 때, 게이트형성용 도전층상에 캡핑용절연막과 이와 식각선택비가 큰 절연물질로 보호막을 형성한 다음 이러한 층들을 패터닝하여 워드라인을 형성하여 게이트의 캡핑용절연막의 손실을 화학기계적연마로부터 최소화할 수 있으므로 후속공정의 마진을 확보하여 소자의 신뢰성 및 수율을 증가시키고, 보호막을 워드라인 측벽스페이서 형성물질과 동일한 절연체로 형성하여 측벽스페이서 형성용 이방성식각시 절연체의 식각량을 조절하므로서 측벽스페이서의 두께를 제어하므로 소자의 특성을 개선하는 장점이 있다.
Claims (5)
- 필드영역과 활성영역이 정의된 반도체 기판상에 게이트절연막, 제 1 도전층, 캡핑용절연막, 보호막을 차례로 형성하는 제 1 단계와,상기 보호막, 캡핑용절연막, 제 1 도전층을 소정의 형태를 갖도록 차례로 패터닝하여 잔류한 보호막, 캡핑용절연막, 제 1 도전층으로 이루어진 워드라인패턴을 형성하는 제 2 단계와,상기 워드라인패턴을 이용하여 상기 기판의 상기 활성영역에 불순물 확산영역을 형성하는 제 3 단계와,상기 워드라인 패턴 측면에 측벽스페이서를 형성하는 제 4 단계와,상기 워드라인 패턴 사이의 골을 완전히 매립하도록 상기 기판상에 제 2 도전층을 형성하는 제 5 단계와,상기 보호막 표면이 노출되도록 상기 제 2 도전층에 화학기계적연마를 실시하여 상기 제 2 도전층을 상기 골 사이에만 잔류시키는 제 6 단계와,잔류한 상기 보호막을 제거하는 제 7 단계와,잔류한 상기 제 2 도전층을 선택적으로 제거하여 서로 이격된 플러그들을 형성하는 제 8 단계로 이루어진 반도체장치의 콘택플러그 형성방법.
- 청구항 1에 있어서,상기 보호막과 상기 캡절연막은 식각선택비가 큰 절연물질로 형성하는 것이 특징인반도체장치의 콘택플러그 형성방법.
- 청구항 1에 있어서,상기 보호막은 상기 측벽스페이서 형성물질과 동일한 물질로 형성하는 것이 특징인 반도체장치의 콘택플러그 형성방법.
- 청구항 1에 있어서,상기 보호막은 습식식각으로 제거하는 것이 특징인 반도체장치의 콘택플러그 형성방법.
- 청구항 1에 있어서,상기 제 1 도전층과 상기 제 2 도전층은 도핑된 폴리실리콘으로 형성하는 것이 특징인 반도체장치의 콘택플러그 형성방법.
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| KR1020000056610A KR20020024840A (ko) | 2000-09-27 | 2000-09-27 | 반도체장치의 콘택플러그 형성방법 |
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ID=19690613
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030093820A (ko) * | 2002-06-05 | 2003-12-11 | 삼성전자주식회사 | Ｄｒａｍ의 셀패드 형성방법 |
| KR200449461Y1 (ko) * | 2010-04-12 | 2010-07-12 | 신수진 | 승마용 방한 치마 |
-
2000
- 2000-09-27 KR KR1020000056610A patent/KR20020024840A/ko not_active Application Discontinuation
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