KR100307296B1 - 반도체장치의 콘택 형성방법 - Google Patents

반도체장치의 콘택 형성방법 Download PDF

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Abstract

본 발명은 반도체장치의 콘택 형성방법에 관한 것으로서, 특히, 적층 구조의 절연막을 형성하고 절연막의 소정부위를 제거하여 선택적 에피층성장법(selective epitaxial growth)으로 소자가 형성되는 활성영역을 형성하므로서 별도의 트렌치형 필드산화막 형성공정없이 소자격리를 이루어 공정을 단순화하고, 불순물 확산영역의 증가로 쉬트(sheet)저항을 감소시키며, 플러그와 활성영역의 계면이 증가하여 콘택저항을 감소시키고, 또한, 에피층에 소자를 형성하므로 소자신뢰성을 향상시키는 반도체장치의 무경계 콘택(borderless contact) 형성방법에 관한 것이다. 본 발명에 따른 반도체장치의 콘택 형성방법은 반도체 기판위에 제 1 절연막과 식각정지막을 차례로 형성하는 단계와, 식각정지막과 제 1 절연막의 소정 부위를 제거하여 기판의 소정 부위 표면을 노출시키는 윈도우를 형성하는 단계와, 노출된 기판 표면에 잔류한 식각정지막 보다 높게 활성층을 형성하는 단계와, 활성층에 게이트절연막, 게이트, 그리고 불순물 확산영역를 포함하여 이루어진 트랜지스터를 형성하는 단계와, 트랜지스터를 포함하는 기판의 상부 전면에 제 2 절연막을 형성하는 단계와, 제 2 절연막의 소정 부위를 제거하여 불순물 확산영역 일부 표면과 식각정지막의 일부 표면을 동시에 노출시키는 콘택홀을 형성하는 단계와, 콘택홀을 충전하는 도전성 물질로 이루어진 플러그를 형성하는 단계를 포함하여 이루어진다.

Description

반도체장치의 콘택 형성방법{A method of forming contact in semiconductor device}
본 발명은 반도체장치의 콘택 형성방법에 관한 것으로서, 특히, 적층 구조의 절연막을 형성하고 절연막의 소정부위를 제거하여 선택적 에피층성장법(selective epitaxial growth)으로 소자가 형성되는 활성영역을 형성하므로서 별도의 트렌치형 필드산화막 형성공정없이 소자격리를 이루어 공정을 단순화하고, 불순물 확산영역의 증가로 쉬트(sheet)저항을 감소시키며, 플러그와 활성영역의 계면이 증가하여 콘택저항을 감소시키고, 또한, 에피층에 소자를 형성하므로 소자신뢰성을 향상시키는 반도체장치의 무경계 콘택(borderless contact) 형성방법에 관한 것이다.
일반적인 트렌치 격리방법에 있어서, 트렌치는 상호 격리될 필요가 있는 활성영역사이에 전기적 절연을 위한 산화막 등으로 채워져서 형성된다. 이후, 트랜지스터 등을 포함하는 소자들이 소정의 활성영역 또는 트렌치 상부에 걸쳐서 형성된다.
트렌치 격리방법에 있어서의 문제점은 트렌치 영역위에 보더리스 콘택을 형성하는 것이다. 이때, 보더리스 콘택(borderless contact)이란 반도체기판 위에 형성된 활성영역과 격리영역에 걸쳐서 형성되는 콘택을 말한다. 이러한 문제점은 층간절연층을 식각하여 콘택홀을 형성할 때 트렌치 격리영역이 손상되지 않도록 유지하기 곤란한데 있다.
일반적인 콘택홀 형성시, 활성영역 상에 형성되는 콘택홀의 싸이즈가 게이트와 필드산화막 사이의 활성영역상에 충분히 위치할 수 있는 공간에 적합하면 다이렉트 콘택을 형성하므로서, 필드산화막의 손실을 전혀 고려할 필요가 없다. 따라서 콘택홀은 필드산화막과 오버랩(overlap)되는 부위가 전혀 없이 단지 활성영역상에만 위치하게 된다. 실제로, 활성영역이 실리콘 졍션이거나 Co, Ti 등의 살리사이드일 경우에도 활성영역과 필드산화막의 경계부가 콘택홀 형성을 위한 식각시 식각제로 부터 공격을 받지 않으므로 필드산화막의 손실이 없으며 활성영역과 필드영역의 경계부위에서도 누설전류가 발생하지 않게 된다.
그러나, 보더리스 콘택 형성공정에서, 콘택홀의 싸이즈와 비교하여 필드영역과 게이트 라인 사이의 활성영역의 크기가 상대적으로 작은 경우와 콘택홀이 필드산화막과 활성영역에 걸쳐서 형성된 경우에는 층간절연층 식각시 오버랩되는 필드산화막의 손실이 과도식각때문에 발생하게 된다. 이러한 경우, 셀의 격리 문제 뿐만 아니라 과도식각된 부위에서 노출된 기판의 실리콘이 식각시 플라즈마로 부터 손상을입게 되어 누설전류가 발생된다. 따라서, 필드산화막을 보호할 수 있는 질화막을 게이트라인 형성 후 또는 활성영역 위에 살리사이드를 형성한 후 필드산화막 위에 증착하게 된다.
일반적인 콘택 형성시에는 콘택홀 식각 후 별도의 식각방지층(stopping layer)이 없으므로 별 문제가 없으나, 보더리스 콘택 형성시에는 층간절연층을 식각한 후에 별도의 질화막 식각공정이 필요하게 된다. 이때, 질화막 식각에 대하여 실리콘 및 살리사이드와의 높은 식각선택비가 요구된다.
도 1은 종래 기술-1에 따라 형성된 반도체장치의 콘택부를 도시하는 단면도이다.
도 1을 참조하면, 반도체기판(10)인 실리콘기판(10)의 소정 부분을 포토리쏘그래피로 식각하여 활성영역과 필드영역을 한정하는 트렌치를 형성한 후, 트렌치를 매립하는 산화막(11)을 형성한다. 이때, 트렌치를 매립하는 방법은 트렌치를 포함하는 실리콘기판(10)의 전면에 산화막을 증착하여 형성한 후 에치백하여 형성한다. 이와 같이 형성된 매립산화막(11)의 상부 가징자리 부위는 물리적 특성상 약간 과도식각되어 얕은 홈을 형성하게 된다.
그 다음 노출된 기판(10)의 전면에 게이트산화막(12)을 형성한 후, 그 위에 게이트 형성용으로 불순물이 도핑된 폴리실리콘층(13)을 증착하여 형성한 다음 그(13) 위에 캡핑용 절연막(100)으로 질화막(100)을 증착하여 형성한다.
그리고, 질화막(100)/폴리실리콘층(13)/게이트산화막(12)을 차례로 패터닝하여 게이트패턴(100,13,12)을 형성한 다음, 전면에 산화막을 증착한 후 에치백하여 게이트패턴(100,13,12)의 측면에 잔류한 산화막으로 이루어진 측벽 스페이서(14)를 형성한다. 도시되지는 않았지만, 게이트패턴 형성 후 전면에 저농도 이온주입을 실시하여 게이트(13) 모서리 하단에 위치하는 기판(10) 부위에 엘디디(lightly doped drain)영역을 위한 저농도 불순물 매몰층을 형성한다.
측벽 스페이서(14) 형성후, 트랜지스터의 소스/드레인 형성용 이온주입을 고농도로 실시하여 소스/드레인영역(15)을 형성한다. 이때, 노출된 소스/드레인영역(15) 위에 전기적 저항을 감소시키기 위한 살리사이드층을 형성할 수 있다.
따라서, 트랜지스터의 제조가 완료된다.
그리고, 살리사이드층(도시안함), 트랜지스터, 필드산화막(11)을 포함하는 기판(10)의 전면에 질화막(16)을 증착하여 형성한다. 질화막(16)은 보더리스 콘택 형성을 위한 식각공정시 산화막, 실리콘 그리고 살리사이드와의 식각선택비가 높은 물질로서 이후 콘택홀 형성공정을 두 단계로 나누어 실시하게 하는 배리어층(16)으로서의 역할을 수행하게 한다.
그다음, 질화막(16)의 전면에 소자의 보호 및 평탄화를 위한 층간절연막(17)으로 산화막(17)을 두껍게 형성한 다음, 층간절연막(17) 위에 포토레지스트를 도포한 후 보더리스 콘택 부위를 한정하는 마스크를 이용한 노광 및 현상을 실시하여 보더리스 콘택 상부의 층간절연막 표면을 노출시키는 포토레지스트패턴(도시안함)을 형성한다.
포토레지스트패턴을 식각마스크로 이용한 일차 건식식각을 노출된 층간절연막에 실시하여 포토레지스트패턴으로 부터 보호되지 아니하는 부위의 층간절연막을 제거하여 질화막(16)의 일부 표면을 노출시킨다. 이때, 식각제로는 C2F6를 사용한다.
그 다음, 포토레지스트패턴을 제거한다.
계속하여 노출된 질화막(16)에 이차 건식식각을 실시하여 불순물 확산영역(15)-또는 살리사이드층-의 일부 표면과 트렌치에 형성된 필드산화막(11)의 일부 표면을 노출시키는 콘택홀을 형성한다. 이때, 이차 식각은 C2F6와 O2를 사용한다. 따라서, 이와 같이 형성된 콘택홀을 보더리스 콘택홀이라 하는데, 이는 콘택홀이 필드산화막(11) 일부와 불순물 확산영역(15)의 일부에 걸쳐서 형성되었기 때문이다.
그러나, 상술한 종래 기술에 따른 반도체장치의 콘택 형성방법은 질화막 식각시 노출되는 필드산화막의 손실이 발생하게 되고, 이러한 경우, 셀의 격리 문제 뿐만 아니라 과도식각된 부위에서 노출된 기판의 실리콘이 식각시 플라즈마로 부터 손상을 입게 되어 누설전류가 발생되는 문제점이 있다.
또한, 질화막의 증착 온도가 700-800℃에 달하므로 소스/드레인의 디액티베이션(deactivation)을 야기시킬 수 있는 문제점이 있다.
도 2는 종래 기술-2에 따라 형성된 반도체장치의 콘택부를 도시하는 단면도이다.
도 2를 참조하면, 반도체기판인 실리콘 기판(20)의 소정부위에 트렌치형 필드산화막(21)을 형성하고 게이트절연막(22), 게이트(23), 캡절연막(200), 측벽 스페이서(24), 그리고 불순물 확산영역(25)을 형성하는 공정은 종래 기술-1과 거의 동일하다.
그러나, 질화막으로 배리어층을 형성하는 공정을 생략하고 바로 층간절연층(26)을 산화막 등으로 형성한 다음 무경계 콘택을 형성하기 위한 콘택홀을 형성한다. 콘택홀 형성용 식각에 대한 배리어층이 존재하지 않으므로 필드산화막(21)의 일부가 손실된다. 손실된 필드산화막 때문에 졍션의 누설전류가 증가하게 되므로, 이를 방지하기 위하여 콘택홀을 통하여 노출된 불순물 확산영역(25)과 필드산화막(21) 부위에 추가 이온주입으로 깊은 졍션(27)을 형성하게 된다.
그러나, 별도의 졍션(27) 형성은 누설전류는 감소시키지만 소자절연특성은 감소시키는 문제점이 있다.
따라서, 본 발명의 목적은 적층 구조의 절연막을 형성하고 절연막의 소정부위를 제거하여 선택적 에피층성장법(selective epitaxial growth)으로 소자가 형성되는 활성영역을 형성하므로서 별도의 트렌치형 필드산화막 형성공정없이 소자격리를 이루어 공정을 단순화하고, 불순물 확산영역의 증가로 쉬트(sheet)저항을 감소시키며, 플러그와 활성영역의 계면이 증가하여 콘택저항을 감소시키고, 또한, 에피층에 소자를 형성하므로 소자신뢰성을 향상시키는 반도체장치의 무경계 콘택(borderless contact) 형성방법을 제공하는데 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 반도체장치의 콘택 형성방법은 반도체 기판위에 제 1 절연막과 식각정지막을 차례로 형성하는 단계와, 식각정지막과 제 1 절연막의 소정 부위를 제거하여 기판의 소정 부위 표면을 노출시키는 윈도우를 형성하는 단계와, 노출된 기판 표면에 잔류한 식각정지막 보다 높게 활성층을 형성하는 단계와, 활성층에 게이트절연막, 게이트, 그리고 불순물 확산영역를 포함하여 이루어진 트랜지스터를 형성하는 단계와, 트랜지스터를 포함하는 기판의 상부 전면에 제 2 절연막을 형성하는 단계와, 제 2 절연막의 소정 부위를 제거하여 불순물 확산영역 일부 표면과 식각정지막의 일부 표면을 동시에 노출시키는 콘택홀을 형성하는 단계와, 콘택홀을 충전하는 도전성 물질로 이루어진 플러그를 형성하는 단계를 포함하여 이루어진다.
도 1은 종래 기술-1에 따라 형성된 반도체장치의 콘택부를 도시하는 단면도
도 2는 종래 기술-2에 따라 형성된 반도체장치의 콘택부를 도시하는 단면도
도 3a 내지 도 3d는 본 발명에 따른 반도체장치의 콘택 형성방법을 도시하는 공정단면도
본 발명은 두 개의 절연층으로 이루어진 필드영역과 선택적 에피층 활성영역의 구조에 소자를 형성하므로서 콘택 부위 형성시 추가 마스크공정없이 필드영역의 상부 절연층이 식각정지층으로 작용하고, 평탄화공정이 필요한 트렌치 필드영역(shallow trench isolation) 대신 상기와 같은 구조의 필드영역을 형성하므로 공정이 단순해지고, 소스/드레인용 불순물 확산영역이 확대되므로 쉬트저항을 감소시키고, 에피층에 소자를 형성하므로 소자 신뢰성을 향상시키며, 콘택 플러그와 불순물 확산영역의 접촉부위가 증가하여 콘택저항을 감소시킨다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 3a 내지 도 3d는 본 발명에 따른 반도체장치의 콘택 형성방법을 도시하는 공정단면도이다.
도 3a를 참조하면, 반도체기판인 실리콘기판(30) 위에 산화막(31)을 소정의 두께로 증착하여 형성한다. 이때, 산화막(31)은 반도체장치의 필드영역이 될 부위이다.
그리고, 산화막(31) 상에 질화막(32)을 화학기상증착법으로 증착하여 형성한다. 이때, 질화막(32)은 콘택부를 형성하기 위한 콘택홀 식각시 식각정지층(32)으로 이용하기 위하여 형성하며, 산화막(31)과 질화막(32)의 형성 두께는 각각 2500-4500Å과 200-1000Å으로 한다.
도 3b를 참조하면, 질화막(32) 위에 포토레지스트를 도포한 후 소자의 활성영역을 정의하는 마스크를 이용한 노광 및 현상을 실시하여 활성영역의 질화막 표면을 노출시키는 포토레지스트패턴(도시안함)을 형성한다.
그리고, 포토레지스트패턴으로 보호되지 않는 부위의 질화막과 그 하부의 산화막을 차례로 제거하여 실리콘기판(30)의 표면을 노출시키는 윈도우(window)를 형성한다. 이때, 잔류한 질화막(320)은 이후 콘택홀 형성용 식각시 식각정지층(320)으로 이용되고, 잔류한 산화막(310)은 필드영역이되어 필드산화막(310)이 된다. 따라서, 트렌치 형태의 필드산화막 형성공정에서 트렌치를 형성하고 트렌치를 산화막으로 매립한 후 에치백공정으로 평탄화를 실시하여야 하는 등의 공정이 필요없어 본 실시예에서 형성되는 필드산화막(310)의 형성공정은 단순하다.
포토레지스트패턴을 제거한 후, 윈도우를 통하여 노출된 실리콘기판(30)의 표면에 선택적 에피층 성장법(selective epitaxial growth)으로 에피층(33)을 성장시켜 활성영역을 형성한다.이때, 에피층(33)의 성장 두께는 에피층(33)의 모서리 부위가 필드영역(310)의 상부 표면과 만날 정도의 높이로 한다. 따라서, 활성영역인 에피층(33)의 전체적인 높이는 필드영역(310)의 높이 보다 높게 형성된다.
도 3c를 참조하면, 노출된 활성영역(33)의 표면에 일반적인 트랜지스터 소자 제조공정을 실시하여 게이트절연막(34), 게이트(35), 캡절연막(300), 측벽 스페이서(36), 불순물 확산영역(37)으로 이루어진 모스 트랜지스터를 형성한다. 따라서, 소자의 소스/드레인(37)이 되는 불순물 확산영역의 크기가 종래 기판에 매몰된 형태에서 기판 표면으로 돌출된 형태가 되어 전체적으로 증가하여 쉬트(sheet)저항을 감소시킨다. 또한, 에피층(33)에 소자를 형성하므로 소자특성이 향상되어 신뢰성을 증가시킨다.
이때, 불순물 확산영역(37)의 표면에는 콘택 저항을 개선하기 위하여 실리사이드층을 형성할 수 있다.
그리고, 모스 소자를 포함하는 기판의 전면에 산화막을 증착하여 층간절연층(38)을 형성한다. 이때, 층간절연층(38)은 흐름성이 좋은 산화막으로 형성하거나 화학기상증착법으로 산화막을 증착한 후 평탄화공정을 실시하여 형성한다.
도 3d를 참조하면, 층간절연층 위에 포토레지스트를 도포한 후 보더리스 콘택(borderless contact) 부위를 한정하는 마스크를 이용한 노광 및 현상을 실시하여 보더리스 콘택 상부의 층간절연층 표면을 노출시키는 포토레지스트패턴(도시안함)을 형성한다.
그리고, 포토레지스트패턴을 식각마스크로 이용한 건식식각을 노출된 층간절연층에 실시하여 포토레지스트패턴으로 부터 보호되지 아니하는 부위의 층간절연층을 제거하여 활성영역과 필드영역의 경계부에 걸쳐서 형성되어 불순물 확산영역(37)의 일부와 필드산화막(310) 상부에 위치한 질화막(320)의 일부 표면을 노출시키는 콘택홀을 형성한다. 이때, 질화막(320)은 콘택홀 식각시 식각정지막으로 역할을 하며, 따라서, 필드산화막(310)이 손실되지 않고 보호된다. 그리고, 노출된 불순물 확산영역(37) 표면이 경사지게 형성되었으므로 이후 형성되는 플러그와의 접촉 계면의 면적이 증가하여 콘택 저항을 감소시킬 수 있다.
포토레지스트패턴을 제거한 다음, 이후, 도시되지는 않았으나, 텅스텐 등의 도전체로 콘택홀을 충전하는 플러그를 형성한 다음, 플러그 표면 및 층간절연층 위에 층간 배선층을 형성한 다음 패터닝하여 소자들을 전기적으로 연결하는 층간배선을 형성한다.
따라서, 본 발명은 별도의 트렌치형 필드산화막 형성공정없이 소자격리를 이루어 공정을 단순화하고, 불순물 확산영역의 증가로 쉬트(sheet)저항을 감소시키며, 플러그와 활성영역의 계면이 증가하여 콘택저항을 감소시키고, 또한, 에피층에 소자를 형성하므로 소자신뢰성을 향상시키는 장점이 있다.

Claims (5)

  1. 반도체 기판위에 제 1 절연막과 식각정지막을 차례로 형성하는 단계와,
    상기 식각정지막과 상기 제 1 절연막의 소정 부위를 제거하여 상기 기판의 소정 부위 표면을 노출시키는 윈도우를 형성하는 단계와,
    상기 노출된 기판 표면에 상기 잔류한 식각정지막 보다 높게 활성층을 형성하는 단계와,
    상기 활성층에 게이트절연막, 게이트, 그리고 불순물 확산영역를 포함하여 이루어진 트랜지스터를 형성하는 단계와,
    상기 트랜지스터를 포함하는 상기 기판의 상부 전면에 제 2 절연막을 형성하는 단계와,
    상기 제 2 절연막의 소정 부위를 제거하여 상기 불순물 확산영역 일부 표면과 상기 식각정지막의 일부 표면을 동시에 노출시키는 콘택홀을 형성하는 단계와,
    상기 콘택홀을 충전하는 도전성 물질로 이루어진 플러그를 형성하는 단계로 이루어진 반도체장치의 콘택 형성방법.
  2. 청구항 1에 있어서, 상기 제 1 절연막은 상기 식각정지막 및 상기 활성층과 다른 식각률을 갖는 물질로 형성하는 것이 특징인 반도체장치의 콘택 형성방법.
  3. 청구항 1에 있어서, 상기 트랜지스터는 상기 게이트의 측면에 절연물질로 이루어진측벽 스페이서를 더 포함하여 이루어진 것이 특징인 반도체장치의 콘택 형성방법.
  4. 청구항 1에 있어서, 상기 활성층은 선택적 에피택샬층 성장법으로 형성하는 것이 특징인 반도체장치의 콘택 형성방법.
  5. 청구항 1에 있어서, 상기 잔류한 제 1 절연막은 필드산화막이며 2500-4500Å의 두께로 형성하고 상기 식각정지막은 질화막으로 200-1000Å의 두께로 형성하는 것이 특징인 반도체장치의 콘택 형성방법.
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* Cited by examiner, † Cited by third party
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JPH09134955A (ja) * 1995-11-09 1997-05-20 Mitsubishi Electric Corp 半導体装置の製造方法及び半導体装置
KR970030278A (ko) * 1995-11-02 1997-06-26 김주용 저압화학기상증착법에 의한 에피택셜 실로콘층 형성방법

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