KR100333353B1 - 반도체장치의 콘택홀 및 그 형성방법 - Google Patents

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Abstract

본 발명은 반도체장치의 콘택홀 및 그 형성방법에 관한 것으로서, 특히, 반도체장치 제조공정중 감소된 디자인 룰과 증가된 소자의 집적도에 기인한 활성영역위에 형성되는 콘택홀 형성시 필드영역을 보호하기 위하여 하부식각정지층/층간절연층/상부식각정지층/층간절연층의 적층구조를 기판상에 형성하고 다단계식각으로 콘택홀을 형성하므로서 활성영역과 접촉하는 식각정지층의 두께를 감소시켜 필드영역을 보호함과 동시에 핫-캐리어 효과(hot carrier effect)에 기인한 소자열화를 방지하도록 한 반도체장치의 무경계 콘택홀 및 그 형성방법에 관한 것이다. 본 발명에 따른 반도체장치의 콘택홀은 반도체 기판의 소정 부위에 위치한 반도체기판의 소자활성영역과 소자격리영역을 정의하는 트렌치형 소자격리막과, 상기 활성영역의 기판상에 형성된 게이트절연막, 게이트, 측벽 스페이서로 이루어진 게이트패턴과, 상기 게이트패턴 측면 하단의 기판에 형성된 한 쌍의 불순물 확산영역과, 상기 소자격리막, 게이트패턴, 불순물 확산영역을 포함하는 기판 상부에 차례로 적층된 제 1 식각정지막, 제 1 절연층, 제 2 식각정지막, 제 2 층간절연층과, 상기 제 2 층간절연층, 제 2 식각정지막, 제 1 절연층 및 제 1 식각정지막의 소정 부위가 제거되어 불순물 확산영역 표면 일부와 소자격리막의 표면 일부를 동시에 노출시키는 개구부를 포함하여 이루어진다. 또한, 본 발명에 따른 반도체장치의 콘택홀 형성방법은 소자격리영역과 소자활성영역이 정의된 반도체 기판의 소자격리영역을 제거하여 트렌치와 트렌치를 매립하는 소자격리막을 형성하는 단계와, 상기 소자격리막을 포함하는반도체기판의 전면에 소자격리막과 식각선택비가 큰 절연체로 제 1 식각정지막, 제 1 층간절연층, 제 2 식각정지막, 제 2 층간절연층을 적층하는 단계와, 상기 제 2 층간절연층, 제 2 식각정지막, 제 1 층간절연층, 제 1 식각정지막의 소정 부위를 차례로 제거하여 소자활성영역의 기판 표면 일부와 소자격리막의 표면 일부를 동시에 노출시키는 개구부를 형성하는 단계를 포함하여 이루어진다.

Description

반도체장치의 콘택홀 및 그 형성방법{Contact hole and fabricating method thereof}
본 발명은 반도체장치의 콘택홀 및 그 형성방법에 관한 것으로서, 특히, 반도체장치 제조공정중 감소된 디자인 룰과 증가된 소자의 집적도에 기인한 활성영역위에 형성되는 콘택홀 형성시 필드영역을 보호하기 위하여 하부식각정지층/층간절연층/상부식각정지층/층간절연층의 적층구조를 기판상에 형성하고 다단계식각으로 콘택홀을 형성하므로서 활성영역과 접촉하는 식각정지층의 두께를 감소시켜 필드영역을 보호함과 동시에 핫-캐리어 효과(hot carrier effect)에 기인한 소자열화를 방지하도록 한 반도체장치의 무경계 콘택홀 및 그 형성방법에 관한 것이다.
일반적인 PGI(profiled groove isolation) 또는 STI(shallow trench isolation) 등의 트렌치형 소자격리방법에 있어서, 트렌치 내지는 그루브(groove)는 상호 격리될 필요가 있는 활성영역 사이에 전기적 절연을 위한 산화막 등으로 채워져서 형성된다. 이후, 트랜지스터 등을 포함하는 소자들이 소정의 활성영역 또는 트렌치 상부에 걸쳐서 형성된다.
이러한 소자격리방법에 있어서의 문제점은 트렌치 영역위에 보더리스 콘택을 형성하는 것이다. 이때, 보더리스 콘택(borderless contact)이란 반도체기판 위에 형성된 활성영역과 격리영역에 걸쳐서 형성되는 콘택을 말한다. 이러한 문제점은 층간절연층을 식각하여 콘택홀을 형성할 때 트렌치 격리영역의 소자격리막이 손상되지 않도록 유지하기 곤란한데 있다.
일반적인 콘택홀 형성시, 활성영역 상에 형성되는 콘택홀의 싸이즈가 게이트와 필드산화막 사이의 활성영역상에 충분히 위치할 수 있는 공간에 적합하면 다이렉트 콘택(direct contact)을 형성하므로서, 필드산화막의 손실을 전혀 고려할 필요가 없다. 따라서 콘택홀은 필드산화막과 오버랩(overlap)되는 부위가 전혀 없이 단지 활성영역상에만 위치하게 된다. 실제로, 활성영역이 실리콘 졍션이거나 Co, Ti 등의 살리사이드일 경우에도 활성영역과 필드산화막의 경계부가 콘택홀 형성을 위한 식각시 식각제로 부터 공격을 받지 않으므로 필드산화막의 손실이 없으며 활성영역과 필드영역의 경계부위에서도 누설전류가 발생하지 않게 된다.
그러나, 보더리스 콘택 형성공정에서, 콘택홀의 싸이즈와 비교하여 필드영역과 게이트 라인 사이의 활성영역의 크기가 상대적으로 작은 경우와 콘택홀이 소자격리막인 필드산화막과 활성영역에 걸쳐서 형성된 경우에는 층간절연층 식각시 오버랩되는 필드산화막의 손실이 과도식각때문에 발생하게 된다. 이러한 경우, 셀의 격리 문제 뿐만 아니라 과도식각된 부위에서 노출된 기판의 실리콘이 식각시 플라즈마로 부터 손상을 입게 되어 누설전류가 발생된다. 따라서, 필드산화막을 보호할 수 있는 질화막을, 게이트라인 형성 후 또는 활성영역 위에 살리사이드를 형성한 후, 필드산화막 위에 증착하게 된다.
일반적인 콘택 형성시에는 콘택홀 식각 후 별도의 식각방지층(stopping layer)이 없으므로 별 문제가 없으나, 보더리스 콘택 형성시에는 층간절연층을 식각한 후에 별도의 질화막 식각공정이 필요하게 된다. 이때, 질화막 식각에 대하여 실리콘 및 살리사이드와의 높은 식각선택비가 요구된다.
현재 반도체장치 제조에 적용되는 보더리스 콘택홀 형성공정에서, 실리콘 산화막의 식각정지층으로 층간절연층(interlayer dielectric) 하부에 실리콘 질화막을 소정의 두께로 형성한다.
그러나, 핫-캐리어 효과의 열화방지 측면에서 질화막의 증착 두께가 가능한 얇게 형성되어야 하지만, 질화막과 산화막의 식각선택비를 확보하기 위하여 실리콘 질화막을 얇게 형성하는데 한계가 있다.
즉, 보더리스 콘택을 위한 실리콘산화막의 식각정지층으로 질화막을 두껍게 형성하는 것이 식각정지층으로서의 역할을 충분히 확보하는데 유리하지만, 소스/드레인의 불순물 확산층 또는 실리사이드층과 직접 접촉하는 질화막의 두께가 두꺼워지면 핫-캐리어 특성이 열화된다.
도 1a 내지 도 1b는 종래 기술에 따른 반도체장치의 보더리스 콘택홀 형성방법을 도시하는 공정단면도이다.
도 1a를 참조하면, 반도체기판(10)인 실리콘기판(10)의 소정 부분을 포토리쏘그래피로 식각하여 활성영역과 필드영역을 한정하는 트렌치 내지는 그루브(이하 트렌치라 칭함)를 형성한 후, 트렌치를 산화막으로 매립하여 필드산화막(11)을 형성한다. 이때, 트렌치를 매립하는 방법은 트렌치를 포함하는 실리콘기판(10)의 전면에 산화막을 증착하여 형성한 후 에치백하여 형성하거나, 별도의 보호막을 질화막 등으로 형성한 다음 산화막을 증착한 후 화학기계적연마로 평탄화시켜 형성한 다음 보호막을 제거하여 형성한다.
그 다음 노출된 기판(10)의 전면에 게이트산화막(12)을 형성한 후, 그 위에 게이트 형성용으로 불순물이 도핑된 폴리실리콘층(13)을 증착하여 형성한다.
그리고, 폴리실리콘층/게이트산화막을 차례로 패터닝하여 게이트패턴을 형성한 다음, 전면에 산화막을 증착한 후 에치백하여 게이트패턴의 측면에 잔류한 산화막으로 이루어진 측벽 스페이서(14)를 형성한다. 도시되지는 않았지만, 게이트패턴 형성 후 전면에 저농도 이온주입을 실시하여 게이트 모서리 하단에 위치하는 기판(10) 부위에 엘디디(lightly doped drain)영역을 위한 저농도 불순물 매몰층을 형성한다.
측벽 스페이서 형성후, 트랜지스터의 소스/드레인 형성용 이온주입을 고농도로 실시하여 소스/드레인영역(15)을 형성한 다음, 노출된 소스/드레인영역 위에 전기적 저항을 감소시키기 위한 살리사이드층(16)을 형성한다.
따라서, 트랜지스터의 제조가 완료된다.
이어서, 살리사이드층(15), 트랜지스터, 매립산화막인 필드산화막(11)을 포함하는 기판(10)의 전면에 질화막(17)을 증착하여 형성한다. 이때, 질화막(17)은 보더리스 콘택 형성을 위한 콘택홀 식각공정시 산화막, 실리콘 그리고 살리사이드와의 식각선택비가 높은 물질로서 이후 콘택홀 형성공정을 두 단계로 나누어 실시하게 하는 식각방지층으로서의 역할을 수행하게 한다.
그러나, 산화막과 질화막의 최소한의 식각선태비를 확보하기 위하여 질화막(17)의 형성두께는 소정 두께 이상으로 형성되어야 한다. 따라서, 질화막의 두께가 두꺼울수록 핫-캐리어효과를 열화시킨다.
그 다음, 질화막(17)의 전면에 층간절연층(18)으로 BPSG 산화막(18)을 두껍게 형성한다. 필요한 경우 단차를 해소하기 위하여 층간절연층(18)을 평탄화시킨다.
그리고, 층간절연층(18) 위에 포토레지스트를 도포한 후 보더리스 콘택 부위를 한정하는 마스크를 이용한 노광 및 현상을 실시하여 보더리스 콘택 상부의 층간절연막(18) 표면을 노출시키는 포토레지스트패턴(19)을 형성한다.
그리고, 포토레지스트패턴(19)을 식각마스크로 이용한 일차 건식식각을 노출된 층간절연막에 실시하여 포토레지스트패턴(19)으로 부터 보호되지 아니하는 부위의 층간절연층(18)을 제거하여 식각방지층인 질화막(17)의 일부 표면을 노출시키는 콘택홀(C10)을 형성한다. 이때, 식각제로는 C2F6를 사용한다.
도 1b를 참조하면, 계속하여 노출된 질화막에 이차 건식식각을 실시하여 살리사이드층(16) 또는 기판(10)의 활성영역 일부 표면과 트렌치에 형성된 필드산화막(11)의 일부 표면을 노출시키는 최종 콘택홀(C11)을 형성한다. 이때, 이차 식각은 C2F6와 O2를 사용한다. 이와 같이 형성된 콘택홀(C11)을 보더리스 콘택홀이라 하는데, 이는 콘택홀이 필드산화막(11) 일부와 기판 활성영역 또는 살리사이드층(16)의 일부에 걸쳐서 형성되었기 때문이다.
그리고, 도시되지는 않았지만, 포토레지스트패턴을 제거하여 층간절연막(18)의 표면을 노출시킨다.
따라서, 최종적으로 완성된 무경계 콘택홀(C11)에 의하여 노출된 저면은 실리사이드층(16) 또는 기판의 활성영역 일부와 필드산화막(11)의 일부로 이루어지며, 질화막(17) 제거시 발생한 필드산화막(11)의 손실부위는 졍션누설전류의 원인이 된다.
따라서, 상술한 종래 기술에 따른 반도체장치의 콘택홀 형성방법은 산화막으로 이루어진 소자격리막에 대한 식각정지층으로 사용되는 질화막의 형성 두께가 산화막과 질화막의 식각선택비를 확보하기 위하여 소정 두께 이상이어야 하므로 질화막의 두께에 따른 핫-캐리어효과로 소자특성의 열화를 가져오는 문제점이 있다.
상기한 핫-캐리어 효과에 의한 소자특성의 열화는 불순물 확산층 또는 실리사이드층과 직접 접촉하는 질화막의 두께가 두거울수록 심각해지는데, 최소한의 식각선택비를 확보하기 위하여 실리콘질화막의 두께를 줄이는데 한계가 있다.
따라서, 본 발명의 목적은 반도체장치 제조공정중 감소된 디자인 룰과 증가된 소자의 집적도에 기인한 활성영역위에 형성되는 콘택홀 형성시 필드영역을 보호하기 위하여 하부식각정지층/층간절연층/상부식각정지층/층간절연층의 적층구조를 기판상에 형성하고 다단계식각으로 콘택홀을 형성하므로서 활성영역과 접촉하는 식각정지층의 두께를 감소시켜 필드영역을 보호함과 동시에 핫-캐리어 효과(hot carrier effect)에 기인한 소자열화를 방지하도록 한 반도체장치의 무경계 콘택홀 및 그 형성방법을 제공하는데 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 반도체장치의 콘택홀은 반도체 기판의 소정 부위에 우치한 상기 반도체기판의 소자활성영역과 소자격리영역을 정의하는 트렌치형 소자격리막과, 상기 활성영역의 상기 기판상에 형성된 게이트절연막, 게이트, 측벽 스페이서로 이루어진 게이트패턴과, 상기 게이트패턴 측면 하단의 상기 기판에 형성된 한 쌍의 불순물 확산영역과, 상기 소자격리막, 상기 게이트패턴, 상기 불순물 확산영역을 포함하는 상기 기판 상부에 차례로 적층된 제 1 식각정지막, 제 1 절연층, 제 2 식각정지막, 제 2 층간절연층과, 상기 제 2 층간절연층, 제 2 식각정지막, 제 1 절연층 및 제 1 식각정지막의 소정 부위가 제거되어 상기 불순물 확산영역 표면 일부와 상기 소자격리막의 표면 일부를 동시에 노출시키는 개구부를 포함하여 이루어진다.
상기 목적들을 달성하기 위한 본 발명에 따른 반도체장치의 콘택홀 형성방법은 소자격리영역과 소자활성영역이 정의된 반도체 기판의 상기 소자격리영역을 제거하여 트렌치와 상기 트렌치를 매립하는 소자격리막을 형성하는 단계와, 상기 소자격리막을 포함하는 상기 반도체기판의 전면에 상기 소자격리막과 식각선택비가 큰 절연체로 제 1 식각정지막, 제 1 층간절연층, 제 2 식각정지막, 제 2 층간절연층을 적층하는 단계와, 상기 제 2 층간절연층, 상기 제 2 식각정지막, 상기 제 1 층간절연층, 상기 제 1 식각정지막의 소정 부위를 차례로 제거하여 상기 소자활성영역의 상기 기판 표면 일부와 상기 소자격리막의 표면 일부를 동시에 노출시키는 개구부를 형성하는 단계를 포함하여 이루어진다.
도 1a 내지 도 1b는 종래 기술에 따른 반도체장치의 무경계 콘택홀 형성방법을 도시하는 공정단면도
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 무경계 콘택홀 형성방법을 도시하는 공정단면도
도 3은 본 발명에 따라 제조된 반도체장치의 무경계(borderless) 콘택홀의 단면도
본 발명은 트렌치형 소자격리방법(STI) 등의 방법으로 소자격리막을 형성한 기판상에 보더리스 콘택홀 형성시 소자격리막의 손실을 방지하는 식각정지막으로 질화막을 사용할 경우, 질화막의 두께에 기인한 핫-캐리어효과의 열화를 방지하기 위하여 제 1 질화막을 종래 기술보다 얇은 소정 두께로 형성한 다음 제 1 층간절연층을 형성하고 다시 제 1 층간절연층 상에 제 2 질화막을 소정 두께로 형성한 후 그 위에 제 2 층간절연층을 증착한다. 이때, 제 1 질화막과 제 2 질화막 두께의 합은 산호막과 질화막의 최소 식각선택비를 확보할 수 있는 두께로 형성하고, 제 1 층간절연층과 제 2 층간절연층은 서로 다른 산화막을 사용하여 형성할 수 있다.
일반적으로 형성되는 보더리스콘택 형성공정에서 콘택홀을 형성하기 위한 산화막 식각시실리콘질화막이 충분한 식각정지작용을 수행하기 위해서는 질화막과 산화막의 식각선택비를 고려한 질화막 두께가 확보되어야 한다.
예를 들면, 층간절연층(interlayer dielectric)이 Si3N4/BPSG/PETEOS로 이루어진 적층구조를 갖는 경우, 각각의 두께는 300Å/3500Å/4700Å이 된다. 즉, 산화막인 BPSG/PETEOS층의 총 두께가 약 8200Å이면 질화막은 최소한 약 300Å의 두께를 가져야 충분한 식각선택비가 확보된다.
그러나, 콘택홀 형성용 건식식각시 필드산화막을 보호하기 위한 식각정지막인 실리콘질화막이 두꺼울수록 핫-캐리어효과(hot carrier effect)에 기인한 반도체 소자의 열화가 심화되므로, 불순물 확산층 또는 실리사이드층과 직접 접촉하는 실리콘질화막의 두께가 감소되어야 할 필요가 있다.
이러한 문제점을 해결하기 위하여 본 발명의 실시예에서는 불순물 확산층 또는 실리사이드층과 층간절연층 사이에 제 1 질화막을 소정의 두께로 형성하고, 층간절연층의 소정 레벨(BPSG와 PETEOS를 사용하는 경우 그 경계면)에 제 2 질화막을 개재시킨다. 이때, 제 1 질화막과 제 2 질화막은 각각 150Å 이하가 되도록 한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 무경계 콘택홀 형성방법을 도시하는 공정단면도이다.
도 2a를 참조하면, 반도체기판(20)인 제 1 도전형 실리콘기판(20)의 소정부위를 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함)이나 플라즈마 식각 등의 이방성 식각을 이용하는 포토리쏘그래피(photolithography)로 제거하여 트렌치를 형성한다. 이때, 트렌치는 소자활성영역과 소자격리영역을 정의하는 소자격리막이 형성될 부위이다.
그리고, 트렌치를 산화막으로 매립하여 필드산화막(21)을 형성한다. 이때, 트렌치를 매립하는 방법은 트렌치를 포함하는 실리콘기판(20)의 전면에 산화막을 증착하여 형성한 후 에치백하여 형성하거나, 별도의 보호막을 질화막 등으로 형성한 다음 산화막을 증착한 후 화학기계적연마로 평탄화시켜 형성한 다음 보호막을 제거하여형성한다.
그 다음 노출된 기판(20)의 전면에 게이트산화막(22)을 형성한 후, 그 위에 게이트 형성용으로 불순물이 도핑된 폴리실리콘층(23)을 증착하여 형성한다.
그리고, 폴리실리콘층/게이트산화막을 차례로 패터닝하여 게이트패턴을 형성한 다음, 전면에 산화막을 증착한 후 에치백하여 게이트패턴의 측면에 잔류한 산화막으로 이루어진 측벽 스페이서(24)를 형성한다. 도시되지는 않았지만, 게이트패턴 형성 후 전면에 저농도 이온주입을 실시하여 게이트 모서리 하단에 위치하는 기판(20) 부위에 엘디디(lightly doped drain)영역을 위한 저농도 불순물 매몰층을 형성한다.
측벽 스페이서 형성후, 트랜지스터의 소스/드레인 형성용 이온주입을 고농도로 실시하여 소스/드레인영역(25)을 형성한 다음, 게이트(23) 상부표면과 노출된 소스/드레인(25)상에 전기적 저항을 감소시키기 위한 실리사이드층 또는 살리사이드층(26)을 선택적으로 형성한다.
따라서, 트랜지스터의 제조가 완료된다.
이어서, 살리사이드층(26), 트랜지스터, 매립산화막인 필드산화막(21)을 포함하는 기판(20)의 전면에 제 1 질화막(27)을 제 1 두께로 증착하여 형성한다. 이때, 질화막(27)은 화학기상증착으로 형성되며, 보더리스 콘택 형성을 위한 콘택홀 식각공정시 산화막 및 살리사이드와의 식각선택비가 높은 물질로서 이후 콘택홀 형성공정을 두 단계로 나누어 실시하게 하는 제 1 식각방지층으로서의 역할을 수행하게 한다. 또한, 제 1 질화막(27)의 형성두께는 종래 기술보다 얇게 형성한다. 따라서, 제 1질화막(27)의 두께가 얇아지므로 핫-캐리어효과를 개선한다.
그 다음, 제 1 질화막(27)의 전면에 제 1 층간절연층(28)으로 BPSG 산화막(28)을 소정 두께로 형성한다. 필요한 경우 단차를 해소하기 위하여 제 1 층간절연층(28)을 평탄화시킨다.
그리고, 제 1 층간절연층(28) 상에 제 2 식각방지층으로 제 2 질화막(29)을 제 2 두께로 형성한다. 이때, 제 2 질화막(29)은 화학기상증착으로 형성되며, 제 2 질화막(29)의 제 2 두께는 제 1 질화막(27)의 제 1 두께와 합한 값이 제 1 층간절연층(28)과 이후 형성될 제 2 층간절연층(30)의 전체 산화막 두께를 합한 값과 비교하여 충분한 식각선택비를 확보할 수 있는 값을 갖도록 결정한다. 즉, 종래 기술과 달리 식각정지막인 질화막을 분산 형성하므로서 불순물 확산영역(25)(실리사이드가 형성되지 않은 경우) 또는 실리사이드층(26)과 직접 접촉하는 제 1 질화막(27)의 두께를 감소시켜, 두꺼운 질화막에 기인한 핫-캐리어효과를 개선한다.
그 다음, 제 2 질화막(29)상에 제 2 층간절연층(30)을 산화막인 PETEOS막을 증착하여 형성한다.
그리고, 제 2 층간절연층(30) 위에 포토레지스트를 도포한 후 보더리스 콘택 부위를 한정하는 마스크를 이용한 노광 및 현상을 실시하여 보더리스 콘택 상부의 제 2 층간절연층(30) 표면을 노출시키는 포토레지스트패턴(31)을 형성한다.
그리고, 포토레지스트패턴(31)을 식각마스크로 이용한 제 1 건식식각을 노출된 층간절연막에 실시하여 포토레지스트패턴(31)으로 부터 보호되지 아니하는 부위의 제 2 층간절연층(30)을 제거하여 제 2 식각정지층인 제 2 질화막(29)의 일부 표면을노출시키는 콘택홀(C20)을 형성한다.
도 2b를 참조하면, 동일한 포토레지스트패턴(31)을 이용하여 계속하여 노출된 제 2 질화막(29)에 제 2 건식식각을 실시하여 산화막인 제 1 층간절연층(28)의 표면을 노출시키는 콘택홀(C21)을 형성한다.
도 2c를 참조하면, 포토레지스트패턴(31)을 계속 식각마스크로 이용하여 노출된 제 1 층간절연층(28)을 비등방성 건식식각으로 제거하여 제 1 식각정지막인 제 1 질화막(27)의 표면을 노출시키는 콘택홀(C22)을 형성한다. 따라서, 필드산화막인 소자격리막(21)의 표면이 산화막 식각용 식각제로부터 보호되어 손실되지 않는다.
도 2d를 참조하면, 노출된 제 1 질화막(27)을 비등방성 건식식각으로 제거하여 살리사이드층(26) 또는 기판(20)의 활성영역 일부 표면과 트렌치에 형성된 필드산화막(21)의 일부 표면을 노출시키는 최종 콘택홀(C23)을 형성한다. 이와 같이 형성된 최종 콘택홀(C23)을 보더리스 콘택홀이라 하는데, 이는 콘택홀이 필드산화막(21) 일부와 기판 활성영역 또는 살리사이드층(26)의 일부에 걸쳐서 형성되었기 때문이다.
그리고, 도시되지는 않았지만, 포토레지스트패턴을 제거하여 제 2 층간절연층(30)의 표면을 노출시킨다.
따라서, 최종적으로 완성된 무경계 콘택홀(C23)에 의하여 노출된 저면은 실리사이드층(26) 또는 기판의 활성영역 일부와 필드산화막(21)의 일부로 이루어진다.
이후, 도시도지는 않았지만, 콘택홀(C23) 내부를 텅스텐 또는 도핑된 폴리실리콘 등의 도전성 물질로 채워 플러그를 형성하고, 도시되지는 않았지만, 층간절연층 상에 플러그 표면을 덮는 배선을 형성하여 보더리스 콘택부를 완성한다.
도 3은 본 발명에 따라 제조된 반도체장치의 보더리스 콘택홀의 단면도이다.
도 3을 참조하면, 반도체기판인 실리콘기판(20)의 소정 부위에 소자격리영여과 소자활성영역을 정의하는 필드산화막(21)이 STI(shallow trench isolation)방법으로 형성되어 있다.
기판(20)의 활성영역에는 게이트산화막(22), 도핑된 폴리실리콘 게이트(23), 측벽스페이서(25) 및 불순물 확산영역(25)으로 이루어진 트랜지스터 소자가 형성되어 있다.
그리고, 게이트(23) 상부 표면과 불순물 확산영역(25)의 상부 표면은 살리사이데이션에 의하여 형성된 저항감소용 실리사이드층(26)으로 덮혀있다.
상기한 구조의 기판상부 전면을 덮는 제 1 식각정지막(27)인 제 1 질화막(27)이 형성되어 있고, 제 1 식각정지막(27)상에는 산화막으로 이루어진 제 1 층간절연층(28), 제 2 식각정지막(29)인 제 2 질화막, 산화막으로 이루어진 제 2 층간절연층(30)이 차례로 적층되어 있다. 이때, 제 1 식각정지막(27)과 제 2 식각정지막(29)의 두께 합은 제 1 층간절연층(28) 및 제 2 층간절연층(30)의 두께 합과 비교하여 콘택홀 형성식각시 충분한 식각선택비를 가질 수 있는 크기를 갖도록 결정된다.
그리고, 제 2 층간절연층(30)/제 2 식각정지막(29)/제 1 층간절연층(28)/제 1 식각정지막(27)의 소정 부위가 제거되어 필드산화막(21) 일부 표면과 불순물 확산영역(25)의 실리사이드층(26) 일부 표면을 동시에 노출시키는 콘택홀(C23)이형성되어 있다.
따라서, 본 발명은 콘택홀 형성용 식각시 산화막으로 이루어진 필드산화막의 손실을 최소화하여 누설전류 발생을 억제하고, 필드산화막의 식각정지층으로 사용되는 질화막을 분산 증착하므로서 보더리스 콘택의 필드산화막 손실을 최소화하는 동시에 소자특성의 열화를 방지하는 장점이 있다.

Claims (10)

  1. 반도체 기판의 소정 부위에 위치한 상기 반도체기판의 소자활성영역과 소자격리영역을 정의하는 트렌치형 소자격리막과,
    상기 활성영역의 상기 기판상에 형성된 게이트절연막, 게이트, 측벽 스페이서로 이루어진 게이트패턴과,
    상기 게이트패턴 측면 하단의 상기 기판에 형성된 한 쌍의 불순물 확산영역과,
    상기 소자격리막, 상기 게이트패턴, 상기 불순물 확산영역을 포함하는 상기 기판 상부에 차례로 적층된 제 1 식각정지막, 제 1 절연층, 제 2 식각정지막, 제 2 층간절연층과,
    상기 제 2 층간절연층, 제 2 식각정지막, 제 1 절연층 및 제 1 식각정지막의 소정 부위가 제거되어 상기 불순물 확산영역 표면 일부와 상기 소자격리막의 표면 일부를 동시에 노출시키는 개구부로 이루어진 반도체장치의 콘택홀.
  2. 청구항 1에 있어서,
    상기 개구부를 충전하는 도전성 플러그와,
    상기 플러그 표면과 전기적으로 연결된 층간배선을 더 포함하여 이루어진 것이 특징인 반도체장치의 콘택홀.
  3. 청구항 1에 있어서, 상기 불순물 활성영역의 표면에 형성된 실리사이드층을 더 포함하여 이루어진 것이 특징인 반도체장치의 콘택홀.
  4. 청구항 1에 있어서,
    상기 제 1 식각정지막과 상기 제 2 식각정지막은 상기 제 1 층간절연층 및 상기 제 2 층간절연층 그리고 상기 소자격리막과 식각선택비가 큰 절연체로 형성된 것이 특징인 반도체장치의 콘택홀.
  5. 청구항 1에 있어서,
    상기 제 1 식각정지막과 상기 제 2 식각정지막의 두께 합은 상기 제 1 층간절연층과 상기 제 2 층간절연층의 두께 합과 비교하여 충분한 식각선택비를 갖도록 결정된 것이 특징인 반도체장치의 콘택홀.
  6. 소자격리영역과 소자활성영역이 정의된 반도체 기판의 상기 소자격리영역을 제거하여 트렌치와 상기 트렌치를 매립하는 소자격리막을 형성하는 단계와,
    상기 소자격리막을 포함하는 상기 반도체기판의 전면에 상기 소자격리막과 식각선택비가 큰 절연체로 제 1 식각정지막, 제 1 층간절연층, 제 2 식각정지막, 제 2 층간절연층을 적층하는 단계와,
    상기 제 2 층간절연층, 상기 제 2 식각정지막, 상기 제 1 층간절연층, 상기 제 1 식각정지막의 소정 부위를 차례로 제거하여 상기 소자활성영역의 상기 기판 표면 일부와 상기 소자격리막의 표면 일부를 동시에 노출시키는 개구부를 형성하는 단계로 이루어진 반도체장치의 콘택홀 형성방법.
  7. 청구항 6에 있어서,
    상기 개구부에 노출된 상기 활성영역에 불순물 확산영역 또는 실리사이드층이 형성된 불순물 확산영역을 형성하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 콘택홀 형성방법.
  8. 청구항 6에 있어서,
    상기 제 1 식각정지막과 상기 제 2 식각정지막은 상기 제 1 층간절연층 및 상기 제 2 층간절연층 그리고 상기 소자격리막과 식각선택비가 큰 절연체로 형성하는 것이 특징인 반도체장치의 콘택홀 형성방법.
  9. 청구항 6에 있어서,
    상기 제 1 식각정지막과 상기 제 2 식각정지막의 두께 합은 상기 제 1 층간절연층과 상기 제 2 층간절연층의 두께 합과 비교하여 충분한 식각선택비를 갖도록 형성하는 것이 특징인 반도체장치의 콘택홀 형성방법.
  10. 청구항 6에 있어서,
    상기 개구부를 충전하는 도전성 플러그를 형성하는 단계와,
    상기 플러그 표면과 전기적으로 연결된 층간배선을 형성하는 단계를 더 포함하여이루어진 것이 특징인 반도체장치의 콘택홀 형성방법.
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