JP4260275B2 - 半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 84
- 238000004519 manufacturing process Methods 0.000 title claims description 26
- 238000002955 isolation Methods 0.000 claims description 68
- 239000000758 substrate Substances 0.000 claims description 66
- 239000012535 impurity Substances 0.000 claims description 26
- 239000004020 conductor Substances 0.000 claims description 25
- 238000009792 diffusion process Methods 0.000 claims description 18
- 238000005498 polishing Methods 0.000 claims description 18
- 239000011248 coating agent Substances 0.000 claims description 2
- 238000000576 coating method Methods 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims description 2
- 238000000638 solvent extraction Methods 0.000 claims 1
- 238000000034 method Methods 0.000 description 43
- 230000001681 protective effect Effects 0.000 description 31
- 229910052581 Si3N4 Inorganic materials 0.000 description 29
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 29
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 18
- 229910052814 silicon oxide Inorganic materials 0.000 description 18
- 238000009413 insulation Methods 0.000 description 17
- 239000012528 membrane Substances 0.000 description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 14
- 239000010410 layer Substances 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 229910021417 amorphous silicon Inorganic materials 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 238000005530 etching Methods 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 6
- 229910021342 tungsten silicide Inorganic materials 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- 239000010949 copper Substances 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の属する技術分野】
本発明は、半導体基板に形成された不純物拡散領域と上層配線とを電気的に接続するコンタクトプラグを自己整合的(セルフアライン)に形成した半導体装置及びその製造方法に関する。
【0002】
【従来の技術】
近年、LSI(Large Scale Integrated circuit:大規模集積回路)のより一層の高集積化が進み、各素子を更に微細に形成することが要求されている。しかし、素子の微細化が進むと、半導体基板に形成された不純物拡散領域と配線とを電気的に接続するコンタクトプラグの形成が難しくなる。
【0003】
コンタクトプラグは、一般的に、フォトリソグラフィ技術を使用して形成される。すなわち、半導体基板上に形成された絶縁膜の上にフォトレジストを塗布し、所望のホールパターンを有するレティクル(露光マスク)を介してフォトレジストを露光する。その後、現像処理を施してフォトレジストに開口部を形成し、このフォトレジストをエッチングマスクとして絶縁膜をエッチングすることにより、絶縁膜にコンタクトホールが形成される。その後、コンタクトホールに導電材料を埋め込むことによりコンタクトプラグが形成される。
【0004】
素子の微細化に伴ってコンタクトホールも微細化する必要がある。コンタクトホールを微細化するためにレティクルのホールパターンを小さくすると、露光時にフォトレジストに十分な光量が照射されず、ホールが未開口になることがある。これを避けるために、レティクルのホールパターンを大きくして露光量を多くしようとすると、近接するホールが接続してしまう。
【0005】
そこで、露光時の解像度に影響されることなく微小なコンタクトプラグを形成するために、コンタクトプラグを自己整合的に製造する技術が提案されている(Y. Kohyama et al. Sympo. on VLSI Technology Digest, p17,1997、 K.N. Kim et al. Sympo. on VLSI Technology Digest, p16 ,1998)。
図9〜図13は、コンタクトプラグを自己整合的に形成する従来の半導体装置(DRAM:dynamic random access memory)の製造方法を工程順に示す図である。
【0006】
図9(a)に上面図、図9(b)に図9(a)のD−D線による断面図を示すように、埋め込み素子分離(Shallow Trench Isolation:以下、STIという)法により素子分離領域を形成する。すなわち、半導体基板51に溝(Trench)を掘り、その溝内にシリコン酸化物を埋め込んで素子分離領域52を形成する。この素子分離領域52により、半導体基板51が複数の素子領域53に区画される。この例では、図9(a)に示すように、各素子領域53は長円形であり、モザイク状に並んでいる。その後、半導体基板51の各素子領域53の表面を熱酸化させてゲート酸化膜(図示せず)を形成する。
【0007】
次に、半導体基板51の上側全面に、多結晶シリコン膜、タングステンシリサイド膜及びシリコン窒化膜を順次形成し、これらの多結晶シリコン膜、タングステン膜及びシリコン窒化膜をパターニングして、図10(a)に上面図、図10(b)に断面図を示すように、複数本の相互に平行に配列されたワード線54を形成する。このワード線54は、例えば図10(b)に示すように、多結晶シリコン膜56aとタングステンシリサイド膜56bとにより構成する。その後、素子領域53のワード線54の両側部分に不純物を導入する。
【0008】
次に、半導体基板51の上側全面にシリコン窒化膜を形成し、このシリコン窒化膜を異方性エッチングすることにより、ワード線54の両側部分にのみシリコン窒化膜を残存させてサイドウォールスペーサを形成する。図10(b)の保護膜57は、このサイドウォールスペーサと先に形成したワード線54上のシリコン窒化膜により構成されている。
【0009】
次に、図11(a)に上面図、図11(b)に図11(a)のE−E線による断面図を示すように、半導体基板51の上にBPSG(Boron-doped Phospho-Silicate Glass)膜を形成し、そのBPSG膜をパターニングして、各素子領域53に隣接する位置に素子領域53と同一形状(長円形)のプラグ絶縁膜61を形成する。
【0010】
次いで、図12に上面図、図13(a)に図12のF−F線による断面図、図13(b)に図12のG−G線による断面図を示すように、半導体基板51の上側全面を導電性ポリシリコンにより被覆し、そのポリシリコンをCMP(Chemical Mechanical Polishing :化学的機械研磨)法により研磨してプラグ絶縁膜61及び保護膜57が露出するまで研磨する。これにより、残存した導電性ポリシリコンによりコンタクトプラグ59(図12中に網掛けした部分)が形成される。その後、半導体基板51の上方に層間絶縁膜、コンタクトプラグ59とのコンタクトを形成するためのコンタクト窓、配線(ビット線)、キャパシタ及びメタル配線を形成することにより半導体装置が完成する。
【0011】
この方法では、コンタクトプラグ59の大きさ及び位置は、ワード線54及びプラグ絶縁膜61の位置により決まるので、露光時の解像度に影響されることなく、微細で高密度なコンタクトプラグを形成することができる。
【0012】
【発明が解決しようとする課題】
一般的に、LOCOS(Local Oxidation of Silicon)法により形成された素子分離領域は基板表面よりも突出することが知られているが、上述したSTI法で素子分離領域を形成した場合も、素子分離領域が基板の表面よりも若干突出する。
【0013】
以下、図14〜図19を参照して、STI法による素子分離領域の形成方法を更に詳細に説明するとともに、従来の問題点について説明する。但し、図14〜図19において、図9〜図13と同一物には同一符号を付して、重複する部分の説明は省略する。
まず、図14に示すように、半導体基板51の上にストッパ膜71としてシリコン窒化膜を形成した後、素子分離領域52とすべき部分にトレンチ(溝)52aを形成する。その後、半導体基板51の上側全面にシリコン酸化物を堆積させてトレンチ52aにシリコン酸化物を埋め込むとともに、基板51の上にシリコン酸化膜72を形成する。
【0014】
そして、図15に示すように、CMP法により半導体基板51上のシリコン酸化膜72を研磨してストッパ膜71を露出させる。このようにして、素子分離領域52が形成される。
CMP法により半導体基板51上のシリコン酸化膜72を研磨すると、素子を疎に形成する部分(図14の中央部分:以下、孤立素子部ともいう)では研磨が速く進み、表面がへこむディッシングといわれる現象が発生する。このため、シリコン窒化物(SiN)からなるストッパ膜71はシリコン酸化膜72に比べて研磨されにくいものの、図15に示すように、孤立素子部にストッパ膜71が残るようにすると、素子を密に形成する部分にはストッパ膜71が厚く残ってしまう。その後、ストッパ膜71は除去するが、ストッパ膜71の厚さ分(例えば、60nm)だけ素子分離領域52が素子領域53の表面から突出する。従って、素子分離領域52の突出高さを小さくすることは困難である。
【0015】
その後、図16に示すように、ワード線54及び保護膜57を形成するが、素子分離領域52の表面が素子領域53の表面よりも突出すると、素子領域53上に形成された保護膜57の上面位置と素子分離領域52に形成された保護膜57の上面位置が、素子分離領域52の突出分(図16中にHで示す)だけ異なる。その後、基板51の上側全面にプラグ絶縁膜61を形成し、コンタクトプラグを形成する部分に開口部を設けた後、この開口部を埋め込むようにして導電体膜74を形成する。そして、これらの導電体膜74及びプラグ絶縁膜61をCMP研磨してコンタクトプラグを形成する。この場合、隣接するコンタクトプラグの短絡を防止するためには、素子領域の上の保護膜57の上面が露出するまで導電体膜74及びプラグ絶縁膜61を研磨する必要がある。
【0016】
ところで、図16に示すように、素子を疎に形成する部分には導電体膜74及びプラグ絶縁膜61に小さな突起が形成され、素子を密に形成する部分には導電体膜74及びプラグ絶縁膜61に大きな突起が形成される。CMP研磨により導電体膜74及びプラグ絶縁膜61を研磨する場合、小さな突起は大きな突起に比べて研磨されやすく、また、素子を疎に形成する部分ではディッシングが発生するため、各コンタクトプラグが相互に電気的に分離されるまで導電体膜74及びプラグ絶縁膜61を研磨すると、図17に示すように、素子を疎に形成する部分ではワード線54が露出したり、極端な場合にはワード線54も研磨されて消失してしまうこともある。また、ディッシングにより半導体基板51の上が平坦でなくなるため、その後の露光工程で焦点ずれの原因となる。
【0017】
例えば、素子分離領域52の突出量が60nmであり、保護膜57の高さが約400nm、プラグ絶縁膜61の厚さが600nm、プラグ絶縁膜61に開口部を形成するときのエッチング時におけるワード線54上の保護膜57の膜減りが40nmであるとする。このとき、素子分離領域52上の保護膜57の上面位置と素子領域53上の保護膜57の上面位置との差は約100nmとなる。従って、素子分離領域52の上の保護膜57は100nm以上研磨する必要がある。しかし、このように研磨量を多くすると、孤立素子部では保護膜57の上部が研磨により消失してワード線54が露出し、半導体装置の信頼性が著しく低下する。
【0018】
なお、素子分離領域52の突出量を低減するために、例えばフッ酸系の溶液を使用してトレンチに埋め込んだシリコン酸化物をエッチングすることも考えられる。しかし、ストッパ膜を除去する際に、図18(a)に示すように、素子分離領域52の縁部がエッチングされて凹部52bが形成される。素子分離領域52の突出高さを低くするためにエッチングを行うと、図18(b)に示すように、凹部52bの深さが深くなる。そして、この凹部52bに導電体(ワード線54の一部)が埋め込まれると寄生トランジスタが発生する。この寄生トランジスタにより、図19に示すように、横軸にゲート電圧をとり、縦軸にドレイン電流の対数をとって示すVG−ID特性にハンプ(Hump)があらわれ、寄生トランジスタの影響が観測される。この寄生トランジスタのために、MOSトランジスタのしきい値電圧が低下し、オフリークが増大して、トランジスタのスタンバイ電流の増大に至ったり、回路動作マージンが減少して動作不良の原因となる。
【0019】
以上から本発明の目的は、素子分離領域に段差が発生しても、コンタクトプラグの短絡を防止でき、かつ、配線が露出することがなく十分な信頼性を確保できる半導体装置及びその製造方法を提供することである。
【0020】
【課題を解決するための手段】
上記した課題は、半導体基板と、前記半導体基板に設けられた複数の素子領域と、前記素子領域間に設けられて前記素子領域の表面よりも高い位置に表面を有する素子分離領域と、前記半導体基板の前記素子領域内に形成された不純物拡散領域と、前記素子領域及び前記素子分離領域の上方に形成された複数の帯状の導電層と、前記導電層の上面及び側面を被覆する第1の絶縁膜と、前記素子領域上の前記第1の絶縁膜上に形成された第2の絶縁膜と、前記素子分離領域上の前記第1の絶縁膜並びに前記素子領域上の前記第1の絶縁膜及び前記第2の絶縁膜により相互に電気的に分離され、かつ前記不純物拡散領域と電気的に接続する複数のコンタクトプラグとを有し、前記コンタクトプラグの上面と、前記素子分離領域の上方の第1の絶縁膜の上面と、前記素子領域の上方の前記第2の絶縁膜の上面とが同一面上にあることを特徴とする半導体装置により解決する。
【0021】
例えば、素子領域の表面と素子分離領域の表面との間に段差がある場合に、従来方法でコンタクトプラグを形成するためには素子領域の上の保護膜が露出するまで導電体膜を研磨する必要があった。しかし、本発明においては、素子領域の上の第1の絶縁膜(保護膜)の上に第2の絶縁膜が残っているので、素子領域の上の第1の絶縁膜が露出するまで研磨しなくとも各コンタクトプラグを電気的に分離することができる。
【0022】
この場合、コンタクトプラグは、例えば導電性を有するポリシリコンや、銅(Cu)又はタングステン(W)等の金属又はその合金等により形成することができる。
また、上記した課題は、半導体基板に、前記半導体基板を複数の素子領域に区画し前記素子領域の表面よりも高い位置に表面を有する素子分離領域を形成する工程と、少なくとも前記素子領域上に第1の絶縁膜を形成する工程と、前記素子分離領域及び前記素子領域の上方を通る複数の帯状の導電層を形成する工程と、前記素子領域の前記導電層の両側の前記半導体基板に不純物を導入して不純物拡散領域を形成する工程と、前記導電層の上面及び側面を第2の絶縁膜で被覆する工程と、前記第2の絶縁膜上を含む前記半導体基板の上側全面に第3の絶縁膜を形成する工程と、前記第3の絶縁膜に、複数の前記素子領域にまたがって前記不純物拡散領域にそれぞれ到達する開口部を形成する工程と、前記第3の絶縁膜上を含む前記半導体基板の上側全面に導電体を堆積させて前記開口部を埋める導電体膜を形成する工程と、前記素子分離領域の上方の前記第2の絶縁膜、及び前記素子領域の上方の前記第2の絶縁膜の少なくとも一方が露出するまで前記第3の絶縁膜及び前記導電体膜を除去し、各開口部に埋め込まれた導電体を相互に電気的に分離することによりコンタクトプラグを形成する工程とを有することを特徴とする半導体装置の製造方法により解決する。
【0023】
本発明においては、まず、半導体基板に素子分離領域を形成して半導体基板を複数の素子領域に区画した後、素子領域の上に第1の絶縁膜(ゲート絶縁膜)を形成する。この場合、素子分離領域の表面が素子領域の表面よりも上側に突出してもよい。
次に、半導体基板上に、MOSトランジスタ素子のゲートとなる導電層を形成し、導電層の両側部分の素子領域不純物を導入する。そして、その導電層の周囲を第2の絶縁膜(保護膜)で覆う。
【0024】
その後、半導体基板の上側全面に絶縁物を堆積させて第3の絶縁膜(プラグ絶縁膜)を形成する。そして、この第3の絶縁膜に、複数の素子領域にまたがって各素子領域の不純物拡散領域を露出させる開口部を形成する。本発明においては、このように第3の絶縁膜に開口部を形成するので、素子領域の上の第2の絶縁膜上には第3の絶縁膜が残り、素子分離領域の上の第2の絶縁膜上には第3の絶縁膜が存在しない。
【0025】
次いで、半導体基板の上側に不純物を導入した多結晶シリコンや、銅若しくはタングステン等の金属又は合金等からなる導電体を堆積させて、第3の絶縁膜の開口部を埋め込んだ後、例えばCMP法により各第2の絶縁膜間の開口部に埋め込まれた導電体膜が相互に電気的に分離されるまで、導電体膜及び第3の絶縁膜を除去する。この場合、本発明においては、素子領域上の第2の絶縁膜上に第3の絶縁膜が存在するので、素子分離領域上の第2の絶縁膜が露出した時点でCMPを終了しても、素子領域上のコンタクトプラグが短絡することを防止できる。また、本発明方法においては、第2の絶縁膜の研磨量が少なくてもよいので、孤立素子部で配線(導電層)が露出することが回避される。
【0026】
但し、本発明方法において、素子分離領域の突出量が少ないときはCMP研磨により素子分離領域上の第2の絶縁膜と素子領域上の第2の絶縁膜とがほぼ同時に露出するので、素子領域上の第2の絶縁膜上に第3の絶縁膜が常に残るとは限らない。
【0027】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
(第1の実施の形態)
図1〜図5は本発明の第1の実施の形態の半導体装置(DRAM)の製造方法を工程順に示す断面図である。また、図6は図4(a)に示す工程における半導体基板の上面図である。なお、図1〜図5はいずれも図6のA−A線に対応する位置における断面図である。
【0028】
まず、図1(a)に示すように、シリコン基板11の表面を熱酸化させてシリコン酸化膜21を形成する。そして、このシリコン酸化膜21の上に、CVD法等によりシリコン窒化膜(SiN膜)22を形成する。その後、フォトリソグラフィによりシリコン窒化膜22及びシリコン酸化膜21をパターニングして、素子分離領域とする部分のシリコン基板11の表面を露出させた後、露出した部分のシリコン基板11をエッチングしてトレンチ(溝)23を形成する。本実施の形態では、図6に示すように、素子領域12は約60度の角度で交差する2本の直線X1 ,Y1 にそれぞれ平行な直線に沿って一定の間隔毎に形成する。半導体基板11には、この素子領域12とすべき部分を除いた領域にトレンチ23を形成する。
【0029】
次に、トレンチ23の内壁面を熱酸化させて酸化膜(図示せず)を形成する。その後、高密度プラズマCVD(HDPCVD:High Density Plasma Chemical Vapor Deposition )法により、基板11の上側全面にシリコン酸化物を堆積させて、該シリコン酸化物によりトレンチ23を埋め込むとともに、基板11上にシリコン酸化膜(図示せず)を形成する。そして、CMP法により、基板11の上のシリコン酸化膜を研磨して、シリコン窒化膜22を露出させる。この場合に、シリコン酸化膜に比べてシリコン窒化膜22のほうが研磨レートが小さいので、シリコン窒化膜22によりシリコン基板11の表面が保護される。これにより、図1(b)に示すように、トレンチ23に埋め込まれたシリコン酸化物からなる素子分離領域13が形成され、この素子分離領域13により各素子領域12が画定される。
【0030】
次に、シリコン窒化膜22及びシリコン酸化膜21を除去する。その後、シリコン基板11の表面を酸化してスルー酸化膜といわれる薄い酸化膜25を形成する。そして、このスルー酸化膜25の上にレジストパターン(図示せず)を形成し、このレジストパターンをマスクとして素子領域12にウェルを形成するための不純物をイオン注入する。その後、レジストパターンを除去する。
【0031】
次に、スルー酸化膜25を除去した後、図2(a)に示すように、シリコン基板11の素子領域12の表面を熱酸化させて、ゲート酸化膜15を形成する。また、基板11の上側全面に、アモルファスシリコン膜16a及びタングステンシリサイド膜16bを順次形成する。アモルファスシリコン膜16aには例えばP(リン)を1.4×1021cm-3の濃度でドープして導電性を付与する。また、タングステンシリサイド膜16bの厚さは例えば100nmとする。
【0032】
その後、タングステンシリサイド膜16bの上に、反射防止膜としてシリコン酸窒化(SiON)膜(図示せず)を40nmの厚さに形成し、更にその上に低圧CVD(LPCVD:Low Pressure Chemical Vapor Deposition)法によりシリコン窒化(SiN)膜29を132nmの厚さに形成する。そして、シリコン窒化膜29の上にフォトレジストパターン(図示せず)を形成し、このフォトレジストパターンをマスクとして、図2(b)に示すように、シリコン窒化膜29、シリコン酸窒化膜、タングステンシリサイド膜16b及びアモルファスシリコン膜16aをパターニングする。これにより、アモルファスシリコン膜16a及びタングステンシリサイド膜16bからなるワード線14が形成される。本実施の形態においては、図6に示すように、各素子領域12の上にそれぞれ2本のワード線14が通るようにする。
【0033】
次に、ワード線14及びシリコン窒化膜29をマスクとして、ワード線14の両側部分の素子領域12に不純物を浅く導入して、不純物拡散領域(LDD(lightly Dopes Drain)拡散領域)20を自己整合的に形成する。
次に、LPCVD法により、基板11の上側全面にシリコン窒化膜を60nmの厚さに形成し、このシリコン窒化膜を異方性エッチングして、ワード線14の両側にサイドウォールスペーサを形成する。図3(a)に示す保護膜17は、このサイドウォールスペーサとワード線14の上のシリコン窒化膜29とにより構成される。なお、図示しない周辺回路部では、セル領域のゲート酸化膜15及びワード線14と同時にゲート酸化膜及びゲート電極を形成し、ゲート電極の両側部分の半導体基板に高濃度に不純物を導入してトランジスタを形成する。
【0034】
次に、LPCVD法により、基板11の上側全面にストッパ膜として厚さが20nmのブランケットシリコン窒化膜(図示せず)を形成する。このシリコン窒化膜は、後工程でプラグ絶縁膜18をエッチングする際に、素子分離領域13の酸化物が掘られないようにするためである。
次に、図3(b)に示すように、基板11の上側全面にプラグ絶縁膜18を約600nmの厚さに形成する。このプラグ絶縁膜18は、例えばTEOS(Tetra-Etoxy silane:Si(OC2 H5 )4 )を用いたBPSGにより形成する。そして、800℃の温度に加熱することによりBPSGをフローしてその表面を平坦化する。なお、フロー後にプラグ絶縁膜18の表面を研磨してより高い平坦性を確保するようにしてもよい。
【0035】
そして、プラグ絶縁膜18の上にレジストパターン(図示せず)を形成し、該レジストパターンをマスクとし、ブランケットシリコン窒化膜に対し選択比が大きくなる条件でプラグ絶縁膜18を異方性エッチングして、図4(a)に示すように、プラグ絶縁膜18及びブランケットシリコン窒化膜に開口部18aを形成する。この開口部18aは、図6に示すように、一直線上に並んだ各素子領域12の端部間をつなぐような形状で形成する。すなわち、各開口部18aは、それぞれ2つの素子領域12にまたがって各素子領域12の端部の不純物拡散領域20を露出させるように形成する。この場合、開口部18aは比較的大きなパターンであるので、フォトリソグラフィにより容易に形成することができる。
【0036】
次に、図4(b)に示すように、基板11の上側全面にP(リン)濃度が例えば5.0×1020cm-3のアモルファスシリコン膜30を約200nmの厚さに形成する。なお、アモルファスシリコン膜30に替えて、銅又はタングステン等の金属又は合金の膜を形成してもよい。
次いで、ポリシリコンとBPSGとの研磨レートがほぼ等しい条件で、アモルファスシリコン膜30及びプラグ絶縁膜18をCMP研磨し、素子分離領域13上の保護膜17を露出させる。このようにして、図5(a)に図6のA−A線における断面図、図5(b)に図6のB−B線における断面図を示すように、不純物領域20と電気的に接続したコンタクトプラグ19が自己整合的に形成され、各コンタクトプラグ19が相互に電気的に分離される。その後、公知の方法で層間絶縁膜、コンタクトプラグ19とのコンタクトを形成するためのコンタクト窓、配線(ビット線)、キャパシタ及びメタル配線を形成する。このようにして本発明に係る半導体装置が完成する。
【0037】
本実施の形態においては、図5(a)に示すように、素子領域12上の保護膜17の上にはプラグ絶縁膜(BPSG膜)18が残存しており、素子分離領域13上の保護膜17の上にはプラグ絶縁膜18がないので、素子分離領域13の上の保護膜17が露出した時点で研磨を停止しても、素子領域12のワード線14の上方にはプラグ絶縁膜18が残り、隣接するプラグ19同士が短絡することがない。従って、保護膜17を余分に研磨する必要がないため、孤立パターン部分で保護膜17が過剰に研磨されることが抑制され、ワード線14の露出や研磨による厚さの減少が回避される。これにより、本実施の形態によれば、微細なコンタクトプラグを比較的容易に形成することができるとともに、半導体装置の製造歩留まりが向上し、半導体装置の信頼性も向上する。
【0038】
なお、上記実施の形態においてはプラグ絶縁膜をCMP法のみで除去する場合について説明したが、エッチング又はCMP法とエッチングとの併用により除去してもよい。
また、上記実施の形態では素子分離領域13の表面の突出高さが比較的高く、素子領域12上の保護膜17の上にプラグ絶縁膜が残る場合について説明したが、素子分離領域13の突出高さが小さいときに本発明方法を適用した場合は、素子分離領域13上の保護膜17と素子領域12上の保護膜17とがCMP研磨時にほぼ同時に露出し、素子領域12上の保護膜17の上にもプラグ絶縁膜は残らない。
【0039】
(第2の実施の形態)
図7は本発明の第2の実施の形態の半導体装置の製造方法を示す断面図、図8は図7(a)の工程における半導体基板の上面図である。なお、本実施の形態が第1の実施の形態と異なる点は、素子領域の形状及びプラグ絶縁膜の開口部の形状が異なる点にあり、その他の部分は第1の実施の形態と同様であるので、重複する部分の説明を省略する。また、図7(a),(b)は、図8のC−C線に対応する位置における断面図である。
【0040】
本実施の形態においては、図7(a)及び図8に示すように、上から見たときに素子領域42が中央部から側方に突出する突起部を有する長円形状となるように、半導体基板41に素子分離領域43を形成する。この素子分離領域43は、第1の実施の形態と同様に、STI法により形成する。そして、半導体基板41の上に複数のワード線44を形成する。本実施の形態においては、ワード線44は素子領域42が並ぶ方向に直交するように、かつ各素子領域42の中央部近傍の上をそれぞれ2本のワード線44が通り、更に各素子領域42の両端部の上にもワード線44が通るように形成する。
【0041】
次に、素子領域42のワード線44の両側部分に不純物を浅く導入して、不純物拡散領域(LDD拡散領域)50を形成する。そして、各ワード線44の周囲に保護膜47を形成してワード線44を覆う。
次に、半導体基板41の上側全面にプラグ絶縁膜48を形成し、このプラグ絶縁膜48に開口部48aを形成する。この場合、図8に示すように、各開口部48aは、それぞれ2つの素子領域42にまたがって、かつ素子領域42とほぼ同じ形状に形成する。但し、各素子領域42の突起部の向く方向と各開口部48aの突起部との向く方向とは逆方向とし、素子領域42の突起部と開口部48aの突起部とが重なるようにする。
【0042】
次いで、半導体基板41の上側全面に不純物をドープした多結晶シリコンを堆積させて、開口部42aを多結晶シリコンで埋め込むとともに、プラグ絶縁膜42上に多結晶シリコン膜を形成する。
その後、CMP法により素子分離領域43上の保護膜47が露出するまで多結晶シリコン膜及びプラグ絶縁膜48を研磨する。これより、図8(b)に示すように、開口部48a内に埋め込まれた多結晶シリコンが素子領域42上の保護膜47上に残存したプラグ絶縁膜42又は素子分離領域43上の保護膜47により分離されて、相互に電気的に分離されたコンタクトプラグ49が形成される。
【0043】
本実施の形態においても、素子分離領域43の突出高さが高いときには素子領域42の上の保護膜の上にプラグ絶縁膜48が残り、このプラグ絶縁膜48により各コンタクトプラグ49の間の短絡を確実に防止することができる。これにより、第1の実施の形態と同様に微細なコンタクトプラグを比較的容易に形成することができて、半導体装置のより一層の高集積化及び歩留まりの向上に貢献するという効果を奏する。
【0044】
【発明の効果】
以上説明したように、本発明の半導体装置によれば、素子領域上の第1の絶縁膜上に第2の絶縁膜が存在し、第1の絶縁膜又は第1の絶縁膜と第2の絶縁膜とにより各コンタクトプラグが相互に電気的に分離される。これにより、素子分離領域が半導体基板の表面(素子領域の表面)より突出していても、各コンタクトプラグが確実に分離され、短絡不良の発生が回避される。
【0045】
また、本発明の半導体装置の製造方法によれは、半導体基板上に導電層(配線)及びその導電層を覆う第2の絶縁膜を形成した後、基板上側の全面に第3の絶縁膜を形成し、この第3の絶縁膜に複数の素子領域にまたがって素子領域内の不純物拡散領域にそれぞれ到達する開口部を形成する。そして、この開口部に導電体を埋め込み、CMP研磨等の方法により第3の絶縁膜及び導電体膜を除去してコンタクトプラグを形成する。従って、素子分離領域の表面と素子領域の表面との間に段差があっても、各コンタクトプラグを確実に分離することができる。また、第2の絶縁膜の研磨量が少なくても各コンタクトプラグを確実に分離することができるため、孤立素子部の導電層を被覆する第2の絶縁膜が過剰に研磨されて導電膜が露出するというような不具合の発生を防止でき、半導体装置の製造歩留まりが向上するとともに半導体装置の信頼性が向上するという効果が得られる。
【図面の簡単な説明】
【図1】図1は本発明の第1の実施の形態の半導体装置(DRAM)の製造方法を示す断面図(その1)である。
【図2】図2は本発明の第1の実施の形態の半導体装置(DRAM)の製造方法を示す断面図(その2)である。
【図3】図3は本発明の第1の実施の形態の半導体装置(DRAM)の製造方法を示す断面図(その3)である。
【図4】図4は本発明の第1の実施の形態の半導体装置(DRAM)の製造方法を示す断面図(その4)である。
【図5】図5は本発明の第1の実施の形態の半導体装置(DRAM)の製造方法を示す断面図(その5)である。
【図6】図6は図4(a)に示す工程における半導体基板の上面図である。
【図7】図7は本発明の第2の実施の形態の半導体装置の製造方法を示す断面図である。
【図8】図8は図7(a)の工程における半導体基板の上面図である。
【図9】図9は従来の半導体装置(DRAM)の製造方法を示す図(その1)である。
【図10】図10は従来の半導体装置(DRAM)の製造方法を示す図(その2)である。
【図11】図11は従来の半導体装置(DRAM)の製造方法を示す図(その3)である。
【図12】図12は従来の半導体装置(DRAM)の製造方法を示す図(その4)である。
【図13】図13(a)は図12のF−F線による断面図、図13(b)は図12のG−G線による断面図である。
【図14】図14はSTI法による素子分離領域の形成方法及び従来の問題点を示す図(その1)である。
【図15】図15はSTI法による素子分離領域の形成方法及び従来の問題点を示す図(その2)である。
【図16】図16はSTI法による素子分離領域の形成方法及び従来の問題点を示す図(その3)である。
【図17】図17はSTI法による素子分離領域の形成方法及び従来の問題点を示す図(その4)である。
【図18】図18は素子分離領域の突出高さをエッチングにより低減する場合の問題点を示す図(その1)である。
【図19】図19は素子分離領域の突出高さをエッチングにより低減する場合の問題点を示す図(その2)であり、寄生トランジスタによるVG−ID特性の影響を示す図である。
【符号の説明】
11,41,51 半導体基板、
12,42,53 素子領域、
13,43,52 素子分離領域、
14,44,54 ワード線、
15,45 ゲート酸化膜、
17,47,57 保護膜、
18,48.48,61 プラグ絶縁膜、
18a,48a プラグ絶縁膜の開口部、
19,49,59 コンタクトプラグ、
20,50,60 不純物拡散領域、
30,74 導電体膜、
53b 素子分離領域の凹部、
71 ストッパ膜(シリコン窒化膜)
72 シリコン酸化膜。
Claims (9)
- 半導体基板と、
前記半導体基板に設けられた複数の素子領域と、
前記素子領域間に設けられて前記素子領域の表面よりも高い位置に表面を有する素子分離領域と、
前記半導体基板の前記素子領域内に形成された不純物拡散領域と、
前記素子領域及び前記素子分離領域の上方に形成された複数の帯状の導電層と、
前記導電層の上面及び側面を被覆する第1の絶縁膜と、
前記素子領域上の前記第1の絶縁膜上に形成された第2の絶縁膜と、
前記素子分離領域上の前記第1の絶縁膜並びに前記素子領域上の前記第1の絶縁膜及び前記第2の絶縁膜により相互に電気的に分離され、かつ前記不純物拡散領域と電気的に接続する複数のコンタクトプラグとを有し、
前記コンタクトプラグの上面と、前記素子分離領域の上方の第1の絶縁膜の上面と、前記素子領域の上方の前記第2の絶縁膜の上面とが同一面上にあることを特徴とする半導体装置。 - 前記導電層は、DRAMのワード線であることを特徴とする請求項1に記載の半導体装置。
- 前記素子領域は、上から見たときに前記導電層に対し斜めに形成されていることを特徴とする請求項1又は2に記載の半導体装置。
- 半導体基板に、前記半導体基板を複数の素子領域に区画し前記素子領域の表面よりも高い位置に表面を有する素子分離領域を形成する工程と、
少なくとも前記素子領域上に第1の絶縁膜を形成する工程と、
前記素子分離領域及び前記素子領域の上方を通る複数の帯状の導電層を形成する工程と、
前記素子領域の前記導電層の両側の前記半導体基板に不純物を導入して不純物拡散領域を形成する工程と、
前記導電層の上面及び側面を第2の絶縁膜で被覆する工程と、
前記第2の絶縁膜上を含む前記半導体基板の上側全面に第3の絶縁膜を形成する工程と、
前記第3の絶縁膜に、複数の前記素子領域にまたがって前記不純物拡散領域にそれぞれ到達する開口部を形成する工程と、
前記第3の絶縁膜上を含む前記半導体基板の上側全面に導電体を堆積させて前記開口部を埋める導電体膜を形成する工程と、
前記素子分離領域の上方の前記第2の絶縁膜、及び前記素子領域の上方の前記第2の絶縁膜の少なくとも一方が露出するまで前記第3の絶縁膜及び前記導電体膜を除去し、各開口部に埋め込まれた導電体を相互に電気的に分離することによりコンタクトプラグを形成する工程とを有することを特徴とする半導体装置の製造方法。 - 前記複数の素子領域を同一方向に沿って形成することを特徴とする請求項4に記載の半導体装置の製造方法。
- 前記複数の素子領域を、相互に交差する第1及び第2の方向に沿って形成することを特徴とする請求項4に記載の半導体装置の製造方法。
- 前記第3の絶縁膜及び前記導電体膜を除去する工程は、化学的機械研磨により行うことを特徴とする請求項4に記載の半導体装置の製造方法。
- 前記導電層の上面及び側面を前記第2の絶縁膜で被覆する工程と前記第3の絶縁膜を形成する工程との間に、前記半導体基板の上側全面に前記第3の絶縁膜及び前記導電体膜に比べて研磨レートが低いストッパー膜を形成する工程を有することを特徴とする請求項7に記載の半導体装置の製造方法。
- 前記開口部は、1つの開口部が同時に3つの素子領域の一部を露出するように形成することを特徴とする請求項4に記載の半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07387999A JP4260275B2 (ja) | 1999-03-18 | 1999-03-18 | 半導体装置及びその製造方法 |
US09/505,063 US6320240B1 (en) | 1999-03-18 | 2000-02-16 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07387999A JP4260275B2 (ja) | 1999-03-18 | 1999-03-18 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000269333A JP2000269333A (ja) | 2000-09-29 |
JP4260275B2 true JP4260275B2 (ja) | 2009-04-30 |
Family
ID=13530943
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP07387999A Expired - Fee Related JP4260275B2 (ja) | 1999-03-18 | 1999-03-18 | 半導体装置及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6320240B1 (ja) |
JP (1) | JP4260275B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100474546B1 (ko) * | 1999-12-24 | 2005-03-08 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
EP1213762A1 (fr) * | 2000-12-05 | 2002-06-12 | Koninklijke Philips Electronics N.V. | Dispositif d'isolation d'un élement électrique |
KR100403629B1 (ko) * | 2001-05-29 | 2003-10-30 | 삼성전자주식회사 | 반도체 메모리 소자 및 그 제조방법 |
KR100557548B1 (ko) * | 2003-03-11 | 2006-03-03 | 주식회사 하이닉스반도체 | 반도체소자의 형성방법 |
JP2008140886A (ja) * | 2006-11-30 | 2008-06-19 | Shinko Electric Ind Co Ltd | 配線基板及びその製造方法 |
JP2019109447A (ja) * | 2017-12-20 | 2019-07-04 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR0170312B1 (ko) * | 1995-06-23 | 1999-02-01 | 김광호 | 고집적 dram 셀 및 그 제조방법 |
JP3577195B2 (ja) * | 1997-05-15 | 2004-10-13 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
KR100292943B1 (ko) * | 1998-03-25 | 2001-09-17 | 윤종용 | 디램장치의제조방법 |
JP3219051B2 (ja) * | 1998-05-08 | 2001-10-15 | 日本電気株式会社 | 半導体装置の製造方法 |
KR100281692B1 (ko) * | 1998-10-17 | 2001-03-02 | 윤종용 | 반도체 장치의 자기정렬 콘택 패드 및 그 형성 방법 |
-
1999
- 1999-03-18 JP JP07387999A patent/JP4260275B2/ja not_active Expired - Fee Related
-
2000
- 2000-02-16 US US09/505,063 patent/US6320240B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2000269333A (ja) | 2000-09-29 |
US6320240B1 (en) | 2001-11-20 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060317 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080619 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080715 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080731 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080912 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081028 |
|
A521 | Request for written amendment filed |
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