JPH1027889A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH1027889A JPH1027889A JP8183336A JP18333696A JPH1027889A JP H1027889 A JPH1027889 A JP H1027889A JP 8183336 A JP8183336 A JP 8183336A JP 18333696 A JP18333696 A JP 18333696A JP H1027889 A JPH1027889 A JP H1027889A
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Abstract
(57)【要約】
【課題】ビット線に対して自己整合的にコンタクトホー
ルを形成する。 【解決手段】酸化シリコン膜１に溝２を形成し、バリア
メタル３、タングステン膜４を堆積し、表面を削って平
坦化すると同時にタングステン膜４からなる配線層を形
成する。タングステン膜４及びバリアメタル３をエッチ
ングして段差５を形成し、窒化シリコン膜６を堆積して
段差５を充填した後、窒化シリコン膜６を削り、表面を
平坦化する。所定のマスクパターンを用いて酸化シリコ
ン膜１をエッチングし、コンタクトホール８を自己整合
的に形成する。窒化シリコン膜を堆積し、エッチバック
してコンタクトホール８の側壁にサイドウォール９を形
成し、次にバリアメタル１０及びタングステン膜１１を
順次堆積し、コンタクトホール８を充填した後に、酸化
シリコン膜１及び窒化シリコン膜６が露出するまでタン
グステン膜１１及びバリアメタル１０を削り、表面を平
坦化する。
ルを形成する。 【解決手段】酸化シリコン膜１に溝２を形成し、バリア
メタル３、タングステン膜４を堆積し、表面を削って平
坦化すると同時にタングステン膜４からなる配線層を形
成する。タングステン膜４及びバリアメタル３をエッチ
ングして段差５を形成し、窒化シリコン膜６を堆積して
段差５を充填した後、窒化シリコン膜６を削り、表面を
平坦化する。所定のマスクパターンを用いて酸化シリコ
ン膜１をエッチングし、コンタクトホール８を自己整合
的に形成する。窒化シリコン膜を堆積し、エッチバック
してコンタクトホール８の側壁にサイドウォール９を形
成し、次にバリアメタル１０及びタングステン膜１１を
順次堆積し、コンタクトホール８を充填した後に、酸化
シリコン膜１及び窒化シリコン膜６が露出するまでタン
グステン膜１１及びバリアメタル１０を削り、表面を平
坦化する。
Description
【０００１】
【発明の属する技術分野】この発明は、例えばダイナミ
ックＲＡＭのセル構造に係り、特にビット線の上方にメ
モリセルキャパシタをビット線に対して自己整合的に形
成するＳＴＣ（Stacked Capacitor ）型の半導体記憶装
置及びその製造方法に関する。
ックＲＡＭのセル構造に係り、特にビット線の上方にメ
モリセルキャパシタをビット線に対して自己整合的に形
成するＳＴＣ（Stacked Capacitor ）型の半導体記憶装
置及びその製造方法に関する。
【０００２】
【従来の技術】近年、半導体記憶装置、特にＤＲＡＭの
微細化において、リソグラフィ技術における解像度の目
覚ましい進歩によって、線幅及び間隔が増々縮小されて
いる。しかしながら、合わせ精度の改善は解像度の進歩
に追い付けず、合わせズレ対策が重要度を増している。
微細化において、リソグラフィ技術における解像度の目
覚ましい進歩によって、線幅及び間隔が増々縮小されて
いる。しかしながら、合わせ精度の改善は解像度の進歩
に追い付けず、合わせズレ対策が重要度を増している。
【０００３】合わせズレ対策の一つとして、コンタクト
ホールと配線のボーダレスを実現した技術に、例えば、
「C.W.Kaanta et al. ”Dual Damascene: A ULSI Wirin
g Technology“，VMIC, pp.144-152,1991 」記載の技術
がある。また、この技術をＤＲＡＭのビット線コンタク
トとビット線に応用したものに、「D.Kenney et al．”
A Buried-Plate Trench Cell for 64-Mb DRAM “，VLIS
Tech. Symp, pp.14-15,1992」記載のメモリセルがあ
る。
ホールと配線のボーダレスを実現した技術に、例えば、
「C.W.Kaanta et al. ”Dual Damascene: A ULSI Wirin
g Technology“，VMIC, pp.144-152,1991 」記載の技術
がある。また、この技術をＤＲＡＭのビット線コンタク
トとビット線に応用したものに、「D.Kenney et al．”
A Buried-Plate Trench Cell for 64-Mb DRAM “，VLIS
Tech. Symp, pp.14-15,1992」記載のメモリセルがあ
る。
【０００４】また、ＳＴＣ型キャパシタを用いたセルに
おいては、メモリセルキャパシタをビット線に対して自
己整合的に形成する技術として、例えば、「M.Fukumoto
etal, ”Stacked capacitor cell technology for 16M
DRAM using double self-aligned contacts “, ESSDE
RC 90, pp.461-464,1990 」記載のメモリセルが提案さ
れている。
おいては、メモリセルキャパシタをビット線に対して自
己整合的に形成する技術として、例えば、「M.Fukumoto
etal, ”Stacked capacitor cell technology for 16M
DRAM using double self-aligned contacts “, ESSDE
RC 90, pp.461-464,1990 」記載のメモリセルが提案さ
れている。
【０００５】以下、図９を用いて、上記Dual Damascene
技術を説明する。まず、下層配線１０１上に、平坦化さ
れた層間絶縁膜１０２を形成する。次に、層間絶縁膜１
０２上に、コンタクトホールパターン１０３を有する第
１のレジスト１０４と、上層配線パターン１０５を有す
る第２のレジスト１０６を形成する（図９（ａ））。次
に、上記レジスト１０４、１０６をマスクに、層間絶縁
膜１０２を選択的にエッチングし、コンタクトホール１
０７を形成する（図９（ｂ））。次に、露出している第
１のレジスト１０４を一部除去し、上層配線パターン１
０８を形成する（図９（ｃ））。このとき、第２のレジ
スト１０６も第１のレジスト１０４の膜厚に応じて表面
が除去される。次に、層間絶縁膜１０２を選択的にエッ
チングし、コンタクトホール１０９及び上層配線パター
ン１１０を形成する（図９（ｄ））。次に、メタル１１
１を堆積し、コンタクトホール１０９及び上層配線パタ
ーン１１０を完全に埋め込む（図９（ｅ））。次に、Ｃ
ＭＰ（Chemical Mechanical Polishing ）法を用いてメ
タル１１１をエッチバックし、上層配線１１２を形成す
ると共に表面を平坦化する（図９（ｆ））。
技術を説明する。まず、下層配線１０１上に、平坦化さ
れた層間絶縁膜１０２を形成する。次に、層間絶縁膜１
０２上に、コンタクトホールパターン１０３を有する第
１のレジスト１０４と、上層配線パターン１０５を有す
る第２のレジスト１０６を形成する（図９（ａ））。次
に、上記レジスト１０４、１０６をマスクに、層間絶縁
膜１０２を選択的にエッチングし、コンタクトホール１
０７を形成する（図９（ｂ））。次に、露出している第
１のレジスト１０４を一部除去し、上層配線パターン１
０８を形成する（図９（ｃ））。このとき、第２のレジ
スト１０６も第１のレジスト１０４の膜厚に応じて表面
が除去される。次に、層間絶縁膜１０２を選択的にエッ
チングし、コンタクトホール１０９及び上層配線パター
ン１１０を形成する（図９（ｄ））。次に、メタル１１
１を堆積し、コンタクトホール１０９及び上層配線パタ
ーン１１０を完全に埋め込む（図９（ｅ））。次に、Ｃ
ＭＰ（Chemical Mechanical Polishing ）法を用いてメ
タル１１１をエッチバックし、上層配線１１２を形成す
ると共に表面を平坦化する（図９（ｆ））。
【０００６】
【発明が解決しようとする課題】ところで、このDual D
amascene技術を、ＳＴＣ型キャパシタを用いたセルに応
用した場合、メモリキャパシタをビット線に対して自己
整合的に形成することができないという問題があった。
amascene技術を、ＳＴＣ型キャパシタを用いたセルに応
用した場合、メモリキャパシタをビット線に対して自己
整合的に形成することができないという問題があった。
【０００７】すなわち、メモリキャパシタを形成するた
めには、層間絶縁膜１０２に対し、半導体基板に形成さ
れたソース、ドレイン拡散層の表面に通じる自己整合コ
ンタクトホールを形成する必要がある。しかし、上層配
線１１２は表面が露出しているために、層間絶縁膜１０
２をエッチングしてコンタクトホールを形成する際に上
層配線１１２が露出されてしまうからである。そのため
には、図１０に示すように、予め上層配線１１２上にエ
ッチングマスクとなる絶縁膜１１３を形成した後にコン
タクトホール１１４を形成しなければならない。しか
し、この場合には自己整合コンタクトホールとはなら
ず、合わせ余裕を見て、上層配線１１２から所定の距離
だけ離してコンタクトホール１１４を形成しなければな
らないため、配線間隔が大きくなり、微細化は困難であ
る。
めには、層間絶縁膜１０２に対し、半導体基板に形成さ
れたソース、ドレイン拡散層の表面に通じる自己整合コ
ンタクトホールを形成する必要がある。しかし、上層配
線１１２は表面が露出しているために、層間絶縁膜１０
２をエッチングしてコンタクトホールを形成する際に上
層配線１１２が露出されてしまうからである。そのため
には、図１０に示すように、予め上層配線１１２上にエ
ッチングマスクとなる絶縁膜１１３を形成した後にコン
タクトホール１１４を形成しなければならない。しか
し、この場合には自己整合コンタクトホールとはなら
ず、合わせ余裕を見て、上層配線１１２から所定の距離
だけ離してコンタクトホール１１４を形成しなければな
らないため、配線間隔が大きくなり、微細化は困難であ
る。
【０００８】この発明は上記のような事情を考慮してな
されたものであり、その目的は、ビット線に対して自己
整合的に形成されるコンタクトホールを有する半導体装
置及びその製造方法を提供することである。
されたものであり、その目的は、ビット線に対して自己
整合的に形成されるコンタクトホールを有する半導体装
置及びその製造方法を提供することである。
【０００９】
【課題を解決するための手段】請求項１に係る半導体装
置の製造方法は、半導体基板上に第１絶縁膜を形成する
工程と、上記第１絶縁膜に溝を形成する工程と、上記溝
内を導電膜で充填する工程と、上記導電膜の表面を所定
の厚みだけエッチングして上記第１絶縁膜との段差を形
成する工程と、上記段差部を第２絶縁膜で充填する工程
とを具備している。
置の製造方法は、半導体基板上に第１絶縁膜を形成する
工程と、上記第１絶縁膜に溝を形成する工程と、上記溝
内を導電膜で充填する工程と、上記導電膜の表面を所定
の厚みだけエッチングして上記第１絶縁膜との段差を形
成する工程と、上記段差部を第２絶縁膜で充填する工程
とを具備している。
【００１０】請求項２に係る半導体装置の製造方法は、
請求項１に記載の半導体装置の製造方法において、前記
第１絶縁膜に溝を形成した後にこの溝の側壁に第３絶縁
膜からなるスペーサを形成する工程をさらに具備してい
る。
請求項１に記載の半導体装置の製造方法において、前記
第１絶縁膜に溝を形成した後にこの溝の側壁に第３絶縁
膜からなるスペーサを形成する工程をさらに具備してい
る。
【００１１】請求項３に係る半導体装置の製造方法は、
半導体基板上に第１絶縁膜を形成する工程と、上記第１
絶縁膜に溝を形成する工程と、上記溝内を導電膜で充填
する工程と、上記導電膜の表面を所定の厚みだけエッチ
ングして上記第１絶縁膜との段差を形成する工程と、上
記段差部を第２絶縁膜で充填する工程と、上記第２絶縁
膜をマスクとして用いた選択的エッチング法によって上
記第１絶縁膜をエッチングし、上記溝に隣接するコンタ
クトホールを形成する工程とを具備している。
半導体基板上に第１絶縁膜を形成する工程と、上記第１
絶縁膜に溝を形成する工程と、上記溝内を導電膜で充填
する工程と、上記導電膜の表面を所定の厚みだけエッチ
ングして上記第１絶縁膜との段差を形成する工程と、上
記段差部を第２絶縁膜で充填する工程と、上記第２絶縁
膜をマスクとして用いた選択的エッチング法によって上
記第１絶縁膜をエッチングし、上記溝に隣接するコンタ
クトホールを形成する工程とを具備している。
【００１２】請求項４に係る半導体装置の製造方法は、
請求項３に記載の半導体装置の製造方法において、前記
第１絶縁膜に溝を形成した後にこの溝の側壁に第３絶縁
膜からなる第１のスペーサを形成する工程をさらに具備
している。
請求項３に記載の半導体装置の製造方法において、前記
第１絶縁膜に溝を形成した後にこの溝の側壁に第３絶縁
膜からなる第１のスペーサを形成する工程をさらに具備
している。
【００１３】請求項５に係る半導体装置の製造方法は、
請求項３に記載の半導体装置の製造方法において、前記
コンタクトホールの側壁に第４絶縁膜からなる第２のス
ペーサを形成する工程をさらに具備している。
請求項３に記載の半導体装置の製造方法において、前記
コンタクトホールの側壁に第４絶縁膜からなる第２のス
ペーサを形成する工程をさらに具備している。
【００１４】請求項６に係る半導体装置の製造方法は、
半導体基板上に第１絶縁膜を形成する工程と、上記第１
絶縁膜に溝を形成する工程と、上記溝の内壁に第１導電
膜を形成する工程と、上記溝内を第２導電膜で充填する
工程と、上記第２導電膜の表面を所定の厚みだけエッチ
ングすると同時に上記第１導電膜を上記第２導電膜のエ
ッチング量よりも多くエッチングして上記第１絶縁膜と
の段差を形成する工程と、上記段差部を第２絶縁膜で充
填する工程とを具備している。
半導体基板上に第１絶縁膜を形成する工程と、上記第１
絶縁膜に溝を形成する工程と、上記溝の内壁に第１導電
膜を形成する工程と、上記溝内を第２導電膜で充填する
工程と、上記第２導電膜の表面を所定の厚みだけエッチ
ングすると同時に上記第１導電膜を上記第２導電膜のエ
ッチング量よりも多くエッチングして上記第１絶縁膜と
の段差を形成する工程と、上記段差部を第２絶縁膜で充
填する工程とを具備している。
【００１５】請求項７に係る半導体記憶装置の製造方法
は、請求項６に記載の半導体記憶装置の製造方法におい
て、第１絶縁膜に溝を形成した後に、この溝の側壁に第
３絶縁膜からなるスペーサを形成する工程をさらに具備
している。
は、請求項６に記載の半導体記憶装置の製造方法におい
て、第１絶縁膜に溝を形成した後に、この溝の側壁に第
３絶縁膜からなるスペーサを形成する工程をさらに具備
している。
【００１６】請求項８に係る半導体記憶装置の製造方法
は、半導体基板上に第１絶縁膜を形成する工程と、上記
第１絶縁膜に溝を形成する工程と、上記溝内を導電膜で
充填してビット線を形成する工程と、上記導電膜の表面
を所定の厚みだけエッチングして上記第１絶縁膜との段
差を形成する工程と、上記段差部を第２絶縁膜で充填す
る工程と、上記第２絶縁膜をマスクとして用いた選択的
エッチング法によって上記第１絶縁膜をエッチングし、
上記溝に隣接するストレージノードコンタクトホールを
形成する工程とを具備している。
は、半導体基板上に第１絶縁膜を形成する工程と、上記
第１絶縁膜に溝を形成する工程と、上記溝内を導電膜で
充填してビット線を形成する工程と、上記導電膜の表面
を所定の厚みだけエッチングして上記第１絶縁膜との段
差を形成する工程と、上記段差部を第２絶縁膜で充填す
る工程と、上記第２絶縁膜をマスクとして用いた選択的
エッチング法によって上記第１絶縁膜をエッチングし、
上記溝に隣接するストレージノードコンタクトホールを
形成する工程とを具備している。
【００１７】請求項９に係る半導体記憶装置の製造方法
は、請求項８に記載の半導体記憶装置の製造方法におい
て、前記第１絶縁膜に溝を形成した後にこの溝の側壁に
第３絶縁膜からなるスペーサを形成する工程をさらに具
備している。
は、請求項８に記載の半導体記憶装置の製造方法におい
て、前記第１絶縁膜に溝を形成した後にこの溝の側壁に
第３絶縁膜からなるスペーサを形成する工程をさらに具
備している。
【００１８】請求項１０に係る半導体記憶装置の製造方
法は、請求項８に記載の半導体記憶装置の製造方法にお
いて、前記ストレージノードコンタクトホールの側壁に
第４絶縁膜からなるスペーサを形成する工程をさらに具
備している。
法は、請求項８に記載の半導体記憶装置の製造方法にお
いて、前記ストレージノードコンタクトホールの側壁に
第４絶縁膜からなるスペーサを形成する工程をさらに具
備している。
【００１９】請求項１１に係る半導体記憶装置の製造方
法は、半導体基板に素子分離絶縁膜を形成する工程と、
上記半導体基板にゲート絶縁膜を介してゲート電極を形
成すると共に上記半導体基板に不純物を導入してソー
ス、ドレイン拡散層を形成してＭＯＳＦＥＴを形成する
工程と、上記ＭＯＳＦＥＴを被覆するように第１絶縁膜
を形成する工程と、上記第１絶縁膜にビット線コンタク
トホールを形成する工程と、上記第１絶縁膜に、後にビ
ット線が形成される溝を形成する工程と、上記溝及びビ
ット線コンタクトホール内を導電膜で充填し、上記ＭＯ
ＳＦＥＴのソース、ドレイン拡散層のうち一方の拡散層
と電気的に接続されたビット線を形成する工程と、上記
導電膜の表面を所定の厚みだけエッチングして上記第１
絶縁膜との段差を形成する工程と、上記段差部を第２絶
縁膜で充填する工程と、上記第２絶縁膜をマスクとして
用いた選択的エッチング法によって上記第１絶縁膜をエ
ッチングし、上記ビット線に隣接するストレージノード
コンタクトホールを形成する工程と、上記ストレージノ
ードコンタクトホールの側壁に第３絶縁膜からなるスペ
ーサを形成する工程と、上記ストレージノードコンタク
トホールを導電膜で充填する工程と、上記ＭＯＳＦＥＴ
のソース、ドレイン拡散層のうち他方の拡散層と電気的
に接続したストレージ電極、キャパシタ絶縁膜及びプレ
ート電極を順次形成してキャパシタを形成する工程とを
具備している。
法は、半導体基板に素子分離絶縁膜を形成する工程と、
上記半導体基板にゲート絶縁膜を介してゲート電極を形
成すると共に上記半導体基板に不純物を導入してソー
ス、ドレイン拡散層を形成してＭＯＳＦＥＴを形成する
工程と、上記ＭＯＳＦＥＴを被覆するように第１絶縁膜
を形成する工程と、上記第１絶縁膜にビット線コンタク
トホールを形成する工程と、上記第１絶縁膜に、後にビ
ット線が形成される溝を形成する工程と、上記溝及びビ
ット線コンタクトホール内を導電膜で充填し、上記ＭＯ
ＳＦＥＴのソース、ドレイン拡散層のうち一方の拡散層
と電気的に接続されたビット線を形成する工程と、上記
導電膜の表面を所定の厚みだけエッチングして上記第１
絶縁膜との段差を形成する工程と、上記段差部を第２絶
縁膜で充填する工程と、上記第２絶縁膜をマスクとして
用いた選択的エッチング法によって上記第１絶縁膜をエ
ッチングし、上記ビット線に隣接するストレージノード
コンタクトホールを形成する工程と、上記ストレージノ
ードコンタクトホールの側壁に第３絶縁膜からなるスペ
ーサを形成する工程と、上記ストレージノードコンタク
トホールを導電膜で充填する工程と、上記ＭＯＳＦＥＴ
のソース、ドレイン拡散層のうち他方の拡散層と電気的
に接続したストレージ電極、キャパシタ絶縁膜及びプレ
ート電極を順次形成してキャパシタを形成する工程とを
具備している。
【００２０】請求項１２に係る半導体記憶装置の製造方
法は、請求項１１に記載の半導体記憶装置の製造方法に
おいて、前記第１絶縁膜に溝を形成した後にこの溝の側
壁に第４絶縁膜からなるスペーサを形成する工程をさら
に具備している。
法は、請求項１１に記載の半導体記憶装置の製造方法に
おいて、前記第１絶縁膜に溝を形成した後にこの溝の側
壁に第４絶縁膜からなるスペーサを形成する工程をさら
に具備している。
【００２１】請求項１３に係る半導体装置は、半導体基
板上に形成された第１絶縁膜と、上記第１絶縁膜に形成
された溝と、上記溝の内周面に上記溝を完全に埋め込ま
ない程度の厚みに形成された第１導電膜と、上記第１導
電膜上に設けられ上記溝を途中まで埋め込むように形成
された第２導電膜と、上記第１、第２導電膜上に設けら
れ上記溝を完全に埋め込むように形成された第２絶縁膜
とを具備している。
板上に形成された第１絶縁膜と、上記第１絶縁膜に形成
された溝と、上記溝の内周面に上記溝を完全に埋め込ま
ない程度の厚みに形成された第１導電膜と、上記第１導
電膜上に設けられ上記溝を途中まで埋め込むように形成
された第２導電膜と、上記第１、第２導電膜上に設けら
れ上記溝を完全に埋め込むように形成された第２絶縁膜
とを具備している。
【００２２】請求項１４に係る半導体装置は、請求項１
３に記載の半導体装置において、前記第２導電膜が高融
点金属からなる。請求項１５に係る半導体装置は、請求
項１３に記載の半導体装置において、前記第１導電膜が
バリアメタルからなる。
３に記載の半導体装置において、前記第２導電膜が高融
点金属からなる。請求項１５に係る半導体装置は、請求
項１３に記載の半導体装置において、前記第１導電膜が
バリアメタルからなる。
【００２３】請求項１６に係る半導体装置は、請求項１
３に記載の半導体装置において、前記溝の側壁には第３
絶縁膜からなるスペーサが形成されている。請求項１７
に係る半導体装置は、半導体基板上に形成された第１絶
縁膜と、上記第１絶縁膜に形成された溝と、上記溝の上
部を除いた内周面に上記溝を完全に埋め込まない程度の
厚みに形成された第１導電膜と、上記第１導電膜上に設
けられ、上面が上記溝の側壁上に位置する上記第１導電
膜の上面よりも高くなるように形成された第２導電膜
と、上記溝を完全に埋め込むように形成された第２絶縁
膜とを具備している。
３に記載の半導体装置において、前記溝の側壁には第３
絶縁膜からなるスペーサが形成されている。請求項１７
に係る半導体装置は、半導体基板上に形成された第１絶
縁膜と、上記第１絶縁膜に形成された溝と、上記溝の上
部を除いた内周面に上記溝を完全に埋め込まない程度の
厚みに形成された第１導電膜と、上記第１導電膜上に設
けられ、上面が上記溝の側壁上に位置する上記第１導電
膜の上面よりも高くなるように形成された第２導電膜
と、上記溝を完全に埋め込むように形成された第２絶縁
膜とを具備している。
【００２４】請求項１８に係る半導体装置は、請求項１
７に記載の半導体装置において、前記第２導電膜が高融
点金属からなる。請求項１９に係る半導体装置は、請求
項１７に記載の半導体装置において、前記第１導電膜が
バリアメタルからなる。
７に記載の半導体装置において、前記第２導電膜が高融
点金属からなる。請求項１９に係る半導体装置は、請求
項１７に記載の半導体装置において、前記第１導電膜が
バリアメタルからなる。
【００２５】請求項２０に係る半導体装置は、請求項１
７に記載の半導体装置において、前記第１絶縁膜が酸化
シリコンからなりかつ前記第２絶縁膜が窒化シリコンか
らなる。
７に記載の半導体装置において、前記第１絶縁膜が酸化
シリコンからなりかつ前記第２絶縁膜が窒化シリコンか
らなる。
【００２６】請求項２１に係る半導体装置は、半導体基
板上に形成された第１絶縁膜と、上記第１絶縁膜に互い
に離間して形成された第１及び第２の溝と、上記第１絶
縁膜の上記第１及び第２の溝で挟まれた領域に形成され
たコンタクトホールと、上記第１及び第２の溝の側壁に
形成された第２絶縁膜からなる第１のスペーサと、上記
第１及び第２の各溝の内周面にそれぞれの溝を完全に埋
め込まない程度の厚みに形成された第１導電膜と、上記
第１導電膜上に設けられ上記第１及び第２の溝を完全に
埋め込むように形成された第２導電膜と、上記コンタク
トホールの側壁に形成された第３絶縁膜からなる第２の
スペーサと、上記コンタクトホールの内周面にこのコン
タクトホールを完全に埋め込まない程度の厚みに形成さ
れた第３導電膜と、上記第３導電膜上に設けられ上記コ
ンタクトホールを埋め込むように形成された第４導電膜
とを具備している。
板上に形成された第１絶縁膜と、上記第１絶縁膜に互い
に離間して形成された第１及び第２の溝と、上記第１絶
縁膜の上記第１及び第２の溝で挟まれた領域に形成され
たコンタクトホールと、上記第１及び第２の溝の側壁に
形成された第２絶縁膜からなる第１のスペーサと、上記
第１及び第２の各溝の内周面にそれぞれの溝を完全に埋
め込まない程度の厚みに形成された第１導電膜と、上記
第１導電膜上に設けられ上記第１及び第２の溝を完全に
埋め込むように形成された第２導電膜と、上記コンタク
トホールの側壁に形成された第３絶縁膜からなる第２の
スペーサと、上記コンタクトホールの内周面にこのコン
タクトホールを完全に埋め込まない程度の厚みに形成さ
れた第３導電膜と、上記第３導電膜上に設けられ上記コ
ンタクトホールを埋め込むように形成された第４導電膜
とを具備している。
【００２７】請求項２２に係る半導体装置は、請求項２
１に記載の半導体装置において、前記第１絶縁膜及び第
３絶縁膜のそれぞれがバリアメタルである。請求項２３
に係る半導体記憶装置は、半導体基板に形成された素子
分離絶縁膜と、上記半導体基板にゲート絶縁膜を介して
設けられたゲート電極及び上記半導体基板に設けられた
ソース、ドレイン拡散層からなるＭＯＳＦＥＴと、上記
ＭＯＳＦＥＴを被覆するように形成された第１絶縁膜
と、上記第１絶縁膜に形成されたビット線コンタクトホ
ール及びビット線形成用の溝と、上記溝を途中まで充填
するように設けられた第１導電膜からなり、上記ＭＯＳ
ＦＥＴのソース、ドレイン拡散層のうち一方の拡散層と
電気的に接続されたビット線と、上記溝を完全に充填す
るように設けられた第２絶縁膜と、上記ビット線に隣接
するように上記第１絶縁膜に設けられたストレージノー
ドコンタクトホールと、上記ストレージノードコンタク
トホールの側壁に設けられた第３絶縁膜からなるスペー
サと、上記ストレージノードコンタクトホールを充填す
る第２導電膜と、ストレージ電極、キャパシタ絶縁膜及
びプレート電極からなり、上記ＭＯＳＦＥＴのソース、
ドレイン拡散層のうち他方の拡散層と電気的に接続され
たキャパシタとを具備している。
１に記載の半導体装置において、前記第１絶縁膜及び第
３絶縁膜のそれぞれがバリアメタルである。請求項２３
に係る半導体記憶装置は、半導体基板に形成された素子
分離絶縁膜と、上記半導体基板にゲート絶縁膜を介して
設けられたゲート電極及び上記半導体基板に設けられた
ソース、ドレイン拡散層からなるＭＯＳＦＥＴと、上記
ＭＯＳＦＥＴを被覆するように形成された第１絶縁膜
と、上記第１絶縁膜に形成されたビット線コンタクトホ
ール及びビット線形成用の溝と、上記溝を途中まで充填
するように設けられた第１導電膜からなり、上記ＭＯＳ
ＦＥＴのソース、ドレイン拡散層のうち一方の拡散層と
電気的に接続されたビット線と、上記溝を完全に充填す
るように設けられた第２絶縁膜と、上記ビット線に隣接
するように上記第１絶縁膜に設けられたストレージノー
ドコンタクトホールと、上記ストレージノードコンタク
トホールの側壁に設けられた第３絶縁膜からなるスペー
サと、上記ストレージノードコンタクトホールを充填す
る第２導電膜と、ストレージ電極、キャパシタ絶縁膜及
びプレート電極からなり、上記ＭＯＳＦＥＴのソース、
ドレイン拡散層のうち他方の拡散層と電気的に接続され
たキャパシタとを具備している。
【００２８】請求項２４に係る半導体記憶装置は、配線
を形成する第１導電膜と、上記配線に隣接し、上記配線
の上層と下層とを接続するためのコンタクトホールと、
上記コンタクトホールを充填する第２導電膜と、上記第
１、第２導電膜相互間に形成され、上記第１、第２導電
膜を電気的に分離するスペーサとを具備し、配線下部の
スペーサの膜厚よりも配線上部のスペーサの膜厚が厚い
ことを特徴としている。
を形成する第１導電膜と、上記配線に隣接し、上記配線
の上層と下層とを接続するためのコンタクトホールと、
上記コンタクトホールを充填する第２導電膜と、上記第
１、第２導電膜相互間に形成され、上記第１、第２導電
膜を電気的に分離するスペーサとを具備し、配線下部の
スペーサの膜厚よりも配線上部のスペーサの膜厚が厚い
ことを特徴としている。
【００２９】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態を説明する。図１（ａ）〜（ｅ）はこの発明
の第１の実施の形態に係る半導体装置の製造方法を工程
順に示す断面図ある。
実施の形態を説明する。図１（ａ）〜（ｅ）はこの発明
の第１の実施の形態に係る半導体装置の製造方法を工程
順に示す断面図ある。
【００３０】まず、半導体基板上に形成された酸化シリ
コン膜１に、周知のリソグラフィ法及びＲＩＥ（Reacti
ve Ion Etching）法を用いて溝２を形成する。次に、上
記溝２を完全に埋め込まない程度の厚みに、ＴｉＮまた
はＷＮ等のバリアメタル３をスパッタリング法を用いて
全面に堆積し、続いて高融点金属膜、例えばタングステ
ン膜４をＣＶＤ（Chemical Vapor Deposition ）法を用
いて全面に堆積し、溝２を完全に充填する。そして、次
にＣＭＰ法を用いて酸化シリコン膜１が露出するまでタ
ングステン膜４及びバリアメタル３を削り、表面を平坦
化すると同時にタングステン膜４からなる配線層を形成
する。その後、ＲＩＥ法を用いてタングステン膜４及び
バリアメタル３を選択的にエッチングし、段差５を形成
する（図１（ａ））。
コン膜１に、周知のリソグラフィ法及びＲＩＥ（Reacti
ve Ion Etching）法を用いて溝２を形成する。次に、上
記溝２を完全に埋め込まない程度の厚みに、ＴｉＮまた
はＷＮ等のバリアメタル３をスパッタリング法を用いて
全面に堆積し、続いて高融点金属膜、例えばタングステ
ン膜４をＣＶＤ（Chemical Vapor Deposition ）法を用
いて全面に堆積し、溝２を完全に充填する。そして、次
にＣＭＰ法を用いて酸化シリコン膜１が露出するまでタ
ングステン膜４及びバリアメタル３を削り、表面を平坦
化すると同時にタングステン膜４からなる配線層を形成
する。その後、ＲＩＥ法を用いてタングステン膜４及び
バリアメタル３を選択的にエッチングし、段差５を形成
する（図１（ａ））。
【００３１】次に窒化シリコン膜６をＣＶＤ法を用いて
全面に堆積して段差５を充填した後、続いて、ＣＭＰ法
を用いて窒化シリコン膜６を削り、表面を平坦化する
（図１（ｂ））。
全面に堆積して段差５を充填した後、続いて、ＣＭＰ法
を用いて窒化シリコン膜６を削り、表面を平坦化する
（図１（ｂ））。
【００３２】これまでの工程により、半導体基板上に形
成された酸化シリコン膜１には溝２が形成され、この溝
２の内周面にはこの溝２を完全に埋め込まない程度の厚
みのバリアメタル３が形成され、上記バリアメタル３上
には、溝を２を途中まで埋め込むようにタングステン膜
４形成され、さらにタングステン膜４上には溝２を完全
に埋め込むような窒化シリコン膜６が形成される。
成された酸化シリコン膜１には溝２が形成され、この溝
２の内周面にはこの溝２を完全に埋め込まない程度の厚
みのバリアメタル３が形成され、上記バリアメタル３上
には、溝を２を途中まで埋め込むようにタングステン膜
４形成され、さらにタングステン膜４上には溝２を完全
に埋め込むような窒化シリコン膜６が形成される。
【００３３】このような方法によれば、従来のDamascen
e 技術では達成し得なかった自己整合コンタクトを形成
する上で必要になる、配線層直上の絶縁膜（窒化シリコ
ン膜６）が形成される。
e 技術では達成し得なかった自己整合コンタクトを形成
する上で必要になる、配線層直上の絶縁膜（窒化シリコ
ン膜６）が形成される。
【００３４】次に、溝２に直交するライン／スペースパ
ターンを用いてフォトレジスト７を形成し、このフォト
レジスト７及び窒化シリコン膜６に対して選択比の高い
条件を用いて酸化シリコン膜１をＲＩＥ法によりエッチ
ングし、コンタクトホール８を自己整合的に形成する
（図１（ｃ））。
ターンを用いてフォトレジスト７を形成し、このフォト
レジスト７及び窒化シリコン膜６に対して選択比の高い
条件を用いて酸化シリコン膜１をＲＩＥ法によりエッチ
ングし、コンタクトホール８を自己整合的に形成する
（図１（ｃ））。
【００３５】次に、フォトレジスト７を除去し、全面に
窒化シリコン膜を堆積した後、全面をＲＩＥ法を用いて
エッチバックし、コンタクトホール８の側壁に窒化シリ
コン膜からなるサイドウォール９を形成する（図１
（ｄ））。
窒化シリコン膜を堆積した後、全面をＲＩＥ法を用いて
エッチバックし、コンタクトホール８の側壁に窒化シリ
コン膜からなるサイドウォール９を形成する（図１
（ｄ））。
【００３６】次にバリアメタル１０及びタングステン膜
１１を順次堆積し、コンタクトホール８を充填する。次
に、ＣＭＰ法を用いて酸化シリコン膜１及び窒化シリコ
ン膜６が露出するまでタングステン膜１１及びバリアメ
タル１０を削り、表面を平坦化する（図１（ｅ））。
１１を順次堆積し、コンタクトホール８を充填する。次
に、ＣＭＰ法を用いて酸化シリコン膜１及び窒化シリコ
ン膜６が露出するまでタングステン膜１１及びバリアメ
タル１０を削り、表面を平坦化する（図１（ｅ））。
【００３７】このような方法を用いることで、 Damasce
ne配線（タングステン膜４）に対して自己整合的に、こ
の Damascene配線に隣接するコンタクトを形成すること
ができる。従って、 Damascene配線を採用した半導体装
置において、 Damascene配線相互間にコンタクトを設け
る場合に、コンタクトを設ける際の余分な位置合わせ余
裕を取る必要がないので、 Damascene配線相互の間隔を
十分に小さくすることができ、集積化する際のチップサ
イズの縮小化を図ることができる。
ne配線（タングステン膜４）に対して自己整合的に、こ
の Damascene配線に隣接するコンタクトを形成すること
ができる。従って、 Damascene配線を採用した半導体装
置において、 Damascene配線相互間にコンタクトを設け
る場合に、コンタクトを設ける際の余分な位置合わせ余
裕を取る必要がないので、 Damascene配線相互の間隔を
十分に小さくすることができ、集積化する際のチップサ
イズの縮小化を図ることができる。
【００３８】なお、このようにして製造された半導体装
置において、上記タングステン膜４からなる配線層はメ
モリセルのビット線として使用され、このビット線に隣
接して形成されたコンタクトはメモリセルのストレージ
ノードコンタクトとして使用される。
置において、上記タングステン膜４からなる配線層はメ
モリセルのビット線として使用され、このビット線に隣
接して形成されたコンタクトはメモリセルのストレージ
ノードコンタクトとして使用される。
【００３９】次にこの発明の第２の実施の形態に係る半
導体装置の製造方法を図２（ａ）〜（ｅ）を用いて説明
する。上記第１の実施の形態に係る半導体装置の製造方
法において、酸化シリコン膜１をエッチングしてコンタ
クトホール８を形成する際に、酸化シリコン膜１のエッ
チングは、窒化シリコン膜６に対して選択比の高い条件
を用いて行っている。しかし、このエッチング選択比は
有限の値であるから、窒化シリコン膜６自体も僅かにエ
ッチングされる。このとき、エッチング条件のゆらぎ、
膜厚のゆらぎ等によって、ある確率でスペーサである窒
化シリコン膜６がエッチングされ、短絡が生じる場合が
ある。この短絡の過程を詳細に調べると、配線層の肩の
部分で生じることが分かっている。そこで、この第２の
実施の形態に係る半導体装置では、上記配線層の肩の部
分で生じる短絡を防止するようにしたものである。
導体装置の製造方法を図２（ａ）〜（ｅ）を用いて説明
する。上記第１の実施の形態に係る半導体装置の製造方
法において、酸化シリコン膜１をエッチングしてコンタ
クトホール８を形成する際に、酸化シリコン膜１のエッ
チングは、窒化シリコン膜６に対して選択比の高い条件
を用いて行っている。しかし、このエッチング選択比は
有限の値であるから、窒化シリコン膜６自体も僅かにエ
ッチングされる。このとき、エッチング条件のゆらぎ、
膜厚のゆらぎ等によって、ある確率でスペーサである窒
化シリコン膜６がエッチングされ、短絡が生じる場合が
ある。この短絡の過程を詳細に調べると、配線層の肩の
部分で生じることが分かっている。そこで、この第２の
実施の形態に係る半導体装置では、上記配線層の肩の部
分で生じる短絡を防止するようにしたものである。
【００４０】すなわち、前記第１の実施の形態の方法と
同様に、まず、半導体基板上に形成された酸化シリコン
膜１に、周知のリソグラフィ法及びＲＩＥ法を用いて溝
２を形成し、次に、上記溝２を完全に埋め込まない程度
の厚みに、バリアメタル３をスパッタリング法を用いて
全面に堆積し、続いて高融点金属膜、例えばタングステ
ン膜４をＣＶＤ法を用いて全面に堆積し、溝２を完全に
充填する。
同様に、まず、半導体基板上に形成された酸化シリコン
膜１に、周知のリソグラフィ法及びＲＩＥ法を用いて溝
２を形成し、次に、上記溝２を完全に埋め込まない程度
の厚みに、バリアメタル３をスパッタリング法を用いて
全面に堆積し、続いて高融点金属膜、例えばタングステ
ン膜４をＣＶＤ法を用いて全面に堆積し、溝２を完全に
充填する。
【００４１】その後、Ｃｌ2 系のガスを用いたＲＩＥ法
でタングステン膜４及びバリアメタル３を選択的にエッ
チングし、段差５を形成する。このとき、Ｃｌ2 系のガ
スに対して、タングステンよりもチタン化合物（Ｔｉ
Ｎ）の方がエッチングレートが速いため、配線層の上部
両側にバリアメタル３の膜厚に対応した浅い溝１２が形
成される（図２（ａ））。
でタングステン膜４及びバリアメタル３を選択的にエッ
チングし、段差５を形成する。このとき、Ｃｌ2 系のガ
スに対して、タングステンよりもチタン化合物（Ｔｉ
Ｎ）の方がエッチングレートが速いため、配線層の上部
両側にバリアメタル３の膜厚に対応した浅い溝１２が形
成される（図２（ａ））。
【００４２】この後は、前記第１の実施の形態の方法と
同様に、窒化シリコン膜６をＣＶＤ法を用いて全面に堆
積して段差５を充填し、次に、ＣＭＰ法を用いて窒化シ
リコン膜６を削り、表面を平坦化し（図２（ｂ））、さ
らに溝２に直交するライン／スペースパターンを用いて
フォトレジスト７を形成して酸化シリコン膜１をＲＩＥ
法によりエッチングし、コンタクトホール８を自己整合
的に形成し（図２（ｃ））、フォトレジスト７を除去し
た後に、全面に窒化シリコン膜を堆積し、全面をＲＩＥ
法を用いてエッチバックし、コンタクトホール８の側壁
に窒化シリコン膜からなるサイドウォール９を形成し
（図２（ｄ））、続いてバリアメタル１０及びタングス
テン膜１１を順次堆積し、コンタクトホール８を充填す
る。そしてさらに、ＣＭＰ法を用いて酸化シリコン膜１
及び窒化シリコン膜６が露出するまでタングステン膜１
１及びバリアメタル１０を削り、表面を平坦化する（図
２（ｅ））。
同様に、窒化シリコン膜６をＣＶＤ法を用いて全面に堆
積して段差５を充填し、次に、ＣＭＰ法を用いて窒化シ
リコン膜６を削り、表面を平坦化し（図２（ｂ））、さ
らに溝２に直交するライン／スペースパターンを用いて
フォトレジスト７を形成して酸化シリコン膜１をＲＩＥ
法によりエッチングし、コンタクトホール８を自己整合
的に形成し（図２（ｃ））、フォトレジスト７を除去し
た後に、全面に窒化シリコン膜を堆積し、全面をＲＩＥ
法を用いてエッチバックし、コンタクトホール８の側壁
に窒化シリコン膜からなるサイドウォール９を形成し
（図２（ｄ））、続いてバリアメタル１０及びタングス
テン膜１１を順次堆積し、コンタクトホール８を充填す
る。そしてさらに、ＣＭＰ法を用いて酸化シリコン膜１
及び窒化シリコン膜６が露出するまでタングステン膜１
１及びバリアメタル１０を削り、表面を平坦化する（図
２（ｅ））。
【００４３】このような方法によれば、配線層の肩の部
分の窒化シリコン膜を溝２の側壁の部分よりも厚く形成
することができるので、前記のような短絡が生じる確率
を著しく低減することができ、高歩留まり、高信頼性の
半導体装置を製造することができる。
分の窒化シリコン膜を溝２の側壁の部分よりも厚く形成
することができるので、前記のような短絡が生じる確率
を著しく低減することができ、高歩留まり、高信頼性の
半導体装置を製造することができる。
【００４４】図３（ａ）〜（ｆ）はこの発明の第３の実
施の形態に係る半導体装置の製造方法を工程順に示す断
面図ある。まず、半導体基板上に形成された酸化シリコ
ン膜１に、周知のリソグラフィ法及びＲＩＥ法を用いて
溝２を形成する。次に、上記溝２を完全に埋め込まない
程度の厚みで、全面に窒化シリコン膜を堆積し、続いて
全面をＲＩＥ法を用いてエッチバックし、溝２の側壁に
窒化シリコン膜からなるサイドウォール１３を形成する
（図３（ａ））。
施の形態に係る半導体装置の製造方法を工程順に示す断
面図ある。まず、半導体基板上に形成された酸化シリコ
ン膜１に、周知のリソグラフィ法及びＲＩＥ法を用いて
溝２を形成する。次に、上記溝２を完全に埋め込まない
程度の厚みで、全面に窒化シリコン膜を堆積し、続いて
全面をＲＩＥ法を用いてエッチバックし、溝２の側壁に
窒化シリコン膜からなるサイドウォール１３を形成する
（図３（ａ））。
【００４５】続いて、上記溝２を完全に埋め込まない程
度の厚みに、ＴｉＮまたはＷＮ等のバリアメタル３をス
パッタリング法を用いて全面に堆積し、続いて高融点金
属膜、例えばタングステン膜４をＣＶＤ法を用いて全面
に堆積し、溝２を完全に充填する。次にＣＭＰ法を用い
て酸化シリコン膜１が露出するまでタングステン膜４及
びバリアメタル３を削り、表面を平坦化すると同時にタ
ングステン膜４からなる配線層を形成する。その後、Ｒ
ＩＥ法を用いてタングステン膜４及びバリアメタル３を
選択的にエッチングし、段差５を形成する（図３
（ｂ））。この際、前記第２の実施の形態の方法と同様
に、タングステン膜４よりもバリアメタル３の方がエッ
チングレートが速くなる条件でエッチングを行い、配線
層の上部両側にバリアメタル３の膜厚に対応した浅い溝
を形成するようにしてもよい。
度の厚みに、ＴｉＮまたはＷＮ等のバリアメタル３をス
パッタリング法を用いて全面に堆積し、続いて高融点金
属膜、例えばタングステン膜４をＣＶＤ法を用いて全面
に堆積し、溝２を完全に充填する。次にＣＭＰ法を用い
て酸化シリコン膜１が露出するまでタングステン膜４及
びバリアメタル３を削り、表面を平坦化すると同時にタ
ングステン膜４からなる配線層を形成する。その後、Ｒ
ＩＥ法を用いてタングステン膜４及びバリアメタル３を
選択的にエッチングし、段差５を形成する（図３
（ｂ））。この際、前記第２の実施の形態の方法と同様
に、タングステン膜４よりもバリアメタル３の方がエッ
チングレートが速くなる条件でエッチングを行い、配線
層の上部両側にバリアメタル３の膜厚に対応した浅い溝
を形成するようにしてもよい。
【００４６】次に窒化シリコン膜６をＣＶＤ法を用いて
全面に堆積して段差５を充填し、続いて、ＣＭＰ法によ
り窒化シリコン膜６を削り、表面を平坦化する（図３
（ｃ））。
全面に堆積して段差５を充填し、続いて、ＣＭＰ法によ
り窒化シリコン膜６を削り、表面を平坦化する（図３
（ｃ））。
【００４７】これまでの工程により、半導体基板上に形
成された酸化シリコン膜１には溝２が形成され、この溝
２の側壁には窒化シリコン膜からなるサイドウォール１
３が形成され、さらに溝２の内周面にはこの溝２を完全
に埋め込まない程度の厚みのバリアメタル３が形成さ
れ、上記バリアメタル３上には、溝を２を途中まで埋め
込むようにタングステン膜４が形成され、さらにタング
ステン膜４上には溝２を完全に埋め込むような窒化シリ
コン膜６が形成される。
成された酸化シリコン膜１には溝２が形成され、この溝
２の側壁には窒化シリコン膜からなるサイドウォール１
３が形成され、さらに溝２の内周面にはこの溝２を完全
に埋め込まない程度の厚みのバリアメタル３が形成さ
れ、上記バリアメタル３上には、溝を２を途中まで埋め
込むようにタングステン膜４が形成され、さらにタング
ステン膜４上には溝２を完全に埋め込むような窒化シリ
コン膜６が形成される。
【００４８】このような方法によれば、第１の実施の形
態の場合と同様に、従来のDamascene 技術では達成し得
なかった自己整合コンタクトを形成する上で必要にな
る、配線層直上の絶縁膜（窒化シリコン膜６）が形成さ
れる。
態の場合と同様に、従来のDamascene 技術では達成し得
なかった自己整合コンタクトを形成する上で必要にな
る、配線層直上の絶縁膜（窒化シリコン膜６）が形成さ
れる。
【００４９】次に、溝２に直交するライン／スペースパ
ターンを用いてフォトレジスト７を形成し、このフォト
レジスト７及び窒化シリコン膜６に対して選択比の高い
条件を用いて酸化シリコン膜１をＲＩＥ法によりエッチ
ングし、コンタクトホール８を自己整合的に形成する
（図３（ｄ））。
ターンを用いてフォトレジスト７を形成し、このフォト
レジスト７及び窒化シリコン膜６に対して選択比の高い
条件を用いて酸化シリコン膜１をＲＩＥ法によりエッチ
ングし、コンタクトホール８を自己整合的に形成する
（図３（ｄ））。
【００５０】次に、フォトレジスト７を除去し、全面に
窒化シリコン膜を堆積した後、全面をＲＩＥ法を用いて
エッチバックし、コンタクトホール８の側壁に窒化シリ
コン膜からなるサイドウォール９を形成する（図３
（ｅ））。このサイドウォール９を構成する窒化シリコ
ン膜の形成に際し、第１の実施の形態の方法では溝の内
部に形成されたバリアメタル３に接して窒化シリコン膜
が形成される。メタル上に堆積した窒化シリコン膜は、
絶縁膜上に堆積した窒化シリコン膜より膜質が劣化する
ことが知られている。この実施の形態では溝の側壁に予
め窒化シリコン膜からなるサイドウォール１３が形成さ
れるために、このような劣化を引き起こすことなくサイ
ドウォール９を形成することができる。もちろん、サイ
ドウォール１３の形成に際しても、絶縁膜（酸化シリコ
ン膜１）上への堆積であるために、劣化を引き起こすこ
とはない。
窒化シリコン膜を堆積した後、全面をＲＩＥ法を用いて
エッチバックし、コンタクトホール８の側壁に窒化シリ
コン膜からなるサイドウォール９を形成する（図３
（ｅ））。このサイドウォール９を構成する窒化シリコ
ン膜の形成に際し、第１の実施の形態の方法では溝の内
部に形成されたバリアメタル３に接して窒化シリコン膜
が形成される。メタル上に堆積した窒化シリコン膜は、
絶縁膜上に堆積した窒化シリコン膜より膜質が劣化する
ことが知られている。この実施の形態では溝の側壁に予
め窒化シリコン膜からなるサイドウォール１３が形成さ
れるために、このような劣化を引き起こすことなくサイ
ドウォール９を形成することができる。もちろん、サイ
ドウォール１３の形成に際しても、絶縁膜（酸化シリコ
ン膜１）上への堆積であるために、劣化を引き起こすこ
とはない。
【００５１】この後はバリアメタル１０及びタングステ
ン膜１１を順次堆積し、コンタクトホール８を充填し、
ＣＭＰ法を用いて酸化シリコン膜１及び窒化シリコン膜
６が露出するまでタングステン膜１１及びバリアメタル
１０を削り、表面を平坦化する（図３（ｆ））。
ン膜１１を順次堆積し、コンタクトホール８を充填し、
ＣＭＰ法を用いて酸化シリコン膜１及び窒化シリコン膜
６が露出するまでタングステン膜１１及びバリアメタル
１０を削り、表面を平坦化する（図３（ｆ））。
【００５２】このような方法を用いることで、 Damasce
ne配線（タングステン膜４）に対して自己整合的に、こ
の Damascene配線に隣接するコンタクトホール８を形成
することができる。しかも、この実施の形態では、膜質
の良いサイドウォール１３を形成することができるとい
う効果が得られる。
ne配線（タングステン膜４）に対して自己整合的に、こ
の Damascene配線に隣接するコンタクトホール８を形成
することができる。しかも、この実施の形態では、膜質
の良いサイドウォール１３を形成することができるとい
う効果が得られる。
【００５３】次にこの発明の第４の実施の形態を図４
（ａ）〜（ｄ）、図５（ａ）〜（ｃ）、図６（ａ）〜
（ｄ）、図７（ａ）〜（ｆ）及び図８を用いて説明す
る。この第４の実施の形態は、この発明をＳＴＣ型ＤＲ
ＡＭセルのビット線及びストレージノードコンタクトの
製造方法に適用したものであり、図４（ａ）〜（ｄ）及
び図５（ａ）〜（ｃ）は使用されるマスクパターンを、
図６（ａ）〜（ｄ）、図７（ａ）〜（ｆ）及び図８は工
程途中の図４（ａ）〜（ｄ）及び図５（ａ）〜（ｃ）中
の各断面をそれぞれ示している。
（ａ）〜（ｄ）、図５（ａ）〜（ｃ）、図６（ａ）〜
（ｄ）、図７（ａ）〜（ｆ）及び図８を用いて説明す
る。この第４の実施の形態は、この発明をＳＴＣ型ＤＲ
ＡＭセルのビット線及びストレージノードコンタクトの
製造方法に適用したものであり、図４（ａ）〜（ｄ）及
び図５（ａ）〜（ｃ）は使用されるマスクパターンを、
図６（ａ）〜（ｄ）、図７（ａ）〜（ｆ）及び図８は工
程途中の図４（ａ）〜（ｄ）及び図５（ａ）〜（ｃ）中
の各断面をそれぞれ示している。
【００５４】まず、図４（ａ）に示すアクティブ領域パ
ターン２１を用いて、周知のＳＴＩ（Shallow Trench I
solation）法で、Ｐ型シリコン半導体基板３１の表面に
素子分離酸化膜３２を形成する（図６（ａ））。
ターン２１を用いて、周知のＳＴＩ（Shallow Trench I
solation）法で、Ｐ型シリコン半導体基板３１の表面に
素子分離酸化膜３２を形成する（図６（ａ））。
【００５５】次に、半導体基板３１の表面にゲート酸化
膜３３を形成した後、ポリシリコン膜３４、タングステ
ンシリサイド膜３５及び窒化シリコン膜３６を順次堆積
し、図４（ｂ）に示すゲート電極パターン２２を用いて
ゲート電極をパターニングする。続いて、ゲート電極を
マスクにＮ型不純物をイオン注入し、ソース／ドレイン
拡散層３７を形成する（図６（ｂ））。
膜３３を形成した後、ポリシリコン膜３４、タングステ
ンシリサイド膜３５及び窒化シリコン膜３６を順次堆積
し、図４（ｂ）に示すゲート電極パターン２２を用いて
ゲート電極をパターニングする。続いて、ゲート電極を
マスクにＮ型不純物をイオン注入し、ソース／ドレイン
拡散層３７を形成する（図６（ｂ））。
【００５６】次に、ゲート電極の側壁に窒化シリコン膜
３８を形成した後、全面に酸化シリコン膜３９を堆積
し、ＣＭＰ法を用いて窒化シリコン膜３６が露出するま
で酸化シリコン膜３９を削り、表面を平坦化する（図６
（ｃ））。
３８を形成した後、全面に酸化シリコン膜３９を堆積
し、ＣＭＰ法を用いて窒化シリコン膜３６が露出するま
で酸化シリコン膜３９を削り、表面を平坦化する（図６
（ｃ））。
【００５７】次に、図４（ｃ）に示すポリプラグパター
ン２３を用いて、窒化シリコン膜３６、３８に対して高
選択な条件で酸化シリコン膜３９をエッチングし、ゲー
ト電極に自己整合的にコンタクトホール４０を形成す
る。次に、全面にポリシリコン膜４１を堆積し、コンタ
クトホール４０を完全に埋め込み、その後、ＣＭＰ法で
窒化シリコン膜３６及び酸化シリコン膜３９が露出する
までポリシリコン膜４１を削り、表面を平坦化する（図
６（ｄ））。
ン２３を用いて、窒化シリコン膜３６、３８に対して高
選択な条件で酸化シリコン膜３９をエッチングし、ゲー
ト電極に自己整合的にコンタクトホール４０を形成す
る。次に、全面にポリシリコン膜４１を堆積し、コンタ
クトホール４０を完全に埋め込み、その後、ＣＭＰ法で
窒化シリコン膜３６及び酸化シリコン膜３９が露出する
までポリシリコン膜４１を削り、表面を平坦化する（図
６（ｄ））。
【００５８】次に、全面に酸化シリコン膜４２を形成
し、図４（ｄ）に示すビット線コンタクトパターン２４
を用いて、コンタクトホール４３を形成する（図７
（ａ）、（ｂ））。
し、図４（ｄ）に示すビット線コンタクトパターン２４
を用いて、コンタクトホール４３を形成する（図７
（ａ）、（ｂ））。
【００５９】次に、図５（ａ）に示すビット線パターン
２５を用いて、周知の Damascene法で上記酸化シリコン
膜４２に溝を形成し、その後、窒化シリコン膜４４をそ
の溝が埋まらない程度の膜厚で堆積し、続いて全面をＲ
ＩＥ法を用いてエッチバックし、溝の側壁に窒化シリコ
ン膜４４からなるサイドウォールを形成する。次に、バ
リアメタル４５及びタングステン膜４６を堆積して溝を
充填する。次に、ＣＭＰ法を用いて酸化シリコン膜４２
が露出するまでタングステン膜４６及びバリアメタル４
５を削り、表面を平坦化すると同時にタングステン膜４
６からなるビット線を形成する。その後、ＲＩＥ法を用
いてタングステン膜４６及びバリアメタル４５を選択的
にエッチングして前記第１〜第３の実施の形態と同様の
段差を形成する。次に、窒化シリコン膜４７を堆積して
この段差を充填し、その後、ＣＭＰ法を用いて、酸化シ
リコン膜４２が露出するまで窒化シリコン膜４７を削
り、表面を平坦化する（図７（ｃ）、（ｄ））。
２５を用いて、周知の Damascene法で上記酸化シリコン
膜４２に溝を形成し、その後、窒化シリコン膜４４をそ
の溝が埋まらない程度の膜厚で堆積し、続いて全面をＲ
ＩＥ法を用いてエッチバックし、溝の側壁に窒化シリコ
ン膜４４からなるサイドウォールを形成する。次に、バ
リアメタル４５及びタングステン膜４６を堆積して溝を
充填する。次に、ＣＭＰ法を用いて酸化シリコン膜４２
が露出するまでタングステン膜４６及びバリアメタル４
５を削り、表面を平坦化すると同時にタングステン膜４
６からなるビット線を形成する。その後、ＲＩＥ法を用
いてタングステン膜４６及びバリアメタル４５を選択的
にエッチングして前記第１〜第３の実施の形態と同様の
段差を形成する。次に、窒化シリコン膜４７を堆積して
この段差を充填し、その後、ＣＭＰ法を用いて、酸化シ
リコン膜４２が露出するまで窒化シリコン膜４７を削
り、表面を平坦化する（図７（ｃ）、（ｄ））。
【００６０】次に、図５（ｂ）に示すストレージノード
コンタクトパターン２６を用いて、窒化シリコン膜４７
に対して選択比の高い条件を用いて酸化シリコン膜４２
をＲＩＥ法によりエッチングし、コンタクトホール４８
を形成する。次に、窒化シリコン膜４９を堆積し、全面
を同様のＲＩＥ法を用いてエッチバックし、コンタクト
ホール４８の側壁に窒化シリコン膜４９からなるサイド
ウォールを形成する。次に、バリアメタル５０及びタン
グステン膜５１を順次堆積し、コンタクトホール４８を
充填する。次に、ＣＭＰ法を用いて酸化シリコン膜４２
及び窒化シリコン膜４７が露出するまでタングステン膜
５１及びバリアメタル５０を削り、表面を平坦化する
（図７（ｅ）、（ｆ））。
コンタクトパターン２６を用いて、窒化シリコン膜４７
に対して選択比の高い条件を用いて酸化シリコン膜４２
をＲＩＥ法によりエッチングし、コンタクトホール４８
を形成する。次に、窒化シリコン膜４９を堆積し、全面
を同様のＲＩＥ法を用いてエッチバックし、コンタクト
ホール４８の側壁に窒化シリコン膜４９からなるサイド
ウォールを形成する。次に、バリアメタル５０及びタン
グステン膜５１を順次堆積し、コンタクトホール４８を
充填する。次に、ＣＭＰ法を用いて酸化シリコン膜４２
及び窒化シリコン膜４７が露出するまでタングステン膜
５１及びバリアメタル５０を削り、表面を平坦化する
（図７（ｅ）、（ｆ））。
【００６１】次に、キャパシタの下部電極となるルテニ
ウム膜５２をスパッタリング法で堆積し、図５（ｃ）に
示すストレージノードパターン２７を用いて、ルテニウ
ム膜５２からなるストレージノード電極を形成する。続
いて、キャパシタ絶縁膜であるＢＳＴＯ（バリウム・ス
トロンチウム・チタンオキサイド）膜５３及び上部電極
となるルテニウム膜５４を堆積し、メモリキャパシタが
形成される（図８）。これ以降は、周知の方法で配線層
を形成し、ＤＲＡＭが完成する。
ウム膜５２をスパッタリング法で堆積し、図５（ｃ）に
示すストレージノードパターン２７を用いて、ルテニウ
ム膜５２からなるストレージノード電極を形成する。続
いて、キャパシタ絶縁膜であるＢＳＴＯ（バリウム・ス
トロンチウム・チタンオキサイド）膜５３及び上部電極
となるルテニウム膜５４を堆積し、メモリキャパシタが
形成される（図８）。これ以降は、周知の方法で配線層
を形成し、ＤＲＡＭが完成する。
【００６２】このような方法によって製造されたＤＲＡ
Ｍは、ビット線コンタクトとビット線のボーダーレス化
を実現できると共に、ストレージノードコンタクトとビ
ット線の自己整合も可能となり、微細化が図れ、メモリ
セルのビット単価を大幅に低減することができる。
Ｍは、ビット線コンタクトとビット線のボーダーレス化
を実現できると共に、ストレージノードコンタクトとビ
ット線の自己整合も可能となり、微細化が図れ、メモリ
セルのビット単価を大幅に低減することができる。
【００６３】なお、この実施の形態において、キャパシ
タの下部電極及び上部電極をルテニウム膜を用いて形成
する場合について説明したが、ルテニウム膜の他に例え
ば白金膜等が使用できる。
タの下部電極及び上部電極をルテニウム膜を用いて形成
する場合について説明したが、ルテニウム膜の他に例え
ば白金膜等が使用できる。
【００６４】
【発明の効果】以上説明したように、この発明によれ
ば、ビット線に対して自己整合的に形成されるコンタク
トホールを有する半導体装置及びその製造方法を提供す
ることができる。
ば、ビット線に対して自己整合的に形成されるコンタク
トホールを有する半導体装置及びその製造方法を提供す
ることができる。
【図１】この発明の第１の実施の形態に係る半導体装置
の製造方法を工程順に示す断面図。
の製造方法を工程順に示す断面図。
【図２】この発明の第２の実施の形態に係る半導体装置
の製造方法を工程順に示す断面図。
の製造方法を工程順に示す断面図。
【図３】この発明の第３の実施の形態に係る半導体装置
の製造方法を工程順に示す断面図。
の製造方法を工程順に示す断面図。
【図４】この発明の第４の実施の形態に係る半導体装置
の製造方法で使用されるマスクを示す図。
の製造方法で使用されるマスクを示す図。
【図５】この発明の第４の実施の形態に係る半導体装置
の製造方法で使用されるマスクを示す図。
の製造方法で使用されるマスクを示す図。
【図６】上記第４の実施の形態に係る半導体装置の製造
方法を工程順に示す断面図。
方法を工程順に示す断面図。
【図７】図６に続く製造工程を示す断面図。
【図８】図７に続く製造工程を示す断面図。
【図９】従来の半導体装置の製造方法を工程順に示す断
面図。
面図。
【図１０】図９に続く断面図。
１…酸化シリコン膜、２…溝、３…バリアメタル、４…
タングステン膜、５…段差、６…窒化シリコン膜、７…
フォトレジスト、８…コンタクトホール、９…サイドウ
ォール、１０…バリアメタル、１１…タングステン膜、
１２…浅い溝、１３…サイドウォール、２１…アクティ
ブ領域パターン、２２…ゲート電極パターン、２３…ポ
リプラグパターン、２４…ビット線コンタクトパター
ン、２５…ビット線パターン、２６…ストレージノード
コンタクトパターン、２７…ストレージノードパター
ン、３１…Ｐ型シリコン半導体基板、３２…素子分離酸
化膜、３３…ゲート酸化膜、３４…ポリシリコン膜、３
５…タングステンシリサイド膜、３６…窒化シリコン
膜、３７…ソース／ドレイン拡散層、３８…窒化シリコ
ン膜、３９…酸化シリコン膜、４０…コンタクトホー
ル、４１…ポリシリコン膜、４２…酸化シリコン膜、４
３…コンタクトホール、４４…窒化シリコン膜、４５…
バリアメタル、４６…タングステン膜、４７…窒化シリ
コン膜、４８…コンタクトホール、４９…窒化シリコン
膜、５０…バリアメタル、５１…タングステン膜、５２
…ルテニウム膜、５３…ＢＳＴＯ膜、５４…ルテニウム
膜。
タングステン膜、５…段差、６…窒化シリコン膜、７…
フォトレジスト、８…コンタクトホール、９…サイドウ
ォール、１０…バリアメタル、１１…タングステン膜、
１２…浅い溝、１３…サイドウォール、２１…アクティ
ブ領域パターン、２２…ゲート電極パターン、２３…ポ
リプラグパターン、２４…ビット線コンタクトパター
ン、２５…ビット線パターン、２６…ストレージノード
コンタクトパターン、２７…ストレージノードパター
ン、３１…Ｐ型シリコン半導体基板、３２…素子分離酸
化膜、３３…ゲート酸化膜、３４…ポリシリコン膜、３
５…タングステンシリサイド膜、３６…窒化シリコン
膜、３７…ソース／ドレイン拡散層、３８…窒化シリコ
ン膜、３９…酸化シリコン膜、４０…コンタクトホー
ル、４１…ポリシリコン膜、４２…酸化シリコン膜、４
３…コンタクトホール、４４…窒化シリコン膜、４５…
バリアメタル、４６…タングステン膜、４７…窒化シリ
コン膜、４８…コンタクトホール、４９…窒化シリコン
膜、５０…バリアメタル、５１…タングステン膜、５２
…ルテニウム膜、５３…ＢＳＴＯ膜、５４…ルテニウム
膜。
Claims (24)
- 【請求項１】 半導体基板上に第１絶縁膜を形成する工
程と、 上記第１絶縁膜に溝を形成する工程と、 上記溝内を導電膜で充填する工程と、 上記導電膜の表面を所定の厚みだけエッチングして上記
第１絶縁膜との段差を形成する工程と、 上記段差部を第２絶縁膜で充填する工程とを具備したこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 前記第１絶縁膜に溝を形成した後にこの
溝の側壁に第３絶縁膜からなるスペーサを形成する工程
をさらに具備したことを特徴とする請求項１に記載の半
導体装置の製造方法。 - 【請求項３】 半導体基板上に第１絶縁膜を形成する工
程と、 上記第１絶縁膜に溝を形成する工程と、 上記溝内を導電膜で充填する工程と、 上記導電膜の表面を所定の厚みだけエッチングして上記
第１絶縁膜との段差を形成する工程と、 上記段差部を第２絶縁膜で充填する工程と、 上記第２絶縁膜をマスクとして用いた選択的エッチング
法によって上記第１絶縁膜をエッチングし、上記溝に隣
接するコンタクトホールを形成する工程とを具備したこ
とを特徴とする半導体装置の製造方法。 - 【請求項４】 前記第１絶縁膜に溝を形成した後にこの
溝の側壁に第３絶縁膜からなる第１のスペーサを形成す
る工程をさらに具備したことを特徴とする請求項３に記
載の半導体装置の製造方法。 - 【請求項５】 前記コンタクトホールの側壁に第４絶縁
膜からなる第２のスペーサを形成する工程をさらに具備
したことを特徴とする請求項３に記載の半導体装置の製
造方法。 - 【請求項６】 半導体基板上に第１絶縁膜を形成する工
程と、 上記第１絶縁膜に溝を形成する工程と、 上記溝の内壁に第１導電膜を形成する工程と、 上記溝内を第２導電膜で充填する工程と、 上記第２導電膜の表面を所定の厚みだけエッチングする
と同時に上記第１導電膜を上記第２導電膜のエッチング
量よりも多くエッチングして上記第１絶縁膜との段差を
形成する工程と、 上記段差部を第２絶縁膜で充填する工程とを具備したこ
とを特徴とする半導体装置の製造方法。 - 【請求項７】 前記第１絶縁膜に溝を形成した後に、こ
の溝の側壁に第３絶縁膜からなるスペーサを形成する工
程をさらに具備したことを特徴とする請求項６に記載の
半導体装置の製造方法。 - 【請求項８】 半導体基板上に第１絶縁膜を形成する工
程と、 上記第１絶縁膜に溝を形成する工程と、 上記溝内を導電膜で充填してビット線を形成する工程
と、 上記導電膜の表面を所定の厚みだけエッチングして上記
第１絶縁膜との段差を形成する工程と、 上記段差部を第２絶縁膜で充填する工程と、 上記第２絶縁膜をマスクとして用いた選択的エッチング
法によって上記第１絶縁膜をエッチングし、上記溝に隣
接するストレージノードコンタクトホールを形成する工
程とを具備したことを特徴とする半導体記憶装置の製造
方法。 - 【請求項９】 前記第１絶縁膜に溝を形成した後にこの
溝の側壁に第３絶縁膜からなるスペーサを形成する工程
をさらに具備したことを特徴とする請求項８に記載の半
導体記憶装置の製造方法。 - 【請求項１０】 前記ストレージノードコンタクトホー
ルの側壁に第４絶縁膜からなるスペーサを形成する工程
をさらに具備したことを特徴とする請求項８に記載の半
導体記憶装置の製造方法。 - 【請求項１１】 半導体基板に素子分離絶縁膜を形成す
る工程と、 上記半導体基板にゲート絶縁膜を介してゲート電極を形
成すると共に上記半導体基板に不純物を導入してソー
ス、ドレイン拡散層を形成してＭＯＳＦＥＴを形成する
工程と、 上記ＭＯＳＦＥＴを被覆するように第１絶縁膜を形成す
る工程と、 上記第１絶縁膜にビット線コンタクトホールを形成する
工程と、 上記第１絶縁膜に、後にビット線が形成される溝を形成
する工程と、 上記溝及びビット線コンタクトホール内を導電膜で充填
し、上記ＭＯＳＦＥＴのソース、ドレイン拡散層のうち
一方の拡散層と電気的に接続されたビット線を形成する
工程と、 上記導電膜の表面を所定の厚みだけエッチングして上記
第１絶縁膜との段差を形成する工程と、 上記段差部を第２絶縁膜で充填する工程と、 上記第２絶縁膜をマスクとして用いた選択的エッチング
法によって上記第１絶縁膜をエッチングし、上記ビット
線に隣接するストレージノードコンタクトホールを形成
する工程と、 上記ストレージノードコンタクトホールの側壁に第３絶
縁膜からなるスペーサを形成する工程と、 上記ストレージノードコンタクトホールを導電膜で充填
する工程と、 上記ＭＯＳＦＥＴのソース、ドレイン拡散層のうち他方
の拡散層と電気的に接続したストレージ電極、キャパシ
タ絶縁膜及びプレート電極を順次形成してキャパシタを
形成する工程とを具備したことを特徴とする半導体記憶
装置の製造方法。 - 【請求項１２】 前記第１絶縁膜に溝を形成した後にこ
の溝の側壁に第４絶縁膜からなるスペーサを形成する工
程をさらに具備したことを特徴とする請求項１１に記載
の半導体記憶装置の製造方法。 - 【請求項１３】 半導体基板上に形成された第１絶縁膜
と、 上記第１絶縁膜に形成された溝と、 上記溝の内周面に上記溝を完全に埋め込まない程度の厚
みに形成された第１導電膜と、 上記第１導電膜上に設けられ上記溝を途中まで埋め込む
ように形成された第２導電膜と、 上記第１、第２導電膜上に設けられ上記溝を完全に埋め
込むように形成された第２絶縁膜とを具備したことを特
徴とする半導体装置。 - 【請求項１４】 前記第２導電膜が高融点金属からなる
請求項１３に記載の半導体装置。 - 【請求項１５】 前記第１導電膜がバリアメタルからな
る請求項１３に記載の半導体装置。 - 【請求項１６】 前記溝の側壁には第３絶縁膜からなる
スペーサが形成されている請求項１３に記載の半導体装
置。 - 【請求項１７】 半導体基板上に形成された第１絶縁膜
と、 上記第１絶縁膜に形成された溝と、 上記溝の上部を除いた内周面に上記溝を完全に埋め込ま
ない程度の厚みに形成された第１導電膜と、 上記第１導電膜上に設けられ、上面が上記溝の側壁上に
位置する上記第１導電膜の上面よりも高くなるように形
成された第２導電膜と、 上記溝を完全に埋め込むように形成された第２絶縁膜と
を具備したことを特徴とする半導体装置。 - 【請求項１８】 前記第２導電膜が高融点金属からなる
請求項１７に記載の半導体装置。 - 【請求項１９】 前記第１導電膜がバリアメタルからな
る請求項１７に記載の半導体装置。 - 【請求項２０】 前記第１絶縁膜が酸化シリコンからな
りかつ前記第２絶縁膜が窒化シリコンからなる請求項１
７に記載の半導体装置。 - 【請求項２１】 半導体基板上に形成された第１絶縁膜
と、 上記第１絶縁膜に互いに離間して形成された第１及び第
２の溝と、 上記第１絶縁膜の上記第１及び第２の溝で挟まれた領域
に形成されたコンタクトホールと、 上記第１及び第２の溝の側壁に形成された第２絶縁膜か
らなる第１のスペーサと、 上記第１及び第２の各溝の内周面にそれぞれの溝を完全
に埋め込まない程度の厚みに形成された第１導電膜と、 上記第１導電膜上に設けられ上記第１及び第２の溝を完
全に埋め込むように形成された第２導電膜と、 上記コンタクトホールの側壁に形成された第３絶縁膜か
らなる第２のスペーサと、 上記コンタクトホールの内周面にこのコンタクトホール
を完全に埋め込まない程度の厚みに形成された第３導電
膜と、 上記第３導電膜上に設けられ上記コンタクトホールを埋
め込むように形成された第４導電膜とを具備したことを
特徴とする半導体装置。 - 【請求項２２】 前記第１導電膜及び第３導電膜のそれ
ぞれがバリアメタルである請求項２１に記載の半導体装
置。 - 【請求項２３】 半導体基板に形成された素子分離絶縁
膜と、 上記半導体基板にゲート絶縁膜を介して設けられたゲー
ト電極及び上記半導体基板に設けられたソース、ドレイ
ン拡散層からなるＭＯＳＦＥＴと、 上記ＭＯＳＦＥＴを被覆するように形成された第１絶縁
膜と、 上記第１絶縁膜に形成されたビット線コンタクトホール
及びビット線形成用の溝と、 上記溝を途中まで充填するように設けられた第１導電膜
からなり、上記ＭＯＳＦＥＴのソース、ドレイン拡散層
のうち一方の拡散層と電気的に接続されたビット線と、 上記溝を完全に充填するように設けられた第２絶縁膜
と、 上記ビット線に隣接するように上記第１絶縁膜に設けら
れたストレージノードコンタクトホールと、 上記ストレージノードコンタクトホールの側壁に設けら
れた第３絶縁膜からなるスペーサと、 上記ストレージノードコンタクトホールを充填する第２
導電膜と、 ストレージ電極、キャパシタ絶縁膜及びプレート電極か
らなり、上記ＭＯＳＦＥＴのソース、ドレイン拡散層の
うち他方の拡散層と電気的に接続されたキャパシタとを
具備したことを特徴とする半導体記憶装置。 - 【請求項２４】 配線を形成する第１導電膜と、 上記配線に隣接し、上記配線の上層と下層とを接続する
ためのコンタクトホールと、 上記コンタクトホールを充填する第２導電膜と、 上記第１、第２導電膜相互間に形成され、上記第１、第
２導電膜を電気的に分離するスペーサとを具備し、 配線下部のスペーサの膜厚よりも配線上部のスペーサの
膜厚が厚いことを特徴とする半導体記憶装置。
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