KR100373297B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

비트선에 대하여 자기 정합적으로 콘택트 홀을 형성한다.
산화 실리콘막(1)에 홈(2)을 형성하고, 배리어 메탈(3), 텅스텐막(4)을 퇴적하고, 표면을 깎아 평탄화함과 동시에 텅스텐막(4)으로 이루어지는 배선층을 형성한다. 텅스텐막(4) 및 배리어 메탈(3)을 에칭하여 단차(5)를 형성하고, 질화 실리콘막(6)을 퇴적하여 단차(5)를 충전한 후, 질화 실리콘막(6)을 깎아, 표면을 평탄화한다. 소정의 마스크 패턴을 사용하여 산화 실리콘막(1)을 에칭하고, 콘택트 홀(8)을 자기 정합적으로 형성한다. 질화 실리콘막을 퇴적하고, 에치 백하여 콘택트 홀(8)의 측벽에 사이드 월(9)을 형성하고, 다음에 배리어 메탈(10) 및 텅스텐막(11)을 순차 퇴적하고, 콘택트 홀(8)을 충전한 후에, 산화 실리콘막(1) 및 질화 실리콘막(6)이 노출할 때 까지 텅스텐막(11) 및 배리어 메탈(10)을 깎아 표면을 평탄화한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은, 예를 들면 다이나믹 RAM의 셀 구조에 관한 것으로서, 특히 비트선의 상방에 메모리 셀 캐패시터를 비트선에 대하여 자기 정합적으로 형성하는 STC(Stacked Capacitor)형의 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
최근, 반도체 기억 장치, 특히 DRAM의 미세화에 있어서, 리소그래피 기술에서의 해상도의 눈부신 진보에 따라, 선 폭 및 간격이 점차 축소되고 있다. 그러나, 정합 정밀도의 개선은 해상도의 진보에 미치지 못하고, 정합 편차 대책이 중요도를 더해가고 있다.
정합 편차 대책의 하나로서, 콘택트 홀과 배선의 정합을 실현한 기술에, 예를 들면, 「C. W. Kaanta et al. "Dual Damascene : A ULSI Wiring Technology", VMIC, pp. 144-152, 1991」기재의 기술이 있다. 또한, 이 기술을 DRAM의 비트선 콘택트와 비트선에 응용한 것에, 「D. Kenney et al. "A Buried-Plate Trench Cellfor 64-Mb DRAM", VLIS Tech. Symp, pp. 14-15, 1992」기재의 메모리 셀이 있다.
또한, STC형 캐패시터를 사용한 셀에서는, 메모리 셀 캐패시터를 비트선에 대하여 자기 정합적으로 형성하는 기술로서, 예를 들면 「M. Fukumoto et al, "Stacked capacitor cell technology for 16M DRAM using double self-aligned contacts", EESDERC 90, pp. 461-464, 1990」 기재의 메모리 셀이 제공되고 있다.
이하, 도 9를 사용하여, 상기 Dual Damascene 기술을 설명한다.
우선, 하층 배선(101)상에, 평탄화된 층간 절연막(102)을 형성한다. 다음에, 층간 절연막(102)상에, 콘택트 홀 패턴(103)을 갖는 제1 레지스트(104)와, 상층 배선 패턴(105)을 갖는 제2 레지스트(106)을 형성한다[도 9(a)]. 다음에, 상기 레지스트(104, 106)을 마스크로, 층간 절연막(102)을 선택적으로 에칭하여, 콘택트 홀(107)을 형성한다[도 9(b)]. 다음에, 노출되어 있는 제1 레지스트(104)를 일부 제거하고, 상층 배선 패턴(108)을 형성한다[도 9(c)]. 이 때, 제2 레지스트(106)도 제1 레지스트(104)의 막 두께에 따라 표면이 제거된다. 이어서, 층간 절연막(102)을 선택적으로 에칭하고, 콘택트 홀(109) 및 상층 배선 패턴(110)을 형성한다[도 9(d)]. 이어서, 메탈(111)을 퇴적하고, 콘택트 홀(109) 및 상층 배선 패턴(110)을 완전히 매립한다[도 9(e)]. 다음에, CMP(Chemical Mechanical Polishing)법을 사용하여 메탈(111)을 에칭하고, 상층 배선(112)을 형성함과 동시에 표면을 평탄화한다[도 9(f)].
그런데, 이 Dual Damascene 기술을 STC형 캐패시터를 사용한 셀에 응용한 경우, 메모리 캐패시터를 비트선에 대하여 자기 정합적으로 형성할 수 없다고 하는문제가 있었다.
즉, 메모리 캐패시터를 형성하기 위해서는, 층간 절연막(102)에 대하여, 반도체 기판에 형성된 소스, 드레인 확산층의 표면에 미치는 자기 정합 콘택트 홀을 형성할 필요가 있다. 상층 배선(112)은 표면이 노출되어 있으므로, 층간 절연막(102)을 에칭하여 콘택트 홀을 형성할 때 상층 배선(112)이 노출되어 버리기 때문이다. 그 때문에, 도 10에 도시한 바와 같이, 미리 상층 배선(112)상에 에칭 마스크가 되는 절연막(113)을 형성한 후에 콘택트 홀(114)을 형성하지 않으면 않된다. 하지만, 이 경우에는 자기 정합 콘택트 홀은 되지 않고 정합 여유를 파악하여 상층 배선(112)으로부터 소정의 거리만큼 떨어져 콘택트 홀(114)을 형성하지 않으면 않되므로, 배선 간격이 커지며, 미세화가 곤란하다.
본 발명은 이러한 문제점을 해결하기 위한 것으로서, 본 발명의 목적은, 비트선에 대하여 자기 정합적으로 형성되는 콘택트 홀을 갖는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
청구 범위 제1항에 관한 반도체 장치는, 반도체 기판상에 형성된 제1 절연막; 상기 제1 절연막 내에 형성된 홈들; 상기 홈들의 바닥면상에 형성되고, 상기 홈들의 측벽 표면상에 제1 소정 깊이까지 연장되며, 상기 홈들을 완전히 충전하지 않는 두께로 형성되는 제1 도전막들; 상기 홈들을 제2 소정 깊이까지 충전하도록 상기 제1 도전막들상에 형성되는 제2 도전막들; 및 상기 홈들을 완전히 충전하도록 상기 제1 및 제2 도전막들상에 형성되는 제2 절연막들을 포함한다.
청구범위 제2항에 관한 반도체 장치는, 제1항에 관한 반도체 장치에 있어서, 상기 제2 도전막들 각각이 고융점 금속으로 형성된다.
청구범위 제3항에 관한 반도체 장치는, 제1항에 관한 반도체 장치에 있어서, 상기 제1 도전막들 각각이 배리어 메탈로 형성된다.
청구범위 제4항에 관한 반도체 장치는, 제1항에 관한 반도체 장치에 있어서, 상기 홈들의 측벽상에 제3 절연막으로 이루어진 스페이서들을 더 포함한다.
청구범위 제5항에 관한 반도체 장치는, 반도체 기판상에 형성된 제1 절연막;상기 제1 절연막내에 형성된 홈들; 상기 홈들의 바닥면과, 상기 홈들의 측벽의 상부 부분을 제외한 상기 측벽들 상에 형성되며, 상기 홈들을 부분적으로 충전하는 두께로 형성되는 제1 도전막들; 상기 제1 도전막들 상부에 형성되되, 그 상부 표면이 상기 홈들의 측벽들상에 형성된 상기 제1 도전막들의 상부 표면보다 더 높은 위치에 위치하도록 하는 두께로 형성되는 제2 도전막들; 및 상기 홈들을 완전히 충전하도록 형성되는 제2 절연막들을 포함한다.
청구범위 제6항에 관한 반도체 장치는, 제5항에 관한 반도체 장치에 있어서, 상기 제2 도전막들 각각이 고융점 금속으로 형성된다.
청구범위 제7항에 관한 반도체 장치는, 제5항에 관한 반도체 장치에 있어서, 상기 제1 도전막들 각각이 배리어 메탈로 형성된다.
청구범위 제8항에 관한 반도체 장치는, 제5항 내지 제7항 중 어느 한 항에 관한 반도체 장치에 있어서, 상기 제1 절연막은 산화 실리콘으로 형성되고, 상기 제2 절연막은 질화 실리콘으로 형성된다.
청구범위 제9항에 관한 반도체 장치는, 반도체 기판상에 형성된 제1 절연막; 상기 제1 절연막내에 서로 이격되어 형성된 제1 및 제2 홈들; 상기 제1 및 제2 홈들 사이의 상기 제1 절연막 영역내에 형성된 콘택트 홀들; 상기 제1 및 제2 홈들의 측벽상에 제2 절연막으로 형성된 제1 스페이서들; 상기 제1 및 제2 홈들의 바닥면상에 형성되고, 상기 제1 및 제2 홈들의 측벽 상에 형성된 상기 제1 스페이서들상에서 제1 소정 깊이까지 연장되며, 상기 홈들을 완전히 충전하지 않는 두께로 형성되는 제1 도전막들; 상기 홈들을 제2 소정 깊이까지 충전하도록 상기 제1 도전막들상에 형성되는 제2 도전막들; 상기 홈들을 완전히 충전하도록 상기 제1 및 제2 도전막들상에 형성되는 제3 절연막들; 상기 콘택트 홀들의 측벽상에 제4 절연막으로 형성되는 제2 스페이서들; 상기 제2 스페이서들과 상기 콘택트 홀들의 바닥면상에 형성되되, 상기 콘택트 홀들을 완전히 충전하지 않는 두께로 형성되는 제3 도전막들; 및 상기 콘택트 홀들을 완전히 충전하도록 상기 제3 도전막들상에 형성되는 제4 도전막들을 포함한다.
청구범위 제10항에 관한 반도체 장치는, 제9항에 관한 반도체 장치에 있어서, 상기 제1 및 제3 도전막들 각각이 배리어 메탈로 형성된다.
청구범위 제11항에 관한 반도체 기억 장치는, 반도체 기판에 형성된 소자 분리 절연막; 게이트 절연막들을 사이에 두고 상기 반도체 기판 위에 형성된 게이트 전극들과 상기 반도체 기판에 형성된 소스 및 드레인 확산 영역들로 이루어진 MOSFET들; 상기 MOSFET들을 피복하도록 형성된 제1 절연막; 상기 제1 절연막내에 형성된 비트선 및 비트선 콘택트 홀 형성용 홈들; 상기 홈들을 부분적으로 충전하도록 설치된 제1 도전막들로 형성되며, 상기 MOSFET들 중 대응하는 하나의 MOSFET의 소스 및 드레인 확산 영역 중 한 쪽의 확산영역과 각각 전기적으로 접속되는 비트선들; 상기 홈들을 완전히 충전하도록 형성된 제2 절연막들; 상기 비트선들에 인접한 위치에서 상기 제1 절연막들내에 형성되는 스토리지 노드 콘택트 홀들; 상기 스토리지 노드 콘택트 홀들의 측벽상에 제3 절연막으로 형성되는 스페이서들; 상기 스토리지 노드 콘택트 홀들을 충전하도록 형성되는 제2 도전막들; 및 스토리지 전극들, 캐패시터 절연막들 및 플레이트 전극들로 이루어지며, 상기 MOSFET들 중 대응하는 하나의 MOSFET의 소스 및 드레인 확산 영역 중 다른 한 쪽의 확산 영역과 각각 전기적으로 접속되는 캐패시터들을 포함한다.
청구범위 제12항에 관한 반도체 기억 장치는, 제1 배선을 형성하기 위한 제1 도전막; 상기 제1 배선에 인접하여 형성되고, 상층 레벨의 제2 배선과 하층 레벨의 제3 배선을 접속하기 위한 콘택트 홀들; 상기 콘택트 홀들을 충전하도록 형성되는 제2 도전막; 및 상기 제1 및 제2 도전막 사이에서 상기 제1 및 제2 도전막을 상호 전기적으로 분리하기 위해 형성되는 스페이서들을 포함하고, 상기 제1 배선보다 상부에 위치한 상기 스페이서들의 막 두께가 상기 제1 배선보다 하부에 위치한 상기 스페이서들의 막 두께보다 크게 형성된다.
청구범위 제13항에 관한 반도체 장치를 제조하는 방법은, 반도체 기판상에 제1 절연막을 형성하는 단계; 상기 제1 절연막내에 홈들을 형성하는 단계; 상기 홈들의 측벽상에 제2 절연막의 스페이서들을 형성하는 단계; 상기 홈들을 도전막들로 충전하는 단계; 상기 도전막들을 소정 두께만큼 깊이 방향으로 에칭하여, 상기 제1절연막에 대하여 레벨 차이를 갖는 단차부들을 형성하는 단계; 및 상기 단차부들을 제3 절연막들로 충전하는 단계를 포함한다.
청구범위 제14항에 관한 반도체 장치를 제조하는 방법은, 반도체 기판상에 제1 절연막을 형성하는 단계; 상기 제1 절연막내에 홈들을 형성하는 단계; 상기 홈들의 내벽상에 제1 도전막들을 형성하는 단계; 상기 홈들을 제2 도전막들로 충전하는 단계; 상기 제1 도전막들의 상면이 상기 제1 절연막의 상면보다 더 낮게 위치하도록, 상기 제1 및 제2 도전막들을 에칭함으로써 상기 제1 및 제2 도전막들이 상기 제1 절연막과는 다른 레벨을 갖는 단차부들을 형성하는 단계; 및 상기 단차부들을 제2 절연막들로 충전하는 단계를 포함한다.
청구범위 제15항에 관한 반도체 장치를 제조하는 방법은, 제14항에 관한 제조 방법에 있어서, 상기 제1 절연막내에 홈들을 형성하는 단계 이후에, 상기 홈들의 측벽상에 제3 절연막의 스페이서들을 형성하는 단계를 더 포함한다.
청구범위 제16항에 관한 반도체 장치를 제조하는 방법은, 반도체 기판상에 제1 절연막을 형성하는 단계; 상기 제1 절연막내에 홈들을 형성하는 단계; 상기 홈들의 내벽상에 제1 도전막들을 형성하는 단계; 상기 홈들을 제2 도전막들로 충전하는 단계; 상기 제1 및 제2 도전막들의 상면이 상기 제1 절연막의 상면보다 더 낮게 위치하도록 하고 동시에 상기 제1 도전막들의 상면이 상기 제2 도전막들의 상면보다 더 낮게 위치하도록, 상기 제1 및 제2 도전막들을 에칭함으로써 상기 제1 및 제2 도전막들이 상기 제1 절연막과는 다른 레벨을 갖는 단차부들을 형성하는 단계; 및 상기 단차부들을 제2 절연막들로 충전하는 단계를 포함한다.
청구범위 제17항에 관한 반도체 장치를 제조하는 방법은, 제16항에 관한 제조 방법에 있어서, 상기 제1 절연막내에 홈들을 형성하는 단계 이후에, 상기 홈들의 측벽상에 제3 절연막의 스페이서들을 형성하는 단계를 더 포함한다.
청구범위 제18항에 관한 반도체 장치를 제조하는 방법은, 반도체 기판상에 제1 절연막을 형성하는 단계; 상기 제1 절연막내에 홈들을 형성하는 단계; 상기 홈들의 내벽상에 제1 도전막들을 형성하는 단계; 상기 홈들을 제2 도전막들로 충전하는 단계; 상기 제1 및 제2 도전막들의 상면이 상기 제1 절연막의 상면보다 더 낮게 위치하도록 하고 동시에 상기 제1 도전막들의 상면이 상기 제2 도전막들의 상면과 실질적으로 동일한 평면에 위치하도록, 상기 제1 및 제2 도전막들을 에칭함으로써 상기 제1 및 제2 도전막들이 상기 제1 절연막과는 다른 레벨을 갖는 단차부들을 형성하는 단계; 및 상기 단차부들을 제2 절연막들로 충전하는 단계를 포함한다.
청구범위 제19항에 관한 반도체 장치를 제조하는 방법은, 제18항에 관한 제조 방법에 있어서, 상기 제1 절연막내에 홈들을 형성하는 단계 이후에, 상기 홈들의 측벽상에 제3 절연막의 스페이서들을 형성하는 단계를 더 포함한다.
도 1은 본 발명의 제1 실시예에 관한 반도체 장치의 제조 방법을 공정 순서대로 도시한 단면도.
도 2는 본 발명의 제2 실시예에 관한 반도체 장치의 제조 방법을 공정 순서대로 도시한 단면도.
도 3은 본 발명의 제3 실시예에 관한 반도체 장치의 제조 방법을 공정 순서대로 도시한 단면도.
도 4는 본 발명의 제4 실시예에 관한 반도체 장치의 제조 방법에서 사용되는 마스크를 도시한 도면.
도 5는 본 발명의 제4 실시예에 관한 반도체 장치의 제조 방법에서 사용되는 마스크를 도시한 도면.
도 6은 상기 제4 실시예에 관한 반도체 장치의 제조 방법을 공정 순서대로 도시한 단면도.
도 7은 도 6에 이어지는 제조 공정을 도시한 단면도.
도 8은 도 7에 이어지는 제조 공정을 도시한 단면도.
도 9는 종래의 반도체 장치의 제조 방법을 공정 순서대로 도시한 단면도.
도 10은 도 9에 이어지는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 산화 실리콘막
2 : 홈
3 : 배리어 메탈(barrier metal)
4 : 텅스텐막
5 : 단차
6 : 질화 실리콘막
7 : 포토 레지스트
8 : 콘택트 홀
9 : 사이드 월
10 : 배리어 메탈
11 : 텅스텐막
12 : 얕은 홈
13 : 사이드 월
21 : 액티브 영역 패턴
22 : 게이트 전극 패턴
23 : 폴리 플러그 패턴
24 : 비트선 콘택트 패턴
25 : 비트선 패턴
26 : 스토리지 노드 콘택트 패턴
27 : 스토리지 노드 패턴
31 : P형 실리콘 반도체 기판
32 : 소자 분리 산화막
33 : 게이트 산화막
34 : 폴리 실리콘막
35 : 텅스텐 실리사이드막
36 : 질화 실리콘막
37 : 소스/드레인 확산층
38 : 질화 실리콘막
39 : 산화 실리콘막
40 : 콘택트 홀
41 : 폴리 실리콘막
42 : 산화 실리콘막
43 : 콘택트 홀
44 : 질화 실리콘막
45 : 배리어 메탈
46 : 텅스텐막
47 : 질화 실리콘막
48 : 콘택트 홀
49 : 질화 실리콘막
50 : 배리어 메탈
51 : 텅스텐막
52 : 루테늄막
53 : BSTO막
54 : 루테늄막
이하, 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1(a)∼(e)는 본 발명의 제1 실시예에 관한 반도체 장치의 제조 방법을 공정 순서대로 도시한 단면도이다.
우선, 반도체 기판상에 형성된 산화 실리콘막(1)에, 주지의 리소그래피법 및 RIE(Reactive Ion Etching)법을 사용하여 홈(2)을 형성한다. 다음에, 상기 홈(2)을 완전히 매립하지 않는 정도의 두께로, TiN 또는 WN 등의 배리어 메탈(3)을 스퍼터링법을 사용하여 전면에 퇴적하고, 이어서 고융점 금속막, 예를 들면 텅스텐막(4)을 CVD(Chemical Vapor Deposition)법을 사용하여 전면에 퇴적하고, 홈(2)을 완전히 충전한다. 그리고, 다음에 CMP법을 사용하여 산화 실리콘막(1)이 노출할 때 까지 텅스텐막(4) 및 배리어 메탈(3)을 깎아, 표면을 평탄화함과 동시에 텅스텐막(4)으로 이루어지는 배선층을 형성한다. 그 후, RIE법을 사용하여 텅스텐막(4) 및 배리어 메탈(3)을 선택적으로 에칭하고, 단차(5)를 형성한다[도 1(a)].
다음에 질화 실리콘막(6)을 CVD법을 사용하여 전면에 퇴적해서 단차(5)를 충전한 후, 이어서 CMP법을 사용하여 질화 실리콘막(6)을 깎아, 표면을 평탄화한다[도 1(b)].
이제까지의 공정에 의해, 반도체 기판상에 형성된 산화 실리콘막(1)에는 홈(2)이 형성되며, 이 홈(2)의 내주면에는 이 홈(2)을 완전히 매립하지 않는 정도의 두께의 배리어 메탈(3)이 형성되고, 상기 배리어 메탈(3)상에는, 홈(2)을 도중까지 매립하도록 텅스텐막(4)이 형성되며, 다시 텅스텐막(4)상에는 홈(2)을 완전히 매립하는 질화 실리콘막(6)이 형성된다.
이러한 방법에 의하면, 종래의 Damascene 기술에서는 달성할 수 없었던 자기 정합 콘택트를 형성하는데 있어서 필요해지는, 배선층 바로 위의 절연막[질화 실리콘막(6)]이 형성된다.
다음에, 홈(2)에 직교하는 라인/스페이스 패턴을 사용하여 포토레지스트(7)를 형성하고, 이 포토레지스트(7) 및 질화 실리콘막(6)에 대하여 선택비가 높은 조건을 사용하여 산화 실리콘막(1)을 RIE법에 의해 에칭하여, 콘택트 홀(8)을 자기 정합적으로 형성한다[도 1(c)].
이어서, 포토레지스트(7)를 제거하고, 전면에 질화 실리콘막을 퇴적한 후, 전면을 RIE법을 사용하여 에치 백하고, 콘택트 홀(8)의 측벽에 질화 실리콘막으로 이루어지는 사이드 월(9)을 형성한다[도 1(d)].
다음에 배리어 메탈(10) 및 텅스텐막(11)을 순차 퇴적하고, 콘택트 홀(8)을 충전한다. 다음에, CMP법을 사용하여 산화 실리콘막(1) 및 질화 실리콘막(6)이 노출할 때 까지 텅스텐막(11) 및 배리어 메탈(10)을 깎아, 표면을 평탄화한다[도 1(e)].
이러한 방법을 사용함으로써, Damascene 배선[텅스텐막(4)]에 대하여 자기 정합적으로 이 Damascene 배선에 인접하는 콘택트를 형성할 수 있다. 따라서, Damascene 배선을 채용한 반도체 장치에서, Damascene 배선 상호간에 콘택트를 설치할 경우, 콘택트를 설치할 때의 여분의 위치 정합 여유를 취할 필요가 없으므로, Damascene 배선 상호의 간격을 충분히 작게 할 수 있고, 집적화할 때의 칩 사이즈의 축소화를 도모할 수 있다.
또한, 이렇게 제조된 반도체 장치에서, 상기 텅스텐막(4)으로 이루어지는 배선층은 메모리 셀의 비트선으로서 사용되며, 이 비트선에 인접하여 형성된 콘택트는 메모리 셀의 스토리지 노드 콘택트로서 사용된다.
다음에, 본 발명의 제2 실시예에 관한 반도체 장치의 제조 방법을 도 2(a)∼(e)를 사용하여 설명한다.
상기 제1 실시예에 관한 반도체 장치의 제조 방법에서, 산화 실리콘막(1)을 에칭하여 콘택트 홀(8)을 형성할 때, 산화 실리콘막(1)의 에칭은 질화 실리콘막(6)에 대하여 선택비가 높은 조건을 사용하여 행하고 있다. 그러나, 이 에칭 선택비는 유한값이므로, 질화 실리콘막(6) 자체도 간신히 에칭된다. 이때, 에칭 조건의 변동, 막 두께의 변동 등에 의해, 소정의 확률로 스페이서인 질화 실리콘막(6)이 에칭되고, 단락이 생기는 경우가 있다. 이 단락의 과정을 상세히 살펴보면, 배선층의 모서리 부분에서 생김을 알 수 있다. 그래서, 이 제2 실시예에 관한 반도체 장치에서는, 상기 배선층의 모서리 부분에서 생기는 단락을 방지하도록 한 것이다.
즉, 상기 제1 실시예의 방법과 마찬가지로, 우선, 반도체 기판상에 형성된 산화 실리콘막(1)에, 주지의 리소그래피법 및 RIE법을 사용하여 홈(2)을 형성하고, 다음에 상기 홈(2)을 완전히 매립하지 않는 정도의 두께로, 배리어 메탈(3)을 스퍼터링법을 사용하여 전면에 퇴적하고, 이어서 고융점 금속막, 예를 들면 텅스텐막(4)을 CVD법을 사용하여 전면에 퇴적하고, 홈(2)을 완전히 충전한다.
그 후, Cl2계의 가스를 사용한 RIE법으로 텅스텐막(4) 및 배리어 메탈(3)을 선택적으로 에칭하고, 단차(5)를 형성한다. 이때, Cl2계의 가스에 대하여, 텅스텐 보다도 티탄 화합물(TiN) 쪽이 에칭 레이트가 빠르므로, 배선층의 상부 양측에 배리어 메탈(3)의 막 두께에 대응한 얕은 홈(12)이 형성된다[도 2(a)].
이후는, 상기 제1 실시예의 방법과 마찬가지로, 질화 실리콘막(6)을 CVD법을 사용하여 전면에 퇴적하여 단차(5)를 충전하고, 다음에, CMP법을 사용하여 질화 실리콘막(6)을 깎아, 표면을 평탄화하고[도 2(b)], 다시 홈(2)에 교차하는 라인/스페이스 패턴을 사용해서 포토레지스트(7)를 형성하여 산화 실리콘막(1)을 RIE법에 의해 에칭하고, 콘택트 홀(8)을 자기 정합적으로 형성하고[도 2(c)], 포토레지스트(7)를 제거한 후, 전면에 질화 실리콘막을 퇴적하고, 전면을 RIE법을 사용하여 에칭하고, 콘택트 홀(8)의 측벽에 질화 실리콘막으로 이루어지는 사이드 월(9)을 형성하고[도 2(d)], 이어서 배리어 메탈(10) 및 텅스텐막(11)을 순차 퇴적하여, 콘택트 홀(8)을 충전한다. 그리고 다시, CMP법을 사용하여 산화 실리콘막(1) 및 질화 실리콘막(6)이 노출하기 까지 텅스텐막(11) 및 배리어 메탈(10)을 깎아, 표면을 평탄화한다[도 2(e)].
이러한 방법에 의하면, 배선층의 모서리 부분의 질화 실리콘막을 홈(2)의 측벽의 부분 보다도 두껍게 형성할 수 있으므로, 상기한 바와 같은 단락이 생기는 확률을 현저히 저감할 수 있고, 사용한 원료에 대한 제품의 비율을 높일 수 있으며, 고 신뢰성의 반도체 장치를 제조할 수 있다.
도 3(a)∼(f)는 본 발명의 제3 실시예에 관한 반도체 장치의 제조 방법을 공정 순서대로 도시한 단면도이다.
우선, 반도체 기판상에 형성된 산화 실리콘막(1)에, 주지의 리소그래피법 및 RIE법을 사용하여 홈(2)을 형성한다. 다음에, 상기 홈(2)을 완전히 매립하지 않는 정도의 두께로, 전면에 질화 실리콘막을 퇴적하고, 이어서 전면을 RIE법을 사용하여 에치 백하고, 홈(2)의 측벽에 질화 실리콘막으로 이루어지는 사이드 월(13)을 형성한다[도 3(a)].
이어서, 상기 홈(2)을 완전히 매립하지 않는 정도의 두께로, TiN 또는 WN 등의 배리어 메탈(3)을 스퍼터링법을 사용하여 전면에 퇴적하고, 계속하여 고융점 금속막, 예를 들면 텅스텐막(4)을 CVD법을 사용해서 전면에 퇴적하여, 홈(2)을 완전히 충전한다. 다음에 CMP법을 사용하여 산화 실리콘막(1)이 노출할 때 까지 텅스텐막(4) 및 배리어 메탈(3)을 깎아, 표면을 평탄화함과 동시에 텅스텐막(4)으로 이루어지는 배선층을 형성한다. 그 후, RIE법을 사용하여 텅스텐막(4) 및 배리어 메탈(3)을 선택적으로 에칭하고, 단차(5)를 형성한다[도 3(b)]. 이때, 상기 제2 실시예의 방법과 마찬가지로, 텅스텐막(4) 보다도 배리어 메탈(3) 쪽이 에칭 레이트가 빨라지는 조건으로 에칭을 행하고, 배선층의 상부 양측에 배리어 메탈(3)의 막 두께에 대응한 얕은 홈을 형성하도록 하여도 좋다.
다음에 질화 실리콘막(6)을 CVD법을 사용하여 전면에 퇴적하여 단차(5)를 충전하고, 이어서 CMP법에 의해 질화 실리콘막(6)을 깎아, 표면을 평탄화한다[도 3(c)].
이제까지의 공정에 의해, 반도체 기판상에 형성된 산화 실리콘막(1)에는 홈(2)이 형성되며, 이 홈(2)의 측벽에는 질화 실리콘막으로 이루어지는 사이드 월(13)이 형성되고, 다시 홈(2)의 내주면에는 이 홈(2)을 완전히 매립하지 않는 정도의 두께의 배리어 메탈(3)이 형성되며, 상기 배리어 메탈(3)상에는 홈(2)을 도중까지 매립하도록 텅스텐막(4)이 형성되며, 또한 텅스텐막(4)상에는 홈(2)을 완전히 매립하는 질화 실리콘막(6)이 형성된다.
이러한 방법에 의하면, 제1 실시예의 경우와 마찬가지로, 종래의 Damascene기술에서는 달성할 수 없었던 자기 정합 콘택트를 형성하는데 있어서 필요해지는, 배선층 바로 위의 절연막[질화 실리콘(6)]이 형성된다.
다음에, 홈(2)에 직교하는 라인/스페이스 패턴을 사용하여 포토레지스트(7)를 형성하고, 이 포토레지스트(7) 및 질화 실리콘막(6)에 대하여 선택비가 높은 조건을 이용하여 산화 실리콘막(1)을 RIE법에 의해 에칭하고, 콘택트 홀(8)을 자기 정합적으로 형성한다[도 3(d)].
다음으로, 포토레지스트(7)를 제거하고, 전면에 질화 실리콘막을 퇴적한 후, 전면을 RIE법을 사용하여 에치 백하고, 콘택트 홀(8)의 측벽에 질화 실리콘막으로 이루어지는 사이드 월(9)을 형성한다[도 3(e)]. 이 사이드 월(9)을 구성하는 질화 실리콘막의 형성시, 제1 실시예의 방법에서는 홈의 내부에 형성된 배리어 메탈(3)에 접하여 질화 실리콘막이 형성된다. 메탈위에 퇴적한 질화 실리콘막은 절연막 위에 퇴적한 질화 실리콘막 보다 막질이 열화하는 것이 알려져 있다. 본 실시예에서는 홈의 측벽에 미리 질화 실리콘막으로 이루어지는 사이드 월(13)이 형성되어 있으므로, 이러한 열화를 일으키지 않고 사이드 월(9)을 형성할 수 있다. 물론, 사이드 월(13)의 형성시에도, 절연막[산화 실리콘막(1)] 위로의 퇴적이므로, 열화를 일으키는 일은 없다.
이후는 배리어 메탈(10) 및 텅스텐막(11)을 순차 퇴적하고, 콘택트 홀(8)을 충전하며, CMP법을 사용하여 산화 실리콘막(1) 및 질화 실리콘막(6)이 노출할 때 까지 텅스텐막(11) 및 배리어 메탈(10)을 깎아, 표면을 평탄화한다[도 3(f)].
이러한 방법을 사용함으로써, Damascene 배선[텅스텐막(4)]에 대하여 자기정합적으로, 이 Damascene 배선에 인접하는 콘택트 홀(8)을 형성할 수 있다. 게다가, 본 실시예에서는, 막질이 좋은 사이드 월(13)을 형성할 수 있다고 하는 효과를 얻을 수 있다.
다음에 본 발명의 제4 실시예를 도 4(a)∼(d), 도 5(a)∼(c), 도 6(a)∼(d), 도 7(a)∼(f) 및 도 8을 사용하여 설명한다.
제4 실시예는, 본 발명을 STC형 DRAM 셀의 비트선 및 스토리지 노드 콘택트의 제조 방법에 적용한 것이며, 도 4(a)∼(d) 및 도 5(a)∼(c)는 사용되는 마스크 패턴을 도 6(a)∼(d), 도 7(a)∼(f) 및 도 8은 공정 도중의 도 4(a)∼(d) 및 도 5(a)∼(c)중의 각각의 단면을 각각 도시하고 있다.
우선, 도 4(a)에 도시하는 액티브 영역 패턴(21)을 사용하여, 주지의 STI(Shallow Trench Isolation)법으로 P형 실리콘 반도체 기판(31)의 표면에 소자 분리 산화막(32)을 형성한다[도 6(a)].
다음에, 반도체 기판(31)의 표면에 게이트 산화막(33)을 형성한 후, 폴리 실리콘막(34), 텅스텐 실리사이드막(35) 및 질화 실리콘막(36)을 순차 퇴적하고, 도 4(b)에 도시하는 게이트 전극 패턴(22)을 사용하여 게이트 전극을 패터닝한다. 이어서, 게이트 전극을 마스크로 N형 불순물을 이온 주입하고, 소스/드레인 확산층(37)을 형성한다[도 6(b)].
다음에, 게이트 전극의 측벽에 질화 실리콘막(38)을 형성한 후, 전면에 산화 실리콘막(39)을 퇴적하고, CMP법을 사용하여 질화 실리콘막(36)이 노출할 때 까지 산화 실리콘막(39)을 깎아, 표면을 평탄화한다[도 6(c)].
다음으로, 도 4(c)에 도시하는 폴리 플러그 패턴(23)을 사용하여, 질화 실리콘막(36, 38)에 대하여 고 선택의 조건으로 산화 실리콘막(39)을 에칭하고, 게이트 전극에 자기 정합적으로 콘택트 홀(40)을 형성한다. 다음에, 전면에 폴리 실리콘막(41)을 퇴적하고, 콘택트 홀(40)을 완전히 매립하며, 그 후 CMP법으로 질화 실리콘막(36) 및 산화 실리콘막(39)이 노출할 때 까지 폴리 실리콘막(41)을 깎아, 표면을 평탄화한다[도 6(d)].
다음으로, 전면에 산화 실리콘막(42)을 형성하고, 도 4(d)에 도시하는 비트선 콘택트 패턴(24)을 사용하여, 콘택트 홀(43)을 형성한다[도 7(a), (b)].
다음에, 도 5(a)에 도시하는 비트선 패턴(25)을 사용하여, 주지의 Damascene법으로 상기 산화 실리콘막(42)에 홈을 형성하고, 그 후, 산화 실리콘막(44)을 그 홈이 매립되지 않는 정도의 막 두께로 퇴적하고, 이어서 전면을 RIE법을 사용하여 에칭하며, 홈의 측벽에 질화 실리콘막(44)으로 이루어지는 사이드 월을 형성한다. 다음에, 배리어 메탈(45) 및 텅스텐막(46)을 퇴적하여 홈을 충전한다. 다음에, CMP법을 사용하여 산화 실리콘막(42)이 노출할 때 까지 텅스텐막(46) 및 배리어 메탈(45)을 깎아, 표면을 평탄화함과 동시에 텅스텐막(46)으로 이루어지는 비트선을 형성한다. 그 후, RIE법을 사용하여 텅스텐막(46) 및 배리어 메탈(45)을 선택적으로 에칭하여 상기 제1∼제3 실시예와 동일한 단차를 형성한다. 다음에, 질화 실리콘막(47)을 퇴적하여 이 단차를 충전하고, 그 후, CMP법을 사용하여, 산화 실리콘막(42)이 노출할 때 까지 질화 실리콘막(47)을 깎아, 표면을 평탄화한다[도 7(c), (d)]
다음에, 도 5(b)에 도시하는 스토리지 노드 콘택트 패턴(26)을 사용하여, 질화 실리콘막(47)에 대하여 선택비가 높은 조건을 사용하여 산화 실리콘막(42)을 RIE법에 의해 에칭하고, 콘택트 홀(48)을 형성한다. 다음에, 질화 실리콘막(49)을 퇴적하고, 전면을 마찬가지의 RIE법을 사용하여 에치 백하며, 콘택트 홀(48)의 측벽에 질화 실리콘막(49)으로 이루어지는 사이드 월을 형성한다. 다음에, 배리어 메탈(50) 및 텅스텐막(51)을 순차 퇴적하고, 콘택트 홀(48)을 충전한다. 이어서, CMP법을 사용하여 산화 실리콘막(42) 및 질화 실리콘막(47)이 노출할 때 까지 텅스텐막(51) 및 배리어 메탈(50)을 깎아, 표면을 평탄화한다[도 7(e), (f)].
다음에, 캐패시터의 하부 전극이 되는 루테늄막(52)을 스퍼터링법으로 퇴적하고, 도 5(c)에 도시하는 스토리지 노드 패턴(27)을 사용하여, 루테늄막(52)으로 이루어지는 스토리지 노드 전극을 형성한다. 이어서, 캐패시터 절연막인 BSTO(바륨·스트론튬·티탄옥사이드)막(53) 및 상부 전극이 되는 루테늄막(54)을 퇴적하며, 메모리 캐패시터가 형성된다(도 8). 이 이외는, 주지의 방법으로 배선층을 형성하여, DRAM이 완성된다.
이러한 방법에 의해 제조된 DRAM은, 비트선 콘택트와 비트선의 정합 정밀화를 실현할 수 있음과 동시에, 스토리지 노드 콘택트와 비트선의 자기 정합도 가능해져, 미세화가 도모되고, 메모리 셀의 비트 단가를 대폭으로 저감할 수 있다.
또한, 본 실시예에서는, 캐패시터의 하부 전극 및 상부 전극을 루테늄막을 사용하여 형성하는 경우에 대하여 설명하였으나, 루테늄막 이외에 예를 들면 백금막 등을 사용할 수도 있다.
이상 설명한 바와 같이, 본 발명에 의하면, 비트선에 대하여 자기 정합적으로 형성되는 콘택트 홀을 갖는 반도체 장치 및 그 제조 방법을 제공할 수 있다.

Claims (19)

  1. 삭제
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  9. 반도체 장치에 있어서,
    반도체 기판상에 형성된 제1 절연막;
    상기 제1 절연막내에 서로 이격되어 형성된 제1 및 제2 홈들;
    상기 제1 및 제2 홈들 사이의 상기 제1 절연막 영역내에 형성된 콘택트 홀들;
    상기 제1 및 제2 홈들의 측벽상에 제2 절연막으로 형성된 제1 스페이서들;
    상기 제1 및 제2 홈들의 바닥면상에 형성되고, 상기 제1 및 제2 홈들의 측벽 상에 형성된 상기 제1 스페이서들상에서 제1 소정 깊이까지 연장되며, 상기 홈들을 완전히 충전하지 않는 두께로 형성되는 제1 도전막들;
    상기 홈들을 제2 소정 깊이까지 충전하도록 상기 제1 도전막들상에 형성되는 제2 도전막들;
    상기 홈들을 완전히 충전하도록 상기 제1 및 제2 도전막들상에 형성되는 제3 절연막들;
    상기 콘택트 홀들의 측벽상에 제4 절연막으로 형성되는 제2 스페이서들;
    상기 제2 스페이서들과 상기 콘택트 홀들의 바닥면상에 형성되되, 상기 콘택트 홀들을 완전히 충전하지 않는 두께로 형성되는 제3 도전막들; 및
    상기 콘택트 홀들을 완전히 충전하도록 상기 제3 도전막들상에 형성되는 제4 도전막들을 포함하는 반도체 장치.
  10. 제9항에 있어서, 상기 제1 및 제3 도전막들 각각은 배리어 메탈로 형성되는 반도체 장치.
  11. 반도체 기억 장치에 있어서,
    반도체 기판에 형성된 소자 분리 절연막;
    게이트 절연막들을 사이에 두고 상기 반도체 기판 위에 형성된 게이트 전극들과 상기 반도체 기판에 형성된 소스 및 드레인 확산 영역들로 이루어진 MOSFET들;
    상기 MOSFET들을 피복하도록 형성된 제1 절연막;
    상기 제1 절연막내에 형성된 비트선 및 비트선 콘택트 홀 형성용 홈들;
    상기 홈들을 부분적으로 충전하도록 설치된 제1 도전막들로 형성되며, 상기 MOSFET들 중 대응하는 하나의 MOSFET의 소스 및 드레인 확산 영역 중 한 쪽의 확산영역과 각각 전기적으로 접속되는 비트선들;
    상기 홈들을 완전히 충전하도록 형성된 제2 절연막들;
    상기 비트선들에 인접한 위치에서 상기 제1 절연막들내에 형성되는 스토리지 노드 콘택트 홀들;
    상기 스토리지 노드 콘택트 홀들의 측벽상에 제3 절연막으로 형성되는 스페이서들;
    상기 스토리지 노드 콘택트 홀들을 충전하도록 형성되는 제2 도전막들; 및
    스토리지 전극들, 캐패시터 절연막들 및 플레이트 전극들로 이루어지며, 상기 MOSFET들 중 대응하는 하나의 MOSFET의 소스 및 드레인 확산 영역 중 다른 한 쪽의 확산 영역과 각각 전기적으로 접속되는 캐패시터들
    을 포함하는 반도체 기억 장치.
  12. 반도체 기억 장치에 있어서,
    제1 배선을 형성하기 위한 제1 도전막;
    상기 제1 배선에 인접하여 형성되고, 상층 레벨의 제2 배선과 하층 레벨의 제3 배선을 접속하기 위한 콘택트 홀들;
    상기 콘택트 홀들을 충전하도록 형성되는 제2 도전막; 및
    상기 제1 및 제2 도전막 사이에서 상기 제1 및 제2 도전막을 상호 전기적으로 분리하기 위해 형성되는 스페이서들을 포함하되,
    상기 제1 배선보다 상부에 위치한 상기 스페이서들의 막 두께가 상기 제1 배선보다 하부에 위치한 상기 스페이서들의 막 두께보다 큰 반도체 기억 장치.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
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