KR100193100B1 - 반도체장치 및 그 제조방법 - Google Patents

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고우사쿠 야노
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모리시다 요이치
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Abstract

금속플래그와 상층금속배선과의 반응에 의해 전기저항값이 높은 합금의 형성을 방지하고, 얼라인먼트 마진이 없는 제조공정에 의한 집적도가 높으면서 신뢰성이 높은 반도체장치를 제공한다.
하층금속배선(2)의 상방의 층간절연막(3)에 접속구멍(4)을 형성하는 공정과, 접속구멍(4)내에 W플래그(6)를 형성하는 공정과, 층간절연막(3)과 W플래그(6) 위에 제1금속막(9b) 및 제2금속막(7a)을 형성하는 공정과, 얼라인먼트 마진이 없는 포토레지스트마스크(8)를 이용하여 배선하부받침막(7)을 형성하는 공정과, 노출한 제1금속막(9b)을 에칭에 의해 제거하면서 W플래그(6) 위에 티탄의 불화물 등으로 구성되는 확산방지막(10)을 형성하는 공정을 설치한다. 티탄의 불화물에 의해 텅스텐과 알루미늄의 확산을 방지하고 전기저항값이 높은 합금의 형성을 방지한다.

Description

반도체장치 및 그 제조방법
제1도는 제1실시예에 관한 반도체장치의 제조공정을 도시하는 단면도.
제2도는 제2실시예에 관한 반도체장치의 제조공정을 도시하는 단면도.
제3도는 제3실시예에 관한 반도체장치의 제조공정을 도시하는 단면도.
제4도는 제4실시예에 관한 반도체장치의 구조를 도시하는 단면도.
제5도는 제1~제4실시예에 있어서 티탄 불화물의 형성을 도시하기 위한 ESCA 분석결과를 도시하는 도면.
제6도는 제5실시예에 관한 반도체장치의 제조공정을 도시하는 단면도.
제7도는 제6실시예에 관한 반도체장치의 제조공정을 도시하는 단면도.
제8도는 제6실시예에 관한 반도체장치의 배선과 W플래그와의 겹침상태를 도시하는 평면도.
제9도는 제7실시예에 관한 반도체장치의 제조공정을 도시하는 단면도.
제10도는 제8실시예에 관한 반도체장치의 구조를 도시하는 단면도.
제11도는 제9실시예에 관한 반도체장치의 구조를 도시하는 단면도.
제12도는 제9실시예의 변형예에 관한 반도체장치의 구조를 도시하는 단면도.
제13도는 각 실시예에 있어서 금속배선과 W플래그와의 어긋남 상태를 도시하는 단면도.
제14도는 그 밖의 실시예에 관한 열처리온도의 차이에 의한 전기저항값의 변화를 나타내는 데이터 및 이 데이터를 구하기 위해 형성한 반도체장치의 단면도.
제15도는 종래예에 관한 반도체장치의 제조공정을 도시하는 단면도.
제16도는 종래예에 관한 금속배선과 W플래그와의 겹침상태를 얼라인먼트 마진이 있는 경우와, 얼라인먼트 마진이 없는 경우에 대하여 도시하는 평면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 하층금속배선(도전층)
3 : 층간절연막 4 : 접속구멍
5a : 플래그하부받침용 금속막 5 : 플래그하부받침막
6a : 텅스텐 6 : W플래그(금속플래그)
7a : 제2금속막 7 : 상층금속배선
8 : 포토레지스트마스크 9a, 9b : 배선하부받침용금속막
9 : 배선하부받침막 10 : 확산방지막
11 : 상층절연막 12 : 측벽
13 : 홈부
[발명이 속하는 기술분야]
본 발명은 접속구멍에 텅스텐 등의 내화금속의 금속플래그를 통하여 하방의 도전층과 접촉하는 금속배선층을 갖는 반도체장치 및 그 제조방법에 관한 것으로, 특히 금속배선층의 마진레스 패터닝공정을 통하여 형성되는 반도체장치의 성능향상대책에 관한 것이다.
[종래의 기술]
근년, 초LSI의 고집적화, 고밀도화에 따라 각층의 금속배선간을 접속하는 접속구멍도 미세화되어 이 접속구멍내에 피복성이 좋은 방법으로 금속을 매립하는 방법이 필요하게 되었다. 이러한 방법의 하나로서 화학기상퇴적(이하 CVD라 기재한다)법에 의해 전면에 텅스텐을 퇴적(블랭킷 텅스텐 CVD라 기재한다)하고, 전면을 에칭하여 접속구멍내 이외의 불필요한 부분의 텅스텐을 제거함으로써(에치백법이라 부른다) 접속구멍내에만 텅스텐을 매립하는 말하자면 금속플래그를 형성하는 방법이 있다.
이러한 금속플래그를 형성하지 않고, 스퍼터법으로 알루미늄계 금속을 퇴적하고, 접속구멍의 매립과 금속배선층의 형성을 동시에 실행하는 경우는 종래는 접속구멍을 개구하기 위한 마스크패턴과 금속배선층을 패터닝하기 위한 마스크패턴과의 노광시의 맞춤어긋남을 고려하여 접속구멍의 전주위의 일정영역에는 반드시 금속배선층이 형성되도록 설계할 필요가 있었다. 이 일정영역을 맞춤 여유(얼라인먼트 마진)라 한다. 이것은 금속배선층을 패터닝하기 위한 마스크의 개구영역이 접속구멍의 영역을 포함하면 접속구멍내의 알루미늄계 금속도 에칭되어 단선의 원인이 되기 때문이다. 제16(a)도는 이 얼라인먼트 마진과 배선폭과의 관계를 설명하는 평면도이다. 즉, 하방의 매립금속(하부받침막을 설치한 경우는 하부받침막)의 외형치수 및 금속배선의 폭이 모두 a인 경우, 이 매립금속으로의 접속부만 금속배선의 치수를 한쪽에서 b만큼 크게 한다. 이 b가 얼라인먼트 마진이 된다.
그러나 전술한 바와 같이 접속구멍내에 텅스텐을 매랍하는 경우, 금속막을 선택적으로 에칭하여 금속박매선을 패터닝할 때에 에칭용 마스크가 접속구멍내의 매립금속을 모두 덮고 있지 않아도 즉, 에칭 마스크의 개구부에 있는 배선용 금속막이 제거되어 접속구멍내의 매립금속의 일부가 노출되어도 매립금속 텅스텐 등의 내화금속이면 알루미늄 배선의 에천트에 의해 에칭되지 않는다. 따라서, 얼라인먼트 마진을 설치해둘 필요가 없어지고, LSI의 고밀도화가 가능하게 되어 있다. 즉, 제16도(b)에 도시하는 바와 같이 매립금속과의 접속부에 있어서도 금속배선의 다른 부분의 폭(a)과 같은 치수로 되게 된다.
이하 제15도(a)~(d)를 참조하면서 종래 기술의 일례로서 블랭킷 텅스텐CVD법과 에치백법을 이용하여 금속배선층간의 접속구멍으로의 금속매립방법에 대하여 설명한다. 여기에서는 접속구멍을 형성할때에 이용한 마스크에 대하여 얼라인먼트 마진을 갖지 않는 마스크를 이용하여 금속배선을 형성하는 말하자면 마진레스공정에 의한 접속구멍에 내화금속을 매립하는 방법에 대하여 설명한다.
우선, 제15도(a)에 도시하는 바와 같이 트랜지스터 등이 형성된 기판(1)상에 하층금속배선(2)을 형성하고, 그 위에 절연막으로서 예를 들면 플라스마CVD법으로 실리콘 산화막으로 구성되는 층간절연막(3)을 형성하고, 하층금속배선(2)상의 층간절연막(3)의 원하는 위치에 드라이에칭을 이용하여 접속구멍(4)을 개구한다. 다음에 텅스텐과 하지(下地)의 밀착성을 유지하기 위한 층으로서 스퍼터법에 의해 티탄(약 20nm)과 질화티탄(약 100nm)을 적층하여 되는 TiN/Ti막(5a)을 퇴적한 후, 중간절연막(3) 및 접속구멍(4)의 위에 블랭킷 텅스텐CVD법에 의해 600nm 정도의 텅스텐막(6a)을 퇴적하고 접속구멍(4)내를 텅스텐막(6a)으로 메꾼다. 또 이때 텅스텐막(6a)의 퇴적막두께는 접속구멍(4)의 직경에 의존하고 제15도(a)에 도시하는 구조는 접속구멍(4)의 직경이 600nm 정도인 경우이다.
다음에 제15(b)에 도시하는 바와 같이 접속구멍(4)을 제외하는 층간절연막(3)상의 텅스텐막(6a) 및 TiN/Ti막(5a)을 균일성 좋게 순차 드라이에 칭하여 제거하고 접속구멍(4)내에 W플래그(6)과, TiN/Ti막으로 구성되는 플래그하부받침막(5)을 남긴다. 또, 그 위에 스퍼터법을 이용하여 티탄(약 10nm)고 질화티탄(약 100nm)을 적층하여 되는 제1금속막(9a)과, 실리콘(약 1%정도)과 동(약 0.5% 정도)을 포함하는 알루미늄합금으로 구성되는 제2금속막(7a)(약 600nm)을 순차 형성한다. 제1금속막(9a)중의 티탄층은 금속간의 산화물을 환원하여 양호한 적기적 접속을 얻기 위한 것이며, 질화티탄층은 알루미늄의 일렉트로 마이그레이션(전류에 의한 금속원자의 이동) 내성을 강화하는 역할이 있다. 또, 이 제1금속막(9a)을 형성함으로써 W플래그(6)를 구성하는 텅스텐과 상층금속배선을 구성하는 알루미늄과의 직접 접촉을 방해하고, 텅스텐과 알루미늄과의 합금생성을 방지하도록 하고 있다.
다음에 제15도(c)에 도시하는 바와 같이 포토레지스트를 도포하고, 소정 형상의 금속배선을 형성하기 위한 포토레지스트마스크를 형성하지만 이때 접속구멍(4)을 형성할 때에 사용한 마스크의 패턴과, 상층금속배선형성용 마스크의 패턴과의 사이에 미소한 맞춤어긋남이 생기기 때문에 포토레지스트마스크(8)의 단부가 접속구멍(4)의 위에 들어가는 일이 있다. 이 포토레지스트마스크(8)를 이용하여 제2금속막(7a)과 제1금속막(9a)을 원하는 패턴으로 가공하여 상층금속배선(7) 및 배선하부받침막(9)을 형성한다. 그후, 제15(d)에 도시하는 바와 같이 포토레지스트마스크(8)를 제거하고, 절연막(10)을 퇴적한 후, 450℃에서 열처리를 실행한다. 이 열처리는 드라이에칭에 의한 하지의 손상회복이나 금속간의 계면을 안정화시키기 위해 실행하는 것이다. 또, 이 열처리는 후공정의 성막시에도 실행된다.
상기 종래예에 있어서 텅스텐의 하지와의 밀착성을 개량하기 위한 층으로서 TiN/Ti막 적층막을 예시했지만 텅스텐이나 TiW 등의 내화금속막도 이용되고 있다.
또, 상기 종래예에서는 접속구멍이 배선금속 사이(비아홀)인 경우에 대하여 설명했지만 접속구멍이 반도체영역과 배선금속을 접속하는 접속구멍인 경우에도 마찬가지이다.
[발명이 해결하고자 하는 과제]
그러나 상기와 같은 방법으로 제저된 반도체장치에 있어서 금속배선 등의 불량이 종종 생긴다는 문제가 있었다.
이 원인에 대해서는 상층금속배선을 형성한 후의 손상회복 등을 위한 열처리에 의해 텅스텐과 알루미늄과의 사이에서 반응이 생기고, 텅스텐과 알루미늄의 합금 WAl12이 형성되기 때문이라고 추정된다. 즉, 이 합금 WAl12은 전기저항값이 높기 때문에 전류를 흐르게 함으로써 발열하고, 금속배선의 단선 등의 불량을 생기게 한다. 또, 이러한 텅스텐과 알루미늄과의 반응에 의한 합슴의 형성을 생기게 하는 한가지 원인은 상술한 바와 같은 마진레스공정에서는 알루미늄을 포함하는 상층금속배선의 단부가 W플래그상에 있기 때문에 제15도(d)에 도시하는 영역 ReA를 통하여 나중에 열처리공정에서 알루미늄원자의 W플래그(6)로 확산, 혹은 텅스텐원자의 상층금속배선(7)으로의 확산에 의한 것이라고 추정되었다. 그 경우, 접속구멍형성용 마스크와 상층배선형성용 마스크의 패턴 맞춤어긋남을 고려하여 충분한 마진을 확보하면 W플래그(6)의 상단면이 확실하게 티탄 등으로 구성되는 배선하부받침막(9)으로 덮이므로 이러한 알루미늄과 텅스텐의 합금층의 형성은 생기지 않지만 그러한 충분한 마진을 확보하고자 하면 반도체장치의 고집적화에 장해가 된다.
이상의 문제는 CVD법을 이용하여 선택적으로 비아홀내에 텅스텐을 형성하는 선택텅스텐 CVD법에서도 마찬가지로 생긴다. 또, 텅스텐 이외의 금속으로 구성되는 금속플래그와 알루미늄 이외의 금속으로 구성되는 상층금속배선과의 사이에서도 생길 수 있다.
본 발명은 이러한 점을 감안하여 이루어진 것으로, 그 목적은 접속구멍 형성용 마스크의 패턴과 상층금속배선형성용 마스크의 패턴과의 얼라인먼트 마진을 갖지 않는 경우에는 금속플래그를 구성하는 금속과 상층금속배선을 구성하는 금속과의 확산에 의한 합금화에 의해 전기저항값이 상승하는 것을 방지할 수 있는 반도체장치 및 그 제조방법을 제공하는 데에 있다.
[발명을 해결하기 위한 수단]
상기 목적을 달성하기 위해 본 발명이 강구한 수단은 마진레스공정을 위해 금속배선의 패턴이 금속플래그의 상방의 전영역을 커버하지 않고 배선의 단부가 금속플래그상에 위치하도록 형성된 금속플래그에 있어서, 금속배선으로 덮을 수 없는 부분을 통하여 금속배선과 금속플래그와의 사이에서 구성원자의 상호확산이 생기는 것을 방지하고 혹은 상호확산이 생겨도 각 구성원자간의 반응을 방지할 수 있는 구조로 하는 데에 있다.
본 발명의 제1반도체장치의 제조방법은 청구항 1에 기재되는 바와 같이 도전층을 갖는 반도체기판상에 절연막을 형성하는 제1공정과, 상기 절연막을 관통하여 상기 도전층에 도달하는 접속구멍을 개구하는 제2공정과,상기 접속구멍내에 텅스텐 등의 내화금속으로 구성되는 금속플래그를 형성하는 제3공정과, 상기 절연막 및 상기 금속플래그의 위체 배선하부받침막용 제1금속막을 퇴적하는 제4공정과, 상기 제1금속막의 위에 상기 금속플래그중의 상기 내화금속과 반응하여 고저항화합물을 형성하는 금속으로 구성되는 제2금속막을 퇴적하는 제5공정과, 상기 제2금속막 위에 상기 금속플래그의 상방이 되는 영역의 적어도 일부를 포함하는 영역에 남겨진 포토레지스트마스크를 형성하는 제6공정과, 상기 포토레지스트마스크를 이용한 에칭에 의해 상기 제2금속막을 선택적으로 제거하여 상기 금속플래그에 접속되는 금속배선을 패터닝하는 제7공정과, 상기 제1금속막중 상기 제7공정에서 표면이 노출된 부분을 에칭에 의해 제거하는 제8고정과, 상기 금속플래그의 상면중 상기 금속 배선 바로 아래의 상기 제1금속막으로 덮여져 있지 않은 부분의 위에 상기 금속배선과 상기 금속플래그의 사이에 구성원자의 상호확산을 방지하기 위한 확산방지막을 형성하는 제9공정을 구비하고 있다.
이 방법에 의해 금속배선을 형성하기 위한 포토레지스트마스크가 접속구멍을 형성했을 때의 마스크에 대한 얼라인먼트 마진을 갖고 있지 않을 때나 혹은 얼라인먼트 마진이 극히 작은 경우에는 제8공정이 종료된 시점에서 금속플래그의 상면중 금속배선 바로 아래의 제1금속막으로 덮여있지 않은 영역이 생길 수 있다. 여기에서 이 방법에서는 그 후의 제9공정에서 금속플래그의 상면중 금속배선 바로 아래의 제1금속막으로 덮여 있지 않은 영역 위에는 확산방지막이 형성된다. 따라서, 그후, 열처리가 실행되어도 확산방지막에 의해 금속배선과 금속플래그와의 사이에서 원자의 상호확산에 의한 반응이 방해된다. 즉, 예를 들면 전기저항값이 높은 합금층 등, 반도체장치의 특성에 악영향을 미치는 합금층의 형성이 방지되게 된다.
상기 제1반도체장치의 제조방법에서 이하의 바람직한 형태를 채용할 수 있다.
청구항 2에 기재되는 바와 같이 청구항 1에 있어서, 상기 제3공정에서는 상기 금속플래그를 텅스텐으로 구성하고, 상기 제4공정에서는 상기 제1금속막을 티탄을 포함하는 금속으로 구성하고, 상기 제5공정에서는 상기 제2금속막을 알루미늄을 포함하는 금속으로 구성하고 상기 제9공정에서는 상기 확산방지막을 티탄을 포함하는 화합물로 구성할 수 있다.
이 방법에 의해 특히 텅스텐과 알루미늄의 반응으로 생기는 고저항의 화합물 WAl12에 의한 금속배선과 금속플래그와의 사이의 저항의 증대를 효과적으로 방지할 수 있다.
청구항 3에 기재되는 바와 같이 청구항 2에 있어서 상기 제7공정과 상기 제8공정과는 드라이에칭에 의해 실행하고, 상기 제1금속막의 에칭시에 유리하는 티탄원자와 상기 에칭가스의 분해물과의 반응에 의해 생긴 티탄을 포함하는 화합물을 상기 금속플래그가 노출한 면위에 퇴적함으로써 상기 확산방지막을 형성할 수 있다.
이 방법에 의해 제1금속막의 제거와 확산방지막의 형성이 동시진행적으로 실행되므로 제조공정은 간략화된다.
청구항 4에 기재되는 바와 같이 청구항 3에 있어서 상기 제9공정에서 형성되는 상기 확산방지막의 두께를 5~20nm으로 할 수 있다.
이 방법에 의해 확산방지막의 기능을 확보하면서 제1금속막의 제거와 확산방지막의 퇴적을 확실하게 실행할 수 있다.
청구항 5에 기재되는 바와 같이 청구항 2 또는 3에 있어서 상기 제9공정에서는 불소를 포함하는 가스를 이용하여 드라이에칭을 실행하고 상기 확산방지막을 티탄의 불화물로 구성할 수 있다.
청구항 6에 기재되는 바와 같이 청구항 5에 있어서 상기 불소를 포함하는 가스를 SF6가스, CF4가스, CHF3가스 및 NF3가스중 적어도 어느 하나로 할 수 있다.
청구항 5 또는 6의 방법에 의해 형성된 티탄의 불화물막에 의해 알루미늄원자와 텅스텐원자의 상호확산이 방해되므로 화합물 WAl12의 생성에 의한 금속플래그 또는 배선의 저항의 증대를 효과적으로 방지할 수 있다.
청구항 7에 기재되는 바와 같이 청구항 1에 있어서 상기 제9공정에서는 상기 포토레지스트마스크를 제거한 후, 상기 금속배선, 상기 금속플래그가 노출된 부분 및 상기 절연막 위에 상기 금속배선과 상기 금속플래그와의 사이에서 구성원자의 상호확산을 방해하는 기능을 갖는 재료로 구성되는 막을 퇴적하고, 상기 막을 에치백하여 상기 금속배선 및 상기 제1금속막의 측면 및 상기 금속플래그 상면의 일부에 걸치는 측벽을 형성할 수 있다.
이 방법에 의해 금속플래그와 금속배선이 근접하는 부분에 확산방지기능을 갖는 측벽이 형성된다. 따라서, 금속배선과 금속플래그 사이의 구성원자의 상호확신이 확실하게 방해된다.
그 경우, 청구항 8에 기재되는 바와 같이 청구항 7에 있어서 상기 제9공정에서 퇴적되는 상기 측벽을 형성하기 위한 상기 막을 실리콘질화막으로 할 수 있다.
이 방법에 의해 층간절연막으로서 일반적으로 사용되는 산화막에 비해 금속원자의 확산방지기능이 높은 실리콘질화막이 금속배선과 금속플래그와의 사이의 구성원자의 상호확산을 방해할 수 있다.
또, 청구항 9에 기재되는 바와 같이 청구항 7에 있어서 상기 제5공정후 상기 제6공정전에 상기 제2금속막 위에 보호용 절연막을 퇴적하는 공정을 다시 설치하고, 상기 제9공정에서는 상기 막을 티탄막으로 구성하고, 상기 측벽을 상기 제1, 제2금속막의 측면과 상기 금속플래그의 상면의 일부에 걸치도록 형성할 수 있다.
이 방법에 의해 티탄막으로 구성되는 측벽에 의해 금속배선과 금속플래그의 사이의 구성원자의 상호확산을 효과적으로 방지할 수 있다. 또, 확산된 원자는 티탄과 반응시키고, 고저항화합물의 형성을 방지할 수 있다. 더구나 금속배선과 금속플래그와의 형성위치가 마스크 어긋남에 의해 크게 어긋나서 절촉부분의 면적이 작아진 개소에 있어서도 티탄막으로 구성되는 측벽을 통하여 전기적으로 도통되므로 저항값의 증대를 방지할 수 있다. 또, 측벽은 자기정합적으로 형성되므로 측벽과 인접하는 도전성부재와의 접촉을 회피하는 것은 용이하다.
또, 본 발명의 제2반도체장치의 제조방법은 청구항 10에 기재되는 바와 같이 도전층을 갖는 반도체기판상에 절연막을 형성하는 제1공정과, 상기 절연막을 관통하여 상기 도전층에 도달하는 접속구멍을 개구하는 제2공정과, 상기 접속구멍내에 텅스텐 등의 내화금속으로 구성되는 금속플래그를 형성하는 제3공정과, 상기 절연막 및 상기 금속플래그의 위에 배선하부받침막용 제1금속막을 퇴적하는 제4공정과, 상기 제1금속막의 위에 상기 금속플래그중의 상기 내화금속과 반응하여 고저항화합물을 형성하는 금속으로 구성되는 제2금속막을 퇴적하는 제5공정과, 상기 제1금속막 위에 상기 금속플래그의 상방이 되는 영역의 적어도 일부를 포함하는 영역에 남겨진 포토레지스트마스크를 형성하는 제6공정과, 상기 포토레지스트마스크를 이용한 에칭에 의해 상기 제2금속막을 선택적으로 제거하여 상기 금속플래그에 접속되는 금속배선을 패터닝하는 제7공정과, 상기 제1금속막중 상기 제7공정에서 표면이 노출된 부분을 에칭에 의해 제거하는 제8공정과, 에칭에 의해 상기 금속플래그중 상기 금속배선 바로 아래의 상기 제1금속막으로 덮여있지 않은 부분을 소정깊이까지 파들어가서 구성되는 홈부를 형성하는 제9공정을 구비하고 있다.
이 방법에 의해 금속플래그가 금속배선의 측면과 가장 근접하는 개소는 금속플래그에 형성된 홈부에 측면이 된다. 그 결과, 홈부가 형성되어 있지 않은 경우의 금속플래그 상면보다도 금속플래그-금속배선간의 서로 근접하는 영역간의 거리가 커진다. 따라서, 금속배선과 금속플래그와의 사이의 구성원자의 상호확산이 가급적 방해된다.
청구항 11에 기재되는 바와 같이 청구항 10에 있어서 상기 제9공정에서 형성되는 상기 홈부의 깊이는 100nm 부근이 바람직하다. 너무 깊으면 후공정에서 홈부에 보이드가 생기고, 너무 얕으면 효과가 작아지기 때문이다.
상기 제1, 2반도체장치의 제조방법에 있어서 금속배선의 하부받침막이나 금속플래그의 하부받침막을 형성할 때에 이하와 같은 바람직한 형태를 채용할 수 있다.
청구항 12에 기재되는 바와 같이 청구항 1 또는 10에 있어서 상기 제3공정을 상기 금속플래그에 하부받침막을 부설하도록 실행할 수 있다.
이 방법에 의해 하부받침막의 재질을 적절히 선택함으로써 금속플래그와 그 하방의 도전층의 사이에서도 구성원자의 상호확산을 방지하거나 밀착성을 향상시키는 등의 수단을 강구할 수 있게 된다.
또 청구항 13에 기재되는 바와 같이 도전층을 갖는 반도체기판상에 절연막을 형성하는 제1공정과, 상기 절연막을 관통하여 상기 도전층에 도달하는 접속구멍을 개구하는 제2공정과, 상기 접속구멍내 및 상기 절연막 위에 배선하부받침막용 제1금속막을 퇴적하는 제3공정과, 상기 접속구멍내의 상기 제1금속막 위에 텅스텐 등의 내화금속으로 구성되는 금속플래그를 형성하는 제4공정과, 상기 제1금속막 및 상기 금속플래그 위에 배선하부받침막용 제2금속막을 퇴적하는 제5공정과, 상기 제2금속막 위에 상기 금속플래그중의 상기 내화금속과 반응하여 고저항화합물을 형성하는 금속으로 구성되는 제3금속막을 퇴적하는 제6공정과, 상기 제3금속막 위에 상기 금속플래그의 상방이 되는 영역의 적어도 일부를 포함하는 영역에 남겨진 포토레지스트마스크를 형성하는 제7공정과, 상기 포토레지스트마스크를 이용한 에칭에 의해 상기 제1금속막을 남긴 상태에서 상기 제2 및 제3금속막을 선택적으로 제거하여 상기 금속플래그에 접속되는 금속배선을 패터닝하는 제8공정과, 상기 제1금속막중 상기 제8공정에서 표면이 노출된 부분을 에칭에 의해 제거하면서 상기 금속플래그의 상면중 상기 금속배선 바로 아래의 상기 제2금속막으로 덮여져 있지 않은 부분 위에 상기 금속배선과 상기 금속플래그 사이에서 구성원자의 상호확산을 방해하기 위한 확산방지막을 형성하는 제9공정을 구비하는 방법으로 해도 된다.
이 방법에 의해 제1금속막에 의해 금속플래그의 하부받침막이 형성됨과 동시에 금속배선의 하부받침막이 제1금속막과 제2금속막의 적층막으로 구성된다. 따라서, 이 적층막의 재질을 적절히 선택하여 조합시킴으로서 금속배선의 전기적저항을 더욱 저감하거나 일렉트로 마이그레이션을 방지할 수 있게 된다.
또 청구항 14에 기재되는 바와 같이 도전층을 갖는 반도체기판상에 절연막을 형성하는 제1공정과, 상기 절연막 위에 배선하부받침막용 제1금속막을 퇴적하는 제2공정과, 상기 제1금속막 및 상기 절연막을 관통하여 상기 도전층에 도달하는 접속구멍을 개구하는 제3공정과, 상기 접속구멍내에 텅스텐등의 내화금속으로 구성되는 금속플래그를 형성하는 제4공정과, 상기 제1금속막 및 상기 금속플래그 위에 배선하부받침막용 제2금속막을 퇴적하는 제5공정과, 상기 제2금속막 위에 상기 금속플래그중의 상기 내화금속과 반응하고 고저항화합물을 형성하는 금속으로 구성되는 제3금속막을 퇴적하는 제6공정과, 상기 제3금속막 위에 상기 금속플래그의 상방이 되는 영역의 적어도 일부를 포함하는 영역에 남겨진 포토레지스트마스크를 형성하는 제7공정과, 상기 포토레지스트마스크를 이용한 에칭에 의해 상기 제1금속막을 남긴 상태에서 상기 제2 및 제3금속막으 선택적으로 제거하여 상기 금속플래그에 접속되는 금속배선을 패터닝하는 제8공정과, 상기 제1금속막중 상기 제8공정에서 표면이 노출된 부분을 에칭에 의해 제거하면서 상기 금속플래그의 상면중 상기 금속배선 바로 아래의 상기 제2금속막으로 덮여져 있지 않은 부분 위에 상기 금속배선과 상기 금속플래그 사이에서 구성원자와 상호확산을 방해하기 위한 확산방지막을 형성하는 제9공정을 구비하는 방법으로 해도 된다.
이 방법에 의해 금속플래그의 하부받침막은 형성되지 않지만 배선하부받침막이 적층막으로 구성되므로 이 적층막의 재질을 적절히 조합시킴으로서 금속배선의 전기적저항을 더욱 저감하거나 일렉트로 마이그레이션을 방지할 수 있게 된다.
본 발명의 제3반도체장치의 제조방법은 청구항 15에 기재되는 바와 같이 도전층을 갖는 반도체기판상에 절연막을 형성하는 제1공정과, 상기 절연막을 관통하여 상기 도전층에 도달하는 접속구멍을 개구하는 제2공정과, 상기 접속구멍내에 적어도 텅스텐을 포함하는 금속으로 구성되는 금속플래그를 형성하는 제3공정과, 상기 절연막 및 상기 금속플래그의 위에 티탄을 포함하는 제1금속막을 퇴적하는 제4공정과, 상기 제1금속막 위에 알루미늄을 포함하는 금속으로 구성되는 제2금속막을 퇴적하는 제5공정과, 350℃~430℃에서 가열처리에 의해 상기 제1금속막과 상기 제2금속막의 사이에 티탄과 알루미늄의 화합물로 구성되는 반응층을 형성하는 제6공정과, 상기 제2금속막 위에 상기 금속플래그의 상방이 되는 영역의 적어도 일부를 포함하는 영역에 남겨진 포토레지스트마스크를 형성하는 제7공정과, 상기 포토레지스트마스크를 이용한 에칭에 의해 상기 제2금속막을 선택적으로 제거하여 상기 금속플래그에 접속되는 금속배선을 패터닝하는 제8공정과, 상기 제1금속막중 상기 제8공정에서 표면이 노출된 부분을 에칭에 의해 제거하는 제9공정을 구비하고 있다.
이 방법에 의해 금속배선과 배선하부받침막이 되는 티탄막과의 사이에 Al·Ti화합물로 구성되는 반응층이 형성된다. 이 Al·Ti화합물로 구성되는 반응층은 알루미늄원자나 텅스텐원자의 통과를 저지하는 기능이 높으므로 금속배선을 구성하는 알루미늄원자의 금속플래그의 확산과 금속플래그를 구성하는 텅스텐원자의 금속배선으로의 확산이 방지된다. 특히, 반응층은 배선하부받침막에 따라 형성되므로 배선하부받침막만으로는 알루미늄원자나 텅스텐원자의 확산을 효과적으로 방지할 수 없는 경우에도 반응층에 의해 상술한 확산방지 기능이 확실히 얻어진다.
상기 제3반도체장치의 제조방법에 있어서 상술한 제1, 제2반도체장치의 제조방법의 구성을 부가함으로써 보다 확실하게 반도체장치의 특성에 악영향을 미치는 화합물의 생성을 방지할 수 있다. 구체적으로는 하기의 조합이 가능하다.
청구항 16에 기재되는 바와 같이 청구항 15에서 상기 제9공정후에 상기 금속플래그의 상면중 상기 금속배선 바로 아래의 상기 제1금속막으로 덮여있지 않은 부분 위에 상기 금속배선과 상기 금속플래그와의 사이에서 구성원자의 상호확산을 방지하기 위한 확산방지막을 형성하는 제10공정을 더 설치할 수 있다.
청구항 17에 기재되는 바와 같이 청구항 16에 있어서 상기 제9공정과 상기 제10공정은 드라이에칭에 의해 실행하고, 상기 제1금속막의 에칭시에 유리하는 티탄원자와 상기 에칭가스의 분해물과의 반응에 의해 생긴 티탄을 포함하는 화합물을 상기 금속플래그의 노출된 면상에 퇴적함으로써 상기 확산방지막을 형성할 수 있다.
청구항 18에 기재되는 바와 같이 청구항 16에 있어서 상기 제10공정에서는 상기 포토레지스트마스크를 제거한 후, 상기 금속배선, 상기 금속플래그의 노출된 부분 및 상기 절연막 위에 상기 금속배선과 상기 금속플래그 사이에 구성원자의 상호확산을 방해하는 기능을 갖는 재료로 구성되는 막을 퇴적하고, 상기 막을 에칭하여 상기 금속배선 및 상기 제1금속막의 측면 및 상기 금속플래그의 상면의 일부에 걸치는 측벽을 형성할 수 있다.
청구항 19에 기재되는 바와 같이 청구항 15에 있어서 상기 제9공정후에 에칭에 의해 상기 금속플래그중 상기 금속배선 바로 아래의 상기 제1금속막으로 덮여있지 않은 부분을 상면부터 소정 깊이까지 파들어가서 이루어지는 홈부를 형성하는 제10공정을 더 설치할 수 있다.
본 발명의 제1반도체장치는 청구항 20에 기재되는 바와 같이 반도체기판과, 상기 반도체기판의 일부에 설치된 도전층과, 상기 반도체기판 및 상기 도전층의 위에 형성된 절연막과, 상기 절연막을 관통하여 상기 도전층에 도달하는 접속구멍내에 매립되어 텅스텐 등의 내화금속으로 구성되는 금속플래그와, 상기 절연막의 일부 및 상기 금속플래그의 적어도 일부에 걸쳐서 형성된 배선하부받침막과, 상기 배선하부받침막 위에 형성되고 상기 금속플래그중의 상기 내화금속과 반응하여 고저항화합물을 형성하는 금속으로 구성되는 금속배선과, 상기 금속플래그의 상면중 상기 배선하부받침막으로 덮여있지 않은 부분 위에 형성되고, 상기 금속배선과 상기 금속플래그 사이에서 구성원자의 상호확산을 방해하기 위한 확산방지막을 구비하고 있다.
이 구성에 의해 제1반도체장치가 상술한 제1반도체장치의 제조방법에 의해 형성되는 반도체장치가 된다. 즉, 금속플래그의 상면중 배선하부받침막으로 덮여있지 않은 영역에는 확산방지막이 형성되어 있으므로 반도체장치에 고온처리가 실시될 때에도 금속배선과 금속플래그의 사이에서 원자의 확산이 방해된다. 즉, 금속플래그중이나 금속배선중에 있어서 전기저항값이 높은 합금층 등의 반도체장치의 특성에 악영향을 미치는 합금층의 형성이 방지되는 구조로 되어 있으므로 반도체장치의 특성을 높게 유지할 수 있다.
제1반도체장치에 있어서 상술한 제1반도체장치의 제조방법에 있어서 바람직한 형태로 제조되는 반도체장치는 바람직한 형태로서 채용할 수 있다. 그리고 이들 바람직한 형태에 의해 이미 서술한 바와 같은 효과를 얻을 수 있다.
청구항 21에 기재되는 바와 같이 청구항 20에 있어서 상기 금속플래그를 텅스텐을 포함하는 금속으로 구성하고, 상기 배선을 알루미늄을 포함하는 금속으로 구성하고, 상기 배선하부받침막을 티탄을 포함하는 금속으로 구성하고, 상기 확산방지막을 티탄불화물로 구성할 수 있다. 구체적으로는 이하의 형태를 채용할 수 있다.
청구항 22에 기재되는 바와 같이 청구항 21에 있어서 상기 티탄을 포함하는 재료로 구성되는 막의 두께를 5~20nm으로 할 수 있다.
청구항 23에 기재되는 바와 같이 청구항 20에 있어서 상기 확산방지막을 상기 배선 및 상기 배선하부받침막의 측면과 상기 금속플래그의 상면의 일부에 걸쳐서 형성된 측벽으로 할 수 있다.
청구항 24에 기재되는 바와 같이 청구항 23에 있어서 상기 측벽을 실리콘 질화막으로 구성할 수 있다.
청구항 25에 기재되는 바와 같이 청구항 23에 있어서 상기 측벽을 티탄막으로 구성할 수 있다.
본 발명의 제2반도체장치는 청구항 26에 기재되는 바와 같이 반도체기판과 상기 반도체기판의 일부에 설치된 도전층과, 상기 반도체기판 및 상기 도전층 위에 형성된 절연막과, 상기 절연막을 관통하여 상기 도전층에 도달하는 접속구멍내에 매립되어 텅스텐 등의 내화금속으로 구성되는 금속플래그와, 상기 절연막의 일부 및 상기 금속배선의 적어도 일부에 걸쳐서 형성된 배선하부받침막과, 상기 배선하부받침막 위에 형성되어 상기 금속플래그중의 내화금속과 반응하여 고저항 화합물을 형성하는 금속으로 구성되는 금속배선과, 상기 금속플래그 중 상기 배선하부받침막으로 덮여있지 않은 부분이 상면부터 소정 깊이까지 파들어가서 이루어지는 홈부를 구비하고 있다.
이 구성에 의해 금속배선과 금속플래그가 근접하는 부분에 있어서 서로의 구성원자가 상호 확산하고자 하는 면끼리의 거리가 멀어진다. 따라서 금속배선과 금속플래그간에서 각각의 구성원자의 상호확산이 가급적 방해되고, 반도체장치의 특성에 악영향을 미치는 화합물의 생성이 방지된다.
청구항 27에 기재되는 바와 같이 청구항 26에 있어서 상기 금속플래그의 홈부의 깊이를 100nm 부근으로 하는 것이 바람직하다.
본 발명의 제3반도체장치는 청구항 28 기재되는 바와 같이 반도체기판과, 기 반도체기판의 일부에 설치된 도전층과, 상기 반도체기판 및 상기 도전층 위에 형성된 절연막과, 상기 절연막을 관통하여 상기 도전층에 도달하는 접속구멍내에 매립되어 텅스텐을 포함하는 금속으로 구성되는 금속플래그와, 상기 절연막의 일부 및 상기 금속플래그의 적어도 일부에 걸쳐서 형성되고, 티탄을 포함하는 금속으로 구성되는 배선하부받침막과, 상기 배선하부받침막 위에 형성되어 알루미늄을 포함하는 금속으로 구성되는 금속배선과 상기 배선하부받침막과 상기 금속배선과의 사이에 형성되고 티탄과 알루미늄의 화합물로 구성되는 반응층을 구비하고 있다.
이 구성에 의해 금속배선중의 알루미늄원자가 금속플래그에 확산하고 금속플래그 중의 텅스텐원자가 금속배선중에 확산하는 것을 방지할 수 있다. 특히 배선하부받침막의 각 원자의 확산방지기능이 충분하지 않은 경우에도 배선하부받침막을 통하는 각 원자의 확산이 효과적으로 방지되게 된다.
상기 제3반도체장치에 있어서 상기 제1, 제2반도체장치의 구성을 부가할 수 있고, 이에 의해 반도체장치의 특성에 악영향을 미치는 화합물의 생성을 확실하게 방지할 수 있다. 구체적으로는 이하와 같은 바람직한 구성을 채용할 수 있다.
청구항 29에 기재되는 바와 같이 청구항 28에 있어서 상기 금속플래그의 상면중 상기 배선하부받침막으로 덮여있지 않은 부분위에 형성되고 상기 금속배선과 상기 금속플래그의 사이에서 구성원자의 상호확산을 방해하기 위한 확산방지막을 더 설치할 수 있다.
청구항 30에 기재되는 바와 같이 청구항 29에 있어서 상기 확산방지막을 티탄불화물로 구성할 수 있다.
청구항 31에 기재되는 바와 같이 청구항 29에 있어서 상기 확산방지막을 상기 금속배선 및 상기 배선하부받침막의 측면과 상기 금속플래그의 상면의 일부에 걸쳐서 형성된 측벽으로 할 수 있다.
청구항 32에 기재되는 바와 같이 청구항 28에 있어서 상기 금속플래그 중 상기 배선하부받침막으로 덮여있지 않은 부분이 상면부터 소정 깊이까지 파들어가서 이루어지는 홈부를 더 설치할 수 있다.
[실시예]
[제1실시예]
우선, 제1실시예에 대하여 제1도(a)~(d)를 참조하면서 설명한다. 제1(a)~(d)는 제1실시예의 반도체장치의 제조공정을 도시하는 단면도이다. 본 실시예에서는 하층배선상에 절연막으로서 실리콘산화막을 형성하고, 실리콘산화막에 접속구멍을 형성하고 접속구멍내에 W플래그를 형성하고, 상층의 금속배선을 알루미늄 합금막으로 구성하고, 배선하부받침막을 티탄의 단층막으로 구성하고, 6불화황산(SF6)가스를 이용하여 W플래그의 표면에 확산방지막을 형성하는 경우에 대하여 설명한다.
우선, 제1도(a)에 도시하는 바와 같이 이미 트랜지스터 등이 형성된 기판(1)상에 예를 들면, 알루미늄 합금막과 티탄막과 질화티탄막으로 구성되는 하중금속배선(2)(도전층)을 형성하고, 그 위에 예를 들면 플라스마CVD법에 의해 실리콘 산화막으로 구성되는 층간절연막(3)을 형성한 후, 드라이에칭에 의해 층간절연막(3)의 일부를 선택적으로 제거하고, 하층금속배선(2)의 일부에 도달하는 접속구멍(4)을 형성한다. 다음에 텅스텐의 밀착성을 향상시키기 위해 스퍼터법에 의해 티탄(두께가 약 20nm)과 질화티탄(두께가 약 100nm)의 적층막으로 구성되는 TiN/Ti막(5a)을 전면에 퇴적한 후, 다시 그 위에 블랭킷 텅스텐CVD법에 의해 두께가 600nm 정도의 텅스텐막(6a)을 퇴적하고, 접속구멍(4)내를 메꿈과 동시에 층간절연막(3) 위를 덮는다. 단, 텅스텐막(6a)의 퇴적막두께는 접속구멍(4)의 직경에 의존하고, 이 경우는 접속구멍(4)의 직경이 600nm 정도인 경우이다.
다음에 제1도(b)에 도시하는 바와 같이 접속구멍(4)을 제외하는 층간절연막(3)상의 텅스텐막(6a) 및 TiN/Ti막(5a)을 균일하게 순차 드라이에칭하여 제거하고, 접속구멍(4)내에 W플래그(6)와 플래그하부받침막(5)을 남긴다. 다음에 전면에 스퍼터법을 이용하여 단층의 티탄막으로 구성되는 제1금속막(9b)(두께가 약 10nm)을 퇴적하고 다시 실리콘(약 1%정도)과 동(약 0.5% 정도)을 포함하는 알루미늄 합금으로 구성되는 제2금속막(7a)(약 600nm)를 퇴적한다.
또, 이 제2금속막(7a) 위에는 반사방지막으로서 질화티탄 등이 형성되는 경우가 있을 수 있다(도면에는 기재없음). 이 반사방지막은 금속배선형성용 포토레지스트마스크를 형성할 때에 포토레지스트막의 노광공정에서 포토레지스트막이 알루미늄 합금표면에서의 빛의 반사의 영향을 받아서 적정한 치수로 가공되지 않는 것을 방지하기 위한 것이다.
다음에 제1도(c)에 도시하는 공정에서 포토레지스트막을 도포하고 이 포토레지스트막을 패터닝하여 W플래그(6)에 접속되는 배선을 형성하기 위한 패턴을 갖는 포토레지스트마스크를 형성하기 위해 노광한다. 이 포토레지스트마스크(8)는 본래 W플래그(6)즉 접속구멍(4)을 덮고 있겠지만 접속구멍(4)을 형성할 때에 이용한 마스크에 대한 얼라인먼트 마진을 설치하고 있지 않으므로 포토레지스트마스크(8)가 접속구멍(4) 위를 완전히 덮고 있지 않은 부분이 생길 확률이 높아진다. 제1도(c)는 이 포토레지스트마스크(8)를 이용하여 개구부에 위치하는 제2금속막(7a)을 선택적으로 제거하고 상층금속배선(7)의 패터닝을 실행한 결과, 상기 마스크의 맞춤어긋남에 의해 포토레지스트마스크(8)의 단부가 접속구멍(4)상에 형성된 상태를 나타낸다. 그리고 이 포토레지스트마스크(8)를 이용하여 예를 들면 염소가스와 질소가스의 혼합가스에 의한 드라이에칭을 실행하여 포토레지스트마스크(8)의 개구부 하방에 있는 알루미늄 합금막으로 구성되는 제2금속막(7a)을 선택적으로 제거한다. 그때, 제1금속막(9b)은 염소와 질소의 혼합가스에 의해서는 제거되지 않고 포토레지스트마스크(8)의 개구부에서 제1금속막(9b)의 표면이 노출된 상태로 되어 있다.
그후, 제1도(d)에 도시하는 공정에서 포토레지스트마스크(8)를 그대로 이용하여 드라이에칭의 가스종류를 제2금속막(7a)을 제거하는데에 이용한 가스에서 예를 들면 6불화황산(SF6)가스로 변경한다. 그리고 SF6가스에 의한 드라이에칭에 의해 포토레지스트마스크(8)의 개구부에 노출되어 있는 티탄막으로 구성되는 제1금속막(9b)을 제거한다. 이때, 기판온도를 100℃ 이하의 적정한 온도로 설정한다. 이 조건하에서의 드라이에칭에 의해 티탄막을 제거함과 동시에 티탄의 불화물로 구성되는 확산방지막(11)을 W플래그(6) 위에 선택적으로 형성한다.
즉, SF6가스에 의해 티탄막으로 구성되는 제1금속막(9b)이 제거될때에 티탄과 불소와의 반응이 생기지만 이 반응생성물이 W플래그(6)의 표면의 일부가 노출함과 동시에 그 위에 퇴적하기 시작한다. 이 SF6가스를 이용한 에칭 및 선택적 퇴적을 생기게 하기 위한 조건의 일례를 하기 표 1에 나타낸다.
그후, 포토레지스트마스크(8)를 제거하고 상층절연막(11)을 퇴적한 후, 열처리기내에서 드라이에칭에 의한 손상회복을 위한 열처리를 실행한다(도시없음).
이상의 방법에 의해 최종적으로 제1도(d)에 도시하는 반도체장치의 구조가 얻어진다. 즉, 기판(1)의 위에 하층금속배선(2)이 설치되어 있고, 기판(1) 및 하층배선(2) 위에 층간절연막(3)이 형성되고 그 위에 제2금속막(7a)의 일부를 남기고 형성되는 상층금속배선(7)이 형성되어 있다. 그리고 층간절연막(3)의 일부를 개구하여 하층금속배선(2)에 달하는 접속구멍(4)에는 TiN/Ti막의 일부를 남기고 형성되는 플래그하부받침막(5)를 통하여 W플래그(6)가 매립되어 있다. 이 W플래그(6) 위에는 제1금속막(9b)의 일부를 남기고 형성되는 배선하부받침막(9)을 통하여 상층금속배선(7)이 형성되어 있다.
여기에서 상술한 바와 같이 상층금속배선(7)을 패터닝하기 위한 포토레지스트마스크(8)에는 접속구멍을 형성할때에 이용한 포토레지스트마스크에 대한 얼라인먼트 마진이 설치되어 있지 않으므로 모든 접속구멍(4) 즉 W플래그(6) 위를 상층금속배선(7)이 완전히 덮는 것은 드물다. 오히려 많은 접속구멍(4) 위에는 제1도(d)에 도시하는 바와 같이, 상층절연막(11)이 형성되기 전에 W플래그(6)의 일부가 노출된 상태로 되어 있다. 즉, 얼라인먼트 마진을 작게하면 할수록 금속배선(7)이 W플래그(6)의 상단면을 완전히 덮지 않을 확률이 높아진다. 그때 상층절연막(11)을 형성한 후에 손상회복을 위한 열처리를 실행하면 상층절연막(11)과 배선하부받침막(9) 사이의 경계면을 통하여 서로의 구성원자(본 실시예에서는 알루미늄원자, 텅스텐원자)가 상호 확산하고, 전기저항이 높은 합금층이 형성될 우려가 있다. 그러나 본 실시예에서는 상층절연막(11)의 형성전에 W플래그(6)의 표면이 노출되어 있는 장소에서는 티탄의 불화물로 구성되는 확산방지막(10)이 형성되므로 그후의 열처리공정에서 알루미늄원자의 W플래그(6)로의 확산이나 텅스텐원자의 상층금속배선(7)으로의 확산이 방해되고 전기저항이 높은 합금(WAl)의 형성이 효과적으로 방해된다. 따라서 얼라인먼트 마진이 없는 마스크를 이용하여 형성하는 것으로 높은 집적도를 실현하면서 신뢰성의 저하를 효과적으로 방지할 수 있는 것이다.
단, 본 발명은 얼라인먼트 마진이 전혀 없는 제조방법에만 적용되는 것은 아니고 얼라인먼트 마진이 작아서 W플래그와 상층금속배선과의 위치어긋남이 생기는 경우에도 적용할 수 있다.
제5도는 본 실시예 및 이하의 각 실시예로 형성되는 티탄의 불화물막의 형성을 확인하기 위한 광전자분광법(ESCA)에 의해 분석한 결과를 나타내는 강도 스펙트럼 도면이다. 동 도면은 불소를 포함하는 가스로서 SF가스를 이용한 경우의 분석결과이다. 이 도면에서 W플래그(6)의 표면에는 티타탄의 불화물막이 형성되어 있는 것이 확인되었다.
또, 본 실시예에서는 접속구멍(4)내에 W플래그(6)를 형성하는 방법으로서 블랭킷 텅스텐 CVD법과 에치백법을 이용했지만 층간절연막(3) 위에는 텅스텐막을 퇴적하지 않고 선택적으로 접속구멍(4)내에 노출된 하층금속배선(2) 위에 텅스텐막을 퇴적시키는 선택텅스텐 CVD법을 이용해도 된다. 이것은 후술하는 각 실시예에 대해서도 마찬가지로 적용된다.
또, 본 실시예에서는 접속구멍(4)이 하층금속배선(2)과 상층금속배선(7)을 접속하는 경우 즉, 접속구멍(4)이 비아홀인 경우이지만 접속구멍(4)이 반도체영역과 금속배선을 접속하는 접촉구멍인 경우에도 같은 작용효과가 얻어진다는 것은 말할 필요도 없다. 즉, 본 실시예나 후술하는 각 실시예의 경우에 있어서 층간절연막(3)의 하방의 도전층은 금속배선에 한정되지 않고 반도체기판상의 소스·드레인 영역 등이라도 된다.
또, 본 실시예에서는 배선하부받침막이 되는 제1금속막(9b)를 단층의 티탄막으로 구성했지만 제1금속막(9b)을 예를 들면 티탄과 질화티탄의 적층막으로 구성해도 상관없다. 특히, 제1금속막(9b)을 티탄을 포함하는 재료로 구성되는 막이 불화물막을 확실하게 형성하기에는 바람직하다. 이것은 후술하는 각 실시예에도 마찬가지로 적용된다.
또, 본 실시예에서는 제1금속막(9b)의 일부를 제거하면서 같은 에칭가스를 이용하여 확산방지막(10)이 되는 티탄의 불화물막을 형성했지만 본 발명은 이러한 실시예에 한정되는 것은 아니다. 즉, 확산방지막(10)은 티탄의 불화물막에 한정되지 않고 다른 금속의 불화물막이라도 된다. 또, 불화물막에 한정되지 않고 예를 들면 질화물막이나 규화물막 등이라도 된다.
또, 제1금속막(9b)의 에칭에 이용하는 가스와 같은 가스를 이용하여 확산방지막(10)을 형성할 필요도 없다. 예를 들면 제2금속막(7a)과 제1금속막(9b)을 동시에 패터닝한 후, 노출된 W플래그(6) 위를 선택CVD법 등에 의해 형성한 확산방지막(10)으로 덮어도 된다.
단, 본 실시예와 같이 제2금속막(7a)에서 상층금속배선(7)을 패터닝할 때에 제1금속막(9b)을 남겨 두고, 제1금속막(9b)을 제거하면서 확산방지막(10)을 형성함으로써 특히 공정의 간소화를 꾀할 수 있는 이점이 있다. 또, 그 경우, 본 실시예에서는 제1금속막(9b)의 일부를 제거하면서 티탄의 불화물막을 형성하기 위한 가스로서 SF가스를 이용했지만 CF가스나 CHF가스, NF가스 등을 이용해도 상관없다. 이것은 후술하는 각 실시예에도 마찬가지로 적용된다.
또, 본 실시예에서는 상층금속배선(7)을 실리콘과 동을 포함하는 알루미늄합금으로 구성했지만 상층금속배선(7)을 실리콘만이나 스칸듐 등 다른 금속을 포함하는 다른 알루미늄금속으로 구성해도 되고, 혹은 상층금속배선을 순알루미늄으로 구성해도 된다. 이것은 후술하는 각 실시예에도 마찬가지로 적용된다.
또, 본 실시예에서는 제1금속막(9b)을 티탄막으로 구성했지만 티탄과 텅스텐과의 합금막으로 텅스텐막, 텅스텐 실리사이드막 등으로 구성하는 것도 가능하다.
[제2 실시예]
다음에, 제2실시예에 대하여 제2도(a)~(d)를 참조하면서 설명한다. 제2(a)~(d)는 제2실시예의 반도체장치의 제조공정을 도시하는 단면도이다. 본 실시예에서는 배선하부받침막을 질화티탄막 및 티탄막의 이층막으로 구성하고 있다.
제2도(a)에 도시하는 상태는 상기 제1실시예의 제1도(a)에 도시하는 상태와 마찬가지이므로 설명을 생략한다. 단, 본 실시예에서는 단층의 티탄막으로 구성되는 제3금속막(5b)을 접속구멍94)의 벽면상뿐 아니라 층간절연막(3) 위에도 퇴적하고,이 제3금속막(5b)을 전면에 남긴 상태에서 그 위에 텅스텐(6a)을 퇴적하고 있다. 그리고 후에 제3금속막(5b)의 일부를 배선하부받침용 금속막으로서도 이용한다.
다음에 제2도(b)에 도시하는 바와 같이 접속구멍(4)을 제외하는 텅스텐막(6a)만을 균일하게 드라이에칭하여 제거하고, 접속구멍(4)내에 W플래그(6)를 형성한다. 단, 상기 제1실시예와는 달리 제3금속막(5b)는 제거하지 않고 전면에 남겨둔다. 그리고 스퍼터법을 이용하여 전면에 질화티탄층(두께가 약 50nm)으로 구성되는 제1금속막(9c)과, 실리콘(약 1% 정도) 및 동(약 0.5% 정도)을 포함하는 알루미늄합금으로 구성되는 제2금속막(7a)(두께가 약 600nm)을 순차형성한다. 이 제2금속막(7a) 위에는 반사방지막으로서 수 10nm 질화티탄막 등이 형성되는 경우도 있다.
다음에 제2도(c)에 도시하는 바와 같이 접속구멍(4)을 형성할 때에 이용한 마스크에 대한 얼라인먼트 마진이 없는 포토레지스트마스크(8)을 형성한다. 이때 상기 제1실시예와 마찬가지로 동 도면에 도시하는 바와 같이 포토레지스트마스크(8)가 접속구멍(4)내의 W플래그(6)를 완전히 덮고 있지 않은 부분이 발생할 확률이 높다. 포토레지스트마스크(8)를 이용하여 예를 들면 염소가스와 질소가스의 혼합가스에 의한 드라이에칭을 실행하여 제2금속막(7a) 및 제1금속막(9c)의 일부를 제거하고 금속배선(7)의 패터닝을 실행한다. 단, 제3금속막(5b)은 제거하지 않는다. 이때 W플래그(6) 중 포토레지스트마스크(8) 즉, 금속배선(7)에 의해 덮여있지 않는 부분의 표면이 노출된 상태가 된다.
그후, 제2도(d)에 도시하는 공정에서는 우선 포토레지스트마스크(8)를 그대로 남긴 상태에서 예를 들면 6불화황산(SF)에 의한 드라이에칭을 실행하여 제3금속막(5b)을 구성하는 티탄막을 제거하면서 W플래그(6)가 노출되어 있는 부분에 티탄의 불화물로 구성되는 확산방지막(10)을 형성한다. 그때 기판 온도를 100℃ 이하의 적정한 온도로 설정하면 층간절연막(3) 위에서는 제3금속막(5b)을 구성하는 티탄막이 제거되지만 W플래그(6) 위에서는 티탄막의 제거와 동시에 티탄의 불화물이 W플래그(6)의 표면에 형성된다. 이 SF가스를 이용한 에칭조건의 일례는 상기 제1실시예의 표 1에 나타냈다. 이 제3금속막(5b)의 드라이에칭종료후의 잔존부분중 층간절연막(3) 위의 부분과 제1금속막(9c)의 잔존부분에 의해 배선하부받침막(9)이 구성되어 있다. 또, 제3금속막(5b)의 잔존부분중 접속구멍(4)의 내부에 퇴적된 부분이 W플래그(6)의 밀착성을 향상시키기 위한 플래그하부받침막(5)이 된다.
그후 포토레지스트마스크(8)을 제거하고 상층절연막(11)을 퇴적한 후, 열처리기내에서 손상회복 등을 목적으로 하는 열처리를 실행한다.
본 실시예에서도 W플래그(6)의 상단면중 금속배선(7) 등으로 덮이지 않는 부분에는 확산방지막(10)이 형성되어 있으므로 상기 제1실시예와 같은 작용효과가 얻어지게 된다. 특히 본 실시예에서는 제3금속막(5b)을 배선하부받침막(9)의 일부로써 이용하고 있다. 즉, 배선하부받침막(9)는 제1금속막(9c)의 남겨진 부분과 제3금속막(5b)의 금속막(5b)의 층간절연막(3)상에 남겨진 부분으로 구성되는 다층막이므로 상기 제1실시예의 효과에 덧붙여서 이 다층막의 재질을 적절히 선택하여 조합시킴으로써 배선의 전기저항의 저감이나 일렉트로 마이그레이션의 방지 등을 꾀할 수 있는 이점이 있다.
본 실시예에서는 제3금속막(5b)을 티탄의 단층막으로 구성했지만 예를 들면 티탄막의 위 또는 아래에 다른 금속층을 형성하고 SF가스에 의한 드라이에칭을 실행하여 타탄의 불화물막을 W플래그(6) 위에 형성하기 전후에 이 층을 에칭하여 제거해도 상관없다.
또, 본 실시예에서는 제1금속막(9c)을 질화티탄막으로 구성했지만 티탄과 텅스텐의 합금막이나 텅스텐막, 텅스텐 실리사이드막 등으로 구성하는 것도 가능하다.
[제3실시예]
다음에 제3실시예에 대하여 제3(a)~(d)를 참조하면서 설명한다.
제3도(a)~(d)는 제3실시예의 반도체장치의 제조공정을 도시하는 단면도이다. 본 실시예에서는 플래그하부받침막은 설치하지 않고 배선하부받침막을 티탄막과 질화티탄막으로 구성되는 다층막으로 하고 있다.
제3도(a)에 도시하는 공정에서는 층간절연막(3)을 형성한 후, 층간절연막(3) 위에 티탄막으로 구성되는 제1금속막(9b)(두께가 약 10nm)를 퇴적하고 층간절연막(3) 및 제1금속막(9b)의 일부를 개구하여 되는 접속구멍(4)을 형성한다. 그후, 접속구멍(4)을 메꿈과 동시에 제1금속막(9b) 위를 덮은 텅스텐막(6a)을 퇴적한다.
다음에 제3도(b)에 도시하는 바와 같이 기판상에 질화티탄막으로 구성되는 제4금속막(9d)(두께가 약 50nm)과, 실리콘(약 1% 정도) 및 동(약 0.5% 정도)를 포함하는 알루미늄금속막으로 구성되는 제2금속막(7a)(약 600nm)을 순차 형성한다.
그후, 제3도(c)~(d)에 도시하는 공정에서 상기 제2실시예에 있어서 제2(c)~(d)와 마찬가지의 공정을 실행한다.
이상의 공정을 실행한 결과, 본 실시예에서는 배선하부받침막(9)이 제2금속막(9b)의 잔존부분과 제4금속막(9d)의 잔존부분에 의해 구성된다. 즉, 상기 제2실시형태와 마찬가지로 배선하부받침막(9)은 티탄막과 그 위의 질화티탄막으로 구성되는 다층막으로 되어 있다. 단 본 실시예에서는 플래그하부받침막을 형성하고 있지 않은 점이 상기 제2실시예와는 다르다.
본 실시예와 같은 공정에서 형성되는 반도체장치에 있어서도 상기 제1, 제2실시예와 같은 작용효과가 얻어진다. 즉, 접속구멍(4)을 형성할 때에 사용한 마스크에 대한 얼라인먼트 마진이 없는 포토레지스트마스크(8)를 형성했기 때문에 제3도(c)에 도시하는 바와 같이 W플래그(6)의 일부에 상층금속배선(7)으로 덮이지 않는 부분이 생겨도 그 부분에 확산방지막(10)이 형성되어 있으므로 그후의 열처리공장에서 알루미늄원자의 W플래그(6)로의 확산이나 텅스텐원자의 상층금속배선(7)으로의 확산에 기인하는 전기저항이 높은 합금층의 형성이 효과적으로 방지되고 향상을 꾀할 수 있다.
[제4실시예]
다음에 제4실시예에 대하여 제4도를 참조하면서 설명한다. 제4도는 제4실시예에 관한 반도체장치의 구조를 도시하는 단면도이다.
제4도에 도시하는 바와 같이 본 실시예의 반도체장치는 트랜지스터 등이 형성된 기판(1)과, 이 기판(1) 위의 일부에 형성된 하층금속배선(2)과 기판(1) 및 하층금속배선(2) 위에 퇴적된 층간절연막(3)과, 이 층간절연막(3)의 일부를 개구하여 및 W플래그(6) 위에 형성된 배선하부받침막(9)과, 그 위의 상층금속배선(7)을 구비하고 있다. 단, 제4도는 접속구멍(4)을 형성할 때에 사용한 마스크에 대한 얼라인먼트 마진이 없는 포토레지스트마스크(8)를 형성했기 때문에 W플래그(6)의 상단면이 상층금속배선(7)으로 완전히 덮여있지 않는 부분의 단면도이다. 제4도에 도시하는 구조는 예를 들면 이하의 서술하는 공정에 의해 형성된다. 기판(1)상의 하층금속배선(2), 층간절연막(3)을 형성한 후, 접속구멍(4)을 개구하고, 선택텅스텐 CVD법을 이용하여 접속구멍(4) 내에 W플래그(6)를 형성한다. 그후, 티탄막으로 구성되는 제1금속막과 알루미늄 합금막으로 구성되는 제2금속막을 순차 퇴적하고, 상층금속배선(7)을 패터닝한 후, 다시 배선하부받침용 금속막을 에칭에 의해 제거한다. 그때 제1금속막을 구성하는 티탄막의 표면과 W플래그(6)의 표면을 동시에 SF가스를 플라스마화하여 처리함으로써 제1금속막을 제거하면서 W플래그(6)의 표면에 티탄의 불화물로 구성되는 확산방지막(10)을 형성한다.
본 실시예에 있어서도 금속배선(7)으로 덮여있지 않은 W플래그(6) 위에는 티탄불화물로 구성되는 확산방지막(10)이 형성되어 있으므로 그 후의 열처리공정에 있어서 알루미늄원자의 W플래그(6)로의 확산이나 텅스텐원자의 상층금속배선(7)으로의 확산에 기인하는 전기저항이 높은 합금층의 형성을 효과적으로 방지할 수 있다.
또, 본 실시예에서는 접속구멍내의 텅스텐을 매립하는 방법으로서 선택 텅스텐 CVD법을 이용했기 때문에 접속구멍내에는 텅스텐만이 매립되어 있다. 단, 블랭킷 텅스텐 CVD법과 에팅법을 이용한 경우, 플래그하부받침층으로서 퇴적한 질화티탄 등의 내화금속이 접속구멍내에 남겨지지만 이 경우도 본 실시예와 같은 효과가 얻어진다.
[제5실시예]
다음에 제5실시예에 대하여 제6도(a)~(d)를 참조하면서 설명한다. 제6도(a)~(d)는 제5실시예의 반도체장치의 제조과정을 도시하는 단면도이다.
우선 제6도(a)~(c)에 도시하는 바와 같이 상기 종래예에 있어서 제15도(a)~(c)에 도시하는 공정과 같은 공정을 실행한다. 즉, 접속구멍(4)내에 TiN/Ti막으로 구성되는 플래그하부받침막(5)을 통하여 W플래그(6)를 매립한 후, 기판의 전면상에 TiN/Ti막으로 구성되는 제1금속막(9a)과 알루미늄합금으로 구성되는 제2금속막(7a)을 퇴적하고, 다시 제2금속막(9a) 위에 포토레지스트마스크(8)를 형성한 후, 이 포토레지스트마스크(8)를 이용하여 제2금속막(7a) 및 제1금속막(9a)을 에칭하여 금속배선(7) 및 배선하부받침막(9)를 패터닝한다. 이때 상기 각 실시예와 마찬가지로 얼라인먼트 마진이 없거나 혹은 작기 때문에 제6도(c)에 도시하는 바와 같이 금속배선(7)이 W플래그(6) 위를 완전히 덮지 않는 상태가 생길 수 있다.
다음에 포토레지스트마스크(8)를 제거한 후, 상층금속배선(7), W플래그(6) 중 노출된 부분 및 층간절연막(3) 위에 실리콘 질화막을 두껍게 퇴적하고, 이것을 이방성 에칭에 의해 제거하고 상층금속배선(7) 및 배선하부받침막(9)의 측벽에 측벽(12a)을 남긴다.
그후, 상층금속배선(7), 측벽(12) 및 층간절연막(3) 위에 상층절연막(11)을 퇴적한 후, 손상회복을 위한 열처리를 실행한다.
본 실시예에서는 측벽(12)에 의해 알루미늄원자의 W플래그(6)로의 확산이나 텅스텐원자의 상층금속배선(7)으로의 확산이 방해되므로 상기 각 실시예와 같은 작용효과가 얻어진다. 또, 본 실시예에서는 상기 측벽(12)을 형성하는 공정에서 W플래그(6)가 노출되어 있는 표면의 전면을 덮는 측벽을 형성할 필요는 없고, 적어도 상층금속배선(7)과 W플래그가 가장 근접하는 코너부분에 측벽(12)을 형성하면 상술한 상호확산을 방지할 수 있다.
[제6실시예]
다음에 제6실시예에 대하여 제7도(a)~(d) 및 제8도를 참조하면서 설명한다.
우선 제7도(a)에 도시하는 공정에서 상기 종래예에 도시하는 제15도(a), (b)에 도시하는 처리와 같은 처리를 실시한다. 즉, 접속구멍내에 TiN/Ti막으로 구성되는 플래그하부받침막(5)을 통하여 W플래그(6)를 매립한 후, 기판의 전면상에 TiN/Ti막으로 구성되는 제1금속막(9a)과, 알루미늄합금으로 구성되는 제2금속막(7a)을 퇴적한다. 또, 본 실시예에서는 제2금속막(7a) 위에 에치백시의 보호막이 되는 실리콘산화막(20a)을 퇴적한다.
다음에 제7도(b)에 도시하는 바와 같이 실리콘산화막(20a) 위에 포토레지스트마스크(8)를 형성한 후, 이 포토레지스트마스크(8)를 이용하여 실리콘산화막(20a), 제2금속막(7a) 및 제1금속막(9a)을 에칭하여 보호막(20), 금속배선(7) 및 배선하부받침막(9)을 패터닝한다. 이때 상기 각 실시예와 마찬가지로 얼라인먼트 마진이 없거나 혹은 작기 때문에 제7도(b)에 도시하는 바와 같이 금속배선(7)이 W플래그(6)위를 완전하게 덮지 않는 부분이 생길 수 있다.
다음에 제7도(c)에 도시하는 바와 같이 포토레지스트마스크(8)를 애싱 등에 의해 제거한 후, 기판의 전면상에 약간 두꺼운 티탄막(12x)을 퇴적한다.
다음에 제7도(d)에 도시하는 바와 같이 Cl-N가스나 CHCl가스 등을 이용하여 티탄막(2x)을 에치백하여 금속배선(7)과 W플래그(6)와의 사이의 코너부에 티탄막으로 구성되는 측벽(12b)을 남긴다. 이때 티탄막(12x)과 실리콘산화막과의 에칭의 선택비는 크게 취할 수 있으므로 보호막(20)이나 층간절연막(3)이 크게 제거되어버리는 일은 없다. 그리고 오버에칭의 종료전의 일정시간만큼 에칭가스를 SF가스로 전환하여 상기 표 1에 나타내는 바와 같은 조건으로 드라이에칭을 실행하여 노출된 W플래그(6)의 표면상에 티탄불화물로 구성되는 확산방지막(10)을 형성한다. 그후 기판의 전면상에 상층절연막(11)을 퇴적한다.
제8도는 본 실시예에 있어서 배선(7)과 W플래그(6)가 겹치는 상태를 도시하는 평면도이다. 동 도면에 도시하는 바와 같이 도전성 측벽(12b)이 배선(7)의 주위에 형성되어 있지만 이 측벽(12b)은 자기정합적으로 형성되므로 다른 W플래그와 간섭하는 결함은 생기지 않는다. 단, 측벽(12b)의 폭이 너무 크면 얼라인먼트 마진을 크게 취하는 것과 같은 효과가 되므로 측벽(12b)의 폭을 작게 하기 위해 오버에칭하는 것은 바람직하다.
본 실시예에 있어서도 금속배선(7)과 W플래그(6)가 가장 근접하는 코너부에 W플래그(6)와 반응하여 고저항 화합물을 형성하지 않는 티탄막으로 구성되는 측벽(12b)이 형성되어 있으므로 알루미늄원자나 텅스텐원자의 상호확산에 의한 고저항화합물의 형성을 방해할 수 있고, 상기 제5실시예와 마찬가지의 효과를 발휘할 수 있다. 더구나 배선(7)에 의해서도 측벽(12b)에 의해서도 덮여있지 않는 W플래그(6) 위에는 티탄불화물로 구성되는 확산방지막(10)이 형성되어 있으므로 보다 확실하게 알루미늄원자와 텅스텐원자의 상호확산을 방해할 수 있다. 덧붙여서 본 실시예에서는 측벽(12b)이 도전성에 기여한다는 이점도 있다.
[제7실시예]
다음에 제7실시예에 대하여 제9도(a)~(d)를 참조하면서 설명한다.
제9도(a)~(d)는 제7실시예에 반도체장치의 제조공정을 도시하는 단면도이다.
우선, 제9도(a), (b)에 도시하는 바와 같이 상기 종래예에 있어서 제15도(a), (b)에 도시하는 공정과 같은 공정을 실행한다.
다음에 제9도(c)에 도시하는 바와 같이 포토레지스트마스크(8)를 이용하여 배선하부받침용 금속막(9b)을 선택적으로 애칭하고, 층간절연막(3) 위에 하부받침용 금속막(5b)을 제거하지 않고 남겨둔다. 그리고 그 상태에서 포토레지스트마스크(8)를 그대로 이용하여 W플래그(6)의 표면이 노출된 부분에 대하여 예를 들면 SF가스에 의한 드라이에칭을 실행하고 W플래그(6)의 해당개소에 소정 깊이의 홈부(13)를 형성한다. 이 에칭조건은 예를 들면 SF가스를 이용하여 비교적 높은 온도로 에칭을 실행해도 좋고, 이 에칭에 의해 형성되는 W플래그(6)의 홈부(13)의 깊이는 예를 들면 표 1의 조건에서 약 1분 정도를 실행하면 100nm 정도이다. 그때, 티탄막으로 구성되는 플래그하부받침용 금속막(5b)에 대한 W플래그(6)의 에칭선택비를 크게 확보할 수 있으므로 층간절연막(3) 위를 덮는 플래그하부받침용 금속막(5b)은 층간절연막(3)이 에칭되는 것을 방지하는 기능을 갖는다. 그후 같은 포토레지스트마스크를 이용하여 플래그하부받침용 금속막(5b)을 패터닝하여 표면이 노출된 층간절연막(3) 및 상층금속배선(7) 위에 상층절연막(11)을 퇴적하고 다시 열처리를 실행한다.
본 실시예에서는 상층절연막(11) 형성후의 열처리시 상층금속배선(7)과 W플래그(6)가 근접하는 부분에 홈부(13)가 형성되어 있으므로 W플래그(6)와 알루미늄합금으로 구성되는 상층금속배선(7)의 사이가 근접하지 않고 떨어져 있다. 따라서, 열처리를 실행해도 알루미늄원자의 W플래그(6)로의 확산이나 텅스텐원자의 상층금속배선(7)으로의 확산에 의한 텅스텐과 알루미늄합금(WAl)의 형성이 방해된다. 따라서 상기 각 실시예와 같은 작용효과가 얻어지게 된다.
[제8실시예]
다음에 제8실시예에 대하여 제10도를 참조하면서 설명한다. 제10도는 제8실시예에 관한 반도체장치의 구조를 도시하는 단면도이다.
본 실시예에 있어서 반도체장치의 구조는 제10도에 도시하는 바와 같이 상기 제7실시예에 나타나는 반도체장치의 구조와 기본적으로는 같으며, 본 실시예에서는 제9도(d)에 도시하는 W플래그하부받침막(5)이 설치되어 있지 않은 대신에 제1배선하부받침막 및 제2배선하부받침막의 남겨진 부분으로 구성되는 배선하부받침막(9)이 형성되어 있다.
제10도에 도시하는 반도체장치의 구조는 예를 들면 이하에 서술하는 바와 같이 공정에서 실현된다. 기판(1)상에 하층금속배선(2), 층간절연막(3)을 형성한후, 접속구멍(4)을 개구하고, 선택텅스텐 CVD법을 이용하여 접속구멍(4)내에 W플래그(6)을 형성한다. 그후, 티탄막으로 구성되는 제1배선하부받침용 금속막과 질산티탄막으로 구성되는 제2배선하부받침용 금속막을 적층한 후, 제2금속막을 퇴적한다. 그후, 포토레지스트마스크를 이용한 에칭에 의해 각 금속막에서 배선하부받침막(9) 및 상층금속배선(7)을 패터닝한다. 그리고 포토레지스트마스크를 그대로 이용하여 접속구멍(4)내의 W플래그(6)중 표면이 노출된 부분을 SF가스를 이용하여 에칭하여 W플래그(6) 내에 홈부(13)를 형성한다. 그후 상층절연막(11)을 적충한 후, 열처리를 실행한다.
본 실시예에서도 상기 제7실시예와 같은 작용효과가 얻어지는 것은 말할 필요도 없다.
[제9실시예]
다음에 제9실시예에 대하여 제11도를 참조하면서 설명한다. 제11도는 본 실시예의 반도체장치의 단면도이다.
제11도에 도시하는 바와 같이, 본 실시예의 반도체장치는 기판(1)과, 기판(1) 위의 층간절연막(3)과, 이 층간절연막(3)의 일부에 개구된 접속구멍의 벽면상에 형성된 TiN/Ti막으로 구성되는 플래그하부받침막(5)과, 접속구멍내에 텅스텐을 매립하여 형성되고 기판(1)의 활성영역내의 도전층(1a)에 플래그하부받침막(5)을 통하여 접촉하는 W플래그(6)와, 이 플래그(6)에 배선하부받침막(14)을 통하여 접속되는 Al합금으로 구성되는 금속배선(16)과, 금속배선(16) 위의 질화티탄으로 구성되는 반사방지용 배선상부받침막(17)과, 층간절연막(3) 및 배선상부받침막(17)의 위에 퇴적된 보호산화막(18)을 구비하고 있다. 여기에서 본 실시예의 특징으로서 상기 배선하부받침막(14)은 티탄막으로 구성되어 있고, 배선하부받침막(14)과 금속배선(16)의 사이에는 금속배선(16)을 구성하는 알루미늄합금과 배선하부받침막(14)을 구성하는 티탄과의 반응에 의해 생긴 Al-Ti합금으로 구성되는 반응층(15)이 형성되어 있다. 여기에서 Al-Ti합금층을 형성하기 위한 온도는 350~430℃ 정도가 바람직하다.
본 실시예에서는 반응층(15)의 존재에 의해 금속배선(16)을 구성하는 알루미늄원자와 W플래그(6)을 구성하는 텅스텐원자와의 확산에 의한 합금층(WAl)의 형성이 방해된다. 즉, 금속배선(16)과 배선하부받침막(14)의 사이에 Al-Ti합금으로 구성되는 반응층(15)이 존재하고 있기 때문에 보호산화막(18)과 배선하부받침막(14)의 경계부근을 통하는 알루미늄원자, 텅스텐원자의 상호확산에 의한 합금층(WAl)의 형성이 방해된다. 따라서, 상기 각 실시예와 같은 효과를 발휘할 수 있다.
다음에 본 실시예의 변형예에 대하여 설명한다. 제12도는 본 실시예의 변형예에 관한 반도체장치의 단면도이다. 동 도면에 도시하는 바와 같이 반도체기판(1)에는 소자분리(21)와, 소자분리(21)에 의해 둘러싸이는 활성영역상에 형성된 게이트절연막(22) 및 게이트전극(23)과, 이 게이트전극(23)의 양측방에 위치하는 반도체기판(1)내에 불순물을 도입하여 형성된 소스영역(24a) 및 드레인영역(24b)과, 반도체기판(1)상에 퇴적된 제1층간절연막(31)과, 상기 소스영역(24a), 드레인영역(24b)상에 형성된 접촉구멍에 각각 매립된 제1플래그하부받침막(32a, 32b) 및 제1W플래그(33a, 33b)와, 제1층간절연막(31)상에 형성되고 제1각 W플래그(33a, 33b)에 접속되는 알루미늄합금으로 구성되는 제1층째 금속배선(36a, 36b) 및 티탄으로 구성되는 제1배선하부받침막(34a, 34b)을 구비하고 있다. 제1배선하부받침막(34a, 34b)과 각 제1층째 합금배선(36a, 36b)의 사이에는 Al-Ti합금으로 구성되는데 제1반응층(35a, 35b)이 형성되어 있다. 마찬가지의 구조가 제1층째 금속배선(36a, 36b)과, 제2층째 금속배선(41) 사이에 형성되어 있다. 즉, 제2층간절연막(41)에 형성된 비아홀내에 매립되어 제1층째 금속배선(36a, 36b)에 접속되는 제2플래그하부받침막(42a, 42b) 및 제2W플래그(43a, 43b)와, 제2배선하부받침막(44a, 44b)과, 제2반응층(45a, 45b)과, 제2층째 금속배선(46a, 46b)이 설치되어 있다. 그리고 최상층에는 보호산화막(47)이 형성되어 있다.
이 변형예에서는 상기 제1층째 금속배선(36a, 36b)과 제1 W플래그(33a, 33b)의 사이 및 제2층째 금속배선(46a, 46b)과 제2 W플래그(43a, 43b)의 사이에 마스크맞춤용 마진이 없기 때문에 서로 완전하게 오버랩하고 있는 상태로 되어 있지 않다. 그러나 이러한 경우에도 각 반응층(35a, 35b 및 45a, 45b)이 형성되어 있으므로 각 접촉영역부근의 합금층(WAl)의 형성을 효과적으로 방해할 수 있다.
[그 밖의 실시형태]
상기 제9실시형태에 있어서 상기 제1~제8실시예의 구조를 부가하도록 해야 좋다. 그 경우, 보다 확실히 합금층(WAl)의 형성을 방지할 수 있다는 이점이 있다.
또, 상기 실시예에 있어서 제13(a)에 도시하는 바와 같이 금속배선의 중간부분과 매립플래그와의 사이의 어긋남에 있어서도 제13(b)에 도시하는 바와 같은 금속배선의 단부와 매립플래그 사이의 어긋남에 있어서도 각 실시예의 효과를 효과적으로 발휘할 수 있는 것은 말할 것도 없다.
또, 상기 제15도(a)~(d)에 도시하는 공정과 같은 공정을 실행하는 경우에도 손상회복을 위한 열처리 공정에서 열처리온도를 종래예에서는 450℃로 하고 있던 것을 300℃에서 400℃ 범위내로 해도 어느 정도의 효과는 얻어진다.
제14도(a)는 접속구멍(비아홀)을 1000개 직렬로 연결한 배선의 열처리 후의 저항값을 도시하고, 열처리온도에 대한 저항값의 변화를 실험으로 구한 것이다. 또, 제14도(b)는 상기 제14도(a)의 데이터를 구하는데에 이용한 반도체장치의 구조를 도시하는 단면도이다. 여기에서 접속구멍의 직경은 0.6미크론이며, 접속구멍과 그 상층배선의 패턴의 어긋남은 제14도(d)에 도시하는 바와 같이 0.1미크론이다. 열처리온도가 400℃ 이상에서는 합금WAl의 형성에 의한 저항상승을 볼 수 있다. 한편 열처리온도를 300℃이하로 하면 드라이에칭시에 생긴 하지의 손상의 회복이 충분히 실행되지 않으므로 접촉부의 접촉저항이 높아지는 등의 문제가 있다.
그점 300℃~400℃의 범위에서 열처리를 실행함으로써 하지의 손상층의 회복과 합금층(WAl)의 형성에 기인하는 저항의 증대를 방지하는 것이 가능하게 된다.
[발명의 효과]
청구항 1, 2, 3, 4, 5, 6, 7, 8 또는 9에 의하면 각 금속배선간 혹은 반도체기판과 금속배선의 사이를 접속구멍에 매립한 내화금속으로 구성되는 금속플래그를 통하여 접속하도록 한 반도체장치의 제조방법으로서, 접속구멍을 형성하기 위한 마스크와 금속배선을 패터닝하기 위한 마스크와의 얼라인먼트 마진이 없거나 혹은 작아서 금속플래그의 상면에 금속배선 및 그 배선하부받침막으로 덮이지 않는 부분이 생긴 경우에도 해당부분에 확산방지막을 형성하도록 하였으므로, 그 후의 열처리시에 있어서 금속배선과 금속플래그와의 사이에서 구성원자의 상호확산을 방해하고, 전기저항값이 높은 합금층 등의 반도체장치의 특성에 악영향을 주는 합금층의 형성을 효과적으로 방지할 수 있고, 따라서 집적도가 높고 또 신뢰성이 높은 반도체장치를 형성할 수 있다.
청구항 10 또는 11에 의하면, 상기 청구항 1등에 있어서 확산방지막 대신에 금속플래그의 상면중 금속배선 및 그 배선하부받침막으로 덮이지 않는 부분에 홈부를 형성하도록 하였으므로 상기 청구항 1 등과 같은 효과를 발휘할 수 있다.
청구항 12, 13 또는 14에 의하면, 상기 각 청구항의 효과에 덧붙여서 간략화된 공정으로 금속플래그의 밀착성이나 상층금속배선의 전기적 특성 등이 우수한 반도체장치를 형성할 수 있다.
청구항 15에 의하면, 각 알루미늄을 포함하는 금속배선간 혹은 반도체기판과 금속배선과의 사이를 접속구멍에 매립한 텅스텐을 포함하는 금속플래그를 통하여 접속하도록 한 반도체장치의 제조방법으로서, 금속배선과 티탄을 포함하는 배선하부받침막의 사이에 알루미늄과 텅스텐의 반응물로 구성되는 반응층을 형성하도록 하였으므로, 금속배선과 금속플래그와의 사이의 구성원자의 상호확산을 방해할 수 있고, 청구항 1, 10등과 같은 효과를 발휘할 수 있다.
청구항 16, 17, 18 또는 19에 의하면, 청구항 15에 덧붙여서 금속배선이나 배선하부받침막으로 덮이지 않는 금속플래그의 상면부분에 확산방지막 혹은 홈부를 형성하도록 하였으므로 보다 신뢰성이 높은 반도체장치를 형성할 수 있다.
청구항 20, 21, 22, 23, 24 또는 25에 의하면 각 금속배선간 혹은 반도체장치 기판과 금속배선의 사이를 접속구멍에 매립한 내화금속으로 구성되는 금속플래그를 통하여 접속하도록 한 반도체장치로서, 금속플래그의 상면중 금속배선 및 그 배선하부받침막으로 덮이지 않는 부분에는 확산방지막을 설치하도록 하였으므로 집적도가 높은 반도체장치에 있어서 신뢰성의 향상을 꾀할 수 있다.
청구항 26 또는 27에 의하면, 각 금속배선간 혹은 반도체기판과 금속배선 사이를 접속구멍에 매립한 내화금속으로 구성되는 금속플래그를 통하여 접속하도록 한 반도체장치로서, 금속플래그의 상면중 금속배선 및 그 배선하부받침막으로 덮이지 않는 부분에는 홈부를 형성하도록 하였으므로 청구항 20 등과 같은 효과를 발휘할 수 있다.
청구항 28에 의하면, 각 알루미늄을 포함하는 금속배선간 혹은 반도체기판과 금속배선과의 사이를 접속구멍에 매립한 텅스텐을 포함하는 금속플래그를 통하여 접속하도록 한 반도체장치로서, 금속배선과 티탄을 포함하는 배선하부받침막의 사이에 알루미늄과 텅스텐의 반응물로 구성되는 반응층을 설치하였으므로 청구항 20, 26 등과 같은 효과를 발휘할 수 있다.
청구항 29, 30, 31 또는 32에 의하면, 상기 청구항 16의 효과에 덧붙여서 금속플래그의 밀착성 등의 특성의 향상을 꾀할 수 있다.

Claims (32)

  1. 도전층을 갖는 반도체기판상에 절연막을 형성하는 제1공정과, 상기 절연막을 관통하여 상기 도전층에 도달하는 접속구멍을 개구하는 제2공정과, 상기 접속구멍내의 텅스텐 등의 내화금속으로 구성되는 금속플래그를 형성하는 제3공정과, 상기 절연막 및 상기 금속플래그의 위의 배선하부받침막용 제1금속막을 퇴적하는 제4공정과, 상기 제1금속막의 위에 상기 금속플래그중의 상기 내화금속과 반응하여 고저항화합물을 형성하는 금속으로 구성되는 제2금속막을 퇴적하는 제5공정과, 상기 제2금속막의 위에 상기 금속플래그의 상방이 되는 영역의 적어도 일부를 포함하는 영역에 남겨진 포토레지스트마스크를 형성하는 제6공정과, 상기 포토레지스트마스크를 이용한 에칭에 의해 상기 제2금속막을 선택적으로 제거하여 상기 금속플래그에 접속되는 금속배선을 패터닝하는 제7공정과, 상기 제1금속막중 상기 제7공정에서 표면이 노출된 부분을 에칭에 의해 제거하는 제8공정과, 상기 금속플래그의 상면중 상기 금속배선 바로 아래의 상기 제1금속막으로 덮여있지 않은 부분의 위에 상기 금속배선과 상기 금속플래그의 사이에 있어서 구성원자의 상호확산을 방해하기 위한 확산방지막을 형성하는 제9공정을 구비하고 있는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제1항에 있어서, 상기 제3공정에서는 상기 금속플래그를 텅스텐으로 구성하고, 상기 제4공정에서는 상기 제1금속막을 티탄을 포함하는 금속으로 구성하고, 상기 제5공정에서는 상기 제2금속막을 알루미늄을 포함하는 금속으로 구성하고, 상기 제9공정에서는 상기 확산방지막을 티탄을 포함하는 화합물로 구성하는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제2항에 있어서, 상기 제7공정과 상기 제8공정은 드라이에이칭에 의해 실행되고, 상기 제1금속막의 에칭시에 유리하는 티탄원자와 상기 에칭가스의 분해물과의 반응에 의해 생긴 티탄의 화합물을 상기 금속플래그의 노출된 면위에 퇴적함으로써 상기 확산방지막을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제3항에 있어서, 상기 제9공정에서 형성되는 상기 확산방지막의 두께는 5~20nm인 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제2항 또는 3항에 있어서, 상기 제9공정에서는 불소를 포함하는 가스를 이용하여 드라이에칭을 실행하고 상기 확산방지막을 티탄의 불화물로 구성하는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제5항에 있어서, 상기 불소를 포함하는 가스는 SF6가스, CF4가스 CHF3가스 및 NF3가스 중 적어도 어느 하나인 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제1항에 있어서, 상기 제9공정에서는 상기 포토레지스트마스크를 제거한 후, 상기 금속배선, 상기 금속플래그의 노출된 부분 및 상기 절연막의 위에 상기 금속배선과 상기 금속플래그와의 사이에서 구성원자의 상호확산을 방해하는 기능을 갖는 재료로 구성되는 막을 퇴적하고, 상기 막을 에치백하여 상기 금속배선 및 상기 제1금속막의 측면 및 상기 금속플래그의 상면의 일부에 걸치는 측벽을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제7항에 있어서, 상기 제9공정에서 퇴적되는 상기 측벽을 형성하기 위한 상기 막은 실리콘 질화막인 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제7항에 있어서, 상기 제5공정후 상기 제6공정전에 상기 제2금속막의 위에 보호용절 연막을 퇴적하는 공정을 더 구비하고, 상기 제9공정에서는 상기 막을 티탄막으로 구성하고, 상기 측벽을 상기 제1, 제2 금속막의 측면과 상기 금속플래그의 상면의 일부에 걸치도록 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 반도체층을 갖는 반도체기판상에 절연막을 형성하는 제1공정과, 상기 절연막을 관통하여 상기 도전층에 도달하는 접속구멍을 개구하는 제2공정과, 상기 접속구멍내에 텅스텐 등의 내화금속으로 구성되는 금속플래그를 형성하는 제3공정과, 상기 절연막 및 상기 금속플래그의 위에 배선하부받침막용 제1금속막을 퇴적하는 제4공정과, 상기 제1금속막의 위에 상기 금속플래그중의 상기 내화금속과 반응하여 고저항화합물을 형성하는 금속으로 구성되는 제2금속막을 퇴적하는 제5공정과, 상기 제2금속막의 위에 상기 금속플래그의 상방이 되는 영역의 적어도 일부를 포함하는 영역에 남겨진 포토레지스트마스크를 형성하는 제6공정과, 상기 포토레지스트마스크를 이용한 에칭에 의해 상기 제2금속막을 선택적으로 제거하여 상기 금속플래그에 접속되는 금속배선을 패터닝하는제7공정과, 상기 제1금속막중 상기 제7공정에서 표면이 노출된 부분을 에칭에 의해 제거하는 제8공정과, 에칭에 의해 상기 금속플래그중 상기 금속배선 바로 아래의 상기 제1금속막으로 덮여있지 않은 부분을 상면부터 소정 깊이까지 파들어가서 이루어지는 홈부를 형성하는 제9공정을 구비하고 있는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제10항에 있어서, 상기 제9공정에서 형성되는 상기 홈부의 깊이는 100nm 부근인 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제1항 또는 제10항에 있어서, 상기 제3공정은 상기 금속플래그에 하부받침막을 부설하도록 실행되는 것을 특징으로 하는 반도체장치의 제조방법.
  13. 도전층을 갖는 반도체기판상에 절연막을 형성하는 제1공정과, 상기 절연막을 관통하여 상기 도전층에 도달하는 접속구멍을 개구하는 제2공정과, 상기 접속구멍내 및 상기 절연막의 위에 배선하부받침막용 제1금속막을 퇴적하는 제3공정과, 상기 접속구멍내의 상기 제1금속막의 위에 텅스텐 등의 내화금속으로 구성되는 금속플래그를 형성하는 제4공정과, 상기 제1금속 및 상기 금속플래그의 위에 배선하부받침막용 제2금속막을 퇴적하는 제5공정과, 상기 제2금속막의 위에 상기 금속플래그중의 상기 내화금속과 반응하여 고저항화합물을 형성하는 금속으로 구성되는 제3금속막을 퇴적하는 제6공정과, 상기 제3금속막상에 상기 금속플래그의 상방이 되는 영역의 적어도 일부를 포함하는 영역에 남겨진 포토레지스트마스크를 형성하는 제7공정과, 상기 포토레지스트마스크를 이용한 에칭에 의해 상기 제1금속막을 남긴 상태에서 상기 제2 및 제3금속막을 선택적으로 제거하여 상기 금속플래그에 접속되는 금속배선을 패터닝하는 제8공정과, 상기 제1금속막중 상기 제8고정에서 표면이 노출된 부분을 에칭에 의해 제거하면서 상기 금속플래그의 상면중 상기 금속배선 바로 아래의 상기 제2금속막으로 덮여있지 않은 부분 위에 상기 금속배선과 상기 금속플래그의 사이에 있어서 구성원자의 상호확산을 방해하기 위한 확산방지막을 형성하는 제9공정을 구비하고 있는 것을 특징으로 하는 반도체장치의 제조방법.
  14. 도전층을 갖는 반도체기판상에 절연막을 형성하는 제1공정과, 상기 절연막 위에 배선하부받침막용 제1금속막을 퇴적하는 제2공정과, 상기 제1금속막 및 상기 절연막을 관통하여 상기 도전층에 도달하는 접속구멍을 개구하는 제3공정과, 상기 접속구멍내에 텅스텐 등의 내화금속으로 구성되는 금속플래그를 형성하는 제4공정과, 상기 제1금속막 및 상기 금속플래그의 위에 배선하부받침막용 제2금속막을 퇴적하는 제5공정과, 상기 제2금속막의 위에 상기 금속플래그중의 상기 내화금속과 반응하여 고저항화합물을 형성하는 금속으로 구성되는 제3금속막을 퇴적하는 제6공정과, 상기 제3금속막 위에 상기 금속플래그의 상방이 되는 영역의 적어도 일부를 포함하는 영역에 남겨진 포토레지스트마스크를 형성하는 제7공정과, 상기 포토레지스트마스크를 이용한 에칭에 의해 상기 제1금속막을 남긴 상태에서 상기 제2 및 제3금속막을 선택적으로 제거하여 상기 금속플래그에 접속되는 금속배선을 패터닝하는 제8공정과, 상기 제1금속막중 상기 제8공정에서 표면이 노출된 부분을 에칭에 의해 제거하면서 상기 금속플래그의 상면중 상기 금속배선 바로 아래의 상기 제2금속막으로 덮여있지 않은 부분 위에 상기 금속배선과 상기 금속플래그의 사이에 있어서 구성원자의 상호확산을 방해하기 위한 확산방지막을 형성하는 제9공정을 구비하고 있는 것을 특징으로 하는 반도체장치의 제조방법.
  15. 도전층을 갖는 반도체기판상에 절연막을 형성하는 제1공정과, 상기 절연막을 관통하여 상기 도전층에 도달하는 접속구멍을 개구하는 제2공정과, 상기 접속구멍내에 적어도 텅스텐을 포함하는 금속으로 구성되는 금속플래그를 형성하는 제3공정과, 상기 절연막 및 상기 금속프래그 위에 티탄을 포함하는 제1금속막을 퇴적하는 제4공정과, 상기 제1금속막 위에 알루미늄을 포함하는 금속으로 구성되는 제2금속막을 퇴적하는 제5공정과, 350℃~430℃의 가열처리에 의해 상기 제1금속막과 상기 제2금속막의 사이에 티탄과 알루미늄 화합물로 구성되는 반응층을 형성하는 제6공정과, 상기 제2금속막 위에 상기 금속플래그의 상방이 되는 영역의 적어도 일부를 포함하는 영역에 남겨진 포토레지스트마스크를 형성하는 제7공정과, 상기 포토레지스트마스크를 이용한 에칭에 의해 상기 제2금속막을 선택적으로 제거하여 상기 금속플래그에 접속되는 금속배선을 패터닝하는 제8공정과, 상기 제1금속막중 상기 제8공정에서 표면이 노출된 부분을 에칭에 의해 제거하는 제9공정을 구비하고 있는 것을 특징으로 하는 반도체장치의 제조방법.
  16. 제15항에 있어서, 상기 제9공정후에 상기 금속플래그의 상면중 상기 금속배선 바로 아래의 상기 제1금속막으로 덮여있지 않은 부분 위에 상기 금속배선과 상기 금속플래그와의 사이에서 구성원자의 상호확산을 방해하기 위한 확산방지막을 형성하는 제10공정을 더 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  17. 제16항에 있어서, 상기 제9공정과 상기 제10공정은 드라이에칭에 의해 실행하고, 상기 제1금속막의 에칭시에 유리하는 티탄원자와 상기 에칭가스의 분해물과의 반응에 의해 생긴 티탄의 화합물을 상기 금속플래그의 노출된 면위에 퇴적함으로써 상기 확산방지막을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  18. 제16항에 있어서, 상기 제10공정에서는 상기 포토레지스트마스크를 제거한 후, 상기 금속배선, 상기 금속플래그의 노출된 부분 및 상기 절연막의 위에 상기 금속배선과 상기 금속플래그 사이에서 구성원자의 상호확산을 방해하는 기능을 갖는 재료로 구성되는 막을 퇴적하고, 상기 막을 에치백하여 상기 금속배선 및 상기 제1금속막의 측면 및 상기 금속플래그의 상면의 일부에 걸치는 측벽을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  19. 제15항에 있어서, 상기 제9공정후에 에칭에 의해 상기 금속플래그중 상기 금속배선 바로 아래의 상기 제1금속막으로 덮여있지 않은 부분을 상면부터 소정 깊이까지 파들어가서 구성되는 홈부를 형성하는 제10공정을 더 구비하고 있는 것을 특징으로 하는 반도체장치의 제조방법.
  20. 반도체기판과, 상기 반도체기판의 일부에 설치된 도전층과, 상기 반도체기판 및 상기 도전층의 위에 형성된 절연막과, 상기 절연막을 관통하여 상기 도전층에 도달하는 접속구멍내에 매립되어 텅스텐 등의 내화금속으로 구성되는 금속플래그와, 상기 절연막의 일부 및 상기 금속플래그의 적어도 일부에 걸쳐서 형성된 배선하부받침막과, 상기 배선하부받침막의 위에 형성되고 상기 금속플래그중의 상기 내화금속과 반응하여 고저항화합물을 형성하는 금속으로 구성되는 금속배선과, 상기 금속플래그의 상면중 상기 배선하부받침막으로 덮여있지 않은 부분 위에 형성되고, 상기 금속배선과 상기 금속플래그와의 사이에 있어서 구성원자의 상호확산을 방해하기 위한 확산방지막을 구비하고 있는 것을 특징으로 하는 반도체장치.
  21. 제20항에 있어서, 상기 금속플래그는 텅스텐을 포함하는 금속으로 구성되고, 상기 금속배선은 알루미늄을 포함하는 금속으로 구성되고, 상기 배선하부받침막은 티탄을 포함하는 금속으로 구성되고, 상기 확산방지막은 티탄불화물로 구성되어 있는 것을 특징으로 하는 반도체장치.
  22. 제21항에 있어서, 상기 티탄을 포함하여 재료로 구성되는 막은 두께가 5~20nm인 것을 특징으로 하는 반도체장치.
  23. 제20항에 있어서, 상기 확산방지막은 상기 금속배선 및 상기 배선하부받침막의 측면과 상기 금속플래그의 상면의 일부에 걸쳐서 형성된 측벽인 것을 특징으로 하는 반도체장치.
  24. 제23항에 있어서, 상기 측벽은 실리콘 질화막으로 구성되어 있는 것을 특징으로 하는 반도체장치.
  25. 제23항에 있어서, 상기 금속배선의 위에 보호용 절연막을 더 구비하고, 상기 측벽은 티탄막으로 구성되어 있는 것을 특징으로 하는 반도체장치.
  26. 반도체기판과, 상기 반도체기판의 일부를 설치된 도전층과, 상기 반도체기판 및 상기 도전층의 위의 형성된 절연막과, 상기 절연막을 관통하여 상기 도전층에 도달하는 접속구멍내에 매립되는 텅스텐 등의 내화금속으로 구성되는 금속플래그와, 상기 절연막의 일부 및 상기 금속플래그의 적어도 일부에 걸쳐서 형성된 배선하부받침막, 상기 배선하부받침막의 위에 형성되고 상기 금속플래그중의 상기 내화금속과 반응하여 고저항화합물을 형성하는 금속으로 구성되는 금속배선과, 상기 금속플래그중 상기 배선하부받침막으로 덮여있지 않은 부분이 상면부터 소정 깊이까지 파들어가서 구성되는 홈부를 구비하고 있는 것을 특징으로 하는 반도체장치.
  27. 제26항에 있어서, 상기 금속플래그의 홈부의 깊이는 100nm 부근인 것을 특징으로 하는 반도체장치.
  28. 반도체기판과, 상기 반도체기판의 일부에 설치된 도전층과, 상기 반도체기판 및 상기 도전층의 위에 형성된 절연막과, 상기 절연막을 관통하여 상기 도전층에 도달하는 접속구멍내에 매립되어 텅스텐을 포함하는 금속으로 구성되는 금속플래그와, 상기 절연막의 일부 및 상기 금속플래그의 적어도 일부에 걸쳐서 형성되고 티탄을 포함하는 금속으로 구성되는 배선하부받침막과, 상기 배선하부받침막의 위에 형성되고 알루미늄을 포함하는 금속으로 구성되는 금속배선과, 상기 배선하부받침막과 상기 금속배선 사이에 형성되고 티탄과 알루미늄의 화합물로 구성되는 반응층을 구비하고 있는 것을 특징으로 하는 반도체장치.
  29. 제28항에 있어서, 상기 금속플래그의 상면중 상기 배선하부받침막으로 덮여있지 않은 부분의 위에 형성되고 상기 금속배선과 상기 금속플래그와의 사이에서 구성원자의 상호확산을 방해하기 위한 확산방지막을 더 구비하고 있는 것을 특징으로 하는 반도체장치.
  30. 제29항에 있어서, 상기 확산방지막은 티탄불화물로 구성되어 있는 것을 특징으로 하는 반도체장치.
  31. 제29항에 있어서, 상기 확산방지막은 상기 금속배선 및 상기 배선하부받침막의 측면과 상기 금속플래그의 상면에 일부에 걸쳐서 형성된 측벽인 것을 특징으로 하는 반도체장치.
  32. 제28항에 있어서, 상기 금속플래그중 상기 배선하부받침막으로 덮여있지 않은 부분이 상면부터 소정깊이까지 파들어가서 구성되는 홈부를 더 구비하고 있는 것을 특징으로 하는 반도체장치.
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