JP2836585B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にエッチング後にコンタクトホールの側
壁にバリア膜によるひさしが発生することを防止する半
導体装置の製造方法に関するものである。
方法に関し、特にエッチング後にコンタクトホールの側
壁にバリア膜によるひさしが発生することを防止する半
導体装置の製造方法に関するものである。
【０００２】
【従来の技術】従来、微細ＭＯＳ形トランジスタの製造
時には、２次的スロートラップ（以下、スロートラップ
という。M.Noyori,et al:Secondary slow trapping - A
new moisture induced instability phenomenon in sc
aled CMOS devices, 20th Ann.Proc. International Re
liability Physics Symposium, pp.113-121(1982)を参
照）という現象が生じることがある。このスロートラッ
プとは、層間絶縁膜中に含有している水分によってトラ
ンジスタにおけるＶｔ等の特性が経時変化を起こす現象
のことである。そこで、従来、水分に対してバリア性の
良い膜（例えば、窒化膜など）をシリコン基板上に形成
し、水分の侵入を防ぐことによってスロートラップの発
生を抑制していた。
時には、２次的スロートラップ（以下、スロートラップ
という。M.Noyori,et al:Secondary slow trapping - A
new moisture induced instability phenomenon in sc
aled CMOS devices, 20th Ann.Proc. International Re
liability Physics Symposium, pp.113-121(1982)を参
照）という現象が生じることがある。このスロートラッ
プとは、層間絶縁膜中に含有している水分によってトラ
ンジスタにおけるＶｔ等の特性が経時変化を起こす現象
のことである。そこで、従来、水分に対してバリア性の
良い膜（例えば、窒化膜など）をシリコン基板上に形成
し、水分の侵入を防ぐことによってスロートラップの発
生を抑制していた。
【０００３】ところで、このバリア膜を形成する位置に
はいくつかの制限がある。以下、この制限について図面
を用いて説明する。図３（ａ）は配線工程終了後にバリ
ア膜（窒化膜３）を半導体装置の表面に形成した場合の
断面図である。同図において、シリコン基板１上にはゲ
ートポリシリコン９とＬＤＤ側壁酸化膜９ｂとフィール
ド酸化膜１０とが形成されている。そして、第１層配線
３２と第２層配線４２と第３層配線５２と第４層配線６
２とによる４層構造が形成されている。これら各層の配
線はコンタクトホール２１、第１スルーホール３１、第
２スルーホール４１、第３スルーホール５１によって接
続されている。
はいくつかの制限がある。以下、この制限について図面
を用いて説明する。図３（ａ）は配線工程終了後にバリ
ア膜（窒化膜３）を半導体装置の表面に形成した場合の
断面図である。同図において、シリコン基板１上にはゲ
ートポリシリコン９とＬＤＤ側壁酸化膜９ｂとフィール
ド酸化膜１０とが形成されている。そして、第１層配線
３２と第２層配線４２と第３層配線５２と第４層配線６
２とによる４層構造が形成されている。これら各層の配
線はコンタクトホール２１、第１スルーホール３１、第
２スルーホール４１、第３スルーホール５１によって接
続されている。
【０００４】図３（ａ）のように多層配線構造を採用し
た場合、図から明らかなように下地層間膜４と層間絶縁
膜３３，４３，５３とカバー膜６３とが厚く堆積され
る。そのため、窒化膜３を半導体装置の表面に形成して
も、層間絶縁膜内に含有されている水分によってスロー
トラップが生じることがある。このため、スロートラッ
プを防ぐためには、窒化膜３をなるべくシリコン基板１
に近い位置に形成する必要がある。
た場合、図から明らかなように下地層間膜４と層間絶縁
膜３３，４３，５３とカバー膜６３とが厚く堆積され
る。そのため、窒化膜３を半導体装置の表面に形成して
も、層間絶縁膜内に含有されている水分によってスロー
トラップが生じることがある。このため、スロートラッ
プを防ぐためには、窒化膜３をなるべくシリコン基板１
に近い位置に形成する必要がある。
【０００５】図３（ｂ）はトランジスタを形成した直後
に窒化膜３を形成した半導体装置の断面図である。同図
において、シリコン基板１上にはゲートポリシリコン９
とゲート酸化膜９ａとＬＤＤ側壁酸化膜９ｂとフィール
ド酸化膜１０とが形成されている。そして、これらの上
に窒化膜３を形成している。すなわち、シリコン基板１
と窒化膜３との間には、他の層間絶縁膜は存在しない。
そのため、層間絶縁膜中に含まれる水分によってスロー
トラップが生じることはない。しかし、ソース・ドレイ
ン拡散層の領域においては、シリコン基板１上に直接窒
化膜３が形成されている。そのため、窒化膜３の応力や
シリコン界面に準位等が発生し、リーク電流が増大する
などの問題点がある。
に窒化膜３を形成した半導体装置の断面図である。同図
において、シリコン基板１上にはゲートポリシリコン９
とゲート酸化膜９ａとＬＤＤ側壁酸化膜９ｂとフィール
ド酸化膜１０とが形成されている。そして、これらの上
に窒化膜３を形成している。すなわち、シリコン基板１
と窒化膜３との間には、他の層間絶縁膜は存在しない。
そのため、層間絶縁膜中に含まれる水分によってスロー
トラップが生じることはない。しかし、ソース・ドレイ
ン拡散層の領域においては、シリコン基板１上に直接窒
化膜３が形成されている。そのため、窒化膜３の応力や
シリコン界面に準位等が発生し、リーク電流が増大する
などの問題点がある。
【０００６】そこで、このような問題点を解決するため
に、従来、以下のような方法が採用されている。図３
（ｃ）はトランジスタ形成後に下敷き酸化膜２を形成
し、その上に窒化膜３を形成した半導体装置の断面図で
ある。このように下敷き酸化膜２を形成することによっ
て応力を緩和することができる。
に、従来、以下のような方法が採用されている。図３
（ｃ）はトランジスタ形成後に下敷き酸化膜２を形成
し、その上に窒化膜３を形成した半導体装置の断面図で
ある。このように下敷き酸化膜２を形成することによっ
て応力を緩和することができる。
【０００７】ところが、このような従来の半導体装置
（例えば、特開平2ー158132号公報等）には、以下に示す
ような重大な問題点を抱えている。このような半導体装
置の抱える問題点について図４を用いて詳細に説明す
る。図４（ａ）〜（ｄ）は半導体装置の製造工程を示す
断面図である。同様に、図５（ｅ）〜（ｇ）および
（ｇ’）は、図４の製造工程の続きを示す断面図であ
る。
（例えば、特開平2ー158132号公報等）には、以下に示す
ような重大な問題点を抱えている。このような半導体装
置の抱える問題点について図４を用いて詳細に説明す
る。図４（ａ）〜（ｄ）は半導体装置の製造工程を示す
断面図である。同様に、図５（ｅ）〜（ｇ）および
（ｇ’）は、図４の製造工程の続きを示す断面図であ
る。
【０００８】まず、図４（ａ）において、シリコン基板
１上には応力を緩和するため、厚さが１００〜２０００
Åの下敷き酸化膜２が形成されている。その上には、外
部から水分の侵入を防止するため、厚さが５０〜５００
Åの窒化膜３が形成されている。その上には、半導体装
置の表面を平坦化するため、厚さが８０００〜１５００
０Åの下地層間膜４が形成されている。
１上には応力を緩和するため、厚さが１００〜２０００
Åの下敷き酸化膜２が形成されている。その上には、外
部から水分の侵入を防止するため、厚さが５０〜５００
Åの窒化膜３が形成されている。その上には、半導体装
置の表面を平坦化するため、厚さが８０００〜１５００
０Åの下地層間膜４が形成されている。
【０００９】図４（ｂ）において、下地層間膜４から下
敷き酸化膜２にかけてコンタクトホール５を開孔する。
図４（ｃ）において、コンタクトホール５の周辺および
その内部に保護膜６を形成する。この保護膜６は、ドー
パントを注入してオーミック接合をする際に、シリコン
基板１の表面に格子欠陥が生じてリーク電流が発生する
ことを防ぐために形成される。
敷き酸化膜２にかけてコンタクトホール５を開孔する。
図４（ｃ）において、コンタクトホール５の周辺および
その内部に保護膜６を形成する。この保護膜６は、ドー
パントを注入してオーミック接合をする際に、シリコン
基板１の表面に格子欠陥が生じてリーク電流が発生する
ことを防ぐために形成される。
【００１０】なお、Ｎ型拡散層上におけるコンタクトホ
ールにおいては、Ｎ形のドーパントを注入する。同様
に、Ｐ型拡散層上のコンタクトホールにおいては、Ｐ形
のドーパントを注入する。また、保護膜６はプラズマＣ
ＶＤ酸化膜等を用いて、厚さが１００〜３００Åとなる
ように形成する。しかし、プラズマＣＶＤ酸化膜による
カバレッジは余り良くないため、コンタクトホール５の
側壁に形成された保護膜６の膜厚はコンタクトホール５
の底部に近づくほど薄くなる。
ールにおいては、Ｎ形のドーパントを注入する。同様
に、Ｐ型拡散層上のコンタクトホールにおいては、Ｐ形
のドーパントを注入する。また、保護膜６はプラズマＣ
ＶＤ酸化膜等を用いて、厚さが１００〜３００Åとなる
ように形成する。しかし、プラズマＣＶＤ酸化膜による
カバレッジは余り良くないため、コンタクトホール５の
側壁に形成された保護膜６の膜厚はコンタクトホール５
の底部に近づくほど薄くなる。
【００１１】図４（ｄ）において、保護膜６を異方性エ
ッチングを用いて除去する。このとき、コンタクトホー
ル５内のシリコン基板１上には自然酸化膜（図示せず）
が生じる。図５（ｅ）において、前記自然酸化膜を除去
するため酸化膜ウェットエッチングを行う。具体的に
は、エッチング液には組成比がＨＦ：ＮＨ4 Ｆ＝１：３
０の溶液にＮＨＦ2 を５％添加したものを用い、約３０
秒間に亘るエッチングを行う。その結果、コンタクト抵
抗を下げることができる。
ッチングを用いて除去する。このとき、コンタクトホー
ル５内のシリコン基板１上には自然酸化膜（図示せず）
が生じる。図５（ｅ）において、前記自然酸化膜を除去
するため酸化膜ウェットエッチングを行う。具体的に
は、エッチング液には組成比がＨＦ：ＮＨ4 Ｆ＝１：３
０の溶液にＮＨＦ2 を５％添加したものを用い、約３０
秒間に亘るエッチングを行う。その結果、コンタクト抵
抗を下げることができる。
【００１２】ところで、コンタクトホール５の底部にお
いては、図４（ｄ）に示すように側壁に保護膜６がほと
んど付着していない。また、窒化膜３は酸化膜ウェット
エッチングによってエッチングされないため、図５
（ｅ）に示すように下地層間膜４と下敷き酸化膜２のみ
がエッチングされて窒化膜３によるひさし３ａが形成さ
れる。なお、３０秒間のエッチングを行った場合、突き
出し量が約３００Åのひさしが形成される。
いては、図４（ｄ）に示すように側壁に保護膜６がほと
んど付着していない。また、窒化膜３は酸化膜ウェット
エッチングによってエッチングされないため、図５
（ｅ）に示すように下地層間膜４と下敷き酸化膜２のみ
がエッチングされて窒化膜３によるひさし３ａが形成さ
れる。なお、３０秒間のエッチングを行った場合、突き
出し量が約３００Åのひさしが形成される。
【００１３】次いで図５（ｆ）において、コンタクトホ
ール５の周辺およびその内部にバリアメタル７をスパッ
タを用いて形成する。このバリアメタル７は、後にコン
タクトホール５内に配線金属等を形成した際にこの配線
金属とシリコン基板１とが反応することを防ぐために形
成されるものである。ところが、前述のようにコンタク
トホール５内にはひさし３ａが形成されているため、ひ
さし３ａの陰の部分３ｂにおいては十分にバリアメタル
７のスパッタが行われず、シリコン基板１の一部が露出
することがある。
ール５の周辺およびその内部にバリアメタル７をスパッ
タを用いて形成する。このバリアメタル７は、後にコン
タクトホール５内に配線金属等を形成した際にこの配線
金属とシリコン基板１とが反応することを防ぐために形
成されるものである。ところが、前述のようにコンタク
トホール５内にはひさし３ａが形成されているため、ひ
さし３ａの陰の部分３ｂにおいては十分にバリアメタル
７のスパッタが行われず、シリコン基板１の一部が露出
することがある。
【００１４】図５（ｇ）において、コンタクトホール５
の周辺およびその内部に配線金属８を形成する。このと
き、陰の部分３ｂにおいては、シリコン基板１が露出し
ているため配線金属８とシリコン基板１とは互いに接触
するため、熱処理等を行うと配線金属８とシリコン基板
１とは互いに反応する。例えば、配線金属８の材質がア
ルミニウムまたはアルミニウム合金である場合、これら
はシリコン基板１と反応してアロイスパイクを生じてリ
ーク電流の原因となる。
の周辺およびその内部に配線金属８を形成する。このと
き、陰の部分３ｂにおいては、シリコン基板１が露出し
ているため配線金属８とシリコン基板１とは互いに接触
するため、熱処理等を行うと配線金属８とシリコン基板
１とは互いに反応する。例えば、配線金属８の材質がア
ルミニウムまたはアルミニウム合金である場合、これら
はシリコン基板１と反応してアロイスパイクを生じてリ
ーク電流の原因となる。
【００１５】なお、図５（ｇ’）において、図５（ｇ）
における配線金属８の代わりに、ＷＦ4 ガスの気相反応
によって生じるＷによって埋設金属８’を形成する場
合、ＷＦ4 ガス中のＦとシリコン基板１とが反応してコ
ンタクトホール５の底部におけるひさし３ａの陰の部分
にやられ３ｃが生じてリーク電流の原因となる。
における配線金属８の代わりに、ＷＦ4 ガスの気相反応
によって生じるＷによって埋設金属８’を形成する場
合、ＷＦ4 ガス中のＦとシリコン基板１とが反応してコ
ンタクトホール５の底部におけるひさし３ａの陰の部分
にやられ３ｃが生じてリーク電流の原因となる。
【００１６】今後、半導体装置の製造において微細化お
よび高集積化が進むと、コンタクトサイズが小さくな
り、コンタクトのアスペクト比が増大し、従来のスパッ
タ技術ではコンタクト底部におけるカバレッジが悪化す
るものと予想される。そのため、今後のスパッタ方法に
はロングスパッタやコリメートスパッタ等の垂直スパッ
タ成分を増大させたスパッタ方法が主流になると考えら
れる。この場合、コンタクト５の側壁にひさしが生じる
と、シリコン基板上にはこのひさしによる陰の部分が生
じる。
よび高集積化が進むと、コンタクトサイズが小さくな
り、コンタクトのアスペクト比が増大し、従来のスパッ
タ技術ではコンタクト底部におけるカバレッジが悪化す
るものと予想される。そのため、今後のスパッタ方法に
はロングスパッタやコリメートスパッタ等の垂直スパッ
タ成分を増大させたスパッタ方法が主流になると考えら
れる。この場合、コンタクト５の側壁にひさしが生じる
と、シリコン基板上にはこのひさしによる陰の部分が生
じる。
【００１７】
【発明が解決しようとする課題】以上のように、従来に
おいては、コンタクトホールの側壁に生じたひさしによ
ってバリアメタルのスパッタが不完全となり、その結
果、配線金属とシリコン基板とが反応してリーク電流の
原因となることがあった。本発明はこのような課題を解
決するためのものであり、コンタクトホール内のエッチ
ング時に、エッチングのし過ぎによってコンタクトホー
ルの側壁にバリア膜によるひさしが生じることを防止し
た半導体装置およびその製造方法を提供することを目的
としている。
おいては、コンタクトホールの側壁に生じたひさしによ
ってバリアメタルのスパッタが不完全となり、その結
果、配線金属とシリコン基板とが反応してリーク電流の
原因となることがあった。本発明はこのような課題を解
決するためのものであり、コンタクトホール内のエッチ
ング時に、エッチングのし過ぎによってコンタクトホー
ルの側壁にバリア膜によるひさしが生じることを防止し
た半導体装置およびその製造方法を提供することを目的
としている。
【００１８】
【課題を解決するための手段】このような目的を達成す
るために、本発明に係る半導体装置の製造方法は、半導
体基板上に、バリア膜を含む多層絶縁膜を形成する工程
と、上記多層絶縁膜に、上記半導体基板に達するコンタ
クトホールを開孔する工程と、上記コンタクトホール内
に露出した上記半導体基板の表面と、上記コンタクトホ
ール内の側壁とに保護膜を形成する工程と、上記コンタ
クトホール内の上記半導体基板に、上記保護膜を介して
ドーパントをイオン注入する工程と、上記コンタクトホ
ール内の側壁に形成された上記保護膜を残しつつ、その
他の箇所に形成された上記保護膜をエッチングして除去
する工程とを少なくとも有する。このように構成するこ
とによって、本発明は、コンタクトホール側壁に形成し
た保護膜によってコンタクトホール側壁がエッチングさ
れることを防ぎ、エッチング時にバリア膜によるひさし
が生じることを防ぐことができる。
るために、本発明に係る半導体装置の製造方法は、半導
体基板上に、バリア膜を含む多層絶縁膜を形成する工程
と、上記多層絶縁膜に、上記半導体基板に達するコンタ
クトホールを開孔する工程と、上記コンタクトホール内
に露出した上記半導体基板の表面と、上記コンタクトホ
ール内の側壁とに保護膜を形成する工程と、上記コンタ
クトホール内の上記半導体基板に、上記保護膜を介して
ドーパントをイオン注入する工程と、上記コンタクトホ
ール内の側壁に形成された上記保護膜を残しつつ、その
他の箇所に形成された上記保護膜をエッチングして除去
する工程とを少なくとも有する。このように構成するこ
とによって、本発明は、コンタクトホール側壁に形成し
た保護膜によってコンタクトホール側壁がエッチングさ
れることを防ぎ、エッチング時にバリア膜によるひさし
が生じることを防ぐことができる。
【００１９】
【発明の実施の形態】次に、本発明の一つの実施の形態
について図面を参照して詳細に説明する。図１は本発明
に係る半導体装置の製造工程の一つの実施の形態を示す
断面図である。図２は図１の製造工程の続きを示す断面
図である。
について図面を参照して詳細に説明する。図１は本発明
に係る半導体装置の製造工程の一つの実施の形態を示す
断面図である。図２は図１の製造工程の続きを示す断面
図である。
【００２０】図１（ａ）において、半導体素子が形成さ
れたシリコン基板１上に、応力緩和のため厚さが１００
〜１５０００Å（例えば、約１５００Å）の下敷き酸化
膜２を形成する。そして、その上には外部からの水分の
侵入を防止するためのバリア膜、すなわち窒化膜３を形
成する。この窒化膜３の厚さは５０〜５００Å（例え
ば、約２００Å）とする。さらに、その上には半導体装
置の表面を平坦化するため、厚さが５０００〜１５００
０Å（例えば、約１００００Å）のＢＰＳＧ膜からなる
下地層間膜４を形成する。
れたシリコン基板１上に、応力緩和のため厚さが１００
〜１５０００Å（例えば、約１５００Å）の下敷き酸化
膜２を形成する。そして、その上には外部からの水分の
侵入を防止するためのバリア膜、すなわち窒化膜３を形
成する。この窒化膜３の厚さは５０〜５００Å（例え
ば、約２００Å）とする。さらに、その上には半導体装
置の表面を平坦化するため、厚さが５０００〜１５００
０Å（例えば、約１００００Å）のＢＰＳＧ膜からなる
下地層間膜４を形成する。
【００２１】このように、シリコン基板１上には、絶縁
膜である下敷き酸化膜２および絶縁膜である下地層間膜
４および窒化膜３による多層構造が形成されている。な
お、下敷き酸化膜２を所定の厚さ以上に形成した場合
は、下地層間膜４を形成しなくてもよい。また、窒化膜
３を形成する代わりに下敷き酸化膜２形成後に窒素イオ
ンを注入することにより、下敷き酸化膜２の表面を窒化
させてバリア膜を形成してもよい。
膜である下敷き酸化膜２および絶縁膜である下地層間膜
４および窒化膜３による多層構造が形成されている。な
お、下敷き酸化膜２を所定の厚さ以上に形成した場合
は、下地層間膜４を形成しなくてもよい。また、窒化膜
３を形成する代わりに下敷き酸化膜２形成後に窒素イオ
ンを注入することにより、下敷き酸化膜２の表面を窒化
させてバリア膜を形成してもよい。
【００２２】図１（ｂ）において、下地層間膜４、バリ
ア膜３、下敷き酸化膜２に開孔を施し、コンタクトホー
ル５を形成する。図１（ｃ）において、コンタクトホー
ル５の周辺およびその内部を熱酸化することによってＨ
ＴＯ（Hot Temperature Oxide ）酸化膜を形成する。こ
のＨＴＯ酸化膜が保護膜６となる。
ア膜３、下敷き酸化膜２に開孔を施し、コンタクトホー
ル５を形成する。図１（ｃ）において、コンタクトホー
ル５の周辺およびその内部を熱酸化することによってＨ
ＴＯ（Hot Temperature Oxide ）酸化膜を形成する。こ
のＨＴＯ酸化膜が保護膜６となる。
【００２３】このように、ＨＴＯ酸化膜は熱酸化によっ
て形成されるため、その厚さは５０〜５００Åの均一な
厚さ（例えば、約２００Å）となる。その後、オーミッ
ク接合をとるため、コンタクトホール５の底部のシリコ
ン基板１にイオン注入を行う。すなわち、Ｎ型拡散層上
のコンタクトホールにはＮ型の高濃度のドーパントを、
またＰ型拡散層上のコンタクトホールにはＰ型の高濃度
のドーパントを注入する。
て形成されるため、その厚さは５０〜５００Åの均一な
厚さ（例えば、約２００Å）となる。その後、オーミッ
ク接合をとるため、コンタクトホール５の底部のシリコ
ン基板１にイオン注入を行う。すなわち、Ｎ型拡散層上
のコンタクトホールにはＮ型の高濃度のドーパントを、
またＰ型拡散層上のコンタクトホールにはＰ型の高濃度
のドーパントを注入する。
【００２４】図２（ｄ）において、異方性エッチングを
行ってコンタクトホール５の側壁以外の保護膜６を除去
する。その結果、コンタクトホール５の底部においてシ
リコン基板１が露出し、この露出した部分には自然酸化
膜（図示せず）が発生する。図２（ｅ）において、コン
タクト抵抗を下げるため酸化膜ウェットエッチングを行
い、シリコン基板１上の自然酸化膜を除去する。ただ
し、コンタクトホール５の側壁が侵食されるの防ぐた
め、コンタクトホール５側壁にＨＴＯ酸化膜が残る程度
にエッチング時間を調整する。例えば、１３０ＢＨＦを
用いて２０秒間行うと、厚さが５０〜１００ÅのＨＴＯ
酸化膜を残すことができる。
行ってコンタクトホール５の側壁以外の保護膜６を除去
する。その結果、コンタクトホール５の底部においてシ
リコン基板１が露出し、この露出した部分には自然酸化
膜（図示せず）が発生する。図２（ｅ）において、コン
タクト抵抗を下げるため酸化膜ウェットエッチングを行
い、シリコン基板１上の自然酸化膜を除去する。ただ
し、コンタクトホール５の側壁が侵食されるの防ぐた
め、コンタクトホール５側壁にＨＴＯ酸化膜が残る程度
にエッチング時間を調整する。例えば、１３０ＢＨＦを
用いて２０秒間行うと、厚さが５０〜１００ÅのＨＴＯ
酸化膜を残すことができる。
【００２５】図２（ｆ）において、コンタクトホール５
の周辺およびその内部にバリアメタル７をスパッタによ
って形成する。このときコンタクトホール５の側壁には
窒化膜３によるひさしは生じていないため、コンタクト
ホール５の底部にバリアメタル７をほぼ均一な厚さで途
切れることなく形成することができる。なお、バリアメ
タル７はＴｉまたはＴｉＮまたはそれらの複合膜を、厚
さが５００〜３０００Åとなるように形成する。例え
ば、最初にＴｉを厚さが約５００Åとなるように形成
し、その上にＴｉＮを１５００Å形成してバリアメタル
７を作成する。
の周辺およびその内部にバリアメタル７をスパッタによ
って形成する。このときコンタクトホール５の側壁には
窒化膜３によるひさしは生じていないため、コンタクト
ホール５の底部にバリアメタル７をほぼ均一な厚さで途
切れることなく形成することができる。なお、バリアメ
タル７はＴｉまたはＴｉＮまたはそれらの複合膜を、厚
さが５００〜３０００Åとなるように形成する。例え
ば、最初にＴｉを厚さが約５００Åとなるように形成
し、その上にＴｉＮを１５００Å形成してバリアメタル
７を作成する。
【００２６】以上のように、バリアメタル７はコンタク
トホール５の内部およびその周辺に途切れることなく形
成される。そのため、バリアメタル７の形成後、コンタ
クトホール５内に配線金属を形成しても配線金属とシリ
コン基板１とは直接接触しないため、リーク電流が生じ
ることはない。
トホール５の内部およびその周辺に途切れることなく形
成される。そのため、バリアメタル７の形成後、コンタ
クトホール５内に配線金属を形成しても配線金属とシリ
コン基板１とは直接接触しないため、リーク電流が生じ
ることはない。
【００２７】なお、本発明の他の実施の形態として、保
護膜６をポリシリコン膜または窒化膜によって形成して
もよい。この場合、何れの膜も酸化膜ウェットエッチン
グによってはエッチングされないため、自然酸化膜を除
去することができる時間以上であればエッチング時間を
任意に設定することができる。例えば、１３０ＢＨＦを
用いて３０秒間のエッチングを行うことができる。
護膜６をポリシリコン膜または窒化膜によって形成して
もよい。この場合、何れの膜も酸化膜ウェットエッチン
グによってはエッチングされないため、自然酸化膜を除
去することができる時間以上であればエッチング時間を
任意に設定することができる。例えば、１３０ＢＨＦを
用いて３０秒間のエッチングを行うことができる。
【００２８】
【発明の効果】以上説明したように、本発明はコンタク
トホール内に保護膜を形成してからイオン注入すること
により、半導体基板に格子欠陥が発生することを防ぐこ
とができる。さらには、この保護膜をコンタクトホール
の側壁に残すことにより、コンタクトホール内をエッチ
ングする時に、バリア膜よるひさしが生じることを防ぐ
ことができる。その結果、バリアメタルのスパッタ時に
コンタクトホール内全域をシリコン基板が露出しないよ
うに一様にスパッタすることができ、リーク電流等の発
生を防止することができる。
トホール内に保護膜を形成してからイオン注入すること
により、半導体基板に格子欠陥が発生することを防ぐこ
とができる。さらには、この保護膜をコンタクトホール
の側壁に残すことにより、コンタクトホール内をエッチ
ングする時に、バリア膜よるひさしが生じることを防ぐ
ことができる。その結果、バリアメタルのスパッタ時に
コンタクトホール内全域をシリコン基板が露出しないよ
うに一様にスパッタすることができ、リーク電流等の発
生を防止することができる。
【図１】 本発明の一つの実施の形態の製造工程を示す
断面図である。
断面図である。
【図２】 図１の製造工程の続きを示す断面図である。
【図３】 外部からの水分の侵入を防止するためのバリ
ア膜を有した従来の半導体装置を示す断面図である。
ア膜を有した従来の半導体装置を示す断面図である。
【図４】 従来例の製造工程を示す断面図である。
【図５】 図４の続きの製造工程を示す断面図である。
１…シリコン基板、２…下敷き酸化膜、３…窒化膜（バ
リア膜）、４…下地層間膜、５…コンタクトホール、６
…保護膜、７…バリアメタル。
リア膜）、４…下地層間膜、５…コンタクトホール、６
…保護膜、７…バリアメタル。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−212451（ＪＰ，Ａ) 特開 平６−69152（ＪＰ，Ａ) 特開 平２−158132（ＪＰ，Ａ) 特開 平６−53334（ＪＰ，Ａ) 特開 平５−3166（ＪＰ，Ａ) 特開 平３−181135（ＪＰ，Ａ) 特開 平４−14226（ＪＰ，Ａ) 特開 平４−33356（ＪＰ，Ａ) 特開 平４−207054（ＪＰ，Ａ) 特開 平６−163713（ＪＰ，Ａ) 特開 平６−310610（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/28 - 21/288 H01L 21/3205 - 21/3213 H01L 21/768
Claims (5)
- 【請求項１】 半導体基板上に、バリア膜を含む多層絶
縁膜を形成する工程と、 前記多層絶縁膜に、前記半導体基板に達するコンタクト
ホールを開孔する工程と、 前記コンタクトホール内に露出した前記半導体基板の表
面と、前記コンタクトホール内の側壁とに保護膜を形成
する工程と、 前記コンタクトホール内の前記半導体基板に、前記保護
膜を介してドーパントをイオン注入する工程と、 前記コンタクトホール内の側壁に形成された前記保護膜
を残しつつ、その他の箇所に形成された前記保護膜をエ
ッチングして除去する工程とを少なくとも有することを
特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１において、 前記保護膜は、ＨＴＯ酸化膜またはポリシリコン膜また
は窒化膜の何れか一つによって形成されていることを特
徴とする半導体装置の製造方法。 - 【請求項３】 請求項１において、 前記保護膜を形成する工程は、前記保護膜を、前記コン
タクトホールを含む前記半導体基板の表面全面に形成す
る工程であることを特徴とする半導体装置の製造方法。 - 【請求項４】 請求項１において、 前記ドーパントをイオン注入する工程は、前記コンタク
トホール内に金属膜が形成された際に、この金属膜と前
記コンタクトホール内の前記半導体基板とをオーミック
接合させるための工程であることを特徴とする半導体装
置の製造方法。 - 【請求項５】 請求項１において、 前記保護膜をエッチングして除去する工程は、 前記コンタクトホール内の側壁に形成された前記保護膜
を残しつつ、その他の箇所に形成された前記保護膜を異
方性エッチングして除去する工程と、 前記コンタクトホール内に露出した前記半導体基板上に
形成された自然酸化膜を、ウェットエッチングして除去
する工程とからなることを特徴とする半導体装 置の製造
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8153793A JP2836585B2 (ja) | 1996-06-14 | 1996-06-14 | 半導体装置の製造方法 |
| US08/874,359 US6011308A (en) | 1996-06-14 | 1997-06-13 | Semiconductor device having a barrier film formed to prevent the entry of moisture and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8153793A JP2836585B2 (ja) | 1996-06-14 | 1996-06-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH104138A JPH104138A (ja) | 1998-01-06 |
| JP2836585B2 true JP2836585B2 (ja) | 1998-12-14 |
Family
ID=15570263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8153793A Expired - Fee Related JP2836585B2 (ja) | 1996-06-14 | 1996-06-14 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6011308A (ja) |
| JP (1) | JP2836585B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100418093B1 (ko) * | 2001-12-21 | 2004-02-14 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 형성 방법 |
| KR100451514B1 (ko) * | 2002-05-16 | 2004-10-06 | 주식회사 하이닉스반도체 | 반도체 소자의 다마신 패턴 형성방법 |
| US6875693B1 (en) * | 2003-03-26 | 2005-04-05 | Lsi Logic Corporation | Via and metal line interface capable of reducing the incidence of electro-migration induced voids |
| JP2007287921A (ja) * | 2006-04-17 | 2007-11-01 | Toyota Motor Corp | 半導体装置およびその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4962414A (en) * | 1988-02-11 | 1990-10-09 | Sgs-Thomson Microelectronics, Inc. | Method for forming a contact VIA |
| JP2751181B2 (ja) * | 1988-02-20 | 1998-05-18 | ソニー株式会社 | 半導体装置の製法 |
| JPH02158132A (ja) * | 1988-12-12 | 1990-06-18 | Sony Corp | 半導体装置 |
| JPH03181135A (ja) * | 1989-12-11 | 1991-08-07 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| WO1991011827A1 (en) * | 1990-01-29 | 1991-08-08 | Commtech International | Passivated silicon substrate |
| JPH0414226A (ja) * | 1990-05-07 | 1992-01-20 | Toshiba Corp | 半導体装置の製造方法 |
| JPH0433356A (ja) * | 1990-05-30 | 1992-02-04 | New Japan Radio Co Ltd | 半導体装置の製造方法 |
| JPH04207054A (ja) * | 1990-11-30 | 1992-07-29 | Toshiba Corp | 半導体装置の製造方法 |
| JPH053166A (ja) * | 1991-01-08 | 1993-01-08 | Nec Corp | 半導体装置 |
| JPH0653334A (ja) * | 1992-07-31 | 1994-02-25 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH0669152A (ja) * | 1992-08-20 | 1994-03-11 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
| JPH06163713A (ja) * | 1992-11-20 | 1994-06-10 | Kawasaki Steel Corp | 半導体装置およびその製造方法 |
| JPH06310610A (ja) * | 1993-04-27 | 1994-11-04 | Canon Inc | 半導体装置及びその製造方法 |
-
1996
- 1996-06-14 JP JP8153793A patent/JP2836585B2/ja not_active Expired - Fee Related
-
1997
- 1997-06-13 US US08/874,359 patent/US6011308A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6011308A (en) | 2000-01-04 |
| JPH104138A (ja) | 1998-01-06 |
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