JP2979594B2

JP2979594B2 - 半導体装置の製造方法

Info

Publication number: JP2979594B2
Application number: JP2181980A
Authority: JP
Inventors: 裕岡本; 健治千島
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1990-07-10
Filing date: 1990-07-10
Publication date: 1999-11-15
Anticipated expiration: 2014-11-15
Also published as: JPH0468539A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体装置の製造方法に関し、特に、いわ
ゆるベリッドコンタクト（buried contact）を用いる半
導体装置の製造方法に関するものである。

〔発明の概要〕

本発明は、その表面に素子間分離用絶縁膜及びゲート
絶縁膜が選択的に形成され、素子間分離用絶縁膜とゲー
ト絶縁膜との間にベリッドコンタクト部が形成された半
導体基板上に第１の導体膜及びその上層部が金属を含有
する第２の導体膜を形成し、第１の導体膜及び第２の導
体膜をパターニングすることによりゲート電極を形成す
るようにした半導体装置の製造方法において、第２の導
体膜の形成前にベリッドコンタクト部における少なくと
も素子間分離用絶縁膜の端部の下側の部分の半導体基板
中にこの半導体基板と逆導電型の不純物をイオン注入
し、またはベリッドコンタクト部における第２の導体膜
の上層部のうちの少なくとも素子間分離用絶縁膜の端部
に対応する部分を除去することによって、第２の導体膜
と半導体基板とのショートを防止することができるよう
にしたものである。

〔従来の技術〕

ベリッドコンタクトは、例えばMOSスタティックRAMな
どにおいて、ゲート電極を半導体基板中に形成された拡
散層にコンタクトさせる場合に用いられている。従来、
多結晶シリコン（Si）膜により形成されるゲート電極の
ベリッドコンタクトをとる場合に、ベリッドコンタクト
用のコンタクトホール形成部以外の部分のゲート絶縁膜
の表面をあらかじめ多結晶Si膜で覆っておくことによ
り、ベリッドコンタクト用のコンタクトホール部の表面
に形成される自然酸化膜を除去するためのライトエッチ
ング時にゲート絶縁膜がエッチングされるのを防止する
技術が知られている（例えば、特開昭62−12125号公報
及び特開昭62−37967号公報）。

ところで、近年では、ゲート電極をポリサイド膜（不
純物がドープされた多結晶Si膜上に高融点金属シリサイ
ド膜を重ねた膜）により形成することが多くなってきて
いる。第12図はこのようにゲート電極をポリサイド膜に
より形成する場合に上記特開昭62−37967号公報に開示
された技術を適用したときのゲート電極形成後の状態を
示す。この半導体装置の製造方法は次の通りである。す
なわち、第12図に示すように、まず例えばｐ型Si基板10
1の表面にLOCOS法により素子間分離用のフィールド酸化
膜102を形成する。これと同時に、あらかじめｐ型Si基
板101中に選択的にイオン注入されてあったｐ型不純物
が拡散して例えばp⁺型のチャネルストップ領域103がフ
ィールド酸化膜102の下側に形成される。次に、フィー
ルド酸化膜102で囲まれた活性領域の表面にゲート酸化
膜104を形成する。次に、全面に多結晶Si膜105を形成し
た後、この多結晶Si膜105に不純物をドープして低抵抗
化する。次に、この多結晶Si膜105上に、ベリッドコン
タクト部に対応する部分が開口した所定形状のレジスト
パターン（図示せず）を形成する。次に、このレジスト
パターンをマスクとして多結晶Si膜105をエッチングし
た後、レジストパターンを除去する。次に、このように
してパターニングされた多結晶Si膜105をマスクとして
ゲート酸化膜104及びフィールド酸化膜102をエッチング
する。これによって、ベリッドコンタクト用のコンタク
トホールBC′が形成される。次に、全面に多結晶Si膜10
6を形成した後、この多結晶Si膜106上に例えばタングス
テンシリサイド（WSi_x）膜107を形成する。次に、これ
らのWSi_x膜107及び多結晶Si膜106をエッチングにより所
定形状にパターニングしてゲート電極Ｇ′を形成する。
なお、符号108は不純物がドープされた多結晶Si膜106か
らｐ型Si基板101中への不純物拡散またはイオン注入に
より形成されたn⁺型の半導体領域を示す。

〔発明が解決しようとする課題〕

第12図において、ベリッドコンタクト用のコンタクト
ホールBC′の部分のフィールド酸化膜102上には、多結
晶Si膜105がなく、WSi_x膜107の下側の多結晶Si膜は多結
晶Si膜106だけである。ところで、設計ルールがサブミ
クロン以下の半導体装置においては、ポリサイド膜の膜
厚は2000Å程度と小さくなり、多結晶Si膜105,106の膜
厚はいずれも数百Å程度となるが、この場合には次のよ
うな問題が生じる。すなわち、WSi_x膜107の下側の多結
晶Si膜106の膜厚が例えば800Å程度以下に小さくなる
と、熱処理時に生じるWSi_x膜107中のＷの拡散をその下
側の多結晶Si膜106で阻止することができなくなる。こ
の結果、WSi_x膜107中のＷが多結晶Si膜106を通ってこの
多結晶Si膜106の下側のフィールド酸化膜102中に拡散
し、フィールド酸化膜102の膜質が劣化してしまう（第1
2図においてフィールド酸化膜102中に拡散したＷを×で
示す）。

一方、LOCOS法のようなフィールド酸化膜102の端部に
バーズビークが形成される素子間分離技術を用いた場合
には、フィールド酸化膜102はそのバーズビーク先端に
向かって膜厚が徐々に減少する構造となるので、Ｗの拡
散によるフィールド酸化膜102の膜質の劣化はこのバー
ズビーク部ではより顕著となる。ところで、第12図に示
すように、n⁺型の半導体領域108はフィールド酸化膜102
のバーズビーク部の下側まで十分には形成されていな
い。この結果、Ｗの拡散により膜質が劣化したフィール
ド酸化膜102がバイアスストレスにより経時劣化を起こ
し、遂には寿命により絶縁破壊に至る。そして、上述の
ようにn⁺型の半導体領域108が形成されていない所で
は、WSi_x膜107及び多結晶Si膜106とｐ型Si基板101とが
ショートしてしまい、リーク電流を発生してしまうとい
う問題がある。

従って本発明の目的は、ポリサイド膜のような上層部
が金属を含む導体膜によりゲート電極を形成する場合
に、この導体膜と半導体基板とのショートを防止するこ
とができる半導体装置の製造方法を提供することにあ
る。

〔課題を解決するための手段〕

上記目的を達成するために、第１の発明は、半導体装
置の製造方法において、第１導電型の半導体基板（１）
の表面に素子間分離用絶縁膜（２）及びゲート絶縁膜
（４）を選択的に形成する工程と、半導体基板（１）上
に第１の導体膜（５）を形成する工程と、素子間分離用
絶縁膜（２）とゲート絶縁膜（４）との間にベリッドコ
ンタクト部を形成する工程と、ベリッドコンタクト部に
おける少なくとも素子間分離用絶縁膜（２）の端部の下
側の部分の半導体基板（１）中に第２導電型の不純物を
イオン注入する工程と、その上層部が金属を含有する第
２の導体膜（8,9）を形成する工程と、第１の導体膜
（５）及び第２の導体膜（8,9）をパターニングするこ
とによりゲート電極（Ｇ）を形成する工程とを有する。

また、第２の発明は、半導体装置の製造方法におい
て、半導体基板（１）の表面に素子間分離用絶縁膜
（２）及びゲート絶縁膜（４）を選択的に形成する工程
と、半導体基板（１）上に第１の導体膜（５）を形成す
る工程と、素子間分離用絶縁膜（２）とゲート絶縁膜
（４）との間にベリッドコンタクト部を形成する工程
と、その上層部が金属を含有する第２の導体膜（8,9）
を形成する工程と、ベリッドコンタクト部における第２
の導体膜（8,9）の上層部のうちの少なくとも素子間分
離用絶縁膜（２）の端部に対応する部分を除去する工程
と、第１の導体膜（５）及び第２の導体膜（8,9）をパ
ターニングすることによりゲート電極（Ｇ）を形成する
工程とを有する。

〔作用〕

上述のように構成された第１の発明の半導体装置の製
造方法によれば、ベリッドコンタクト部における少なく
とも素子間分離用絶縁膜（２）の端部の下側の部分の半
導体基板（１）中に第２導電型の不純物をイオン注入す
るようにしているので、このベリッドコンタクト部にお
ける少なくとも素子間分離用絶縁膜（２）の端部の下側
の部分には第２導電型の半導体領域（７）が形成される
ことになる。これによって、第２の導体膜（8,9）の上
層部（９）からの金属の拡散により素子間分離用絶縁膜
（２）の膜質の劣化が生じても、第２の導体膜（8,9）
と半導体基板（１）とのショートが生じるおそれはなく
なる。

また、上述のように構成された第２の発明の半導体装
置の製造方法によれば、ベリッドコンタクト部における
第２の導体膜（8,9）の上層部（９）のうちの少なくと
も素子間分離用絶縁膜（２）の端部に対応する部分を除
去するようにしているので、このベリッドコンタクト部
における素子間分離用絶縁膜（２）の端部に第２の導体
膜（8,9）の上層部（９）から金属が拡散するおそれが
なくなる。これによって、第２の導体膜（8,9）の上層
部（９）からの金属の拡散により素子間分用絶縁膜
（２）の膜質の劣化が生じることがなくなり、従って第
２の導体膜（8,9）と半導体基板（１）とのショートが
生じるおそれもなくなる。

〔実施例〕

以下、本発明の実施例について図面を参照しながら説
明する。なお、実施例の全図において、同一の部分には
同一の符号を付す。

第１図Ａ〜第１図Ｄは本発明の第１実施例によるMOSL
SIの製造方法を示す。

この第１実施例においては、第１図Ａに示すように、
まず例えばｐ型Si基板のような半導体基板１の表面に例
えばLOCOS法によりSiO₂膜のようなフィールド酸化膜２
を選択的に形成して素子間分離を行う。これと同時に、
あらかじめ半導体基板１中に選択的にイオン注入されて
あった例えばホウ素（Ｂ）のようなｐ型不純物が拡散し
てフィールド酸化膜２の下側に例えばp⁺型のチャネルス
トップ領域３が形成される。次に、フィールド酸化膜２
で囲まれた活性領域の表面に熱酸化法によりSiO₂膜のよ
うなゲート酸化膜４を形成する。次に、CVD法により全
面に多結晶Si膜５を形成した後、この多結晶Si膜５に例
えばリン（Ｐ）のような不純物を熱拡散法やイオン注入
法によりドープして低抵抗化する。次に、この多結晶Si
膜５上に、ベリッドコンタクト部に対応する部分が開口
した所定形状のレジストパターン６をリソグラフィーに
より形成する。この後、このレジストパターン６をマス
クとしてベリッドコンタクト部にｎ型不純物、例えばＰ
をイオン注入する。以下においては、このベリッドコン
タクト部へのイオン注入を補償イオン注入という。この
場合、このＰの補償イオン注入は、フィールド酸化膜２
のバーズビーク部の下側の半導体基板１中にＰがイオン
注入されるような高いエネルギーで行われる。具体的に
は、このＰの補償イオン注入のエネルギーは例えば120k
eV程度とし、ドーズ量は例えば２×10¹³cm^-2程度とす
る。このＰの補償イオン注入によって、ベリッドコンタ
クト部におけるフィールド酸化膜２のバーズビーク部の
下側及びゲート酸化膜４の下側の部分の半導体基板１中
に例えばn^-型の補償イオン注入領域７が形成される。

次に、レジストパターン６をマスクとして例えば反応
性イオンエッチング（RIE）法によりベリッドコンタク
ト部の多結晶Si膜５をエッチング除去した後、引き続い
てベリッドコンタクト部のゲート酸化膜４をエッチング
除去する。これによって、第１図Ｂに示すように、ベリ
ッドコンタクト用のコンタクトホールBCが形成される。
この後、レジストパターン６を除去する。

次に、第１図Ｃに示すように、CVD法により全面に多
結晶Si膜８を形成し、この多結晶Si膜８に例えばＰのよ
うな不純物をドープして低抵抗化した後、さらにこの多
結晶Si膜８上に例えばスパッタ法やCVD法により例えばW
Si_x膜のような高融点金属シリサイド膜９を形成する。
この後、この高融点金属シリサイド膜９上にゲート電極
形成用のレジストパターン10を形成する。

次に、このレジストパターン10をマスクとして高融点
金属シリサイド膜９及び多結晶Si膜8,5を順次エッチン
グすることにより、第１図Ｄに示すように、ポリサイド
構造のゲート電極Ｇを形成する。符号11は例えばＰのよ
うな不純物がドープされた多結晶Si膜８からのＰの拡散
またはｐ型Si基板１中へのＰのようなｎ型不純物のイオ
ン注入により形成されたn⁺型の半導体領域を示す。

この後、ソース領域及びドレイン領域形成用のイオン
注入工程以降の工程を行い、目的とするMOSLSIを完成さ
せる。

以上のように、この第１実施例によれば、ベリッドコ
ンタクト部におけるフィールド酸化膜２のバーズビーク
部の下側の部分の半導体基板１中にもＰの補償イオン注
入領域７が形成されるので、例えばWSi_x膜のような高融
点金属シリサイド膜９から例えばＷのような金属が多結
晶Si膜８を通ってフィールド酸化膜２のバーズビーク部
に拡散してこのフィールド酸化膜２の膜質の劣化が生じ
ても、高融点金属シリサイド膜９及び多結晶Si膜８と半
導体基板１とのショートが生じるのを有効に防止するこ
とができる。

この第１実施例による方法は、例えばMOSスタティッ
クRAMにおいてMOSトランジスタのゲート電極のベリッド
コンタクトをとる場合に適用して好適なものである。

次に、本発明の第２実施例について説明する。

この第２実施例においては、上述の第１実施例と同様
にして第１図Ａに示すようにレジストパターン６まで形
成した後、このレジストパターン６をマスクとして多結
晶Si膜５をエッチングすることにより、第２図に示すよ
うに、ベリッドコンタクト部の多結晶Si膜５をエッチン
グ除去する。そして、その後にレジストパターン６をマ
スクとして例えばＰのようなｎ型不純物の補償イオン注
入を行い、補償イオン注入領域７を形成する。この後、
第１実施例と同様にしてベリッドコンタクト部のゲート
酸化膜４及びフィールド酸化膜２のエッチング工程以降
の工程を進め、目的とするMOSLSIを完成させる。

この第２実施例によっても、フィールド酸化膜２のバ
ーズビーク部の下側の部分の半導体基板１中にも補償イ
オン注入領域７が形成されるので、第１実施例と同様な
効果を得ることができる。

次に、本発明の第３実施例について説明する。

この第３実施例においては、上述の第１実施例と同様
にして第１図Ａに示すようにレジストパターン６まで形
成した後、このレジストパターン６をマスクとしてまず
ベリッドコンタクト部の多結晶Si膜５をエッチング除去
し、引き続いてベリッドコンタクト部のゲート酸化膜３
及び及びフィールド絶縁膜２をエッチング除去して第３
図に示すようにベリッドコンタクト用のコンタクトホー
ルBCを形成した後、レジストパターン６をマスクとして
例えばＰのようなｎ型不純物の補償イオン注入を行い、
補償イオン注入領域７を形成する。この後、第１実施例
と同様にして以後の工程を進め、目的とするMOSLSIを完
成させる。

この第３実施例によっても、第１実施例と同様な効果
を得ることができる。

次に、本発明の第４実施例について説明する。

この第４実施例においては、第４図Ａに示すように、
まず第１実施例と同様にして半導体基板１にフィールド
酸化膜２及びチャネルストップ領域３を形成した後、フ
ィールド酸化膜２で囲まれた活性領域の表面にゲート酸
化膜４を形成する。次に、CVD法により全面に多結晶Si
膜５を形成した後、この多結晶Si膜５に例えばＰのよう
な不純物をドープして低抵抗化する。この後、この多結
晶Si膜５上に、ベリッドコンタクト部に対応する部分が
開口した所定形状のレジストパターン６をリソグラフィ
ーにより形成する。

次に、このレジストパターン６をマスクとしてベリッ
ドコンタクト部の多結晶Si膜５を例えばRIE法によりエ
ッチング除去した後、レジストパターン６を除去する。
この後、このようにしてパターニングされた多結晶Si膜
５をマスクとしてベリッドコンタクト部のゲート酸化膜
４及びフィールド酸化膜２をエッチング除去する。これ
によって、第４図Ｂに示すように、ベリッドコンタクト
部のコンタクトホールBCが形成される。

次に、第４図Ｃに示すように、CVD法により全面に多
結晶Si膜８を形成し、この多結晶Si膜８に例えばＰのよ
うな不純物をドープして低抵抗化した後、この多結晶Si
膜８上にCVD法やスパッタ法により例えばWSi_x膜のよう
な高融点金属シリサイド膜９を形成する。

次に、この高融点金属シリサイド膜９上に、フィール
ド酸化膜２のバーズビーク部に対応する部分が開口した
所定形状のレジストパターン（図示せず）を形成した
後、このレジストパターンをマスクとして高融点金属シ
リサイド膜９をエッチングする。この後、レジストパタ
ーン６を除去する。これによって、第４図Ｄに示すよう
に、高融点金属シリサイド膜９のうちのフィールド酸化
膜２のバーズビーク部に対応する部分がエッチング除去
される。

次に、これらの高融点金属シリサイド膜９及び多結晶
Si膜8,5をエッチングにより所定形状にパターニングし
て、第４図Ｅに示すように、ポリサイド構造のゲート電
極Ｇを形成する。

以上のように、この第４実施例によれば、高融点金属
シリサイド膜９のうちのフィールド酸化膜２のバーズビ
ーク部に対応する部分をあらかじめエッチング除去して
いるので、このフィールド酸化膜２のバーズビーク部に
高融点金属シリサイド膜９中の金属が拡散するおそれは
ほとんどなくなり、従ってこの金属の拡散によるフィー
ルド酸化膜２の膜質の劣化が生じることがなくなる。こ
れによって、第１実施例と同様に、高融点金属シリサイ
ド膜９及び多結晶Si膜８と半導体基板１とのショートを
防止することができる。

次に、高融点金属シリサイド膜９からの金属の拡散に
よるフィールド酸化膜２のの膜質の劣化に起因する高融
点金属シリサイド膜９及び多結晶Si膜６と半導体基板１
とのショートを防止する他の方法について説明する。

すなわち、この例においては、第４実施例と同様にし
て第４図Ａに示すようにレジストパターン６まで形成し
た後、このレジストパターン６をマスクとして例えばRI
E法によりまずベリッドコンタクト部の多結晶Si膜５を
エッチング除去し、引き続いてベリッドコンタクト部の
ゲート酸化膜４及びフィールド酸化膜２をエッチング除
去してベリッドコンタクト用のコンタクトホールBCを形
成する。ここで、このゲート酸化膜４及びフィールド酸
化膜２のエッチングは、フィールド酸化膜２のバーズビ
ーク部が完全に除去されるようにする。これによって、
第５図Ａに示すような状態になる。

次に、レジストパターン６をマスクとして例えばＰの
ようなｎ型不純物の補償イオン注入を行う。これによっ
て、第５図Ｂに示すように、ベリッドコンタクト部の半
導体基板１中にn⁺型の半導体領域11が形成される。この
場合、フィールド酸化膜２のバーズビーク部は上述のよ
うにあらかじめエッチング除去されているので、この半
導体領域11は最初バーズビーク部があった部分の下側の
部分にも形成されることになる。なお、この補償イオン
注入による半導体基板１の損傷が懸念される場合には、
この補償イオン注入を行う前に、レジストパターン６を
除去してから熱酸化法により半導体基板１の表面に例え
ば膜厚が100Å程度のSiO₂膜のような酸化膜を形成した
り、CVD法によりこの酸化膜を形成したりしてもよい。
この場合の補償イオン注入のエネルギーは、投影飛程R_p
に対応する注入不純物の分布のピークが多結晶Si膜５よ
りも深い位置にならないように設定する。

次に、CVD法により全面に多結晶Si膜８を形成し、こ
の多結晶Si膜８に例えばＰのような不純物をドープして
低抵抗化した後、さらにこの多結晶Si膜８上に例えばWS
i_x膜のような高融点金属シリサイド膜９を形成する。

次に、これらの高融点金属シリサイド膜９及び多結晶
Si膜8,5をエッチングにより所定形状にパターニングし
て、第５図Ｃに示すように、ポリサイド構造のゲート電
極Ｇを形成する。

このように、この例によれば、あらかじめフィールド
酸化膜２のバーズビーク部をエッチング除去した後にｎ
型不純物の補償イオン注入を行うようにしているので、
半導体領域11は最初バーズビーク部が存在していた部分
の下側の部分にも形成され、これによって高融点金属シ
リサイド膜９及び多結晶Si膜６と半導体基板１とのショ
ートを防止することができる。

なお、第５図Ｃに示すように、フィールド酸化膜２の
バーズビーク部があった部分では多結晶Si膜８の表面に
比較的大きな段差が形成され、従ってその上に形成され
る高融点金属シリサイド膜９のステップカバレッジに悪
影響を与えるおそれがあるが、これは次のようにして解
決することができる。すなわち、第６図に示すように、
フィールド酸化膜２のバーズビーク部をエッチング除去
した後にCVD法により全面に例えばSiO₂膜を形成し、こ
のSiO₂膜をRIE法により基板表面と垂直方向にエッチン
グしてベリッドコンタクト用のコンタクトホールBCの側
壁にサイドウォールスペーサ12を形成する。これによっ
て、フィールド酸化膜２のバーズビーク部があった部分
などでの多結晶Si膜８の表面の段差を緩和することがで
き、従ってこの部分での高融点金属シリサイド膜９のス
テップカバレッジを改善することができる。

なお、上述の補償イオン注入を行わない場合には、ベ
リッドコンタクト部の多結晶Si膜６からのｎ型不純物の
拡散により半導体領域11が形成されることになるが、こ
のときには上述のサイドウォールスペーサ12は形成しな
いのが好ましい。

ところで、すでに述べた特開昭62−37967号公報に開
示された技術により半導体装置を製造しようとすると、
次のような問題も生じる。すなわち、第１の方法におい
て、ゲート酸化膜がエッチングされるのを防止するため
の多結晶Si膜を形成し、この多結晶Si膜上にベリッドコ
ンタクト部に対応する部分が開口した所定形状のレジス
トパターンを形成し、このレジストパターンをマスクと
してまず多結晶Si膜をRIE法によりエッチングした後、
引き続いてこのレジストパターンをマスクとしてゲート
酸化膜をRIE法によりエッチングすると、このRIEにより
半導体基板に損傷が生じ、その結果、接合リークが発生
してしまう。また、第２の方法において、レジストパタ
ーンをマスクとしてまず多結晶Si膜をRIE法によりエッ
チングした後、引き続いてこのレジストパターンをマス
クとしてゲート酸化膜をエッチング液としてHF溶液を用
いたウエットエッチング法によりエッチングすると、コ
ンタクトホールのサイズがサブミクロン程度の場合に
は、コンタクトホール内へのエッチング液の浸透が不十
分になることから、形状のそろったコンタクトホールを
形成することが困難になる。さらに、第３の方法におい
て、レジストパターンをマスクとしてまず多結晶Si膜を
RIE法によりエッチングしてからこのレジストパターン
を一旦除去し、その後にエッチング液としてHF溶液を用
いたウエットエッチング法により多結晶Si膜をマスクと
してゲート酸化膜をエッチングすると、レジストの厚さ
に相当する分の段差がなくなるために第２の方法のよう
な問題はなくなるが、この場合には次のような問題が新
たに生じる。すなわち、設計ルールがサブミクロン以下
のMOSLSIにおいてゲート電極形成用の多結晶Si膜の膜厚
を小さくする必要がある場合に、ゲート酸化膜がエッチ
ングされるのを防止するための膜厚が小さい多結晶Si膜
で覆われたゲート電極形成領域において多結晶Si膜の結
晶粒界やピンホールを通してHF溶液がこの多結晶Si膜の
下のゲート酸化膜中まで浸透してしまい、その結果、ゲ
ート耐圧の劣化が生じてしまう。そこで、次にこれらの
問題を解決することができる方法について第７図Ａ〜第
７図Ｃを参照しながら説明する。

すなわち、この例においては、第７図Ａに示すよう
に、半導体基板１にフィールド酸化膜２、チャネルスト
ップ領域３及びゲート酸化膜４を形成した後、全面に多
結晶Si膜５を形成し、この多結晶Si膜５に例えばＰのよ
うな不純物をドープして低抵抗化する。次に、この多結
晶Si膜５上にベリッドコンタクト部に対応する部分が開
口したレジストパターン６を形成した後、このレジスト
パターン６をマスクとして例えばRIE法により多結晶Si
膜５をエッチングする。

次に、酸素（O₂）プラズマ処理を行うことによりレジ
ストパターン６の等方性アッシングを行い、第７図Ｂに
示すように、レジストパターン６の開口部の径を大きく
するとともに、このレジストパターン６の高さを減少さ
せる。

次に、例えばHF溶液をエッチング液として用いたウエ
ットエッチング法によりエッチングを行う。これによっ
て、第７図Ｃに示すように、ベリッドコンタクト部のゲ
ート酸化膜４がエッチング除去され、ベリッドコンタク
ト用のコンタクトホールBCが形成される。この場合、こ
のベリッドコンタクト用のコンタクトホールBCの径は、
多結晶Si膜５の開口部の径で決まり、レジストパターン
６の開口部の径にはよらない。

以上のように、この例によれば、O₂プラズマ処理によ
りレジストパターン６の開口部を広げるとともにその高
さを減少させているので、このレジストパターン６の開
口部のアスペクト比を小さくすることができ、このため
エッチング液がこの開口部内に浸透しやすくなる。これ
によって、形状のそろったコンタクトホールBCを形成す
ることができるようになる。

ところで、層間絶縁膜にコンタクトホールを形成した
後、このコンタクトホールの部に多結晶Si膜を埋め込
み、この多結晶Si膜（多結晶Siプラグ）を介して上層配
線と下地拡散層（または下層配線）とのコンタクトをと
る方法がある。その一例を第13図Ａ〜第13図Ｄに示す。
すなわち、この従来の方法によれば、第13図Ａに示すよ
うに、まず半導体基板121中に拡散層122を形成した後、
全面に層間絶縁膜123を形成する。次に、この層間絶縁
膜123の所定部分をエッチング除去して拡散層122上にコ
ンタクトホールＣ′を形成する。次に、CVD法により全
面に多結晶Si膜124を形成してコンタクトホールＣ′の
内部をこの多結晶Si膜124で埋める。

次に、RIE法により多結晶Si膜124を少なくとも層間絶
縁膜123が露出するまで基板表面と垂直方向にエッチバ
ックする。これによって、第13図Ｂに示すように、コン
タクトホールＣ′内に多結晶Siプラグ125が形成され
る。この後、この多結晶Siプラグ125中に例えばＰのよ
うなｎ型不純物をドープしてこの多結晶Siプラグ125をn
⁺型化する。

次に、後述の配線形成の前処理としてウエットエッチ
ング法によるライトエッチングを行うことにより、多結
晶Siプラグ125の表面に形成された自然酸化膜（図示せ
ず）を除去する。このライトエッチングの際には、多結
晶Siプラグ125の上部側壁に隣接する部分の層間絶縁膜1
23もエッチングされる。このため、第13図Ｃに示すよう
に、この多結晶Siプラグ125の上部側壁と層間絶縁膜123
との間の部分に食い込み部126が形成される。

次に、第13図Ｄに示すように、スパッタ法により全面
にチタン（Ti）膜127、チタンオキシナイトライド（TiO
N）膜128及びAl−Si膜129を順次形成する。この後、こ
れらのAl−Si膜129、TiON膜128及びTi膜127をエッチン
グにより所定形状にパターニングして配線を形成する。

この従来の方法によれば、上述のように配線形成の前
処理としてのライトエッチングの際に多結晶Siプラグ12
5の上部側壁と層間絶縁膜123との間の部分に食い込み部
126が形成されるため、この食い込み部126におけるTi膜
127及びTiON膜128のステップカバレッジが悪化する。特
に、Alに対するバリアメタル膜であるTiON膜128のステ
ップカバレッジが悪化すると、配線形成後に行われるシ
ンターなどの熱処理時にいわゆるAlスパイクが生じて接
合破壊が生じやすくなるという問題があった。そこで、
次にこの問題を解決することができる方法について第８
図Ａ〜第８図Ｅを参照しながら説明する。

すなわち、この例においては、第８図Ａに示すよう
に、まず半導体基板31中に拡散層32を形成した後、全面
に層間絶縁膜33を形成する。次に、この層間絶縁膜33の
所定部分をエッチング除去して拡散層32上にコンタクト
ホールＣを形成する。次に、CVD法により全面に多結晶S
i膜34を形成してコンタクトホールＣの内部をこの多結
晶Si膜34で埋める。

次に、RIE法により多結晶Si膜34を少なくとも層間絶
縁膜33が露出するまで基板表面と垂直方向にエッチバッ
クする。これによって、第８図Ｂに示すように、コンタ
クトホールＣ内に多結晶Siプラグ35が形成される。

次に、後述のCVD法による多結晶Si膜の形成の前処理
として、ウエットエッチング法によるライトエッチング
を行うことにより、多結晶Siプラグ35の表面に形成され
た自然酸化膜（図示せず）を除去する。このライトエッ
チングの際には、従来と同様に、多結晶Siプラグ35の上
部側壁に隣接する部分の層間絶縁膜33もエッチングされ
るため、部分第８図Ｃに示すように、多結晶Siプラグ35
の上部側壁と層間絶縁膜33との間の部分にやはり食い込
み部36が形成される。

次に、第８図Ｄに示すように、CVD法により全面に例
えば膜厚が300Å程度の薄い多結晶Si膜37を形成する。
この多結晶Si膜37によって、上述の食い込み部36が埋め
られる。この後、この多結晶Si膜37及び多結晶Siプラグ
35中に例えばＰのようなｎ型不純物をドープしてこれら
の多結晶Si膜37及び多結晶Siプラグ35をn⁺型化する。

次に、配線形成の前処理としてライトエッチングを行
うことにより、多結晶Si膜37の表面に形成された自然酸
化膜（図示せず）をエッチング除去する。この際、エッ
チング液はこの多結晶Si膜37の下までは浸透しないの
で、層間絶縁膜33がエッチングされるおそれはない。

次に、第８図Ｅに示すように、スパッタ法により全面
にTi膜38、TiON膜39及びAl−Si膜40を順次形成する。こ
の後、これらのAl−Si膜40、TiON膜39、Ti膜38及び多結
晶Si膜37をエッチングにより所定形状にパターニングし
て配線を形成する。

以上のように、この例によれば、第８図Ｄに示すよう
に、多結晶Si膜37の形成の前処理としてのライトエッチ
ングの際に多結晶Siプラグ35の上部側壁と層間絶縁膜33
の間の部分に形成された食い込み部36をこの多結晶Si膜
37により埋めることができる。従って、その後に形成さ
れるTi膜38及びTiON膜39のコンタクトホールＣの部分に
おけるステップカバレッジは良好となる。このため、後
に行われるシンターなどの熱処理時にAlスパイクが生
じ、接合破壊が生じるのを有効に防止することができ
る。

ところで、Al配線形成後に行われるシンター時や、層
間絶縁膜やオーバーコート膜（パッシベーション膜）な
どの形成時に加わる熱により、Alの結晶粒が成長し、そ
れに伴いヒロック（hillock）が成長する問題がある。
このヒロックの発生頻度は配線幅が２μｍ程度以下の場
合には極めて小さいが、配線幅が５μｍ程度以上になる
とこのヒロックの発生頻度は著しく増加する。そして、
このような幅が広いAl配線が互いに隣接して形成される
場合には、次のような問題が生じる。すなわち、第14図
Ａに示すように、幅a₁,a₂が５μｍ程度よりも広いAl配
線131,132を互いに隣接して形成した後、例えば400℃程
度の温度でシンターを行うと、第14図Ｂに示すように、
各Al配線131,132の両側にヒロック133が成長する。これ
らのAl配線131,132の間隔が小さい場合には、これらのA
l配線131,132に成長したヒロック133同士が接触してシ
ョートが生じたり、あるいは直接接触しないまでもこれ
らのヒロック133同士の間隔が小さくなると後に形成さ
れる層間絶縁膜やオーバーコート膜のこれらのヒロック
133の間の部分での膜厚が小さくなるため、これらのAl
配線131,132間に高電界が長時間印加されると、これら
のヒロック133間の層間絶縁膜やオーバーコート膜が遂
には絶縁破壊に至り、信頼性不良が発生してしまうとい
う問題があった。この問題は、Al配線131,132の幅が大
きくなればなる程深刻になる。そこで、次にこのような
問題を解決することができる方法について説明する。

すなわち、この例においては、第９図Ａに示すよう
に、例えば幅a₁が５μｍ程度以上の広いAl配線51に隣接
してこのAl配線51よりも小さい幅a₂を有するAl配線52が
形成され、これらのAl配線51,52の間隔が1.5μｍ程度以
下である場合に、幅が大きい方のAl配線、すなわちAl配
線51のAl配線52側の部分に細長い開口51aを形成する。
そして、これによって、Al配線52に小さい間隔ｂで隣接
する部分のAl配線51の幅が２μｍ程度以下となるように
する。

この例によれば、第９図Ｂに示すように、シンターな
どの熱処理を行った場合、ヒロック53は、Al配線51の開
口51aの内部やこのAl配線51のAl配線52とは反対側の辺
には形成されるが、Al配線51のAl配線52側の辺には形成
されない。これによって、これらのAl配線51,52間のシ
ョートなどを有効に防止することができる。

ところで、LOCOS法により素子間分離を行うMOSLSIに
おいて、従来のトランスファーゲート素子などのナロー
チャネル素子は、第15図及び第16図に示すような構造を
有している。第15図及び第16図において、符号141は半
導体基板、142はフィールド酸化膜、143はゲート酸化
膜、144はゲート電極を示す。すなわち、第15図及び第1
6図に示すように、従来のナローチャネル素子において
は、フィールド酸化膜142の直線的な辺に対してゲート
電極144が直交するように形成されていた。ところが、
この場合には、フィールド酸化膜142の端部に形成され
るバーズビーク142aに隣接する部分のゲート酸化膜144
の膜厚が大きくなったり、このフィールド酸化膜144の
下側に形成されるチャネルストップ領域（図示せず）中
の不純物が横方向拡散してバーズビーク142aの半導体基
板141の表面濃度が上昇したりすることにより、ナロー
チャネル効果が著しくなる。そして、これによってトラ
ンスファーゲート素子のしきい値電圧V_thが大きくなる
結果、トランスファーゲート素子が閉じにくくなるとい
う問題があった。そこで、次にこのような問題を解決す
ることができる方法について第10図及び第11図を参照し
ながら説明する。

第10図及び第11図において、符号60は半導体基板、61
はフィールド酸化膜、62はゲート酸化膜、63はゲート電
極を示す。第10図に示すように、この例においては、LO
COS法により形成されたフィールド酸化膜61は、ゲート
電極63の直下の部分で活性領域側に向かって凸形状とな
っている。ところで、フィールド酸化膜61の端部に形成
されるバーズビーク61aは、凸部では伸びにくく、凹部
では伸びやすいという性質があることから、ゲート電極
63の直下ではバーズビーク61aが伸びにくくなり、従っ
てゲート電極63の直下ではバーズビーク61aの長さを小
さくすることができる。これによって、このバーズビー
ク61aの近傍のゲート酸化膜62の膜厚が大きくなった
り、フィールド酸化膜61の下側に形成されるチャネルス
トップ領域中の不純物が横方向拡散することによるチャ
ネル領域の不純物濃度の上昇を防止することができる。
すなわち、この例によれば、ナローチャネル効果を有効
に防止することができるので、トランスファーゲート素
子が確実に閉まるようにすることができる。

以上、本発明の実施例につき具体的に説明したが、本
発明は、上述の実施例に限定されるものではなく、本発
明の技術的思想に基づく各種の変形が可能である。

例えば、上述の第４実施例においては、ベリッドコン
タクト部における高融点金属シリサイド膜９のうちのフ
ィールド酸化膜２のバーズビーク部に対応する部分をゲ
ート電極Ｇを形成するためのパターニング前にエッチン
グ除去しているが、ゲート電極Ｇを形成するためのパタ
ーニング後にこのベリッドコンタクト部における高融点
金属シリサイド膜９のうちのフィールド酸化膜２のバー
ズビーク部に対応する部分をエッチング除去してもよ
い。また、上述の第４実施例においては、ベリッドコン
タクト部における高融点金属シリサイド膜９のうちのフ
ィールド酸化膜２のバーズビーク部に対応する部分だけ
をエッチング除去しているが、ベリッドコンタクト部上
の高融点金属シリサイド膜９を全てエッチング除去して
もよい。

〔発明の効果〕

以上説明したように、第１の発明によれば、特に、ベ
リッドコンタクト部における少なくとも素子間分離用絶
縁膜の端部の下側の部分の半導体基板中に第２導電型の
不純物をイオン注入するようにしているので、第２の導
体膜の上層部からの金属の拡散により素子間分離用絶縁
膜の膜質の劣化が生じても、この第２の導体膜と半導体
基板とのショートを防止することができる。

また、第２の発明によれば、ベリッドコンタクト部に
おける第２の導体膜の上層部のうちの少なくとも素子間
分離用絶縁膜の端部に対応する部分を除去するようにし
ているので、第２の導体膜の上層部から素子間分離用絶
縁膜中に金属が拡散してこの素子間分離用絶縁膜の膜質
の劣化が生じる問題がなくなり、これによって第２の導
体膜と半導体基板とのショートを防止することができ
る。

【図面の簡単な説明】第１図Ａ〜第１図Ｄは本発明の第１実施例によるMOSLSI
の製造方法を説明するための断面図、第２図は本発明の
第２実施例によるMOSLSIの製造方法を説明するための断
面図、第３図は本発明の第３実施例によるMOSLSIの製造
方法を説明するための断面図、第４図Ａ〜第４図Ｅは本
発明の第４実施例によるMOSLSIの製造方法を説明するた
めの断面図、第５図Ａ〜第５図Ｃはポリサイド膜からの
金属の拡散によるフィールド酸化膜の膜質の劣化に起因
するポリサイド膜と半導体基板とのショートの問題を解
決するための他の方法を説明するための断面図、第６図
は第５図Ａ〜第５図Ｃに示す方法の変形例を説明するた
めの断面図、第７図Ａ〜第７図Ｃはベリッドコンタクト
用のコンタクトホールを形成する際の問題を解決するた
めの方法を説明するための断面図、第８図Ａ〜第８図Ｅ
は多結晶Siプラグを用いて配線コンタクトを行う場合の
問題を解決する方法を説明するための断面図、第９図Ａ
及び第９図Ｂは幅の広い配線に他の配線を隣接して形成
する場合の問題を解決する方法を説明するための平面
図、第10図はトランスファーゲート素子におけるナロー
チャネル効果を防止する方法を説明するための平面図、
第11図は第10図のXI−XI線に沿っての断面図、第12図は
ゲート電極をポリサイド膜により形成する場合に特開昭
62−37967号公報に開示された技術を適用したときの問
題を説明するための断面図、第13図Ａ〜第13図Ｄは多結
晶Siプラグを用いて配線コンタクトを行う場合の問題を
説明するための断面図、第14図Ａ及び第14図Ｂは幅の広
い配線に他の配線を隣接して形成する場合の問題を説明
するための平面図、第15図は従来のトランスファーゲー
ト素子におけるナローチャネル効果による問題を説明す
るための平面図、第16図は第15図のXVI−XVI線に沿って
の断面図である。図面における主要な符号の説明 1:半導体基板、2:フィールド酸化膜、4:ゲート酸化膜、
BC:ベリッドコンタクト用のコンタクトホール、5,8:多
結晶Si膜、6:レジストパターン、7:補償イオン注入領
域、9:高融点金属シリサイド膜、G:ゲート電極。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 29/78 H01L 21/28 H01L 21/90

Claims

(57)【特許請求の範囲】

【請求項１】第１導電型の半導体基板の表面に素子間分
離用絶縁膜及びゲート絶縁膜を選択的に形成する工程
と、上記半導体基板上に第１の導体膜を形成する工程と、上記素子間分離用絶縁膜と上記ゲート絶縁膜との間にベ
リッドコンタクト部を形成する工程と、上記ベリッドコンタクト部における少なくとも上記素子
間分離用絶縁膜の端部の下側の部分の上記半導体基板中
に第２導電型の不純物をイオン注入する工程と、その上層部が金属を含有する第２の導体膜を形成する工
程と、上記第１の導体膜及び上記第２の導体膜をパターニング
することによりゲート電極を形成する工程とを有するこ
とを特徴とする半導体装置の製造方法。
【請求項２】半導体基板の表面に素子間分離用絶縁膜及
びゲート絶縁膜を選択的に形成する工程と、上記半導体基板上に第１の導体膜を形成する工程と、上記素子間分離用絶縁膜と上記ゲート絶縁膜との間にベ
リッドコンタクト部を形成する工程と、その上層部が金属を含有する第２の導体膜を形成する工
程と、上記ベリッドコンタクト部における上記第２の導体膜の
上記上層部のうちの少なくとも上記素子間分離用絶縁膜
の端部に対応する部分を除去する工程と、上記第１の導体膜及び上記第２の導体膜をパターニング
することによりゲート電極を形成する工程とを有するこ
とを特徴とする半導体装置の製造方法。