JPH0917867A - 半導体装置におけるコンタクト部の形成方法 - Google Patents

Abstract

(57)【要約】 イオン注入による半導体基板の表層部の損傷形成による
コンタクト抵抗の増加するのを防止できる半導体装置に
おけるコンタクト部の形成方法を提供する。 【構成】シリコン基板１１の主面上の所定の領域の範囲
内に不純物イオンを注入してソース領域１７、２０及び
ドレイン領域１８、２１を形成し、シリコン基板１１の
主面上に層間絶縁膜２２を形成する。層間絶縁膜２２を
選択的にエッチングしてソース領域１７、２０及びドレ
イン領域１８、２１内のシリコン基板１１の表面を露出
させるコンタクトホール２３〜２６を形成する。コンタ
クトホール２３〜２６内に露出したシリコン基板１１の
表面上に層間絶縁膜２２の残留物を実質的に全て取り除
くためにシリコン基板１１に対してオーバーエッチング
を施す。その後シリコン基板１１にランプアニールによ
りアニール処理を施して不純物イオンの注入及びオーバ
ーエッチングにより生じた損傷を回復させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置におけるコ
ンタクト部の形成方法に関する。

【０００２】

【発明が解決しようとする課題】従来、トランジスタの
製造において、ｐｎ接合を形成するための手段の一つに
イオン注入法がある。イオン注入法では、注入すべき元
素をイオン化した後、数十〜数百ｋＶの電圧で加速して
ビームとし、シリコン基板に照射し、イオンをシリコン
表面に無理矢理押し込んでいく。

【０００３】このようなイオン注入法では、イオンが高
いエネルギーでシリコン基板に注入されるため、シリコ
ン基板の表層部が損傷を受けやすい。すなわち、イオン
注入を受けた直後のシリコン基板では、シリコン原子の
配列がバラバラになってしまい、注入したイオンも正し
い位置に配置されていない状態にある。そこで、原子配
列を正しく直し、イオンを正しい位置に置き直す作業が
必要である。原子を規則正しく配列し直す方法として
は、基板に熱を与える方法があり、この作業をアニール
という。従来、アニール処理は、例えば、電気炉の中で
行われている。

【０００４】

【発明が解決しようとする課題】しかしながら、イオン
注入後のアニール処理を長時間行うほど、不純物イオン
がより広く、より深く拡散される。0.8 〜0.5 μｍのデ
ザインルールを適用したトランジスタでは、適当なｐｎ
接合の深さは約0.2 μｍである。しかし、イオン注入に
よるシリコン基板の損傷を回復させるために必要な時間
だけアニール処理を行うと、ｐｎ接合が深くなり過ぎ
る。

【０００５】微細なデザインルールを適用した半導体装
置の製造に用いるために、次のような方法が提案され、
実施されている。一つは、コンタクトホールの形成のた
めの層間絶縁膜の化学的ドライエッチングを過剰に行
い、シリコン基板の表層部のの損傷を受けた領域を除去
する。しかし、この方法では、シリコン基板の表層部を
数百オングストローム（Ａ）の深さで除去してしまう。
従って、ｐｎ接合の深さが浅い、例えば、０．５μｍ以
下のデザインルールを適用した半導体装置には、この方
法は適用できない。

【０００６】もう一つは、コンタクトホールに例えばポ
リシリコンからなるプラグを充填した後、このプラグに
ヒ素（Ａｓ）等のｎ型不純物またはボロン（Ｂ）等のｐ
型不純物を注入してプラグの電気的抵抗を低下させるこ
とにより、コンタクト抵抗を低減することが行われてい
る。しかし、製造の工程数が増加し、製造の所要時間が
延長するため、好ましくない。

【０００７】本発明は、かかる点に鑑みてなされたもの
であり、イオン注入よる半導体基板の表層部の損傷形成
によるコンタクト抵抗の増加するのを防止できる半導体
装置におけるコンタクト部の形成方法を提供する。

【０００８】

【課題を解決するための手段】本発明は、半導体基板の
主面上の所定の領域の範囲内に不純物イオンを注入する
工程、前記不純物イオンが注入された領域を含む前記半
導体基板の主面上に層間絶縁膜を形成する工程、前記層
間絶縁膜を選択的にエッチングして前記不純物イオンが
注入された領域内の前記半導体基板の表面を露出させる
コンタクトホールを形成する工程、前記コンタクトホー
ルが形成された後に前記コンタクトホール内に露出した
前記半導体基板の表面上に存在する前記層間絶縁膜の残
留物を実質的に全て取り除くために前記半導体基板に対
してオーバーエッチングを施す工程、前記半導体基板に
ランプアニールによりアニール処理を施して前記半導体
基板の表層部に前記不純物イオンの注入およびオーバー
エッチングにより生じた損傷を回復させる工程、およ
び、前記コンタクトホールを含む前記層間絶縁膜の表面
上に前記コンタクトホールを介して前記不純物イオンが
注入された領域内の前記半導体基板と電気的に接続され
た上部配線層を形成する工程を具備する半導体装置にお
けるコンタクト部の形成方法を提供する。

【０００９】

【作用】本発明の半導体装置におけるコンタクト部の形
成方法は、半導体基板の主面に対して不純物を注入した
後、アニール処理を行うことなく、層間絶縁膜の形成、
レジストマスクの形成、および、コンタクトホールの形
成を順次行う。次に、半導体基板にランプアニールによ
り熱処理を施す。この熱処理により、半導体基板の表層
部に生じた損傷を回復させる。この損傷には、イオン注
入による損傷およびエッチングによる結晶性の損傷の両
方が含まれる。ランプアニールによる熱処理により、原
子の再配列が起こり、損傷が回復される。これにより、
引き続き上部配線層を形成した場合に半導体基板と上部
配線層の間に良好な電気的接続が得られる。また、イオ
ン注入による損傷およびエッチングによる結晶性の損傷
の両方の回復を一つのアニール処理で行うため、不必要
な不純物の拡散を抑制し、デザインルールに応じた適当
な深さのｐｎ接合が形成される。

【００１０】

【実施例】以下、本発明の実施例についてさらに詳細に
説明する。本発明の半導体装置におけるコンタクト部の
形成方法を、ＣＭＯＳ型トランジスタを例に挙げて説明
する。図１〜５は、本発明の半導体装置におけるコンタ
クト部の形成方法の一例の各工程を示す説明図である。
この方法では、第１に、半導体基板の主面上の所定の領
域の範囲内に不純物イオンを注入する。ＣＭＯＳ型トラ
ンジスタの製造の場合、ｎチャンネル用およびｐチャン
ネル用のソースおよびドレイン領域を形成するためにイ
オン注入（以下、夫々「ｎ⁺ 注入」および「ｐ⁺ 注入］
ともいう）を行う。

【００１１】イオン注入に先立って、図１に示すよう
に、ｎ形のシリコン基板１１の主面側の所定の領域に
は、シリコン基板１１とは逆導電形、すなわちｐ形のウ
エル１２を形成する。次いで、シリコン基板１１の主面
上に素子分離領域１４を形成した後、ゲート酸化膜１３
を形成する。これらの素子分離領域１４により規定され
た素子形成領域内のゲート酸化膜１３の表面上にゲート
電極１５を形成する。

【００１２】次いで、図２に示すように、シリコン基板
１１の表面上にｎ形チャンネルのための素子形成領域を
残してレジスト膜１６を形成する。この状態のシリコン
基板１１に対してｎ形不純物のイオンを注入する。ｎ形
不純物としては、例えば、リン（Ｐ）、ヒ素（Ａｓ）、
アンチモン（Ｓｂ）等が挙げられる。イオン注入は、常
法に従って行うことができる。例えば、加速電圧５０〜
１０ＫｅＶのイオン注入装置を用いて行われる。この結
果、ｎチャンネル用のソース領域１７およびドレイン領
域１８が形成される。イオン注入が終了後、レジスト膜
１６を除去する。

【００１３】次に、図３に示すように、シリコン基板１
１の表面上にｐ形チャンネルのための素子形成領域を残
してレジスト膜１９を形成する。このような状態のシリ
コン基板１１に対してｐ形不純物のイオンを注入する。
ｐ形不純物としては、例えば、ボロン（Ｂ）、アルミニ
ウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）
等が挙げられる。イオン注入は、上述のｎ⁺ 注入と同様
に行うことができる。この結果、ｐチャンネル用のソー
ス領域２０およびドレイン領域２１が形成される。イオ
ン注入が終了後、レジスト膜１９を除去する。上述のｎ
⁺ 注入およびｐ⁺ 注入は、いかなる順番で行っても良
い。

【００１４】イオン注入が終了した後、アニール処理を
行うことなく次の工程を行う。ただし、初めに、ｎ⁺ 注
入を行った場合には、その直後に、例えば、電気炉内で
アニール処理を施しても良い。なぜならば、ｎ形不純物
イオンの注入は、ｐ形不純物イオンの注入に比べてシリ
コン基板１１が受ける損傷が少ないため、電気炉内での
アニールを短時間で行うことにより損傷を回復すること
が可能であり、ｐｎ接合も過剰に深くなるおそれが少な
いからである。

【００１５】この方法の第２の工程では、半導体基板の
主面上に層間絶縁膜を形成する。図４に示すように、シ
リコン基板１１の主面上に層間絶縁膜２２を堆積させ
る。層間絶縁膜２２は、例えば、ＢＰＳＧ、ＰＳＧ、Ｐ
ｂＯ−ＳｉＯ₂ 、ＳＯＧ、ＮＳＧ等が挙げられる。層間
絶縁膜２３は一層であっても２層以上を積層させても良
い。層間絶縁膜２２は、常法に従って形成できる。例え
ば、ＢＰＳＧ膜の場合、ＣＶＤ法により形成される。

【００１６】次いで、第３の工程として、層間絶縁膜２
２を選択的にエッチングして不純物イオンが注入された
領域内の半導体基板の表面を露出させるコンタクトホー
ルを形成する。すなわち、図４に示すように、シリコン
基板１１の主面上のソース領域１７、２０およびドレイ
ン領域１８、２１の一部を露出するコンタクトホール２
３、２４、２５、２６を夫々形成する。

【００１７】コンタクトホール２３〜２６の形成は、通
常のフォト・リソグラフィ技術を用いて行うことができ
る。すなわち、層間絶縁膜２２の表面上にレジスト剤を
塗布し、所定のガラスマスクを用いて露光および現像し
て、形成しようとするコンタクトホール２３〜２６に対
応した開口部が形成されたレジストマスクを形成する。
次に、シリコン基板１１に対してドライエッチングを行
う。ドライエッチングは、例えば、反応性イオンエッチ
ング（ＲＩＥ）である。この結果、開口部内の層間絶縁
膜２３が除去され、コンタクトホール２３〜２６が形成
される。

【００１８】上述のエッチングを、開口部内の層間絶縁
膜２２が除去され、シリコン基板１１の表面が露出した
後もさらに引き続いて（いわゆるオーバーエッチング）
行い、コンタクトホール２３〜２６の内部に層間絶縁膜
２２の残留物が残らないようにする。このオーバーエッ
チングにより、コンタクトホール２３〜２６に露出した
シリコン基板１１、すなわち、ソース領域１７、２０お
よびドレイン領域１８、２１の表層部にエッチングによ
る結晶性の損傷が生じる。

【００１９】この方法の第４の工程は、半導体基板にラ
ンプアニールによりアニール処理を施して半導体基板の
表層部に不純物イオンの注入およびエッチングにより生
じた損傷を回復させる。上述のように、シリコン基板１
１のソース領域１７、２０およびドレイン領域１８、２
１の表層部には損傷が生じている。この損傷は、イオン
注入による損傷と、エッチングによる損傷の両方を含
む。イオン注入およびエッチングにより、シリコン基板
１１の格子欠陥が悪化する。言い換えれば、イオン注入
およびエッチングにより、シリコン原子の配列がバラバ
ラになり、イオン注入で注入したイオンも正しい位置に
配置されていない状態になる。

【００２０】このようなシリコン基板１１の損傷を回復
するために、シリコン基板１１をランプアニールにより
アニール処理を施す。ランプアニールは、ランプから放
射される可視光および近赤外線の照射によりアニールを
行う方法である。熱源としては、ハロゲンランプ、キセ
ノンフラッシュランプを用いることができる。このラン
プアニールにより、シリコン基板１１に対して高温およ
び短時間の熱処理を施す。これにより、ランプアニール
によるアニール処理により、配列がバラバラになったシ
リコン原子の再配列が起こり、シリコン基板１１のイオ
ン注入による損傷およびエッチングによる損傷を同時に
回復する。

【００２１】ここで、ランプアニールによるアニール処
理の処理温度および処理時間は、シリコン基板１１の損
傷が回復するが、ｐｎ接合が過度に深くなり過ぎない範
囲内で適宜選択することが好ましい。すなわち、アニー
ル処理が不十分であると、シリコン基板１１の損傷が十
分回復せず、コンタクト部の電気的抵抗が高くなる。一
方、アニール処理が過度に進行するとｐｎ接合が深くな
り過ぎ、隣接する半導体素子との間でリーク電流が発生
するおそれがあるからである。

【００２２】アニール処理の処理温度および処理時間
は、半導体装置が０．６μｍのデザインルールである場
合に、具体的には、８５０ないし１０５０℃の範囲内の
温度で１５ないし６０秒間行うことが好ましい。しかし
ながら、処理時間は、半導体装置が微細であるほど短時
間で行うことが好適であると考えられる。また、デザイ
ンルールがより微細になると、コンタクトホールの直径
も小さくなる。このため、同条件で製造した半導体装置
におけるコンタクト抵抗は、デザインルールが微細にな
るほど上昇する。従って、上述のアニール処理で許容さ
れる処理温度はより高温側に推移すると考えられる。

【００２３】この方法の第５の工程では、コンタクトホ
ールを含む層間絶縁膜の表面上にコンタクトホールを介
して不純物イオンが注入された領域内の半導体基板と電
気的に接続された上部配線層を形成する。具体的には、
図５に示すように、層間絶縁層２２の表面上に、例え
ば、アルミニウム、チタン、チタンナイトライド等から
なる上部配線層２７を形成する。上部配線層２７の形成
は、常法に従って行うことができる。例えば、アルミニ
ウムの場合にはスパッタリングにより行われる。

【００２４】コンタクトホール２３〜２６のアスペクト
比が高く、上部配線層２７のステップカバレージが悪く
なる場合には、図６に示すように、例えば、タングステ
ンのような高融点金属からなるプラグ２８を充填するこ
ともできる。また、この場合、プラグ２８とシリコン基
板１１との電気的接触を高めるため、および、タングス
テンをＣＶＤにより堆積させる場合にタングステンがシ
リコン基板１１に食い込む（マイグレーション）のを防
止するため、バリア層２９を設けることもできる。バリ
ア層３０は、例えば、チタン薄膜３０およびチタンシリ
サイド薄膜３１の積層からなる。

【００２５】この後、必要に応じて、図５に示すよう
に、上部配線層２７の表面上に例えばＰＳＧからなるパ
ッシベーション層３２を形成することができる。また、
さらに他の層間絶縁膜および他の上部配線層を設けて、
多層配線構造とすることも可能である。

【００２６】次に実際に本発明の方法に従って半導体装
置を製造した場合について説明する。図７は、本発明の
半導体装置のコンタクト部の形成方法の一例を適用した
コンタクト部を示す断面図である。なお、以下作製する
サンプルは、０．６μｍのデザインルールを適用した。
従って、コンタクトサイズは０．６μｍのＴＥＧを用い
て評価を行った。

【００２７】まず、主面上に素子分離領域７１、ゲート
酸化膜７２が形成されたシリコン基板７３に対してｎチ
ャンネル用およびｐチャンネル用のイオン注入を交互に
行った。ｎチャンネルのためのイオン注入として、ヒ素
（Ａｓ）を８０ＫｅＶの注入エネルギーにより１．２×
１０¹⁵／ｃｍ² の濃度で注入した。この後、拡散炉（８
７５℃、３０分）によりアニール処理を行った。次に、
ｐチャンネルのためのイオン注入として、フッ化ボロン
（ＢＦ₂ ）を４０ＫｅＶの注入エネルギーにより１．２
×１０¹⁵／ｃｍ² の濃度で注入した。これにより、ｎ形
またはｐ形の不純物拡散層７４ａ、７４ｂ、７４ｃが形
成された。

【００２８】この後、アニール処理を行うことなく、半
導体基板７３の主面上に、ＮＳＧ膜７５を、膜厚１４０
０ＡにＣＶＤにより堆積させた。次に、ＮＳＧ膜７５の
表面上にＢＰＳＧ膜７６を、膜厚７０００ＡにＣＶＤに
より堆積させた。この後、８５０℃で３０分間加熱して
リフロー処理を施した。

【００２９】次いで、ＮＳＧ膜７５およびＢＰＳＧ膜７
６に対して通常のフォト・リソグラフィによりコンタク
トホール７７ａ、７７ｂ、７７ｃ、７７ｄを形成した。

【００３０】ここで、ＮＳＧ膜７５およびＢＰＳＧ膜７
６のエッチングは、反応性イオンエッチング（ＲＩＥ）
を、圧力５００ｍＴｏｒｒ、ＲＦ出力１３００Ｗ、ガス
流量Ａｒ／ＣＦ₄ ／ＣＨＦ₃ ＝５００／２５／３５ｓｃ
ｃｍ、周波数ｋＨｚ、電極間（Ｇａｐ）間隔０．９ｃｍ
の条件で行った。また、層間絶縁膜に対して約１５０％
のオーバーエッチングを施した。

【００３１】このようにして作製した複数のシリコン基
板７１に対して、８００〜１１００℃の温度範囲で加熱
時間１５、３０および６０秒間のランプアニールによる
アニール処理を夫々施した。ランプアニールは窒素雰囲
気中で行った。

【００３２】次に、コンタクトホール７７ａ、７７ｂ、
７７ｃ、７７ｄ内に、常法に従って、チタンおよびチタ
ンナイトライドからなるバリア層（Ｔｉ／ＴｉＮ＝５０
０／７００Ａ）を形成した。次に、タングステンからな
るプラグ７８ａ、７８ｂ、７８ｃ、７８ｄを夫々充填し
た。さらに、ＢＰＳＧ膜７６の表面上にアルミニウムか
らなる金属配線層７９を膜厚６０００Ａで形成し、所定
のパターンでパターニングした。

【００３３】上述のようにして作製した、アニール処理
の条件が異なるサンプルについて、シリコン基板７３に
形成されたｐ⁺ の不純物拡散領域およびｎ⁺ の不純物拡
散領域またはｐ⁺ の不純物拡散領域と金属配線層７９と
の間のコンタクト抵抗を夫々測定した。この結果を図８
および図９に示す特性図に夫々まとめた。また、比較例
として、ｐチャンネルのためのイオン注入を行った後、
拡散炉で８７５℃、３０分の条件でアニール処理を行
い、また、オーバーエッチング後のランプアニールを省
略した以外は、上述と同様の手順で作製した比較例のサ
ンプルについてｎ⁺ の不純物拡散領域またはｐ⁺ の不純
物拡散領域と金属配線層７９との間のコンタクト抵抗を
夫々測定した。この結果も、図８および図９に示す特性
図に加えた。

【００３４】図８および図９から明らかなように、本実
施例に作製したサンプルでのｎ⁺ の不純物拡散領域また
はｐ⁺ の不純物拡散領域と金属配線層７９との間のコン
タクト抵抗は、ランプアニールの処理時間が１５、３０
および６０秒間であって、処理温度が８５０〜１０５０
℃の範囲内である場合には、比較例のコンタクト比に比
べて低くなることが確認された。

【００３５】また、図１０に示すように、素子分離領域
７１の表面上に、膜厚４０００Ａのポリシリサイドから
なるゲート配線層８１を形成した以外は、上述の図７に
示すサンプルと同様の手順に従って、コンタクトホール
のアスペクト比がより大きいサンプルを作製した。この
場合において、成膜時のＮＳＧ膜７５の膜厚は、１４０
０Ａであり、同じくＢＰＳＧ膜７６の膜厚は、平均で７
０００Ａであるが、素子分離領域７１間の不純物拡散層
７４ａ、７４ｂ、７４ｃの上のＢＰＳＧ膜７６は、リフ
ローにより１０，０００Ａになっている。

【００３６】この場合のサンプルについて、ｎ⁺ の不純
物拡散領域またはｐ⁺ の不純物拡散領域と金属配線層７
９との間のコンタクト抵抗を夫々測定した。この結果
を、図１１および図１２に示す特性図にまとめた。

【００３７】図１１および図１２から明らかなように、
コンタクト比が著しく大きいサンプルにおいても、本実
施例に従って作製したサンプルでは、ｎ⁺ の不純物拡散
領域またはｐ⁺ の不純物拡散領域と金属配線層７９との
間のコンタクト抵抗は、ランプアニールの処理時間が１
５、３０および６０秒間であって、処理温度が９００〜
１０５０℃の範囲内である場合には、比較例のコンタク
ト比に比べて低くなることが確認された。

【００３８】

【発明の効果】以上説明したように、本発明の半導体装
置におけるコンタクト部の形成方法は、半導体基板の主
面に対して不純物を注入した後、アニール処理を行うこ
となく、層間絶縁膜の形成、レジストマスクの形成、お
よび、コンタクトホールの形成を順次行う。次に、半導
体基板にランプアニールにより熱処理を施す。この熱処
理により、半導体基板の表層部にイオン注入およびエッ
チングによる結晶性の損傷を回復させる。このため、不
必要な不純物の拡散を抑制し、デザインルールに応じた
適当な深さのｐｎ接合が形成される。この結果、微細な
半導体装置においてコンタクト抵抗が低いコンタクト部
を容易に形成できる。

【図面の簡単な説明】

【図１】本発明の半導体装置におけるコンタクト部の形
成方法の一例の一工程を示す説明図。

【図２】本発明の半導体装置におけるコンタクト部の形
成方法の一例の一工程を示す説明図。

【図３】本発明の半導体装置におけるコンタクト部の形
成方法の一例の一工程を示す説明図。

【図４】本発明の半導体装置におけるコンタクト部の形
成方法の一例の一工程を示す説明図。

【図５】本発明の半導体装置におけるコンタクト部の形
成方法の一例の一工程を示す説明図。

【図６】半導体装置におけるコンタクト部の一例を示す
断面図。

【図７】本発明の半導体装置のコンタクト部の形成方法
の一例を適用したコンタクト部を示す断面図。

【図８】図７に示すコンタクト部のｎ⁺ の不純物拡散領
域と金属配線層との間のコンタクト抵抗を測定した結果
を示す特性図。

【図９】図７に示すコンタクト部のｐ⁺ の不純物拡散領
域と金属配線層との間のコンタクト抵抗を測定した結果
を示す特性図。

【図１０】本発明の半導体装置のコンタクト部の形成方
法の一例を適用したコンタクト部を示す断面図。

【図１１】図１０に示すコンタクト部のｎ⁺ の不純物拡
散領域と金属配線層との間のコンタクト抵抗を測定した
結果を示す特性図。

【図１２】図１０に示すコンタクト部のｐ⁺ の不純物拡
散領域と金属配線層との間のコンタクト抵抗を測定した
結果を示す特性図。

【符号の説明】

１１…シリコン基板、１２…ウエル、１３…ゲート酸化
膜、１４…素子分離領域、１５…ゲート電極、１６，１
９…レジスト膜、１７，２０…ソース領域、１８，２１
…ドレイン領域、２２…層間絶縁膜、２３〜２６…コン
タクトホール、２７…上部配線層、２８…プラグ。

Claims (3)

【特許請求の範囲】
1. 【請求項１】半導体基板の主面上の所定の領域の範囲内
   に不純物イオンを注入する工程、 前記不純物イオンが注入された領域を含む前記半導体基
   板の主面上に層間絶縁膜を形成する工程、 前記層間絶縁膜を選択的にエッチングして前記不純物イ
   オンが注入された領域内の前記半導体基板の表面を露出
   させるコンタクトホールを形成する工程、 前記コンタクトホールが形成された後に前記コンタクト
   ホール内に露出した前記半導体基板の表面上に存在する
   前記層間絶縁膜の残留物を実質的に全て取り除くために
   前記半導体基板に対してオーバーエッチングを施す工
   程、 前記半導体基板にランプアニールによりアニール処理を
   施して前記半導体基板の表層部に前記不純物イオンの注
   入およびオーバーエッチングにより生じた損傷を回復さ
   せる工程、および、 前記コンタクトホールを含む前記層間絶縁膜の表面上に
   前記コンタクトホールを介して前記不純物イオンが注入
   された領域内の前記半導体基板と電気的に接続された上
   部配線層を形成する工程を具備する半導体装置における
   コンタクト部の形成方法。
2. 【請求項２】 半導体基板のランプアニールによるアニ
   ール処理を、８５０ないし１０５０℃の範囲内の温度で
   １５ないし６０秒間行う請求項１記載の半導体装置にお
   けるコンタクト部の形成方法。
3. 【請求項３】 不純物イオンを注入する半導体基板の主
   面上の所定の領域が、ＭＯＳ形トランジスタのソース領
   域およびドレイン領域である請求項１〜３のいずれか１
   つに記載の半導体装置におけるコンタクト部の形成方
   法。